JPH11163265A

JPH11163265A - 半導体装置及びその製造方法

Info

Publication number: JPH11163265A
Application number: JP33022597A
Authority: JP
Inventors: Hiroshi Hirabayashi; 浩平林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-12-01
Filing date: 1997-12-01
Publication date: 1999-06-18

Abstract

(57)【要約】【課題】ＭＩＭ容量を犠牲にすることなく、小型で、
かつ、寄生容量の小さいＭＩＭ容量素子を得る。【解決手段】シリコン等の半導体基板１２の表面側に
フィールド酸化膜１３よりも深い第１の凹部１４を設
け、この第１の凹部１４に酸化膜１５を埋設し、さら
に、この埋め込み酸化膜１５の上面側にフィールド酸化
膜１３の厚みよりも深い第２の凹部１６を設け、この第
２の凹部１６に、上下２つの櫛歯状電極（多結晶シリコ
ン層）１７，１８が、断面蛇行状の容量酸化膜１９を介
して、互いに噛合する態様のＭＩＭ容量素子２０を埋設
した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、詳しくは、ＭＩＭ（Metal-Insula
tor-Metal）容量素子を有する半導体装置及びその製造
方法に関する。

【０００２】

【従来の技術】従来から、この種の半導体装置は高周波
回路で用いられているが、近年、高周波帯域で用いられ
るフィルタ回路の使用周波数が高くなってきたことに伴
い、この種の半導体装置が有するＭＩＭ容量素子の大容
量化が望まれている。従来、この大容量化を達成する装
置として、図９に示す構成の半導体装置が存在する。

【０００３】この半導体装置は、同図に示すように、シ
リコン等の半導体基板１と、半導体基板１上に形成され
たフィールド酸化膜（素子間分離膜）２と、フィールド
酸化膜２の上に順次形成された下層の多結晶シリコン層
からなる下部電極３−容量酸化膜（絶縁体層）４−上層
の多結晶シリコン層からなる上部電極５との３層構造か
らなるＭＩＭ容量素子６と、このＭＩＭ容量素子６の上
に形成された層間絶縁膜７とから概略構成され、下部電
極３及び上部電極５は、層間絶縁膜７中に埋設されたコ
ンタクトプラグ（contact plug）８，９を介して、層間
絶縁膜７の表面に形成されたアルミニウム等の金属から
なる引き出し電極１０，１１に接続されている。

【０００４】このＭＩＭ容量素子６においては、下部電
極３の上面と、上部電極５の下面とが、互いに噛合する
態様で、凹凸面に形成され、こうして、上下電極３，５
の電極面積を増やすことで、ＭＩＭ容量の増大が図られ
ている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置のＭＩＭ容量素子６にあっては、図１０
に示すように、凹凸状電極の凹部の深さを、下部電極３
を構成する下層の多結晶シリコン層の厚みｔ_polyよりも
深く設定することができないため、電極面を凹凸にする
ことで、容量の増大を図ることには限界があった。

【０００６】凹凸状電極の凹部をあまり深く設定できな
いとすれば、図１１に示すように、半導体基板１上に占
めるＭＩＭ容量素子６の領域面積Ｓ₁を増加すること
で、ＭＩＭ容量素子６の容量の増大を図らねばならない
が、これは、集積回路の小型化・高密度化の要請に反す
る結果となる上、ＭＩＭ容量素子６の半導体基板１に対
する寄生容量Ｃ_bが増加する、という弊害を誘発する。

【０００７】この発明は、上述の事情に鑑みてなされた
もので、ＭＩＭ容量を犠牲にすることなく、小型で、か
つ、寄生容量の小さいＭＩＭ容量素子を備える半導体装
置及びその製造方法を提供することを目的としている。

【０００８】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体装置は、半導体基
板の面に絶縁膜が形成され、該絶縁膜に凹部が形成さ
れ、該凹部の中に、下部電極−容量絶縁膜−上部電極か
らなるＭＩＭ容量素子が設けられていることを特徴とし
ている。

【０００９】また、請求項２記載の発明は、請求項１記
載の半導体装置に係り、上記下部電極と上部電極とは、
それぞれ断面凹凸形状とされ、かつ、上記容量絶縁膜を
挟んで、互いに噛合する態様で相対向配置されているこ
とを特徴としている。

【００１０】また、請求項３記載の発明は、請求項２記
載の半導体装置に係り、上記下部電極及び上部電極にお
いて、上記断面凹凸形状は、櫛歯形状であることを特徴
とすしている。

【００１１】また、請求項４記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記絶縁膜が、能動
素子間を分離するためのフィールド絶縁膜であることを
特徴としている。

【００１２】また、請求項５記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記絶縁膜が、上記
半導体基板に埋め込まれた埋め込み絶縁膜であることを
特徴としている。

【００１３】また、請求項６記載の発明は、請求項５記
載の半導体装置に係り、上記埋め込み絶縁膜は、上記フ
ィールド絶縁膜の領域内に設けられ、かつ、上記フィー
ルド絶縁膜よりも深く埋め込まれてなることを特徴とし
ている。

【００１４】また、請求項７記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記下部電極と上部
電極とが、多結晶シリコンからそれぞれ形成されている
ことを特徴としている。

【００１５】また、請求項８記載の発明は、請求項１，
２又は３記載の半導体装置に係り、上記下部電極又は上
部電極が、多結晶シリコンとシリサイドとからなること
を特徴としている。

【００１６】また、請求項９記載の発明に係る半導体装
置の製造方法は、下部電極−容量絶縁膜−上部電極から
なるＭＩＭ容量素子を備える半導体装置の製造方法にお
いて、半導体基板の面に絶縁膜を成膜した後、該絶縁膜
に凹部を開け、該凹部の中に、上記下部電極−容量絶縁
膜−上部電極を順次形成して上記ＭＩＭ容量素子を設け
ることを特徴としている。

【００１７】また、請求項１０記載の発明に係る半導体
装置の製造方法は、下部電極−容量絶縁膜−上部電極か
らなるＭＩＭ容量素子を備える半導体装置の製造方法に
おいて、半導体基板の面に絶縁膜を埋め込んだ後、該埋
め込み絶縁膜に凹部を開け、該凹部の中に、上記下部電
極−容量絶縁膜−上部電極を順次形成して上記ＭＩＭ容
量素子を設けることを特徴としている。

【００１８】また、請求項１１記載の発明は、請求項９
又は１０記載の半導体装置の製造方法に係り、上記下部
電極又は上部電極を形成する際には、まず、多結晶シリ
コン（又はシリサイド）を成膜しパターニングして、電
極の下層部分とし、次に、シリサイド（又は多結晶シリ
コン）を成膜しパターニングして、電極の上層部分とす
ることで、多結晶シリコンとシリサイドとの２層構造か
らなる上記下部電極又は上部電極を得ることを特徴とし
ている。

【００１９】また、請求項１２記載の発明は、請求項９
又は１０記載の半導体装置の製造方法に係り、上記ＭＩ
Ｍ容量素子を形成するための一連の工程には、上記絶縁
膜に開けられた上記凹部に導電性材料を埋め込んだ後、
埋め込まれた上記導電性材料に対して所定の選択エッチ
ング処理を行うことにより、断面凹凸形状の上記下部電
極を形成する工程と、断面凹凸形状に形成された該下部
電極の表面に上記容量絶縁膜を被着形成する工程と、該
容量絶縁膜が被着された上記下部電極の凹部に導電性材
料を埋め込むことで、上記下部電極と噛合する断面凹凸
形状の上記上部電極を形成する工程とを含むことを特徴
としている。

【００２０】また、請求項１３記載の発明は、請求項１
１記載の半導体装置の製造方法に係り、上記下部電極
が、多結晶シリコンとシリサイドとの２層構造からなる
上記ＭＩＭ容量素子を形成するための一連の工程には、
上記絶縁膜に開けられた上記凹部に多結晶シリコン（又
はシリサイド）を埋め込んだ後、埋め込まれた上記多結
晶シリコン（又はシリサイド）に対して所定の選択エッ
チング処理を行うことにより、断面凹凸形状の上記下部
電極の下層部分を形成する工程と、断面凹凸形状に形成
された下部電極の該下層部分の表面に上記シリサイド
（又は多結晶シリコン）を被着して、断面凹凸形状の上
記下部電極の上層部分を形成する工程と、断面凹凸形状
に形成された下部電極の該上層部分の表面に上記容量絶
縁膜を被着形成する工程と、該容量絶縁膜が被着された
上記下部電極の凹部に導電性材料を埋め込むことで、上
記下部電極と噛合する断面凹凸形状の上記上部電極を形
成する工程とを含むことを特徴としている。

【００２１】また、請求項１４記載の発明は、請求項１
２又は１３記載の半導体装置の製造方法に係り、上記下
部電極及び上部電極の断面形状が、断面櫛歯型の凹凸形
状になるように、これら両電極を形成することを特徴と
している。

【００２２】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。 ◇第１の実施形態図１は、この発明の第１の実施形態である半導体装置の
構成を示す断面図、図２及び図３は、同半導体装置の製
造方法を工程順に示す過程図、また、図４は、同半導体
装置の作用効果を説明するための断面図である。この実
施形態が、上記従来の半導体装置の構成（図９）と大き
く異なるところは、図１に示すように、シリコン等の半
導体基板１２の表面側にフィールド酸化膜１３よりも深
い第１の凹部１４を設け、この第１の凹部１４に酸化膜
１５を埋設し、さらに、この埋め込み酸化膜１５の上面
側にフィールド酸化膜１３の厚みよりも深い第２の凹部
１６を設け、この第２の凹部１６に、上下２つの櫛歯状
電極（多結晶シリコン層）１７，１８が、断面蛇行状の
容量酸化膜（例えば、熱酸化膜）１９を介して、互いに
噛合する態様のＭＩＭ容量素子２０を埋設するようにし
た点である。

【００２３】なお、このＭＩＭ容量素子２０の上面に
は、層間絶縁膜２１が被着形成されていて、下部電極１
７及び上部電極１８は、層間絶縁膜２１中に埋設された
コンタクトプラグ２２，２３を介して、層間絶縁膜２１
の表面に形成された引き出し電極２４，２５に接続され
ている点は、従来の構成と略同様である。

【００２４】次に、図２及び図３を参照して、この実施
形態の半導体装置の製造方法について説明する。まず、
半導体基板１２の表面に、熱酸化により膜厚ｔ_oxが４０
０〜７００ｎｍのフィールド酸化膜１３を形成する（図
２（ａ））。次いで、この半導体基板１２のＭＩＭ容量
素子２０を形成すべき領域に、異方性ドライエッチング
により、深さｔ₁が５００〜５０００ｎｍの第１の凹部
１４を形成する（同図（ｂ））。ここで、この第１の凹
部１４は、フィールド酸化膜１３を貫通してしまう程の
深穴とされる。

【００２５】次いで、ＣＶＤ（Chemical Vapor Deposit
ion）法により、第１の凹部１４に酸化膜を埋め込むこ
とにより埋め込み酸化膜１５を形成し（同図（ｃ））、
この埋め込み酸化膜１５の上面側に、異方性ドライエッ
チングにより、例えば、深さｔ₂が８００〜４５００ｎ
ｍの第２の凹部１６を形成する（同図（ｄ））。ここ
で、この第２の凹部１６は、フィールド酸化膜１３の厚
みよりも充分深い穴とされ、加えて、このように深く穿
孔しても、埋め込み酸化膜１５の底面に到達するには、
いまだ充分に距離がある状態に設定されている。

【００２６】次に、形成された第２の凹部１６に、導電
型（ヒ素やリン等のｎ型又はホウ素やフッ化ホウ素等の
ｐ型）の不純物がイオン注入された多結晶シリコン２６
を埋め込んだ後（図３（ｅ））、埋め込まれた多結晶シ
リコン２６の上面側に、所定の条件下の異方性ドライエ
ッチングにより、深さｔ₃が８００〜４５００ｎｍの凹
部を、互いに所定の間隔を開けて複数個設けることで、
ＭＩＭ容量素子２０を構成する下部電極１７を形成する
（同図（ｆ））。ここで、上述の複数個の凹部を、充分
深く形成することで、下部電極１７を断面櫛歯形状の電
極とする。なお、これらの凹部は、充分深いことが好ま
しいとは言え、多結晶シリコン２６を貫通しないことが
肝要である。

【００２７】次いで、断面櫛歯形状の下部電極１７の表
面（凹凸面）に、熱酸化により、膜厚が５〜１００ｎｍ
の容量酸化膜１９を被着形成した後（同図（ｇ））、形
成された容量酸化膜１９の上に、導電型（ヒ素やリン等
のｎ型又はホウ素やフッ化ホウ素等のｐ型）の不純物が
イオン注入された多結晶シリコン２７を被着形成し、次
に、所望のエッチング処理を施して、ＭＩＭ容量素子２
０の上部電極１８を形成する。

【００２８】次いで、上部電極１８までが形成された半
導体基板１２の表面全面に、熱酸化により、膜厚が１０
０〜３００ｎｍの層間絶縁膜（シリコン酸化膜）２１を
被着形成し、形成された層間絶縁膜２１中にコンタクト
ホールを穿設した後、Ａｌ等の金属をコンタクトホール
に埋め込んでコンタクトプラグ２２，２３を形成すると
共に、層間絶縁膜２１の上面に引き出し電極２４，２５
を形成して、この実施形態の半導体装置を完成させる
（同図（ｈ））。

【００２９】このように、この実施形態では、図１乃至
図３に示すように、半導体基板１２の表面側に、埋め込
み酸化膜１５が、フィールド酸化膜１３の膜厚よりも充
分に厚く埋設されているので、このフィールド酸化膜１
３中にＭＩＭ容量素子２０を従来よりも深く埋設するこ
とができ、したがって、櫛歯形状のＭＩＭ容量素子２０
を得ることができる。

【００３０】つまり、ＭＩＭ容量素子２０を構成する両
電極１７，１８を半導体基板１２の表面と平行な面内で
対向させるのではなく、垂直な面内で対向させることが
できるので、半導体基板１２上に占める面積を増大させ
ることなく容量面積Ｓ₂（図４）を著しく増大できる。
それゆえ、ＭＩＭ容量素子２０の容量を著しく増大でき
る。具体的には、半導体基板１２に対するＭＩＭ容量素
子２０の面積を１／１０以下に設定しても、ＭＩＭ容量
素子２０の容量を著しく増大できる。

【００３１】加えて、図４に示すように、ＭＩＭ容量素
子２０の側面から埋め込み酸化膜１５の側面までの距離
Ｌ_OX1（＞ｔ_ox）、Ｌ_OX2（＞ｔ_ox）、及びＭＩＭ容量素
子２０の底面から埋め込み酸化膜１５の底面までの距離
Ｌ_OX3（＝ｔ₁−ｔ₂＝５００〜４５００ｎｍ）を従来よ
りの充分に設けることができるので、半導体基板１２に
対するＭＩＭ容量素子２０の寄生容量Ｃ_bを従来よりも
１０％〜９０％（ｔ_ox／Ｌ_ox3＝０．８〜０．０９）も
低減することができる。なお、ＭＩＭ容量素子２０の小
面積化も、ＭＩＭ容量素子２０の半導体基板１２に対す
る寄生容量の低減化に寄与できる。

【００３２】それゆえ、この実施形態よれば、ＭＩＭ容
量素子２０を小型にしても、半導体基板１２に対する寄
生容量を増加させること無く、ＭＩＭ容量素子２０の容
量を大きくできる。

【００３３】◇第２の実施形態図５は、この発明の第２の実施形態である半導体装置の
構成を示す断面図である。この実施形態が、上述の第１
の実施形態（図１）と大きく異なるところは、図５に示
すように、第１の実施形態では、下部電極１７を多結晶
シリコン層２７のみの単層によって構成したのに対し
て、この第２の実施形態のＭＩＭ容量素子２８において
は、下部電極２９を下層の多結晶シリコン３０と、上層
のチタンシリサイド３１との２層構造とした点である。
なお、これ以外の点では、上述した第１の実施形態と略
同一であるので、図５において、図１に示す構成部分と
同一の各部には、同一の符号を付してその説明を省略す
る。

【００３４】次に、図６を参照して、この実施形態の半
導体装置の製造方法について工程順に説明する。まず、
上述した第１の実施形態で述べたと略同様の工程（図２
（ａ）〜図３（ｄ））を経て、半導体基板１２上に埋設
された埋め込み酸化膜１５の上面側に第１の凹部１４を
形成し、この後、酸化膜１３，１４の上に多結晶シリコ
ン３０を成膜する。そして、図６（ａ）に示すように、
成膜された多結晶シリコン３０に対して選択エッチング
を行って、ＭＩＭ容量素子２８の下部電極２９を構成す
る下層電極部分を形成する。

【００３５】次に、ＣＶＤ法により、半導体基板１２の
表面側にチタンシリサイド３１を成膜した後、選択エッ
チングを行って、ＭＩＭ容量素子２８の下部電極２９を
構成する上層電極部分を形成する（同図（ｂ））。

【００３６】次いで、断面櫛歯形状の下部電極２９の表
面（凹凸面）に、熱酸化により、膜厚が５〜１００ｎｍ
の容量酸化膜１９を被着形成する（同図（ｃ））。次
に、形成された容量酸化膜１９の上に、導電型（ヒ素や
リン等のｎ型又はホウ素やフッ化ホウ素等のｐ型）の不
純物がイオン注入された多結晶シリコン２７を被着形成
し、所望の選択エッチング処理を施して、ＭＩＭ容量素
子２８の上部電極１８を形成する（同図（ｄ））。

【００３７】次いで、上部電極１８までが形成された半
導体基板１２の表面全面に、熱酸化により、膜厚が１０
０〜３００ｎｍの層間絶縁膜（シリコン酸化膜）２１を
被着形成し、形成された層間絶縁膜２１中にコンタクト
ホールを穿設した後、Ａｌ等の金属をコンタクトホール
に埋め込んでコンタクトプラグ２２，２３を形成すると
共に、層間絶縁膜２１の上面に引き出し電極２４，２５
を形成して、この実施形態の半導体装置を完成させる
（同図（ｄ））。

【００３８】この第２実施形態の半導体装置によれば、
上述した第１実施の形態と略同様の効果を得ることがで
きる。加えて、多結晶シリコン３０の上に導電性に優れ
るチタンシリサイド３１を成膜することで２層構造の下
部電極２９を設けるようにしたので、図７に示すよう
に、ＭＩＭ容量素子２８の下部電極２９の抵抗Ｒを、多
結晶シリコン層２６のみの場合（第１の実施形態）の１
５Ω／□に対し、５Ω／□程度にまで小さく設定でき
る。したがって、この第２の実施形態のように、下部電
極２９をシリサイド化することで抵抗Ｒを低減したもの
（図８中Ａ）では、第１の実施形態のように、多結晶シ
リコン層２６のみのもの（同図中Ｂ）と比べて、高周波
領域における容量の低下が改善され、同図に示すよう
に、周波数が１０ＧＨｚの場合でも６０％以下に低下す
ることを防止できる。

【００３９】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更等があってもこの発明に含まれる。例えば、ＭＩＭ容
量素子の上下電極を構成する"櫛の歯"の個数や形状は、
必要に応じて増減変更できる。

【００４０】また、酸化膜は、熱酸化に限らず、ウェッ
ト酸化によるものでも良い。また、埋め込み絶縁膜であ
る限り、埋め込み酸化膜に限らず、例えば、埋め込み窒
化膜でも良い。同様に、容量絶縁膜である限り、容量酸
化膜に限らない。例えば、容量窒化膜でも良い。また、
ＭＩＭ容量素子を埋設するための第２の凹部は、溝形で
あると、丸穴型であると、角穴型であるとを問わない。

【００４１】また、上述の実施形態では、フィールド酸
化膜とは別に、フィールド酸化膜よりも厚膜の埋め込み
を酸化膜を設けるようにしたが、フィールド酸化膜自身
が厚膜の場合には、埋め込み酸化膜を省略し、フィール
ド酸化膜自身に凹部を設けて、この凹部にＭＩＭ容量素
子を埋設するようにしても良い。

【００４２】また、上述の第２の実施形態において、下
部電極を構成する素材としては、チタンシリサイドに代
えて、他のシリサイド、例えば、モリブデンシリサイ
ド、タングステンシリサイド、クロムシリサイド等でも
良い。また、下部電極に限らず、上部電極をシリサイド
と多結晶シリコンとの２層構造としても良い。

【００４３】また、容量絶縁膜を介して、両電極が互い
に噛合する態様の断面凹凸形状は、櫛歯形状に限らず、
例えば、ウェーブ形状でも良い。

【００４４】

【発明の効果】以上説明したように、この発明の構成に
よれば、半導体基板の表面側に、埋め込み酸化膜が、フ
ィールド酸化膜の膜厚よりも充分に厚く埋設されている
ので、このフィールド酸化膜中にＭＩＭ容量素子を従来
よりも深く埋設することができ、したがって、櫛歯形状
のＭＩＭ容量素子を得ることができる。つまり、ＭＩＭ
容量素子を構成する両電極を半導体基板の表面と平行な
面内で対向させるのではなく、垂直な面内で対向させる
ことができるので、半導体基板上に占める面積を増大さ
せることなく容量面積を著しく増大できる。それゆえ、
ＭＩＭ容量素子の容量を著しく増大できる。具体的に
は、半導体基板に対するＭＩＭ容量素子の面積を１／１
０以下に設定しても、ＭＩＭ容量素子の容量を著しく増
大できる。

【００４５】加えて、ＭＩＭ容量素子の側面から埋め込
み酸化膜の側面までの距離及びＭＩＭ容量素子の底面か
ら埋め込み酸化膜の底面までの距離を従来よりの充分に
設けることができるので、半導体基板に対するＭＩＭ容
量素子の寄生容量を従来よりも１０％〜９０％も低減す
ることができる。なお、ＭＩＭ容量素子の小面積化も、
ＭＩＭ容量素子の半導体基板に対する寄生容量の低減化
に寄与できる。

【００４６】それゆえ、この実施形態よれば、ＭＩＭ容
量素子を小型にしても、半導体基板に対する寄生容量を
増加させること無く、ＭＩＭ容量素子の容量を大きくで
きる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態である半導体装置
の層構成を示す断面図である。

【図２】同半導体装置の製造方法を工程順に示す過程
図である。

【図３】同半導体装置の製造方法を工程順に示す過程
図である。

【図４】同半導体装置の作用効果を説明するための断
面図である。

【図５】この発明の第２の実施形態である半導体装置
の層構成を示す断面図である。

【図６】同半導体装置の製造方法を工程順に示す過程
図である。

【図７】同半導体装置の作用効果を説明するための断
面図である。

【図８】同半導体装置の効果を示す図であり、周波数
とＭＩＭ容量との関係を示す特性図である。

【図９】ＭＩＭ容量素子を備える従来の半導体装置の
層構成を示す断面図である。

【図１０】ＭＩＭ容量素子を備える従来の半導体装置
の問題点を説明するための断面図である。

【図１１】ＭＩＭ容量素子を備える従来の半導体装置
の問題点を説明するための断面図である。

【符号の説明】

１２半導体基板１３フィールド酸化膜（絶縁膜）１４第１の凹部１５埋め込み酸化膜（絶縁膜）１６第２の凹部（凹部）１７，２９下部電極１８上部電極１９容量絶縁膜２０，２８ＭＩＭ容量素子２６，３０多結晶シリコン３１チタンシリサイド（シリサイド）

Claims

【特許請求の範囲】

【請求項１】半導体基板の面に絶縁膜が形成され、該
絶縁膜に凹部が形成され、該凹部の中に、下部電極−容
量絶縁膜−上部電極からなるＭＩＭ容量素子が設けられ
ていることを特徴とする半導体装置。
【請求項２】前記下部電極と上部電極とは、それぞれ
断面凹凸形状とされ、かつ、前記容量絶縁膜を挟んで、
互いに噛合する態様で相対向配置されていることを特徴
とする請求項１記載の半導体装置。
【請求項３】前記下部電極及び上部電極において、前
記断面凹凸形状は、櫛歯形状であることを特徴とする請
求項２記載の半導体装置。
【請求項４】前記絶縁膜は、能動素子間を分離するた
めのフィールド絶縁膜であることを特徴とする請求項
１，２又は３記載の半導体装置。
【請求項５】前記絶縁膜は、前記半導体基板に埋め込
まれた埋め込み絶縁膜であることを特徴とする請求項
１，２又は３記載の半導体装置。
【請求項６】前記埋め込み絶縁膜は、前記フィールド
絶縁膜の領域内に設けられ、かつ、前記フィールド絶縁
膜よりも深く埋め込まれてなることを特徴とする請求項
５記載の半導体装置。
【請求項７】前記下部電極と上部電極とは、多結晶シ
リコンからそれぞれ形成されていることを特徴とする請
求項１，２又は３記載の半導体装置。
【請求項８】前記下部電極又は上部電極は、多結晶シ
リコンとシリサイドとからなることを特徴とする請求項
１，２又は３記載の半導体装置。
【請求項９】下部電極−容量絶縁膜−上部電極からな
るＭＩＭ容量素子を備える半導体装置の製造方法におい
て、半導体基板の面に絶縁膜を成膜した後、該絶縁膜に凹部
を開け、該凹部の中に、前記下部電極−容量絶縁膜−上
部電極を順次形成して前記ＭＩＭ容量素子を設けること
を特徴とする半導体装置の製造方法。
【請求項１０】下部電極−容量絶縁膜−上部電極から
なるＭＩＭ容量素子を備える半導体装置の製造方法にお
いて、半導体基板の面に絶縁膜を埋め込んだ後、該埋め込み絶
縁膜に凹部を開け、該凹部の中に、前記下部電極−容量
絶縁膜−上部電極を順次形成して前記ＭＩＭ容量素子を
設けることを特徴とする半導体装置の製造方法。
【請求項１１】前記下部電極又は上部電極を形成する
際には、まず、多結晶シリコン（又はシリサイド）を成膜しパタ
ーニングして、電極の下層部分とし、次に、シリサイド
（又は多結晶シリコン）を成膜しパターニングして、電
極の上層部分とすることで、多結晶シリコンとシリサイ
ドとの２層構造からなる前記下部電極又は上部電極を得
ることを特徴とする請求項９又は１０記載の半導体装置
の製造方法。
【請求項１２】前記ＭＩＭ容量素子を形成するための
一連の工程には、前記絶縁膜に開けられた前記凹部に導電性材料を埋め込
んだ後、埋め込まれた前記導電性材料に対して所定の選
択エッチング処理を行うことにより、断面凹凸形状の前
記下部電極を形成する工程と、断面凹凸形状に形成された該下部電極の表面に前記容量
絶縁膜を被着形成する工程と、該容量絶縁膜が被着された前記下部電極の凹部に導電性
材料を埋め込むことで、前記下部電極と噛合する断面凹
凸形状の前記上部電極を形成する工程とを含むことを特
徴とする請求項９又は１０記載の半導体装置の製造方
法。
【請求項１３】前記下部電極が、多結晶シリコンとシ
リサイドとの２層構造からなる前記ＭＩＭ容量素子を形
成するための一連の工程には、前記絶縁膜に開けられた前記凹部に多結晶シリコン（又
はシリサイド）を埋め込んだ後、埋め込まれた前記多結
晶シリコン（又はシリサイド）に対して所定の選択エッ
チング処理を行うことにより、断面凹凸形状の前記下部
電極の下層部分を形成する工程と、断面凹凸形状に形成された下部電極の該下層部分の表面
に前記シリサイド（又は多結晶シリコン）を被着して、
断面凹凸形状の前記下部電極の上層部分を形成する工程
と、断面凹凸形状に形成された下部電極の該上層部分の表面
に前記容量絶縁膜を被着形成する工程と、該容量絶縁膜が被着された前記下部電極の凹部に導電性
材料を埋め込むことで、前記下部電極と噛合する断面凹
凸形状の前記上部電極を形成する工程とを含むことを特
徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】前記下部電極及び上部電極の断面形状
が、断面櫛歯型の凹凸形状になるように、これら両電極
を形成することを特徴とする請求項１２又は１３記載の
半導体装置の製造方法。