JP5902004B2

JP5902004B2 - 半導体装置の製造方法

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Publication number: JP5902004B2
Application number: JP2012050888A
Authority: JP
Inventors: 健士森田
Original assignee: Ablic Inc
Current assignee: Ablic Inc
Priority date: 2012-03-07
Filing date: 2012-03-07
Publication date: 2016-04-13
Anticipated expiration: 2032-03-07
Also published as: JP2013187326A

Description

本発明は抵抗素子を有する半導体装置の製造方法に関する。

半導体装置の抵抗素子には不純物を注入した多結晶シリコンからなる抵抗が使われることが多い。図１０は、抵抗素子を有する従来の半導体装置の一例であり、図の左方にＭＯＳトランジスタ領域、右方に抵抗素子領域を備えている。ＭＯＳトランジスタ領域には、ゲート電極４とソース領域５とドレイン領域６とそれらに結線された導電性金属配線８からなるＭＯＳトランジスタが形成されている。また、抵抗素子領域には、半導体基板１上のフィールド酸化膜２の上にＢＰＳＧなどの絶縁膜７を形成し、絶縁膜７上に多結晶シリコンの積層膜１２が形成され薄膜抵抗をなしている。薄膜抵抗には導電性金属配線８が電極として設けられている。（例えば、特許文献１を参照のこと。）

特開平２−３１２２６７号公報

抵抗素子の２次元的な寸法を単に小さくすると、近隣の抵抗素子間の相対誤差が大きくなり、高精度の半導体装置に用いることができなくなる、そのため、抵抗素子からなるブリーダー回路等が半導体装置内に占める面積が大きくなってしまう。そこで、抵抗素子領域の大きさの縮小により小型化された半導体装置を提供することを課題とする。

上記課題を解決するために以下の手段を用いた。
まず、抵抗素子を有する半導体装置の製造方法であって、半導体基板上に下層電極を形成する工程と、前記下層電極上に第一絶縁膜を形成する工程と、前記第一絶縁膜内に前記下層電極に達するコンタクトホールを形成する工程と、前記コンタクトホールを埋めない膜厚で抵抗体薄膜を堆積する工程と、前記抵抗体薄膜をエッチバックして前記コンタクトホール底面の前記抵抗体薄膜を除去する工程と、前記コンタクトホール内の空隙に第二絶縁膜を埋める工程と、前記第二絶縁膜と第一絶縁膜と前記抵抗体薄膜をＣＭＰ研磨して縦型抵抗体を形成する工程と、前記縦型抵抗体上部に接続された上層電極を形成する工程と、からなることを特徴とする半導体装置の製造方法を用いた。

また、前記抵抗体薄膜の堆積膜厚は、前記コンタクトホールの直径の半分未満であることを特徴とする半導体装置の製造方法を用いた。
また、前記抵抗体薄膜を除去する工程終了後、サイドウォール状の抵抗体薄膜が形成されることを特徴とする半導体装置の製造方法を用いた。
また、前記ＣＭＰ研磨工程にて、前記サイドウォール状抵抗体薄膜の上部が除去され、均一な膜厚となる高さまで第二の絶縁膜９を研磨することを特徴とする半導体装置の製造方法を用いた。

上記構造を用いることで、コンタクトホール内に上下に電極を有する縦長の抵抗体を形成することができ、抵抗素子の占有面積を小さくし半導体装置の小型化に貢献できる。
また、角柱の側面と異なりで円柱の側面に抵抗体を作成するため、円周上で同じ厚さで形成することが可能なため、薄く形成することで温度変化に対して抵抗値の変化が少ない縦型抵抗体として使用できる。

本発明の抵抗体を有するＭＯＳ型トランジスタの模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。本発明の抵抗体を有する半導体の製造工程を説明するための模式断面図である。従来技術による抵抗素子を有する半導体のＭＯＳ型トランジスタの模式断面図である。

発明を実施するための形態について図面を用いて説明する。
図１は本発明の第一の実施形態を示す抵抗体構造を有するＭＯＳ型トランジスタの模式断面図である。本実施形態の半導体装置は、半導体シリコン基板の表面にＭＯＳトランジスタと縦型抵抗体からなる抵抗素子を有する構造である。

Ｐ型導電性の半導体シリコン基板１の表面に、ＬＯＣＯＳ（Local Oxidation of Silicon）法によって形成された素子分離のためのフィールド酸化膜２が設けられている。ＭＯＳトランジスタ形成領域はフィールド酸化膜２の無い領域に配置されている。半導体シリコン基板上にゲート酸化膜３を介してゲート電極４が設けられており、ゲート電極４の上面及び側面は第一の絶縁膜７で被覆され、また、ゲート電極４端部の半導体シリコン基板１の表面にはソース領域５とドレイン領域６が形成されている。ソース領域５とドレイン領域６には第一の絶縁膜を貫通して第一の金属配線８の一方の端部が接触するように設けられソース電極とドレイン電極として機能する。第一の金属配線８の他端部は第一の絶縁膜７上にあって、上層の第二の金属配線１１ｃと接触している。なお、第一の金属配線８と第二の金属配線１１ｃの間には第二の絶縁膜９が設けられている。

次に、縦型抵抗体からなる抵抗素子が配置された領域の構造について説明する。フィールド酸化膜２の上には第一の絶縁膜７が設けられ、第一の絶縁膜７の上には第一の金属配線８が形成され、第一の金属配線膜８の上には第二の絶縁膜９、そして第二の金属配線１１が順に設けられている。第一の金属配線８と第二の金属配線１１の間には第二の絶縁膜９を貫通して円柱状の縦型抵抗体１０ａ、１０ｂが形成されている。導電性の高抵抗多結晶シリコンからなる縦型抵抗体１０ａ、１０ｂの上端は互いに離間した第二の金属配線１１ａ、１１ｂに各々接続され、下端は共に第一の金属配線８に接続されている。第一の金属配線８に接続された２つの縦型抵抗体１０ａ、１０ｂが抵抗素子の一つの基本単位となる。

図１では縦型抵抗体１０ａ，１０ｂがそれぞれ２本の細長い矩形により示されているが、これは抵抗体材料である薄膜からなる円筒状の形状を有する縦型抵抗体の断面を示すためであり、２本の矩形は連続した薄膜からなる円筒状の抵抗体を縦に切断した切り口を示している。縦型抵抗体１１ａ、１１ｂは円筒状であって、コンタクトホールの内壁面に薄膜状に形成されている。薄膜状の縦型抵抗体１０ａ、１０ｂの中心部には円柱状の第三の絶縁膜１５が設けられている。すなわち、円筒の中心軸に沿って上から見れば同心円状である。このような形状とすることで温度変化に対する抵抗変化が少なく占有面積の少ない縦型抵抗体とすることができる。

なお、抵抗体の材質は導電性の高抵抗多結晶シリコンのほか、タングステンシリサイド、クロムシリサイド、モリブデンシリサイド、ニクロム、チタンのいずれかひとつから選んでも良い。また、二種類以上の材料からなる多層膜とすることも可能である。

次に、図２〜９、および図１を利用して、半導体装置の製造方法について説明する。
まず、図２に示すように、例えば濃度が１×１０¹⁶cm^-3程度のＰ型導電性の半導体シリコン基板１の表面をＬＯＣＯＳ（Local Oxidation of Silicon）法によって選択的に酸化し、膜厚１０００〜５０００Å程度の厚さのフィールド酸化膜２を形成する。次に、基板全面を酸化し膜厚５０〜１０００Å程度のゲート酸化膜３を形成する。この上にＣＶＤを用いて膜厚２０００〜３０００Å程度のポリシリコンを堆積し、例えばリンのプリデポにより不純物濃度を高濃度にして導電性を持たせてゲート電極４を作製する。ここで、プリデポに代えて、イオン注入法を利用しても良いし、多結晶シリコン堆積時に不純物が既に含まれているドープト多結晶シリコンを堆積しても良い。

次にゲート電極４をマスクとして、ゲート電極４に隣接する半導体シリコン基板１表面に不純物をイオン注入して、例えばリンの濃度が１×１０²⁰cm^-3程度であるＮ型の高濃度ソース領域５とＮ型高濃度ドレイン領域６を形成する。

これらの上に絶縁膜、例えばＢＰＳＧ膜をＣＶＤにより、例えば５０００Å〜８０００Å程度堆積し、熱処理によって平坦化を行って第一の絶縁膜７を形成する。この後ＣＭＰを用いて表面を削ることで、さらに平坦化を行う。

次に、図３に示すように、レジストマスクを使用して基板表面にあるソース領域５及びドレイン領域６に達するコンタクトホールを、例えば０．４μｍ×０．４μｍ程度の開口寸法となるようにドライエッチングにより形成する。このコンタクトホール内部および絶縁膜７上に、スパッタを用いて、例えばＡｌ−Ｓｉを堆積して第一の金属配線８を形成する。

続いて、図４に示すように、これらの上に、例えばＢＰＳＧ膜やＴＥＯＳ膜をＣＶＤにより例えば５０００Å〜８０００Å程度堆積し、熱処理によって平坦化を行って第二の絶縁膜９を形成する。

次に、図５に示すように、本発明の円筒状の抵抗を形成するため第二の絶縁膜９内にコンタクトホールを第一の金属配線８に達するように、ドライエッチングにより例えば直径０．４μｍで形成する。このコンタクトホール内部に抵抗体薄膜１０として使う物質、例えばタングステンシリサイドをＣＶＤ等で所望の厚さ、例えば１０００Åの厚さでコンタクトホール側面および底面にコンフォーマルに堆積させる。このとき、抵抗体薄膜１０でコンタクトホールが充填されないようにするため、抵抗体薄膜の膜厚はコンタクトホール直径の半分未満である必要がある。

続いて、図６に示すように、異方性ドライエッチングによるエッチバックにより第二の絶縁膜９上の抵抗体薄膜１０とコンタクトホール底面の抵抗体薄膜１０を除去する。これにより、抵抗体薄膜１０はコンタクトホールの側壁にサイドウォール状に形成され、抵抗体薄膜１０の上部には細くなった部分が形成される。

次いで、図７に示すように、ＣＶＤにより第三の絶縁膜１５を堆積してサイドウォール状の抵抗体薄膜の中の空隙を完全に埋め、充填するようにする。
次に、図８に示すように、ＣＭＰ法を用いて、第三の絶縁膜１５と第二の絶縁膜９を研磨し除去する。抵抗体薄膜１０の上部の細い部分がなくなり、均一な膜厚となる高さまで第二の絶縁膜９を削り、縦長の縦型抵抗体１０ａ、１０ｂを形成する。

次に、図９に示すように、第二の絶縁膜９に第一の金属配線８に達するコンタクトホール（ビアホール）を例えば０．４μｍ程度の開口幅でドライエッチングにより形成し、次いで、コンタクトホール内部及び第二の絶縁膜９と第三の絶縁膜１５表面に例えばＡｌ−Ｓｉをスパッタ等により堆積し、パターニングすることで第二の金属配線１１ａ、１１ｂ、１１ｃを形成し、第一の金属配線８または抵抗体と結線して図１に示す半導体装置が完成する。

従来技術においてはＬＯＣＯＳ上に横長に配置された抵抗体が一般的であったが、本発明においては、抵抗体は縦長い同心円状の縦型抵抗体となっており、同心円の寸法を小さくすることができるので、占有面積の少ない抵抗体とすることが可能である。

１半導体シリコン基板
２フィールド酸化膜
３ゲート酸化膜
４ゲート電極
５ソース領域
６ドレイン領域
７第一の絶縁膜
８第一の導電性金属配線
９第二の絶縁膜
１０抵抗体薄膜
１０ａ、１０ｂ縦型抵抗体
１１ａ、１１ｂ、１１ｃ第二の金属配線
１２多結晶シリコン薄膜抵抗
１５第三の絶縁膜

Claims

半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に下層電極を形成する工程と、
前記下層電極上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜内に前記下層電極に達する複数のコンタクトホールを形成する工程と、
前記複数のコンタクトホールを完全に充填しない膜厚で抵抗体薄膜を堆積する工程と、
前記抵抗体薄膜をエッチバックして前記複数のコンタクトホール底面の前記抵抗体薄膜を除去する工程と、
前記複数のコンタクトホール内の空隙に第３の絶縁膜を充填する工程と、
前記第３の絶縁膜と第２の絶縁膜と前記抵抗体薄膜をＣＭＰ法により研磨して複数の縦型抵抗体を形成する工程と、
前記複数の縦型抵抗体上部にそれぞれ接続された上層電極を形成する工程と、
からなることを特徴とする半導体装置の製造方法。
前記抵抗体薄膜の堆積膜厚は、前記複数のコンタクトホールの直径の半分未満であることを特徴とする請求項１記載の半導体装置の製造方法。
前記抵抗体薄膜を除去する工程の終了後に、サイドウォール状の抵抗体薄膜が形成されていることを特徴とする請求項２記載の半導体装置の製造方法。
前記複数の縦型抵抗体を形成する工程は、前記サイドウォール状の抵抗体薄膜を上部から除去し、前記サイドウォール状の抵抗体薄膜が均一な膜厚となっている高さまで前記第２の絶縁膜を研磨することを特徴とする請求項３記載の半導体装置の製造方法。