TWI517221B - 包括匹配電容器對的半導體裝置、形成至少一種電容器的方法 - Google Patents
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Description
本發明涉及半導體裝置領域，涉及一種FinFET裝置(鰭片型場效應電晶體，fin-shaped field effect transistor裝置，FinFET)及形成一種電容器以及形成電阻器的方法。
半導體裝置的布圖密度日益增加。使用鰭片型(fin-type)製造技術在半導體基底上創建非平面結構。在這些技術中，形成半導體“鰭片(fin)”，它們有助於形成裝置的閘極。因為可以由半導體基底來製造通道、源極、和/或汲極(這降低了裝置的潛在電流滲漏)，從而可以增加裝置密度。因此，根據這種技術製造的裝置通常稱為鰭片型場效應電晶體(fin-shaped field effect transistor,FinFET)。
本發明的一個方面，提供了一種形成至少一種電容器的方法，包括以下步驟：在半導體基底中形成鰭片結構，所述鰭片結構具有第一側面以及第二側面，所述第一側面以及所述第二側面相對於所述鰭片結構彼此相對；在所述矽基底中在所述第一側面附近形成第一溝槽並且在所述第二側面附近形成第二溝槽；在所述第一溝槽以及所述第二溝槽內形成隔離層；在所述第一側面附近形成第一絕緣體結構，並且在所述第二側面附近形成第二絕緣體結構；以及在所述第一絕緣體結構附近形成第一導體結構，並且在所述第二絕緣體結構附近形成第二導體結構。
較佳地，所述方法，其中第一電荷保持在所述第一導體結構與所述鰭片結構之間，而第二電荷保持在所述第二導體結構與所述鰭片結構之間。
較佳地，所述方法，進一步包括以下步驟：在所述半導體基底中形成第二鰭片結構，所述第二鰭片結構具有第三側面以及第四側面，所述第三側面和所述第四側面相對於所述第二鰭片結構彼此相對，所述第二鰭片結構還鄰近所述第一溝槽；並且在所述第三側面附近形成第三絕緣體結構。
較佳地，所述方法，其中第三電荷保持在所述第一導體結構與所述第二鰭片結構之間。
較佳地，所述方法，進一步包括在所述第二鰭片結構附近形成第三導體結構的步驟，所述第三導體結構機械地連接到所述第二導體結構上。
較佳地，所述方法，其中在所述半導體基底中形成所述鰭片結構的步驟進一步包括以下步驟：在所述半導體基底中沉積硬遮罩層；將光致抗蝕劑沉積在所述硬遮罩層上相應於所述鰭片結構位置的位置中，將所述光致抗蝕劑製成一定大小以具有所述鰭片結構橫截面積的表面積；以及蝕刻所述硬遮罩層，從而形成所述鰭片結構。
較佳地，所述方法，其中形成所述第一絕緣體層以及第二絕緣體層的步驟進一步包括在蝕刻所述硬遮罩層以形成所述鰭片結構之後沉積絕緣體材料的步驟，所述絕緣體材料與所述鰭片結構相接觸。
較佳地，所述方法，其中所述第一導體結構以及所述
第二導體結構包括下面各項之一：金屬、矽化物、以及多晶矽。
較佳地，所述方法，其中所述半導體基底包括矽。
較佳地，所述方法，其中所述第一絕緣體結構以及所述第二絕緣體結構包括下面各項之一：高介電質材料以及氧化物絕緣體材料。
本發明的另一個方面，提供了一種包括匹配電容器對的半導體裝置，包括：在半導體基底中的鰭片結構，所述鰭片結構具有第一側面和第二側面，所述第一側面和所述第二側面相對於所述鰭片結構彼此相對；在所述矽基底中在所述第一側面附近的第一溝槽以及在所述第二側面附近的第二溝槽；在所述第一溝槽以及所述第二溝槽內的隔離層；在所述第一側面附近的第一絕緣體結構以及在所述第二側面附近的第二絕緣體結構；以及在所述第一絕緣體結構附近的第一導體結構以及在所述第二絕緣體結構附近的第二導體結構。
較佳地，所述半導體裝置，其中所述第一導體結構以及所述第二導體結構包括下面各項中至少一種：金屬、矽化物、以及多晶矽；並且所述第一絕緣體結構以及所述第二絕緣體結構包括下面各項中至少一種：高介電質材料以及氧化物絕緣體材料。
本發明的另一個方面，提供了一種形成電阻器的方法，包括以下步驟：在半導體基底中形成至少一個鰭片結構，所述至少一
個鰭片結構具有第一側面、第二側面、以及頂面，所述第一側面和所述第二側面相對於所述至少一個鰭片結構彼此相對；在所述矽基底中在所述第一側面以及所述第二側面附近形成至少一個溝槽；在所述至少一個溝槽內形成隔離層；在所述第一側面、所述第二側面、以及所述頂面附近形成絕緣體層；以及在所述絕緣體層附近形成導體結構，其中所述導體結構橫過所述第一側面、所述第二側面、以及所述頂面。
較佳地，所述方法，其中所述導體結構進一步包括摻雜的多晶矽以及金屬中的一種。
較佳地，所述方法，進一步包括在所述半導體基底中形成n-井的步驟。
較佳地，所述方法，其中所述n-井位於所述鰭片結構下方的所述半導體基底內。
較佳地，所述方法，進一步包括在所述半導體基底上形成第二絕緣體層的步驟，其中所述第二絕緣體層在所述矽基底與所述鰭片結構之間。
較佳地，所述方法，其中所述第二絕緣體層進一步包括沉積在所述半導體基底上的氧化物層。
較佳地，所述方法，其中所述至少一個鰭片結構進一步包括多個鰭片結構，並且其中形成所述導體結構的步驟進一步橫過所述多個鰭片結構每一個的所述第一側面、所述第二側面、以及所述頂面。
較佳地，所述方法，其中所述絕緣體結構包括下面各
項中的一種：高介電質材料以及氧化物絕緣體材料。
本公開的實施方式涉及通過使用FinFET技術來製造匹配的電容器以及電阻器。金屬-氧化物-半導體電容器(MOSCap)通常用於半導體裝置中。此外，如本領域普通技術人員可以理解的，通常需要具有相似和/或相同電容的匹配MOSCap用於多種裝置。具體地，使用類比信號的半導體裝置通常需要匹配在半導體基底上製造的兩個或更多個電容器的電容。如應當理解的，可以通過電容器的面積、矽的摻雜、和/或電介質的厚度來確定MOSCap的電容值。因此，參考圖1至圖2，它們顯示了具有相似和/或幾乎相同電容器面積以及矽摻雜的匹配電容器對100，或MOSCap的一個實施方式。如在隨後的附圖中顯示的，在根據本公開的實施方式的設計中在每個電容器之間絕緣體或電介質厚度也是相似的。
圖1說明了根據本公開的實施方式標記為C1和C2的匹配電容器對100的工作原理。這對電容器C1和C2共用共同的汲極103以及源極105。電荷可以保持每個閘極107、109與共同的通道之間，與現有技術設計相比較，這可以提高電容器相對於彼此的電容器匹配特性。圖2顯示了圖1中所示的匹配電容器100的可替代說明。圖2說明了如何使用FinFET技術在三維結構中形成電容器。因此，可以在半導體基底203上形成鰭片結構201。所述半導體基底以及所述鰭片結構201本身可以包括例如半導體材料，例如，矽、鍺、或任何其他半導體材料。還可以由在鄰接所述鰭片結構201的半導體基底的頂部上的導電材料來
形成每個電容器C1和C2的閘極107、109，使得可以將電荷分別保持在每個閘極107、109與所述鰭片結構之間。
因為每個所述的電容器C1和C2共用共同的半導體鰭片結構201以及源極105和汲極103，相對於未結合這種特性的設計，每個電容器的電容特性是緊密匹配的。此外，因為每個閘極107、109可以由導電材料的單一沉積形成，所以每個閘極107、109的化學和物理特性也是相似的。同樣地，在每個閘極107、109與鰭片結構201之間形成的電介質或絕緣體也可以由材料的單一沉積形成，這導致相同的益處。換言之，根據本公開的實施方式兩個匹配的MOSCap是在同一個電晶體上形成的，因此，每個電容器的通道摻雜以及電容尺寸是相同或相似的。
現在參考圖3至圖7，這些圖說明瞭根據本公開的實施方式形成的裝置的一個實例的橫截面視圖。圖3至圖7中說明的匹配電容器是通過使用基於FinFET的製造技術形成的。因此，形成半導體基底301。在一些實施方式中，基底301可以包括，例如，在半導體製造過程中將用於形成半導體裝置的多個其他層沉積在其上的晶片。基底301可以包括，例如，單晶矽、鍺、SiGe、Ga、As、和/或與如本領域普通技術人員應當理解的FinFET製造技術相容的任何其他半導體。
為了形成根據本公開的多個實施方式的匹配電容器裝置，可以將硬遮罩層(hard mask layer)303沉積在半導體基底301上。硬遮罩層可以包括，例如，氧化物或氮化物層，並且進行沉積以便有助於形成鰭片結構。還將光阻層
(photoresist layer)305沉積在硬遮罩層303上。可以將光阻層305沉積在相應於匹配電容器的鰭片結構的表面積的區域中。換言之，光阻層305可以在相應於圖2的舉例說明中的源極103、汲極105、以及包括鰭片結構201的通道的區域中。
現在參考圖4，該圖說明瞭半導體鰭片結構401的形成，如在隨後的附圖中所示的該半導體鰭片結構401可以進一步形成匹配電容器的一部分。可以通過蝕刻光阻層305未沉積到其上的基底301的一部分來形成鰭片結構401。通過使用適當的蝕刻技術，例如本領域已知的用於選擇性地蝕刻光阻層305未沉積在其上的半導體基底301的一部分的任何濕蝕刻技術或幹蝕刻技術，從而可以不蝕刻硬遮罩層303以及基底301的部分。還可以進行如圖4中所示半導體基底301的蝕刻用來形成鰭片結構410，從而在所述鰭片結構的第一側面和第二側面附近形成溝槽403、305。還應當理解的是，可以使用單獨的蝕刻方法用來在鰭片結構401的側面形成溝槽。
因此，現在參考圖5，該圖說明瞭在鰭片結構附近各自相應的溝槽403、405中形成隔離層511、513。可以使用化學蝕刻技術或適合用於去除光阻層305的任何其他技術來去除光阻層305。然後，可以將隔離層511、513沉積到半導體基底上，並且隔離層511、513包括可以減少和/或防止電流滲漏到鰭片結構410中或從其中滲漏的氧化物或任何絕緣或電介質材料和/或在隨後的附圖中顯示的匹配電容器的任何其他部件。這種技術在本領域中稱為淺溝槽隔離。在一些實施方式中，可以在鰭片結構410附近形
成淺溝槽(shallow trenches)，並且在其中沉積隔離層，隨後可以將過量材料，或延伸超過溝槽高度沉積在溝槽中的材料蝕刻掉。
現在參考圖6，該圖說明瞭將絕緣體層621以及導體層619沉積在鰭片結構401上。可以將絕緣體層621沉積在鰭片結構401上，使得它覆蓋鰭片結構401的暴露側面。換言之，可以沉積絕緣體層621，使得它覆蓋鰭片結構201的頂部以及鰭片結構201的第一側面和第二側面。絕緣體層621可以包括，例如，氧化物材料、高介電質、SiO2、或具有絕緣特性並且可以用於FinFET裝置中的任何其他材料。
還可以如圖所示沉積導體層619。導體層619可以是任何導電材料，例如但不限於，導電金屬、多晶矽(poly-crystalline silicon)、多晶矽(poly silicon)、或可以在能夠接受的半導體裝置中用作導電材料的任何其他導電材料。可以沉積導體層619，使得它鄰近絕緣體層621以及在隔離層511、513的頂部。如隨後的附圖中所示，由導電層619形成第一閘極以及第二閘極。
現在參考圖7，該圖說明瞭根據本公開實施方式的匹配電容器對100。如圖7中所示，可以使用與FinFET製造方法相容的已知蝕刻技術來蝕刻絕緣體層621，從而分別地在鰭片結構的第一側面以及第二側面附近形成得到的第一絕緣體結構731以及第二絕緣體結構733。此外，還可以使用與FinFET製造方法相容的已知蝕刻技術以及選擇的導電材料來蝕刻導電層619，從而分別地在第一絕緣體結構731以及第二絕緣體結構733附近形成第一導體結
構741以及第二導體結構743。
應當指出的是，在一個實施方式中，應當將圖6中所示的絕緣體層621以及導電層619蝕刻足夠的程度，從而在鰭片結構401的對側上形成不同的結構。此外，在所述實施方式中，沉積在鰭片結構401頂部的硬遮罩層303未被蝕刻，從而未將它去除。在一些實施方式中，可以將硬遮罩層303保持在鰭片結構401的頂部，從而有助於鰭片結構401的結構穩定性。在其他實施方式中，可以蝕刻硬遮罩層303，從而在沉積絕緣體層621之前將它去除。在這種情況下，還可以蝕刻絕緣體層621，從而在鰭片結構401的第一側面和第二側面附近形成不同的第一絕緣體結構731以及第二絕緣體結構733。在所述裝置中，可以將電荷保持在每個導體結構與鰭片結構401之間，這導致了共用共同的半導體鰭片結構401並且由共同的導電材料沉積形成的匹配電容器對。其結果是，這對電容器的特性非常相似，並且適用於需要匹配電容器的應用。
現在參考圖8，該圖說明瞭根據本公開的匹配電容器對200的可替代實施方式。在圖8中所示的實施例中，可以根據希望的匹配電容器對的電容特性來形成導體結構851、853以及鰭片結構801的交替陣列。在所述的結構中，可以形成第一電容器，從而在絕緣體結構附近形成多個導體結構，所述絕緣體結構進一步鄰近多個相應的半導體鰭片結構的側面。同樣地，可以形成第二電容器，從而在絕緣體結構附近形成多個不同的導體結構，所述絕緣體結構鄰近多個半導體鰭片結構的另一個側面。包含第一電容器以及第二電容器的導體結構851、853可以與橋結構871
、873機械地以及導電地連接(如圖8中所示)。用此方式，設計者可以根據需要通過增加鰭片結構以及閘極導體結構的數量來構造具有較大電容的裝置。
圖9說明了例如參考圖8所述的裝置的橫截面視圖。在圖9的實施例中，形成多個鰭片結構801，同樣地形成每個鰭片結構附近的隔離層803。還在如上所述的每個鰭片結構的對應的第一側面以及第二側面附近形成絕緣體結構807。還在絕緣體結構807附近形成導體結構851、853。應當指出的是，可以形成導體結構851、853，從而以所述交替陣列形式將它們佈置的鄰近的鰭片結構之間。以此方式，可以將電荷保持在導體結構與兩個鄰近的鰭片結構之間。
現在參考圖10A至圖10B，它們說明了用根據本公開的實施方式的FinFET技術製造的電阻器300的實施方式。未矽化物化的多電阻器廣泛用於積體電路設計中。在一些設計中，需要較大電阻，特別是在某些類比電路中。可以根據下式計算出半導體設備中電阻器的電阻，其中R是電阻的測量值(例如，歐姆)，ρ是選擇用於形成電阻器的材料電阻率的測量值，L是電阻器的長度，並且A是它的橫截面積：R=ρ*L/A
應當理解的是，在一些實施例中，代替用於計算電阻器電阻的橫截面積，還可以使用選擇用於形成電阻器的導體寬度。因此，為了實現根據某些現有技術設計的較大電阻，通常需要具有與其電阻值成比例的絕對長度的電阻器。本公開的實施方式是針對電阻器設計和製造方法，該電
阻器設計和製造方法使電阻器由此可以增加有效長度，而不消耗基底上相應的額外空間。
因此，圖10A至圖10B說明了根據本公開實施方式的電阻器的一個實施例。圖10A說明了根據本公開的電阻器300的俯視圖。在所述實施例中，導體層1001沉積在一個或多個半導體鰭片結構1003的頂部。如在隨後的附圖中所示，絕緣體沉積在鰭片結構1003與導體層1001之間。
因此，參考圖10B，該圖說明瞭圖10A中的電阻器300的橫截面視圖。如圖10B中所示，導體層1001沉積在將導體與半導體鰭片結構1004絕緣的絕緣體層1005的頂部。圖10B的非限制性實施例的電阻器進一步由在鰭片結構1003附近形成的隔離層1007限定。換言之，該製造方法可以使用淺溝槽隔離技術來降低和/或防止電流從例如導體層1001滲漏到基底中。
基底可以包括，例如，所述鰭片結構1003可以形成於其中的p-型半導體基底1011。電阻器還由在鰭片結構1003的一些部分下方的p-型半導體基底1011中形成的n-井1009來表徵。可以通過擴散法、離子注入法、和/或本領域已知用於在p-型基底1011中形成n-井的任何其他方法，來形成形成n-井1009。在p-型基底1011中形成n-井1009，從而有助於在p-型基底與導體層1001之間進行隔離。
因此，由於FinFET製造技術用於所述電阻器，導體的有效長度比通過導體層1001的線性距離更長。在所述實施例中，有效長度可以由下面等式來表徵，其中Leff是導體的有效長度，L是橫過導體的線性距離，H是導體的
高度，並且N是導體層1001形成於其上的鰭片結構1003的數量：L eff =L+2*h*N。
根據上面等式，導體層1001的有效長度還包括導體層1001沉積在其上的鰭片結構1003的高度以及相對於半導體基底1011橫過導體層1001的線性距離。
因此，現在參考圖11至圖17，這些圖說明瞭根據本公開的實施方式的電阻器的製造。如圖11中所示，硬遮罩層1013可以沉積在半導體基底1011上。在一個實施方式中，基底1011可以包括p-型半導體材料。如上所述，硬遮罩層1013可以包括氮化物、氧化物、和/或本領域已知具有類似特性的其他材料。此外，可以將光阻層1015沉積在硬遮罩層1013的頂部在需要鰭片結構的每個位置中。
如圖12中所示，可以蝕刻基底1011以及硬遮罩層1013，並且將光阻層1015去除，從而可以限定鰭片區域。可以使用任何適當的蝕刻技術，例如半導體平板印刷術和/或任何其他技術來蝕刻未放置光阻層1015的硬遮罩層1013。如上所述，硬遮罩層1013限定了鰭片區域，並且在結構形成期間和/或之後有助於鰭片結構的結構穩定性。如圖13中所示，可以選擇性地蝕刻半導體基底101，從而形成鰭片結構1003。圖13中所示的蝕刻可以在每個鰭片結構附近形成溝槽，從而有助於淺溝槽隔離。此外，可以通過在鰭片結構1003下方的基底區域中提供適當的摻雜物從而在鰭片結構1003下面形成n-井1009。可以形成n-井1009，使得p-型半導體基底1011的一部分保留在n-井1009以及鰭片結構1003下方，保留由基底形成的p-型
半導體材料。
現在參考圖14，該圖說明瞭將隔離層1005沉積在每個鰭片結構1003附近的溝槽中。如上所述，用於這種淺溝槽隔離步驟的隔離層1005可以包括氧化物層或適合與淺溝槽隔離一起使用的任何其他材料。因此，在圖15中，可以蝕刻隔離層1005，使得在半導體基底1011和n-井1009上方暴露出鰭片結構1003。
圖16說明了絕緣體層1017的沉積，該絕緣體層1017可以將每個鰭片結構1003與包括電阻器的導體絕緣。可以通過大量地沉積絕緣體材料並且隨後蝕刻沉積的絕緣體材料從而在每個鰭片結構1003的頂部形成沉積的絕緣體層1017，可以形成沉積在每個鰭片結構1003頂部的絕緣體層1017。絕緣體層1017可以包括，例如，氧化物材料、高介電質材料、或適合用作半導體設備中的絕緣體的任何其他材料。圖17說明了沉積在鰭片結構1003頂部的導體層1020的形成。如上所述，導體層1020可以包括多晶矽、金屬、或適合用作半導體設備中的導體的任何其他材料。導體層1020橫過每個鰭片結構1003的第一側面、頂部表面、以及第二側面。如上所述，可以選擇鰭片結構1003的數量用來產生電阻器的有效長度，並且進而產生希望的電阻值。
本領域普通技術人員應當理解的是，本公開的實施方式並不限於在附圖中說明的和/或在上文中討論的實施例。還應當理解的是，這些附圖不必要按比例，而且指示所述設備的不同層之間邊界的線也不旨在限制本公開的實施方式。例如，限定附圖中所示層和結構的線可以不形成
直線和/或直角，並且提供這些附圖僅是用於說明在此討論的概念(構思)。此外，還應當理解的是，本公開的實施方式並不限於在此所述的具體製造步驟。
應當強調的是，本發明的上述實施方式僅是實施方式可能的實施例，僅為了清楚地理解本發明的原理而提出。
可以對本發明的上述一個或多個實施方式進行許多改變和變更，而不在實質上偏離本發明的精神和原理。所有這類變更和改變都旨在包括在此，在本公開和本發明的範圍內，並且被隨附的權利要求保護。
100‧‧‧匹配電容器對
103‧‧‧汲極
105‧‧‧源極
107、109‧‧‧閘極
200‧‧‧匹配電容器對
201‧‧‧鰭片結構
203‧‧‧半導體基底
300‧‧‧電阻器
301‧‧‧半導體基底
303‧‧‧硬遮罩層
305‧‧‧光阻層
401‧‧‧半導體鰭片結構
403、305‧‧‧溝槽
511、513‧‧‧隔離層
619‧‧‧導體層
621‧‧‧絕緣體層
731‧‧‧第一絕緣體結構
733‧‧‧第二絕緣體結構
741‧‧‧第一導體結構
743‧‧‧第二導體結構
801‧‧‧鰭片結構
803‧‧‧隔離層
807‧‧‧絕緣體結構
851、853‧‧‧導體結構
871、873‧‧‧橋結構
1001‧‧‧導體層
1003‧‧‧半導體鰭片結構
1005‧‧‧絕緣體層
1007‧‧‧隔離層
1009‧‧‧n-井
1011‧‧‧p-型半導體基底
1013‧‧‧硬遮罩層
1015‧‧‧光阻層
1017‧‧‧絕緣體層
1020‧‧‧導體層
C1、C2‧‧‧電容器
圖1是根據本公開的實施方式匹配電容器對的圖。
圖2是根據本公開的實施方式圖1中該對匹配電容器的可替代的說明。
圖3至圖7說明了根據本公開的實施方式製造如圖1至圖2中所示的匹配電容器對的方法。
圖8至圖9說明了根據本公開的實施方式具有另外的多個鰭片結構和/或閘極結構的匹配電容器對的可替代的說明。
圖10A至圖10B說明了根據本公開的實施方式的電阻器。
圖11至圖17說明了根據本公開的實施方式製造電阻器的方法。
100‧‧‧匹配電容器對
103‧‧‧汲極
105‧‧‧源極
107、109‧‧‧閘極
201‧‧‧鰭片結構
203‧‧‧半導體基底
C1、C2‧‧‧電容器
Claims (7)
- 一種形成至少一種電容器的方法，包括以下步驟：在半導體基底中形成鰭片結構，所述鰭片結構具有第一側面以及第二側面，所述第一側面以及所述第二側面相對於所述鰭片結構彼此相對；在所述矽基底中在所述第一側面附近形成第一溝槽並且在所述第二側面附近形成第二溝槽；在所述第一溝槽以及所述第二溝槽內形成隔離層；在所述第一側面附近形成第一絕緣體結構，並且在所述第二側面附近形成第二絕緣體結構；以及在所述第一絕緣體結構附近形成第一導體結構，並且在所述第二絕緣體結構附近形成第二導體結構。
- 如申請專利範圍第1項所述的方法，其中第一電荷保持在所述第一導體結構與所述鰭片結構之間，而第二電荷保持在所述第二導體結構與所述鰭片結構之間。
- 如申請專利範圍第1項所述的方法，進一步包括以下步驟：在所述半導體基底中形成第二鰭片結構，所述第二鰭片結構具有第三側面以及第四側面，所述第三側面和所述第四側面相對於所述第二鰭片結構彼此相對，所述第二鰭片結構還鄰近所述第一溝槽；以及在所述第三側面附近形成第三絕緣體結構。
- 如申請專利範圍第3項所述的方法，其中第三電荷保持在所述第一導體結構與所述第二鰭片結構之間。
- 如申請專利範圍第3項所述的方法，進一步包括在所述第二鰭片結構附近形成第三導體結構的步驟，所述第三導體結構機械地連接到所述第二導體結構上。
- 一種包括匹配電容器對的半導體裝置，包括：在半導體基底中的鰭片結構，所述鰭片結構具有第一側面和第二側面，所述第一側面和所述第二側面相對於所述鰭片結構彼此相對；在所述矽基底中在所述第一側面附近的第一溝槽以及在所述第二側面附近的第二溝槽；在所述第一溝槽以及所述第二溝槽內的隔離層；在所述第一側面附近的第一絕緣體結構以及在所述第二側面附近的第二絕緣體結構；以及在所述第一絕緣體結構附近的第一導體結構以及在所述第二絕緣體結構附近的第二導體結構。
- 如申請專利範圍第6項所述的半導體裝置，其中所述第一導體結構以及所述第二導體結構包括下面各項中至少一種：金屬、矽化物、以及多晶矽；以及所述第一絕緣體結構以及所述第二絕緣體結構包括下面各項中至少一種：高介電質材料以及氧化物絕緣體材料。
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