KR102191221B1 - 저항 소자 및 이를 포함하는 반도체 소자 - Google Patents
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Abstract
본 발명의 실시예에 따른 저항 소자는 기판, 상기 기판에 배치되어 일 방향으로 배열된 활성 영역들을 정의하는 소자 분리막, 상기 활성 영역들 상의 상기 기판으로부터 수직으로 돌출된 저항 패턴들이 상기 일 방향으로 연결되어 형성된 저항막, 및 상기 저항막 상에 배치되는 콘택 전극들을 포함한다.
Description
본 발명은 저항 소자 및 이를 포함하는 반도체 소자에 관한 것으로, 더욱 상세하게는 핀펫(FinFET) 공정으로 형성된 저항 소자 및 이를 포함하는 반도체 소자를 제공하는데 있다.
디지털 카메라, MP3 플레이어, 휴대폰 및 컴퓨터와 같은 대부분의 전자 장치에는 트랜지스터, 커패시터, 다이오드 및 저항소자(resistor) 등으로 구성되는 반도체 장치들이 사용된다. 단순하지만 전자 회로의 동작을 위해 매우 중요한 역할을 하는 저항 소자는 반도체 장치의 용도에 따라 다양한 크기의 저항값(resistance)을 가질 수 있다. 일반적으로 요구되는 저항 소자의 저항 크기를 충족시키기 위해 저항 소자의 길이를 증가시켜야 한다.
본 발명이 해결하고자 하는 과제는 일정한 저항값을 갖는 저항 소자 및 이를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 저항 소자는 기판, 상기 기판에 배치되어 일 방향으로 배열된 활성 영역들을 정의하는 소자 분리막, 상기 활성 영역들 상의 상기 기판으로부터 수직으로 돌출된 저항 패턴들이 상기 일 방향으로 연결되어 형성된 저항막, 및 상기 저항막 상에 배치되는 콘택 전극들을 포함한다.
상기 저항막의 하부면은 교대로 그리고 반복적으로 나열된 제 1 볼록부와 제 1 오목부를 포함할 수 있다.
상기 저항막의 상부면은 교대로 그리고 반복적으로 나열된 제 2 볼록부와 제 2 오목부를 포함하되, 상기 제 1 볼록부는 상기 제 2 오목부와 서로 마주보며, 제 1 오목부는 제 2 볼록부와 서로 마주볼 수 있다.
상기 제 1 볼록부는 상기 소자 분리막 상에 배치되고, 상기 제 1 오목부는 상기 기판 상에 배치될 수 있다.
상기 제 1 볼록부는 상기 소자 분리막과 이격되고, 상기 제 1 오목부는 상기 기판과 접촉될 수 있다.
상기 저항막의 측면은 돌출된 모서리를 가질 수 있다.
상기 저항막은 에피택시얼 성장 방법으로 상기 활성 영역들 상의 상기 기판으로부터 성장된 에피택시얼 막일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판에 배치되어 활성 영역들을 정의하는 소자 분리막, 상기 활성 영역들 상에 상기 기판으로부터 수직으로 돌출되고 일 방향으로 나열된 복수 개의 활성 핀들, 상기 활성 핀들을 가로지르는 도전 패턴들, 상기 기판의 상기 제 1 영역 상에 상기 도전 패턴들에 노출된 상기 활성 영역들 상의 상기 기판으로부터 돌출된 저항 패턴들이 상기 일 방향으로 연결되어 상기 활성 핀들을 가로지르는 저항막, 및 상기 저항막 상에 배치되는 콘택 전극들을 포함한다.
상기 저항막은 상기 도전 패턴들보다 상기 일 방향으로 더 길어, 상기 일 방향으로 마주보는 상기 저항막의 양단이 상기 도전 패턴들로부터 노출될 수 있다.
상기 저항막의 상기 양단은 상기 소자 분리막 상에 배치될 수 있다.
본 발명의 일 실시예에 따른 저항 소자는 일 방향으로 인접하는 저항 패턴들이 서로 연결되어 형성된 저항막을 포함한다. 저항막은 충분히 그리고 균일하게 형성된 저항 패턴들로 구성될 수 있다. 따라서, 저항막의 길이에 따라 일정한 저항값을 갖는 저항 소자를 형성할 수 있다.
본 발명의 일 실시예에 따른 저항 소자에서, 저항 패턴들은 트렌치에 노출된 기판으로부터 에피택시얼 성장 방법으로 성장되어 트렌치를 충분히 채우도록 형성될 수 있다. 따라서, 저항 패턴들으로 구성된 저항막에 접촉되는 콘택 전극들이 저항막과 안정적으로 접촉될 수 있다.
도 1은 본 발명의 실시예에 따른 저항 소자를 나타낸 사시도이다.
도 2는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자를 나타낸 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자를 나타낸 것으로 도 2의 Ⅰ-Ⅰ' Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선 방향으로 자른 단면도들이다.
도 4a 내지 도 12a는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 4b 내지 도 12b는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 4c 내지 도 12c는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 4d 내지 도 12d는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅲ-Ⅲ' 선 방향으로 자른 단면도들이다.
도 4e 내지 도 12e는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅳ-Ⅳ' 방향으로 자른 단면도들이다.
도 13은 본 발명의 실시예에 따른 저항 소자를 포함하는 전자 시스템의 블록도이다.
도 14는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자를 나타낸 평면도이다.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자를 나타낸 것으로 도 2의 Ⅰ-Ⅰ' Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선 방향으로 자른 단면도들이다.
도 4a 내지 도 12a는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 평면도들이다.
도 4b 내지 도 12b는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다.
도 4c 내지 도 12c는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다.
도 4d 내지 도 12d는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅲ-Ⅲ' 선 방향으로 자른 단면도들이다.
도 4e 내지 도 12e는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅳ-Ⅳ' 방향으로 자른 단면도들이다.
도 13은 본 발명의 실시예에 따른 저항 소자를 포함하는 전자 시스템의 블록도이다.
도 14는 전자 시스템이 모바일 폰에 적용되는 예를 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.도 1은 본 발명의 실시예에 따른 저항 소자를 나타낸 사시도이다. 도 2는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자를 나타낸 평면도이다. 도 3a 내지 도 3d는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자를 나타낸 것으로 도 2의 Ⅰ-Ⅰ' Ⅱ-Ⅱ', Ⅲ-Ⅲ' 및 Ⅳ-Ⅳ' 선 방향으로 자른 단면도들이다. 도 1, 도 2 및 도 3a 내지 도 3d를 참조하면, 기판(100)는 제 1 영역(10) 및 제 2 영역(20)을 포함할 수 있다. 기판(100)의 제 1 영역(10)에 저항 소자(140)가 배치될 수 있고, 제 2 영역(20)에 트랜지스터가 배치될 수 있다. 기판(100)에 활성 영역들(AR)을 정의하는 소자 분리막(104)이 배치된다. 활성 영역들(AR)에 활성 핀들(AF)이 배치된다. 활성 영역들(AR)은 제 1 방향으로 배열될 수 있다. 활성 핀들(AF)은 소자 분리막(104)의 상부면으로부터 돌출될 수 있다. 활성 핀들(AF)은 제 1 방향(X)으로 배열될 수 있다.
기판(100) 상에 제 1 절연 패턴들(110)이 배치될 수 있다. 제 1 절연 패턴들(110)은 활성 핀들(AF)의 표면과 소자 분리막(104)의 상부면을 컨포말하게 덮도록 형성될 수 있다. 제 1 절연 패턴들(110) 상에 도전 패턴들(130)이 배치될 수 있다. 도전 패턴들(130)은 제 1 절연 패턴들(110)을 덮을 수 있다. 도전 패턴들(130)은 활성 핀들(AF)을 가로지르며 제 1 방향(X)에 수직인 제 2 방향(Y)으로 배열될 수 있다. 도전 패턴들(130)은 하나 이상의 막들로 구성될 수 있다. 기판(100)의 제 2 영역(20)에 형성된 도전 패턴들(130)은 트랜지스터를 구성하는 게이트 전극들일 수 있다. 도전 패턴들(130)은 일함수 물질(예를 들어, TiN, TaN, AlN, WN, MoN), 고유전 물질(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2) 금속 물질(예를 들어, W, Al, Cu) 실리사이드 물질 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다.
도전 패턴들(130) 상에 제 2 절연 패턴들(132)이 배치된다. 제 2 절연 패턴들(132)은 도전 패턴들(130)을 덮을 수 있다. 제 2 절연 패턴들(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 도전 패턴들(130)의 측벽에 스페이서(114)가 배치될 수 있다. 스페이서(114)는 도전 패턴들(130)의 측벽 및 제 2 절연 패턴들(132)의 측벽을 덮을 수 있다.
도면의 간소화를 위하여 도 1에서의 저항막(120)은 일부분에만 도시하도록 한다. 기판(100)의 제 1 영역(10)에 저항 패턴들(118)이 배치될 수 있다. 저항막(120)은 인접하는 도전 패턴들(130) 사이에 배치되어 제 2 방향(Y)으로 배열되고 활성 핀들(AF)을 가로지를 수 있다. 저항막(120)은 저항 패턴들(118)을 포함할 수 있다. 상세하게, 도전 패턴들(130)에 노출된 활성 핀들(AF)의 일부분을 식각하여 제 2 트렌치들(116)을 형성할 수 있다. 제 2 트렌치들(116)에 노출된 기판(100)을 씨드로 이용하여 에피택시얼 성장 방법을 통해 제 2 트렌치들(116)에 기판(100)으로부터 성장된 저항 패턴들(118)을 형성할 수 있다. 제 1 방향(X)으로 인접하는 저항 패턴들(118)이 서로 접촉되어 저항막(120)이 형성될 수 있다. 따라서, 저항막(120)은 기판(100)으로부터 성장된 에피택시얼 막일 수 있다.
저항막(120)은 활성 영역들(AR)의 기판(100)의 상부면으로부터 돌출될 수 있다. 저항막(120)의 하부면(120a)은 제 1 볼록부들(CP1)과 제 1 볼록부들(CP1) 사이의 제 1 오목부(DP1)를 포함할 수 있다. 즉, 저항막(120)의 하부면(120a)은 교대로 그리고 반복적으로 나열된 제 1 볼록부(CP1)와 제 1 오목부(DP1)로 구성될 수 있다. 제 1 볼록부(CP1)는 소자 분리막(104)과 이격될 수 있다. 제 1 오목부(DP1)는 기판(100)의 상부면과 접촉될 수 있다. 저항막(120)의 상부면(120b)은 제 2 볼록부들(CP2)과 제 2 볼록부들(CP2) 사이의 제 2 오목부(DP2)를 포함할 수 있다. 즉, 저항막(120)의 상부면(120b)은 교대로 그리고 반복적으로 나열된 제 2 볼록부(CP2)와 제 2 오목부(DP2)로 구성될 수 있다. 제 1 볼록부(CP1)는 제 2 오목부(DP2)과 서로 마주볼 수 있고, 제 1 오목부(DP1)는 제 2 볼록부(CP2)와 서로 마주볼 수 있다.
저항막(120)의 하부면(120a)과 상부면(120b)을 잇는 저항막(120)의 측면(120c)은 소정의 각을 갖는 모서리를 포함할 수 있다. 서로 마주보는 모서리들은 서로 대칭되게 돌출될 수 있다. 이에 따라, 서로 마주보는 저항막(120)의 측면들(120c)은 서로 대칭될 수 있다.
저항막(120)은 도전 패턴들(130) 보다 제 1 방향(X)으로 더 길 수 있다. 이에 따라, 제 1 방향(X)으로 마주보는 저항막(120)의 양단이 도전 패턴들(130)로부터 노출될 수 있다. 그리고 저항막(120)의 양단은 소자 분리막(104) 상에 배치될 수 있다.
기판(100)의 제 2 영역(20)에 소오스/드레인 영역들(119)이 배치될 수 있다. 소오스/드레인 영역들(119)은 저항 패턴들(118)이 형성될 때 동시에 형성될 수 있다. 상세하게, 소오스/드레인 영역들(119)은 에피택시얼 성장 방법을 통해 기판(100)을 씨드로 이용하여 기판(100)으로부터 성장되어 형성될 수 있다. 제 1 방향(X)으로 인접하는 소오스/드레인 영역들(119)은 서로 이격될 수 있다.
기판(100) 상에 제 1 층간 절연막(126)이 배치될 수 있다. 제 1 층간 절연막(126)은 소자 분리막(104)과 저항막(120)을 덮을 수 있다. 제 1 층간 절연막(126)의 상부면은 제 2 절연 패턴(132)의 상부면과 동일한 레벨 상에 위치할 수 있다. 제 1 층간 절연막(126) 상에 제 2 층간 절연막(134)이 배치될 수 있다. 제 2 층간 절연막(134)은 제 2 절연 패턴들(132) 및 제 1 층간 절연막(126)을 덮을 수 있다.
기판(100) 상에 제 1 층간 절연막(126) 및 제 2 층간 절연막(134)을 관통하는 콘택 전극들(136)이 배치된다. 기판(100)의 제 1 영역(10) 상의 하나의 저항막(120)은 적어도 두 개의 콘택 전극들(136)과 접촉될 수 있다. 상세하게, 콘택 전극들(136)은 제 1 방향(X)으로 마주보는 저항막(120)의 끝 단들 상에 배치될 수 있다. 콘택 전극들(136) 중의 하나는 저항 패턴들(118) 중의 하나와 접촉될 수 있고, 콘택 전극들(136)의 다른 하나는 저항 패턴들(1138) 중의 다른 하나와 접촉될 수 있다. 제 1 방향(X)으로 마주보는 콘택 전극들(136)과 콘택 전극들(136)과 접촉하는 저항막(120)은 하나의 저항 소자(resistor; 140)일 수 있다. 전류는 저항막(120)을 통해 제 1 방향(X)으로 흐르며, 저항막(120)에 저항이 형성될 수 있다. 저항 소자(140)은 제 2 방향(Y)으로 배열될 수 있다. 기판(100)의 제 2 영역(20) 상의 하나의 소오스/드레인 영역(119)은 하나의 콘택 전극(136)과 접촉될 수 있다.
제 2 층간 절연막(134) 상에 배선 패턴(미도시)이 배치될 수 있다. 배선 패턴은 콘택 전극들(136)과 전기적으로 연결될 수 있다. 배선 패턴은 저항막(120)에 형성된 콘택 전극들(136)을 하나로 연결시킬 수 있다. 즉, 제 2 방향(Y)으로 배열된 저항 소자들(140)을 병렬로 연결시킬 수 있다.
저항 소자(140)의 저항값은 길이(L)와 폭(W)에 따라 달라질 수 있다. 길이(L)는 활성 핀들(AF)을 가로지르는 저항막(120)의 제 1 방향(X)의 길이일 수 있다. 길이(L)는 제 1 방향(X)으로 배열된 활성 핀들(AF)의 개수로 정의될 수 있다. 왜냐하면, 앞서 설명한 것과 같이 저항막(120)은 활성 핀들 (AF)의 일부분이 리세스되어 형성된 제 2 트렌치들(116)에 에피택시얼 성장으로 형성된 저항 패턴들(118)이 제 1 방향(X)으로 연결되어 형성된 것이기 때문이다. 이에 따라, 활성 핀들(AF)의 개수가 많을수록 저항막(120)의 길이(L)는 길어질 수 있다. 폭(W)은 저항막(120)의 제 2 방향(Y)의 길이일 수 있다. 폭(W)은 도전 패턴들(130) 간의 이격 거리로 정의될 수 있고, 이격 거리는 도전 패턴들(130) 의 개수에 따라 결정될 수 있다. 왜냐하면, 기판(100) 상에 도전 패턴들(130)을 많이 형성할수록 도전 패턴들(130) 사이의 이격 거리는 좁아지기 때문이다. 즉, 폭(W)은 제 2 방향(Y)으로 배열된 도전 패턴들(130) 사이의 이격 거리일 수 있다.
도 4a 내지 도 12a는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 평면도들이다. 도 4b 내지 도 12b는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅰ-Ⅰ'선 방향으로 자른 단면도들이다. 도 4c 내지 도 12c는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅱ-Ⅱ' 선 방향으로 자른 단면도들이다. 도 4d 내지 도 12d는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅲ-Ⅲ' 선 방향으로 자른 단면도들이다. 도 4e 내지 도 12e는 본 발명의 실시예에 따른 저항 소자를 포함하는 반도체 소자의 제조 방법을 나타낸 것으로, 도 4a 내지 도 12a의 Ⅳ-Ⅳ' 방향으로 자른 단면도들이다.
도 4a 내지 도 4e를 참조하면, 기판(100)은 제 1 영역(10) 및 제 2 영역(20)을 포함할 수 있다. 기판(100)에 소자 분리막(104)을 형성하여 활성 영역들(AR)을 정의한다. 소자 분리막(104)은 제 1 트렌치(102)에 산화물을 채우고 기판(100)의 상부면을 노출시키는 연마공정으로 산화물을 연마하여 형성될 수 있다.
활성 영역들(AR)의 상부를 노출시켜 활성 핀들(AF)을 형성한다. 상세하게, 식각 공정으로 소자 분리막(104)의 상부면을 리세스시켜, 소자 분리막(104)으로부터 활성 영역들(AR)의 상부를 노출시킬 수 있다. 이에 따라, 활성 영역들(AR)의 상부에 소자 분리막(104)으로부터 돌출된 활성 핀들(AF)을 형성할 수 있다. 활성 핀들(AF)은 제 1 방향(X)으로 배열될 수 있다.
도 5a 내지 도 5e를 참조하면, 기판(100) 상에 절연막(106) 및 희생막(108)을 차례로 형성한다. 상세하게, 절연막(106)은 기판(100)의 상부면 및 활성 핀들(AF) 상에 컨포말하게 형성될 수 있다. 절연막(106)은 산화막 및 고유전막 중 적어도 하나일 수 있다. 절연막(106)은 예를 들어, 실리콘 산화막, 하프늄 산화막, 하프늄 실리케이트막, 지르코늄 산화막 또는 지르코늄 실리케이트막일 수 있다.
희생막(108)은 절연막(106)에 대해 식각 선택성을 갖는 적어도 하나의 막을 포함할 수 있다. 희생막(108)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 6a 내지 도 6e를 참조하면, 절연막(106) 및 희생막(108)을 패터닝하여 기판(100) 상에 차례로 적층된 제 1 절연 패턴들(110) 및 희생 패턴들(112)을 형성할 수 있다. 희생 패턴들(112)은 활성 핀들(AF)을 가로지르며, 제 1 방향(X)에 수직인 제 2 방향(Y)으로 배열될 수 있다.
희생 패턴들(112)의 측벽에 스페이서(114)를 형성할 수 있다. 상세하게, 기판(100)의 상부면, 제 1 절연 패턴들(110) 및 희생 패턴들(112) 상에 절연막(미도시, 예를 들어, 실리콘 산화막)을 컨포말하게 형성할 수 있다. 그리고, 에치백 공정으로 기판(100)의 상부면이 노출되도록 절연막을 식각하여 스페이서(114)를 형성할 수 있다.
도 7a 내지 도 7e를 참조하면, 희생 패턴들(112) 및 스페이서(114)에 노출된 기판(100)을 식각하여 제 2 트렌치들(116)을 형성한다. 제 2 트렌치들(116)은 이방성 습식 공정 또는 이방성 건식 공정으로 기판(100)을 식각하여 형성될 수 있다. 희생 패턴들(112) 및 스페이서(114)에 노출된 기판(100)은 활성 핀들(AF)의 일부분일 수 있다. 희생 패턴들(112)에 노출된 소자 분리막(104)의 상부 일부분은 기판(100)이 식각될 때 같이 식각될 수 있다.
도 8a 내지 도 8e를 참조하면, 기판(100)의 제 1 영역(10)에 형성된 제 2 트렌치들(116)에 저항 패턴들(118)을 형성하고, 제 2 영역(20)에 형성된 제 2 트렌치들(116)에 소오스/드레인 영역들(119)을 형성한다. 제 2 트렌치들(116)의 내벽에 노출된 기판(100)은 저항 패턴들(118) 및 소오스/드레인 영역들(119)을 형성하기 위한 씨드로 사용될 수 있다. 에피택시얼 성장 방법으로 기판(100)으로부터 성장된 저항 패턴들(118) 및 소오스/드레인 영역들(119)을 형성할 수 있다. 제 2 트렌치들(116)의 내벽에 노출된 기판(100)은 서로 다른 결정면을 가질 수 있다. 예를 들어, 제 2 트렌치들(116)의 측벽에 노출된 기판(100)은 (110) 결정면을 가질 수 있고, 제 2 트렌치들(116)의 바닥면에 노출된 기판(100)은 (100) 결정면을 가질 수 있다. 서로 다른 결정면으로부터 성장된 저항 패턴들(118)은 다른 결정면을 갖는 측면을 가질 수 있다. 저항 패턴들(118)의 측면은 돌출된 모서리를 가질 수 있고, 모서리는 소정의 각을 가질 수 있다.
기판(100)의 제 1 영역(10) 상의 제 1 방향(X)으로 서로 인접하는 저항 패턴들(118)은 서로 접촉하여 저항막(120)을 구성할 수 있다. 상세하게, 저항막(120)은 활성 핀들(AF)을 가로지르고 제 1 방향(X)에 수직인 제 2 방향(Y)으로 배열될 수 있다. 저항막(120)은 활성 영역들(AR)의 기판(100)의 상부면으로부터 돌출될 수 있다. 저항막(120)의 하부면(120a)은 제 1 볼록부들(CP1)과 제 1 볼록부들(CP1) 사이의 제 1 오목부(DP1)를 포함할 수 있다. 즉, 저항막(120)의 하부면(120a)은 교대로 그리고 반복적으로 나열된 제 1 볼록부(CP1)와 제 1 오목부(DP1)로 구성될 수 있다. 제 1 볼록부(CP1)는 소자 분리막(104)과 이격될 수 있다. 제 1 오목부(DP1)는 기판(100)의 상부면과 접촉될 수 있다. 저항막(120)의 상부면(120b)은 제 2 볼록부들(CP2)과 제 2 볼록부들(CP2) 사이의 제 2 오목부(DP2)를 포함할 수 있다. 즉, 저항막(120)의 상부면(120b)은 교대로 그리고 반복적으로 나열된 제 2 볼록부(CP2)와 제 2 오목부(DP2)로 구성될 수 있다. 제 1 볼록부(CP1)는 제 2 오목부(DP2)과 서로 마주볼 수 있고, 제 1 오목부(DP1)는 제 2 볼록부(CP2)와 서로 마주볼 수 있다.
저항막(120)의 하부면(120a)과 상부면(120b)을 잇는 저항막(120)의 측면(120c)은 소정의 각을 갖는 모서리를 포함할 수 있다. 서로 마주보는 모서리들은 서로 대칭되게 돌출될 수 있다. 이에 따라, 서로 마주보는 저항막(120)의 측면들(120c)은 서로 대칭될 수 있다.
기판(100)의 제 2 영역(20) 상의 제 1 방향(X)으로 서로 인접하는 소오스/드레인 영역들(119)은 서로 이격될 수 있다.
기판 상에 다양한 반도체 소자들(예를 들어, 트랜지스터 및 저항 소자)이 동시에 형성될 수 있다. 저항 소자는 핀펫을 형성하는 공정을 통해 핀펫 소자와 동시에 형성될 수 있다. 저항 소자에서 저항이 형성되는 저항막은 핀펫의 소오스/드레인 영역을 형성하기 위해 에피택시얼 성장 방법으로 형성될 수 있다. 저항 소자는 저항막으로 사용되는 에피택시얼 막과 에피택시얼 막의 양 단에 접촉되는 전극들로 구성될 수 있다. 기존의 저항 소자는 게이트 전극들 사이에 위치하는 핀 영역에 트렌치를 형성하고, 트렌치에 노출된 실리콘 기판에 에피택시얼 성장 방법을 사용하여 저항막을 형성할 수 있다. 저항막의 길이는 게이트 전극들 간의 이격 거리에 의해 결정될 수 있다. 트랜지스터의 소오스/드레인 영역은 좁은 폭을 가져도 소자를 구동하는데 영향이 없다. 그러나, 트랜지스터의 소오스/드레인 영역과 달리, 저항 소자의 저항막은 길이가 길어야 한다. 이에 따라, 게이트 전극들 사이의 큰 이격 거리를 갖게 하여, 게이트 전극들 사이에 넓은 폭을 갖는 트렌치를 형성하였다. 그러나, 트렌치의 폭이 넓어질수록 트렌치의 측벽과 달리 트렌치의 바닥면에 노출된 기판으로부터 성장되는 에피택시얼 막이 소정의 높이까지 충분히 성장되지 않을 수 있다. 따라서, 상부면이 오목한 형상을 갖는 에피택시얼 막이 형성될 수 있다. 다시 말해서, 불균일한 저항막이 형성되어 저항막의 길이에 따라 일정한 저항값을 갖는 저항 소자를 형성할 수 없다. 더불어, 저항막이 불균일한 높이를 가짐으로써 저항막 표면에 접촉되는 전극들이 저항막과 제대로 접촉되지 않아, 접촉 불량이 발생될 수 있다.
본 발명의 일 실시예에 따르면, 저항 소자(140)를 형성하기 위한 희생 패턴들(112)은 희생 패턴들(112) 간의 이격 거리가 핀펫의 게이트 전극들 간의 이격 거리(즉, 소오스/드레인 영역들의 폭)와 같도록 형성될 수 있다. 희생 패턴들(112)에 노출된 활성 핀들(AF)의 일부분을 리세스하여 형성된 제 2 트렌치들(116)에 노출된 기판(100)을 씨드막으로 사용하여, 제 2 트렌치들(116) 내에 저항 패턴들(118)을 형성할 수 있다. 제 2 트렌치들(116)의 폭은 좁기 때문에 제 2 트렌치들(116) 내에 형성된 저항 패턴들(118)은 씨드막으로 사용된 기판(100)으로부터 소정의 높이까지 충분히 성장되어 형성될 수 있다. 활성 핀들(AF)에 형성된 제 1 방향(X)으로 마주보는 저항 패턴들(118)은 서로 연결되어 하나의 저항막(120)을 형성할 수 있다. 저항막(120)은 충분히 그리고 균일하게 형성된 저항 패턴들(118)로 구성되기 때문에 저항막(120)의 길이에 따라 일정한 저항값을 갖는 저항 소자(140)를 형성할 수 있다. 동시에, 저항 패턴들(118)은 제 2 트렌치들(116)의 바닥면 및 측벽들에 노출된 기판(100)으로부터 제 2 트렌치들(116)를 충분히 채우도록 형성되어 상부면이 볼록한 형상을 가질 수 있다. 따라서, 저항 패턴들(118)으로 구성된 저항막(120)에 접촉되는 콘택 전극들(136)이 저항막(120)과 안정적으로 접촉될 수 있다.
도 9a 내지 도 9e를 참조하면, 저항막(120)이 형성된 기판(100) 상에 제 1 층간 절연막(126)을 형성하다. 제 1 층간 절연막(126)은 소자 분리막(104)과 저항막(120)을 덮도록 형성될 수 있다. 제 1 층간 절연막(126)은 저항막(120)의 하부면(120a)과 소자 분리막(104)의 상부면의 사이를 채울 수 있다. 제 1 층간 절연막(126)은 희생 패턴들(112)의 상부면이 노출되게 형성될 수 있다. 제 1 층간 절연막(126)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막일 수 있다.
도 10a 내지 도 10e를 참조하면, 희생 패턴들(112)을 선택적으로 제거하여 갭 영역들(128)을 형성한다. 갭 영역들(128)에 제 1 절연 패턴들(110) 및 스페이서(114)가 노출될 수 있다. 희생 패턴들(112)은 제 1 절연 패턴들(110)과 스페이서(114)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 선택적으로 제거될 수 있다.
도 11a 내지 도 11e를 참조하면, 갭 영역들(128)에 도전 패턴들(130)을 형성한다. 상세하게, 기판(100) 상에 갭 영역들(128)을 채우고 제 1 층간 절연막(126)의 상부면을 덮는 도전막(미도시)를 형성한다. 그리고, 제 1 층간 절연막(126)의 상부면이 노출될 때까지 연마 공정으로 도전막을 연마하여 도전 패턴들(130)을 형성할 수 있다. 도전 패턴들(130)은 하나 이상의 막들로 구성될 수 있다. 기판(100)의 제 2 영역(20)에 형성된 도전 패턴들(130)은 트랜지스터를 구성하는 게이트 전극들일 수 있다. 도전 패턴들(130)은 일함수 물질(예를 들어, TiN, TaN, AlN, WN, MoN), 고유전 물질(예를 들어, HfO2, HfSiO, HfSiON, HfON, HfAlO, HfLaO, TaO2) 금속 물질(예를 들어, W, Al, Cu) 실리사이드 물질 및 반도체 물질(예를 들어, Si) 중 적어도 하나를 포함할 수 있다.
도 12a 내지 도 12e를 참조하면, 도전 패턴들(130)의 상부 일부분을 식각하여 도전 패턴들(130)의 상부면을 리세스한다. 따라서, 갭 영역들(128)의 상부가 노출될 수 있다. 노출된 갭 영역들(128)의 상부를 제 2 절연 패턴들(132)으로 채울 수 있다. 제 2 절연 패턴들(132)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
다시 도 2 및 도 3a 내지 도 3d를 참조하면, 제 1 층간 절연막(126) 상에 도전 패턴들(130)을 덮는 제 2 층간 절연막(134)를 형성한다.
기판(100) 상에 제 1 층간 절연막(126) 및 제 2 층간 절연막(134)을 관통하는 콘택 전극들(136)을 형성한다. 기판(100)의 제 1 영역(10) 상에 형성된 콘택 전극들(136)은 제 1 층간 절연막(126) 및 제 2 층간 절연막(134)을 관통하여 저항막(120)의 일부분이 노출된 관통홀(미도시)을 형성하고, 관통홀에 도전물질을 채워 형성될 수 있다. 하나의 저항막(120)은 적어도 두 개의 콘택 전극들(136)과 접촉될 수 있다. 상세하게, 하나의 콘택 전극(136)은 저항막(120)의 일 측과 전기적으로 접촉될 수 있고, 다른 하나의 콘택 전극(136)은 저항막(120)의 타 측과 전기적으로 접촉될 수 있다. 콘택 전극(136)은 금속 물질(예를 들어, 텅스텐(W), 구리(Cu)), 실리사이드 물질 또는 폴리 실리콘일 수 있다. 제 1 방향(X)으로 마주보는 콘택 전극들(136)과 콘택 전극들(136)과 접촉하는 저항막(120)은 하나의 저항 소자(resistor; 140)일 수 있다. 저항 소자(140)는 저항막(120)을 통해 제 1 방향(X)으로 전류가 흐를 수 있다.
기판(100)의 제 2 영역(20) 상에 형성된 콘택 전극들(136)은 제 1 층간 절연막(126) 및 제 2 층간 절연막(134)을 관통하여 소오스/드레인 영역들(119)이 노출된 관통홀(미도시)을 형성하고, 관통홀에 도전물질을 채워 형성될 수 있다. 하나의 소오스/드레인 영역(119)은 하나의 콘택 전극(136)과 접촉될 수 있다.
제 2 층간 절연막(134) 상에 배선 패턴(미도시)을 형성한다. 기판(100)의 제 1 영역(10) 상에 형성된 배선 패턴은 제 2 방향(Y)으로 나열된 저항 소자들(140)에 형성된 콘택 전극들(136)과 하나로 연결시킬 수 있다. 기판(100)의 제 2 영역(20) 상에 형성된 배선 패턴은 소오스/드레인 영역들(119)과 연결될 수 있다.
도 13은 본 발명의 실시예에 따른 저항 소자를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110, controller), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 저항 소자는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
전자 시스템(1100)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다.
도 14는 전자 시스템(도 13의 1100)이 모바일 폰(1200)에 적용되는 예를 도시한다. 그 밖에, 전자 시스템(도 13의 1100)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전 제품(Household appliances)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
104: 소자 분리막
110: 제 1 절연 패턴들
116: 제 2 트렌치들
118: 저항 패턴들
119: 소오스 드레인 영역들
120: 저항막
130: 도전 패턴들
136: 콘택 전극들
104: 소자 분리막
110: 제 1 절연 패턴들
116: 제 2 트렌치들
118: 저항 패턴들
119: 소오스 드레인 영역들
120: 저항막
130: 도전 패턴들
136: 콘택 전극들
Claims (10)
- 기판;
상기 기판에 배치되어 제 1 방향으로 배열된 활성 영역들을 정의하는 소자 분리막;
상기 활성 영역들 상의 상기 기판으로부터 수직으로 돌출된 전기 저항 패턴들이 상기 제 1 방향으로 연결되어 형성된 전기 저항막;
상기 활성 영역들 상에 상기 기판으로부터 수직으로 돌출되고 상기 제 1 방향으로 나열된 복수 개의 활성 핀들; 및
상기 전기 저항막 상에 직접 접촉하는 콘택 전극들을 포함하되,
상기 활성 핀들의 각각은 상기 제 1 방향에 수직한 제 2 방향으로 배열된 복수 개의 리세스 영역들을 포함하고,
상기 전기 저항 패턴들 각각은 상기 리세스 영역들 각각을 덮는 저항 소자. - 제 1 항에 있어서,
상기 전기 저항막의 하부면은 교대로 그리고 반복적으로 나열된 제 1 볼록부와 제 1 오목부를 포함하는 저항 소자. - 제 2 항에 있어서,
상기 전기 저항막의 상부면은 교대로 그리고 반복적으로 나열된 제 2 볼록부와 제 2 오목부를 포함하되,
상기 제 1 볼록부는 상기 제 2 오목부와 서로 마주보며, 상기 제 1 오목부는 상기 제 2 볼록부와 서로 마주보는 저항 소자. - 제 2 항에 있어서,
상기 제 1 볼록부는 상기 소자 분리막 상에 배치되고, 상기 제 1 오목부는 상기 기판 상에 배치되는 저항 소자. - 제 4 항에 있어서,
상기 제 1 볼록부는 상기 소자 분리막과 이격되고, 상기 제 1 오목부는 상기 기판과 접촉되는 저항 소자. - 제 1 항에 있어서,
상기 전기 저항막의 측면은 돌출된 모서리를 갖는 저항 소자. - 제 1 항에 있어서,
상기 전기 저항막은 에피택시얼 성장 방법으로 상기 활성 영역들 상의 상기 기판으로부터 성장된 에피택시얼 막인 저항 소자. - 제 1 영역 및 제 2 영역을 포함하는 기판;
상기 기판에 배치되어 활성 영역들을 정의하는 소자 분리막;
상기 활성 영역들 상에 상기 기판으로부터 수직으로 돌출되고 제 1 방향으로 나열된 복수 개의 활성 핀들;
상기 활성 핀들을 가로지르는 도전 패턴들;
상기 기판의 상기 제 1 영역 상에 상기 도전 패턴들에 노출된 상기 활성 영역들 상의 상기 기판으로부터 돌출된 전기 저항 패턴들이 상기 제 1 방향으로 연결되어 상기 활성 핀들을 가로지르는 전기 저항막; 및
상기 전기 저항막 상에 직접 접촉하는 콘택 전극들을 포함하되,
상기 활성 핀들의 각각은 상기 제 1 방향에 수직한 제 2 방향으로 배열된 복수 개의 리세스 영역들을 포함하는 반도체 소자. - 제 8 항에 있어서,
상기 전기 저항막은 상기 도전 패턴들보다 상기 제 1 방향으로 더 길어, 상기 제 1 방향으로 마주보는 상기 전기 저항막의 양단이 상기 도전 패턴들로부터 노출된 반도체 소자. - 제 9 항에 있어서,
상기 전기 저항막의 상기 양단은 상기 소자 분리막 상에 배치되는 반도체 소자.
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Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120261726A1 (en) | 2011-04-14 | 2012-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Divot engineering for enhanced device performance |
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|---|---|---|---|---|
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| US7227183B2 (en) * | 2004-09-17 | 2007-06-05 | International Business Machines Corporation | Polysilicon conductor width measurement for 3-dimensional FETs |
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| US8153493B2 (en) * | 2008-08-28 | 2012-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET process compatible native transistor |
| KR20120048903A (ko) * | 2010-11-08 | 2012-05-16 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| US9385050B2 (en) | 2011-01-06 | 2016-07-05 | Globalfoundries Inc. | Structure and method to fabricate resistor on finFET processes |
| US8969999B2 (en) * | 2011-10-27 | 2015-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin-like field effect transistor (FinFET) based, metal-semiconductor alloy fuse device and method of manufacturing same |
| US9293584B2 (en) | 2011-11-02 | 2016-03-22 | Broadcom Corporation | FinFET devices |
| US8963257B2 (en) * | 2011-11-10 | 2015-02-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field effect transistors and methods for fabricating the same |
| US8742457B2 (en) * | 2011-12-16 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Anti-fuses on semiconductor fins |
| US8609499B2 (en) * | 2012-01-09 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs and the methods for forming the same |
| KR101894221B1 (ko) * | 2012-03-21 | 2018-10-04 | 삼성전자주식회사 | 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 |
| US8816436B2 (en) | 2012-05-16 | 2014-08-26 | International Business Machines Corporation | Method and structure for forming fin resistors |
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| US9349837B2 (en) * | 2012-11-09 | 2016-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Recessing STI to increase Fin height in Fin-first process |
-
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-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120261726A1 (en) | 2011-04-14 | 2012-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Divot engineering for enhanced device performance |
| US20130270559A1 (en) | 2011-10-18 | 2013-10-17 | Walid M. Hafez | Antifuse element utilizing non-planar topology |
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