KR20130036947A - 반도체 소자 및 그 형성 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 제 1 게이트의 단부에 구비되며 제 1 게이트보다 큰 폭을 갖는 제 1 리세스 탭(recess tap)과, 상기 제 1 게이트와 이웃하며 상기 제 1 게이트보다 연장된 제 2 게이트의 단부에 구비되고 상기 제 1 리세스 탭과 동일한 폭을 갖는 제 2 리세스 탭과, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭의 저부 표면에 구비된 버퍼층과, 상기 버퍼층 상부에 구비되는 금속기둥 및 금속 콘택플러그와, 상기 금속 콘택플러그 상부에 구비되는 금속배선을 포함하여, 첫째, 금속 콘택플러그와 매립형 게이트의 콘택저항을 감소시키고, 셀의 워드라인 전압이 일정하게 유지될 수 있으며, 워드라인 전압의 RC 지연현상 개선으로 센싱 마진을 개선할 수 있어 반도체 소자의 수율이 개선된다.
Description
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 금속 콘택플러그를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
반도체 소자의 종류 중에서 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
매립형 게이트는 셀 매트(cell mat)의 가장자리 부분에서 금속 콘택플러그와 연결되는데 금속 콘택플러그와 매립형 게이트와 연결되다 보니 금속 콘택플러그의 높이가 증가하고 금속 콘택홀의 깊이도 증가하는 문제가 발생하였다.
도 1의 (ⅰ)은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 1의 (ⅱ)는 도 1의 (ⅰ)을 A-A'로 자른 반도체 소자를 나타낸 단면도이다.
도 1의 (ⅰ)에 도시된 바와 같이, 종래 기술에 따른 반도체 소자는 반도체 기판(10) 내에 매립된 게이트 전극(12)과, 게이트 전극(12)과 수직하여 배열되는 비트라인(15)을 포함하고 셀 매트의 가장자리에 해당되는 영역에 구비되는 게이트 전극(12)과 게이트 전극(12)의 연장선 상으로 연결되는 금속배선(20)을 포함한다. 보다 자세하게는 도 1의 (ⅱ)를 참조하여 설명한다.
도 1의 (ⅱ)에 도시된 바와 같이, 반도체 기판(10) 내에 매립된 게이트 전극(12)과, 게이트 전극(12) 상부 및 반도체 기판(10) 상부에 구비되는 실링절연막(14)과, 실링절연막(14) 상부에 구비되는 층간절연막(16)을 형성한다. 이어서, 게이트 전극(12)이 노출되도록 층간절연막(16) 및 실링절연막(14)을 식각하여 콘택홀을 형성한 후 콘택홀에 도전층을 매립하여 금속 콘택플러그(18)를 형성한다. 이어서, 금속 콘택플러그(18) 상부에 금속배선(20)을 형성한다.
그런데, 반도체 소자의 고집적화로 인하여 금속 콘택플러그(18)는 게이트 전극(12)과 접촉 면적이 크게 감소하거나 그 분포가 증가하여 워드라인의 전압 레벨이 낮아지거나 RC 지연(delay)현상이 유발된다. 이러한 이유로 반도체 소자의 특성이 저하되는 문제가 발생한다.
본 발명은 셀 매트 가장자리 영역에서 금속 콘택플러그가 매립형 게이트와 연결되기 위하여 금속 콘택플러그의 깊이가 증가하여 접촉 면적이 감소되어 반도체 소자의 특성을 저하시키는 문제를 해결하고자 한다.
본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 제 1 게이트의 단부에 구비되며 제 1 게이트보다 큰 폭을 갖는 제 1 리세스 탭(recess tap)과, 상기 제 1 게이트와 이웃하며 상기 제 1 게이트보다 연장된 제 2 게이트의 단부에 구비되고 상기 제 1 리세스 탭과 동일한 폭을 갖는 제 2 리세스 탭과, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭의 저부 표면에 구비된 버퍼층과, 상기 버퍼층 상부에 구비되는 금속기둥 및 금속 콘택플러그와, 상기 금속 콘택플러그 상부에 구비되는 금속배선을 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭은 사선 방향으로 어긋나 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 탭의 양측에는 상기 제 2 게이트가 구비되는 것을 특징으로 한다.
그리고, 상기 제 2 리세스 탭의 양측에는 상기 금속배선이 구비되는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭은 상기 제 1 게이트 또는 상기 제 2 게이트의 폭보다 큰 것을 특징으로 한다.
그리고, 상기 금속 콘택플러그는 상기 금속배선의 폭보다 큰 것을 특징으로 한다.
그리고, 상기 제 1 게이트, 상기 제 2 게이트 및 상기 반도체 기판 상부에 구비되고, 상기 금속기둥의 양측으로 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭을 매립하는 실링절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 실링절연막 상부에 구비되고 상기 금속 콘택플러그 사이를 매립하는 층간절연막을 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 게이트 및 상기 제 2 게이트와 수직하며 반도체 기판 상에 구비되는 비트라인을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은 반도체 기판을 식각하여 라인 타입의 제 1 리세스의 단부와 연결되는 제 1 리세스 탭을 형성하고, 상기 제 1 리세스와 이웃하며 상기 제 1 리세스보다 연장되는 제 2 리세스의 단부와 연결되는 제 2 리세스 탭을 형성하는 단계와, 상기 제 1 리세스, 상기 제 1 리세스 탭, 상기 제 2 리세스 및 상기 제 2 리세스 탭의 저부에 게이트 전극을 형성하는 단계와, 상기 제 1 리세스 탭의 측벽, 상기 제 2 리세스 탭의 측벽 및 상기 게이트 전극 상부에 실링 절연막을 형성하는 단계와, 상기 실링 절연막에 의해 노출된 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭에 형성된 상기 게이트 전극을 제거하는 단계와, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭의 저부표면에 버퍼층을 형성하는 단계와, 상기 버퍼층 상부에 금속기둥 및 금속 콘택플러그를 형성하는 단계와, 상기 금속 콘택플러그 상부에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 전극을 제거하는 단계는 클리닝 공정을 수행하는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭에 형성된 상기 게이트 전극을 제거하는 단계는 상기 제 1 리세스 및 상기 제 2 리세스에 형성된 게이트 전극이 제거되지 않는 것을 특징으로 한다.
그리고, 상기 버퍼층을 형성하는 단계와 동시에 상기 반도체 기판 상부에 비트라인을 형성하는 단계가 수행되는 것을 특징으로 한다.
그리고, 상기 버퍼층을 형성하는 단계는 상기 제 1 리세스 탭 저부 및 상기 제 2 리세스 탭 저부, 상기 실링 절연막 측벽 및 상부에 폴리실리콘층을 형성하는 단계와, 상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 폴리실리콘층을 식각하는 단계에서 상기 실링 절연막의 상부가 일부 식각되는 것을 특징으로 한다.
그리고, 상기 금속기둥 및 상기 금속 콘택플러그를 형성하는 단계는 상기 버퍼층 상부에 상기 실링 절연막 사이가 매립되도록 도전층을 형성하는 단계와, 상기 도전층 및 상기 실링 절연막에 평탄화 식각하여 상기 금속기둥을 형성하는 단계와, 상기 금속기둥 및 상기 실링 절연막 상부에 층간절연막을 형성하는 단계와, 상기 금속기둥이 노출되도록 상기 층간절연막을 식각하여 금속 콘택홀을 형성하는 단계와, 상기 금속 콘택홀에 도전물질을 매립하여 상기 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 금속기둥은 상기 제 1 리세스 탭 또는 상기 제 2 리세스 탭의 높이보다 두껍게 형성되는 것을 특징으로 한다.
그리고, 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭은 사선으로 어긋나며 형성되는 것을 특징으로 한다.
본 발명은 다음의 효과를 제공한다.
첫째, 금속 콘택플러그와 매립형 게이트의 콘택저항을 감소시킨다.
둘째, 셀의 워드라인 전압이 일정하게 유지될 수 있다.
셋째, 워드라인 전압의 RC 지연현상 개선으로 센싱 마진을 개선할 수 있다.
넷째, 반도체 소자의 수율이 개선된다.
도 1의 (ⅰ)은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 1의 (ⅱ)는 도 1의 (ⅰ)을 A-A'로 자른 반도체 소자를 나타낸 단면도.
도 2의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 2의 (ⅱ)는 도 2의 (ⅰ)을 B-B'로 자른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3g은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
도 2의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 2의 (ⅱ)는 도 2의 (ⅰ)을 B-B'로 자른 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3g은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2의 (ⅰ)은 본 발명에 따른 반도체 소자를 나타낸 평면도이고, 도 2의 (ⅱ)는 도 2의 (ⅰ)을 B-B'로 자른 반도체 소자를 나타낸 단면도이다.
도 2의 (ⅰ)에 도시된 바와 같이, 본 발명에 따른 반도체 소자는 반도체 기판 내에 구비된 리세스에 매립된 게이트 전극(102a)의 단부에 구비되며 게이트전극(102a)보다 큰 폭을 갖는 리세스 탭(recess tap, R1)과, 게이트 전극(102a)와 이웃하며 게이트 전극(102a)보다 연장된 게이트 전극(102b)의 단부에 구비되고 리세스 탭(R1)과 동일한 폭을 갖는 리세스 탭(R3)을 포함한다. 이때, 리세스 탭(R1, R3)은 섬타입을 포함하는 것이 바람직하고 리세스(R2)는 라인타입을 포함하는 것이 바람직하다. 리세스 탭(R1)과 리세스 탭(R3)은 사선방향으로 어긋나 구비되는 것이 바람직하다.
또한, 게이트 전극(102a) 및 게이트 전극(102b)과 수직하며 반도체 기판(100) 상부에 구비되는 비트라인(107)을 더 포함하며, 리세스 탭(R1)에 구비되는 금속기둥(108a)과, 리세스 탭(R3)에 구비되는 금속기둥(108b)를 더 포함한다. 이때, 리세스 탭(R1, R3)은 리세스(R2)의 폭의 두배 이상 큰 것이 바람직하다.
여기서 금속기둥(108a)과 금속기둥(108b)은 리세스 탭(R1, R3)과 마찬가지로 동일선상에 구비되지 않는다. 따라서, 금속기둥(108a)을 자른 단면도에는 금속기둥(108b)은 나타나지 않으며, 이로 인해 금속기둥(108a) 또는 금속기둥(108b)과 연결되는 금속 콘택플러그(112aa) 또는 금속 콘택플러그(112ab)은 큰 폭으로 형성할 수 있다. 따라서, 금속기둥과 금속 콘택플러그와의 접촉저항을 감소시킬 수 있다. 금속기둥(108a)을 자른 단면도에 따른 자세한 설명은 도 2의 (ⅱ)를 참조한다.
도 2의 (ⅱ)에 도시된 바와 같이, 반도체 기판(100) 내 구비된 리세스 탭(R1) 및 리세스 탭(R1) 보다 작은 폭을 갖는 리세스(R2)와, 리세스 탭(R1)의 저부표면에 형성된 버퍼층(106a), 리세스(R2)의 저부에 매립된 게이트 전극(102)과, 게이트 전극(102) 및 버퍼층(106a) 상부에 구비되며 리세스 탭(R1)의 측벽 상부 및 반도체 기판(100) 상부에 구비되는 실링절연막(104)과, 버퍼층(106a) 상부에 구비되고 실링절연막(104) 사이를 매립하는 금속기둥(108a)과, 금속기둥(108a) 상부에 연결되는 금속 콘택플러그(112aa)와, 금속 콘택플러그(112aa) 상부에 구비되는 금속배선(114)을 포함한다. 그리고, 금속 콘택플러그(112aa)의 측벽에 구비되는 층간절연막(110)을 더 포함하는 것이 바람직하다.
여기서 도시되지는 않았지만 리세스 탭(R1)의 저부 표면에도 구비된 버퍼층이 형성되고, 버퍼층 상부에 금속기둥, 금속 콘택플러그 및 금속배선이 형성되는 것으로 이해되는 것이 바람직하다. 금속기둥(108a)을 자른 단면에는 상술한 바와 같이 금속기둥(108b)은 도시되지 않으며 이에 따라 금속기둥(108b)과 연결되는 금속 콘택플러그(112ab)도 도시되지 않는다. 즉, 금속기둥(108a)을 자른 단면에서 금속기둥(108a)과 이웃하는 양측에는 금속기둥이 구비되지 않기 때문에 금속기둥(108a)의 폭을 크게 형성할 수 있다. 또한, 폭을 크게 확장할 수 있는 금속기둥(108a)과 연결되는 금속 콘택플러그(112aa)의 폭 역시 용이하게 크게 형성할 수 있고 이에 따라 금속 콘택플러그와 금속기둥과의 접촉저항을 감소시킬 수 있다. 금속 콘택플러그(112aa)은 금속배선(114)의 폭보다 큰 것이 바람직하다.
상술한 바와 같이, 본 발명에 따른 반도체 소자는 매립형 게이트의 단부와 연결되는 금속 콘택플러그를 사선 방향으로 어긋나도록 배열함으로써 금속 콘택플러그의 폭을 확장시켜 접촉 저항을 감소시킬 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 소자의 형성 방법은 다음과 같다. 도 3a 내지 도 3g은 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 단면도이다. 참고로, 도 3a 내지 도 3g의 단면도는 도 2의 (ⅰ)에서 B-B'를 자른 단면도를 나타낸다. 따라서, 도 3a의 리세스 탭(R1)은 반도체 기판을 식각하여 라인 타입리세스의 단부와 연결되며 형성되는 것으로 이해되는 것이 바람직하다. 도시되지는 않았지만, 리세스 탭(R3)은 상술한 라인 타입의 리세스와 이웃하며 라인 타입의 리세스보다 연장되는 리세스의 단부와 연결되며 형성되는 것으로 이해되는 것이 바람직하다.
도 3a에 도시된 바와 같이, 반도체 기판(100)을 소정두께 식각하여 리세스 탭(R1) 및 리세스(R2)를 형성한 후 금속물질을 형성한 후 에치백 공정을 수행하여 리세스 탭(R1) 및 리세스(R2) 내부에 게이트 전극(102)을 형성한다. 여기서, 리세스 탭(R1)의 폭은 리세스(R2)의 폭보다 큰 것이 바람직하다.
이어서, 게이트 전극(102) 상부에 실링절연막(104)을 형성한다. 여기서, 실링절연막(104)은 리세스 탭(R1)에 매립된 게이트 전극(102) 상부에 채워지지 않아 게이트 전극(102)의 상부가 노출되도록 리세스 탭(R1)의 측벽에만 형성되며, 리세스(R2)는 리세스 탭(R1)보다 작은 폭을 갖기 때문에 게이트 전극(102) 상부에 모두 채워지게 된다. 여기서, 실링절연막(104)은 질화막을 포함하는 것이 바람직하다.
도 3b에 도시된 바와 같이, 클리닝 공정을 수행하여 게이트 전극(102)을 제거하여 리세스 탭(R1)의 저부를 노출시킨다. 클리닝 공정은 실링절연막(104) 형성 시 실링절연막(104)에 의해 노출된 리세스 탭(R1)에 매립된 게이트 전극(102)의 상부에만 수행되기 때문에 리세스 탭(R1)에 매립된 게이트 전극(102)만이 제거된다. 이때, 실링절연막(104)에 의해 노출되지 않은 리세스(R2)에 매립된 게이트 전극(102)은 제거되지 않는 것이 바람직하다.
도 3c에 도시된 바와 같이, 리세스 탭(R1)이 매립되도록 폴리실리콘(106)을 형성한다. 여기서, 폴리실리콘(106)은 도 2의 (ⅰ)의 비트라인(107)을 형성하는 과정에서 형성되는 것이 바람직하다.
도 3d에 도시된 바와 같이, 폴리실리콘(106)에 식각공정을 수행하여 리세스 탭(R1)의 저부표면에 버퍼층(106a)을 형성한다. 폴리실리콘(106)의 식각공정에 의해 실링절연막(104)의 상부 및 측벽에 형성된 폴리실리콘(106)은 제거되며, 리세스 탭(R1)의 측벽에 형성된 실링절연막(104) 하부에 폴리실리콘(106)은 제거되지 않고 남아있게 되어 리세스 탭(R1)의 저부표면에 버퍼층(106a)이 형성된다. 이때, 실링절연막(104) 상부에 형성된 폴리실리콘(106)을 제거하는 과정에서 실링절연막(104)의 상부도 일부 제거되는 것이 바람직하다.
도 3e에 도시된 바와 같이, 버퍼층(106a) 상부에 금속기둥(108a)을 형성한다. 여기서, 금속기둥(108a)은 텅스텐을 포함하는 것이 바람직하고, 리세스 탭(R1) 또는 리세스(R2)의 높이보다 두껍게 형성되는 것이 바람직하다. 따라서, 리세스 탭(R1)의 측벽에 형성된 실링절연막(104)의 사이 영역을 매립하는 것이 바람직하다.
도 3f에 도시된 바와 같이, 실링절연막(104) 및 금속기둥(108a) 상부에 층간절연막(110)을 형성한다. 여기서, 층간절연막(110)은 질화막을 포함하는 것이 바람직하다.
도 3g에 도시된 바와 같이, 금속기둥(108a)이 노출되도록 층간절연막(110) 및 실링절연막(104)을 식각하여 금속 콘택홀을 형성한다. 이어서, 금속 콘택홀이 매립되도록 도전물질을 형성하여 금속 콘택플러그(112a)를 형성한다. 이어서, 금속 콘택플러그(112a) 상부에 금속배선(114)을 형성한다. 여기서, 금속 콘택플러그(112a)는 리세스 탭(R1) 상에 형성되고 리세스 탭(R1)보다 두껍게 형성된 금속기둥(108a)과 연결되기 때문에 종래의 금속 콘택플러그(도 1의 '18')의 높이보다 낮게 형성된다. 또한, 금속기둥(108a)의 양측으로 이웃하는 게이트 전극(102)은 금속 콘택플러그와 연결되지 않기 때문에 금속기둥(108a)과 연결되는 금속 콘택플러그(114)의 폭을 크게 형성할 수 있다. 따라서, 금속 콘택플러그(114)와 금속기둥(108a)의 콘택저항은 감소될 수 있다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 게이트 전극의 단부에 리세스 탭을 형성하고, 리세스 탭의 상부에 금속기둥을 형성한 후 금속기둥 상부에 금속 콘택플러그를 형성함으로써 금속 콘택플러그의 폭을 확장하여 형성 가능하여 접촉저항을 감소시킬 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (18)
- 반도체 기판 내에 매립된 제 1 게이트의 단부에 구비되며 제 1 게이트보다 큰 폭을 갖는 제 1 리세스 탭(recess tap);
상기 제 1 게이트와 이웃하며 상기 제 1 게이트보다 연장된 제 2 게이트의 단부에 구비되고 상기 제 1 리세스 탭과 동일한 폭을 갖는 제 2 리세스 탭;
상기 제 1 리세스 탭 및 상기 제 2 리세스 탭의 저부 표면에 구비된 버퍼층;
상기 버퍼층 상부에 구비되는 금속기둥 및 금속 콘택플러그; 및
상기 금속 콘택플러그 상부에 구비되는 금속배선을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 리세스 탭 및 상기 제 2 리세스 탭은 사선 방향으로 어긋나 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 리세스 탭의 양측에는 상기 제 2 게이트가 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 2 리세스 탭의 양측에는 상기 금속배선이 구비되는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 리세스 탭 및 상기 제 2 리세스 탭은 상기 제 1 게이트 또는 상기 제 2 게이트의 폭보다 큰 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 금속 콘택플러그는 상기 금속배선의 폭보다 큰 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 게이트, 상기 제 2 게이트 및 상기 반도체 기판 상부에 구비되고, 상기 금속기둥의 양측으로 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭을 매립하는 실링절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 7에 있어서,
상기 실링절연막 상부에 구비되고 상기 금속 콘택플러그 사이를 매립하는 층간절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 1에 있어서,
상기 제 1 게이트 및 상기 제 2 게이트와 수직하며 반도체 기판 상에 구비되는 비트라인을 더 포함하는 것을 특징으로 하는 반도체 소자. - 반도체 기판을 식각하여 라인 타입의 제 1 리세스의 단부와 연결되는 제 1 리세스 탭을 형성하고, 상기 제 1 리세스와 이웃하며 상기 제 1 리세스보다 연장되는 제 2 리세스의 단부와 연결되는 제 2 리세스 탭을 형성하는 단계;
상기 제 1 리세스, 상기 제 1 리세스 탭, 상기 제 2 리세스 및 상기 제 2 리세스 탭의 저부에 게이트 전극을 형성하는 단계;
상기 제 1 리세스 탭의 측벽, 상기 제 2 리세스 탭의 측벽 및 상기 게이트 전극 상부에 실링 절연막을 형성하는 단계;
상기 실링 절연막에 의해 노출된 상기 제 1 리세스 탭 및 상기 제 2 리세스 탭에 형성된 상기 게이트 전극을 제거하는 단계;
상기 제 1 리세스 탭 및 상기 제 2 리세스 탭의 저부표면에 버퍼층을 형성하는 단계;
상기 버퍼층 상부에 금속기둥 및 금속 콘택플러그를 형성하는 단계; 및
상기 금속 콘택플러그 상부에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 게이트 전극을 제거하는 단계는
클리닝 공정을 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 제 1 리세스 탭 및 상기 제 2 리세스 탭에 형성된 상기 게이트 전극을 제거하는 단계는
상기 제 1 리세스 및 상기 제 2 리세스에 형성된 게이트 전극이 제거되지 않는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 버퍼층을 형성하는 단계와 동시에
상기 반도체 기판 상부에 비트라인을 형성하는 단계가 수행되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 버퍼층을 형성하는 단계는
상기 제 1 리세스 탭 저부 및 상기 제 2 리세스 탭 저부, 상기 실링 절연막 측벽 및 상부에 폴리실리콘층을 형성하는 단계; 및
상기 폴리실리콘층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 14에 있어서,
상기 폴리실리콘층을 식각하는 단계에서
상기 실링 절연막의 상부가 일부 식각되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 금속기둥 및 상기 금속 콘택플러그를 형성하는 단계는
상기 버퍼층 상부에 상기 실링 절연막 사이가 매립되도록 도전층을 형성하는 단계;
상기 도전층 및 상기 실링 절연막에 평탄화 식각하여 상기 금속기둥을 형성하는 단계;
상기 금속기둥 및 상기 실링 절연막 상부에 층간절연막을 형성하는 단계;
상기 금속기둥이 노출되도록 상기 층간절연막을 식각하여 금속 콘택홀을 형성하는 단계; 및
상기 금속 콘택홀에 도전물질을 매립하여 상기 금속 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 금속기둥은 상기 제 1 리세스 탭 또는 상기 제 2 리세스 탭의 높이보다 두껍게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법. - 청구항 10에 있어서,
상기 제 1 리세스 탭 및 상기 제 2 리세스 탭은 사선으로 어긋나며 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110101208A KR20130036947A (ko) | 2011-10-05 | 2011-10-05 | 반도체 소자 및 그 형성 방법 |
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| KR1020110101208A KR20130036947A (ko) | 2011-10-05 | 2011-10-05 | 반도체 소자 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130036947A true KR20130036947A (ko) | 2013-04-15 |
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ID=48438095
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|---|---|---|---|
| KR1020110101208A KR20130036947A (ko) | 2011-10-05 | 2011-10-05 | 반도체 소자 및 그 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130036947A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9153590B2 (en) | 2013-11-05 | 2015-10-06 | Samsung Electronics Co., Ltd. | Semiconductor devices including buried channels |
| US9780113B2 (en) | 2015-02-10 | 2017-10-03 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD |
-
2011
- 2011-10-05 KR KR1020110101208A patent/KR20130036947A/ko active IP Right Grant
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| US9780113B2 (en) | 2015-02-10 | 2017-10-03 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device including a first ILD with sloped surface on a stacked structure and a second ILD on the first ILD |
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