CN103021999B - 半导体结构及其制作方法 - Google Patents
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Abstract
一种半导体结构，包括：半导体衬底；位于所述半导体衬底表面第一介质层中的至少两个晶体管，所述晶体管具有栅极结构及位于栅极结构两侧半导体衬底内的掺杂区，所述栅极结构顶部与第一介质层表面齐平；位于所述晶体管掺杂区上的第一导电插塞；位于所述第一介质层上的第二介质层；位于所述第二介质层中的接触单元，所述接触单元连接相邻的第一导电插塞；位于所述第二介质层中与栅极结构顶部相接触的第二导电插塞；位于所述第二介质层上分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。本发明形成的半导体结构，提高了器件的稳定性。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
半导体集成电路的制作是一个极其复杂的过程，目的在于将特定电路的各种电子元件和线路，缩小制作在一半导体基底上。在半导体器件的特征尺寸(CD)进入深亚微米阶段后，为了得到更快的运算速度、更大的数据存储量以及更多的功能，半导体集成电路不断的向更高的元件密度方向发展；但是，随着器件集成度的不断提高，用于元件互连的金属导线的密度也随之不断增大，这给半导体制作过程中金属互连布线工艺带来新的挑战。
现有包含金属布线的半导体结构制作方法如图1～图3所示。参考图1，提供半导体衬底100，所述半导体衬底100上形成有至少两个晶体管(以一个NMOS晶体管10和一个PMOS晶体管20为例)；所述半导体衬底100上还形成有隔离结构104，用于晶体管之间的隔离；所述NMOS晶体管10和PMOS晶体管20包括栅极102和掺杂区103，所述栅极102为金属栅电极或多晶硅栅极，所述掺杂区103表面形成有金属硅化物(图中未示出)。
参考图2，形成覆盖所述半导体衬底100以及NMOS晶体管10和PMOS晶体管20的介质层105，所述介质层105的材料为氧化硅或氮氧化硅。
参考图3，在所述介质层105中形成贯穿其厚度的第一导电插塞106，所述第一导电插塞106与掺杂区103表面连接导通；在介质层105内形成第二导电插塞108，所述第二导电插塞108与栅极102连接导通；然后，在介质层105上形成金属布线层，所述金属布线层包括：连接相邻第一导电插塞106的第一金属布线层107a、分别位于PMOS晶体管与NMOS晶体管栅极108上的第二金属布线层107b，所述第一金属布线层107a和第二金属107b的材料为铜，各金属布线层之间有介质层(图中未示出)
更多半导体结构的制作方法请参考公开号为“US20060160351A1”的美国专利。
在实际的半导体制作过程中，由于特征尺寸的不断减小以及半导体衬底单位面积上的器件数量增大，单位面积上金属互连线的密度也随之增大，使得相邻金属互连线之间的距离变得极小，在形成金属布线层时，极易造成金属布线层之间形成如图4所示的桥接缺陷110，影响器件的稳定性。
发明内容
本发明解决的问题是提供一种半导体结构及其制作方法，减小金属互连线的布线密度，防止桥接缺陷，提供器件稳定性。
为解决上述问题，本发明提供了一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底表面第一介质层中的至少两个晶体管，所述晶体管具有栅极结构及位于栅极结构两侧半导体衬底内的掺杂区，所述栅极结构顶部与第一介质层表面齐平；
位于所述晶体管掺杂区上的第一导电插塞；
位于所述第一介质层、第一导电插塞及晶体管上的第二介质层；
位于所述第二介质层中的接触单元，所述接触单元贯穿第二介质层的厚度，且连接相邻的第一导电插塞；
位于所述第二介质层中与栅极结构顶部相接触的第二导电插塞；
位于所述第二介质层上分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。
可选的，所述接触单元的材料为钨或铜。
可选的，所述接触单元的侧壁和底部具有扩散阻挡层。
可选的，所述栅极结构是金属栅极堆叠结构或多晶硅栅极堆叠结构。
可选的，所述金属栅极堆叠结构包括：位于所述半导体衬底上的高介电常数介质层和位于所述高介电常数介质层上的金属栅电极。
可选的，所述多晶硅栅极堆叠结构包括：位于所述半导体衬底上的栅氧化层和位于所述栅氧化层上的多晶硅栅电极。
可选的，所述金属布线层材料为铜。
可选的，所述第一导电插塞和第二导电插塞的材料为钨或铜。
可选的，所述第一介质层和第二介质层材料为氧化硅或氮氧化硅。
可选的，所述掺杂区表面具有金属硅化物。
本发明还提供了一种半导体结构的制作方法，包括步骤：
提供半导体衬底；
在所述半导体衬底上形成至少两个晶体管，所述晶体管具有栅极结构和位于栅极结构两侧半导体衬底内的掺杂区；
在半导体衬底上形成第一介质层，所述第一介质层表面与栅极结构顶部齐平；
在所述第一介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与掺杂区相连；
在所述第一介质层表面形成第二介质层；
在所述第二介质层中形成贯穿其厚度的接触单元和第二导电插塞，所述接触单元连接相邻的第一导电插塞，所述第二导电插塞与所述栅极结构连通；
在第二介质层上形成分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。
可选的，形成所述接触单元的方法为：图案化所述第二介质层；刻蚀所述图案化的第二介质层直至露出相邻的第一导电插塞的顶部，形成沟槽；在所述沟槽内填充满金属，进行化学机械研磨工艺，形成接触单元。
可选的，在所述沟槽填充满金属之前，还包括在沟槽侧壁和底部形成扩散阻挡层。
可选的，所述接触单元的材料为钨或铜。
可选的，所述第一介质层和第二介质层材料为氧化硅或氮氧化硅。
可选的，所述栅极结构是金属栅极堆叠结构或多晶硅栅极堆叠结构。
可选的，所述金属栅极堆叠结构包括：位于所述半导体衬底上的高介电常数介质层和位于所述高介电常数介质层上的金属栅电极。
可选的，所述多晶硅栅极堆叠结构包括：位于所述半导体衬底上的栅氧化层和位于所述栅氧化层上的多晶硅栅电极。
可选的，所述掺杂区表面形成有金属硅化物。
可选的，所述第一导电插塞和第二导电插塞的材料为钨或铜。
可选的，所述金属布线层材料为铜。
与现有技术相比，本发明技术方案具有以下优点：
第二介质层中的第二导电插塞的宽度小于栅极的宽度，与第二介质层中的接触单元的距离较远，不会造成第二导电插塞与接触单元之间的桥接缺陷。
金属布线层中，接触单元上的金属布线层线宽小于接触单元线宽，使得所述接触单元上的金属布线层与第二导电插塞上的金属布线层的距离增大，从而避免接触单元上的金属布线层与第二导电插塞上的金属布线层之间产生桥接缺陷，改进了金属布线层的布局结构，提高了器件的稳定性。
附图说明
图1～图3是现有技术半导体结构制作方法的剖面结构示意图；
图4为现有技术半导体结构制作方法形成的金属互连线的俯视结构示意图；
图5是本发明半导体结构制作方法的流程示意图；
图6～图11是本发明半导体结构制作方法实施例的剖面结构示意图；
图12是本发明半导体结构制作方法形成的金属互连线的俯视结构示意图。
具体实施方式
发明人在实际的半导体制作过程中发现，随着特征尺寸的不断减小以及半导体衬底单位面积上的器件数量增大，单位面积上金属布线层的密度也随之增大，使得金属布线层之间的距离变得极小，在形成金属布线层时极易造成相邻金属布线层间的桥接，造成金属布线层之间的短路，影响器件的稳定性。
为解决上述问题，发明人提出了一种半导体结构及其制作方法。参考图5，图5为本发明半导体结构的制作方法的流程示意图，包括：
步骤S201，提供半导体衬底；
步骤S202，在所述半导体衬底上形成至少两个晶体管，所述晶体管具有栅极结构和位于栅极结构两侧半导体衬底内的掺杂区；
步骤S203，在半导体衬底上形成第一介质层，所述第一介质层表面与栅极结构顶部齐平；
步骤S204，在所述第一介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与掺杂区相连；
步骤S205，在所述第一介质层表面形成第二介质层；
步骤S206，在所述第二介质层中形成贯穿其厚度的接触单元和第二导电插塞，所述接触单元连接相邻的第一导电插塞，所述第二导电插塞与所述栅极结构连通；
步骤S207，在第二介质层上形成分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。
图6～图11为本发明半导体结构的制作方法实施例的剖面结构示意图。
参考图6，提供半导体衬底300，所述半导体衬底300上形成有至少两个晶体管，以一个为NMOS晶体管30和一个PMOS晶体管40为例，所述NMOS晶体管30和PMOS晶体管40包括位于所述半导体衬底300上栅极结构、栅极结构两侧的侧墙304和栅极结构两侧半导体衬底300内的掺杂区305；形成覆盖所述半导体衬底300和NMOS晶体管30和一个PMOS晶体管40的第一介质层307，化学机械研磨所述第一介质层307，以所述栅极结构顶部作为停止层，研磨后的第一介质层表面与所述栅极结构顶部齐平。
所述半导体衬底300的材料为硅或绝缘体上硅(SOI)。所述半导体衬底300可依需求包含各种公知形态的掺杂类型。
所述第一介质层307的材料为氧化硅、氮氧化硅或者其他低介电常数材料。
本实施例中所述栅极结构为金属栅极堆叠结构包括：位于所述半导体衬底300上的高介电常数介质层303和位于所述高介电常数介质层上的金属栅电极302。
所述高介电常数介质层303可由原子沉积法(ALD)或其他工艺形成，高介电常数介质层303材料为氧化铪(HfO2)也可选择性的包含其他高介电常数材料，例如：TiO2、HfZrO、Ta2O3、ZrO2、ZrSiO2。所述高介电常数介质层303可包含多层结构，例如氧化铪和二氧化硅或者氧化铪和氮氧化硅。
所述金属栅极堆叠结构的形成方法为：形成位于半导体衬底300上的高介电常数介质层303和位于高介电常数介质层303上的替代栅结构；采用化学气相沉积(CVD)、高密度化学气相沉积(HPCVD)、旋转式玻璃法(SOG)或物理气相沉积(PVD)形成覆盖所述半导体衬底300和替代栅结构的第一介质层307；化学机械研磨所述第一介质层307，以替代栅结构的顶端作为停止层；回刻蚀所述替代栅结构，形成沟槽，在所述沟槽内填充满金属，进行化学机械研磨工艺，形成金属栅电极302，所述金属栅电极302和高介电常数介质层303构成金属栅极堆叠结构。
在另外的实施例中，所述栅极结构为多晶硅栅极堆叠结构包括：位于所述半导体衬底300上的栅氧化层303和位于所述栅氧化层上的多晶硅栅电极302。多晶硅栅极的形成方法在此不在赘述。
所述掺杂区305包括轻掺杂区和在所述半导体衬底300内深度大于轻掺杂区的重掺杂区，所述掺杂区305掺杂离子的类型根据晶体管类型确定。
所述掺杂区305表面形成金属硅化物306，所述金属硅化物306的材料为硅化镍、硅化钨、硅化钴、硅化钽、硅化钛的一种或它们的组合。
所述半导体衬底上300还形成有隔离结构301，用于隔离有源区。
参考图7，在所述第一介质层307内形成贯穿其厚度的第一导电插塞308，所述第一导电插塞308通过金属硅化物306与掺杂区305相连。
所述第一导电插塞308形成步骤为：刻蚀所述的第一介质层307直至露出所述金属硅化物306表面，形成通孔，在所述通孔侧壁和底部沉积一层扩散阻挡层(图中未示出)，然后在所述通孔内填充满金属层，并进行化学机械研磨工艺，以所述第一介质层307作为停止层，形成第一导电插塞308。所述第一导电插塞308的金属层材料为钨或者铜。当使用钨作为金属层时，所述扩散阻挡层的材料为钛、氮化钛；当使用铜作为金属层时，所述扩散阻挡层的材料为钽、氮化钽。
其他实施例中，所述第一导电插塞308的形成步骤在所述形成金属栅电极302的步骤之前，即在所述第一介质层307中先形成第一导电插塞308，然后再形成金属栅电极302。
参考图8，形成覆盖所述金属栅电极302和所述第一介质层307的第二介质层310。
所述第二介质层310可经由化学气相沉积(CVD)、高密度化学气相沉积(HPCVD)、旋转式玻璃法(SOG)、物理气相沉积(PVD)或者其他合适的方法形成。
所述第二介质层310的材料为氧化硅、氮氧化硅或者其他低介电常数材料。
参考图9和图10，在所述第二介质层310中形成贯穿其厚度的接触单元312a和第二导电插塞313a，所述接触单元312a连接相邻的第一导电插塞308，所述第二导电插塞313a与所述栅极结构的金属栅电极302连通。
所述接触单元312a和第二导电插塞313a为形成步骤形为：刻蚀所述图案化的第二介质层310形成沟槽312和通孔313，所述沟槽312露出所述第一导电插塞308的顶端，所述通孔露出所述NMOS晶体管30和PMOS晶体管40的金属栅电极302的顶端；在所述沟槽表面沉积一层扩散阻挡层(图中未示出)，然后在所述沟槽内填充满金属层，并进行化学机械研磨工艺，以所述第二介质层310作为停止层，形成接触单元312a和第二导电插塞313a。所述接触单元312a和第二导电插塞313a的材料为钨或者铜。当使用钨作为金属层时，所述扩散阻挡层的材料为钛、氮化钛；当使用铜作为金属层时，所述扩散阻挡层的材料为钽、氮化钽。所述接触单元312a经由扩散阻挡层连接至所述第一导电插塞308，所述第二导电插塞313a经由扩散阻挡层连接至所述金属栅电极302。
所述第二导电插塞313a的宽度小于所述栅极的宽度，与所述接触单元312a的距离较大，形成所述第二导电插塞313a和接触单元312a时，所述第二导电插塞313a和接触单元312a不会形成桥接缺陷。
参考图11，在所述第二介质层310上形成金属布线层，包括：与所述第二导电插塞313a连接的金属布线层314b、与所述接触单元312a相连的金属布线层314a，所述金属布线层314a线宽小于接触单元312a的线宽，所述金属布线层的材料为铜。由于接触单元312a和第一导电插塞308实现了晶体管之间掺杂区的连接，所述接触单元312a上的金属布线层314a作为下一层金属布线层的导电插塞的接触窗结构，形成所述金属布线层314a时，所述金属布线层314a时的线宽远小于接触单元312a的线宽，参考图12，与现有技术相比，所述金属布线层314a与相邻的金属布线层314b间的距离变得极大，形成金属布线层是不会形成如图4所述的桥接缺陷，减小了金属布线层间的密度，改进了金属布线层的布局，提高了器件稳定性。
参考图11，由上述半导体结构的制作方法形成的半导体结构，包括：半导体衬底300；位于所述半导体衬底300表面第一介质层307中的至少两个晶体管30、40，所述晶体管30、40具有栅极结构及位于栅极结构两侧半导体衬底300内的掺杂区305，所述栅极为金属栅堆叠结构，包括位于所述半导体衬底300上的高介电常数介质层303和位于高介电常数介质层303上金属栅电极302，所述金属栅电极302与第一介质层307表面齐平；位于所述晶体管30、40掺杂区305上的第一导电插塞308；位于所述第一介质层307、第一导电插塞308及晶体管上30、40的第二介质层310；位于所述第二介质层310中的接触单元312a，所述接触单元312a贯穿第二介质层310的厚度，且连接相邻的第一导电插塞308；位于所述第二介质层310中与金属栅电极302顶部相接触的第二导电插塞313a；位于所述第二介质层310上分别与第二导电插塞308、接触单元312a连接的金属布线层，其中位于接触单元312a上的金属布线层314a的线宽小于接触单元312a的线宽。
综上，采用本发明的半导体结构的制作方法，第二介质层中的第二导电插塞的宽度小于栅极的宽度，与第二介质层中的接触单元的距离较远，不会造成第二导电插塞与接触单元之间的桥接缺陷。
金属布线层中，接触单元上的金属布线层线宽小于接触单元线宽，使得所述接触单元上的金属布线层与第二导电插塞上的金属布线层的距离增大，从而避免接触单元上的金属布线层与第二导电插塞上的金属布线层之间产生桥接缺陷，改进了金属布线层的布局结构，提高了器件的稳定性。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种半导体结构，包括：
半导体衬底；
位于所述半导体衬底表面第一介质层中的至少两个晶体管，所述晶体管具有栅极结构及位于栅极结构两侧半导体衬底内的掺杂区，所述栅极结构顶部与第一介质层表面齐平；
位于所述晶体管掺杂区上的第一导电插塞，所述第一导电插塞的材料为钨或铜；
其特征在于，还包括：
位于所述第一介质层、第一导电插塞及晶体管上的第二介质层；
位于所述第二介质层中的接触单元，所述接触单元贯穿第二介质层的厚度，且连接相邻的第一导电插塞；
位于所述第二介质层中与栅极结构顶部相接触的第二导电插塞，所述第二导电插塞的材料为钨或铜；
位于所述第二介质层上分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。
2.如权利要求1所述的半导体结构，其特征在于，所述接触单元的材料为钨或铜。
3.如权利要求1所述的半导体结构，其特征在于，所述接触单元的侧壁和底部具有扩散阻挡层。
4.如权利要求1所述的半导体结构，其特征在于，所述栅极结构是金属栅极堆叠结构或多晶硅栅极堆叠结构。
5.如权利要求4所述的半导体结构，其特征在于，所述金属栅极堆叠结构包括：位于所述半导体衬底上的高介电常数介质层和位于所述高介电常数介质层上的金属栅电极。
6.如权利要求4所述的半导体结构，其特征在于，所述多晶硅栅极堆叠结构包括：位于所述半导体衬底上的栅氧化层和位于所述栅氧化层上的多晶硅栅电极。
7.如权利要求1所述的半导体结构，其特征在于，所述金属布线层材料为铜。
8.如权利要求1所述的半导体结构，其特征在于，所述第一介质层和第二介质层材料为氧化硅或氮氧化硅。
9.如权利要求1所述的半导体结构，其特征在于，所述掺杂区表面具有金属硅化物。
10.一种半导体结构的制作方法，其特征在于，包括步骤：
提供半导体衬底；
在所述半导体衬底上形成至少两个晶体管，所述晶体管具有栅极结构和位于栅极结构两侧半导体衬底内的掺杂区；
在半导体衬底上形成第一介质层，所述第一介质层表面与栅极结构顶部齐平；
在所述第一介质层内形成贯穿其厚度的第一导电插塞，所述第一导电插塞与掺杂区相连；
在所述第一介质层表面形成第二介质层；
在所述第二介质层中形成贯穿其厚度的接触单元和第二导电插塞，所述接触单元连接相邻的第一导电插塞，所述第二导电插塞与所述栅极结构连通；
在第二介质层上形成分别与第二导电插塞、接触单元连接的金属布线层，其中位于接触单元上的金属布线层线宽小于接触单元线宽。
11.如权利要求10所述的半导体结构的制作方法，其特征在于，形成所述接触单元的方法为：图案化所述第二介质层；刻蚀所述图案化的第二介质层直至露出相邻的第一导电插塞的顶部，形成沟槽；在所述沟槽内填充满金属，进行化学机械研磨工艺，形成接触单元。
12.如权利要求11所述的半导体结构的制作方法，其特征在于，在所述沟槽填充满金属之前，还包括在沟槽侧壁和底部形成扩散阻挡层。
13.如权利要求10所述的半导体结构的制作方法，其特征在于，所述接触单元的材料为钨或铜。
14.如权利要求10所述的半导体结构的制作方法，其特征在于，所述第一介质层和第二介质层材料为氧化硅或氮氧化硅。
15.如权利要求10所述的半导体结构的制作方法，其特征在于，所述栅极结构是金属栅极堆叠结构或多晶硅栅极堆叠结构。
16.如权利要求15所述的半导体结构的制作方法，其特征在于，所述金属栅极堆叠结构包括：位于所述半导体衬底上的高介电常数介质层和位于所述高介电常数介质层上的金属栅电极。
17.如权利要求15所述的半导体结构的制作方法，其特征在于，所述多晶硅栅极堆叠结构包括：位于所述半导体衬底上的栅氧化层和位于所述栅氧化层上的多晶硅栅电极。
18.如权利要求10所述的半导体结构的制作方法，其特征在于，所述掺杂区表面形成有金属硅化物。
19.如权利要求10所述的半导体结构的制作方法，其特征在于，所述第一导电插塞和第二导电插塞的材料为钨或铜。
20.如权利要求10所述的半导体结构的制作方法，其特征在于，所述金属布线层材料为铜。
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| CN102074479A (zh) * | 2009-11-24 | 2011-05-25 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
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| CN103021999A (zh) | 2013-04-03 |
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