CN102820280B - 用于集成电路的非分层式金属层 - Google Patents

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Abstract

一种集成电路结构包括：半导体衬底，以及位于半导体衬底上方的第一金属层。第一金属层具有第一最小间距。第二金属层位于第一金属层上方。第二金属层具有小于第一最小间距的第二最小间距。本发明还提供了一种用于集成电路的非分层式金属层。

Description

用于集成电路的非分层式金属层
技术领域
本发明涉及半导体领域，更具体地，本发明涉及一种用于集成电路的非分层式金属层。
背景技术
通常在半导体衬底的表面上形成诸如晶体管的集成电路器件。在集成电路器件的上方形成金属层，并且将这些金属层用于互连集成电路器件作为功能电路。可以在半导体衬底上方形成多至十层金属层。
由于金属线的电阻与其尺寸相关，电阻越低，相应集成电路的性能越好，所以为了具有小电阻，优选地，金属线较厚、较宽、并且较短。然而，形成较厚和较宽的金属线的需要与减少芯片使用面积的需要相冲突。因此，金属层通常采用分层式结构，其中，上部金属层的宽度和厚度分别大于或者等于下部金属层的厚度和宽度。这是因为下部金属层具有更多金属线，并且因此，为了合并大量金属线，该下部金属层不得不变得较窄。上部金属层相对来说数量较小，并且尺寸可能较大。
当集成电路制造工艺发展到20nm或者更小的技术时，金属线的间距(尤其在下部金属层中的间距)接近黄光的波长，其中，黄光用于曝光光刻胶，该光刻胶用于限定金属层的图案。需要使用特殊技术来减少或者解决由较小的金属线间距所导致的问题。例如，可以需要使用两次光刻胶和两次蚀刻工艺来限定一层金属层的图案。然而，这导致了制造成本增加以及产量降低。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种集成电路结构，包括：半导体衬底；第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一最小间距；以及第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一最小间距的第二最小间距。
在该集成电路结构中，进一步包括：第三金属层，位于所述第一金属层下方；以及栅电极，位于所述半导体衬底上方，并且位于所述第三金属层下方，其中，所述栅电极中的至少一些形成晶体管的部分，并且其中，所述第三金属层具有小于所述第一最小间距并且小于所述栅电极的第四最小间距的第三最小间距。
在该集成电路结构中，所述第一最小间距基本上等于所述第四最小间距。
在该集成电路结构中，所述第一金属层的第一厚度大于所述第二金属层的第二厚度。
在该集成电路结构中，所述第一厚度处于所述第二厚度的约120％和约150％之间。
在该集成电路结构中，所述第一金属层和所述第二金属层包括：包含铜的金属线，并且其中，所述第一金属层和所述第二金属层中的所述金属线和相应下部通孔具有双镶嵌结构。
在该集成电路结构中，所述第一最小间距处于约80nm和约100nm之间，并且所述第二最小间距处于约40nm和约80nm之间。
根据本发明的另一方面，提供了一种集成电路结构，包括：半导体衬底；第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一厚度；以及第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一厚度的第二厚度。
在该集成电路结构中，所述第一金属层具有第一最小间距，并且所述第二金属层具有小于所述第一最小间距的第二最小间距。
在该集成电路结构中，进一步包括：第三金属层，位于所述第一金属层下方；以及栅电极，位于所述半导体衬底上方，并且位于所述第三金属层下方，其中，所述栅电极中的至少一些形成晶体管的部分，并且其中，所述第三金属层具有小于所述第一厚度的第三厚度。
在该集成电路结构中，所述第一最小间距基本上等于所述栅电极的第四最小间距。
在该集成电路结构中，所述第一厚度处于所述第二厚度的约120％和约150％之间。
在该集成电路结构中，所述第一金属层和所述第二金属层包括：包含铜的金属线，并且其中，所述第一金属层和所述第二金属层中的所述金属线和相应下部通孔具有双镶嵌结构。
在该集成电路结构中，所述第一厚度处于约和约之间，并且所述第二厚度处于约和约之间。
根据本发明提出的有一种方法，一种方法，包括：形成第一金属层，包括：在半导体衬底上方形成第一介电层；在所述第一介电层中形成第一开口，其中，使用一次光刻胶一次图案化(1P1E)工艺在所述第一介电层中形成所有开口；以及在所述第一开口中填充第一金属材料，从而形成第一金属线；以及在所述第一金属层上方形成第二金属层，其中，形成所述第二金属层的步骤包括：在所述第一金属层上方形成第二介电层；在所述第二介电层中形成第二开口，其中，使用两次光刻胶两次图案化(2P2E)工艺在所述第二介电层中形成两个相邻开口；以及在所述第二开口中填充第二金属材料，从而形成第二金属线。
在该方法中，所述第一金属层的第一最小间距大于所述第二金属层的第二最小间距。
在该方法中，所述第一最小间距基本上与栅电极的最小间距相同，并且其中，所述栅电极位于所述半导体衬底上方，并且位于所述第一金属层下方。
在该方法中，所述第一最小间距处于约80nm和约90nm之间，并且所述第二最小间距处于约40nm和约80nm之间。
在该方法中，所述第一金属层的第一厚度大于所述第二金属层的第二厚度。
在该方法中，进一步包括：在形成所述第一金属层的步骤之前，形成第三金属层，其中，形成所述第三金属层的步骤包括：在所述半导体衬底上方形成第三介电层；在所述第三介电层中形成第三开口，其中，使用两次光刻胶两次图案化(2P2E)工艺在所述第三介电层中形成两个相邻开口；以及在所述第三开口中填充第三金属材料，从而形成第三金属线。
附图说明
为了更好地理解实施例及其优点，现在将结合附图所进行的以下描述作为参考，其中
图1至图13是根据各个实施例的制造具有非分层式结构的互连结构的中间阶段的横截面图；以及
图14示出了根据各个可选实施例的互连结构的横截面图。
具体实施方式
下面，详细讨论本发明实施例的制造和使用。然而，应该理解，本实施例提供了许多可以在各种具体环境中实现的可应用的发明概念。所讨论的具体实施例仅为示例性的，而不用于限制本发明的范围。
根据实施例提供了集成电路的互连结构和形成集成电路的互连结构的方法。示出了制造各个实施例的中间阶段。讨论了实施例的变型例。在整个附图和所描述的实施例中，将相同的参考标号用于指定相同的元件。
图1至图13为根据实施例的制造互连结构的中间阶段的横截面图。参考图1，提供了包括衬底20和上部器件的结构。衬底20可以由通常使用的半导体材料形成，比如，硅、锗化硅等等，并且该衬底可以为大块衬底(bulksubstrate)或者绝缘体上半导体(SOI)衬底。在衬底20的表面处形成诸如晶体管21的集成电路器件。在衬底20上方形成栅电极24。栅电极24可以包括有源栅电极，该有源栅电极形成晶体管21的栅极，其可能是电浮动(electricallyfloating)的伪栅电极(未示出)。栅电极24材料包括金属或者金属合金、多晶硅等等。在实施例中，可以在诸如浅沟槽隔离(STI)区域22的绝缘区域上方形成伪栅电极24。
集成电路结构可以包括位于金属层M0(下文中，称作M0)中的金属线28。在栅电极24的上方形成M0金属线28，并且该金属线28可以与该栅电极24相接触。此外，在M0金属线28的上方形成M0通孔32，并且该M0通孔32与该M0金属线28相接触。分别在层间介电层(ILD)33、34、以及36中形成栅电极24、M0金属层28、以及M0通孔32。在所示实施例中，使用单镶嵌工艺形成M0通孔32。在可选实施例中，可以使用双镶嵌工艺连同在底部金属层(M1)中的上部金属线48(在图1中没有示出，请参考图4)形成M0通孔32。因此，双镶嵌工艺步骤可以与图10至图13中所示出的相似。可选地，可以在ILD36上方形成蚀刻停止层(ESL)37。可以在ESL37上方形成金属间电介质(IMD)38。在实施例中，使用具有低k值的低k介电材料形成IMD38，该低k值可以小于约3.0或者小于约2.5。
栅电极24具有间距P1，下文中，将该间距称作最小栅电极间距P1。应该注意，位于相同芯片或者晶圆上的相邻栅电极24可以具有等于或者大于最小栅电极间距P1的间距，但是不可能具有小于最小栅电极间距P1的间距。类似地，在通篇描述中还使用了术语“最小间距”，该术语表示出在诸如层M0至层Mtop的其他金属层中的金属线的最小间距。在示例性实施例中，例如，最小栅电极间距P1处于约80nm和约100nm之间，但是还可以使用不同的间距。
图2至图4示出了用于形成底部金属层M1的两次图案化两次蚀刻(2P2E)工艺，该底部金属层M1包括IMD38和位于该IMD38中的金属线。参考图2，使用第一光刻掩模(未示出)在IMD38上方形成光刻胶40，并且对该光刻胶40进行图案化，从而形成开口42。然后，使用经过图案化的IMD38作为掩模蚀刻IMD38，使得开口42向下延伸至IMD38中。接下来，在图3中，去除光刻胶40，形成光刻胶44，并且对该光刻胶44进行图案化，形成开口46。使用与第一光刻掩模不同的第二光刻掩模实施对光刻胶44的图案化，并且第一光刻掩模和第二光刻掩模属于相同的双图案化掩模组。然后，去除光刻胶44。
图4示出了金属线48的形成。形成工艺可以包括：均匀形成扩散阻挡层，该扩散阻挡层可以包含钛、氮化钛、钽、氮化钽等等。在位于IMD38中的开口42中和46中，以及在IMD38的上方形成扩散阻挡层。接下来，将诸如纯(或基本上纯的)铜或铜合金的金属材料填充在开口42(图2)和开口46(图3)中。然后，实施化学机械抛光(CMP)，从而去除多余的金属材料，并且保留金属线48和扩散阻挡层49。因此，完成了金属层M1的形成过程。
金属线48具有最小间距P2，下文中，将该最小间距称作最小M1间距P2。最小M1间距P2可以小于最小栅电极间距P1。在示例性实施例中，最小M1间距P2处于约40nm和约80nm之间，并且例如，可以为64nm，但是可以使用不同间距。金属层M1的厚度T1可以处于约和约之间，并且在实施例中，可以为约可以意识到，在图2至图3中，在限定金属线48的图案的过程中，使用两次光刻胶40和44，并且在光刻胶40/44和IMD38上实施两个相应的图案化步骤。因此，将金属线48(或者相应开口42)的形成称作2P2E工艺。
图5至图9示出了金属层M2(其为位于底部金属层M1的正上方的金属层)的形成和下部通孔的形成。参考图5，形成ESL50，然后形成IMD52，该IMD52可以为低k介电层。形成硬掩模54并且对该硬掩模54进行图案化。硬掩模54可以由氮化硅、氮氧化硅、氮化钛、氮化钽等等形成。硬掩模54包括开口55，该开口55在金属层M2中限定出了金属线的图案。
在实施例中，如图6所示，形成光刻胶56并且将该光刻胶56图案化，从而限定出通孔的图案。在实施例中，光刻胶56由单层形成。在可选实施例中，光刻胶56由复合层形成，该复合层可以包括：底层，由诸如具有羟基或苯基的聚合体的极性材料形成；以及中间层，位于底层上方，其中，中间层可以由类氧化物(oxide-like)光刻胶形成。
然后，光刻胶56用于蚀刻IMD52，从而形成开口58。开口58部分延伸至IMD52中，并且开口58的底部位于IMD52的中间。接下来，如图7所示，去除光刻胶56。然后，例如使用各向异性蚀刻方法，将硬掩模54用于蚀刻IMD52。在图8中示出了生成的结构。在蚀刻步骤期间，通孔开口58向下延伸，从而暴露出ESL50。此外，形成沟槽开口60，并且停止在IMD52的中间水平面处。还蚀刻了ESL50的暴露部分，并且暴露出了下部金属线48。还去除硬掩模54。
图9示出了金属线64和通孔66的形成。形成工艺可以包括均匀形成导体扩散阻挡层68，以及将诸如基本纯的铜或铜合金的金属材料填充至开口58和60中。在去除多余的金属材料的CMP工艺之后，形成金属线64和通孔66。在通篇描述中，将金属线64和在与金属线64相同水平面处的IMD52的部分结合在一起称作金属层M2。
可以意识到，在形成金属层M2和下部通孔66期间，使用单种光刻胶56(图6)，并且使用光刻胶56(图6)实施一次图案化步骤。因此，将金属层M2的形成工艺称作1P1E工艺。在示例性实施例中，在金属层M2中的最小M2间距P3可以处于约80nm和约100nm之间。这种最小间距可能使用1P1E工艺。此外，最小M2间距P3可以与最小栅电极间距P1相同(或者，基本上相同)。在实施例中，将如图9所示的金属线64用于栅电极24的连接，并且因此，可以将金属线64与栅电极24对准。因此，即使最小M2间距P3大于最小M1间距P2，并且该间距P3与最小栅电极间距P1一样大，也没有导致芯片面积损失。金属层M2的厚度T2可以在约和约之间。并且可以大于厚度T1。在示例性实施例中，厚度T2为约120％的T1和约150％的T1之间。
其中，可以使用单镶嵌工艺或者双镶嵌工艺形成M0通孔32，或者，可以使用单镶嵌工艺或者双镶嵌工艺连同在底部金属层(M1)中的上部金属线48形成M0通孔32。此外，可以使用单镶嵌工艺或者双镶嵌工艺通孔66，或者，可以使用单镶嵌工艺或者双镶嵌工艺连同金属线64形成通孔66及上面的层。
图10至图13示出了用于形成金属层M3和下部通孔的2P2E工艺。参考图10，形成可选的ESL70，然后，形成可以为低k介电层的IMD72。形成硬掩模74并且对其进行图案化，该硬掩模75可以由与图5中的硬掩模54基本相同的材料形成。硬掩模74包括开口，该开口限定出位于金属层M3中的金属线的图案(图13)。
形成光刻胶76并且对其进行图案化，从而限定出通孔的图案，该光刻胶76可以由与光刻胶56(图6)基本相同的材料形成。然后，将光刻胶76用于蚀刻IMD72，从而形成开口78。开口78部分延伸至IMD72中，并且该开口78的底部位于IMD72的中间水平面处。然后，去除光刻胶76。
图11示出了光刻胶80的形成和图案化。使用与用在图10所示的步骤中的光刻掩模(未示出)不同的光刻掩模(未示出)将光刻胶80图案化，其中，在用于图10和图11中所示的步骤的光刻掩模可能属于相同的双图案化掩模组。接下来，蚀刻IMD72，从而形成开口82，该蚀刻停止在与开口78(图10)相同的水平面处。然后，去除光刻胶80。
接下来，如图12所示，例如，使用各向异性蚀刻方法，将硬掩模74用于蚀刻至IMD72中。在蚀刻步骤期间，开口78和82向下延伸，从而暴露出ESL70。此外，形成沟槽开口84，并且停止在IMD72的中间水平面处。蚀刻ESL70的暴露部分。
图13示出了金属线94和通孔96的形成。形成工艺可以包括均匀形成导体扩散阻挡层98，并且将诸如纯(或者，基本上纯的)铜或铜合金的金属材料填充在开口78、82以及84中。在去除多余的金属材料的CMP工艺之后，形成金属线94和通孔96，并且完成了金属层M3的形成过程。
可以发现，在图10和图11中，使用两次光刻胶76和80，并且在光刻胶76和80以及IMD72的上方实施两次相应的图案化步骤。因此，金属线94和通孔96的形成工艺为2P2E工艺。在通篇描述中，将金属线94和在与金属线94相同的水平面处的IMD72的部分结合在一起称作金属层M3。
金属层M3中的最小M3间距P4可以处于约40nm和约80nm之间，并且在示例性实施例中，可以为约64nm。最小M3间距P4可以小于最小M2间距P3，其中，最小M2间距P3等于最小M3间距P4的约120％和约150％。此外，最小M3间距P4可以与最小M1间距P2相同(或者基本相同)。因此，由于最小M3间距P4小于最小M2间距P3，因此将如图13所示的互连结构称作具有非分层式结构。金属层M3的厚度T3可以处于约和约之间，并且在实施例中，可以为约厚度T3还可以等于，或者基本上等于金属层M1的厚度T1。此外，厚度T2可以大于厚度T3，并且可以等于厚度T3的约120％和约150％。
在随后的工艺步骤中，形成上部金属层M4、M5(未示出)，该上部金属层M4、M5直到Mtop(最顶部金属层，未示出)。形成工艺可以包括1P1E工艺和2P2E工艺。对于金属层M3至Mtop来说，各个最小间距(包括最小M4间距P5)可以具有分层式结构，其中，上部金属层的最小间距等于或者大于下层的最小间距。
使用双镶嵌工艺形成金属层M2和M3，其中，使用相同填充工艺和相同CMP工艺在金属层中形成金属线。因此，双镶嵌金属线和通孔在其间没有显著界面。虽然示出了如使用单镶嵌工艺所形成的位于金属层M1中的金属线，但是还可以使用2P2E双镶嵌工艺在金属层M1中形成金属线和M0通孔32。工艺步骤可以与图10至图13中示出的工艺步骤类似。
图14示出了可选实施例。除了接触塞100(例如，该接触塞可以由钨形成)替换如在图13中的M0金属线28和M0通孔32以外，该实施例基本上与图13中的相同。除非另有说明，在图14所示的实施例中的参考标号表示在图13所示的实施例中的相同元件。用于形成如图14中的金属层M1、M2、以及M3的工艺步骤基本上与图1至图13中所示出的相同。
在实施例中，通过形成金属层M2，该金属层M2具有分别比金属层M3的最小间距和厚度更大的最小间距和更大的厚度，金属层M2中的金属线可以减小电阻，因此，生成的集成电路改进了性能。可以发现，M2的最小间距和厚度的增加没有导致任何芯片面积损失。此外，对于形成金属层M2来说，金属层M2的最小间距的增大可能使用1P1E工艺，而非2P2E工艺。因此，降低了制造成本，并且改进了制造产量。
根据实施例，一种集成电路结构包括：半导体衬底，以及位于半导体衬底上方的第一金属层。第一金属层具有第一最小间距。第二金属层位于第一金属层上方。第二金属层具有小于第一最小间距的第二最小间距。
根据其他实施例，一种集成电路结构包括：半导体衬底，以及位于半导体衬底上方的第一金属层。第一金属层具有第一厚度。第二金属层位于第一金属层上方。第二金属层具有小于第一厚度的第二厚度。
根据另外的其他实施例，一种方法包括：形成第一金属层和形成第二金属层。形成第一金属层的步骤包括：在半导体衬底上方形成第一介电层；在第一介电层中形成第一开口，其中，使用1P1E工艺形成位于第一介电层中的所有开口；以及在第一开口中填充第一金属材料，从而形成第一金属线。形成第二金属层的步骤包括：在第一金属层上方形成第二介电层；在第二介电层中形成第二开口，其中，使用2P2E工艺在第二介电层中形成两个相邻开口；并且在第二开口中填充第二金属材料，从而形成第二金属线。
尽管已经详细地描述了本实施例及其优势，但应该理解，可以在不背离所附权利要求限定的本实施例的主旨和范围的情况下，做各种不同的改变，替换和更改。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行本文所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。此外，每条权利要求构成单独的实施例，并且多个权利要求和实施例的组合在本发明的范围内。

Claims (15)

1.一种集成电路结构，包括：
半导体衬底；
第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一最小间距；以及
第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一最小间距的第二最小间距；
第三金属层，位于所述第一金属层下方；以及
栅电极，位于所述半导体衬底上方，并且位于所述第三金属层下方，其中，所述栅电极中的至少一些形成晶体管的部分，并且其中，所述第三金属层具有小于所述第一最小间距并且小于所述栅电极的第四最小间距的第三最小间距，最小间距指的是相应的金属层中的金属线之间的间隔加上金属线的宽度或者栅电极之间的间隔加上栅电极的宽度。
2.根据权利要求1所述的集成电路结构，其中，所述第一最小间距等于所述第四最小间距。
3.根据权利要求1所述的集成电路结构，其中，所述第一金属层的第一厚度大于所述第二金属层的第二厚度。
4.根据权利要求3所述的集成电路结构，其中，所述第一厚度处于所述第二厚度的120％和150％之间。
5.根据权利要求1所述的集成电路结构，其中，所述第一金属层和所述第二金属层包括：包含铜的金属线，并且其中，所述第一金属层和所述第二金属层中的所述金属线和相应下部通孔具有双镶嵌结构。
6.根据权利要求1所述的集成电路结构，其中，所述第一最小间距处于80nm和100nm之间，并且所述第二最小间距处于40nm和80nm之间。
7.一种集成电路结构，包括：
半导体衬底；
第一金属层，位于所述半导体衬底上方，其中，所述第一金属层具有第一厚度；
第二金属层，位于所述第一金属层上方，其中，所述第二金属层具有小于所述第一厚度的第二厚度；
第三金属层，位于所述第一金属层下方；以及
栅电极，位于所述半导体衬底上方，并且位于所述第三金属层下方，其中，所述栅电极中的至少一些形成晶体管的部分，并且其中，所述第三金属层具有小于所述第一厚度的第三厚度，所述第一金属层具有第一最小间距，并且所述第二金属层具有小于所述第一最小间距的第二最小间距，最小间距指的是相应的金属层中的金属线之间的间隔加上金属线的宽度或者栅电极之间的间隔加上栅电极的宽度。
8.根据权利要求7所述的集成电路结构，其中，所述第一最小间距等于所述栅电极的第四最小间距。
9.根据权利要求7所述的集成电路结构，其中，所述第一厚度处于所述第二厚度的120％和150％之间。
10.根据权利要求7所述的集成电路结构，其中，所述第一金属层和所述第二金属层包括：包含铜的金属线，并且其中，所述第一金属层和所述第二金属层中的所述金属线和相应下部通孔具有双镶嵌结构。
11.根据权利要求7所述的集成电路结构，其中，所述第一厚度处于和之间，并且所述第二厚度处于和之间。
12.一种形成集成电路的互连结构的方法，包括：
形成第一金属层，包括：
在半导体衬底上方形成第一介电层；
在所述第一介电层中形成第一开口，其中，使用一次光刻胶一次图案化(1P1E)工艺在所述第一介电层中形成所有开口；以及
在所述第一开口中填充第一金属材料，从而形成第一金属线；以及
在所述第一金属层上方形成第二金属层，其中，形成所述第二金属层的步骤包括：
在所述第一金属层上方形成第二介电层；
在所述第二介电层中形成第二开口，其中，使用两次光刻胶两次图案化(2P2E)工艺在所述第二介电层中形成两个相邻开口；以及
在所述第二开口中填充第二金属材料，从而形成第二金属线；并且，该方法进一步包括：
在形成所述第一金属层的步骤之前，形成第三金属层，其中，形成所述第三金属层的步骤包括：
在所述半导体衬底上方形成第三介电层；
在所述第三介电层中形成第三开口，其中，使用两次光刻胶两次图案化(2P2E)工艺在所述第三介电层中形成两个相邻开口；以及
在所述第三开口中填充第三金属材料，从而形成第三金属线，其中，所述第一金属层的第一最小间距大于所述第二金属层的第二最小间距，最小间距指的是相应的金属层中的金属线之间的间隔加上金属线的宽度或者栅电极之间的间隔加上栅电极的宽度。
13.根据权利要求12所述的方法，其中，所述第一最小间距与栅电极的最小间距相同，并且其中，所述栅电极位于所述半导体衬底上方，并且位于所述第一金属层下方。
14.根据权利要求12所述的方法，其中，所述第一最小间距处于80nm和90nm之间，并且所述第二最小间距处于40nm和80nm之间。
15.根据权利要求12所述的方法，其中，所述第一金属层的第一厚度大于所述第二金属层的第二厚度。
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