CN112490357A - 半导体组件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体组件的制造方法，包括以下步骤。在衬底中形成多个掺杂区。在所述衬底上形成第一介电层。在所述第一介电层中形成多个第一接触窗与第二接触窗，与所述多个掺杂区连接。在所述第一介电层上形成存储组件，其中所述存储组件与所述第二接触窗电性连接。在所述第一介电层上形成第二介电层，其中所述第二介电层环绕在所述存储组件周围。在所述第二介电层中形成导线，其中所述导线的顶面与所述存储组件的顶面在相同水平高度，且所述导线与所述多个第一接触窗电性连接。

Description

半导体组件及其制造方法

技术领域

本发明涉及一种集成电路及其制造方法，尤其涉及一种半导体组件及其制造方法。

背景技术

随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。如何能有效地利用芯片面积，提升良率是目前非常重要的课题。

近年来电阻式存储器(诸如电阻式随机存取存储器(RRAM))的发展极为快速，是目前最受瞩目的未来存储器的结构。由于电阻式存储器具备低功耗、高速运作、高密度以及相容于互补式金属氧化物半导体(CMOS)工艺技术的潜在优势，因此非常适合作为下一世代的非易失性存储器组件。

然而，在半导体工艺中，在电阻式存储器形成之后，由电阻式存储器上的介层窗的深度与相邻的介层窗的深度不同，因此，容易因为介层窗深度不同而造成蚀刻问题，或是造成介层窗尺寸不同，甚至造成接触电阻过高等问题。

发明内容

本发明实施例提供一种半导体组件及其制造方法，可以避免连接存储单元的介层窗与连接导体层的介层窗深度不同所造成的蚀刻问题，介层窗尺寸不同，接触电阻过高等问题。

本发明实施例提出一种半导体组件的制造方法，包括以下步骤。在衬底中形成多个掺杂区。在所述衬底上形成第一介电层。在所述第一介电层中形成多个第一接触窗与第二接触窗，与所述多个掺杂区连接。在所述第一介电层上形成存储组件，其中所述存储组件与所述第二接触窗电性连接。在所述第一介电层上形成第二介电层，其中所述第二介电层环绕在所述存储组件周围。在所述第二介电层中形成导线，其中所述导线的顶面与所述存储组件的面在相同的水平高度，且所述导线与所述多个第一接触窗电性连接。

依据本发明实施例，所述的半导体组件的制造方法还包括以化学机械抛光工艺对所述第二介电层进行平坦化工艺。

依据本发明实施例，所述的半导体组件的制造方法还包括在所述第二介电层上形成蚀刻停止层；在所述蚀刻停止层上形成第一金属层间介电层；以及在所述第一金属层间介电层以及所述蚀刻停止层中形成第一双重金属镶嵌结构与第二双重金属镶嵌结构，其中所述第一双重金属镶嵌结构与所述导线连接，所述第二双重金属镶嵌结构与所述存储组件连接。

依据本发明实施例，其中所述导线包括主线部，沿第一方向延伸；以及多个延伸部，沿着第二方向延伸，沿着所述第一方向排列，且连接所述主线部以及所述多个第一接触窗。

本发明实施例提出一种半导体组件，包括多个掺杂区，位于衬底中；第一介电层，位于所述衬底上；第一接触窗与第二接触窗，位于所述第一介电层中，且与所述掺杂区连接；第二介电层，位于所述第一介电层上；存储组件，位于所述第二介电层中，其中所述存储组件与所述第二接触窗电性连接；以及导线，位于所述第二介电层中，其中所述导线与所述第一接触窗电性连接，且所述导线的顶面与所述存储组件的顶面在相同的水平高度。

依据本发明实施例，所述第二介电层的顶面与所述导线的所述顶面以及所述存储组件的顶盖层的顶面共平面。

依据本发明实施例，所述导线与所述多个第一接触窗物理性接触；所述存储组件与所述第二接触窗物理性接触。

依据本发明实施例，所述的半导体组件还包括蚀刻停止层，位于所述第二介电层上；第一金属层间介电层，位于所述蚀刻停止层上；以及第一双重金属镶嵌结构与第二双重金属镶嵌结构，位于所述第一金属层间介电层以及所述蚀刻停止层中，其中所述第一双重金属镶嵌结构与所述导线连接，所述第二双重金属镶嵌结构与所述存储组件连接。

依据本发明实施例，所述第二双重金属镶嵌结构穿过所述存储组件的所述顶盖层，且与所述顶盖层下方的电极层电性连接。

依据本发明实施例，所述的半导体组件还包括金属层，设置于所述导线与所述存储组件下方，且与所述第一接触窗物理性接触；以及多数个介层窗，设置于所述金属层与所述导线之间，及所述金属层与所述存储组件之间。

基于上述，本发明实施例的连接存储单元与连接导体层层的介层窗深度相同，可以有效控制介层窗的深度、尺寸，并且可以降低接触电阻。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1G是依照本发明的实施例的一种半导体组件的制造流程的剖面示意图；

图2是依照本发明的实施例的一种半导体组件的上视图；

图3是依照本发明的另一实施例的一种半导体组件的剖面示意图。

具体实施方式

请参照图1A，提供衬底10。衬底10可为半导体衬底10或半导体上覆绝缘体(SOI)衬底10。衬底10可包括存储单元区CR与周边区PR。存储单元区CR又称为阵列区。在存储单元区CR以及周边区PR中形成多个隔离结构ST及多个第一晶体管T1与第二晶体管T2。隔离结构ST的材料包括氧化硅。隔离结构ST在存储单元区CR的衬底10中界定出有源区AA1，并在周边区PR的衬底10中界定出有源区AA2。

接着，在衬底10上形成第一蚀刻停止层12与第一内层介电层20。第一蚀刻停止层12例如是氮化硅层。第一内层介电层20例如是依序包括第一介电层14与第二介电层16。第一介电层14例如是无掺杂旋涂式玻璃。第二介电层16例如是以四乙基硅氧烷(TEOS)为气体源形成的氧化硅，并经由平坦化工艺平坦化的平坦层。

其后，在存储单元区CR的第一内层介电层20以及第一蚀刻停止层12中形成与第一晶体管T1的第一金属硅化物层Sa1接触的接触窗30a1与30a2，并在周边区PR的第一内层介电层20中形成与第二晶体管T2的第二金属硅化物层Sa2接触的接触窗30b。

之后，在衬底10上形成存储组件50，如图1B所示。存储组件50位于存储单元区CR的衬底10上。存储组件50经由接触窗30a2与第一晶体管T1的漏极区D1电性连接。存储组件50可以是电阻式存储器或磁阻式存储器等存储组件50包括第一电极层32、绝缘层34、第二电极层40层及顶盖层42。

请参照图1B，之后，在存储组件50以及第一内层介电层20上形成阻障层58与第二内层介电层60。阻障层58的材料例如是氮氧化钛、氧化铝、氧化铪、氧化锆或其组合。第二内层介电层60可以例如是氧化硅层。

请参照图1C，对第二内层介电层60进行平坦化工艺，以形成具有平坦的表面的第二内层介电层60a。第二内层介电层60a环绕在存储组件50周围。第二内层介电层60a的顶面以及阻障层58的顶面与顶盖层42的顶面共平面。

请参照图1D，在存储单元区CR中的第二内层介电层60a以及阻障层58之中形成第一导线72a，并在周边区PR中的第二内层介电层60a中形成第一导线72b。第一导线72a与72b的形成方法如下所述。

以光刻与各向异性蚀刻工艺在第二内层介电层60a以及阻障层58中形成第一导线沟渠71a与第一导线沟渠71b。之后，在第一导线沟渠71a与第一导线沟渠71b以及第二内层介电层60上形成阻障材料层与导体材料层。阻障材料层例如是以化学气相沉积法形成的氮化钛。导体材料层例如是以物理气相沉积法形成的钨、铝、铜或其组合。然后，进行化学机械抛光工艺或回蚀刻工艺，以移除第二内层介电层60a上的阻障材料层与导体材料层，在第一导线沟渠71a、71b之中形成第一阻障层68与第一导体层70，并分别组成第一导线72a及72b。

请参照图1D，第一导线72a与第一导线72b可合称为第一金属层M1。第一导线72a与第一导线72b是沿着XY平面延伸的线或是迹线。亦即，第一导线72a与第一导线72b与衬底10的表面大致平行，且与衬底10的法线大致垂直。此外，第一导线72a、第一导线72b与存储组件50设置在相同的水平高度(level)。在此相同的水平高度是指第一导线72a与第一导线72b的顶面与存储组件50的顶面在相同的水平高度，或大致共平面，或者是指第一导线72a与第一导线72b的底面与存储组件50的底面在相同的水平高度，或大致共平面。另外，在形成第一导线沟渠71a与第一导线沟渠71b时，可能过度蚀刻，因此，第一导线72a与第一导线72b的底面可能会略低于存储组件50的底面。换言之，第一导线72a与第一导线72b的高度H1a与H1b可以等于或略大于存储组件50的高度H2。

在图2中切线I-I’的剖面图如图1D的存储单元区CR所示。

请参照图1D与图2，衬底10上具有多条第一导线72a与多个存储组件50。第一导线72a的图案与存储组件50的图案不相同。举例来说，每一存储组件50呈块状或岛状，其与单一个接触窗30a2物理性接触；每一第一导线72a呈双排梳状，其可与多个接触窗30a1物理性接触。每一第一导线72a可以包括主线部P1以及多个延伸部P2。主线部P1沿着第一方向(例如是Y轴方向)延伸。主线部P1的长度是存储组件50的长度的数倍至数十倍。每一延伸部P2沿着第二方向(例如是X方向)延伸，并且沿着第一方向排列，且被主线部P1贯穿并与主线部P1连接。每一延伸部P2与两个接触窗30a1接触，并且每个接触窗30a1与下方的被两个第一晶体管T1共用的源极区S1上的第一金属硅化物层Sa1电性连接。

存储组件50可以是排列成阵列。存储组件50(例如是50e、50a)设置在主线部P1的两侧。在X轴的方向上，每两个相邻的存储组件50(例如是50a、50c)与主线部P1彼此相互交替设置。在Y轴的方向上，每两个相邻的存储组件50(例如是50a、50b)与延伸部P2彼此相互交替设置。

多条第一导线72a的多个主线部P1可以彼此平行设置。多条第一导线72a的多个延伸部P2可以彼此对齐，并排列成多条沿着第二方向延伸的多个线段。换言之，多个第一导线72a的多个主线部P1与多个延伸部P2可以排列成棋盘状。棋盘的格子A是由相邻两个主线部P1以及各主线布P1中相邻的两个多个延伸部P2围成。每个格子A中设置有四个相邻的存储组件50(例如是50a、50b、50c、50d)。而这四个相邻的存储组件50经由四接触窗30a2与四个第一晶体管T1的漏极区D1上的第一金属硅化物层Sa1电性连接。

请参照图1E，在衬底10上形成第二蚀刻停止层74与第一金属层间介电层76。第二蚀刻停止层74例如是氮碳化硅(SiCN)层。第一金属层间介电层76可以是单层或是多层。第一金属层间介电层76例如是经由化学气相沉积工艺形成并经由平坦化工艺平坦化的的氧化硅层。

其后，以第二蚀刻停止层74为蚀刻停止层，蚀刻移除部分的第一金属层间介电层76之后，再将部分的第二蚀刻停止层74移除，以裸露出第一导线72a、存储组件50的顶盖层42以及第一导线72b。之后，再继续蚀刻部分的顶盖层42，以形成双重金属镶嵌开口78a1、78a2与78b。移除部分的顶盖层42的蚀刻工艺中，第一导线72a以及第一导线72b几乎不被蚀刻，或仅有极少部分被蚀刻。因此，可以通过单一步骤来控制用来形成位于存储组件上的双重金属镶嵌开口78a2的介层窗开口与位于第一导线上的双重金属镶嵌开口78a1、78b的介层窗开口的蚀刻工艺。双重金属镶嵌开口78a1、78a2与78b分别裸露出第一导线72a、存储组件50的第二电极层40以及第一导线72b。

之后，在双重金属镶嵌开口78a1、78a2与78b之中形成阻障材料层与导体材料层。然后，进行化学机械抛光工艺或回蚀刻工艺，以移除第一金属层间介电层76上的阻障材料层与导体材料层，留在双重金属镶嵌开口78a1、78a2、78b之中的第二阻障层88与第二导体层90分别形成双重金属镶嵌结构80a1、80a2、80b。

双重金属镶嵌结构80a1包括第一介层窗82a1与第二导线84a1。第一介层窗82a1位于第一金属层间介电层76中，并且穿过第二蚀刻停止层74，连接第一导线72a与第二导线84a1。双重金属镶嵌结构80a2包括第一介层窗82a2与第二导线84a2。第一介层窗82a2位于第一金属层间介电层76中，并且穿过第二蚀刻停止层74与存储组件50的顶盖层42，连接存储组件50的第二电极层40与第二导线84a2。双重金属镶嵌结构80b包括第一介层窗82b与第二导线84b。第一介层窗82b位于第一金属层间介电层76中，并且穿过第二蚀刻停止层74，连接第一导线72b与第二导线84b。

第一介层窗82a2与第一介层窗82a1大致具有相同的尺寸(宽度)。此外，第一介层窗82a1的高度H3与第一介层窗82a2的高度H4相等，或是第一介层窗82a2的高度H4略大于第一介层窗82a1的高度H3。第一介层窗82a1的高度H3是第一介层窗82a2的高度H4的90％至100％。由于第一介层窗82a1的高度H3与第一介层窗82a2的高度H4不会太高，第一介层窗82a仍具有足够的底宽度，因此第一介层窗82a1与第一导线72a之间，或第一介层窗82a与存储组件50之间均具有相当低的接触电阻。

请参照图1F，在第一金属层间介电层76上形成第三蚀刻停止层94以及第二层间介电层96。第三蚀刻停止层94以及第二层间介电层96的材料与形成方法可与第二蚀刻停止层74以及第一金属层间介电层76的材料与形成方法相似，于此不再赘述。

然后，依照类似形成双重金属镶嵌结构80a1、80a2以及80b的方法，在第二层间介电层96与第三蚀刻停止层94中形成分别与双重金属镶嵌结构80a1、80a2、80b电性连接的双重金属镶嵌结构100a1、100a2以及100b。双重金属镶嵌结构100a1、100a2以及100b的顶面与第二层间介电层96的顶面大致共平面。双重金属镶嵌结构100a1、100a2以及100b的底面与第三蚀刻停止层94的底面大致共平面。

请参照图1G，在第二层间介电层96上形成第四蚀刻停止层104以及顶介电层106。第四蚀刻停止层104以及顶介电层106的材料与形成方法可与第二蚀刻停止层74以及第一金属层间介电层76的材料与形成方法相似，于此不再赘述。然后，在顶介电层106与第四蚀刻停止层104中形成介层窗110a与110b，以分别与双重金属镶嵌结构100a1与100b电性连接。接着，在介层窗110a与110b上分别形成接垫120a与120b。接垫120a与120b的材料可以包括铝。然后，再形成保护层130。保护层130的材料可以包括氮化硅。在一实施例中，保护层130包括氮化硅层122、氧化硅层124与氮化硅层126。其后，在保护层130中形成顶通孔(TV)140a与140b。介层窗110a与110b、接垫120a与120b以及保护层130可以用任何已知的方法来形成，于此不再赘述。

在以上的实施例中，是以存储组件与第一金属层(第一导线)设置在相同的水平高度为例来说明。然而，在其他的实例中，存储组件可以是与顶层金属层下方的任何层金属层(例如是第二层金属层、第三层金属层等)设置在相同的水平高度。

请参照图3，举例来说，在形成第一金属层(第一导线)M1以及第二内层介电层60a之后，先形成金属层间介电层76a。接着，在金属层间介电层76a中形成第一介层窗V1。其后，依照前述方法形成存储组件50，再形成金属层间介电层76b。然后，于金属层间介电层76b中形成第二金属层M2。之后，再依照上述方法形成第三蚀刻停止层94及其后续工艺，以完成半导体组件的制作。在本实施例中，存储组件50的顶面与第二金属层M2的顶面的水平高度大致相同，或大致共平面。

本发明实施例将存储组件与导线(金属层)设置在半导体组件中的相同水平高度，并且存储组件的高度与导线的高度大致相同。因此，存储组件上介层窗开口与导线上的介层窗开口的高度差异小。故，在形成存储组件上介层窗开口与导线上的介层窗开口的蚀刻工艺可以通过单一步骤来控制。此外，存储组件上介层窗与导线上的介层窗大致具有相同的尺寸。再者，介层窗与导线之间，或是与存储组件之间具有相当小的接触电阻。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (10)

1.一种半导体组件的制造方法，其特征在于包括：

在衬底中形成多个掺杂区；

在所述衬底上形成第一介电层；

在所述第一介电层中形成与所述多个掺杂区连接的多个第一接触窗与第二接触窗；

在所述第一介电层上形成存储组件，其中所述存储组件与所述第二接触窗电性连接；

在所述第一介电层上形成第二介电层，其中所述第二介电层环绕在所述存储组件周围；以及

在所述第二介电层中形成导线，其中所述导线的顶面与所述存储组件的顶面在相同水平高度，且所述导线与所述多个第一接触窗电性连接。

2.根据权利要求1所述的半导体组件的制造方法，还包括以化学机械抛光工艺对所述第二介电层进行平坦化工艺。

3.根据权利要求1所述的半导体组件的制造方法，还包括：

在所述第二介电层上形成蚀刻停止层；

在所述蚀刻停止层上形成第一金属层间介电层；以及

在所述第一金属层间介电层以及所述蚀刻停止层中形成第一双重金属镶嵌结构与第二双重金属镶嵌结构，其中所述第一双重金属镶嵌结构与所述导线连接，所述第二双重金属镶嵌结构与所述存储组件连接。

4.根据权利要求3所述的半导体组件的制造方法，其中所述导线包括：

主线部，沿第一方向延伸；以及

多个延伸部，沿着第二方向延伸，沿着所述第一方向排列，且连接所述主线部以及所述多个第一接触窗。

5.一种半导体组件，其特征在于包括：

多个掺杂区，位于衬底中；

第一介电层，位于所述衬底上；

多个第一接触窗与第二接触窗，位于所述第一介电层中，且与所述多个掺杂区连接；

第二介电层，位于所述第一介电层上；

存储组件，位于所述第二介电层中，其中所述存储组件与所述第二接触窗电性连接；以及

导线，位于所述第二介电层中，其中所述导线与所述多个第一接触窗电性连接，且所述导线的顶面与所述存储组件的顶面在相同的水平高度。

6.根据权利要求5所述的半导体组件，其中所述第二介电层的顶面与所述导线的所述顶面以及所述存储组件的顶盖层的顶面共平面。

7.根据权利要求6所述的半导体组件，其中所述导线与所述多个第一接触窗物理性接触；所述存储组件与所述第二接触窗物理性接触。

8.根据权利要求7所述的半导体组件，还包括：

蚀刻停止层，位于所述第二介电层上；

第一金属层间介电层，位于所述蚀刻停止层上；以及

第一双重金属镶嵌结构与第二双重金属镶嵌结构，位于所述第一金属层间介电层以及所述蚀刻停止层中，其中所述第一双重金属镶嵌结构与所述导线连接，所述第二双重金属镶嵌结构与所述存储组件连接。

9.根据权利要求8所述的半导体组件，其中所述第二双重金属镶嵌结构穿过所述存储组件的所述顶盖层，且与所述顶盖层下方的电极层电性连接。

10.根据权利要求5所述的半导体组件，还包括：

金属层，设置于所述导线与所述存储组件下方，且与所述第一接触窗物理性接触；以及

多数个介层窗，设置于所述金属层与所述导线之间，及所述金属层与所述存储组件之间。

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