JP2008536300A - 導電性フィーチャへの接点を作る際の誘電体オーバーエッチングを低減するための方法 - Google Patents

導電性フィーチャへの接点を作る際の誘電体オーバーエッチングを低減するための方法 Download PDF

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Abstract

本発明の第１の好ましい実施形態において、導電性フィーチャが第１の誘電体エッチング停止層上に形成され、第２の誘電材料が導電性フィーチャ上およびその間に堆積される。第１の誘電体と第２の誘電体との間で選択的な導電性フィーチャへのバイアエッチングは、誘電体エッチング停止層上で停止し、オーバーエッチングを制限する。第２の実施形態において、複数の導電性フィーチャが減法的なパターン形成およびエッチングプロセスで形成され、誘電性充填材で満たされ、次に形成された表面が導電性フィーチャおよび誘電性充填材を同時露出する。誘電体エッチング停止層が表面に堆積させられ、次に第３の誘電体が誘電体エッチング停止層を覆う。第３の誘電体を貫通して接点がエッチングされると、この選択的エッチングは、誘電体エッチング停止層上で停止する。第２のエッチングが導電性フィーチャへの接点を作る。

Description

本発明は、導電性フィーチャ (feature)への接点を作る際の誘電体オーバーエッチングを低減するための方法に関する。この方法は、異なる誘電材料間のエッチング選択性を利用する。
本願は、本願と同日付で出願され本願明細書において参照により援用されている、ダントンらの米国特許出願第１１／０９０，５２６号（代理人整理番号：ＭＡ−１３８）「平坦な表面における誘電体エッチング停止を用いて誘電体オーバーエッチングを低減するための方法」（特許文献１）に関する。
半導体デバイスにおいて、例えばバイアを介して、誘電材料により被覆されるラインのような導電性フィーチャへの電気的接点を作るために、誘電材料を貫通してエッチングすることが知られている。ひとたび空隙がエッチングされ、導電性ラインの一部が露出されると、空隙はタングステンのような導電性材料で満たされる。
エッチングは、理想的には、埋設された導電性フィーチャと位置合わせされる。エッチング剤は一般に、エッチングされる誘電材料と導電性フィーチャの材料との間で選択的であり、従って、導電性フィーチャに達すると停止する。エッチングが位置ずれしていれば、エッチングされた領域のある部分は、導電性フィーチャに当たらず、代わりに導電性フィーチャを過ぎて充填誘電体中にまで進行し、過度なオーバーエッチングが位置ずれ領域において生じ得る。このオーバーエッチングは、別のレベルにおける導電性フィーチャに達することがあり、バイアが満たされる場合に、好ましくない短絡を引き起こす。位置ずれによる過度なオーバーエッチングを回避するため、接点が作成される領域において導電性フィーチャを広げて、ランディングパッドと呼ばれることがあるより広いエリアを形成するのが通常である。
しかし、密集したアレイ中でのランディングパッドの使用は、デバイス密度を低下させることがある。従って、密度を損なったり過度なオーバーエッチングの危険を冒したりすることなく、埋設された導電性フィーチャへの電気的接点を作るために誘電材料を貫通してエッチングすることが望ましい。
米国特許出願第１１／０９０，５２６号 米国特許出願第１０／３２６，４７０号 米国特許出願第１０／９５５，５４９号 米国特許出願第１０／９５４，５７７号 米国特許出願第１１／０１５，８２４号 米国特許出願第１０／７２８，４３６号 米国特許出願第１０／８１５，３１２号 米国特許第６，０３４，８８２号 米国特許出願第０９／９２７，６４８号 米国特許出願第１０／３３５，０８９号 米国特許出願第１０／７２８，２３０号 米国特許出願第１０／９５５，３８７号 米国特許第５，９１５，１６７号 米国特許第６，８５６，５７２号 米国特許出願第１０／３３５，０７８号 米国特許出願第１０／４０３，７５２号 米国特許出願第１０／４０３，８４４号 米国特許出願第１０／７２８，４３７号 米国特許出願第１０／７２８，４５１号
本発明は、添付の特許請求の範囲により定義され、このセクション中の何もそれらの請求項に対する限定と解されるべきではない。一般に、本発明は、導電性フィーチャへの接点を作る際の過度な誘電体オーバーエッチングを防止する方法に関する。
本発明の第１の態様は、誘電体オーバーエッチングを低減するための方法を規定し、この方法は、導電性材料または半導体材料の層またはスタックを堆積させるステップと、複数の導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、実質的に平坦な表面上に第１の誘電材料の層を直接堆積させるステップと、導電性フィーチャまたは半導体フィーチャの上部に第２の誘電材料を堆積させるステップであって、第１の誘電体層は導電性フィーチャまたは半導体フィーチャの上部または下部にある、ステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の材料上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、を含む。
本発明の別の態様は、誘電体オーバーエッチングを低減するための方法を規定し、この方法は、第１の誘電材料の層を形成するステップと、第１の誘電材料の上部にありかつこれと接触する導電性フィーチャまたは半導体フィーチャを形成するステップと、導電性フィーチャまたは半導体フィーチャの上部にありかつこれと接触する第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、を含む。
好ましい実施形態は、誘電体オーバーエッチングを低減するための方法を規定し、この方法は、導電性材料または半導体材料の層またはスタックを堆積させるステップと、導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、導電性フィーチャまたは半導体フィーチャの上部およびそれらの間に第１の誘電性充填材を堆積させるステップと、第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャを同時露出させるために平坦化して、実質的に平坦な表面を形成するステップと、誘電体エッチング停止層を平坦な表面上に直接堆積させるステップと、誘電体エッチング停止層上に第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第２の誘電材料と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャのいくつかの部分を露出するために誘電体エッチング停止層の一部をエッチングするステップと、を含む。
本発明の別の態様は、誘電体オーバーエッチングを低減するための方法を規定し、この方法は、導電性材料または半導体材料の層またはスタックを基板上部に堆積させるステップと、ギャップにより分離された複数の導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料をパターン形成およびエッチングするステップと、ギャップを第１の誘電性充填材で満たすステップと、第２の誘電材料を第１の誘電性充填材上に直接堆積させるステップと、第３の誘電材料を導電性フィーチャまたは半導体フィーチャ上部に堆積させるステップと、第３の誘電材料中に空隙をエッチングするステップであって、エッチングは第３の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第２の誘電材料上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、を含む。
本発明の別の好ましい実施形態は、モノリシックな三次元アレイにおいてデバイスレベルを接続するバイアを形成するための方法を規定し、この方法は、基板上部の第１のデバイスレベル中に第１の導電性フィーチャを形成するステップと、第１の導電性フィーチャと接触する第１の誘電体エッチング停止層を形成するステップと、第１の導電性フィーチャ上部に第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、第１の導電性フィーチャの一部を露出させるステップと、空隙内にバイアを形成するステップであって、バイアは第１の導電性フィーチャのうちの１つへの電気的接点を作る、ステップと、第１のデバイスレベル上部に少なくとも第２のデバイスレベルをモノリシックに形成するステップと、を含む。
本発明のさらに別の態様は、モノリシックな三次元アレイにおいてデバイスレベルを接続するバイアを形成する方法を規定し、この方法は、基板上部の第１の高さに第１の導電性フィーチャを形成するステップと、第１の導電性フィーチャと接触する第１の誘電体エッチング停止層を形成するステップと、第１の導電性フィーチャの上部に第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、第１の導電性フィーチャの一部を露出させるステップと、空隙内にバイアを形成するステップであって、バイアは第１の導電性フィーチャのうちの１つへの電気的接点を作る、ステップと、第１の高さの上部の第２の高さに第１のデバイスレベルをモノリシックに形成するステップと、第１のデバイスレベルの上部に第２のデバイスレベルをモノリシックに形成するステップと、を含む。
本願明細書で説明される本発明の態様および実施形態の各々は、単独または互いに組み合わせて用い得る。
好ましい態様および実施形態を添付図面を参照して以下に説明する。
半導体デバイスにおいて、導体が誘電材料により覆われている場合に、導体への電気的接点を作ることが必要なことがよくある。図１ａに目を向けると、例えば、金属導体１２への電気的接点を作るバイアが形成されることになっていると想定する。金属導体１２が、誘電体１０上に形成され、次に誘電体１４で覆われる。導体８が、より低いレベルに形成される。二酸化ケイ素は、頻繁に用いられる高品質な誘電体である。この例では、誘電体１０および１４は両方とも二酸化ケイ素であると想定する。
金属導体１２の幅Ｗは、半導体デバイスにおいて形成され得るパターン形成されたフィーチャまたはギャップの最小サイズであるフィーチャサイズであり得る。フィーチャサイズは、フォトリソグラフィの制約および他の制約により制限される。半導体デバイスの密度を最大化することが一般に望ましい。
図１ｂは、空隙１６が誘電体１４中にエッチングされるエッチングステップの初期段階を示す。この例では、空隙１６の幅もまた、フィーチャサイズであるＷである。空隙１６および金属導体１２が若干位置ずれしているのが見て取れる。
エッチングが進むにつれ、図１ｃに示されているように、エッチングは金属導体１２に達する。エッチング剤は、エッチングが金属導体１２で停止し、金属導体１２自体はごくわずかエッチングされるか全くエッチングされないように、選択的なものが選ばれる。しかし、わずかな位置ずれのため、エッチングの一部は金属導体１２に当たらず、エッチングングが進行して深いオーバーエッチング２０を作り出す。このオーバーエッチングは導体８に達し、空隙１６が導電性材料で満たされている場合に、導体８と導体１２との間で短絡を形成する。金属導体１２の高さが非常に小さければ、生じる過度なオーバーエッチングの危険性は特に深刻である。
深いオーバーエッチングを回避する最も普通のやり方は、接点が作られることになる箇所において金属導体１２を広げることである。図２ａは、金属導体１２の平面図を示し、この金属導体は、その長さ方向に幅Ｗを有し、接点が作られるより広いランディングパッド２２を有する。図２ｂは、図１ｃのエッチングを示し、ランディングパッド２２の増大された幅が多少の位置ずれをあらかじめ考慮に入れ、結果としてオーバーエッチングが全く生じないことが見て取れる。
接点エッチング時の位置ずれ公差を改善する別の方法は、スペーサを形成することである。例えば、図３ａに示されているように、ポリシリコンゲート２６および誘電性スペーサ２８を有するトランジスタが形成される。（ＳおよびＤは、トランジスタのソースおよびドレインを示す。）スペーサ２８は、図３ｂに示されているように、異なる誘電材料、例えば窒化ケイ素の薄層２８をポリシリコンゲート２６上に堆積させることによって形成できる。（この議論において、多結晶シリコンは、ポリシリコンと呼ばれる。）異方性エッチングが続き、これは垂直方向に優先的にエッチングし、サイドエッチングは、非常に少ないか皆無である。異方性エッチング後、窒化ケイ素が水平表面から除去され、図３ｃに示されているように、スペーサ２８中にのみ残留する。図３ａに戻ると、二酸化ケイ素３２がポリシリコンゲート２６を覆っている。ゲート２６への接点を形成するためにエッチングが実行される場合、エッチングは、示されているように、わずかに位置ずれすることがある。スペーサ２８は、ゲートを効果的に広げるが、二酸化ケイ素を高速でエッチングする一方で、窒化ケイ素スペーサ２８およびポリシリコンゲート２６双方を非常に低速でエッチングする高度に選択性のエッチング剤を用いることができる。
しかし、密に詰め込まれた導電性ラインのセットにおいて、ランディングパッドまたは誘電性スペーサを各ライン上に含めることは、ラインが形成できるピッチを増大させて、密度を減少させる。（ピッチは、繰り返しパターンの同じフィーチャの隣接する出現間の距離、例えば、１本のラインの中心から次のラインの中心までの距離である。）
そのような密なピッチの導電性ラインのセットは、例えば、２００２年１２月１９日に出願され、その後放棄され、以下‘４７０出願と呼ばれ、本願明細書において参照により援用されているHernerらの米国特許出願第１０／３２６，４７０号「An Improved Method for Making High Density Nonvolatile Memory 」（特許文献２）のモノリシックな三次元メモリアレイ中に形成される。関連するメモリが、２００４年９月２９日に出願され、以下‘５４９出願と呼ばれるHernerの米国特許出願第１０／９５５，５４９号「Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States 」（特許文献３）、２００４年９月２９日に出願され、以下‘５７７出願と呼ばれるHernerらの米国特許出願第１０／９５４，５７７号「Junction Diode Comprising Varying Semiconductor Compositions」（特許文献４）、および２００４年１２月１７日に出願されたHernerらの米国特許出願第１１／０１５，８２４号「Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode」（特許文献５）に記載されている。これら特許出願は、全て本願明細書において参照により援用されている。密なピッチで形成された導体への接点を作るという問題は、電気的接点が複数のメモリレベルの間で形成されなければならないこれらのメモリにおいて特に深刻である。
本発明の方法は、ランディングパッド、スペーサ、または密度の低下を要求するどのような他の方法も必要とすることなく、誘電体で覆われた導電性フィーチャへの電気的接点を作ることを可能にする。
図４ａに目を向けると、形成は、誘電材料４０、例えば窒化ケイ素上で始まる。いくらかの導電性材料４４が、窒化ケイ素４０上に堆積させられる。この例において、導電性材料４４はタングステンとして説明されるが、金属、金属窒化物、金属ケイ化物、ドープされた半導体等の他の導電性材料を代わりに用い得ることが理解されよう。例えば窒化チタンの接着層４２が、タングステン層４４と窒化ケイ素層４０との間に介在し得る。次に、タングステン層４４およびチタン窒化物層４２は、導電性フィーチャ４６、この例では断面で示されている微細なピッチラインのセット、を形成するためにパターン形成およびエッチングされる。いくらかの少量のオーバーエッチングが生じることがあり、窒化ケイ素層４０中に多少の凹部（図示せず）を作り出す。
次に、図４ｂに目を向けると、誘電材料４８、好ましくは二酸化ケイ素が、ライン４６の上およびその間に堆積されて、それらのライン間のギャップを満たし、それらのラインを覆う。空隙５０を形成するためにエッチングが開始され、この空隙中で電気的接点が形成され、ラインの１つ、４６Ａへの電気的接点が作られる。空隙５０およびライン４６Ａが若干位置ずれしているのが見て取れる。
図４ｃは、空隙５０のエッチングが完了した時の構造を示す。二酸化ケイ素４８とライン４６Ａのタングステンとの間で選択的であり、二酸化ケイ素４８と窒化ケイ素層４０との間でも選択的であるエッチング剤が用いられた。従って、エッチングは、これらの層のうちのいずれかに達した時に停止する。万一位置ずれがあれば、オーバーエッチング５２の量は限定される。しかし、オーバーエッチング５２は、窒化ケイ素層４０において停止し、従って、下にある導電性層に達して望ましくない電気短絡を引き起こすことはないことが保証される。
本発明の範囲内に入る多くの変形例が考えられる。示された例において、第１の誘電体層４０が窒化ケイ素であるのに対して、第２の誘電材料４８は二酸化ケイ素である。これらの材料は逆にすることができ、または、異なる誘電材料、例えば、とりわけ酸窒化ケイ素、炭化ケイ素、ドープされていない非結晶または多結晶シリコンをどちらの層としても用い得る。唯一の要件は、２つの誘電材料間にある程度のエッチング選択性があることである。
図４ａ〜図４ｃにおいて、窒化ケイ素層４０は比較的厚く示された。この厚い層は、図４ｄに示されているような、より薄い層で置き換えることができ、このより薄い層は、何か他のより厚い誘電体５４、例えば二酸化ケイ素の上に形成される。層４０は、好ましくは、約２００〜約１２００オングストローム、最も好ましくは、約７００〜約８００オングストロームである。説明されたばかりの実施形態について、誘電体、エッチング剤、およびエッチング条件は、誘電体４８（この例においては二酸化ケイ素）と誘電体４０（この例においては窒化ケイ素）との間のエッチング選択性が少なくとも約４：１であるように選択されることが好ましい。
図４ａ〜図４ｃの例は、減法的方法によるタングステンライン４６の形成を説明した。そのような方法において、ラインを形成するために導電性材料が堆積させられ、パターン形成され、エッチングされる。必要であれば、ライン４６は、代わりにダマシン法により形成され得る。
説明されたばかりの実施形態において、誘電体オーバーエッチングは、第１の誘電材料の層を形成するステップと、第１の誘電材料の上部にありかつこれと接触する導電性フィーチャまたは半導体フィーチャを形成するステップと、導電性フィーチャまたは半導体フィーチャの上部にありかつこれと接触する第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、を含む方法により低減される。
この例の導電性フィーチャは密なピッチのラインであり、明らかに、代わりにどのような他の形状も形成できる。
図５ａ〜図５ｃは、別の実施形態を例示する。製造は、誘電材料６０、好ましくは二酸化ケイ素上で始まる。導電性材料またはスタックが、誘電材料６０、例えば窒化チタン層６２およびタングステン層６４（明らかに、他の導電性材料またはスタックを用いることができる）の上に堆積される。次に、タングステン層６４および窒化チタン層６２は、パターン形成およびエッチングされ、導電性のパターン形成されたフィーチャ６６、この例においてはラインにされる。この時点で結果として生じる構造が図５ａに示されている。
次に、図５ｂに示されているように、誘電性充填材６８、好ましくは二酸化ケイ素が、ライン６６の上およびそれらの間に堆積され、それらの間のギャップを満たす。例えば化学機械的平坦化（ＣＭＰ）による平坦化ステップが次に実行されて、あふれた二酸化ケイ素６８を除去し、ライン６６および二酸化ケイ素６８を同時露出し、実質的に平坦な表面７０を形成する。この時点で結果として生じる構造が図５ｂに示されている。
図５ｃに目を向けると、次に薄い誘電体エッチング停止層７２、好ましくは窒化ケイ素が、実質的に平坦な表面７０上に堆積される。この層は、厚さが約１００〜約１０００オングストローム、好ましくは、約５００オングストロームである。最後に、誘電材料７４、好ましくは二酸化ケイ素が、窒化ケイ素エッチング停止層７２上に堆積される。二酸化ケイ素７４中に空隙７６をエッチングしてライン６６のうちの１つのタングステン層６４への接点を作るために、エッチングステップが実行される。示されているように、いくらかの位置ずれがあり得る。エッチングは、窒化ケイ素エッチング停止層７２上で停止する。窒化ケイ素エッチング停止層７２をエッチングにより除去して、示されているように、ライン６６の最上部を露出させるために、第２のエッチングが実行される。位置ずれ領域において、窒化ケイ素エッチングは、二酸化ケイ素充填材６８上で停止する。説明されたばかりの実施形態について、誘電体、エッチング剤、およびエッチング条件は、誘電体７４（この例においては二酸化ケイ素）と誘電体７２（この例においては窒化ケイ素）との間のエッチング選択性が少なくとも約６：１であるように選択されることが好ましい。
説明されたばかりの実施形態において、誘電体オーバーエッチングは、導電性材料または半導体材料の層またはスタックを堆積させるステップと、導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックにパターン形成およびエッチングするステップと、導電性フィーチャまたは半導体フィーチャの上部およびそれらの間に第１の誘電性充填材を堆積させるステップと、第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャを同時露出させるために平坦化して、実質的に平坦な表面を形成するステップと、誘電体エッチング停止層上に平坦な表面を直接堆積させるステップと、誘電体エッチング停止層上に第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第２の誘電材料と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャのいくつかの部分を露出するために誘電体エッチング停止層の一部をエッチングするステップと、を含む方法により制限される。
説明されたばかりの実施形態において、導電性フィーチャは金属で作られた。どのような導電性材料、例えばドープされた半導体材料あるいは導電性ケイ化物または窒化物も、代わりに用い得る。そのような材料は、単独またはスタックで堆積され得る。
要約すると、説明された実施形態の各々は、誘電体オーバーエッチングを低減するための方法であり、この方法は、導電性材料または半導体材料の層またはスタックを堆積させるステップと、複数の導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックにパターン形成およびエッチングするステップと、実質的に平坦な表面上に第１の誘電材料の層を直接堆積させるステップと、導電性フィーチャまたは半導体フィーチャの上部に第２の誘電材料を堆積させるステップであって、第１の誘電体層は導電性フィーチャまたは半導体フィーチャの上部または下部にある、ステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の材料上で停止する、ステップと、導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、を含む。
タングステン導体との電気的接点の形成時の過度な誘電体オーバーエッチングを防止するために本発明の実施形態を用いて形成されたモノリシックな三次元メモリアレイの例を示す。完全を期して、この例は、材料、寸法、条件、およびプロセスステップを含む多くの詳細を含んでいる。結果が依然として本発明の範囲内に入る一方で、これらの詳細の多くを修正、増大、または省略し得ることが当業者には理解できよう。この例は、例示としてのみ提供される。
説明されるモノリシックな三次元メモリアレイは、‘４７０出願、‘５４９出願、および‘５７７出願において説明されたものと同様である。話を簡潔にするため、そして本発明を曖昧にすることを回避するために、それらの出願中において提示された詳細のすべてが含まれるわけではない。しかし、‘４７０出願、‘５４９出願、または‘５７７出願のうちのいずれの教示も除外されることを意図するものでは全くないことが理解できよう。
実施例
単一のメモリレベルの製造が説明される。付加的なメモリレベルを積み重ねることができ、各メモリレベルは、その下にあるメモリレベルの上にモノリシックに形成される。
図６ａに目を向けると、メモリの形成は、基板１００から始まる。この基板１００は、単結晶シリコン、シリコン−ゲルマニウムまたはシリコン−ゲルマニウム−炭素のようなIＶ−ＩＶ合金、ＩＩＩ−Ｖ合金、ＩＩ−ＶＩＩ合金、そのような基板上のエピタキシャル層、あるいは何か他の半導体材料などの、技術的に知られているどのような半導体の基板でもあってもよい。基板は、その内部に作製された集積回路を含み得る。
絶縁層１０２が基板１００上に形成される。絶縁層１０２は、酸化ケイ素、窒化ケイ素、強誘電性膜、Ｓｉ−Ｃ−Ｏ−Ｈ膜、または何か他の適切な絶縁材とすることができる。この例では、絶縁層１０２は二酸化ケイ素であり、この層は、例えば、厚さが約３０００オングストロームである。
第１のルーティング層Ｒ１が形成され、付加的な誘電体１０２で覆われる。導体Ｒ２の第２のルーティング層も同様に形成される。
しかし、導体Ｒ２の形成の前に、誘電体エッチング停止層９８が絶縁層１０２上に堆積される。他の誘電材料を代わりに用いることができるが、誘電体エッチング停止層９８は、好ましくは窒化ケイ素である。誘電体エッチング停止層９８は、厚さが約２００オングストローム〜約１２００オングストロームであり、好ましくは約７００〜約８００オングストロームである。導体Ｒ２が誘電体エッチング停止層９８上に形成される。導体Ｒ２をエッチングするステップの間に、窒化ケイ素層９８内への多少のオーバーエッチングが生じ得る。話を簡潔にするため、このオーバーエッチングは示されていない。付加的な絶縁材料１０２が、導体Ｒ２間およびそれらの上に堆積される。図６ａは、この時点に現れる構造を示す。
図６ｂに目を向けると、第１の導体２００が絶縁層１０２上に形成される。導電層１０６の付着を助長するために、絶縁層１０２と導電層１０６との間に接着層１０４が含まれてもよい。接着層１０４として好ましい材料は、窒化タンタル、窒化タングステン、チタンタングステン、スパッタリングされたタングステン、窒化チタン、またはこれらの材料の組み合わせである。上から覆っている導電層１０６がタングステンであれば、接着層１０４において使用するために窒化チタンが好ましい。接着層１０４は、厚さが約２０〜約５００オングストローム、好ましくは約２００オングストロームである。（スペースを節約するため、基板１００は図６ｂおよびそれ以降の図において省略されているが、その存在は想定されている。）
堆積される次の層は、導電層１０６である。導電層１０６は、タンタル、チタン、タングステン、銅、コバルト、またはそれらの合金を含む、技術的に知られている任意の導電材料を含み得る。窒化チタンを用いることができる。導電層は、厚さが約２００〜約２０００オングストローム、好ましくは約１５００オングストロームである。
導体レールを形成するすべての層がひとたび堆積されると、図６ｂにおいて断面で示されている実質的に平行かつ実質的に共面の導体２００を形成するために任意の適切なマスキングおよびエッチングプロセスを用いて層がパターン形成およびエッチングされる。好ましい実施形態において、フォトレジストが堆積され、フォトリソグラフィによりパターン形成され、層がエッチングされ、次に標準の処理技法を用いてフォトレジストが除去される。
次に、誘電材料１０８が導体レール２００上およびその間に堆積される。誘電材料１０８は、二酸化ケイ素のような任意の既知の電気絶縁材料であり得る。
最後に、導体レール２００の上の余分な誘電材料１０８が除去され、誘電材料１０８により分離された導体レール２００の上部が露出され、実質的には平坦な表面１０９が残される。結果として生じる構造が図６ｂに示されている。平坦な表面１０９を形成するための余分な誘電体のこの除去は、ＣＭＰまたはエッチバックのような技術的に知られた任意のプロセスにより実行できる。この段階で、複数の実質的に平行な第１の導体が、基板１００上の第１の高さに形成されている。
次に、図６ｃに目を向けると、完成された導体レール２００上に垂直な半導体柱が形成される。導電性材料１０６がタングステンであれば、好ましくは窒化チタンの障壁層１１０を、導体レール２００の平坦化後に堆積させるのが好ましい。この層は、どのような従来のやり方でも形成できる。その厚さは、例えば、約２０〜約５００オングストロームである。障壁層１１０の厚さは、好ましくは約２００オングストロームである。
次に、柱内にパターン形成される半導体材料が堆積される。半導体材料は、シリコン、シリコン−ゲルマニウム、シリコン−ゲルマニウム−炭素、ゲルマニウム、または他の適切な半導体もしくは合金であり得る。シリコンは、産業上一般に用いられ、従って、話を簡潔にするため、この説明は半導体材料をシリコンと呼ぶが、他の材料が代用され得ることが理解できよう。
好ましい実施形態において、半導体柱は、第１の導電率タイプの下部高濃度ドープ領域および第２の導電率タイプの上部高濃度ドープ領域を含む接合ダイオードである。上部領域と下部領域との間の中間領域は、第１または第２の伝導率タイプのいずれか一方の真性または低濃度ドープ領域である。図７ａのダイオードは、Ｎ＋（高濃度ドープｎ形）シリコンの下部領域１１２、真性領域１１４、およびＰ＋上部領域１１６を有する。図７ｂのダイオードは逆であり、Ｐ＋シリコンの下部領域１１２、真性領域１１４、およびＮ＋上部領域１１６を有する。中間領域は、真性、または意図的にドープされていないが、実施形態によっては低濃度にドープされることがある。ドープされていない領域は、完全に電気的に中性であることは決してなく、あたかもわずかにｎドープまたはｐドープされているかのような挙動をこの領域にさせる欠陥または不純物を常に有している。そのようなダイオードは、ｐ−ｉ−ｎダイオードと見なすことができる。
層１１２、１１４、および１１６の堆積およびドーピングは、本願明細書において援用されている特許出願に記載されているように、多くの従来方法を用いて達成できる。好ましい実施形態において、高濃度ドープ領域１１２は、シリコン堆積の間、ドナー気体を流すことによりリンのようなｎ形ドーパントを用いたドーピングによってその場で (in situ)形成される。所望の厚さの層１１２がひとたび形成されると、ドナー気体の流れが停止され、シリコンの所望の厚さの残り（以下のＣＭＰステップで失われる犠牲厚さに加えて、層１１４および層１１６の厚さ）は、ドープされずに堆積される。この好ましい実施形態において、高濃度ドープ層１１６は、後に実行されるイオン注入ステップにより形成され、従って、この時点ではまだ形成されておらず、図６ｃには示されていない。
図６ｄに目を向けると、堆積された半導体層１１４および１１２が、障壁層１１０と共に半導体柱３００を形成するためにエッチングおよびパターン形成される。半導体柱３００は、各半導体柱３００が導体２００上に形成されるように、導体２００とほぼ同じピッチおよびほぼ同じ幅を有するべきである。多少の位置ずれは許容され得る。半導体柱３００は、任意の適切なマスキングおよびエッチングプロセスを用いて形成できる。
両方とも本発明の譲受人により所有され、本願明細書において参照により援用されている、２００３年１２月５日に出願されたChenの米国特許出願第１０／７２８，４３６号「Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting」（特許文献６）、または２００４年４月１日に出願されたChenの米国特許出願第１０／８１５，３１２号「Photomask Features with Chromeless Nonprinting Phase Shifting Window」（特許文献７）に記載されているフォトリソグラフィ手法は、本発明によるメモリアレイの形成に用いられるどのフォトリソグラフィステップを実行するためにも有利に用い得る。
誘電材料１０８は、半導体柱３００の上およびそれらの間に堆積させられてそれらの間のギャップを満たす。誘電材料１０８は、二酸化ケイ素のような任意の既知の電気絶縁材料であり得る。
次に、柱３００上の誘電材料が除去されて、誘電材料１０８により分離された柱３００の上部が露出され、実質的に平坦な表面が残される。余分な誘電体のこの除去は、ＣＭＰまたはエッチバックのような技術的に知られた任意のプロセスにより実行できる。高濃度ドープ上部領域１１６のイオン注入は、この例ではＰ＋領域を形成するためにｐ形ドーパントを用いてこの時点で実行されるべきである。
要望があれば、誘電破壊アンチヒューズとして働く誘電層１１８を各柱３００上に形成できる。この誘電層１１８は、例えば、熱またはプラズマ酸化による酸化方法によって形成できる。代わりに、誘電破壊アンチヒューズを堆積させることができる。層は、窒化ケイ素、酸化ケイ素、酸窒化ケイ素、または何か他の適切な誘電材料とすることができる。図６ｄは、この時点での構造を示す。
上から覆っている導体は、下にある導体と同じやり方で形成できる。上から覆っている導体は、第１の導体の高さよりも上の高さで形成され、第１の導体と異なる方向、好ましくは第１の導体に実質的に直角な方向に延びる。各メモリセルは、第１の導体の一部、第１の柱の１つ、誘電破壊アンチヒューズの１つ、および第２の導体の１つの一部を含む。結果として生じる構造は、メモリセルの底部または第１のレベルである。付加的なメモリレベルは、‘４７０出願および本願明細書において援用されているその他の参考文献に記載されているように、第１のメモリレベルの上にモノリシックに形成することができ、モノリシックな三次元メモリアレイを形成する。例えば、第２の複数の柱を上方導体の上に形成することができ、それらの上に第３の複数の導体を形成することができる。１つのメモリレベルの上方導体は、上から覆っているメモリレベルの下方導体として働くことができ、または、それらの間にレベル間誘電体を形成できる。
図８は、２つのメモリレベル、Ｍ１およびＭ２が完成された後のアレイの断面図を示す。第１のメモリレベルＭ１は、下部導体２００、柱３００、および上部導体４００を含んでいる。第２のメモリレベルＭ２は、下部導体５００、柱６００、および上部導体７００を含んでいる。示されたアレイにおいて、メモリレベルＭ１およびＭ２は、導体を共有しない。現実には、当然、各メモリレベルは、図８に示されているよりも多くのメモリセルを含む。
電気接続は、メモリレベルＭ２の下部導体５００からアレイ下方の導体Ｒ２に作られなければならない。この接続を形成するために、介在する誘電体中に空隙がエッチングされる。エッチングは、Ｒ２導体の１つである導体１６０上で停止することを意図している。エッチングが実行され、万一位置ずれがある場合には、エッチングは、導体１６０の直下に形成された誘電体エッチング停止層９８上で停止する。従って、このエッチングは、進行して下にある層への意図せぬ接続を行うことができない。
空隙は、導電性材料で満たされる。好ましい実施形態において、空隙は、メモリレベルＭ２の下部導体５００が形成される同じ堆積ステップの間に満たされ、従って、同じ材料で形成される。下部導体５００およびバイア１５０はその場合連続している。
図９に目を向けると、要望があれば、本発明の方法は、オーバーエッチングを防止するために、描かれたアレイ中の他のポイントで用い得る。接続が、上方からメモリレベルＭ１の下部導体２００へ、またはメモリレベルＭ２の下部導体５００へ作られるのであれば、例えば窒化ケイ素の誘電体エッチング停止層９８を、例えばこれらの導体のセットの各々の直下に形成できる。この誘電体エッチング停止層９８は、これらの導体２００および５００を覆っている誘電材料とは異なる誘電材料で形成されれば、それらの導体への接点を作るために誘電体エッチングが実行される場合に、誘電体オーバーエッチングを制限するのに役立ち得る。
図８および図９のバイア１５０は、モノリシックな三次元アレイにおけるデバイスレベルを接続している。これまで説明してきたことは、そのようなバイアを形成する方法であり、この方法は、基板上方の第１のデバイスレベルにおいて第１の導電性フィーチャを形成するステップと、第１の導電性フィーチャと接触する第１の誘電体エッチング停止層を形成するステップと、第１の導電性フィーチャ上方に第２の誘電材料を堆積させるステップと、第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、第１の導電性フィーチャの一部を露出させるステップと、空隙内にバイアを形成するステップであって、バイアは第１の導電性フィーチャのうちの１つへの電気接続を行う、ステップと、第１のデバイスレベル上方に少なくとも第２のデバイスレベルをモノリシックに形成するステップと、を含む。
前に援用されている特許出願に加え、モノリシックな三次元メモリアレイは、Johnson らの米国特許第６，０３４，８８２号「Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication」（特許文献８）、２００１年８月１３日に出願されたLee らの米国特許出願第０９／９２７，６４８号「Monolithic Three Dimensional Array of Charge Storage Devices Containing a Planarized Surface」（特許文献９）、２００２年１２月３１日に出願されたWalkerらの米国特許出願第１０／３３５，０８９号「Method for Fabricating Programmable Memory Array Structures Incorporating Series-Connected Transistor Strings 」（特許文献１０）、２００３年１２月３日に出願されたPetti らの米国特許出願第１０／７２８，２３０号「Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide」（特許文献１１）、および２００４年９月２９日に出願されたPetti らの米国特許出願第１０／９５５，３８７号「Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element」（特許文献１２）に記載されている。これらの特許および特許出願は、全て本願明細書において参照により援用されている。必要に応じ、本発明の方法は、いずれかのそのようなメモリの形成において用いることができる。
モノリシックな三次元メモリアレイは、複数のメモリレベルが、介在基板が全くないウェハのような単一基板上に形成されるものである。１つのメモリレベルを形成する層は、堆積されるか、または既存の１つまたは複数のレベルの層のすぐ上で成長させられる。対称的に、積み重ねられたメモリは、Leedy の米国特許第５，９１５，１６７号「Three DiMensional Structure Memory」（特許文献１３）におけるように、別々な基板上でメモリレベルを形成し、メモリレベルを互いに接着することにより構成されてきた。基板は、薄化されるか、または接合前にメモリレベルから除去され得るが、メモリレベルが当初別々な基板上で形成されるので、そのようなメモリは、真のモノリシックな三次元メモリアレイではない。
基板上に形成されたモノリシックな三次元メモリアレイは少なくとも、基板上の第１の高さに形成された第１のメモリレベルと、第１の高さと異なる第２の高さに形成された第２のメモリレベルとを含む。３つ、４つ、８つ、またはそれ以上のメモリレベルを、そのようなマルチレベルアレイにおいて基板上に形成することができる。
モノリシックな三次元メモリにおいてメモリレベルと基板回路との間の電気接続を有利に構成するために多くの手法を用いることができる。これらの手法のうちのいくつかは、Scheuerlein らの米国特許第６，８５６，５７２号「Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device 」（特許文献１４）、２００２年１２月３１日に出願されたScheuerlein らの米国特許出願第１０／３３５，０７８号「Programmable Memory Array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same 」（特許文献１５）、２００３年３月３１日に出願されたScheuerlein らの米国特許出願第１０／４０３，７５２号「Three-Dimensional Memory Device Incorporating Segmented Bit Line Memory Array 」（特許文献１６）、２００３年３月３１日に出願されたScheuerlein らの米国特許出願第１０／４０３，８４４号「Word Line Arrangement Having Multi-layer Word Line Segments for Three-Dimensional Memory Array」（特許文献１７）、２００３年１２月５日に出願されたCleeves らの米国特許出願第１０／７２８，４３７号「Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate」（特許文献１８）、および２００３年１２月５日に出願されたScheuerlein らの米国特許出願第１０／７２８，４５１号「High Density Contact to Relaxed Geometry Layers 」（特許文献１９）に記載されている。これらの特許および特許出願は、全て本願明細書において参照により援用されている。
本発明は、モノリシックな三次元メモリアレイの文脈において説明されてきた。しかし、当業者には明らかなように、本発明の方法は、誘電体オーバーエッチングが回避されるべきどのような文脈においても有利に用いられ得る。明らかに、そのような方法の有用性は、メモリまたは三次元デバイスに限定されるものでは決してない。
前述した詳細な説明は、本発明が取り得る多くの形態のいくつかのみを説明した。この理由から、この詳細な説明は、例示を意図するものであって、限定を意図するものではない。本発明の範囲を定義することを意図するものは、すべての同等物を含む添付の特許請求の範囲のみである。
接点エッチングが位置ずれした場合に、好ましくない誘電体オーバーエッチングがどのように生じるかを例示する断面図である。 接点エッチングが位置ずれした場合に、好ましくない誘電体オーバーエッチングがどのように生じるかを例示する断面図である。 接点エッチングが位置ずれした場合に、好ましくない誘電体オーバーエッチングがどのように生じるかを例示する断面図である。 広げられた「ランディングパッド」の使用による誘電体オーバーエッチングの防止を例示する平面図である。 そのようなランディングパッドの断面図である。 誘電体オーバーエッチングを防止するための誘電体スペーサの使用の断面図である。 誘電体スペーサの形成を例示する断面図である。 誘電体スペーサの形成を例示する断面図である。 本発明の好ましい実施形態による誘電体オーバーエッチングを低減するための誘電体エッチング停止層の使用を例示する断面図である。 本発明の好ましい実施形態による誘電体オーバーエッチングを低減するための誘電体エッチング停止層の使用を例示する断面図である。 本発明の好ましい実施形態による誘電体オーバーエッチングを低減するための誘電体エッチング停止層の使用を例示する断面図である。 本発明の別の実施形態の断面図である。 本発明の別の好ましい実施形態による誘電体オーバーエッチングを低減するための誘電体エッチング停止層の使用を例示する断面図である。 本発明の別の好ましい実施形態による誘電体オーバーエッチングを低減するための誘電体エッチング停止層の使用を例示する断面図である。 本発明の別の好ましい実施形態による誘電体オーバーエッチングを低減するための誘電体エッチング停止層の使用を例示する断面図である。 誘電体オーバーエッチングを低減するために本発明の方法に従って誘電体エッチング停止層が用いられるモノリシックな三次元メモリアレイにおける第１のメモリレベルの一部の形成を例示する断面図である。 誘電体オーバーエッチングを低減するために本発明の方法に従って誘電体エッチング停止層が用いられるモノリシックな三次元メモリアレイにおける第１のメモリレベルの一部の形成を例示する断面図である。 誘電体オーバーエッチングを低減するために本発明の方法に従って誘電体エッチング停止層が用いられるモノリシックな三次元メモリアレイにおける第１のメモリレベルの一部の形成を例示する断面図である。 誘電体オーバーエッチングを低減するために本発明の方法に従って誘電体エッチング停止層が用いられるモノリシックな三次元メモリアレイにおける第１のメモリレベルの一部の形成を例示する断面図である。 モノリシックな三次元メモリアレイ中のメモリセルにおいて用い得るダイオード構成を例示する断面図である。 モノリシックな三次元メモリアレイ中のメモリセルにおいて用い得るダイオード構成を例示する断面図である。 オーバーエッチングを防止するために本発明の方法が用いられるモノリシックな三次元メモリアレイにおいて導体間に作られた電気的接点を例示する断面図である。 オーバーエッチングを防止するために本発明の別の実施形態が用いられるモノリシックな三次元メモリアレイにおいて導体間に作られた電気的接点を例示する断面図である。

Claims (43)

  1. 誘電体オーバーエッチングを低減するための方法であって、
    導電性材料または半導体材料の層またはスタックを堆積させるステップと、
    複数の導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、
    実質的に平坦な表面上に第１の誘電材料の層を直接堆積させるステップと、
    導電性フィーチャまたは半導体フィーチャの上部に第２の誘電材料を堆積させるステップであって、第１の誘電体層は導電性フィーチャまたは半導体フィーチャの上部または下部にある、ステップと、
    第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の材料上で停止する、ステップと、
    導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、
    を含む方法。
  2. 請求項１記載の方法において、
    第１の誘電材料を堆積させるステップの前に、実質的に平坦な表面が、第３の誘電材料および導電性フィーチャまたは半導体フィーチャを同時露出する方法。
  3. 請求項２記載の方法において、
    実質的に平坦な表面を形成するステップが、ＣＭＰによる平坦化を含む方法。
  4. 請求項１記載の方法において、
    導電性材料または半導体材料の層またはスタックが、第１の誘電体層上に堆積される方法。
  5. 請求項１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、金属を含む方法。
  6. 請求項１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、半導体材料を含む方法。
  7. 請求項１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、モノリシックな三次元メモリアレイの要素である方法。
  8. 誘電体オーバーエッチングを低減するための方法であって、
    第１の誘電材料の層を形成するステップと、
    第１の誘電材料の上部にありかつこれと接触する導電性フィーチャまたは半導体フィーチャを形成するステップと、
    導電性フィーチャまたは半導体フィーチャの上部にありかつこれと接触する第２の誘電材料を堆積させるステップと、
    第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、
    導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、
    を含む方法。
  9. 請求項８記載の方法において、
    第１の誘電材料が、窒化ケイ素、炭化ケイ素、または酸窒化ケイ素である方法。
  10. 請求項８記載の方法において、
    第２の誘電材料が、二酸化ケイ素である方法。
  11. 請求項８記載の方法において、
    導電性フィーチャまたは半導体フィーチャを形成するステップが、
    導電性材料または半導体材料の層またはスタックを堆積させるステップと、
    導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックをパターン形成およびエッチングするステップと、
    を含む方法。
  12. 請求項８記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、単結晶半導体基板上で形成される方法。
  13. 請求項８記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、モノリシックな三次元メモリアレイにおける要素である方法。
  14. 誘電体オーバーエッチングを低減するための方法であって、
    導電性材料または半導体材料の層またはスタックを堆積させるステップと、
    複数の導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料の層またはスタックにパターン形成およびエッチングするステップと、
    導電性フィーチャまたは半導体フィーチャの上部およびそれらの間に第１の誘電性充填材を堆積させるステップと、
    第１の誘電性充填材および導電性フィーチャまたは半導体フィーチャを同時露出させるために平坦化して、実質的に平坦な表面を形成するステップと、
    誘電体エッチング停止層を平坦な表面上に直接堆積させるステップと、
    誘電体エッチング停止層上に第２の誘電材料を堆積させるステップと、
    第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第２の誘電材料と誘電体エッチング停止層との間で選択的であり、エッチングは誘電体エッチング停止層上で停止する、ステップと、
    導電性フィーチャまたは半導体フィーチャのいくつかの部分を露出するために誘電体エッチング停止層の一部をエッチングするステップと、
    を含む方法。
  15. 請求項１４記載の方法において、
    誘電体エッチング停止層が、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素を含む方法。
  16. 請求項１４記載の方法において、
    平坦化ステップが、ＣＭＰにより実行される方法。
  17. 請求項１４記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、モノリシックな三次元メモリアレイにおける要素である方法。
  18. 請求項１４記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、ラインである方法。
  19. 請求項１４記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、金属を含む方法。
  20. 請求項１９記載の方法において、
    金属が、タングステンまたはタングステン合金もしくは化合物である方法。
  21. 誘電体オーバーエッチングを低減するための方法であって、
    導電性材料または半導体材料の層またはスタックを基板上部に堆積させるステップと、
    ギャップにより分離された複数の導電性フィーチャまたは半導体フィーチャを形成するために導電性材料または半導体材料をパターン形成およびエッチングするステップと、
    ギャップを第１の誘電性充填材で満たすステップと、
    第２の誘電材料を第１の誘電性充填材上に直接堆積させるステップと、
    第３の誘電材料を導電性フィーチャまたは半導体フィーチャ上部に堆積させるステップと、
    第３の誘電材料中に空隙をエッチングするステップであって、エッチングは第３の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第２の誘電材料上で停止する、ステップと、
    導電性フィーチャまたは半導体フィーチャの一部を露出させるステップと、
    を含む方法。
  22. 請求項２１記載の方法において、
    第１の誘電性充填材および第２の誘電材料が、同じ誘電材料である方法。
  23. 請求項２１記載の方法において、
    第１の誘電性充填材および第２の誘電材料が、同じ誘電材料ではない方法。
  24. 請求項２１記載の方法において、
    第２の誘電材料が、窒化ケイ素、酸窒化ケイ素、または炭化ケイ素である方法。
  25. 請求項２１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、ラインである方法。
  26. 請求項２１記載の方法において、
    第３の誘電材料を堆積させるステップの前に、第２の誘電材料および導電性フィーチャまたは半導体フィーチャが、実質的に平坦な表面において同時露出される方法。
  27. 請求項２１記載の方法において、
    第２の誘電材料が実質的に平坦な表面上に堆積され、実質的に平坦な表面は、第１の誘電材料および導電性フィーチャまたは半導体フィーチャを同時露出する方法。
  28. 請求項２１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、金属を含む方法。
  29. 請求項２１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、半導体材料を含む方法。
  30. 請求項２１記載の方法において、
    基板が、単結晶シリコンを含む方法。
  31. 請求項２１記載の方法において、
    導電性フィーチャまたは半導体フィーチャが、モノリシックな三次元メモリアレイの要素である方法。
  32. モノリシックな三次元アレイにおけるデバイスレベルを接続するバイアを形成するための方法であって、
    基板上部の第１のデバイスレベル中に第１の導電性フィーチャを形成するステップと、
    第１の導電性フィーチャと接触する第１の誘電体エッチング停止層を形成するステップと、
    第１の導電性フィーチャ上部に第２の誘電材料を堆積させるステップと、
    第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の材料上で停止する、ステップと、
    第１の導電性フィーチャの一部を露出させるステップと、
    空隙内にバイアを形成するステップであって、バイアは第１の導電性フィーチャのうちの１つへの電気的接点を作る、ステップと、
    第１のデバイスレベル上部に少なくとも第２のデバイスレベルをモノリシックに形成するステップと、
    を含む方法。
  33. 請求項３２記載の方法において、
    基板が、単結晶シリコンを含む方法。
  34. 請求項３２記載の方法において、
    第１の導電性フィーチャが、金属または堆積された半導体材料の層またはスタックを含む方法。
  35. 請求項３４記載の方法において、
    第１の導電性フィーチャが、レール形状の導体を含む方法。
  36. 請求項３２記載の方法において、
    第１のデバイスレベルが、メモリセルの第１のメモリレベルである方法。
  37. 請求項３６記載の方法において、
    第２のデバイスレベルが、メモリセルの第２のメモリレベルである方法。
  38. モノリシックな三次元アレイにおけるデバイスレベルを接続するバイアを形成するための方法であって、
    基板上部の第１の高さに第１の導電性フィーチャを形成するステップと、
    第１の導電性フィーチャと接触する第１の誘電体エッチング停止層を形成するステップと、
    第１の導電性フィーチャの上部に第２の誘電材料を堆積させるステップと、
    第２の誘電材料中に空隙をエッチングするステップであって、エッチングは第１の誘電材料と第２の誘電材料との間で選択的であり、エッチングは第１の誘電材料上で停止する、ステップと、
    第１の導電性フィーチャの一部を露出させるステップと、
    空隙内にバイアを形成するステップであって、バイアは第１の導電性フィーチャのうちの１つへの電気接続を作る、ステップと、
    第１の高さの上部の第２の高さに第１のデバイスレベルをモノリシックに形成するステップと、
    第１のデバイスレベルの上部に第２のデバイスレベルをモノリシックに形成するステップと、
    を含む方法。
  39. 請求項３８記載の方法において、
    基板が、単結晶シリコンを含む方法。
  40. 請求項３８記載の方法において、
    第１の導電性フィーチャが、金属または堆積された半導体材料の層またはスタックを含む方法。
  41. 請求項４０記載の方法において、
    第１の導電性フィーチャが、レール形状の導体を含む方法。
  42. 請求項３８記載の方法において、
    第１のデバイスレベルが、メモリセルの第１のメモリレベルである方法。
  43. 請求項４２記載の方法において、
    第２のデバイスレベルが、メモリセルの第２のメモリレベルである方法。
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