KR20080005494A - 도전성 피처들에 접촉을 행할 때 유전체 과잉 에칭을감소시키는 방법 - Google Patents

도전성 피처들에 접촉을 행할 때 유전체 과잉 에칭을감소시키는 방법 Download PDF

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Abstract

본 발명의 제1 바람직한 실시예에서, 도전성 피처들(features)은 제1 유전체 에칭 중지층 상에 형성되고, 제2 유전물질은 도전성 피처들 상에 그리고 이들 사이에 피착된다. 제1 유전체와 제2 유전체간에 선택적인 도전성 피처들에 대한 비아 에칭은 유전체 에칭 중지층 상에서 중지하여 과잉 에칭을 제한할 것이다. 제2 실시예에서, 복수의 도전성 피처들은 제거(subtractive) 패턴 및 에칭 프로세스로 형성되며, 유전체 매립(fill)으로 채워지고, 이어서, 형성된 표면은 도전성 피처들 및 유전체 매립을 함께 노출된다. 유전체 에칭 중지층은 표면상에 피착되고, 이어서 제3 유전체는 유전체 에칭 중지층을 덮는다. 접촉이 제3 유전체를 관통하여 에칭될 때, 이 선택적 에칭은 유전체 에칭 중지층 상에서 멈춘다. 제2 에칭은 도전성 피처들에 접촉한다.

Description

도전성 피처들에 접촉을 행할 때 유전체 과잉 에칭을 감소시키는 방법{METHOD FOR REDUCING DIELECTRIC OVERETCH WHEN MAKING CONTACT TO CONDUCTIVE FEATURES}
<관계된 출원들>
이 출원은 본원과 동일자 출원되고 참조로 여기 포함시키는, "Method for Reducing Dielectric Overetch Using a Dielectric Etch Stop at a Planar Surface" 명칭의 Dunton 등의 미국특허출원에 관계된 것이다.
발명은 도전성 피처들(feature)에 접촉을 행할 때 유전체 과잉 에칭을 감소시키는 방법에 관한 것이다. 방법은 서로 다른 유전물질들간에 에칭 선택비들(selectivity)를 이용한다.
반도체 디바이스들에서, 유전물질에 의해 피복된 라인과 같은 도전성 피처에 예를 들면 비아(via)에 의해 전기적 접촉을 하기 위해 유전물질을 관통하여 에칭하는 것이 공지되어 있다. 일단 보이드가 에칭되고 도전성 라인의 일부가 노출되면, 이것은 텅스텐과 같은 도전성 물질로 채워진다.
에칭은 매장된 도전성 피처와 정렬되는 것이 이상적이다. 에찬트는 일반적으로, 에칭되는 유전물질과 도전성 피처의 물질간에 선택적이며, 이에 따라 도전성 피처에 도달되었을 때 중지할 것이다. 에칭이 오정렬된다면, 에칭된 영역의 어떤 부분은 도전성 피처에 들어맞지 않을 수 있고, 그대신 도전성 피처를 거쳐 매립(fill) 유전체로 계속되어, 과도한 과잉 에칭이 이 오정렬된 영역에서 일어날 수 있다. 이러한 과잉 에칭은 또 다른 레벨 상의 도전성 피처에 도달할 수 있어, 비아가 채워질 때 원하지 않는 전기적 단락을 야기한다. 오정렬에 기인한 과도한 과잉 에칭을 피하기 위해서, 접촉이 행해지게 될 영역에 도전성 피처를 넓혀, 랜딩(landing) 패드라고도 하는 보다 넓은 영역을 형성하는 것이 일반적이다.
그러나, 조밀한 어레이들에서 넓은 랜딩 패드의 사용은 디바이스 밀도를 감소시킬 수 있다. 그러므로, 밀도를 떨어뜨리거나 과도한 과잉 에칭의 위험없이 매장된 도전성 피처들에 전기적 접촉들을 형성하기 위해 유전물질을 관통하여 에칭할 필요성이 있다.
<바람직한 실시예들의 요약>
본 발명은 다음의 청구항들에 의해 정의되며, 본 부분에서 어느 것도 이들 청구항들에 대한 제한으로서 취해지지 않을 것이다. 일반적으로, 발명은 도전성 피처들에 전기적 접촉을 행할 때 과도한 유전체 과잉 에칭을 방지하는 방법에 관계된다.
발명의 제1 면은 유전체 과잉 에칭을 감소시키는 방법에 있어서, 도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계; 복수의 도전성 혹은 반도체 피처들(feature)을 형성하기 위해 상기 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계; 실질적으로 평탄한 표면 바로 위에 제1 유전물질을 피착하 는 단계; 상기 도전성 혹은 반도체 피처들 위에 제2 유전물질을 피착하는 단계로서, 상기 제1 유전층은 상기 도전성 혹은 반도체 피처들 위에 혹은 밑에 있는 것인, 단계; 상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제1 유전물질과 상기 제2 유전물질간에 선택적이며, 상기 에칭은 상기 제1 유전물질 상에서 중지하는, 단계; 상기 도전성 혹은 반도체 피처들의 일부를 노출시키는 단계를 포함하는, 방법을 제공한다.
발명의 또 다른 면은 유전체 과잉 에칭을 감소시키는 방법에 있어서, 제1 유전물질층을 형성하는 단계; 상기 제1 유전물질 위에 그리고 이와 접촉하여 도전성 혹은 반도체 피처들을 형성하는 단계; 상기 도전성 혹은 반도체 피처들 위에 그리고 이에 접촉하는 제2 유전물질을 피착하는 단계; 상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제1 유전물질과 상기 제2 유전물질간에 선택적이며, 상기 에칭은 제1 유전물질 상에서 중지하는 것인, 단계; 및 상기 도전성 혹은 반도체 피처들의 일부를 노출시키는 단계를 포함하는, 방법을 제공한다.
바람직한 실시예는 유전체 과잉 에칭을 감소시키는 방법에 있어서, 도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계; 도전성 혹은 반도체 피처들을 형성하기 위해 상기 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계; 상기 도전성 혹은 반도체 피처들 상에 그리고 이들 사이에 제1 유전체 매립을 피착하는 단계; 상기 제1 유전체 매립과 상기 도전성 혹은 반도체 피처들을 함께 노출시키기 위해서 평탄화하여, 실질적으로 평탄한 표면을 형성하는 단계; 상기 평탄한 표면 바로 위에 유전체 에칭 중지층을 피착하는 단계; 상기 유전체 에칭 중 지층 상에 제2 유전물질을 피착하는 단계; 상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제2 유전물질과 상기 유전체 에칭 중지층간에 선택적이며, 상기 에칭은 상기 유전체 에칭 중지층 상에서 중지하는, 단계; 및 상기 도전성 혹은 반도체 피처들의 부분들을 노출시키기 위해서 상기 유전체 에칭 중지층의 부분을 에칭하는 단계를 포함하는, 방법을 제공한다.
발명의 또 다른 면은 유전체 과잉 에칭을 감소시키는 방법에 있어서, 기판 상에 도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계; 갭들에 의해 분리된 복수의 도전성 혹은 반도체 피처들을 형성하기 위해 상기 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계; 상기 갭들을 제1 유전체 매립(fill)으로 채우는 단계; 상기 제1 유전체 매립 바로 위에 제2 유전물질을 피착하는 단계; 상기 도전성 혹은 반도체 피처들 위에 제3 유전물질을 피착하는 단계; 상기 제3 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제3 유전물질과 상기 제2 유전물질간에 선택적이며 상기 에칭은 상기 제2 유전물질 상에서 중지하는, 단계; 및 상기 도전성 혹은 반도체 피처들의 부분들을 노출시키는 단계를 포함하는, 방법을 제공한다.
발명의 또 다른 바람직한 실시예는 모노리식 3차원 어레이에 디바이스 레벨들을 접속하는 비아를 형성하는 방법에 있어서, 기판 위에 제1 디바이스 레벨에 제1 도전성 피처들을 형성하는 단계; 상기 제1 도전성 피처들과 접촉하여 제1 유전체 에칭 중지층을 형성하는 단계; 상기 제1 도전성 피처들 위에 제2 유전물질을 피착하는 단계; 상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제1 유전물질과 상기 제2 유전물질간에 선택적이며, 상기 에칭은 상기 제1 유전물질 상에서 중지하는 것인, 단계; 상기 제1 도전성 피처들의 부분을 노출시키는 단계; 상기 보이드 내에 상기 비아를 형성하는 단계로서, 상기 비아는 상기 제1 도전성 피처들 중 한 피처에 전기적 접속을 하는 것인, 단계; 및 상기 제1 디바이스 레벨 위에 적어도 제2 디바이스 레벨을 모노리식으로 형성하는 단계를 포함하는, 방법을 제공한다.
발명의 또 다른 면은 모노리식 3차원 어레이에 디바이스 레벨들을 접속하는 비아를 형성하는 방법에 있어서, 기판 위에 제1 높이에 제1 도전성 피처들을 형성하는 단계; 상기 제1 도전성 피처들과 접촉하여 제1 유전체 에칭 중지층을 형성하는 단계; 상기 제1 도전성 피처들 위에 제2 유전물질을 피착하는 단계; 상기 제2 유전물질에 보이드를 에칭하는 단계로서, 에칭은 제1 유전물질과 제2 유전물질간에 선택적이며, 상기 에칭은 상기 제1 유전물질 상에서 중지하는 것인, 단계; 상기 제1 도전성 피처들의 부분을 노출시키는 단계; 상기 보이드 내에 상기 비아를 형성하는 단계로서, 상기 비아는 상기 제1 도전성 피처들 중 한 피처에 전기적 접속을 하는 것인, 단계; 상기 제1 높이 위에 제2 높이에 제1 디바이스 레벨을 모노리식으로 형성하는 단계; 및 상기 제1 디바이스 레벨 위에 제2 디바이스 레벨을 모노리식으로 형성하는 단계를 포함하는, 방법을 제공한다.
여기에서 기술되는 발명의 면들 및 실시예들이 각각은 단독으로 사용되거나 혹은 서로 조합하여 사용될 수 있다.
바람직한 면들 및 실시예들은 첨부된 도면들을 참조로 기술될 것이다.
도 1a-1c는 접촉 에칭이 오정렬되었을 때 바람직하지 못한 유전체 과잉 에칭이 어떻게 일어날 수 있는가를 도시한 단면도들이다.
도 2a는 넓혀진 "랜딩 패드"를 사용하여 유전체 과잉 에칭을 방지하는 것을 예시한 평면도이다. 도 2b는 이러한 랜딩 패드의 단면도이다.
도 3a는 유전체 과잉 에칭을 방지하기 위해 유전체 스페이서들의 사용의 단면도이다. 도 3b 및 도 3c는 유전체 스페이서들의 형성을 예시한 단면도이다.
도 4a-4c는 본 발명의 바람직한 실시예에 따라 유전체 과잉 에칭을 감소시키기 위한 유전체 에칭 중지층의 사용을 예시한 단면도이다. 도 4d는 본 발명의 대안적 실시예의 단면도이다.
도 5a-5c는 본 발명의 또 다른 바람직한 실시예에 따라 유전체 과잉 에칭을 감소시키기 위한 유전체 에칭 중지층의 사용을 예시한 단면도이다.
도 6a-6d 유전체 에칭 중지층이 유전체 과잉 에칭을 감소시키기 위해 본 발명의 방법들에 따라 사용되는 모노리식 3차원 메모리 어레이에 제1 메모리 레벨의 부분의 형성을 예시한 단면도이다.
도 7a 및 도 7b는 모노리식 3차원 메모리 어레이에 메모리 셀에 사용될 수 있는 다이오드 구성들을 예시한 단면도이다.
도 8은 본 발명의 방법들이 과잉 에칭을 방지하는데 사용되는 모노리식 3차원 메모리 어레이에 도체들간에 형성되는 전기적 접속들을 예시한 단면도이다.
도 9는 본 발명의 또 다른 실시예가 과잉 에칭을 방지하는데 사용되는 모노 리식 3차원 메모리 어레이에 도체들간에 형성되는 전기적 접속들을 예시한 단면도이다.
반도체 디바이스들에서 도체가 유전물질에 의해 피복되었을 때 도체에 전기적 접속을 하는 것이 종종 필요하다. 도 1a에서, 예를 들면, 금속 도체(12)에 전기적 접속을 하는 비아가 형성될 것으로 가정한다. 금속 도체(12)는 유전체(10) 상에 형성되고, 이어서 유전체(14)로 피복된다. 도체(8)는 하위 레벨에 형성된다. 이산화실리콘은 빈번히 사용되는 고품질의 유전체이다. 이 예에서, 유전체들(10, 14)은 둘 다 이산화실리콘인 것으로 가정한다.
금속 도체(12)의 폭(W)은 반도체 디바이스에 형성될 수 있는 패터닝된 피처(feature) 혹은 갭의 최소 크기인 피처(feature) 크기일 수 있다. 피처 크기는 사진식각 및 그외 다른 제약들에 의해 제한된다. 일반적으로 반도체 디바이스들에서 밀도를 최대화하는 것이 바람직하다.
도 1b는 보이드(16)가 유전체(14)에서 에칭되는 에칭 단계의 초기 단계들을 도시한 것이다. 이 예에서, 보이드(16)의 폭 또한 피처 크기인 W이다. 보이드(16) 및 금속 도체(12)는 약간 오정렬된 것이 보일 것이다.
에칭이 계속됨에 따라, 도 1c에 도시된 바와 같이, 에칭은 금속 도체(12)에 도달한다. 에찬트는 선택적이 되게 선택되므로, 에칭은 금속 도체(12)에서 중지하며, 금속 도체(12) 자체는 최소로 에칭되거나 혹은 전혀 에칭되지 않는다. 그러나, 약간 오정렬에 기인하여, 에칭의 일부는 금속 도체(12)에 들어맞지 않고, 에칭이 계속되어, 깊은 과잉 에칭(20)을 야기한다. 이러한 과잉 에칭은 도체(8)에 도달하여, 보이드(16)가 도전성 물질로 채워질 때 도체(8)와 도체(12)간에 단락을 형성할 것이다. 과도한 과잉 에칭이 발생할 위험은 금속 도체(12)의 높이가 매우 작을 경우 특히 심할 수 있다.
깊은 과잉 에칭을 피하는 가장 일반적인 방법은 접촉이 행해질 지점에서 금속 도체(12)를 넓히는 것이다. 도 2a는 금속 도체(12)의 평면도를 도시한 것으로, 이 금속 도체는 이의 길이에 대해 폭(W)과, 접촉이 행해질 넓은 랜딩 패드(22)를 구비한다. 도 2b는 도 1c의 에칭을 도시한 것으로, 랜딩 패드(22)의 증가된 폭은 결과적인 과잉 에칭이 없이 얼마간의 오정렬을 허용함을 보여줄 것이다.
접촉 에칭 동안 오정렬 허용오차를 개선하는 또 다른 방법은 스페이서들을 형성하는 것이다. 예를 들면, 도 3a에 도시된 바와 같이, 폴리실리콘 게이트(26) 및 유전체 스페이서들(28)을 구비한 트랜지스터가 형성된다. (S 및 D는 트랜지스터의 소스 및 드레인을 나타낸다). 스페이서들(28)은, 도 3b에 도시된 바와 같이, 폴리실리콘 게이트(26) 상에 다른 유전물질, 예를 들면 질화실리콘의 얇은 층(28)을 피착함으로써 형성될 수 있다. (이 논의에서, 다결정질 실리콘은 폴리실리콘이라 언급될 것이다). 이방성 에칭이 이어지는데, 이것은 사이드 에칭이 거의 없거나 전혀 없이, 우선적으로 수직으로 에칭한다. 이방성 에칭 후에 질화실리콘은 수평의 표면들로부터 제거되어, 도 3c에 도시된 바와 같이, 스페이서들(28)에서만 남게된다. 도 3a에서, 이산화실리콘(32)이 폴리실리콘 게이트(26)를 피복한다. 게이트(26)에의 접촉을 형성하기 위해 에칭이 수행될 때, 에칭은, 도시된 바와 같이, 약간 오정렬될 수 있다. 그렇지만, 스페이서들(28)은 효과적으로 게이트를 넓히며, 고 레이트로 이산화실리콘(32)을 에칭하고, 질화실리콘 스페이서들(28) 및 폴리실리콘 게이트(26) 둘 다는 매우 낮은 레이트로 에칭하는 매우 선택적인 에찬트들이 사용될 수 있다.
그러나, 조밀하게 팩킹된 한 세트의 도전성 라인들에서, 각 라인 상에 랜딩 패드 혹은 유전체 스페이서들의 포함은 라인들이 형성될 수 있는 피치를 증가시켜, 밀도를 감소시킨다. (피치는 반복하는 패턴으로 동일 피처의 이웃한 형성들 간의 거리, 예를 들면 한 라인의 중심에서 다음 라인의 중심까지의 거리이다.)
이러한 한 세트의 조밀한 피치의 도전성 라인은 예를 들면, 포기된 이후, 이하 '470 출원이라 하는 참조로 여기 포함시키는, 2002년 12월 19일 출원된 "An Improved Method for Making High Density Nonvolatile Memory" 명칭의 Herner 등의 미국특허출원 10/326,470의 모노리식 3차원 메모리 어레이에 형성된다. 관계된 메모리들은 이하 '549 출원이라 하는, 2004년 9월 29일 출원된 "Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States" 명칭의 Herner의 미국특허출원 10/955,549; 이하, '577 출원이라 하는, 2004년 9월 29일 출원된 "Junction Diode Comprising Varying Semiconductor Compositions" 명칭의 Herner 등의 미국특허출원 10/954,577; 2004년 12월 17일에 출원된 "Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode" 명칭의 Herner 등의 미국특허출원 11/015,824에 기술되어 있고, 이들 모두는 참조로 여기 포함시킨다. 조밀한 피치로 형성된 도체들에의 접촉을 행하는 문제는 특히 전기적 접속들은 복수의 메모리 레벨들간에 형성되어야 하는 이들 메모리들에서 심하다.
본 발명의 방법들은 랜딩 패드, 스페이서들, 혹은 밀도 감소를 요구하는 이외 어떤 다른 방법에 대한 필요성이 없이 유전체에 의해 피복된 도전성 피처에 전기적 접촉이 행해질 수 있게 한다.
도 4a에서, 형성은 유전물질(40), 예를 들면, 질화실리콘 상에서 시작한다. 어떤 도전성 물질(44)은 질화실리콘(40) 위에 피착된다. 이 예에서, 도전성 물질(44)은 텅스텐으로서 기술될 것이지만, 이를테면, 금속들, 금속 질화물들, 금속 실리사이드들, 도핑된 반도체 등과 같은 이외 다른 도전성 물질들이 대신 사용될 수도 있음을 알 것이다. 접착층(42)으로서 예를 들면 질화티탄이 텅스텐층(44)과 질화실리콘층(40) 사이에 개재될 수 있다. 이어서 텅스텐층(44) 및 질화티탄층(42)은 패터닝되고 에칭되어 도전성 피처들(46)로서, 이 예에서는 단면으로 도시된 한 세트의 미세 피치의 라인들을 형성한다. 얼마간의 소량의 과잉 에칭이 일어나, 질화실리콘층(40)에 어떤 함몰(도시생략)을 생성할 수도 있다.
다음에, 도 4b에서, 유전물질(48), 바람직하게는 이산화실리콘이 라인들(46) 위에 그리고 이들 사이에 피착되어, 이들 사이에 갭들을 채우고 이들을 덮는다. 에칭은 전기적 접촉이 형성되어 라인들 중 한 라인(46A)에 전기적 접속을 행할 보이드(50)를 형성하기 위해 시작된다. 보이드(50) 및 라인(46A)는 약간 오정렬된 것이 보일 것이다.
도 4c는 보이드(50)의 에칭이 완료되었을 때 구조를 도시한 것이다. 이산화 실리콘(48)과 라인(46A)의 텅스텐간에 선택적이고 또한 이산화실리콘(48)과 질화실리콘층(40)간에 선택적인 에찬트가 사용되었다. 이에 따라 에칭은 이들 층들 중 어느 것에 도달하였을 때 중지할 것이다. 오정렬의 경우에 제한된 량의 과잉 에칭(52)이 있을 것이다. 그러나, 과잉 에칭(52)은 질화실리콘층(40)에서 중지하며, 이에 따라 하지의 도전층에까지 도달하지 않을 것이 보증되고, 바람직하지 않은 전기적 단락을 야기한다.
발명의 범위 내에 속하는 많은 변형들이 가능하다. 주어진 예에서, 제1 유전층(40)은 질화실리콘이고, 제2 유전물질(48)은 이산화실리콘이다. 이들 물질들은 반대가 될 수 있고, 혹은 어느 한 층에 대해 다른 유전물질로서, 예를 들면, 특히, 실리콘 옥시나이트라이드, 실리콘 카본, 도핑되지 않은 비정질 혹은 다결정질 실리콘이 사용될 수 있다. 유일한 요건은 두 유전물질들간에 어느 정도의 에칭 선택비가 있어야 한다는 것이다.
도 4a-4c에서, 질화실리콘층(40)은 약간 두껍게 나타나 있다. 이 두꺼운 층은, 도 4d에 도시된 바와 같이, 어떤 다른 두꺼운 유전체(54)로서 예를 들면 이산화실리콘 상에 형성되는 얇은 층으로 대치될 수 있다. 층(40)은 바람직하게는 약 200 내지 약 1200 옹스트롬이고, 가장 바람직하게는 약 700 내지 약 800 옹스트롬이다. 지금 기술된 실시예에 있어서, 유전체들, 에찬트, 및 에칭 조건들은 유전체(48)(이 예에서 이산화실리콘)와 유전체(40)(이 예에서 질화실리콘)간에 에칭 선택비가 적어도 약 4:1이 되도록 선택되는 것이 바람직하다.
도 4a-4c의 예는 제거(subtractive) 방법에 의해 텅스텐 라인들(46)의 형성 을 기술하였는데, 이러한 방법에서, 라인들을 형성하기 위해 도전성 물질이 피착되고, 패터닝되고 에칭된다. 원한다면, 라인들(46)은 대신에 다마신(Damascene) 방법에 의해 형성될 수도 있을 것이다.
지금 기술된 실시예에서, 유전체 과잉 에칭은, 제1 유전물질층을 형성하는 단계; 제1 유전물질 위에 그리고 이와 접촉하여 도전성 혹은 반도체 피처들을 형성하는 단계; 도전성 혹은 반도체 피처들 위에 그리고 이에 접촉하는 제2 유전물질을 피착하는 단계; 제2 유전물질에 보이드를 에칭하는 단계로서, 에칭은 제1 유전물질과 제2 유전물질간에 선택적이며, 에칭은 제1 유전물질 상에서 중지하는 것인, 단계; 및 도전성 혹은 반도체 피처들의 일부를 노출시키는 단계를 포함하는 방법에 의해 감소된다.
예의 도전성 피처들은 조밀한 피치의 라인들이며, 명백히 이외 어떤 다른 형상들이 대신 사용될 수도 있을 것이다.
도 5a-5c는 대안적 실시예를 도시한 것이다. 제조는 유전물질(60), 바람직하게는 이산화실리콘 상에서 시작한다. 도전성 물질 혹은 스택이 유전물질(60), 예를 들면 질화티탄층(62) 및 텅스텐층(64)(명백히 이외 다른 도전성 물질들 혹은 스택들이 사용될 수 있다) 상에 피착된다. 이어서 텅스텐 층(64) 및 질화티탄층(62)은 이 예에서 라인들인 도전성 패터닝된 피처들(66)로 패터닝되고 에칭된다. 이때에 결과적인 구조가 도 5a에 도시되었다.
다음에, 도 5b에 도시된 바와 같이, 유전체 매립 물질(68), 바람직하게 이산화실리콘이 라인들(66) 상에 그리고 이들 사이에 피착되어 이들 사이의 갭들을 채 운다. 예를 들면 화학 기계식 평탄화(CMP)에 의한 평탄화 단계가 다음에 수행되어, 이산화실리콘(68)의 과잉 매립(overfill)을 제거하고, 라인들(66) 및 이산화실리콘(68)을 함께 노출시키고 실질적으로 평탄한 표면(70)을 형성한다. 이때에 결과적인 구조가 도 5b에 도시되었다.
도 5c에서, 다음에 얇은 유전체 에칭 중지(stop)층(72)으로서 바람직하게는 질화실리콘이 실질적으로 평탄한 표면(70) 상에 피착된다. 이층은 약 100 내지 약 1000 옹스트롬 두께이고, 바람직하게는 약 500 옹스트롬 두께이다. 마지막으로, 유전물질(74)로서 바람직하게는 이산화실리콘이 질화실리콘 에칭 중지층(72) 상에 피착된다. 에칭 단계는 라인들(66) 중 한 라인의 텅스텐층(64)에 접촉을 행하기 위해서 이산화실리콘(74)에 보이드(76)를 에칭하기 위해 수행된다. 도시된 바와 같이, 얼마간의 오정렬이 있을 수 있다. 에칭은 질화실리콘 에칭 중지층(72) 상에서 중지한다. 제2 에칭은 질화실리콘 에칭 중지층(72)을 에칭으로 제거하여, 도시된 바와 같이, 라인(66)의 상부를 노출시킨다. 오정렬된 영역에서, 질화실리콘 에칭은 이산화실리콘 매립(68) 상에서 중지할 것이다. 지금 기술된 실시예에 있어서, 유전체들, 에찬트, 및 에칭 조건들은 유전체(74)(이 예에서 이산화실리콘)과 유전체(72)(이 예에서 질화실리콘)간에 에칭 선택비가 적어도 약 6:1이 되도록 선택되는 것이 바람직하다.
지금 기술된 실시예에서, 유전체 과잉 에칭은, 도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계; 도전성 혹은 반도체 피처들을 형성하기 위해 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계; 도전성 혹은 반도체 피처들 상에 그리고 이들 사이에 제1 유전체 매립을 피착하는 단계; 제1 유전체 매립과 도전성 혹은 반도체 피처들을 함께 노출시키기 위해서 평탄화하여, 실질적으로 평탄한 표면을 형성하는 단계; 평탄한 표면 바로 위에 유전체 에칭 중지층을 피착하는 단계; 유전체 에칭 중지층 상에 제2 유전물질을 피착하는 단계; 제2 유전물질에 보이드를 에칭하는 단계로서, 에칭은 제2 유전물질과 유전체 에칭 중지층간에 선택적이며, 에칭은 유전체 에칭 중지층 상에서 중지하는, 단계; 도전성 혹은 반도체 피처들의 부분들을 노출시키기 위해서 유전체 에칭 중지층의 부분을 에칭하는 단계를 포함하는 방법에 의해 제한된다.
지금 기술된 실시예들에서, 도전성 피처들은 금속으로 만들어졌다. 임의의 도전성 물질, 예를 들면 도핑된 반도체 물질 혹은 도전성 실리사이드 혹은 질화물이 대신 사용될 수도 있을 것이다. 이러한 물질들은 단독으로 혹은 적층으로 피착될 수 있다.
요약하여, 기술된 실시예들 각각은 유전체 과잉 에칭을 감소시키는 방법이며, 이 방법은 도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계; 복수의 도전성 혹은 반도체 피처들을 형성하기 위해 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계; 실질적으로 평탄한 표면 바로 위에 제1 유전물질층을 피착하는 단계; 도전성 혹은 반도체 피처들 위에 제2 유전물질을 피착하는 단계로서, 제1 유전층은 도전성 혹은 반도체 피처들 위에 혹은 밑에 있는 것인, 단계; 제2 유전물질에 보이드를 에칭하는 단계로서, 에칭은 제1 유전물질과 제2 유전물질간에 선택적이며, 에칭은 제1 유전물질 상에서 중지하는, 단계; 도전성 혹은 반도 체 피처들의 부분들을 노출시키는 단계를 포함한다.
텅스텐 도체들에 전기적 접촉의 형성 동안 과도한 유전체 과잉 에칭을 방지하기 위해 본 발명의 실시예들을 사용하여 형성된 모노리식 3차원 메모리 어레이의 예가 주어질 것이다. 완전함을 위해서, 이 예는 물질들, 치수들, 조건들, 프로세스 단계들을 포함하여, 많은 상세들을 포함할 것이다. 이들 상세들의 많은 것이 수정, 증대, 혹은 생략될 수 있고 결과들은 여전히 발명의 범위 내에 속함을 당업자들은 알 것이다. 이 예는 예시로서만 제공된다.
기술할 모노리식 3차원 메모리 어레이는 '470 출원, '549 출원, 및 '577 출원에 기술된 것과 유사하다. 단순화하고 발명을 불명료하게 하는 것을 피하기 위해서, 이들 출원들에 제공된 상세의 전부가 포함되는 것은 아니다. 그러나, '470 출원, '549 출원, 혹은 '577 출원의 어느 출원의 어떠한 교시된 바도 배제되게 한 것은 아님을 알 것이다.
예
단일 메모리 레벨의 제조가 기술된다. 추가의 메모리 레벨들이 적층될 수 있고, 각각은 수직으로 모노리식으로 형성된다
도 6a에서, 메모리의 형성은 기판(100)으로 시작한다. 이 기판(100)은 이를테면 단결정질 실리콘, 실리콘-게르마늄 혹은 실리콘-게르마늄-탄소와 같은 IV-IV 합금들, III-V 합금들, II-VII 합금들, 이러한 기판들 상의 에피택셜 층들과 같은 이 기술에 공지된 임의의 반도체 기판, 혹은 이외 어떤 다른 반도체 물질일 수 있 다. 기판은 이에 제조된 집적회로들을 포함할 수 있다.
절연층(102)은 기판(100) 상에 형성된다. 절연층(102)은 산화실리콘, 질화실리콘, 고(high)유전막, Si-C-O-H막, 혹은 이외 어떤 다른 적합한 절연물질일 수 있다. 이 예에서, 절연층(102)은 이산화실리콘이며, 이 층은, 예를 들면 약 3000 옹스트롬 두께이다.
도체들(R1)을 포함하는 제1 루팅(routing) 층이 형성되고, 추가의 유전체(102)로 피복된다. 도체들(R2)의 제2 루팅층도 형성될 것이다.
그러나, 도체들(R2)의 형성 전에, 유전체 에칭 중지층(98)이 절연층(102) 상에 피착된다. 유전체 에칭 중지층(98)은 바람직하게는 질화실리콘이지만, 그러나 이외 다른 유전물질들이 대신에 사용될 수 있다. 유전체 에칭 중지층(98)은 약 200 옹스트롬 내지 약 1200 옹스트롬 두께이며, 바람직하게는 약 700 내지 약 800 옹스트롬 두께이다. 도체들(R2)은 유전체 에칭 중지층(98) 상에 형성된다. 도체들(R2)을 에칭하는 단계 동안에, 질화실리콘층(98)으로의 어떤 과잉 에칭이 일어날 수 있다. 간단하게 하기 위해서, 이 과잉 에칭은 도시되지 않았다. 추가의 절연물질(102)이 도체들(R2) 사이에 그리고 이들 위에 피착된다. 도 6a는 이때에 나타나는 구조를 도시한 것이다.
도 6b에서, 제1 도체들(200)은 절연층(102) 상에 형성된다. 부착층(104)은 도전층(106)이 부착하는데 도움을 주기 위해서 절연층(102)과 도전층(106) 사이에 포함될 수 있다. 부착층(104)을 위한 바람직한 물질들은 질화탄탈, 질화텅스텐, 티타늄 텅스텐, 스퍼터링된 텅스텐, 질화티탄, 혹은 이들 물질들의 조합들이다. 위에 놓이는 도전층(106)이 텅스텐이라면, 접착층(104)에 사용하기 위해 질화티탄이 바람직하다. 접착층(104)은 약 20 내지 500 옹스트롬 두께이며, 바람직하게는 약 200 옹스트롬 두께이다. (도면공간을 절약하기 위해서 기판(100)이 도 6b 및 후속의 도면들에서 생략되었고, 이의 존재는 있다고 가정될 것이다).
피착될 다음 층은 도전층(106)이다. 도전층(106)은 탄탈, 티타늄, 텅스텐, 구리, 코발트, 혹은 이들의 합금들을 포함하여, 이 기술에 공지된 임의의 도전물질을 포함할 수 있다. 질화티탄이 사용될 수도 있다. 도전층은 약 200 내지 2000 옹스트롬 두께이며, 바람직하게는 약 1500 옹스트롬 두께이다.
도체들을 형성할 모든 층들이 일단 피착되었으면, 단면도로 도 6b에 도시된, 실질적으로 평행하고 실질적으로 공면의 도체들(200)을 형성하기 위해 임의의 적합한 마스킹 및 에칭 프로세스를 사용하여 패터닝 및 에칭될 것이다. 바람직한 실시예에서, 포토레지스트가 피착되고, 사진식각에 의해 패터닝되고 층들이 에칭되며, 포토레지스트는 통상의 방법들을 사용하여 제거된다.
다음에 도체 레일들(200) 상에 및 이들 사이에 유전물질(108)이 피착된다. 유전물질(108)은 이를테면 이산화실리콘과 같은 임의의 공지의 전기적으로 절연물질일 수 있다.
마지막으로, 도체 레일들(200)의 상부 상에 과잉의 유전물질(108)이 제거되어, 유전물질(108)에 의해 분리된 도체 레일들(200)의 상부들을 노출시키고 실질적으로 평탄한 표면(109)을 남긴다. 결과적인 구조가 도 6b에 도시되었다. 평탄한 표면(109)을 형성하기 위한 유전체 과잉 매립의 이러한 제거는 이를테면 CMP 혹은 에 치백과 같은 이 기술에 공지된 임의의 프로세스에 의해 수행될 수 있다. 이 단계에서, 복수의 실질적으로 평행한 제1 도체들이 기판(100) 위에 제1 높이에서 형성되었다.
다음에, 도 6c에서, 수직 반도체 지주들(pillar)은 완성된 도체 레일들(200) 상에 형성될 것이다. 도전물질(106)이 텅스텐이었다면, 도체 레일들(200)의 평탄화 후에, 바람직하게 질화티탄의 장벽층(110)을 피착하는 것이 바람직하다. 이 층은 임의의 종래의 방식으로 형성될 수 있다. 예를 들면, 이의 두께는 약 20 내지 약 500 옹스트롬들일 수 있다. 장벽층(110)의 두께는 바람직하게는 약 200 옹스트롬이다.
다음에 지주들에 패터닝될 반도체 물질이 피착된다. 반도체 물질은 실리콘, 실리콘-게르마늄, 실리콘-게르마늄-탄소, 게르마늄, 혹은 이외 다른 적합한 반도체들 혹은 합금들일 수 있다. 실리콘은 업계에서 공통적으로 사용되며, 따라서, 단순함을 위해서, 이 설명은 반도체 물질을 실리콘으로서 언급할 것이지만, 그러나 다른 물질들이 대신 사용될 수 있음을 알 것이다.
바람직한 실시예들에서, 반도체 지주는 제1 도전형의 하부 고농도로 도핑된 영역 및 제2 도전형의 상부 고농도로 도핑된 영역을 포함하는 접합 다이오드이다. 상부 영역과 하부 영역간의 중간영역은 진성 혹은 제1 이나 제2 도전형의 약간 도핑된 영역이다. 도 7a의 다이오드는 N+(고농도로 도핑된 n형) 실리콘의 하부 영역(112), 진성영역(114), 및 P+ 상부 영역(116)을 구비한다. 도 7b의 다이오드는 P+ 실리콘의 하부 영역(112), 진성영역(114), 및 N+ 상부 영역(116)을 구비하여, 반대로 된다. 중간 영역은 진성, 혹은 의도적으로 도핑되지 않으나, 일부 실시예들에서 이것은 약간 도핑될 수도 있다. 도핑되지 않은 영역은 결코 완전하게 전기적으로 중성이 아닐 것이며, 항시 마치 약간 n-도핑된 혹은 p-도핑된 것처럼 거동하게 하는 결함들 혹은 오염물질들을 가질 것이다. 이러한 다이오드는 p-i-n 다이오드로 간주될 수 있다.
층들(112, 114, 116)의 피착 및 도핑은 포함시키는 출원들에 기술된 바와 같이, 많은 종래의 방법들을 사용하여 달성될 수 있다. 바람직한 실시예에서, 고농도로 도핑된 영역(112)은 실리콘 피착 동안에 도너(donor) 가스를 흘림으로써 인과 같은 n형 도펀트로 인 시튜(in situ) 도핑에 의해 형성된다. 요망하는 두께의 층(112)이 일단 형성되면, 도너 가스의 흐름은 중지되고, 나머지 요망하는 두께의 실리콘(다음 CMP 단계에서 없어지게 될 희생되는 두께 외에도, 층(114 및 116)의 두께들)이, 도핑되지 않고 피착된다. 이러한 바람직한 실시예에서, 고농도로 도핑된 층(116)은 나중에 수행되는 이온 주입에 의해 형성되며, 따라서 이때 아직 형성되지 않았으며 도 6c에 도시되지 않았다.
도 6d에서, 지금 피착된 반도체층들(114, 112)은 장벽층(110)과 함께 패터닝되고 에칭되어 반도체 지주들(300)을 형성할 것이다. 반도체 지주들(300)은 밑의 도체들(200)과 거의 동일한 피치와 거의 동일한 폭을 가질 것이므로, 각 반도체 지주(300)는 도체(200)의 상부 위에 형성된다. 얼마간의 오정렬은 허용될 수 있다. 반도체 지주들(300)은 임의의 적합한 마스킹 및 에칭 프로세스를 사용하여 형성될 수 있다.
2003년 12월 5일에 출원된 "Photomask Features with Interior Nonprinting Window Using Alternating Phase Shifting" 명칭의 Chen의 미국특허출원 10/728436; 혹은 2004년 4월 1일에 출원된 "Photomask Features with Chromeless Nonprinting Phase Shifting Window" 명칭의 Chen의 미국특허출원 10/815312에 기재된 -이들 모두는 본 발명의 양수인 소유이고 여기에 참조로 포함시킨다- 사진식각 기술들은 본 발명에 따라 메모리 어레이의 형성에서 사용되는 임의의 사진식각 단계를 수행하는데 이점이 있게 사용될 수 있다.
유전물질(108)은 반도체 지주들(300) 상에 그리고 이들 사이에 피착되어, 이들간에 갭들을 채운다. 유전물질(108)은 이산화실리콘과 같은 임의의 공지된 전기적 절연물질일 수 있다.
다음에, 지주들(300)의 상부 상의 유전물질이 제거되어, 유전물질(108)에 의해 분리된 지주들(300)의 상부들을 노출시키고, 실질적으로 평탄한 표면을 남긴다. 유전체 과잉 매립의 이러한 제거는 이를테면 CMP 혹은 에치백과 같은, 이 기술에 공지된 임의의 프로세스에 의해 수행될 수 있다. 이 예에서는 P+ 영역들을 형성하기 위해 p형 도펀트를 사용하여, 고농도로 도핑된 상부 영역들(116)의 이온주입은 이때 수행될 것이다.
원한다면, 유전체 단절(rupture) 안티휴즈로서 기능할 유전층(118)은 각 지주(300) 상에 형성될 수 있다. 이 유전층(118)은 산화방법에 의해서, 예를 들면 열 혹은 플라즈마 산화에 의해 형성될 수 있다. 대안적으로, 유전 단절 안티휴즈가 피착될 수 있다. 층은 질화실리콘, 산화실리콘, 실리콘 옥시나이트라이드, 혹은 이외 어떤 다른 적합한 유전물질일 수 있다. 도 6d는 이때의 구조를 도시한 것이다.
상위의 도체들은 하지의 도체들과 동일한 방식으로 형성될 수 있다. 상위의 도체들은 제1 도체들의 높이 위의 높이에 형성될 것이며, 이들과는 다른 방향으로, 바람직하게는 이들에 실질적으로 수직하게 확장할 것이다. 각각의 메모리 셀은 제1 도체들 중 하나, 제1 지주들 중 하나, 유전체 단절 안티휴즈들 중 하나의 일부, 및 제2 도체들 중 하나의 일부를 포함한다. 결과적인 구조는 하부 혹은 제1 레벨의 메모리 셀들이다. 추가의 메모리 레벨들은 '470 출원 및 그외 포함시키는 참조들에 기술된 바와 같이, 제1 레벨 위에 모노리식으로 형성될 수 있어, 모노리식 3차원 메모리 어레이를 형성한다. 예를 들면, 제2 복수의 지주들은 상부 도체들 상에 형성될 수 있고, 제3의 복수의 도체들이 이들 위에 형성될 수 있다. 한 메모리 레벨의 상부 도체들은 상위 메모리 레벨의 하위 도체들로서 작용할 수 있고, 혹은 레벨간 유전체가 이들 사이에 형성될 수 있다.
도 8은 2개의 메모리 레벨들 M1 및 M2가 완성된 후에 어레이의 단면도이다. 제1 메모리 레벨(M1)은 하부 도체들(200), 지주들(300), 및 상부 도체들(400)을 포함한다. 제2 메모리 레벨(M2)은 하부 도체들(500), 지주들(600), 및 상부 도체들(700)을 포함한다. 도시된 어레이에서, 메모리 레벨들(M1, M2)은 도체들을 공유하지 않는다. 실제로, 물론, 각 메모리 레벨은 도 8에 도시된 것보다 더 많은 메모리 셀들을 포함할 것이다.
전기적 접속이 메모리 레벨(M2)의 하부 도체들(500)로부터 어레이 밑의 도체들(R2)로 행해져야 한다. 이 접속을 형성하기 위해서, 개재된 유전체에 보이드가 에칭된다. 에칭은 R2 도체들 중 하나인 도체(160) 상에서 중지하게 의도된다. 에칭이 수행되고, 오정렬의 경우, 에칭은 도체(160) 바로 밑에 형성되었던 유전체 에칭 중지층(98) 상에서 중지할 것이다. 이에 따라, 이 에칭은 하지의 층에의 의도되지 않은 접속을 부주의하게 행하게, 계속될 수 없다.
보이드는 도전성 물질로 채워진다. 바람직한 실시예에서, 보이드는 메모리 레벨(M2)의 하부 도체들(500)이 형성되는 동일 피착 단계 동안 채워지고, 이에 따라 동일 물질로 형성된다. 하부 도체(500) 및 비아(150)는 이때 연속하게 된다.
도 9에서, 원한다면 본 발명의 방법들은 과잉 에칭을 방지하기 위해 도시된 어레이 내 다른 지점들에서 사용될 수 있다. 위로부터 메모리 레벨(M1)의 하부 도체들(200)에 혹은 메모리 레벨(M2)의 하부 도체들(500)에 접속이 행해질 것이라면, 예를 들면, 질화실리콘의 유전체 에칭 중지층(98)이 이들 세트들의 도체들의 각 세트 바로 밑에 형성될 수도 있을 것이다. 이러한 유전체 에칭 중지층(98)은 이들 도체들(200, 500)을 덮는 유전물질과는 다른 유전물질로 형성된다면, 이들에 접촉을 행하기 위해 유전체 에칭이 수행될 때 유전체 과잉 에칭을 제한하게 작용할 수도 있을 것이다.
도 8 및 도 9의 비아(150)는 모노리식 3차원 어레이로 디바이스 레벨들을 접속한다. 기술된 것은 이러한 비아를 형성하는 방법이며, 이 방법은 기판 위에 제1 디바이스 레벨에 제1 도전성 피처들을 형성하는 단계; 제1 도전성 피처들과 접촉하여 제1 유전체 에칭 중지층을 형성하는 단계; 제1 도전성 피처들 위에 제2 유전물질을 피착하는 단계; 제2 유전물질에 보이드를 에칭하는 단계로서, 에칭은 제1 유 전물질과 제2 유전물질간에 선택적이며, 에칭은 제1 유전물질 상에서 중지하는 것인, 단계; 제1 도전성 피처들의 부분을 노출시키는 단계; 보이드 내에 비아를 형성하는 단계로서, 비아는 제1 도전성 피처들 중 한 피처에 전기적 접속을 하는 것인, 단계; 및 제1 디바이스 레벨 위에 적어도 제2 디바이스 레벨을 모노리식으로 형성하는 단계를 포함한다.
앞에서 포함시킨 출원들 외에도, 모노리식 3차원 메모리 어레이들은 "Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication" 명칭의 Johnson 등의 미국특허 6,034,882; 2001년 8월 13일에 출원된 "Monolithic Three Dimensional Array of Charge Storage Devices Containing a Planarized Surface" 명칭의 Lee 등의 미국특허출원 09/927,648; 2002년 12월 31일에 출원된 "Method for Fabricating Programmable Memory Array Structures Incoporating Series-Connected Transistor Strings" 명칭의, Walker 등의 미국특허출원 10/335,089; 2003년 12월 3일에 출원된 "Semiconductor Device Including Junction Diode Contacting Contact-Antifuse Unit Comprising Suicide" 명칭의 Petti 등의 미국특허출원 10/728,230; 및 2004년 9월 29일에 출원된 "Fuse Memory Cell Comprising a Diode, the Diode Serving as the Fuse Element" 명칭의 Petti의 미국특허출원 10/955,387에 기술되어 있고, 이들 모두는 참조로 여기 포함시킨다. 적합한 경우, 본 발명의 방법들은 임의의 이러한 메모리들의 형성에 채용될 수도 있을 것이다.
모노리식 3차원 메모리 어레이는 개재된 기판들이 없이, 이를테면 웨이퍼와 같은 단일 기판 위에 복수의 메모리 레벨들이 형성되는 것이다. 한 메모리 레벨을 형성하는 층들은 존재하는 레벨 혹은 레벨들의 층들 상에 피착되거나 그 위에 직접 성장된다. 반대로, 적층된 메모리들은, "Three dimensional structure memory" 명칭의 Leedy의 미국특허 5,915,167에서처럼, 별도의 기판들 상에 메모리 레벨들을 형성하고 서로의 위에 메모리 레벨들을 부착함으로써 구성되었다. 기판들은 본딩 전에 얇게 하거나, 메모리 레벨들로부터 제거될 수 있는데, 그러나 메모리 레벨들이 초기에 별도의 기판들 상에 형성될 때, 이러한 메모리들은 진정한 모노리식 3차원 메모리 어레이들이 아니다.
기판 위에 형성되는 모노리식 3차원 메모리 어레이는 기판 위에 제1 높이에 형성된 적어도 제1 메모리 레벨 및 제1 높이와는 다른 제2 높이에 형성된 제2 메모리 레벨을 포함한다. 3, 4, 8 혹은 그 이상의 메모리 레벨들이 이러한 복수 레벨 어레이에 기판 상에 형성될 수 있다.
많은 기술들이 모노리식 3차원 메모리들에서 메모리 레벨들과 기판회로간 전기적 접속들을 이점이 있게 배열하는데 사용될 수 있다. 이들 기술들 일부는 "Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device" 명칭의 Scheuerlein 등의 미국특허 6,856,572; 2002년 12월 31일에 출원된 "Programmable Memory array Structure Incorporating Series-Connected Transistor Strings and Methods for Fabrication and Operation of Same" 명칭의 Scheuerlein 등의 미국특허출원 10/335,078; 2003년 3월 31일에 출원된 "Three-Dimensional Memory Device Incorporating Segmented Bit Line Memory Array" 명칭의 Scheuerlein 등의 미국출원 10/403752; 2003년 3월 31일에 출원된 "Word Line Arrangement Having Multi-layer Word Line Segments for Three- Dimensional Memory Array" 명칭의 Scheuerlein 등의 미국출원 10/403,844; 2003년 12월 5일에 출원된 "Optimization of Critical Dimensions and Pitch of Patterned Features in and Above a Substrate" 명칭의 Cleeves 등의 미국특허출원 10/728,437; 및 2003년 12월 5일에 출원된 "High Density Contact to Relaxed Geometry Layers" 명칭의 Scheuerlein 등의 미국특허출원 10/728,451에 기술되어 있고, 이들 모두는 참조로 여기 포함시킨다.
본 발명은 모노리식 3차원 메모리 어레이의 정황에서 기술되었다. 그러나, 당업자들에게 명백한 바와 같이, 본 발명의 방법들은 유전체 과잉 에칭이 회피되어야 하는 임의의 상황에서 이점이 있게 사용될 수 있다. 명백히 이러한 방법의 유용성은 메모리 혹은 3차원 디바이스들로 제한되는 것은 아니다.
앞에 상세한 설명은 이 발명이 취할 수 있는 많은 형태들 중 단지 몇 개를 기술하였다. 이러한 이유로, 이 상세한 설명은 예시로 의도된 것이자 제한하려는 것은 아니다. 이 발명의 범위를 정의하기 위해 의도된 것은 모든 등가물들을 포함하여, 다음의 청구항들만이다.

Claims (43)

  1. 유전체 과잉 에칭을 감소시키는 방법에 있어서,
    도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계;
    복수의 도전성 혹은 반도체 피처들(feature)을 형성하기 위해 상기 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계;
    실질적으로 평탄한 표면 바로 위에 제1 유전물질층을 피착하는 단계;
    상기 도전성 혹은 반도체 피처들 위에 제2 유전물질을 피착하는 단계로서, 상기 제1 유전층은 상기 도전성 혹은 반도체 피처들 위에 혹은 밑에 있는 것인, 단계;
    상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제1 유전물질과 상기 제2 유전물질간에 선택적이며, 상기 에칭은 상기 제1 유전물질 상에서 중지하는, 단계;
    상기 도전성 혹은 반도체 피처들의 일부를 노출시키는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 제1 유전물질을 피착하는 상기 단계 전에, 상기 실질적으로 평탄한 표면은 제3 유전물질 및 상기 도전성 혹은 반도체 피처들을 함께 노출시키는, 방법.
  3. 제2항에 있어서, 상기 실질적으로 평탄한 표면을 형성하는 상기 단계는 CMP에 의한 평탄화를 포함하는, 방법.
  4. 제1항에 있어서, 상기 도전성 혹은 반도체 물질 층 혹은 스택은 상기 제1 유전층 위에 피착되는, 방법.
  5. 제1항에 있어서, 상기 도전성 혹은 반도체 피처들은 금속을 포함하는, 방법.
  6. 제1항에 있어서, 상기 도전성 혹은 반도체 피처들은 반도체 물질을 포함하는, 방법.
  7. 제1항에 있어서, 상기 도전성 혹은 반도체 피처들은 모노리식 3차원 메모리 어레이의 요소들을 포함하는, 방법.
  8. 유전체 과잉 에칭을 감소시키는 방법에 있어서,
    제1 유전물질층을 형성하는 단계;
    상기 제1 유전물질 위에 그리고 이와 접촉하여 도전성 혹은 반도체 피처들을 형성하는 단계;
    상기 도전성 혹은 반도체 피처들 위에 그리고 이에 접촉하는 제2 유전물질을 피착하는 단계;
    상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제1 유전물질과 상기 제2 유전물질간에 선택적이며, 상기 에칭은 제1 유전물질 상에서 중지하는 것인, 단계; 및
    상기 도전성 혹은 반도체 피처들의 일부를 노출시키는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 제1 유전물질은 질화실리콘, 실리콘 카바이드, 혹은 실리콘 옥시나이트라이드인, 방법.
  10. 제8항에 있어서, 상기 제2 유전물질은 이산화실리콘인, 방법.
  11. 제8항에 있어서, 상기 도전성 혹은 반도체 피처들을 형성하는 상기 단계는,
    도전성 혹은 반도체 물질층 혹은 스택을 피착하는 단계; 및
    상기 도전성 혹은 반도체 피처들을 형성하기 위해서 상기 도전성 혹은 반도체 물질층 혹은 스택을 패터닝하고 에칭하는 단계를 포함하는, 방법.
  12. 제8항에 있어서, 상기 도전성 혹은 반도체 피처들은 단결정질 반도체 기판 위에 형성되는, 방법.
  13. 제8항에 있어서, 상기 도전성 혹은 반도체 피처들은 모노리식 3차원 메모리 어레이 내 요소들인, 방법.
  14. 유전체 과잉 에칭을 감소시키는 방법에 있어서,
    도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계;
    도전성 혹은 반도체 피처들을 형성하기 위해 상기 도전성 혹은 반도체 물질 층 혹은 스택을 패터닝하고 에칭하는 단계;
    상기 도전성 혹은 반도체 피처들 상에 그리고 이들 사이에 제1 유전체 매립을 피착하는 단계;
    상기 제1 유전체 매립과 상기 도전성 혹은 반도체 피처들을 함께 노출시키기 위해서 평탄화하여, 실질적으로 평탄한 표면을 형성하는 단계;
    상기 평탄한 표면 바로 위에 유전체 에칭 중지층을 피착하는 단계;
    상기 유전체 에칭 중지층 상에 제2 유전물질을 피착하는 단계;
    상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제2 유전물질과 상기 유전체 에칭 중지층간에 선택적이며, 상기 에칭은 상기 유전체 에칭 중지층 상에서 중지하는, 단계; 및
    상기 도전성 혹은 반도체 피처들의 부분들을 노출시키기 위해서 상기 유전체 에칭 중지층의 부분을 에칭하는 단계를 포함하는, 방법.
  15. 제14항에 있어서, 상기 유전체 에칭 중지층은 질화실리콘, 실리콘 옥시나이트라이드, 혹은 실리콘 카바이드인, 방법.
  16. 제14항에 있어서, 상기 평탄화 단계는 CMP에 의해 수행되는, 방법.
  17. 제14항에 있어서, 상기 도전성 혹은 반도체 피처들은 모노리식 3차원 메모리 어레이 내 요소들인, 방법.
  18. 제14항에 있어서, 상기 도전성 혹은 반도체 피처들은 라인들인, 방법.
  19. 제14항에 있어서, 상기 도전성 혹은 반도체 피처들은 금속을 포함하는, 방법.
  20. 제19항에 있어서, 상기 금속은 텅스텐 혹은 텅스텐 합금 혹은 화합물인, 방법.
  21. 유전체 과잉 에칭을 감소시키는 방법에 있어서,
    기판 상에 도전성 혹은 반도체 물질 층 혹은 스택을 피착하는 단계;
    갭들에 의해 분리된 복수의 도전성 혹은 반도체 피처들을 형성하기 위해 상기 도전성 혹은 반도체 물질을 패터닝하고 에칭하는 단계;
    상기 갭들을 제1 유전체 매립(fill)으로 채우는 단계;
    상기 제1 유전체 매립 바로 위에 제2 유전물질을 피착하는 단계;
    상기 도전성 혹은 반도체 피처들 위에 제3 유전물질을 피착하는 단계;
    상기 제3 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제3 유전물질과 상기 제2 유전물질간에 선택적이며 상기 에칭은 상기 제2 유전물질 상에서 중지하는, 단계; 및
    상기 도전성 혹은 반도체 피처들의 부분들을 노출시키는 단계를 포함하는, 방법.
  22. 제21항에 있어서, 상기 제1 유전체 매립 및 상기 제2 유전물질은 동일 유전물질인, 방법.
  23. 제21항에 있어서, 상기 제1 유전체 매립 및 상기 제2 유전물질은 동일 유전물질이 아닌, 방법.
  24. 제21항에 있어서, 상기 제2 유전물질은 질화실리콘, 실리콘 옥시나이트라이드, 혹은 실리콘 카바이드인, 방법.
  25. 제21항에 있어서, 상기 도전성 혹은 반도체 피처들은 라인들인, 방법.
  26. 제21항에 있어서, 상기 제3 유전물질을 피착하는 상기 단계 전에, 상기 제2 유전물질 및 상기 도전성 혹은 반도체 피처들은 실질적으로 평탄한 표면에서 함께 노출되는, 방법.
  27. 제21항에 있어서, 상기 제2 유전물질은 실질적으로 평탄한 표면상에 피착되고, 상기 실질적으로 평탄한 표면은 상기 제1 유전물질 및 상기 도전성 혹은 반도체 피처들을 함께 노출시키는 것인, 방법.
  28. 제21항에 있어서, 상기 도전성 혹은 반도체 피처들은 금속을 포함하는, 방법.
  29. 제21항에 있어서, 상기 도전성 혹은 반도체 피처들은 반도체 물질을 포함하는, 방법.
  30. 제21항에 있어서, 상기 기판은 단결정질 실리콘을 포함하는, 방법.
  31. 제21항에 있어서, 상기 도전성 혹은 반도체 피처들은 모노리식 3차원 메모리 어레이의 요소들인, 방법.
  32. 모노리식 3차원 어레이에 디바이스 레벨들을 접속하는 비아를 형성하는 방법에 있어서,
    기판 위에 제1 디바이스 레벨에 제1 도전성 피처들을 형성하는 단계;
    상기 제1 도전성 피처들과 접촉하여 제1 유전체 에칭 중지층을 형성하는 단계;
    상기 제1 도전성 피처들 위에 제2 유전물질을 피착하는 단계;
    상기 제2 유전물질에 보이드를 에칭하는 단계로서, 상기 에칭은 상기 제1 유전물질과 상기 제2 유전물질간에 선택적이며, 상기 에칭은 상기 제1 유전물질 상에서 중지하는 것인, 단계;
    상기 제1 도전성 피처들의 부분을 노출시키는 단계;
    상기 보이드 내에 상기 비아를 형성하는 단계로서, 상기 비아는 상기 제1 도전성 피처들 중 한 피처에 전기적 접속을 하는 것인, 단계; 및
    상기 제1 디바이스 레벨 위에 적어도 제2 디바이스 레벨을 모노리식으로 형성하는 단계를 포함하는, 방법.
  33. 제32항에 있어서, 상기 기판은 단결정질 실리콘을 포함하는 방법.
  34. 제32항에 있어서, 상기 제1 도전성 피처들은 금속 또는 피착된 반도체 물질 층 혹은 스택을 포함하는, 방법.
  35. 제34항에 있어서, 상기 제1 도전성 피처들은 레일 형상의 도체들을 포함하는, 방법.
  36. 제32항에 있어서, 상기 제1 디바이스 레벨은 메모리 셀들의 제1 메모리 레벨인, 방법.
  37. 제36항에 있어서, 상기 제2 디바이스 레벨은 메모리 셀들의 제2 메모리 레벨인, 방법.
  38. 모노리식 3차원 어레이에 디바이스 레벨들을 접속하는 비아를 형성하는 방법에 있어서,
    기판 위에 제1 높이에 제1 도전성 피처들을 형성하는 단계;
    상기 제1 도전성 피처들과 접촉하여 제1 유전체 에칭 중지층을 형성하는 단계;
    상기 제1 도전성 피처들 위에 제2 유전물질을 피착하는 단계;
    상기 제2 유전물질에 보이드를 에칭하는 단계로서, 에칭은 제1 유전물질과 제2 유전물질간에 선택적이며, 상기 에칭은 상기 제1 유전물질 상에서 중지하는 것인, 단계;
    상기 제1 도전성 피처들의 부분을 노출시키는 단계;
    상기 보이드 내에 상기 비아를 형성하는 단계로서, 상기 비아는 상기 제1 도전성 피처들 중 한 피처에 전기적 접속을 하는 것인, 단계;
    상기 제1 높이 위에 제2 높이에 제1 디바이스 레벨을 모노리식으로 형성하는 단계; 및
    상기 제1 디바이스 레벨 위에 제2 디바이스 레벨을 모노리식으로 형성하는 단계를 포함하는, 방법.
  39. 제38항에 있어서, 상기 기판은 단결정질 실리콘을 포함하는 방법.
  40. 제38항에 있어서, 상기 제1 도전성 피처들은 금속 또는 피착된 반도체 물질층 혹은 스택을 포함하는, 방법.
  41. 제40항에 있어서, 상기 제1 도전성 피처들은 레일 형상의 도체들을 포함하는, 방법.
  42. 제38항에 있어서, 상기 제1 디바이스 레벨은 메모리 셀들의 제1 메모리 레벨인, 방법.
  43. 제42항에 있어서, 상기 제2 디바이스 레벨은 메모리 셀들의 제2 메모리 레벨인, 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249753A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7728390B2 (en) * 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8575020B2 (en) * 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
US8461038B2 (en) * 2011-03-02 2013-06-11 Texas Instruments Incorporated Two-track cross-connects in double-patterned metal layers using a forbidden zone
US8372743B2 (en) * 2011-03-02 2013-02-12 Texas Instruments Incorporated Hybrid pitch-split pattern-split lithography process
US8802561B1 (en) * 2013-04-12 2014-08-12 Sandisk 3D Llc Method of inhibiting wire collapse
US10546772B2 (en) 2016-03-30 2020-01-28 Intel Corporation Self-aligned via below subtractively patterned interconnect

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499557A (en) * 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4646266A (en) 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JP2934353B2 (ja) 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5612254A (en) 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5244837A (en) 1993-03-19 1993-09-14 Micron Semiconductor, Inc. Semiconductor electrical interconnection methods
TW272310B (en) * 1994-11-09 1996-03-11 At & T Corp Process for producing multi-level metallization in an integrated circuit
US6040619A (en) 1995-06-07 2000-03-21 Advanced Micro Devices Semiconductor device including antireflective etch stop layer
US5840624A (en) 1996-03-15 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of via over etching for borderless contacts
US6362527B1 (en) 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
US5915167A (en) * 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6008116A (en) * 1997-12-18 1999-12-28 Advanced Micro Devices, Inc. Selective etching for improved dielectric interlayer planarization
US6034882A (en) * 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
TW408435B (en) 1998-12-31 2000-10-11 Taiwan Semiconductor Mfg Self aligned process and structure capable of increasing the yield of borderless contact window
US6162722A (en) 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
US6329118B1 (en) * 1999-06-21 2001-12-11 Intel Corporation Method for patterning dual damascene interconnects using a sacrificial light absorbing material
US6395639B1 (en) * 1999-09-16 2002-05-28 Agere Systems Guardian Corporation Process for improving line width variations between tightly spaced and isolated features in integrated circuits
US6537902B1 (en) 2000-01-24 2003-03-25 Oki Electric Industry Co, Ltd. Method of forming a via hole in a semiconductor device
US6544887B1 (en) * 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
US6856572B2 (en) * 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
EP2323164B1 (en) * 2000-08-14 2015-11-25 SanDisk 3D LLC Multilevel memory array and method for making same
TW508860B (en) * 2000-08-30 2002-11-01 Mitsui & Amp Co Ltd Paste-like thin electrode for battery, its manufacturing method, and battery
JP2003100869A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置とその製造方法
TW511233B (en) 2001-11-01 2002-11-21 United Microelectronics Corp Oxygen-doped silicon carbide etch stop layer
US6975016B2 (en) * 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
US7063597B2 (en) 2002-10-25 2006-06-20 Applied Materials Polishing processes for shallow trench isolation substrates
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
US7176064B2 (en) * 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US7285464B2 (en) * 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US6946719B2 (en) * 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
AU2003296988A1 (en) 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US8637366B2 (en) 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
US7005350B2 (en) * 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) * 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) * 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7115517B2 (en) * 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US7202162B2 (en) * 2003-04-22 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials
US7511352B2 (en) 2003-05-19 2009-03-31 Sandisk 3D Llc Rail Schottky device and method of making
US7125792B2 (en) * 2003-10-14 2006-10-24 Infineon Technologies Ag Dual damascene structure and method
US6918821B2 (en) * 2003-11-12 2005-07-19 Dow Global Technologies, Inc. Materials and methods for low pressure chemical-mechanical planarization
US7474000B2 (en) * 2003-12-05 2009-01-06 Sandisk 3D Llc High density contact to relaxed geometry layers
US7423304B2 (en) * 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
US7172840B2 (en) * 2003-12-05 2007-02-06 Sandisk Corporation Photomask features with interior nonprinting window using alternating phase shifting
US7050290B2 (en) * 2004-01-30 2006-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated capacitor
US20050221200A1 (en) * 2004-04-01 2005-10-06 Matrix Semiconductor, Inc. Photomask features with chromeless nonprinting phase shifting window
US20060067117A1 (en) * 2004-09-29 2006-03-30 Matrix Semiconductor, Inc. Fuse memory cell comprising a diode, the diode serving as the fuse element
US7224013B2 (en) * 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
US7037774B1 (en) * 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
US7300876B2 (en) * 2004-12-14 2007-11-27 Sandisk 3D Llc Method for cleaning slurry particles from a surface polished by chemical mechanical polishing
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface

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