TWI329904B - Method for reducing dielectric overetch when making contact to conductive features - Google Patents

Method for reducing dielectric overetch when making contact to conductive features Download PDF

Info

Publication number
TWI329904B
TWI329904B TW095110444A TW95110444A TWI329904B TW I329904 B TWI329904 B TW I329904B TW 095110444 A TW095110444 A TW 095110444A TW 95110444 A TW95110444 A TW 95110444A TW I329904 B TWI329904 B TW I329904B
Authority
TW
Taiwan
Prior art keywords
dielectric
dielectric material
semiconductor
layer
features
Prior art date
Application number
TW095110444A
Other languages
English (en)
Other versions
TW200703559A (en
Inventor
Christopher J Petti
Original Assignee
Sandisk Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sandisk Corp filed Critical Sandisk Corp
Publication of TW200703559A publication Critical patent/TW200703559A/zh
Application granted granted Critical
Publication of TWI329904B publication Critical patent/TWI329904B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

1329904 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種當對導電性特徵進行接觸時用 :;電過度蚀刻之方法。該方法利用不同介電材料之二; 刻選擇性。 κ间的蝕 【先前技術】 體裝置中’已知姓刻穿過—介電材料來(例如藉由 二ΓΓ::如線之類受該介電材料覆蓋的導電性特徵 饤電性接觸。-旦触刻空洞及曝露該導 分，便藉由諸如鎢之類的導電性材料來對其進行填 :想的係，讓㈣刻與所埋藏的導電性特徵對準 —般在㈣刻的介電材料與該導電性特徵材料之間 =擇性’而因此在到達該導電性特徵時將會停止。若該钱 性二:Γ則所㈣區域之某一部分可能不會落在該導電 :上，而替代的係繼續穿過該導電性特徵進入填料介 二=此未對準區域内可能發生額外的過度餘刻。此 3=能到達另一層級上之—導電性特徵，從而在填 充》玄通道時弓丨起不必要 為避免由於未對準而 ㈣度㈣，—般在欲進行接觸之 ::性特徵，而形成-更寬的區域，有時將此區域稱:： 置！： ’在密集的陣列中使用一較寬的著陸墊可能減小裝 電二二IS ’需要㈣穿過介電材料來形成對所埋藏導 ^ %性接觸，而不損及密度或產生額外過度钱刻 '09783.doc 1329904 之風險》 【發明内容】 本發明係由隨後的申請專利範圍來定義，而此章節中的 所有内今查不應作為對該些申請專利範圍之限制。一般 地，本發明係關於一種在對導電性特徵形成接觸時防止額 外介電過度餘刻之方法。 ^月之第方面提供—種用以減少介電過度姓刻之方 法’泫方法包含··沉積一導電性或半導體材料層或堆疊； 對該導電性或半導體材料層或堆疊進行圖案化與㈣，以 形成複數個導電性或半導體特徵；將一第一介電材料層直 接、/儿積於一實質上平坦的表 t曲上，將一第二介電材料沉積 於該等導電性或半導體特徵上，1 八中6玄第一介電層在該等 導電性或半導體特徵之上哎 次之下，在忒第二介電村料中蝕 刻一二洞，其中該蝕刻在該盥 ^ 〃。亥弟一介電材料之間具 有選擇性，而該崎止於該第一材料上 導電性或半導體特微之一部分。 曝“專 本發明之另-方面提供一種用以減少介電過度钱刻之方 法，該方法包含··形成一第一 Λ 丨逼材科層；將導雷#赤主 導體特徵形成於該第—介雷絲 τ戍丰 料層接觸；將—第二介電材料沉積於該等導電性或 特徵之上並與該等特徵接觸；在該第二介電材料中 空洞，其中該餘刻在該第一血 -材科中钱刻- θ弟—介電材料 擇性’而該㈣停止於該第一介電材料 間具有選 導電性或半導體特徵之一部分。 ，乂及曝露該等 I09783.doc 丄 一項較佳具體實施例提供— 方法，4…八 種用以減少介電過度蝕刻之 t^ ^ 電眭或+導體材料層或堆疊； 對该導電性或半導體材料層戋 且 ^ ^ ω ^ 曰次堆噠進仃圖案化與蝕刻，以 形成導電性或半導體特徵； Φ . ,. .Μ Λ 乐"電填科沉積於該等導 電性或半導體特徵之上及該 π s + 寺特徵之間；進行拋光，以丘 同曝露該第一介電填料與該 - —眘皙卜·^^ 寸等罨11或+導體特徵，形成 平^面上 將—介電㈣停止層直接沉積於該 上：=;:Γ二介電材料沉積於該介電㈣停止層 介電材料中敍刻—空洞，其中該姓刻在該第 一"電材料與該介電钮列ρ μ "丨罨蝕刻停止層之間具有選擇性嗲 蝕刻停止於該介電蝕刻停止 " ,^ Λ s上，以及蝕刻该介電蝕刻停 止層之-部分以曝露該等導電性或半導體特徵之部分。 本pm面提供一種用以減少介電過度钮刻之方 二：方法包含··將—導電性或半導體材料層或堆疊沉積 列*反上，對該導電性或半導體材料進行圖案化盘蝕 二)广…复數個藉由間隙分離的導電性或半導體特徵. =ϋ電填料來填充該等間隙·將一第二介電材料 :積於该第—介電填料上；將—第三介電材料沉積於 1寺導電性或半導體特徵上；在該第三介電材料中 :洞，其中該蝕刻在該第三介電材料與該第二介電材料之 s ^ 停止於該第二介電材料上；以及 士路忒導電性或半導體特徵之一部分。 一本發明之另一項較佳具體實施例提供一種用以在 二維陣列中形成—2* A uj. ^ /成連接各裝置層級的通道之方法，該方法 I09783.doc U4 包含·在該基板上之—裳— 叫· 第—裝置層級中形成第一導雷枓姓 成、垓等第一導電性特徵接觸之一第 止層；將一第二介電材枓 > 蝕刻停 电材枓，儿積於該等第一導電性特徵上. 在s亥第二介電材料中钮刻 ， 了寸r蚀w空洞’其中該银刻在一八 電材料與該第二介電材料 ；， ,^ n八有選擇性，其中該蝕刻停 :於该第-介電材料上：曝露該等第一導電性特徵之一部 :特ΪΓ;:内形成該通道，該通道進行與該等第-導電 職之電連接，以及在該第—裝置層級上 塊形式形成至少一第二裝置層級。 本發明之另-方面提供—種用以在―單塊三维陣列中形 成一連接各裝置層級的通道之方法，該方法包含：在高於 該基板之-第一高度處形成第一導電性特徵， ·形成與該等 第-導電性特徵接觸之一第一介電蝕刻停止層；將—第二 介電材料沉積於該等第一導電性特徵上；在該第二介電材 料中蝕刻-空洞’其中該蝕刻在該第一介電材料與該第二 介電材料之間具有選擇性，其中該钮刻停止於該第一介電 材料上；曝露該等第一導電性特徵之—部分；在該空洞内 形成該㈣’該it道進行與該等第一導電性特徵中一特徵 之電連接；以及在高於該第一高度之一第二高度處以單塊 方式形成一第一裝置層級；以及在該第一裝置層級上以單 塊方式形成一第二裝置層級。 本文所說明的本發明之各方面及各項具體實施例可單獨 使用或互相結合使用。 現在將參考附圖來說明較佳方面及具體實施例。 109783.doc 【實施方式】 在半導體裝置中，當—導體受_介電材料覆蓋時 需要進行與該導體之電連接。現在請參考圖U，假定（例如） 欲形成—通道以進行與金屬導體12之電連接。金屬導體12 係形成於一介電質1〇上’然後以介電質Μ來加以覆蓋。導 體8係形成於-下部層級。二氧切係―常用的高品質 質。在此範例中’假定介電質1〇與14皆係二氧化石夕。
金屬導體12之寬度W可以係、該特徵尺寸，即可形成於 導體裝置中之-圖案化的特徵或間隙之最小尺寸。該特伐 尺寸受限於及其他約束條件。―般需要令半導體 裝置中的密度最大化。 圖1b顯示其中在介電質]4中蝕刻-空洞16之一蝕刻步驟 之較早階段。在此範例中，空洞16之寬度同樣係w，即該 特徵尺寸。將看出，空洞I 6與金屬導體12猶有些不對準。
隨著该蝕刻繼續，如圖丨c所示，該蝕刻到達金屬導體12。 所選擇的蝕刻劑具有選擇性，以至於該蝕刻停止於金屬導 體I 2，而金屬導體I 2本身受到的蝕刻最少或根本沒有。但 是，由於稍有些不對準，因此該蝕刻之一部分不會落在金 屬導體12上，而該蝕刻繼續，從而產生一較深的過度蝕刻 20。此過度蝕刻到達導體8，而當該空洞16填充有一導電性 材料時，將在導體8與12之間形成短路。在金屬導體}2的高 度很小之情況下，發生額外過度蝕刻之危險可能尤其嚴峻。 避免較深過度蝕刻之最常用方法係在欲進行接觸之點加 寬金屬導體〗2。圖2a顯示金屬導體12(具有配合其長度之寬 109783.doc 1329904 度w)與一較寬著陸墊 ^2U人在泫墊處進行接觸）之一平面 園。圖2 b顯示圖1 c之姓判.收主 择“ 之蝕刻，將看出該著陸墊22之增加的寬 + 一定程度上不對準而不會產生過度似，卜 在接觸钱刻期間提高不對準 . 耵旱合限之另一方式係形成間隔 物。例如’如圖3a所示，形成一且右夕B A曰 _ 驭具有—多晶矽閘極26與介 間隔物28之電晶體。（S_指示該電晶體之源極與及極〇 如圖扑所示’可藉由將-不同介電材料(例如，氮化矽)之薄 層28沉積於多晶矽閘極26上’來形成間隔物μ"在本文之 說明中，多晶的石夕將稱為多晶石夕。）接下來進行一各向里性 敍刻’其優先進行垂直―，而極少進行或不進行㈣刻。 在該各向異性蝕㈣，從水平表面移除氮化矽，而僅在間 隔物28中保留氛化石夕，如圖3c所示。現在請參考㈣，二 氡化砂32覆蓋多晶㈣極26。當實行㈣來對閘餘形成 一接點時，該蝕刻可能稍有不對準，如圖所示。但是，間 隔物28有效地加寬該閘極，而可使用極具選擇性的蝕刻 劑，而以一高速率來蝕刻二氧化矽32，同時以一报低的速 率來姓刻氮化石夕間隔物2 8與多晶石夕閘極2 6。 ' 但是’在緊密封裝的一組導電性線中，在每一線上包括 一著陸墊或介電間隔物，從而增加可能形成的線間距，而 增加密度。（間距係同一特徵以一重複圖案出現的相鄰之間 的距離，例如，從一線中心至下一線中心之距離。） 此一組緊後間距導電性線係形成於（例如）以下申請案所 述之單塊三維記憶體陣列中：Herner等人的美國專利申請 案第10/326,470號（下面稱為，470號申請案），名稱為「用以 I09783.doc -10· 1329904 製造高密度非揮發性記憶體之一改良方法」（2〇〇2年12月η . 曰申請而後來廢止）其係以引用的方式併入於此。以下申請 、 案中說明相關圯憶體：Hemer等人的美國專利申請案第 1 0/955,549號「不具有-高低阻抗狀態介電抗熔絲之非揮發 性s己憶體單元」（2004年9月29曰申請，下面稱為，549號申請 案）；Hemer等人的美國專利申請案第1〇/954,577號「包含變 化半導體成分的接面二極體」（2〇〇4年9月29日申請，下面 φ 稱為'577號申請案；以及Hemer等人的美國專利申請案第 1 1/01 5,824號「包含一高度減小的垂直二極體之非揮發性記 憶體單元」（2004年12月17日申請），其皆係以引用的方式併 入於此。在此等記憶體中’對以緊密間距形成的導體進行 接觸之問題尤為嚴峻，其中必須在多個記憶體層級之間形 成電連接。 本發明之方法允許對一受介電質覆蓋的導電性特徵進行 電性接觸，而無需使用一著陸墊、間隔物或任何其他需要 鲁 減小密度之方法。 現在參考圖4a，在一介電材料40(例如，氮化矽）上開始形 成。將某一導電性材料44沉積於氮化矽4〇上。在此範例中， 所說明的導電性材料44將係鎢，但應瞭解可替代地使用其 他導電性材料，例如金屬、金屬氮化物、金屬矽化物、摻 雜的半導體荨。一 I纟合層42(例如，氮化鈦）可插入鶴層 ”氮化石夕層4 〇之間。然後對鎢層4 4與氮化鈦層4 2進行圖案 化及姓刻以形成導電性特徵46，在此範例中係斷面所示之 —組精細間距線。可發生一定較小數量的過度蝕刻，而使 109783.doc 1329904 得氮化矽層40内產生一定凹陷（未顯示）。 接下來請參考圖4b ’ 一介電材料48(較佳的係二氧化矽） 係沉積於線46上及線46之間，填充該等線之間的間隙並覆 盍忒等線。開始進行蝕刻以形成空洞5〇，在該空洞5〇中將 形成電性接觸，從而與該等線中一線46A進行電連接。將看 出，空洞50與線46A稍有些不對準。
圖4c顯示空洞50之蝕刻已完成時的結構。使用一蝕刻 劑，其在二氧化矽48與線46A的鎢之間有選擇性，而且在二 氧化石夕48與氮切層4G之間亦有選擇性。因此，該_在 其到達該些層中的任—層時將會停止。在未對準之情況 下，將會存在有限數量的過度#刻52。但是，該過度飯刻 52停止於氮切㈣巾，㈣此可㈣其不會到達—下部 導電性層而引起不必要的電氣短路。 -rw ^ r') ^ /义κ。隹所給出的範例 中，弟一介電層40传笱仆名々品分妨
丁、虱化矽而忒第二介電材料4 8係二氧化 矽。該些材料可以對調，<
次者了將一不同的介電材料用LV 任一層，例如氧氮化矽、碳化矽、去 反化矽 '未摻雜的非晶或 及許多其他材料。唯# 夕日日矽 門右一… 要求係，在該等二個介電材料之 間有一疋程度的蝕刻選擇性。 之 可用-較薄的層來替換此厚層，此較示 他較厚介電質54(例如，二氧切)上。層::：於某~其 200至約！200埃之間，田 曰乂佳的係介於約 矢之間，取佳的係介於約7〇〇盥 對於適才說明的具體實施例矣之間。 係。玄專介電質、蝕刻 J09783.doc 1329904 劑及蝕刻條件係選擇成使得介電質48(此範例中的二氧化 石夕）與介電質40(此範例中的氮化矽）之間的蝕刻選擇性至少 約為4:1。 圖4a至4c之範例說明藉由一減去性方法來形成鎢線46。 在此一方法中，對導電性材料進行沉積、圖案化及蝕刻來 形成線。若需要，則可替代地藉由鑲嵌方法來形成線46。
在適才說明的具體實施例中，藉由一方法來減少介電過 度蝕刻，該方法包含：形成一第一介電材料層；將導電性 或半導體特徵形成於該第一介電材料之上並與該第一介電 材料接觸；將一第二介電材料沉積於該等導電性或半導體 特徵之上並與該等特徵接觸；在該第二介電材料中蝕刻一 空洞’其中該蝕刻在該第一與第二介電材料之間具有選擇 性’而該蝕刻停止於該第一介電材料i ;以及曝露該等導 電性或半導體特徵之一部分。
該範例之導電性特徵係緊密間距的線；很明顯，可替代 地形成任何其他形狀。 "曰八丹菔貫狍例-甘一冗m材科6〇(較 佳的係二氧化石幻上開始製造。將—導電性材料或堆疊沉積 於介電材料60上，例如氮化欽層62與鎢層64(很明顯可使用 其他導電性材料或堆疊)上。然後將鶴層64與氮化鈦層62圖 案化並㈣成導電十生的圖案化特徵66，在此範例中係線。 圖5a顯不此刻所產生之結構。 接下來’如圖5b所示 氧化矽）沉積於線66上 ，將一介電填充材科68(較佳的係二 及線66之間，填充該等線之間的間 I09783.doc '、下來實行-拋光步驟，例如藉由化學機械拋光 二二㈤ meehanicaI pla贿izati〇n ; cMp)來實行，以移除 =充的二氧切68，共同曝露線6續二氧切68並形 貝貝上平坦的表面7〇。圖5b顯示此刻所產生之結構。 厚==圖5C,接下來在實質上平坦的表面7°上沉積-猶约刻停止層72 ’較佳的係氮化矽。此層係介於約 —八…’·、1〇00埃厚度之間’較佳的係約5〇〇埃厚度。最後將 /電材料74(較佳㈣二氧切）沉積於氮化㈣刻停止 s 72上。貫行一餘刻步驟以在二氧化石夕μ中敍刻一空洞 .76二來對該等線“中一線之鎢層“進行接觸。如圖所示， 于準该蝕刻停止於氮化矽蝕刻停止層72 上.。如圖所示，拿耔__楚_ t Λ 丁苐一蝕刻來蝕刻掉氮化矽蝕刻停止 ==露線，頂部。在此不對準的區域中，該氮切 ,· 了止於_乳化石夕填料68上。對於適才說明的呈體實 施例，較佳的係該等介電質、姓刻劑及姓刻條件係選擇成 使得㈣選擇性介於介電f74(此範例中的二氧切）= 電為72(此範例中的氮化矽）之間，至少約為6:1。 在適才明的且濟齒_ & ，、紅貝她例中，介電過度蝕刻受一方· 限制’該方法包令.接 匕3. /儿積一導電性或半導體材料層或堆燕· 對《玄導電性或半導體材料層或堆疊進行圖案化及蝕刻，以 形成導電性或半導體特徵；將第_介電填料沉積於該 電性或半導體特徵之上及該等特徵之間；進行抛光，以丑 ㈣露該第—介電填料與該等導電性或半導體特徵，以 一貫質上平坦的表面·肢 八 表面，將一介電蝕刻停止層直接沉積於該 109783.doc ^29904 平坦表面上，將該第二介電材料沉積於該介電姓刻停止層 上；在該第二介電材料中韻刻一空洞，其中該钱刻在該第 二介電材料與該介電蝕刻停止層之間具有選擇性，並卜亥 钱刻停止於該介電餘刻停止層上；以及鞋刻該介電姓料 止層之-部分㈣露㈣導電性或半導㈣徵之部分。 在適才說明的範例性具體實施财，該等導電性特徵係 由金屬製成。可替代地使用任何導電性材料，例如__ 的半導體材料或-導電性魏物或氮化^可單獨地或在 一堆疊中沉積此類材料。 總而言之’所說明的各項具體實施例係一種用以減少介 電過度巍刻之方法’該方法包含：沉積一導電性或半導體 材料層或堆疊；對該導電性或半導體材料層或堆疊進行圖 案化及蝕刻，以形成複數個導電性或半導體特徵；將—第 一介電材料層直接沉積於一實質上平坦的表面上；將—第 二介電材料沉積於該等導電性或半導體特徵上，其中該第 一介電層在該等導電性或半導體特徵之上或之下；在铉第 二介電材料中㈣-空洞，其中㈣刻在該第—與該第二 介電材料之間具有選擇性，而該蝕刻停止於該第」材: 上；以及曝露該等導電性或半導體特徵之—部分。 將舉-範例來說明-單塊三維記憶體陣列，此陣列係藉 使用本發明之具體實施例而形成，帛以防止在^導體^ 成電性接觸期間產生額外的介電過度蝕刻。為完整起見 此範例將包括諸多細節’包括材料、尺寸、條件及處理步 驟。热習此項技術者將明白，可對該些細節中的許多細矿 109783.doc 15 1329904 進行修改、增加或省略，而結果仍不會超出本發明之範疇。 所提供之此範例僅用作說明。 將要說明的單塊三維記憶體陣列類似於，47〇號申請案、 549號申凊案及’577號申請案中所說明之陣列。為簡單起見 而且避免對本發明造成混淆，並不包括該些申請案中所提 供的所有細蟥。但是，應瞭解，並不希望排除，47〇號申請案、
'549號申請案及，577號申請案中任一申請案之教導内容。 範例 D兒月單一记憶體層級之製造。可堆疊額外的記憶體層 級’每一層級皆係以單塊形式形成於其下方層級之上。
月 > 考看圖6a，從一基板丨〇〇開始形成該記憶體。此 土板可以ir、此項技術中習知的任何半導體基板，例如， 早晶矽、1V_IV合金（如矽鍺或矽鍺碳）、III-V合金' II_VII 合金、此類基板上的磊aV層或任何其他半導體材料。該基 板可包括製造於其中的積體電路。 絕緣層1 02係形成於其知1 珉π基板100上。泫絕緣層102可以係氧化 矽、氮化矽、高介電臈、si c_0 H膜或任何其他合適的絕 緣材料。在此範例中，絕緣層⑽係二氧切，而此層之厚 度（例如）約為3000埃。 形成包括導體R1之一筮一 弟一選路層，且藉由額外的介電 102來覆蓋該層。還將报忐道触电貝 遇將形成導體R2之一第二選路層。 但是，在形成導體R2之前 曰 於絕緣層102_L。+ # , /仔止層98沉積 "电蝕刻停止層98較佳的f 替代地使用其他介電㈣㈣II化砂，但可 電材料。介電姓刻停止層％係介於約200 I09783.doc 1329904 埃與約1200埃厚度之間，較佳的係約7〇〇及約8〇〇埃厚度。 . 在介電蝕刻停止層98上形成導體R2。在蝕刻導體R2之:驟 . 期間，可能在氮化矽層98内發生一定的過度蝕刻。為簡化 而未顯不此過度蝕刻。將額外的絕緣材料1〇2沉積於導體 之間及導體R2之上。圖“顯示在此刻所呈現之該結構。 現在請參考圖6b，在絕緣層1〇2上形成該等第一導體 200。可將一黏合層ϊ〇4包括於絕緣層1〇2與導電層1〇6之間 • 以辅助該導電層106黏合。用以黏合層1〇4之較佳材料係氮 化组、IU匕鶴 '鈦鶴、嘴減鶴、氮化鈦或該些材料之組合。 若下部導電層1〇6係鎢，則較佳的係將氮化鈦用以黏合層 104。黏合層104之厚度介於約2〇與約5〇〇埃之間，較佳的係 勺500埃厚度。（為節省空間’圖6b及隨後圓式中省略基板 1〇〇 ;將假定其存在。） 欲沉積的下—層係導電層1〇6。導電層106可包含此項技 習知的任何導電性材料，包括鈕、鈦、鎢、銅、鈷或 ® 可使用氮化鈦。導電層介於約與約Moo埃厚度 之間，較佳的係約1 500埃厚度。 一旦已沉積將形成該等導體軌之所有層，便使用任何合 :」遮罩及蝕刻知序來圖案化及蝕刻該等層以形成實質上 W 貫夤上共面的導體200，如圖6b中的斷面所示。在— 體實知例中’藉由微影钱刻及該等姓刻層來沉積、圓 ' · 而接著使用標準的處理-技術來移除該光阻。 下來將—介電材料】08沉積於導體轨2〇〇上以及導體 執00之間。介電材料]〇8可以係任何習知的電性絕緣材 I09783.doc 料’例如二氧化石夕。 最後，移除導體轨200之頂部上多餘的介電材料1〇8，曝 露藉由介電材料108而分離的導體執2〇〇之頂部，而留下一 實質上平坦之表面1G9。_中顯示所產生的結構。為形成 平坦表面109而對過量填充的介電質所作之此移除可藉由 此項技術中白知的任何程序來實行，例如CM?或回蝕。在
此階段’已在高於基心⑽之—第—高度處形成複數個實質 上平行的第一導體。 接下來再來看圖6c，將在完成的導體執2〇〇上形成垂直 的半導體柱。右導電性材料】Q6係鎮，則較佳的係在該等導 體軌200抛光後沉積阻障層U()(較佳的係氮化欽）。此層可採 取任何傳統方式來形成。其厚度可以係，例如，約2〇至約 5〇〇埃。阻障層11〇之厚度較佳的係約2〇〇埃。
接下纟π積將圖案化成柱的半導體材料。該半導體材 ;"、係夕矽鍺、矽鍺碳、鍺或其他合適的半導體或合 金。矽常用以該行業，因此為簡單起見，本說明書將把該 半導體材料稱為⑪，但應瞭解可採取其他替代材料。 2較^具體實施例中’該半導體柱係一接面二極體，其 包含一第一導電率類型之底部高度摻雜區域與一第二導電 率類型之頂部高度摻雜區域。介於該等頂部與底部區域之 間的中間區域係該第—或第二導電率類型 摻雜的區域。圖73之_抗姆曰士 度 之一極紐具有一Ν+(高度摻雜的11型）矽之 底部區域11 2、本曾|Π5Γ ， 、[戍114及P+頂區域116。圖7b之二極 體相反，其具有~之底部區域ιΐ2、本質區域及㈣ I09783.doc 1329904 品域116 °亥中間區域係固有的，或並非故意摻雜，但在 • —些具體實施例中其可為輕度摻雜。一未摻雜區域絕不會 ， γ有極佳的電性中性，而總會有缺陷或污染物使其性能如 同釔度η型摻雜或ρ型摻雜一般。可將此一二極體視為一 p-i-n二極體。 可使用許多傳統方法來實現層112、114及11 6之沉積與摻 雜，如所併入的申請案之說明。在一項較佳具體實施例中， φ 在戎矽沉積期間藉由讓一施體氣體流丨動而於原處進行_ n 型換雜劑（例如碌）之摻雜，從而形成高度摻雜區域丨丨2 ^ 一 旦形成層Π2之所需厚度，便停止該施體氣體之流動，而其 餘所需厚度的矽（除在一後續CMp步驟中將損失的犧牲厚 度以外，還包括層11 4及1 1 6之厚度）係沉積而未摻雜。在此 項較佳具體實施财，藉由後面實行之—離子植入步驟來 形成高度摻雜的層n 6，但該層此刻尚未形成而並不顯示於 圖6c令。 # 再來看圖6d，與阻障層π〇—起，對適才沉積的半導體層 Π4及I 12進行圖案化及蝕刻以形成半導體柱3〇〇。半導體柱 300之間距及寬度應大致與下面的導體2〇〇相同，以使得每 一半導體柱300係形成於一導體2〇〇的頂部上。可容許稍有 些不對準。可使用任何合適的遮罩及蝕刻程序來形成該等 •半導體柱300。
Chen的美國申請案第]〇/728436號「具有使用交替式相移 的内部非列印窗口之光罩特徵」（2〇〇3年】2月5曰申請）戋 Chen的美國申請案第1〇/8153〗2號「具有無色非列印相移窗 109783.doc 1329904 口之光罩特徵」（2004年4月1日中請）中說明該微影敍刻技 術’該等二案皆屬本發明之受讓人所有且係以引用的方 式併入於& ’可有利地使用該微影蝕刻技術來實行用以依 據本發明形成一記憶體陣列之任何微影蝕刻步驟。 介電材料108係沉積於該等半導體柱3〇〇上以及該等半導 體柱300之間’填充其間的間隙。介電材料刚可以係任何 習知的電性絕緣材料，例如二氧化砂。
接下來，移除柱300之頂部上的介電材料，曝露藉由介電 材料108而分離的柱300之頂部’並留下一實質上平坦之表 面。對過量填充的介電質所作之此移除可藉由此項技術中 習知的任何程序來實行，例如CMp或回银。此刻應對高度 棒雜的頂部區域m實行離子植入，在此範例中使用一㈣ 摻雜劑來形成一P+區域。 右吊要’可在每—柱3⑼上形成—將充當—介電破裂抗炼 .，.糸之介電層118。此介電層丨]8可藉由一氧化方法(例如熱或 電锻氧化）來形成。或者可沉積該介電破裂抗㈣。該層可 以係氮化物、氧化石夕、編石夕或任何其他合適的介電材 料。圖6d顯示此刻之該結構。 可採取與下部導體柄同的方式來形成上部導體上 部導體之形成高度將高於該等第一導體的高度，而延伸方 向與後者不同，較佳的係盥後者岙 〜…请 T”後者"。母-記憶體單元包 …苐-導體中的一導體、該等第—柱中的—才主 :電破裂抗熔絲中的-熔絲以及該等第二導體中一導體之 —部分H生的結構係記憶體單元之_底部或第一層 I09783.doc -20- 1329904 級。可在該第-記憶體層級上以單塊方式形成額外的記情 體層級，如，470號巾請案及其他併人的參考文獻所說明，從 而形成-單塊三維記憶體陣列H可在該等上部導體 上形成一第二複數個柱，而可在該等柱之上形成一第三複 數個導體。一記憶體層級之上部導體可充當一上部記憶體 層級之下部導體’或可在該等上下二記憶體層級之間㈣ 一層間介電質。
圖8顯示在完成二個記憶體層級M丨與M 2後該陣列之—斷 面圖。第一記憶體單元]VH包括底部導體2〇〇、柱3〇〇及頂部 導體400。第二記憶體層級肘2包括底部導體綱、柱6⑽及 頂部導體700。在所示陣列中，記憶體層級爾⑽並不共 用導體。實際上’每一記憶體層級將包括遠遠多於圖8所示 數目之記憶體單元。 從記憶體層級M2的底部導體5〇〇至該陣列下方的導體 R2，必須進行電連接。為形成此連接，在插入的介電質中 蝕刻一空洞。希望該蝕刻停止於導體160(R2導體之一）上。 實行該蝕刻，而在不對準的情況下，該蝕刻將停止於介電 餘刻停止層98上，此介電蝕刻停止層98係形成於毗鄰導體 0的下方。因此’此蝕刻不能繼續，而無意間與一下部層 進行一不希望的連接。 用一導電性材料來填充該空洞。在一項較佳具體實施例 _，在形成記憶體層級M2的底部導體5〇〇之同一沉積步驟 期間填充該空洞，而該空洞因此係由相同的材料形成。因 此’底部導體5〇〇與通道15〇係連續的。 _83.doc -2J - ^29904 現在請參考圖9’若需要’可在圖㈣列中的其他時刻使 用本發明之方法來防止過度蝕刻。舉例而言，若欲從上部 導體至記憶體層級的底部導體200或至記憶體層級^的 底部導體500進行連接，則可毗鄰該些各組導體中每一組導 體的下方形成一介電触刻停止層98(例如，氣化石夕層卜此介 電姓刻停止層98若係由一與覆蓋該些導體2〇〇及5〇〇的介電 ㈣不同之介電材料形成’則在實行—介電餘刻以對其進 仃接觸時可用以限制介電過度蝕刻。 級圖:及9之通道15。連接一單塊三維陣列中的各個裝置層 八：：已說明一種用以形成此—通道之方法，該方法包 ^ 弟裝置層級中形成第一導電性輯 1層形特徵接觸之-第-介電㈣停 在續第-八c “才枓沉積於該等第-導電性特徵上； 二材料㈣—空洞，其中該㈣在該第-介 电符料與该弟二介雷# 止於該第—介 有選擇性，其中該鞋刻停 分，·在該m…“备°玄4第一導電性特徵之-部 ^二/5形成該通道，該通道斑#等第 徵中之—特徵進行電連接.第-導電性特 电運接，以及在該第一奘 塊形式形成至少m層級。 層級上以單 除先前併入的申锖牵 記憶體陣列·J〇h 下專利案中說明單塊三维 直堆叠的場了广η等人的美國專利案第M34,882號，「垂 隹且的场可程式化非揮發性^ 死柔 人於2_年Μ 13日申m 方法」，· 號，「包含-拋光’、國專利旁請案第_27,648 先表面的電荷錯存裝置之單機三料列； i09783.doc -22· 1329904
Walker 4人於2002年12月31曰申請的美國專利申請案第 10/335,089號，「用以製造併入串聯連接型電晶體串的可程 式化s己憶體陣列結構之方法」；p etti等人於2003年12月3曰 申請的美國專利申請案第10/728,230號，「包括由接觸接面 二極體的接點與抗炼絲組成的含矽化物單元之半導體裝 置」，以及，Petti於2004年9月29日申請的，美國專利申請案 第10/95 5,387號，「包含一二極體且該二極體充當熔絲元件 之熔絲記憶體單元」，以上各案皆以引用的方式併入於此。 在適當情況下，本發明之方法可用以形成任何此類記憶體。 一單塊二維記憶體陣列係一其中在一單一基板（例如’一 晶圓）上形成多個記憶體層級之陣列，其中無插入的基板。 形成一記憶體層級的各層係直接沉積或生長於一或多個現 有層級中的各層上。相反，藉由在分離的基板上形成記憶 體層級並將該等記憶體層級頂部疊加黏合來構造堆疊記憶 體，如Leedy的美國專利案第5,915，167號「三維結構記憶體」 φ 中所述。可讓該等基板在焊接前變薄或從該等記憶體層級 移除，但是由於該等記憶體層級一開始係形成於分離的基 板上，因此，此類s己憶體並非真正的單塊三維記憶體陣列。 形成於一基板上之一單塊三維記憶體陣列包含·.至少一 第一記憶體層級，其係形成於高於該基板之一第一高度； .以及一第二記憶體層級，其係形成於與該第一高度不同之 一第二高度。在此一多層級陣列中可在該基板上形成三、 四、八個或更多記憶體層級。 可使用許多技術來對單塊三維記憶體中記憶體層級與基 I09783.doc •23· 1329904 板電路之間的電連接進行有利的配置。在以下專利案中說^ 明該些技術中的某些技術：Scheuerlein等人的美國專利案 第6,856,572號，「配合雙重用途驅動器裝置使用記憶體陣列 線驅動器之多頭解碼器結構j，· Scheuerlein等人的美國專利 申請案第10/335,078號「併入串聯連接型電晶體串之可程式 化記憶體陣列結構及其製造與操作方法」，2002年12月31 曰申請；Scheuerlein等人的美國申請案第1〇/4〇3752號「併 入分段位元線記憶體陣列之三維記憶體裝置」，2〇〇3年3月 31曰申請；Scheuerlein等人的美國申請案第1〇/4〇3,844號 「針對三維記憶體陣列具有多層字元線區段之字元線配 置」’ 2003年3月3 1曰申請；Cleeves等人的美國專利申請案 第10/728,43 7號「基板内及基板上圖案化特徵的臨界尺寸及 間距之最佳化」，2003年12月5日申請；以及Scheuerlein等 人的美國專利申請案第10/728,45 1號「對鬆弛幾何結構層的 高密度接觸」，2003年12月5日申請，上述各案係以引用的 方式併入於此。 已經以一單塊三維記憶體陣列為背景來說明本發明。但 是，熟習此項技術者會明白，本發明之方法可有利地用以 欲避免介電過度蝕刻之任何背景。很明顯，此一方法絕不 限用以記憶體或三維裝置。 前面的詳細說明僅說明本發明眾多可用形式中的極少部 分。基於此原目，料細說明希望起到說明作用而非限制 作用。希望僅由包括所有等效物在内的隨附專利申請範圍 來定義本發明之範疇。 109783.doc -24· ^^904 【圖式簡單說明】 圖Wlc係說明當—接觸蝕刻未對準時如何會發生不理 4的介電過度蝕刻之斷面圖。 圖2a係說明利用—加寶 「荖 見的者陸塾」來防止介電過度蝕 平面圖。圖孔係此-著陸塾之-斷面圖。 圖“係利用介電間隔物來防止介電過度蝕刻之一斷面 圖。_及“係說明介電間隔物的形成之斷面圖。 广至4C係依據本發明之-項較佳具體實施例利用一介 電姓刻停止層來減少介φ I電過度蝕刻之斷面圖。圖4d係本發 之項替代具體實施例之一斷面圖。 人圖5&至5e係依據本發明之另—項較佳具體實施例利用一 "電蝕刻停止層來減少介電過度蝕刻之斷面圖。 “圖6仏6d係說明在—單塊三維記憶體陣列中形成一第一 記憶體層級之-部分之斷面圖’《中依據本發明之方法使 用一介電蝕刻停止層來減少過度介電蝕刻。 圖7…b係說明在一單塊三維記憶體陣列中可用以一記 憶體單元之二極體組態之斷面圖。 圖8係說明在—單塊三維記憶體陣列中形成於各導體之 間的電連接之-斷關，其中使用本發明之方法來防止過 度姓刻。 --一 圖9係說明在—單塊三維記憶體陣列中形成於各導體之 間的電連接之一斷面圖’其中使用本發明之另一項具體實 施例來防止過度蝕刻。 【主要元件符號說明】 I09783.doc •25· 1329904 8 導體 10 介電質 12 金屬導體 14 介電質 16 空洞 20 過度蝕刻 22 較寬著陸墊 26 多晶石夕閘極 28 介電間隔物 32 二氧化矽 40 介電材料/氮化矽層 V 42^ 黏合層 44 導電性材料/鎢層 46 導電性特徵/線 46A 線 48 二氧化矽/第二介電材料 50 空洞 52 過度钮刻 54 較厚介電質 60 介電材料 62 氮化鈦層 64 鎢層 66 導電性的圖案化特徵 68 介電填充材料/二氧化矽 109783.doc -26- 1329904
70 實質上平坦的表面 72 介電#刻停止層 74 介電材料/二乳化石夕 76 空洞 98 介電触刻停止層 100 基板 102 絕緣層 104 黏合層 106 導電層 108 介電材料 109 實質上平坦之表面 110 阻障層 112 底部區域/半導體層 114 本質區域/半導體層 116 頂部區域 118 介電層 150 通道 160 導體 200 導體導軌/導體 300 半導體柱 400 頂部導體 500 底部導體 600 / 柱 700 頂部導體 109783.doc •27-

Claims (1)

1329904 第095110444號專利申請案 中文申請專利範圍替換本(98年11月） 十、申請專利範圍： 1. -種用以減少介電繼刻之方法，該方法包含： >儿積一至少半導體材料層或堆疊； 對該至少半導體材料層或堆疊進行圖案化及触刻，以 形成複數個至少半導體特徵； 將-第-介電材料之一層直接沉積於一實質上平坦的 表面上； 將-第二介電材料沉積於該等至少半導體特徵上，其 中該層第-介電材料在該等至少半導體特徵之上.” 在該第二介電材料中姓刻一空洞，其令該姓刻在該第 -"材料與該第二介電材料之間具有選擇性，而該钮 刻停止於該第一介電材料上；以及 曝露該等至少半導體特徵之一部分。 2. ^請求们之方法，其中在沉積該第—介電材料之步驟 :’該貫質上平坦的表面共同曝露一第三介電材料與該 等至少半導體特徵。 、 3. 如清求項2之方法，其中形成該實質上 含藉由⑽來進行拋光。 _表面之步驟包 4. 如味求項1之方法，其中將該至少半導體材枓岛 積於-第-八♦ 主夕千導體材科層或堆疊沉 性。二"電材料上，其對該第-介電層有餘刻選擇 5. 6. 請求項1之方法， 如請求項1之方法 材料。 其中該等至少半導體特徵包含—金屬。 ，其中該等至少半導體特徵包含半導體 109783-981127.doc 如清求項1之方法，其中該等 維記憶體陣列之元件 +導體特徵係-單塊三 種用以減少介電過度蝕刻之方法，該方法包含： 形成—第一介電材料之一層，直 未捧雜之碎1碳化物或氧氮切中㈣—介電材料係 將至少半導體特徵形成於該第一 -介電材料”電料上並與該第 該等特徵接觸； 將-第二介電材料沉積於該等至 傲垃雄. 千導體特徵上並與 ―::第：介電材料中蚀刻一空洞’其中該餘刻在該第 第:材：電ΓΓ間具有選擇性，而該㈣停止於該 曝露該等至少半導體特徵之-部分。 9 ·如睛求項8之方法，兑由兮笛 及5。。埃之間。，、中…介電材料之厚度介於⑽ 11· 項8之方法’其中該第二介電材料係二氧化矽。 包含：項8之方法其令形成該等至少半導體特徵之步驟 沉積—至少半導體材料層或堆疊；以及 形少半導體材料層或堆叠進行圖案化或㈣，以 t成該專至少半導體特徵。 Π:8之方法’其中該等至少半導體特徵係形成於-早日日+導體基板上。 月求項8之方法’其_該等至少半導體特徵係' —單塊三 O:\lO9\I09783-98II27.DOC 6 1329904 維記憶體陣列中的元件。 14. -種用u減少介電過度蝕刻之方法，豸方法包含： 沉積一至少半導體材料層或堆疊； ,對該至少半導體材料層或堆疊進行圖案化或餘刻，以 形成至少半導體特徵； 將第一介電質填料沉積於該等至少半導體 該等特徵之間； & 藉由化學機械研磨進行拋光，以共同曝露該第一介電 填料與該等至少半導體特徵，形成一實質上平括的表面. 將一介電餘刻停止層直接沉積於該平坦表面上； 將第二介電材料沉積於該介電蝕刻停止層上； ^玄第二介電材料中㈣—空洞其中該㈣在該第 -"電材料與該介電㈣停止層之間具有選擇性，並中 該敍刻停止於該介電姓刻停止層上；以及 ，丨、I 丨電㈣#止層之—部分進行㈣以曝露該等至 y半導體特徵之部分。 15.如請求項14之古、+ ^ 好 去，其中該介電蝕刻停止層包含氮化 夕、氧氮化矽或碳化矽。 16 ·如請求項】4夕古。+ ^ ，/、中該等至少半導體特徵係一單塊 二維記憶體陣列内之元件。 如二^項14之方法’其中該等至少半導體特徵係線。 1 8.如凊求項】4夕古、、+ 、 法，其中該等至少半導體特徵包含一金 屬。 19.如請求項a之方土 ，其中該金屬係一鎢或一鶴合金或化 O:\I09\109783-981127.DOC 6 1329904 合物。 2 0.—種用以減少介電過度触刻之方法，該方法包含： 將一至少半導體材料層或堆疊沉積於一基板上； 對該至少半導體材料進行圖案化及蝕刻，以形成複數 個藉由間隙而分離的至少半導體特徵； 藉由一第一介電填料來填充該等間隙； 藉由化學機械硏磨進行拋光，以共同曝露該第一介電 填料與該等至少半導體特徵的至少一部份，形成一實質 上平坦的表面； 將一第二介電材料直接沉積於該第一介電填料上； 將一第三介電材料沉積於該等至少半導體特徵上； 在該第三介電材料中蝕刻一空洞，其中該蝕刻在該第 三與該第二介電材料之間具有選擇性，而該蝕刻停止於 該第二介電材料上；以及 曝露該等至少半導體特徵之一部分。 21·如請求項20之方法，i中嗜筮 八T及第介電填料與該第二介電 材料係相同的介電材料。 電填料與該第二介電 22.如請求項20之方法，其中該第— 材料並非相同的介電材料。 23.如請求項20之方法，其中該第二介電材料係氮切、氧 氮化矽或碳化矽。 24. 如請求項20之方法，其中該等至少半導體特徵係線。 25. 如請求項20之方法，立中在 …一… 積該第三介電材料之步驟 刖在貝質上平坦的表面中共 、丨〗曝路該第二介電材剩 O:\109\109783-98U27.DOC6 與該等至少半導體特徵。 26.如請求項2〇之方法，苴一 ^ L ，、甲將該第二介電材料沉積於一實 貝上平坦的表面上，該審晳 八 。貝質上千坦的表面共同曝露該第 一介電材料與該等至少半導體特徵。 A如：：項2〇之方法’其中該等導電性或半導體特徵包含 —金屬。 其中該等至少半導體特徵包含半導 28·如請求項20之方法 體材料。 其中該基板包含單晶矽。 其中該等至少半導體特徵係一單塊 維記憶體陣列之元件。 I 一種用以在—單塊三維陣列形成—連接裝置層級的通道 之方法，該方法包含： 29.如請求項20之方法 3〇.如請求項20之方法 電性特 在基板上之—第一裝置層級中形成第一導 徵； —形成直接在一實質上平坦表面上的一第一介電材料之 —第-介電㈣丨停止層，其與該等第—導電性特徵接 觸’其中該第一介電蝕刻停止層實質上為平面的； 將第一介電材料沉積於該等第一導電性特徵上； 在該第二介電材料中敍刻一空洞，其中該餘刻在該第 介電材料與該第二介電材料之間具有選擇性，其中該 蝕刻停止於該第一介電材料上； 曝露該等第-導電性特徵之一部分； 在該空洞内形成該通道，該通道對該等第一導電性特 〇：V109\109783-98 M27.D〇C6 -5- 1329904 徵中的一特徵進行電連接；以及 以單塊方式在該第一裝置層級上形成至 層級。 弟二Μ 32.如請求項3 1之方法，其中該基板包含單晶矽。 33·如請求項31之方法，其中該等第—導電性特徵包 或沉積的半導體材料之一層或堆疊。 “ 34.如請求項33之方法’其中該等第一導電性特徵包含軌形 35. 如請求項31之記憶體’其中該第一裝置層級係記 兀之一第一記憶體層級。 早 36. 如請求項35之記憶體，其中該第二裝置層級⑼ 7C之一第二記憶體層級。 早 37 一種用以在一單塊三維陣列中 道之方法，該方法包含： 裝置層級的通 在高於一基板之一第一高度形成第一導 形成直接在一實質上平坦表面上的一第一人特： J 弟介電材料之 一第一介電蝕刻停止層，盆 ”興-亥專第-導電性特徵接觸； 弟一介電材料沉積於該等第一導電性特徵上； 在該第二介電材料中姓刻一空洞，其中該飯刻在該第 二=第二介電材料之間具有選擇性，其中該㈣停止 於該第一介電材料上； 曝露該等第一導電性特徵之一部分； 在該空洞内形成該通道，該通道對該等第-導電性特 徵中的一特徵進行電連接； 〇：\109U09783-981127.DOC 6 -6 - 1329904 以單塊方式在高於該第一高度之一第二高 一萝番麻， 门度形成一第 裝置層級；以及 以單塊方式在高於該第一裝置層級上形成 層級。 二裝置
38·如請求項37之方法， 39.如請求項37之方法， 或沉積的半導體材料 4〇·如請求項39之方法， 導體。 其中該基板包含單晶矽。 其中該等第一導電性特微 之一層或堆疊。 其中該等第—導電性特徵 包含金屬 包含軌形
41. 42. 如請求項37之方法，其中該第 之一第一記憶體層級。 如請求項41之方法，其中該第 之一第二記憶體層級。 裝置層級係記憶體單元 二裝置層級係 s已憶體單元 O:\109\l 09783-981127.DOC 6
TW095110444A 2005-03-25 2006-03-24 Method for reducing dielectric overetch when making contact to conductive features TWI329904B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/089,771 US7521353B2 (en) 2005-03-25 2005-03-25 Method for reducing dielectric overetch when making contact to conductive features

Publications (2)

Publication Number Publication Date
TW200703559A TW200703559A (en) 2007-01-16
TWI329904B true TWI329904B (en) 2010-09-01

Family

ID=36808162

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095110444A TWI329904B (en) 2005-03-25 2006-03-24 Method for reducing dielectric overetch when making contact to conductive features

Country Status (7)

Country Link
US (4) US7521353B2 (zh)
EP (1) EP1861874A2 (zh)
JP (1) JP2008536300A (zh)
KR (1) KR20080005494A (zh)
CN (2) CN102683267B (zh)
TW (1) TWI329904B (zh)
WO (1) WO2006104817A2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060249753A1 (en) * 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. High-density nonvolatile memory array fabricated at low temperature comprising semiconductor diodes
US7422985B2 (en) * 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface
US7521353B2 (en) * 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7728390B2 (en) * 2005-05-06 2010-06-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-level interconnection memory device
KR100895853B1 (ko) * 2006-09-14 2009-05-06 삼성전자주식회사 적층 메모리 소자 및 그 형성 방법
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
US8372743B2 (en) * 2011-03-02 2013-02-12 Texas Instruments Incorporated Hybrid pitch-split pattern-split lithography process
US8461038B2 (en) * 2011-03-02 2013-06-11 Texas Instruments Incorporated Two-track cross-connects in double-patterned metal layers using a forbidden zone
US8575020B2 (en) * 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
US8802561B1 (en) * 2013-04-12 2014-08-12 Sandisk 3D Llc Method of inhibiting wire collapse
CN108701645B (zh) 2016-03-30 2023-10-10 太浩研究有限公司 减成图案化的互连下方的自对准通孔

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499557A (en) 1980-10-28 1985-02-12 Energy Conversion Devices, Inc. Programmable cell for use in programmable electronic arrays
US4646266A (en) * 1984-09-28 1987-02-24 Energy Conversion Devices, Inc. Programmable semiconductor structures and methods for using the same
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
US5612254A (en) * 1992-06-29 1997-03-18 Intel Corporation Methods of forming an interconnect on a semiconductor substrate
US5244837A (en) * 1993-03-19 1993-09-14 Micron Semiconductor, Inc. Semiconductor electrical interconnection methods
TW272310B (en) * 1994-11-09 1996-03-11 At & T Corp Process for producing multi-level metallization in an integrated circuit
US6040619A (en) 1995-06-07 2000-03-21 Advanced Micro Devices Semiconductor device including antireflective etch stop layer
US5840624A (en) * 1996-03-15 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of via over etching for borderless contacts
US6362527B1 (en) * 1996-11-21 2002-03-26 Advanced Micro Devices, Inc. Borderless vias on bottom metal
US5915167A (en) 1997-04-04 1999-06-22 Elm Technology Corporation Three dimensional structure memory
US6008116A (en) * 1997-12-18 1999-12-28 Advanced Micro Devices, Inc. Selective etching for improved dielectric interlayer planarization
US6034882A (en) 1998-11-16 2000-03-07 Matrix Semiconductor, Inc. Vertically stacked field programmable nonvolatile memory and method of fabrication
TW408435B (en) * 1998-12-31 2000-10-11 Taiwan Semiconductor Mfg Self aligned process and structure capable of increasing the yield of borderless contact window
US6162722A (en) * 1999-05-17 2000-12-19 United Microelectronics Corp. Unlanded via process
US6365453B1 (en) * 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
US6329118B1 (en) * 1999-06-21 2001-12-11 Intel Corporation Method for patterning dual damascene interconnects using a sacrificial light absorbing material
US6395639B1 (en) 1999-09-16 2002-05-28 Agere Systems Guardian Corporation Process for improving line width variations between tightly spaced and isolated features in integrated circuits
US6537902B1 (en) * 2000-01-24 2003-03-25 Oki Electric Industry Co, Ltd. Method of forming a via hole in a semiconductor device
US6544887B1 (en) * 2000-03-31 2003-04-08 Lam Research Corporation Polycide etch process
US6856572B2 (en) 2000-04-28 2005-02-15 Matrix Semiconductor, Inc. Multi-headed decoder structure utilizing memory array line driver with dual purpose driver device
KR100363091B1 (ko) * 2000-06-27 2002-11-30 삼성전자 주식회사 자기정합 콘택을 갖는 반도체 메모리소자 및 그 제조방법
JP5792918B2 (ja) 2000-08-14 2015-10-14 サンディスク・スリー・ディ・リミテッド・ライアビリティ・カンパニーＳａｎｄｉｓｋ ３Ｄ Ｌｌｃ 高集積メモリデバイス
TW508860B (en) * 2000-08-30 2002-11-01 Mitsui & Amp Co Ltd Paste-like thin electrode for battery, its manufacturing method, and battery
JP2003100869A (ja) * 2001-09-27 2003-04-04 Toshiba Corp 半導体装置とその製造方法
TW511233B (en) 2001-11-01 2002-11-21 United Microelectronics Corp Oxygen-doped silicon carbide etch stop layer
US6975016B2 (en) * 2002-02-06 2005-12-13 Intel Corporation Wafer bonding using a flexible bladder press and thinned wafers for three-dimensional (3D) wafer-to-wafer vertical stack integration, and application thereof
KR100445638B1 (ko) * 2002-07-26 2004-08-25 삼성전자주식회사 전기적으로 분리된 영역들을 연결하는 상호 연결 구조 및그 제조방법
US7063597B2 (en) * 2002-10-25 2006-06-20 Applied Materials Polishing processes for shallow trench isolation substrates
US6909152B2 (en) * 2002-11-14 2005-06-21 Infineon Technologies, Ag High density DRAM with reduced peripheral device area and method of manufacture
US8637366B2 (en) * 2002-12-19 2014-01-28 Sandisk 3D Llc Nonvolatile memory cell without a dielectric antifuse having high- and low-impedance states
WO2004061851A2 (en) * 2002-12-19 2004-07-22 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
US7176064B2 (en) 2003-12-03 2007-02-13 Sandisk 3D Llc Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide
US6946719B2 (en) 2003-12-03 2005-09-20 Matrix Semiconductor, Inc Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide
US7285464B2 (en) 2002-12-19 2007-10-23 Sandisk 3D Llc Nonvolatile memory cell comprising a reduced height vertical diode
US7005350B2 (en) 2002-12-31 2006-02-28 Matrix Semiconductor, Inc. Method for fabricating programmable memory array structures incorporating series-connected transistor strings
US7505321B2 (en) 2002-12-31 2009-03-17 Sandisk 3D Llc Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same
US7233024B2 (en) 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6879505B2 (en) 2003-03-31 2005-04-12 Matrix Semiconductor, Inc. Word line arrangement having multi-layer word line segments for three-dimensional memory array
US7115517B2 (en) * 2003-04-07 2006-10-03 Applied Materials, Inc. Method of fabricating a dual damascene interconnect structure
US7202162B2 (en) 2003-04-22 2007-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition tantalum nitride layer to improve adhesion between a copper structure and overlying materials
US7511352B2 (en) 2003-05-19 2009-03-31 Sandisk 3D Llc Rail Schottky device and method of making
US7125792B2 (en) * 2003-10-14 2006-10-24 Infineon Technologies Ag Dual damascene structure and method
US6918821B2 (en) 2003-11-12 2005-07-19 Dow Global Technologies, Inc. Materials and methods for low pressure chemical-mechanical planarization
US7474000B2 (en) 2003-12-05 2009-01-06 Sandisk 3D Llc High density contact to relaxed geometry layers
US7423304B2 (en) 2003-12-05 2008-09-09 Sandisck 3D Llc Optimization of critical dimensions and pitch of patterned features in and above a substrate
US7172840B2 (en) 2003-12-05 2007-02-06 Sandisk Corporation Photomask features with interior nonprinting window using alternating phase shifting
US7050290B2 (en) * 2004-01-30 2006-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated capacitor
US20050221200A1 (en) 2004-04-01 2005-10-06 Matrix Semiconductor, Inc. Photomask features with chromeless nonprinting phase shifting window
US7224013B2 (en) 2004-09-29 2007-05-29 Sandisk 3D Llc Junction diode comprising varying semiconductor compositions
US20060067117A1 (en) 2004-09-29 2006-03-30 Matrix Semiconductor, Inc. Fuse memory cell comprising a diode, the diode serving as the fuse element
US7037774B1 (en) * 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
US7300876B2 (en) * 2004-12-14 2007-11-27 Sandisk 3D Llc Method for cleaning slurry particles from a surface polished by chemical mechanical polishing
US7521353B2 (en) 2005-03-25 2009-04-21 Sandisk 3D Llc Method for reducing dielectric overetch when making contact to conductive features
US7422985B2 (en) 2005-03-25 2008-09-09 Sandisk 3D Llc Method for reducing dielectric overetch using a dielectric etch stop at a planar surface

Also Published As

Publication number Publication date
US7928007B2 (en) 2011-04-19
US20110189840A1 (en) 2011-08-04
EP1861874A2 (en) 2007-12-05
CN101189714A (zh) 2008-05-28
US7521353B2 (en) 2009-04-21
US8497204B2 (en) 2013-07-30
TW200703559A (en) 2007-01-16
KR20080005494A (ko) 2008-01-14
WO2006104817A3 (en) 2006-11-23
CN102683267B (zh) 2015-04-08
US20060216931A1 (en) 2006-09-28
JP2008536300A (ja) 2008-09-04
US8741768B2 (en) 2014-06-03
US20130295764A1 (en) 2013-11-07
CN101189714B (zh) 2012-03-28
US20090142921A1 (en) 2009-06-04
WO2006104817A2 (en) 2006-10-05
CN102683267A (zh) 2012-09-19

Similar Documents

Publication Publication Date Title
TWI329904B (en) Method for reducing dielectric overetch when making contact to conductive features
TWI313896B (en) Method for reducing dieletric overetch using a dielectric etch stop at a planar surface
TW583749B (en) Contact and via structure and method of fabrication
TWI357638B (en) A method for forming a semiconductor device and a
TWI331769B (en) Deposited semiconductor structure to minimize n-type dopant diffusion and method of making
TWI251905B (en) Memory cell and method of fabricating the same
CN107996001B (zh) 用于存储器结构中的控制栅电极的含钴导电层
JP5671070B2 (ja) セミコンダクタ・メタル・オン・インシュレータ構造、斯かる構造の形成方法、及び斯かる構造を含む半導体装置
TWI334220B (en) Mim capacitor integrated into the damascens structure and method of making thereof
TW201027620A (en) Method of making pillars using photoresist spacer mask
JP2006511965A (ja) 高密度不揮発性メモリを製作するための改良された方法
TW201010015A (en) Method of making a nonvolatile memory device
TW201010007A (en) A memory cell that includes a carbon-based memory element and methods of forming the same
TW201023271A (en) Methods of forming diodes
WO2021194532A1 (en) Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
TW201029115A (en) Integration of damascene type diodes and conductive wires for memory device
CN107689398A (zh) 半导体器件及其制造方法
TW201203641A (en) A memory cell that includes a carbon-based memory element and methods of forming the same
TW201225183A (en) Semiconductor devices having through-contacts and related fabrication methods
US20200098976A1 (en) Integrated circuits with embedded memory structures and methods for fabricating the same
TW200901370A (en) Semiconductor device having fine pattern wiring lines integrally formed with contact plug and method of manufacturing same
CN114766061A (zh) 通过使用选择性沉积金属衬垫的混合晶片接合来形成的接合组件
TW201133636A (en) Method of making damascene diodes using selective etching methods
US11991881B2 (en) Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
TW201112399A (en) Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees