CN107689398A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的实施例公开了一种用于制造半导体器件(例如，鳍式场效应晶体管)的代表性方法，该方法包括以下步骤：形成具有第一横向宽度的栅极结构，并且在栅极结构上方形成第一通孔开口。第一通孔开口具有暴露栅极结构的最上表面的最下部。第一通孔开口的最下部具有第二横向宽度。第二横向宽度与第一横向宽度的比率小于约1.1。邻近栅极结构横向设置源极/漏极(S/D)区。接触部件设置在S/D区上方。第二通孔开口延伸至并暴露接触部件的最上表面。第二通孔开口的最下部设置在栅极结构的最顶部之上。本发明的实施例还公开了一种半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体器件及其制造方法。
背景技术
半导体器件用在各种电子应用中，例如，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层，并且使用光刻来图案化各个材料层以在衬底上形成电路组件和元件来制造半导体器件。
半导体产业通过最小特征尺寸的不断减小来持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许在给定的区域中集成更多的组件。然而，随着最小特征尺寸减小，出现了应该解决的额外的问题。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：栅极结构，具有第一宽度；以及导电接触件，设置在所述栅极结构上方，所述导电接触件具有位于所述栅极结构的顶面上的底部，所述底部具有第二宽度，其中，所述第二宽度小于或等于所述第一宽度。
根据本发明的另一个方面，提供了一种半导体器件，包括：栅极，具有第一横向宽度；源极/漏极(S/D)区，邻近所述栅极横向设置；介电层，设置在所述栅极上方；以及第一通孔开口，位于所述介电层中，所述第一通孔开口延伸至并且暴露所述栅极的顶面的至少部分，所述第一通孔开口的底部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。
根据本发明的又一个方面，提供了一种形成半导体器件的方法，包括：形成具有第一横向宽度的栅极结构；在所述栅极结构上方沉积第一介电材料；以及形成设置在所述栅极结构上方并且穿过所述第一介电材料的第一通孔开口，所述第一通孔开口具有暴露所述栅极结构的最上表面的最下部，所述最下部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例的形成finFET器件的工艺中的步骤。
图2示出根据一些实施例的源极/漏极区的形成。
图3示出根据一些实施例的图2的截面。
图4示出根据一些实施例的开口的形成。
图5示出根据一些实施例的至栅电极的第一接触件的形成。
图6A至图6D示出根据一些实施例的栅电极的不同形状。
图7A至图7D示出根据一些实施例的接缝的形成。
图8A至图8D示出根据一些实施例的栅电极的形状的额外实施例。
图9A至图9D示出根据一些实施例的接缝的形成。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在参考图1，示出诸如finFET器件的半导体器件100的立体图。在实施例中，半导体器件100包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上的硅锗的其他衬底。衬底101可以是p型半导体，但是在其他实施例中，它可以是n型半导体。
可以形成第一沟槽103作为最终形成第一隔离区105的初始步骤。可以使用掩蔽层(在图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩蔽层可以是硬掩模，该硬掩模包括通过诸如化学汽相沉积(CVD)的工艺形成的氮化硅，但是可以利用诸如氧化物、氮氧化物、碳化硅、它们的组合等的其他材料，以及诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)或甚至形成氧化硅接着氮化的其他工艺。掩蔽层一旦形成，可以通过合适的光刻工艺来图案化掩蔽层以暴露衬底101的将被去除以形成第一沟槽103的那些部分。
本领域技术人员将意识到，上述讨论的用于形成掩蔽层的工艺和材料并不是用于保护衬底101的部分同时暴露衬底101的用于形成沟槽103的其他部分的唯一方法。诸如图案化和显影的光刻胶的任何合适的工艺都可以用于暴露衬底101的将要去除以形成第一沟槽103的部分。所有这些方法完全旨在包括在本实施例的范围内。
一旦已经形成和图案化掩蔽层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子刻蚀(RIE)的合适的工艺去除暴露的衬底101以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为具有从衬底101的表面处开始的小于约 (诸如约)的第一深度。
然而，如本领域普通技术人员将意识到的，形成第一沟槽103的上述工艺仅仅是一个潜在的工艺，并且不意味着是唯一的实施例。相反，可以利用形成第一沟槽103的任何合适的工艺，并且可以使用包括任何数量的掩模和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺由衬底101的未去除的那些部分额外地形成鳍107。为了方便，鳍107在图中示出为通过虚线与衬底101分离，但是分离的物理表示可以存在或可以不存在。如下所述，可以使用这些鳍107以形成多栅极FinFET晶体管的沟道区。尽管图1仅示出由衬底101形成的三个鳍107，但是可以使用任何数量的鳍107。
鳍107可以形成为使得它们在衬底101的表面处具有介于约5nm和约80nm之间(诸如约30nm)的宽度。此外，鳍107可以彼此间隔开介于约10nm和约100nm之间(诸如约50nm)的距离。通过以这种方式间隔开鳍107，每个鳍107均可以形成单独的沟道区，同时仍然足够接近以共享公共栅极(下面进一步讨论)。
一旦已经形成第一沟槽103和鳍107，可以用介电材料填充第一沟槽103，并且可以在第一沟槽103内使介电材料凹进以形成第一隔离区105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洁和衬垫之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域中已知的其他合适的形成方法来形成介电材料。
可以通过用介电材料过填充第一沟槽103和衬底101，然后通过诸如化学机械抛光(CMP)、蚀刻、它们的组合等的合适的工艺去除第一沟槽103和鳍107外部的多余材料，以填充第一沟槽103。在实施例中，去除工艺还去除位于衬底107上方的任何介电材料，从而使得介电材料的去除将暴露鳍107的表面以用于进一步的处理步骤。
一旦已经用介电材料填充第一沟槽103，然后可以远离鳍107的表面使介电材料凹进。可以实施凹进以暴露鳍107的侧壁的邻近鳍107的顶面的至少一部分。可以使用湿蚀刻通过将鳍107的顶面浸入到诸如HF的蚀刻剂中来使介电材料凹进，但是可以使用诸如H2的其他蚀刻剂，以及诸如反应离子蚀刻、利用诸如NH3/NF3的蚀刻剂的干蚀刻、化学氧化去除或干化学清洁的其他方法。可以使介电材料从鳍107的表面处凹进介于约和约之间(诸如约)的距离。此外，凹进还可去除位于鳍107上方的任何剩余的(leftover)介电材料，以确保鳍107暴露以用于进一步处理。
然而，本领域技术人员将意识到，上述步骤可以是用于填充和凹进介电材料的全部工艺流程的仅仅一部分。例如，还可以利用衬垫步骤、清洁步骤、退火步骤、间隙填充步骤、它们的组合等以形成第一沟槽103并且用介电材料填充第一沟槽103。所有潜在的工艺步骤完全旨在包括在本发明的范围内。
在已经形成第一隔离区105之后，可以在每个鳍107上方形成伪栅极电介质109、位于伪栅极电介质109上方的伪栅电极111和第一间隔件113。在实施例中，可以通过热氧化、化学汽相沉积、溅射或者本领域已知且使用的用于形成栅极电介质的其他方法来形成伪栅极电介质109。根据栅极电介质的形成技术，鳍107的顶部上的伪栅极电介质109的厚度可以不同于鳍107的侧壁上的栅极电介质的厚度。
伪栅极电介质109可以包括具有从约3埃至约100埃(诸如约10埃)的范围内的厚度的二氧化硅或者氮氧化硅的材料。伪栅极介电质109可由具有约0.5埃至约100埃(诸如10埃或更小)的等效氧化物厚度的诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合的高介电常数(高k)材料(例如，具有大于约5的相对介电常数)形成。此外，还可以将二氧化硅、氮氧化硅的任意组合和/或高k材料用于伪栅极电介质109。
伪栅电极111可以包括导电材料并且可以选自包括W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等的组。伪栅电极111可以通过化学汽相沉积(CVD)、溅射沉积或者本领域已知且使用的用于沉积导电材料的其他技术来沉积。伪栅电极111的厚度可以在约至约的范围内。伪栅电极111的顶面可以具有非平坦的顶面，并且可以在伪栅电极111的图案化或栅极蚀刻之前平坦化伪栅电极111的顶面。此时，可以向伪栅电极111中引入或者不引入离子。例如，可以通过离子注入技术引入离子。
一旦形成，可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列堆叠件115。堆叠件115限定位于伪栅极电介质109下方的鳍107的每侧上的多个沟道区。可以通过使用例如本领域中已知的沉积和光刻技术在伪栅电极111上沉积和图案化栅极掩模(在图1中未单独示出)来形成堆叠件115。栅极掩模可以结合通常使用的诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅的掩蔽和牺牲材料，并且可以沉积至介于约和约之间的厚度。可以使用干蚀刻工艺蚀刻伪栅电极111和伪栅极电介质109以形成图案化的堆叠件115。
一旦已经图案化堆叠件115，就可以形成第一间隔件113。可以在堆叠件115相对两侧上形成第一间隔件113。通常通过在先前形成的结构上毯式沉积间隔件层(在图1中未单独示出)来形成第一间隔件113。间隔件层可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这种层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法的方法来形成。间隔件层可以包括具有不同蚀刻特性的不同材料或与第一隔离区105内的介电材料相同的材料。然后，诸如通过一次或多次蚀刻以从该结构的水平面去除间隔件层来图案化第一间隔件113以形成第一间隔件113。
在实施例中，第一间隔件113可以形成为具有介于约和约之间的第一厚度T1。此外，一旦已经形成第一间隔件113，邻近一个堆叠件115的第一间隔件113可以与邻近另一堆叠件115的第一间隔件113分离开介于约10nm和约1000nm之间(如约20nm)的第一距离D1。然而，可以使用任何合适的厚度和距离。
图2至图3示出从未被堆叠件115和第一间隔件113保护的那些区域去除鳍107并且再生长源极/漏极区201(图3示出图2的沿着线B-B'的截面图)。可以通过使用堆叠件115和第一隔离件113作为硬掩模的反应离子蚀刻(RIE)，或者通过任何其他合适的去除工艺来实施从未被堆叠件115和第一隔离件113保护的那些区域去除鳍107。可以继续去除直到鳍107与第一隔离区105的表面齐平(如图所示)或低于第一隔离区105的表面。
一旦已经去除了鳍107的这些部分，就放置且图案化硬掩模(未单独示出)以覆盖伪栅电极111，以防止生长，并且可以再生长源极/漏极区201以与每个鳍107接触。在实施例中，可以再生长源极/漏极区201，并且在一些实施例中，可以再生长源极/漏极区201以形成应力源，该应力源将对鳍107的位于堆叠件115下方的沟道区施加应力。在鳍107包括硅并且FinFET是p型器件的实施例中，可以利用具有与沟道区不同的晶格常数的诸如硅或诸如硅锗的其他材料的材料且通过选择性外延工艺再生长源极/漏极区201。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等的前体，并且可以持续介于约5分钟和约120分钟之间(诸如约30分钟)。
在实施例中，源极/漏极区201可以形成为在第一隔离区105上方具有介于约20nm和约100nm之间(诸如约50nm)的第一高度H1。在本实施例中，源极/漏极区201可以形成为在第一隔离区105的上表面之上具有介于约5nm和约250nm之间(诸如约100nm)的高度。然而，可以利用任何合适的高度。
一旦形成源极/漏极区201，可以通过注入适当的掺杂剂来将掺杂剂注入到源极/漏极区201中以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。或者，可以注入诸如磷、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模来注入这些掺杂剂。应当注意，本领域的普通技术人员将意识到，可使用许多其他工艺、步骤等来注入掺杂剂。例如，本领域的普通技术人员将意识到，可以使用间隔件和衬垫的各种组合来实施多个注入，以形成具有特定形状或适合于特定目的的特性的源极/漏极区。这些工艺中的任何工艺都可以用于注入掺杂剂，并且上述描述并不意味着将本发明限制于上述步骤。
此外，此时，去除在形成源极/漏极区201期间覆盖伪栅电极111的硬掩模。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿蚀刻或干蚀刻工艺来去除硬掩模。然而，可以使用任何合适的去除工艺。
图2还示出在堆叠件115和源极/漏极区201上方形成层间介电(ILD)层203(在图2中以虚线示出以便更清楚地示出下面的结构)。ILD层203可包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层203，但是可以可选地使用诸如LPCVD的其他工艺。ILD层203可以形成为介于约和约之间的厚度。一旦形成，可使用例如平坦化工艺(诸如化学机械抛光工艺)使ILD层203与间隔件113齐平，但是可使用任何合适的工艺。
在形成ILD层203之后，可以去除并替换伪栅电极111和伪栅极电介质109的材料以形成栅叠件205。在实施例中，可以使用例如湿蚀刻或干蚀刻工艺来去除伪栅电极111，该湿蚀刻或干蚀刻工艺利用对伪栅电极111的材料具有选择性的蚀刻剂。然而，可以使用任何合适的去除工艺。
一旦已经去除伪栅电极111，可以重新填充留下的开口以形成栅叠件205。在特定实施例中，栅叠件205包括第一介电材料211、第一金属材料213、第二金属材料215和第三金属材料217。在实施例中，第一介电材料211是通过诸如原子层沉积、化学汽相沉积等工艺沉积的诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合等的高k材料。第一介电材料211可以沉积至介于约和约之间的厚度，但是可以使用任何合适的材料和厚度。
第一金属材料213可以形成为邻近第一介电材料211，并且可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等的金属材料形成。可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来将第一金属材料213沉积至介于约和约 之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第二金属材料215可以形成为邻近第一金属材料213，并且在特定实施例中，可以类似于第一金属材料213。例如，第二金属材料215可以由诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等的金属材料形成。此外，可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来将第二金属材料215沉积至介于约和约之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
第三金属材料217填充通过去除伪栅电极111而留下的开口的剩余部分。在实施例中，第三金属材料217是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等的金属材料，并且可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来沉积，以填充和/或过填充通过去除伪栅电极111留下的开口。在特定实施例中，第三金属材料217可沉积为具有介于约和约 之间的厚度，但是可以使用任何合适的材料、沉积工艺和厚度。
一旦已经填充通过去除伪栅电极111留下的开口，则可以平坦化材料，以便去除通过去除伪栅电极111留下的开口外部的任何材料。在特定实施例中，可以使用诸如化学机械抛光的平坦化工艺来实施去除。然而，可以使用任何合适的平坦化和去除工艺。
此外，在已经形成栅叠件205(并且因此，半导体器件的栅极宽度)之后，栅叠件205可具有介于约10nm和约200nm之间的第一宽度W1。然而，可以利用任何合适的宽度。
在已经形成并且平坦化栅叠件205的材料之后，可以使栅叠件205的材料凹进并且用覆盖层221覆盖。在实施例中，可以使用例如湿蚀刻或干蚀刻工艺来使栅叠件205的材料凹进，该湿蚀刻或干蚀刻工艺利用对栅叠件205的材料具有选择性的蚀刻剂。然而，可以利用任何合适的工艺。
一旦已经使栅叠件205的材料凹进，则可以沉积覆盖层221并且与间隔件113齐平。在实施例中，覆盖层221是使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、它们的组合等的材料。覆盖层221可以沉积为介于约和约之间的厚度，并且然后使用诸如化学机械抛光的平坦化工艺平坦化，从而使得覆盖层221与间隔件113齐平。
图2至图3额外地示出在栅叠件205上方形成第一蚀刻停止层223。在一个实施例中，第一蚀刻停止层223可以使用等离子体增强化学汽相沉积(PECVD)由氮化硅形成，尽管可以可选地使用诸如SiON、SiCON、SiC、SiOC、SiCxNy、SiOx，其他电介质、它们的组合等其他材料，并且可以可选地使用形成第一蚀刻停止层223的诸如低压CVD(LPCVD)、PVD等的可选技术。第一蚀刻停止层223可以具有介于约和约之间的厚度。
图4示出在栅叠件205上方形成第一介电层401并且穿过第一介电层401形成暴露栅叠件205的第一开口403。在一个实施例中，第一开口403可以形成为穿过第一介电层401和第一蚀刻停止层223以暴露下面的栅叠件205。在一个实施例中，可以首先通过在第一蚀刻停止层223上方放置并图案化第一光刻胶(未单独示出)来形成第一开口403。在实施例中，第一光刻胶是具有底部抗反射涂层(BARC)层、中间掩模层和顶部光刻胶层的三层光刻胶。然而，可以使用任何合适类型的光敏材料或材料的组合。
一旦已经放置第一光刻胶，则图案化第一光刻胶。在实施例中，可以通过将第一光刻胶内的光敏材料(例如，三层光刻胶中的顶部光刻胶层)通过例如掩模板暴露于图案化的能量源(例如，光)来图案化第一光刻胶。能量的影响将在光敏材料的受图案化能量源影响的那些部分中引起化学反应，从而改变光刻胶的曝光部分的物理性质，从而使得第一光刻胶的曝光部分的物理性质不同于第一光刻胶的未曝光部分的物理性质。然后可以用例如显影剂(未单独示出)来显影第一光刻胶，以便将第一光刻胶的曝光部分与第一光刻胶的未曝光部分分离。
一旦已经图案化第一光刻胶，就可以使用第一光刻胶剂作为掩模来形成第一开口403。在实施例中，可以使用第一蚀刻工艺(在图4中由标记为405的波浪线表示)形成第一开口403，该第一蚀刻工艺可以是诸如反应离子蚀刻工艺的一种或多种各向异性蚀刻工艺。然而，可以使用诸如湿蚀刻工艺的任何合适的工艺，以及任何合适的反应物。
第一蚀刻工艺405可以用于形成第一开口403，以准备形成第一接触件501。在特定实施例中，使用一个或多个蚀刻的第一蚀刻工艺405可以用于去除第一介电层401、第一蚀刻停止层223和覆盖层221的材料以暴露栅叠件205。
一旦已经形成第一开口403，就可以去除第一光刻胶。在实施例中，可以使用例如灰化工艺去除第一光刻胶，由此增加第一光刻胶的温度，直到第一光刻胶经历热分解，此时可以容易地去除第一光刻胶。然而，还可以使用诸如湿蚀刻的任何合适的去除工艺。
图5示出在第一开口403内形成第一接触件501并且与栅叠件205物理和电连接。在实施例中，第一接触件501可以是诸如Ti、W、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo或WN的导电材料，但是可以使用诸如铝、铜、它们的合金、它们的组合等任何合适的材料，并且可以使用诸如溅射、化学汽相沉积、电镀、化学镀等的沉积工艺将其沉积到第一开口403中，以填充和/或过填充由第一蚀刻工艺405形成的第一开口403。一旦填充或过填充，可以使用诸如化学机械抛光(CMP)的平坦化工艺去除由第一蚀刻工艺405形成的第一开口403的外部的任何沉积的材料。然而，可以利用任何合适的材料或形成工艺。
通过使用一系列的一种或多种各向异性蚀刻，第一开口403可以形成为具有倾斜的侧壁，这将导致第一开口403随着其延伸穿过第一介电层401时具有变化的宽度，还导致第一接触件501随着其延伸穿过第一蚀刻停止层223和覆盖层221时具有变化的宽度。在特定实施例中，在邻近栅叠件205的点处的第一接触件501将具有介于约3nm和约20nm之间的第二宽度W2。此外，在邻近第一蚀刻停止层223的底部的点处，第一接触件501将具有介于约5nm和约20nm之间的第三宽度W3，以及在邻近第一蚀刻停止层223的顶部的点处，第一接触件501将具有介于约10nm和约30nm之间的第四宽度W4。最后，在第一接触件501的顶面处，第一接触件501可以具有介于约15nm和约50nm之间的第五宽度W5。
此外，第二宽度W2大于第一宽度W1，并且第二宽度W2和第一宽度W1之间的比率小于至少1.1，诸如小于约1.0。第五宽度W5还大于第四宽度W4，并且第五宽度W5和第四宽度W4之间的比率大于至少1，而第四宽度W4大于第三宽度W3，并且第四宽度W4和第三宽度W3之间的比率大于1。最后，第三宽度W3大于第二宽度W2，诸如第三宽度W3和第二宽度W2之间的比率大于1。
在特定实施例中，第一宽度W1大于第五宽度W5、第五宽度W5大于第四宽度W4，第四宽度W4大于第三宽度W3、第三宽度W3大于第二宽度W2。在另一实施例中，第五宽度W5大于第一宽度W1、第一宽度W1大于第四宽度W4、第四宽度W4大于第三宽度W3、第三宽度W3大于第二宽度W2。然而，第二宽度W2小于第一宽度W1。
通过利用本文所述的实施例，可以减小第一接触件501的临界尺寸，从而允许扩大的工艺窗口，并且可以更好地将电阻调节得更低。这种改进允许制造工艺的总体改进以及对产量具有益处。
图6A至图6D示出额外的实施例，其中调节第一介电材料211、第一金属材料213、第二金属材料215和第三金属材料217的高度。在这些实施例的每个中，第一间隔件113具有介于约10nm和约150nm之间的第二高度H2。
首先参见图6A所示的实施例，第三金属材料217可以形成为具有小于第二高度H2的第三高度H3，并且可以介于约5nm至约100nm之间。此外，第二金属材料215将具有介于约5nm和约80nm之间的第四高度H4，并且第一金属材料213将具有介于约5nm和约80nm之间的第五高度H5。最后，第一介电材料211具有介于约5nm和约90nm之间的第六高度H6。然而，可以使用任何合适的厚度。
在该实施例中，第三高度H3大于第四高度H4，并且第三高度H3与第四高度H4的比率大于1。此外，第二高度H2大于第三高度H3，并且第二高度H2与第三高度H3的比率大于1。最后，根据期望的形状，第六高度H6与第一高度H1的比率可以大于或小于1。
然而，在图6A所示的实施例中，栅叠件205仅具有部分平坦的顶面，而不是栅叠件205具有完全平坦的顶面(如上文相对于图1至图5所示)。特别地，对于该实施例，尽管第二金属材料215、第一金属材料213和第一介电材料211可以彼此齐平，但是第三金属材料217可以从平坦的表面向上延伸介于约1nm和约20nm之间(诸如约5nm)的第二距离D2。然而，可以利用任何合适的距离。
为了获得栅叠件205的部分平坦的顶面(第三金属材料217不包括在平坦的顶面中)，可以使用湿蚀刻工艺来使第二金属材料215、第一金属材料213和第一介电材料211的顶面凹进，该湿蚀刻工艺利用对第二金属材料215、第一金属材料213和第一介电材料211的材料具有选择性的一种或多种蚀刻剂。在特定实施例中，湿蚀刻可持续约10秒的时间，以获得栅叠件205的部分平坦的顶面。然而，可以使用任何合适的去除工艺和时间。
图6B示出类似于图6A中所示和所讨论的实施例的另一实施例，但是其中，使第一金属材料213的第五高度H5分别凹进于第二金属材料215的第四高度H4和第一介电材料211的第六高度H6，以形成“W”形状，而不是第二金属材料215、第一金属材料213和第一介电材料211彼此齐平。
在该实施例中，可以利用类似于上面相对于图6A所述的湿蚀刻的湿蚀刻。然而，在该实施例中，为了获得凹进的层，可以继续进行湿蚀刻以将第二金属材料215、第一金属材料213和第一介电材料211的材料过蚀刻至超过图6A所示的平坦表面。例如，在特定实施例中，利用类似的湿蚀刻，但是蚀刻时间延长10％，以过蚀刻材料。在10秒蚀刻获得平面形状的实施例中，获得“W”形状的过蚀刻可以实施11秒。然而，可以使用任何合适的去除工艺和时间。
图6C示出类似于上面相对于图6A中所示和所讨论的实施例的又一实施例，但是其中，第二金属材料211的第四高度H4小于第一金属材料213的第五高度H5，并且第一金属材料213的第五高度H5小于第一介电材料211的第六高度H6，而不是第二金属材料215、第一金属材料213和第一介电材料211彼此齐平。
在该实施例中，可以利用类似于上面相对于图6A所述的湿蚀刻的湿蚀刻。然而，在该实施例中，为了获得凹形的凹进的层，可以继续进行湿蚀刻以将第二金属材料215、第一金属材料213和第一介电材料211的材料过蚀刻至超过图6A所示的平坦的表面并且超过图6B所示的“W”形。例如，在特定实施例中，利用类似的湿蚀刻，但是蚀刻时间延长20％，以过蚀刻材料。在10秒蚀刻获得平面形状的实施例中，为了获得“W”形状的过蚀刻可以实施12秒。然而，可以使用任何合适的去除工艺和时间。
图6D示出类似于上面相对于图6A中所示和所讨论的实施例的又一实施例，但是其中，第二金属材料215的第四高度H4大于第一金属材料213的第五高度H5，并且第一金属材料213的第五高度H5大于第一介电材料211的第六高度H6，而是第二金属材料215、第一金属材料213和第一介电材料211彼此齐平。然而，可以利用任何合适的高度。
在该实施例中，为了获得凸形，可以使用一系列蚀刻。在特定实施例中，可实施类似于上面相对于图6A所描述的湿蚀刻的第一蚀刻工艺，以获得栅叠件205的平坦的顶面。一旦已经实施了湿蚀刻，可以使用对第一介电材料211的材料具有选择性的蚀刻剂来实施第二湿蚀刻，从而以比使第二金属材料215和第一金属材料213凹进更快的速率使第一介电材料211的材料凹进。然而，可以利用任何合适的去除工艺或一系列去除工艺。
图7A至图7D分别示出类似于图6A至图6D中所示和所讨论的那些的实施例。然而，在这些实施例中，不是无缝的第三金属材料217，而是第三金属材料217包括位于第三金属材料217的材料内的接缝701或空隙。当短沟道器件的栅极宽度W1较小并且利用非共形沉积工艺时，在用于沉积第三金属材料217的工艺期间形成接缝701。在获得接缝形成的特定实施例中，对第一宽度W1等于或小于15nm的器件利用诸如化学汽相沉积或物理汽相沉积的非共形沉积工艺。
图8A至图8D示出另一实施例，其中第三金属材料217不向外延伸，而是与第二金属材料215、第一金属材料213和第一介电材料211平齐或从第二金属材料215、第一金属材料213和第一介电材料211处凹进。在图8A所示的实施例中，第三金属材料217的顶面可以比第二金属材料215的顶面更靠近鳍107。此外，第二金属材料215的顶面可以比第一金属材料213的顶面更靠近鳍107，并且第一金属材料213的顶面可以比第一介电材料211的顶面更靠近鳍107。
在该实施例中，栅叠件205的凹进不是一直继续使得第三金属材料217远离第二金属材料215、第一金属材料213和第一介电材料211延伸，而是在第三金属材料217的延伸之前停止。此外，在半导体器件具有介于约30nm和约50nm之间的沟道长度的实施例中，第二金属材料215、第一金属材料213和第一介电材料211将形成倾斜的顶面。
图8B示出类似于上面相对于图8B描述的实施例的实施例。然而，在该实施例中，第三金属材料217从第二金属材料215的顶面进一步凹进。在该实施例中，第三金属材料217可以从第二金属材料215的顶面凹入介于约2nm和约10nm之间的第三距离D3。然而，可以利用任何合适的距离。
为了获得第三金属材料217的凹进，可以实施额外的蚀刻工艺。然而，在该蚀刻工艺中，利用对第三金属材料217的材料具有选择性的蚀刻剂，使得以比第二金属材料215、第一金属材料213或第一介电材料211的材料更快的速率去除第三金属材料217的材料。然而，可以利用任何合适的工艺。
图8C示出类似于上面相对于图6C描述的实施例的另一实施例，其中第二金属材料215、第一金属材料213和第一电介电材料211向内倾斜。然而，在该实施例中，第三金属材料217与第二金属材料215的顶面齐平，而不是第三金属材料217从第二金属材料215处向外延伸。然而，可以利用任何合适的厚度。
在该实施例中，栅叠件205的凹进不是一直持续使得第三金属材料217远离第二金属材料215、第一金属材料213和第一介电材料211延伸，而是在第三金属材料217的延伸之前停止。此外，在半导体器件具有小于约30nm的沟道长度的实施例中，第二金属材料215、第一金属材料213和第一介电材料211将形成圆化的顶面。
图8D示出类似于上面相对于图8C描述的实施例的另一实施例，其中第二金属材料215、第一金属材料213和第一介电材料211向内倾斜。然而，在该实施例中，第三金属材料217从第二金属材料215的顶面凹进，而不是从第二金属材料215向外延伸。在该实施例中，第三金属材料217可以从第二金属材料215的顶面处凹进介于约2nm和约10nm之间的第三距离D3。然而，可以利用任何合适的距离。
为了获得第三金属材料217的凹进，可以实施额外的蚀刻工艺。然而，在该蚀刻工艺中，利用对第三金属材料217的材料具有选择性的蚀刻剂，使得以比第二金属材料215、第一金属材料213或第一介电材料211的材料更快的速率去除第三金属材料217的材料。然而，可以利用任何合适的工艺。
图9A至图9D示出类似于上面相对于图8A至图8D描述的实施例的另一的实施例。然而，在这些实施例中，第三金属材料217结合诸如上面参考图7A至图7D所描述的接缝701。然而，可以使用在第三金属材料217内形成接缝701的任何合适的方法。
在代表性实施例中，半导体器件包括具有第一宽度的栅极结构和设置在栅极结构上方的导电接触件，其中导电接触件具有位于栅极结构的顶面上的底部，该底部具有第二宽度，并且第二宽度小于或约等于第一宽度。第二宽度可以至少部分地设置在第一宽度的横向范围内。第二宽度可以完全设置在第一宽度的横向范围内。第一宽度与第二宽度的比率可以小于约1.1。空隙位于栅极结构内。半导体器件还可以包括设置为邻近栅极结构的源极/漏极(S/D)区；设置在S/D区上方的接触件；以及延伸至并暴露接触件的顶面的至少部分的通孔开口，其中通孔开口的最底部设置在栅极结构的最顶部之上，并且该栅极结构包括鳍式场效应晶体管(FinFET)的栅极。
在一些实施例中，所述第二宽度至少部分地设置在所述第一宽度的横向范围内。
在一些实施例中，该半导体器件还包括：空隙，位于所述栅极结构内。
在一些实施例中，所述第二宽度与所述第一宽度的比率小于约1.1。
在一些实施例中，所述栅极结构包括鳍式场效应晶体管(FinFET)的栅极。在另一代表性实施例中，半导体器件包括具有第一横向宽度的栅极；邻近栅极横向设置的源极/漏极(S/D)区；设置在栅极上方的介电层；位于介电层中的第一通孔开口，第一通孔开口延伸至并暴露该栅极的顶面的至少部分，第一通孔开口的底部具有第二横向宽度，其中第一横向宽度与第二横向宽度的比率小于约1.1；和延伸至并暴露接触部件的顶面的至少部分的第二通孔开口，其中，第二通孔开口的最底部设置在第一通孔开口的底部之上。栅极还包括第一介电材料，位于第一介电材料上方的第一金属材料，位于第一金属材料上方的第二金属材料，第二金属材料不同于第一金属材料，和位于第二金属材料上方的第三金属材料，第三金属材料不同于第二金属材料。半导体器件还可以包括：设置在第一通孔开口中的第一导电材料，第一导电材料接触栅极的顶面；和设置在第二通孔开口中的第二导电材料，第二导电材料接触接触部件的顶面。第二横向宽度可以至少部分地设置在第一横向宽度的横向范围内。第二横向宽度的横向范围可以设置在栅极的横向范围之外。第二横向宽度可以完全设置在第一横向宽度的横向范围内。第一横向宽度与第二横向宽度的比率可以小于约1.0。该栅极可以包括鳍式场效应晶体管(FinFET)栅极。
在一些实施例中，半导体器件还包括：第一导电材料，设置在所述第一通孔开口中，所述第一导电材料接触所述栅极的所述顶面；以及第二导电材料，设置在第二通孔开口中，所述第二导电材料接触所述接触部件的顶面。
在一些实施例中，所述第二横向宽度至少部分地设置在所述第一横向宽度的横向范围内。
在一些实施例中，所述栅极还包括：第一介电材料；第一金属材料，位于所述第一介电材料上方；第二金属材料，位于所述第一金属材料上方，所述第二金属材料不同于所述第一金属材料，以及第三金属材料，位于所述第二金属材料上方，所述第三金属材料不同于所述第二金属材料。
在一些实施例中，所述第二横向宽度完全设置在所述第一横向宽度的横向范围内。
在一些实施例中，所述第一横向宽度与所述第二横向宽度的比率小于约1.0。
在一些实施例中，所述栅极包括鳍式场效应晶体管(FinFET)栅极。
在又一代表性实施例中，提供一种包括形成具有第一横向宽度的栅极结构的方法。在栅极结构上方沉积第一介电材料，以及在栅极结构上方并且穿过第一介电材料形成第一通孔开口，第一通孔开口具有暴露栅极结构的最上表面的最下部，最下部具有第二横向宽度，其中第二横向宽度与第一横向宽度的比率小于约1.1。该方法还可以包括：在第一通孔开口中设置第一导电材料，第一导电材料接触栅极结构的最上表面；以及在第二通孔开口中设置第二导电材料，第二导电材料接触栅极结构的顶面。形成栅极结构可以进一步包括沉积第一介电材料，在第一介电材料上方沉积第一金属材料，在第一金属材料上方沉积第二金属材料，第二金属材料不同于第一金属材料，以及在第二金属材料上方沉积第三金属材料，第三金属材料不同于第二金属材料。第二横向宽度可以设置在至少部分地位于第一横向宽度的横向范围内的位置处。该方法还可以包括将第一通孔开口的第一垂直中心线与栅极结构的第二垂直中心线大致对准。该方法还可以包括提供小于约1.0的第一横向宽度与第二横向宽度的比率。该方法还可以包括形成鳍式场效应晶体管(FinFET)栅极。可以使用后栅极工艺或先栅极工艺来形成FinFET栅极。可以使用多图案化工艺来形成FinFET。
在一些实施例中，该方法还包括：在所述第二通孔开口中设置第二导电材料，所述第二导电材料接触所述栅极结构的顶面。
在一些实施例中，形成所述第一通孔开口包括在至少部分地位于所述第一横向宽度的横向范围内的位置处设置所述第二横向宽度。
在一些实施例中，形成所述第一通孔开口包括将所述第一通孔开口的第一垂直中心线与所述栅极结构的第二垂直中心线基本对准。
在一些实施例中，形成所述栅极结构和形成所述第一通孔开口包括提供小于约1.0的所述第一横向宽度与所述第二横向宽度的比率。
在一些实施例中，形成所述栅极结构包括形成鳍式场效应晶体管(FinFET)栅极。
在一些实施例中，使用后栅工艺实施形成所述鳍式场效应晶体管栅极。
在一些实施例中，形成所述栅极结构还包括：沉积第一介电材料；在所述第一介电材料上方沉积第一金属材料；在所述第一金属材料上方沉积第二金属材料，所述第二金属材料不同于所述第一金属材料；以及在所述第二金属材料上方沉积第三金属材料，所述第三金属材料不同于所述第二金属材料。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
栅极结构，具有第一宽度；以及
导电接触件，设置在所述栅极结构上方，所述导电接触件具有位于所述栅极结构的顶面上的底部，所述底部具有第二宽度，其中，所述第二宽度小于或等于所述第一宽度。
2.根据权利要求1所述的半导体器件，其中，所述第二宽度至少部分地设置在所述第一宽度的横向范围内。
3.根据权利要求2所述的半导体器件，还包括：空隙，位于所述栅极结构内。
4.一种半导体器件，包括：
栅极，具有第一横向宽度；
源极/漏极(S/D)区，邻近所述栅极横向设置；
介电层，设置在所述栅极上方；以及
第一通孔开口，位于所述介电层中，所述第一通孔开口延伸至并且暴露所述栅极的顶面的至少部分，所述第一通孔开口的底部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。
5.根据权利要求4所述的半导体器件，还包括：
第一导电材料，设置在所述第一通孔开口中，所述第一导电材料接触所述栅极的所述顶面；以及
第二导电材料，设置在第二通孔开口中，所述第二导电材料接触所述接触部件的顶面。
6.根据权利要求4所述的半导体器件，其中，所述第二横向宽度至少部分地设置在所述第一横向宽度的横向范围内。
7.根据权利要求6所述的半导体器件，其中，所述栅极还包括：
第一介电材料；
第一金属材料，位于所述第一介电材料上方；
第二金属材料，位于所述第一金属材料上方，所述第二金属材料不同于所述第一金属材料，以及
第三金属材料，位于所述第二金属材料上方，所述第三金属材料不同于所述第二金属材料。
8.一种形成半导体器件的方法，包括：
形成具有第一横向宽度的栅极结构；
在所述栅极结构上方沉积第一介电材料；以及
形成设置在所述栅极结构上方并且穿过所述第一介电材料的第一通孔开口，所述第一通孔开口具有暴露所述栅极结构的最上表面的最下部，所述最下部具有第二横向宽度，其中，所述第二横向宽度与所述第一横向宽度的比率小于约1.1。
9.根据权利要求8所述的方法，还包括：在所述第二通孔开口中设置第二导电材料，所述第二导电材料接触所述栅极结构的顶面。
10.根据权利要求9所述的方法，其中，形成所述第一通孔开口包括在至少部分地位于所述第一横向宽度的横向范围内的位置处设置所述第二横向宽度。
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