CN108122744A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件及其制造方法。在实施例中，在开口内形成第一成核层，从而用于后栅工艺。处理第一成核层以通过将第一成核层暴露于与氧反应的前体以形成气体来去除不期望的氧。然后形成第二成核层，并且用块状导电材料填充开口的剩余部分。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体器件及其制造方法。
背景技术
半导体器件用于例如，诸如个人计算机、手机、数码相机和其他电子设备的各种电子应用中。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层和半导体材料层以及使用光刻图案化各个材料层以在各个材料层上形成电路组件和元件来制造半导体器件。
半导体产业通过最小部件尺寸的不断减小来持续地改进各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许在给定的区域中集成更多的组件。然而，随着最小部件尺寸减小，出现了应该解决的额外的问题。
发明内容
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成伪栅极堆叠件；去除所述伪栅极堆叠件以形成第一开口；在所述第一开口内沉积栅极电介质；在所述第一开口内且在所述栅极电介质上方沉积第一成核层；处理所述第一成核层以去除氧；以及沉积导电材料以填充所述第一开口的剩余部分。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：去除伪栅电极材料以在衬底上方的介电材料中形成开口；在所述开口内沉积第一含金属材料；在所述开口内沉积第二含金属材料，所述第二含金属材料不同于所述第一含金属材料；在所述第二含金属材料上沉积第一阻挡材料；在所述第一阻挡材料上沉积第一成核层；从所述第一成核层的表面去除氧，使得所述氧降低至低于0.1％的原子浓度；在所述第一成核层上沉积第二成核层；以及用导电材料填充所述开口的剩余部分。
根据本发明的又一实施例，还提供了一种半导体器件，包括：第一介电材料，位于衬底上方，其中，所述第一介电材料的外表面的相对侧壁具有大于6的纵横比；第一导电材料，邻近所述第一介电材料，所述第一导电材料包括第一金属；第二导电材料，邻近所述第一导电材料，所述第二导电材料不同于所述第一导电材料；阻挡材料，邻近所述第二导电材料；第一成核层，邻近所述阻挡材料；以及第二成核层，邻近所述第一成核层，其中，所述第一成核层在邻近所述第一成核层和所述第二成核层之间的边界处具有大于零但小于0.1％的氧的原子浓度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出根据一些实施例形成finFET器件的工艺中的步骤。
图2示出根据一些实施例形成源极/漏极区。
图3A至图3B示出根据一些实施例形成第一成核层。
图4A至图4B示出根据一些实施例处理第一成核层。
图5A至图5B示出根据一些实施例形成第二成核层和块状材料。
图6A至图6B示出根据一些实施例的平坦化和覆盖工艺。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
现在参考图1，示出诸如finFET器件的半导体器件100的透视图。在实施例中，半导体器件100可以是用于10nm工艺节点的半导体器件，并且包括其中形成有第一沟槽103的衬底101。衬底101可以是硅衬底，但是可以使用诸如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗的其他衬底。衬底101可以是p型半导体，但是在其他实施例中，它可以是n型半导体。
可以形成第一沟槽103以作为最终形成第一隔离区105的初始步骤。可以使用掩蔽层(在图1中未单独示出)以及合适的蚀刻工艺来形成第一沟槽103。例如，掩蔽层可以是通过诸如化学汽相沉积(CVD)工艺形成的包括氮化硅的硬掩模，然而，可以利用诸如氧化物、氮氧化物、碳化硅、它们的组合等的其他材料，并且可以利用诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)、或甚至形成氧化硅随后氮化的其他工艺。一旦形成掩蔽层，可以通过合适的光刻工艺图案化掩蔽层以暴露衬底101的将被去除的这些部分以形成第一沟槽103。
本领域技术人员将意识到，上述用于形成掩蔽层的工艺和材料并不是用于保护部分衬底101的部分同时暴露衬底101的其他部分以用于形成沟槽103的唯一方法。可以利用诸如图案化和显影光刻胶的任何合适的工艺以暴露衬底101的将要去除的部分从而形成第一沟槽103。所有此类方法都完全旨在包括在本实施例的范围内。
一旦已经形成和图案化掩蔽层，则在衬底101中形成第一沟槽103。可以通过诸如反应离子刻蚀(RIE)的合适的工艺去除暴露的衬底101以在衬底101中形成第一沟槽103，但是可以使用任何合适的工艺。在实施例中，第一沟槽103可以形成为从衬底101表面具有小于约(诸如约或43.17nm)的第一深度。
然而，如本领域普通技术人员将意识到，形成第一沟槽103的上述工艺仅仅是一个潜在的工艺，并且不意味着是唯一的实施例。相反，可以利用任何合适的工艺形成第一沟槽103，并且可以使用包括任何数量的掩蔽和去除步骤的任何合适的工艺。
除了形成第一沟槽103之外，掩蔽和蚀刻工艺从衬底101的未去除的那些部分额外地形成鳍107。为了简便起见，鳍107已经在图中示出为通过虚线与衬底101分离，但是分离的物理指示可以存在或可以不存在。如下所述，可以使用这些鳍107以形成多栅极FinFET晶体管的沟道区。尽管图1仅示出从衬底101形成的三个鳍107，但是可以利用任何数量的鳍107。
鳍107可以形成为使得它们在衬底101的表面处具有介于约5nm和约80nm之间(诸如约30nm)的宽度。此外，鳍107可以彼此间隔开介于约10nm和约100nm之间(诸如约50nm)的距离。通过以这种方式间隔开鳍107，鳍107均可以形成单独的沟道区，同时仍然足够接近以共享公共栅极(下面进一步讨论)。
一旦已经形成第一沟槽103和鳍107，可以用介电材料填充第一沟槽103，并且可以在第一沟槽103内凹进介电材料以形成第一隔离区105。介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在第一沟槽103的可选的清洁和衬里之后，可以使用化学汽相沉积(CVD)方法(例如，HARP工艺)、高密度等离子体CVD方法或本领域中已知的其他合适的形成方法来形成介电材料。
可以通过用介电材料过填充第一沟槽103和衬底101，并且然后通过诸如化学机械抛光(CMP)、蚀刻、它们的组合等的合适的工艺去除第一沟槽103和鳍107外部的多余材料来填充第一沟槽103。在实施例中，去除工艺还去除位于衬底107上方的任何介电材料，从而使得介电材料的去除将暴露鳍107的表面以用于进一步的处理步骤。
一旦已经用介电材料填充第一沟槽103，然后可以远离鳍107的表面凹进介电材料。可以实施凹进以暴露鳍107的侧壁的邻近鳍107顶面的至少部分。可以使用通过将鳍107的顶面浸入诸如HF的蚀刻剂的湿蚀刻来凹进介电材料，但是可以使用诸如H2的其他蚀刻剂和诸如反应离子蚀刻、利用诸如NH3/NF3的蚀刻剂的干蚀刻、化学氧化去除或干化学清洁的其他方法。可以使介电材料从衬底107的表面凹进介于约和约之间(诸如约)的距离。额外地，凹进还可以去除位于鳍107上方的任何剩余的介电材料，以确保鳍107暴露从而用于进一步处理。
然而，本领域的普通技术人员将意识到，上述步骤可以仅仅是用于填充和凹进介电材料的全部工艺的部分。例如，还可以利用衬里步骤、清洁步骤、退火步骤、间隙填充步骤、它们的组合等以形成沟槽103并且用介电材料填充沟槽103。所有潜在的工艺步骤完全旨在包括在本发明的范围内。
在已经形成第一隔离区105之后，可以在每个鳍107上方形成伪栅极电介质109、位于伪栅极电介质109上方的伪栅电极111和第一间隔件113。在实施例中，可以通过热氧化、化学汽相沉积、溅射或本领域已知和使用的用于形成栅极电介质的任何其他方法来形成伪栅极电介质109。根据栅极电介质的形成技术，鳍107的顶部上的伪栅极电介质109的厚度可以不同于鳍107的侧壁上的栅极电介质的厚度。
伪栅极电介质109可以包括具有从约3埃至约100埃(诸如约10埃)的范围内的厚度的二氧化硅或者氮氧化硅的材料。伪栅极介电质109可由具有约0.5埃至约100埃(诸如10埃或更小)的等效氧化物厚度的诸如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或它们的组合的高介电常数(高k)材料(例如，其相对介电常数大于约5)形成。此外，还可以将二氧化硅、氮氧化硅和/或高k材料的任何组合用于伪栅极介电质109。
伪栅电极111可以包括导电材料并且可以选自由多晶硅、W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等组成的组。伪栅电极111可以通过化学汽相沉积(CVD)、溅射沉积或者本领域已知和使用的用于沉积导电材料的其他技术来沉积。伪栅电极111的厚度可以在约至约的范围内。伪栅电极111的顶面可以具有非平坦的顶面，并且可以在图案化伪栅电极111或栅极蚀刻之前平坦化伪栅电极111的顶面。在此处，可以向伪栅电极111中引入或者不引入离子。例如，可以通过离子注入技术引入离子。
一旦形成，可以图案化伪栅极电介质109和伪栅电极111以在鳍107上方形成一系列堆叠件115。堆叠件115限定鳍107的每侧上的位于伪栅极电介质109下方的多个沟道区。可以通过使用例如本领域中已知的沉积和光刻技术在伪栅电极111上沉积和图案化栅极掩模(在图1中未单独示出)来形成堆叠件115。栅极掩模可以包含通常使用的诸如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅的掩蔽和牺牲材料，并且可以沉积至介于约和约之间的厚度。可以使用干蚀刻工艺蚀刻伪栅电极111和伪栅极电介质109以形成图案化的堆叠件115。
一旦已经图案化堆叠件115，就可以形成第一间隔件113。可以在堆叠件115的相对两侧上形成第一间隔件113。通常通过在先前形成的结构上毯式沉积间隔件层(在图1中未单独示出)来形成第一间隔件113。间隔件层可包括SiN、氮氧化物、SiC、SiON、SiOCN、SiOC、氧化物等，并且可以通过用于形成这种层的诸如化学汽相沉积(CVD)、等离子体增强CVD、溅射和本领域已知的其他方法的方法来形成。间隔件层可以包括与第一隔离区105内的介电材料具有不同蚀刻特性的不同材料或与第一隔离区105内的介电材料相同的材料。然后，诸如通过一次或多次蚀刻以从该结构的水平面去除间隔件层来图案化第一间隔件113以形成第一间隔件113。
在实施例中，第一间隔件113可以形成为具有介于约和约之间的第一厚度T1。额外地，一旦已经形成第一间隔件113，邻近一个堆叠件115的第一间隔件113可以与邻近另一个堆叠件115的第一间隔件113分开介于约5nm和约200nm之间(诸如约20nm)的第一距离D1。然而，可以利用任何合适的厚度和距离。
图2示出从未被堆叠件115和第一间隔件113保护的那些区域去除鳍107并且再生长源极/漏极区201。可以使用堆叠件115和第一隔离件113作为硬掩模通过反应离子蚀刻(RIE)，或者通过任何其他合适的去除工艺来实施从未被堆叠件115和第一隔离件113保护的那些区域去除鳍107。可以继续去除鳍107直到鳍107与第一隔离区105的表面齐平(如图所示)或低于第一隔离区105的表面。
一旦已经去除了鳍107的这些部分，就放置且图案化硬掩模(未单独示出)以覆盖伪栅电极111，以防止生长，并且可以再生长源极/漏极区201以与每个鳍107接触。在实施例中，可以再生长源极/漏极区201，并且在一些实施例中，可以再生长源极/漏极区201以形成应力源，该应力源将对鳍107的位于堆叠件115下方的沟道区施加应力。在鳍107包括硅并且FinFET是p型器件的实施例中，可以利用诸如硅的材料或具有与沟道区不同的晶格常数的诸如硅锗的其他材料，通过选择性外延工艺再生长源极/漏极区201。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等的前体，并且可以持续介于约5分钟和约120分钟之间，诸如约30分钟。
在实施例中，源极/漏极区201可以形成为具有介于约和约之间的厚度，和在第一隔离区105上方的介于约和约之间(诸如约)的第一高度H1。然而，可以利用任何合适的高度。
一旦形成源极/漏极区201，可以通过注入适当的掺杂剂来将掺杂剂注入到源极/漏极区201中以补充鳍107中的掺杂剂。例如，可以注入诸如硼、镓、铟等的p型掺杂剂以形成PMOS器件。可选地，可以注入诸如磷、砷、锑等的n型掺杂剂以形成NMOS器件。可以使用堆叠件115和第一间隔件113作为掩模来注入这些掺杂剂。应当注意，本领域的普通技术人员将意识到，可使用许多其他工艺、步骤等来注入掺杂剂。例如，本领域的普通技术人员将意识到，可以使用间隔件和衬里的各种组合来实施多个注入，以形成具有适合于特定目的的特定形状或特性的源极/漏极区。这些工艺中的任何工艺都可以用于注入掺杂剂，并且以上描述并不意味着将本发明限制于上述步骤。
额外地，在此处，去除在形成源极/漏极区201期间覆盖伪栅电极111的硬掩模。在实施例中，可以使用例如对硬掩模的材料具有选择性的湿蚀刻或干蚀刻工艺来去除硬掩模。然而，可以使用任何合适的去除工艺。
图2还示出在堆叠件115和源极/漏极区201上方形成层间介电(ILD)层203(在图2中以虚线示出以便更清楚地示出下面的结构)。ILD层203可包括诸如硼磷硅酸盐玻璃(BPSG)的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD的工艺形成ILD层203，但是可以可选地使用诸如LPCVD的其他工艺。ILD层203可以形成为介于约和约之间的厚度。一旦形成，可使用例如平坦化工艺(诸如化学机械抛光工艺)使ILD层203与第一间隔件113齐平，但是可以使用任何合适的工艺。
图3A至图3B示出在形成ILD层203之后，可以去除并替换伪栅电极111和伪栅极电介质109的材料以形成栅极堆叠件601(图3A至图3B中未示出，但是下面在图6A至图6B中示出)，其中图3A示出图2的沿线A-A'的截面图，以及图3B示出图2的沿线B-B'的截面图(后续的附图示出基于该图的该字母的类似视图)。在实施例中，可以使用例如利用对伪栅电极111和伪栅极电介质109的材料具有选择性的蚀刻剂的一个或多个湿蚀刻或干蚀刻工艺来去除伪栅电极111和伪栅极电介质109。然而，可以利用任何合适的去除工艺。
通过去除伪栅电极111和伪栅极电介质109形成的开口301可以形成为具有高的纵横比。例如，在一些实施例中，开口301将可以具有栅极高度与临界尺寸的大于约6的纵横比。然而，可以利用任何合适的纵横比。
一旦已经去除伪栅电极111和伪栅极电介质109，可以重新填充留下的开口以形成栅极堆叠件601。在特定实施例中，可通过形成第一介电材料211、第一含金属材料213、第二含金属材料215、阻挡材料217和第一成核层219来开始形成栅极堆叠件601。在实施例中，第一介电材料211是通过诸如原子层沉积、化学汽相沉积等的工艺沉积的诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、它们的组合等的高k材料。第一介电材料211可以沉积至介于约和约之间的厚度，但是可以利用任何合适的材料和厚度。
第一含金属材料213可以形成为邻近第一介电材料211，并且可以由诸如掺杂有硅的氮化钛(TSN)的金属材料形成，但是还可以使用诸如Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等的金属材料形成。在第一含金属材料213为TSN的实施例中，可使用例如原子层沉积的沉积工艺来沉积第一含金属材料213，但是还可以使用诸如化学汽相沉积、溅射等的其他合适工艺。第一含金属材料213可沉积至介于约和约之间的厚度，但可使用任何合适的厚度。
一旦已经形成第一含金属材料213，就可以回蚀第一含金属材料213。在实施例中，可以使用例如各向异性蚀刻工艺(诸如反应离子蚀刻)蚀刻第一含金属材料213，其将第一含金属材料213凹进至第一间隔件113下方的水平面。例如，可以实施蚀刻工艺，直到第一含金属材料213具有介于约40nm和约80nm之间(诸如约60nm)的第二高度H2。然而，可以利用任何合适的高度。
一旦已经形成(并且可选地，回蚀)第一含金属材料213，则第二含金属材料215可以形成为邻近第一含金属材料213。在实施例中，第二含金属材料215可以由诸如TiAl、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、它们的组合等形成。可选地，可以使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺来将第二含金属材料215沉积至介于约和约之间的厚度，但是可以使用任何合适的沉积工艺或厚度。
在另一实施例中，不是单一材料的单层，第二含金属材料215可以是用于第二含金属材料215的材料的第一材料(例如，TiAl)和用于第二含金属材料215的材料的第二材料(例如，氮化钛)的复合层。在用于第二含金属材料215的材料的第一材料为TiAl并且用于第二含金属材料215的材料中的第二材料为氮化钛的实施例中，TiAl层可沉积为介于约和约(诸如约)的厚度，并且氮化钛层可以沉积为介于约和约之间(诸如约)的厚度。然而，可以使用任何合适的材料和厚度。
阻挡材料217可以用于阻挡材料从第三含金属材料503向其他区域移动。在实施例中，阻挡材料217可以是诸如氮化钛的材料，但是可以使用诸如TaN或WN的任何其他合适的材料。可以使用诸如原子层沉积、化学汽相沉积、溅射等的工艺将阻挡材料217沉积至介于约和约之间(诸如)的厚度，但是可以使用任何合适的沉积工艺或厚度。
在已经沉积阻挡材料之后，形成第一成核层219，以便允许第三含金属材料503的第一成核。此外，在实施例中，第一成核层219形成为无氟材料，以帮助防止氟移动至结构的其他部分。在第三含金属材料503是钨的特定实施例中，第一成核层219可以是沉积至介于约和约之间(诸如约)的厚度的诸如无氟钨(FFW)的材料。
在第一成核层219是无氟钨的实施例中，可以使用化学汽相沉积工艺形成第一成核层219，由此在适当的条件下引入诸如W(CO)6的含钨前体，以导致W(CO)6分解成钨层和二氧化碳层。例如，可以在介于约200℃和约450℃之间的温度下和小于约2托的压力下实施沉积，但是可以使用任何合适的工艺条件。
然而，虽然在非大气条件下形成第一成核层219，但是在形成第一成核层219之后，第一成核层219可以从沉积室去除并暴露于外部大气。在这种真空破坏中，空气中的氧可以进入第一成核层219的外层并形成诸如氧化钨(WOx)的氧化物。这样将氧引入第一成核层219可干扰后续沉积(例如，第三含金属材料503的沉积)，从而阻止后续沉积完全填充开口，导致在栅极堆叠件601内形成不期望的空隙(例如，材料内的间隙，其中没有固体材料位于间隙中以及间隙可以真空或用诸如环境空气的气态材料填充)。
图4A至图4B示出在可用于帮助防止空隙出现的实施例中，在形成第一成核层219之后实施预浸步骤(在图4A至图4B中由标记为401的箭头表示)以便从第一成核层219的暴露部分去除氧。在实施例中，通过将第一成核层219暴露于可与位于第一成核层219内的氧反应的预浸前体(例如固体形式的WOx)实施预浸并将氧转化为气态形式，从而去除。在特定实施例中，预浸前体可以是诸如WF6的气体，但是可以使用能够与氧反应的诸如B2H6的任何合适的前体。
在实施例中，可以以介于约50sccm和约250sccm之间(诸如约150sccm)的流速将预浸前体引入到第一成核层219。额外地，预浸前体可以在介于约250℃和约350℃之间(诸如约300℃)的温度下且在约25托和约35托之间(诸如约30托)的压力下与氧反应。预浸可以持续介于约20秒和约40秒之间(诸如约30秒)的时间。然而，可以使用任何合适的工艺条件。
通过将预浸前体引入第一成核层219，预浸前体将与存在于第一成核层219中的氧反应，从而使得氧将脱离固体形式并转化为气态形式。例如，在第一成核层219是钨(并且因此具有WOx(s)形式的氧)且预浸前体是WF6(g)的实施例中，WF6(g)将与固体形式的氧(WOx(s))反应并根据以下方程式形成气态WOF4：
WOx(s)+WF6(g)-＞WOF4(g)
由于氧现在处于气态形式，将从第一成核层219去除氧。在特定实施例中，预浸去除氧，直到暴露表面处的氧小于约0.1％(原子)，但是仍可存在一些浓度大于零的残余氧。然而，可以利用任何合适的降低的氧浓度。
图5A至图5B示出在实施预浸以从第一成核层219去除氧之后，在第一成核层219上方形成第二成核层501和第三含金属材料503。在实施例中，可以利用诸如WF6和SiH4的前体和诸如氮气的载气使用例如化学汽相沉积工艺来形成第二成核层501。在这种实施例中，可以以介于约20sccm和约100sccm之间(诸如约60sccm)的流速引入WF6，而可以以介于约200sccm和约600sccm之间的流速(诸如约400sccm)引入SiH4。额外地，可以在约250℃和约350℃之间(诸如约300℃)的温度下并且在介于约1托和约2托之间(诸如约1.5托)的压力下实施沉积工艺。第二成核层501可以形成为具有介于约1nm和约5nm之间(诸如约3nm)的厚度。然而，可以利用诸如ALD的任何其他合适的沉积工艺，和任何其他合适的工艺参数或厚度。
然而，使用WF6作为形成第二成核层501的前体之一，一些残余氟可以存在于第二成核层501的处于比第一成核层219的材料更高的水平面处的材料内。例如，氟可以以介于约1％和约4％之间(诸如约2.5％)的浓度存在于第二成核层501的材料内。然而，在第一成核层219是无氟材料的实施例中，第一成核层219将用于防止氟从第二成核层501移动。
第三含金属材料503填充通过去除伪栅电极111而留下的开口的剩余部分。在实施例中，第三含金属材料503是诸如W、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、它们的组合等的金属材料，并且可以使用诸如化学汽相沉积的沉积工艺来沉积，但是可以使用诸如原子层沉积、溅射等的任何合适的工艺来填充和/或过填充由去除伪栅电极111而留下的开口并且随着第三含金属材料503的相对侧从相对的侧壁汇合在一起可以形成接缝505。在特定实施例中，第三含金属材料503可沉积至介于约和约之间的厚度，但可使用任何合适的材料、沉积工艺和厚度，并且第三含金属材料503可具有开口301内的介于约5nm和约10nm之间(诸如约8.35nm)的第一宽度W1。
在特定实施例中，可利用诸如WF6和H2的前体使用化学汽相沉积工艺来形成第三含金属材料503。可以在约250℃和约350℃之间(诸如约300℃)的温度下并且在介于约250托和约350托之间(诸如约300托)的压力下实施沉积工艺。然而，可以利用任何合适的工艺条件。
通过从第一成核层219去除氧，可以减少或消除氧的干扰。因此，在填充开口301期间，可以填充开口301，而不会在栅极堆叠件601内形成空隙。此外，可以避免由于空隙的存在而产生的操作和物理问题，并且可以改进总体的制造和操作效率。
图6A至图6B示出，一旦已经填充通过去除伪栅电极111留下的开口，则可以平坦化材料，以便去除通过去除伪栅电极111留下的开口外部的任何材料。在特定实施例中，可以使用诸如化学机械抛光的平坦化工艺来实施去除。然而，可以利用任何合适的平坦化和去除工艺。
图6A至图6B还示出，在已经形成和平坦化栅极堆叠件601的材料之后，可以凹进栅极堆叠件601的材料并且用覆盖层603覆盖栅极堆叠件601的材料。在实施例中，可以使用例如利用对栅极堆叠件601的材料具有选择性的蚀刻剂的湿蚀刻或干蚀刻工艺来凹进栅极堆叠件601的材料。在实施例中，可以将栅极堆叠件601的材料凹进介于约20nm和约35nm之间(诸如约26nm)的距离。然而，可以利用任何合适的工艺和距离。
一旦已经凹进栅极堆叠件601的材料，则覆盖层603可以沉积并且与第一间隔件113齐平。在实施例中，覆盖层603是使用诸如原子层沉积、化学汽相沉积、溅射等的沉积工艺沉积的诸如SiN、SiON、SiCON、SiC、SiOC、它们的组合等的材料。覆盖层603可以沉积为介于约和约之间的厚度，并且然后使用诸如化学机械抛光的平坦化工艺平坦化，从而使得覆盖层603与第一间隔件113齐平。
一旦已经形成栅极堆叠件601，可以实施额外的制造。例如，可以制造至栅极堆叠件601(穿过覆盖层603)和源极/漏极区201(穿过ILD层203)的接触件(图6A至6B中未示出)。额外地，可以在栅极堆叠件601上方制造金属层(图6A至图6B中未示出)，以便将栅极堆叠件601互连至其他器件，以便形成功能器件。可以利用任何合适的额外的制造步骤。
根据实施例，提供了一种制造半导体器件的方法，该方法包括在半导体衬底上方形成伪栅极堆叠件，并且从半导体衬底上方去除伪栅极堆叠件以形成第一开口，以及在第一开口内沉积栅极电介质。在第一开口内且在栅极电介质上方沉积第一成核层，处理第一成核层以去除氧，并且沉积导电材料以填充第一开口的剩余部分。
根据另一实施例，提供了一种制造半导体器件的方法，包括去除伪栅电极材料以在衬底上方的介电材料中形成开口，并且在开口中沉积第一含金属材料。在开口中沉积第二含金属材料，第二含金属材料不同于第一含金属材料。在第二含金属的材料上沉积第一阻挡材料，并且在第一阻挡材料上沉积第一成核层。从第一成核层的表面去除氧，从而使得将氧减少至至低于0.1％的原子浓度，并且第二成核层沉积为与第一成核层物理接触。利用导电材料来填充开口的剩余部分。
根据又一实施例，提供了一种半导体器件，包括位于衬底上方的第一介电材料，其中第一介电材料的外表面的相对侧壁具有大于6的纵横比。第一导电材料邻近第一介电材料，第一导电材料包括第一金属，以及第二导电材料邻近第一导电材料，第二导电材料不同于第一导电材料。阻挡材料邻近第二导电材料，并且第一成核层邻近阻挡材料。第二成核层邻近第一成核层，其中第一成核层邻近第一成核层和第二成核层之间的边界处具有大于零但小于0.1％的氧的原子浓度。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成伪栅极堆叠件；去除所述伪栅极堆叠件以形成第一开口；在所述第一开口内沉积栅极电介质；在所述第一开口内且在所述栅极电介质上方沉积第一成核层；处理所述第一成核层以去除氧；以及沉积导电材料以填充所述第一开口的剩余部分。
在上述方法中，所述第一成核层的处理包括将六氟化钨引入所述第一成核层。
在上述方法中，所述第一成核层的处理包括将B2H6引入所述第一成核层。
在上述方法中，沉积所述导电材料包括：在处理所述第一成核层之后沉积第二成核层；以及在所述第二成核层上沉积块状导电材料。
在上述方法中，还包括在沉积所述栅极电介质之后且在沉积所述第一成核层之前沉积第一导电材料。
在上述方法中，还包括在沉积所述第一导电材料之后且在沉积所述第一成核层之前沉积第二导电材料。
在上述方法中，所述第一导电材料包括掺杂有硅的氮化钛。
根据本发明的另一实施例，还提供了一种制造半导体器件的方法，所述方法包括：去除伪栅电极材料以在衬底上方的介电材料中形成开口；在所述开口内沉积第一含金属材料；在所述开口内沉积第二含金属材料，所述第二含金属材料不同于所述第一含金属材料；在所述第二含金属材料上沉积第一阻挡材料；在所述第一阻挡材料上沉积第一成核层；从所述第一成核层的表面去除氧，使得所述氧降低至低于0.1％的原子浓度；在所述第一成核层上沉积第二成核层；以及用导电材料填充所述开口的剩余部分。
在上述方法中，所述第一成核层是无氟钨。
在上述方法中，所述第二成核层包括氟。
在上述方法中，所述开口具有大于6的纵横比。
在上述方法中，在填充所述开口的所述剩余部分之后，所述导电材料没有空隙。
在上述方法中，还包括将所述导电材料平坦化至所述介电材料的表面。
在上述方法中，去除所述氧还包括将所述第一成核层浸入包括WF6的气体中。
根据本发明的又一实施例，还提供了一种半导体器件，包括：第一介电材料，位于衬底上方，其中，所述第一介电材料的外表面的相对侧壁具有大于6的纵横比；第一导电材料，邻近所述第一介电材料，所述第一导电材料包括第一金属；第二导电材料，邻近所述第一导电材料，所述第二导电材料不同于所述第一导电材料；阻挡材料，邻近所述第二导电材料；第一成核层，邻近所述阻挡材料；以及第二成核层，邻近所述第一成核层，其中，所述第一成核层在邻近所述第一成核层和所述第二成核层之间的边界处具有大于零但小于0.1％的氧的原子浓度。
在上述半导体器件中，所述第一成核层不含氟。
在上述半导体器件中，所述第二成核层包括氟。
在上述半导体器件中，还包括邻近所述第二成核层的块状导电材料，其中，所述块状导电材料没有空隙。
在上述半导体器件中，所述块状导电材料没有填充有空气的间隙。
在上述半导体器件中，所述块状导电材料包括接缝。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上方形成伪栅极堆叠件；
去除所述伪栅极堆叠件以形成第一开口；
在所述第一开口内沉积栅极电介质；
在所述第一开口内且在所述栅极电介质上方沉积第一成核层；
处理所述第一成核层以去除氧；以及
沉积导电材料以填充所述第一开口的剩余部分。
2.根据权利要求1所述的方法，其中，所述第一成核层的处理包括将六氟化钨引入所述第一成核层。
3.根据权利要求1所述的方法，其中，所述第一成核层的处理包括将B2H6引入所述第一成核层。
4.根据权利要求1所述的方法，其中，沉积所述导电材料包括：
在处理所述第一成核层之后沉积第二成核层；以及
在所述第二成核层上沉积块状导电材料。
5.根据权利要求1所述的方法，还包括在沉积所述栅极电介质之后且在沉积所述第一成核层之前沉积第一导电材料。
6.根据权利要求5所述的方法，还包括在沉积所述第一导电材料之后且在沉积所述第一成核层之前沉积第二导电材料。
7.根据权利要求5所述的方法，其中，所述第一导电材料包括掺杂有硅的氮化钛。
8.一种制造半导体器件的方法，所述方法包括：
去除伪栅电极材料以在衬底上方的介电材料中形成开口；
在所述开口内沉积第一含金属材料；
在所述开口内沉积第二含金属材料，所述第二含金属材料不同于所述第一含金属材料；
在所述第二含金属材料上沉积第一阻挡材料；
在所述第一阻挡材料上沉积第一成核层；
从所述第一成核层的表面去除氧，使得所述氧降低至低于0.1％的原子浓度；
在所述第一成核层上沉积第二成核层；以及
用导电材料填充所述开口的剩余部分。
9.根据权利要求8所述的方法，其中，所述第一成核层是无氟钨。
10.一种半导体器件，包括：
第一介电材料，位于衬底上方，其中，所述第一介电材料的外表面的相对侧壁具有大于6的纵横比；
第一导电材料，邻近所述第一介电材料，所述第一导电材料包括第一金属；
第二导电材料，邻近所述第一导电材料，所述第二导电材料不同于所述第一导电材料；
阻挡材料，邻近所述第二导电材料；
第一成核层，邻近所述阻挡材料；以及
第二成核层，邻近所述第一成核层，其中，所述第一成核层在邻近所述第一成核层和所述第二成核层之间的边界处具有大于零但小于0.1％的氧的原子浓度。
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