KR102277762B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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KR102277762B1
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슈-우에이 장
첸-후앙 후앙
라이언 치아-젠 첸
시앙-바우 왕
슈-유안 쿠
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 핀 위의 도전성 게이트는 제 1 도전성 게이트 및 제 2 도전성 게이트로 절단된다. 산화물은 제 1 도전성 게이트의 측벽들로부터 제거되고, 유전체 재료가 측벽들에 도포된다. 도전성 게이트에 인접한 스페이서들이 제거되어 공극들을 형성하고, 공극들은 유전체 재료로 캐핑되어 에어 스페이서들을 형성한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
[우선권 주장 및 상호 참조]
본 출원은, 2018년 11월 30일에 출원된 미국 가출원 제62/773,716호를 우선권으로 주장하며, 이로써 이 출원은 인용에 의해 본원에 통합된다.
반도체 디바이스들은 예를 들어, 개인용 컴퓨터들, 셀 전화들, 디지털 카메라들 및 다른 전자 장비와 같은 다양한 전자 애플리케이션들에 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 절연 또는 유전체 재료 층, 도전 재료 층들 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 업계는 최소 피처 크기들의 지속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 지속적으로 개선하며, 이는 주어진 영역 내에 더 많은 컴포넌트들이 집적될 수 있게 한다. 그러나 최소 피처 크기들이 감소됨에 따라, 해결되어야 할 부가적인 문제들이 발생한다.
본 개시내용의 양상들은 첨부 도면들과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 실척대로 그려지진 않는다는 것에 주의한다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 증가되거나 축소될 수 있다.
도 1은 일부 실시예들에 따른 반도체 핀들 위의 금속 게이트들을 예시한다.
도 2a 내지 도 2c는 일부 실시예들에 따른 도 1의 단면도들을 예시한다.
도 3a 내지 도 3c는 일부 실시예들에 따른 제 1 하드 마스크 및 제 2 하드 마스크의 성막을 예시한다.
도 4a 내지 도 4c는 일부 실시예들에 따른 포토레지스트의 배치 및 패터닝을 예시한다.
도 5a 내지 도 5c는 일부 실시예들에 따른 제 2 하드 마스크의 패터닝을 예시한다.
도 6a 내지 도 6c는 일부 실시예들에 따른 라이너의 성막을 예시한다.
도 7a 내지 도 7c는 일부 실시예들에 따른 에칭 프로세스 후의 결과적인 구조를 예시한다.
도 8a 내지 도 8e는 일부 실시예들에 따른 산화물 제거 프로세스를 예시한다.
도 9a 내지 도 9c는 일부 실시예들에 따른 충전 재료의 성막을 예시한다.
도 10a 내지 도 10c는 일부 실시예들에 따른 평탄화 프로세스를 예시한다.
도 11a 내지 도 11c는 일부 실시예들에 따른 리세싱 프로세스를 예시한다.
도 12a 내지 도 12c는 일부 실시예들에 따른 리세스들의 충전을 예시한다.
도 13a 내지 도 13c는 일부 실시예들에 따른 스페이서들의 제거를 예시한다.
도 14a 내지 도 14c는 일부 실시예들에 따른 캐핑 프로세스를 예시한다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 어레인지먼트들의 특정 예들이 아래에 설명된다. 이들은 물론 단지 예들일 뿐이며 제한하려는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 글자들을 반복할 수 있다. 이러한 반복은 간략화 및 명확성을 위한 것이며, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체가 제시하는 것은 아니다.
또한, "아래 있는", "아래", "하위", "위에 있는", "상위" 등과 같은 공간적으로 상대적인 용어들은 본원에서 설명의 용이함을 위해, 도면들에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하는 데 이용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 부가하여, 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향(90도 회전 또는 다른 배향들)될 수 있고, 본원에서 이용되는 공간적으로 상대적인 기술어(descriptor)들은 마찬가지로 상응하게 해석될 수 있다.
실시예들은 금속 게이트 절단 프로세스(cut metal gate process) 내에서 에어 스페이서(air spacer)들을 형성하는 데 활용되는 프로세스와 관련하여 아래에서 설명된다. 그러나, 실시예들은 매우 다양한 애플리케이션들에 적용 가능할 수 있으며, 본원에서 설명된 그러한 실시예들로 제한되지 않는다.
이제 도 1을 참조하면, finFET 디바이스와 같은 반도체 디바이스(100)의 사시도가 예시된다. 일 실시예에서, 반도체 디바이스(100)는 제 1 트렌치들(103)이 형성되어 있는 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, SOI(semiconductor-on-insulator), 스트레인드(strained) SOI 및 절연체 상의 실리콘 게르마늄과 같은 다른 기판들이 사용될 수 있다. 기판(101)은 p-형 반도체일 수 있지만, 다른 실시예들에서, 그것은 n-형 반도체일 수 있다.
제 1 트렌치들(103)은 제 1 격리 구역들(105)의 궁극적인 형성의 초기 단계로서 형성될 수 있다. 제 1 트렌치들(103)은 적합한 에칭 프로세스와 함께 마스킹 층을 사용하여 형성될 수 있다. 예를 들어, 마스킹 층은 화학 기상 증착(CVD)과 같은 프로세스를 통해 형성된 실리콘 질화물을 포함하는 하드 마스크일 수 있지만, 다른 재료들, 이를테면, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등 및 다른 프로세스들, 이를테면, 플라즈마 강화 화학 기상 증착(PECVD), 저압 화학 기상 증착(LPCVD), 또는 심지어 실리콘 산화물 형성에 뒤따르는 질화(nitridation)가 활용될 수 있다. 일단 형성되면, 마스킹 층은 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 해당 부분들을 노출시키기 위해 적합한 포토리소그래피 프로세스를 통해 패터닝될 수 있다.
그러나, 당업자가 인지할 바와 같이, 마스킹 층을 형성하기 위해 위에서 설명된 프로세스들 및 재료들은, 제 1 트렌치들(103)의 형성을 위해 기판(101)의 다른 부분들을 노출시키면서, 기판(101)의 부분들을 보호하는 데 사용될 수 있는 유일한 방법이 아니다. 임의의 적합한 프로세스, 이를테면, 패터닝되고 현상된 포토레지스트가 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 부분들을 노출시키기 위해 활용될 수 있다. 모든 이러한 방법들은 전적으로 본 실시예들의 범위에 포함되는 것으로 의도된다.
마스킹 층이 형성되고 패터닝되면, 제 1 트렌치들(103)이 기판(101)에 형성된다. 기판(101)에 제 1 트렌치들(103)을 형성하기 위해 반응성 이온 에칭(RIE)과 같은 적합한 프로세스를 통해 노출된 기판(101)이 제거될 수 있지만, 임의의 적합한 프로세스가 사용될 수 있다. 일 실시예에서, 제 1 트렌치들(103)은 약 2,500 Å과 같이 기판(101)의 표면으로부터 약 5,000 Å 미만의 제 1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자가 인지할 수 있는 바와 같이, 제 1 트렌치들(103)을 형성하기 위해 위에서 설명된 프로세스는 단지 하나의 잠재적인 프로세스이며, 유일한 실시예임을 의미하진 않는다. 오히려, 제 1 트렌치들(103)이 형성되게 할 수 있는 임의의 적합한 프로세스가 활용될 수 있고, 임의의 수의 마스킹 및 제거 단계들을 포함하는 임의의 적합한 프로세스가 사용될 수 있다.
제 1 트렌치들(103)을 형성하는 것 외에도, 마스킹 및 에칭 프로세스는 부가적으로, 제거되지 않은 채로 남아있는, 기판(101)의 그러한 부분들로부터 핀들(107)을 형성한다. 편의상, 핀들(107)은 도면들에서 점선에 의해 기판(101)으로부터 분리되는 것으로서 예시되지만, 분리의 물리적 표시가 존재할 수 있거나 존재하지 않을 수 있다. 이들 핀들(107)은 아래에서 논의되는 바와 같이, 다중-게이트 FinFET 트랜지스터들의 채널 구역을 형성하는 데 사용될 수 있다. 도 1이 기판(101)으로부터 형성된 4개의 핀들(107)만을 예시하지만, 임의의 수의 핀들(107)이 활용될 수 있다.
핀들(107)은 이들이 기판(101)의 표면에서, 약 5nm 내지 약 80nm, 이를테면, 약 30nm의 폭을 갖도록 형성될 수 있다. 부가적으로, 핀들(107)은 약 10nm 내지 약 100nm, 이를테면, 약 50nm의 거리만큼 서로 이격될 수 있다. 이러한 방식으로 핀들(107)을 이격시킴으로써, 핀들(107)은 각각, 공통 게이트(아래에서 추가로 논의됨)를 공유하기에 충분히 근접하면서도 별개의 채널 구역을 형성할 수 있다.
부가적으로, 위의 설명은 하나의 예시적인 실시예를 제공하지만, 핀들은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들은 이중-패터닝 또는 다중-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수 있다. 일반적으로, 이중-패터닝 또는 다중-패터닝 프로세스들은 포토리소그래피 및 자기-정렬 프로세스들을 결합하여, 예를 들어, 보통은, 단일의 직접 포토리소그래피 프로세스를 사용하여 획득 가능한 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 한다. 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은 자기-정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 그 후, 희생 층이 제거되고 나서, 잔여 스페이서들이 핀들을 패터닝하는 데 사용될 수 있다.
제 1 트렌치들(103) 및 핀들(107)이 형성되면, 제 1 트렌치들(103)은 유전체 재료로 충전될 수 있고 유전체 재료는 제 1 격리 구역들(105)을 형성하도록 제 1 트렌치들(103) 내에서 리세싱될 수 있다. 유전체 재료는 산화물 재료, 고-밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 재료는 화학 기상 증착(CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법 또는 당 업계에 알려진 바와 같은 다른 적합한 형성 방법을 사용하여 제 1 트렌치들(103)의 선택적 세정 및 라이닝(lining) 후에 형성될 수 있다.
제 1 트렌치들(103)은 유전체 재료로 제 1 트렌치들(103) 및 기판(101)을 과잉충전(overfilling)함으로써 충전되고 그 후 화학 기계적 연마(CMP), 에칭, 이들의 임의의 조합 등과 같은 적합한 프로세스를 통해 제 1 트렌치들(103) 및 핀들(107) 외부의 과잉 재료를 제거한다. 일 실시예에서, 제거 프로세스는 핀들(107) 위에 위치된 임의의 유전체 재료를 또한 제거하여서, 유전체 재료의 제거가 핀들(107)의 표면을 추가의 프로세싱 단계에 노출시킬 것이다.
제 1 트렌치들(103)이 유전체 재료로 충전되면, 유전체 재료는 그 후 핀들(107)의 표면 반대로 리세싱될 수 있다. 리세싱은 핀들(107)의 상부 표면에 인접한 핀들(107)의 측벽들의 적어도 일부를 노출시키도록 수행될 수 있다. 유전체 재료는 HF와 같은 에천트 내로 핀들(107)의 상부 표면을 침지시킴으로써 습식 에칭을 사용하여 리세싱될 수 있지만, H2와 같은 다른 에천트들 및 반응성 이온 에칭, NH3/NF3와 같은 에천트들을 이용한 건식 에칭, 화학적 산화물 제거, 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있다. 유전체 재료는 핀들(107)의 표면으로부터, 약 50 Å 내지 약 1000 Å, 이를테면, 약 540 Å의 거리로 리세싱될 수 있다. 부가적으로, 리세싱은 또한 핀들(107) 위에 위치된 임의의 남은 유전체 재료를 제거하여 핀들(107)이 추가의 프로세싱을 위해 노출되도록 보장한다.
그러나, 당업자가 인지할 바와 같이, 위에서 설명된 단계들은 유전체 재료를 충전하고 리세싱하는 데 사용되는 전체 프로세스 흐름의 단지 일부일 수 있다. 예를 들어, 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합들 등이 또한 활용되어 제 1 트렌치들(103)을 형성하고 유전체 재료로 이를 충전할 수 있다. 모든 잠재적인 모든 프로세스 단계들이 전적으로 본 실시예의 범위 내에 포함되는 것으로 의도된다.
제 1 격리 구역들(105)이 형성된 후에, 더미 게이트 유전체(또는 계면 산화물), 더미 게이트 유전체 위의 더미 게이트 전극 및 제 1 스페이서들(113)이 핀들(107) 각각 위에 형성될 수 있다. 일 실시예에서, 더미 게이트 유전체는 열 산화, 화학 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 당 업계에서 알려져 있고 사용되는 임의의 다른 방법들에 의해 형성될 수 있다. 게이트 유전체 형성의 기술에 의존하여, 핀들(107) 상부의 더미 게이트 유전체 두께는 핀들(107)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
더미 게이트 유전체는 약 3 Å 내지 약 100 Å 범위, 이를테면, 약 10 Å의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체는 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합들과 같은 높은 유전율(하이-k) 재료(예를 들어, 약 5보다 큰 상대적 유전율을 가짐)로부터, 약 0.5 Å 내지 약 100 Å 이를테면, 약 10 Å 이하의 두께의 등가의 산화물과 함께 형성될 수 있다. 부가적으로, 실리콘 이산화물, 실리콘 산질화물 및/또는 하이-k 재료들의 임의의 조합이 또한 더미 게이트 유전체를 위해 사용될 수 있다.
더미 게이트 전극은 도전성 재료를 포함할 수 있으며, 폴리실리콘(예를 들어, 더미 폴리실리콘(DPO)), W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 또는 이들의 조합들 등으로 구성된 그룹으로부터 선택될 수 있다. 더미 게이트 전극은 화학 기상 증착(CVD), 스퍼터 성막, 또는 도전성 재료들을 성막하기 위해 당 업계에 알려져 있고 사용되는 다른 기술들 의해 성막될 수 있다. 더미 게이트 전극의 두께는 약 5 Å 내지 약 200 Å 범위에 있을 수 있다. 더미 게이트 전극의 상부 표면은 비평면 상부 표면을 가질 수 있고, 더미 게이트 전극의 패터닝 또는 게이트 에칭 이전에 평탄화될 수 있다. 이 시점에서, 더미 게이트 전극 내로 이온들이 도입될 수 있거나 도입되지 않을 수 있다. 이온들은 예를 들어, 이온 주입 기술들에 의해 도입될 수 있다.
일단 형성되면, 더미 게이트 유전체 및 더미 게이트 전극은 핀들(107) 위에 일련의 스택들을 형성하도록 패터닝될 수 있다. 스택들은 더미 게이트 유전체 아래의 핀들(107)의 각각의 측 상에 위치된 다수의 채널 구역들을 정의한다. 스택들은, 예를 들어 당 업계에 알려진 성막 및 포토리소그래피 기술을 사용하여 더미 게이트 전극 상에 게이트 마스크(도 1에 별개로 예시되지 않음)를 성막하고 패터닝함으로써 형성될 수 있다. 게이트 마스크는 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같은(그러나 이에 제한되지 않음) 일반적으로 사용되는 마스킹 및 희생 재료를 혼입시킬 수 있으며, 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다. 더미 게이트 전극 및 더미 게이트 유전체는 건식 에칭 프로세스를 사용하여 에칭되어 패터닝된 스택들을 형성할 수 있다.
스택들이 패터닝되면, 제 1 스페이서들(113)이 형성될 수 있다. 제 1 스페이서들(113)은 스택들의 대향하는 측들 상에 형성될 수 있다. 제 1 스페이서들(113)은 통상적으로 이전에 형성된 구조 상에 스페이서 층(도 1에 별개로 예시되지 않음)을 블랭킷 성막함으로써 형성된다. 스페이서 층은 SiCON, SiN, 산질화물, SiC, SiON, SiOC, 산화물 등을 포함할 수 있고, 화학 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터, 및 당 업계에 알려진 다른 방법들과 같이 이러한 층을 형성하는 데 활용되는 방법들에 의해 형성될 수 있다. 스페이서 층은 상이한 에칭 특성들을 갖는 상이한 재료 또는 제 1 격리 구역들(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 그 후, 제 1 스페이서들(113)은 이를테면, 제 1 스페이서들(113)을 형성하기 위해 구조의 수평 표면들로부터 스페이서 층을 제거하기 위한 하나 이상의 에칭들에 의해 패터닝될 수 있다.
일 실시예에서, 제 1 스페이서들(113)은 약 10 Å 내지 약 100 Å의 두께를 갖도록 형성될 수 있다. 부가적으로, 제 1 스페이서들(113)이 형성되면, 하나의 스택에 인접한 제 1 스페이서들(113)은 약 50 Å 내지 약 500 Å, 이를테면, 약 200 Å의 제 1 거리 만큼 다른 스택에 인접한 제 1 스페이서(113)로부터 분리될 수 있다. 그러나, 임의의 적합한 두께들 및 거리들이 활용될 수 있다.
제 1 스페이서들(113)이 형성되면, 스택들 및 제 1 스페이서들(113)에 의해 보호되지 않는 그러한 영역들로부터의 핀들(107)의 제거 및 소스/드레인 구역들(117)의 재성장이 수행될 수 있다. 스택들 및 제 1 스페이서들(113)에 의해 보호되지 않는 그러한 영역들로부터의 핀들(107)의 제거는 하드 마스크들로서 스택들 및 제 1 스페이서들(113)을 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적합한 제거 프로세스에 의해 수행될 수 있다. 핀들(107)이 제 1 격리 구역들(105)의 표면 아래에 있거나 대등할 때까지 제거가 계속될 수 있다.
핀들(107)의 이러한 부분들이 제거되면, 더미 게이트 전극 상의 성장을 방지하기 위해 더미 게이트 전극을 커버하도록 하드 마스크(별개로 예시되지 않음)가 배치되고 패터닝되며, 소스/드레인 구역(117)은 핀들(107) 각각과 접촉한 상태로 재성장될 수 있다. 일 실시예에서, 소스/드레인 구역들(117)은 재성장될 수 있고, 일부 실시예들에서, 소스/드레인 구역들(117)은 스택들 아래에 위치된 핀들(107)의 채널 구역에 응력을 부여하는 스트레서(stressor)를 형성하도록 재성장될 수 있다. 핀들(107)이 실리콘을 포함하고 FinFET이 p-형 디바이스인 실시예에서, 소스/드레인 구역들(117)은 채널 구역들과 상이한 격자 상수를 갖는, 실리콘, 실리콘 게르마늄, 실리콘 인과 같은 재료를 이용한 선택적 에피택셜 프로세스를 통해 재성장될 수 있다. 에피택셜 성장 프로세스는 실란, 디클로로실란, 게르만 등의 전구체들을 사용할 수 있으며, 약 5 분 내지 약 120 분, 이를테면, 약 30 분 동안 지속될 수 있다. 다른 실시예들에서, 소스/드레인 구역들(117)은 GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 또는 이들의 조합들 등과 같은 재료들을 포함할 수 있다.
소스/드레인 구역들(117)이 형성되면, 핀들(107)의 도펀트들을 보완하기에 적합한 도펀트를 주입함으로써 소스/드레인 구역들(117) 내에 도펀트들이 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p-형 도펀트들이 주입되어 PMOS 디바이스를 형성할 수 있다. 대안적으로, 인, 비소, 안티몬 등과 같은 n-형 도펀트가 주입되어 NMOS 디바이스를 형성할 수 있다. 이들 도펀트들은 마스크들로서 스택 및 제 1 스페이서들(113)을 사용하여 주입될 수 있다. 당업자는 다수의 다른 프로세스들, 단계들 등이 도펀트들을 주입하기 위해 사용될 수 있다는 것을 인식할 것이란 점이 주의되어야 한다. 예를 들어, 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 구역들을 형성하기 위해 스페이서들 및 라이너들의 다양한 조합들을 사용하여 복수의 주입 프로세스들이 수행될 수 있다는 것을 당업자는 인식할 것이다. 이들 프로세스들 중 임의의 것은 도펀트들을 주입하는 데 사용될 수 있고, 위의 설명은 본 실시예를 위에서 제시된 단계들로 제한하려는 것이 아니다.
부가적으로, 이 시점에서, 소스/드레인 구역들(117)의 형성 동안 더미 게이트 전극을 커버하는 하드 마스크가 제거된다. 실시예에서, 하드 마스크는 예를 들어, 하드 마스크의 재료에 선택적인 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적합한 제거 프로세스가 활용될 수 있다.
도 1은 또한, 층간 유전체(ILD) 층(119)(예를 들어, 하부의 구조를 보다 잘 예시하기 위해 점선들을 사용하여 도 1에 표현된 ILD0 층)의 형성을 예시한다. ILD 층(119)은 실리콘 산화물(SiO2) 또는 붕소 인 실리케이트 유리(BPSG)와 같은 재료를 포함할 수 있지만, 임의의 적합한 유전체들이 사용될 수 있다. ILD 층(119)은 PECVD와 같은 프로세스를 이용하여 형성될 수 있지만, LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있다. ILD 층(119)은 약 100 Å 내지 약 3000 Å의 두께로 형성될 수 있다.
ILD 층(119)이 형성된 후에, 추가의 프로세싱을 위해 ILD 층(119)을 준비시키기 위해 ILD 층(119)이 평탄화될 수 있다. 일 실시예에서, ILD 층(119)은, ILD 층(119)이 제 1 스페이서들(113)과 동일 평면에 있도록 화학 기계적 연마(CMP)와 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다. 그러나, 하나 이상의 에칭 프로세스들과 같은 임의의 다른 적합한 방법이 또한 활용될 수 있다.
ILD 층(119)이 평탄화되어 하부의 더미 게이트 전극을 노출시키면, 더미 게이트 전극 및 더미 게이트 유전체가 그 후 제거될 수 있다. 일 실시예에서, 하나 이상의 습식 에칭 프로세스들과 같은 하나 이상의 에칭들이 더미 게이트 전극 및 더미 게이트 유전체를 제거하는 데 사용될 수 있다. 그러나, 임의의 적합한 제거 프로세스가 활용될 수 있다.
더미 게이트 전극 및 더미 게이트 유전체가 제거되면, 남겨진 개구들은 게이트 스택(115)을 형성하도록 재충전될 수 있다. 특정 실시예에서, 게이트 스택(115)은 제 1 유전체 재료, 제 1 금속 재료, 제 2 금속 재료 및 제 3 금속 재료를 포함한다. 일 실시예에서, 제 1 유전체 재료는 원자 층 증착, 화학 기상 증착 등과 같은 프로세스를 통해 성막된 하이-k 재료 이를테면, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등이다. 제 1 유전체 재료는 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적합한 재료 및 두께가 활용될 수 있다.
제 1 금속 재료는 제 1 유전체 재료에 인접하게 형성될 수 있고, 금속 재료, 이를테면, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속-산화물들, 전이 금속-질화물들, 전이-금속 실리케이트들, 금속의 산질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 또는 이들의 조합 등으로부터 형성될 수 있다. 제 1 금속 재료는 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 프로세스를 사용하여, 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적합한 성막 프로세스 또는 두께가 사용될 수 있다.
제 2 금속 재료는 제 1 금속 재료에 인접하게 형성될 수 있고, 특정 실시예에서, 제 1 금속 재료와 유사할 수 있다. 예를 들어, 제 2 금속 재료는 금속 재료, 이를테면, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속-산화물들, 전이 금속-질화물들, 전이-금속 실리케이트들, 금속의 산질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 또는 이들의 조합 등으로부터 형성될 수 있다. 부가적으로, 제 2 금속 재료는 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 프로세스를 사용하여, 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있지만, 임의의 적합한 성막 프로세스 또는 두께가 사용될 수 있다.
제 3 금속 재료는 더미 게이트 전극의 제거에 의해 남겨진 개구의 잔여부를 충전한다. 일 실시예에서, 제 3 금속 재료는 금속 재료, 이를테면, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등이며, 더미 게이트 전극의 제거에 의해 남겨진 개구를 충전하거나 그리고/또는 과잉충전하기 위해 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 프로세스를 이용하여 성막될 수 있다. 특정 실시예에서 제 3 금속 재료는 약 5 Å 내지 약 500 Å의 두께로 성막될 수 있지만, 임의의 적합한 재료, 성막 프로세스 및 두께가 활용될 수 있다.
더미 게이트 전극의 제거에 의해 남겨진 개구가 충전되면, 더미 게이트 전극의 제거에 의해 남겨진 개구 외부의 임의의 재료를 제거하기 위해 재료들이 평탄화될 수 있다. 특정 실시예들에서, 제거는, 게이트 스택들이 약 400 Å 내지 약 600 Å 이를테면, 약 490 Å의 핀들(107) 위의 높이를 가질 때까지 화학적 기계적 연마와 같은 평탄화 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 평탄화 및 제거 프로세스가 활용될 수 있다.
도 2a 내지 도 2c는 라인들 A-A', B-B' 및 C-C'를 따른 도 1의 상이한 단면도들을 예시한다. 특히, 도 2a는 기판(101)의 제 1 영역(201)에서의 핀(107)의 길이를 따라 취해진 단면도를 예시하고, 더미 게이트 전극 및 더미 게이트 유전체의 제거 후에 형성된 게이트 스택들(115)을 예시한다. 도 2a는 또한 상이한 게이트 길이를 갖는 게이트 스택(115)을 갖는 기판(101)의 제 2 구역(203)을 보여주도록 확장되었다. 일 실시예에서, 제 1 구역(201) 내의 게이트 스택들(115)은 약 400 Å 내지 약 600 Å 이를테면, 약 500 Å의 제 1 게이트 길이(GL1)를 가지는 반면, 제 2 구역(203) 내의 게이트 스택들(115)은 약 1,000 Å 내지 약 3,000 Å 이를테면, 약 2,000 Å의 제 2 게이트 길이(GL2)를 갖는다. 그러나, 임의의 적합한 게이트 길이들이 활용될 수 있다.
도 2b는 라인 B-B'를 따라 취해진 도 1의 단면도를 예시하고 게이트 스택들(115) 아래에 위치된 핀들(107)을 예시한다. 알 수 있는 바와 같이, 단일 게이트 스택(115)은 핀들(107) 중 다수의 핀들 위에 연장된다. 부가적으로, 4개의 이러한 핀들(107)이 예시되지만, 이 수는 예시적인 것으로 의도되고 어떠한 방식으로도 제한하려는 것이 아니다.
도 2c는 라인 C-C'를 따라 취해진 도 1의 단면도를 예시한다. 이 도면은 기판(101)의 제 1 영역(201) 내의 소스/드레인 구역(117)의 모습을 예시한다. 부가적으로, 4개의 이러한 소스/드레인 구역들(117)이 예시되지만, 이 수는 예시적인 것으로 의도되고 어떠한 방식으로도 제한하려는 것이 아니다.
도 3a 내지 도 3c는 구조 위에 제 1 하드 마스크(301) 및 제 2 하드 마스크(303)의 형성을 예시한다. 일 실시예에서, 제 1 하드 마스크(301)는 원자 층 증착(ALD), 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 성막 프로세스를 통해 형성된 티타늄 질화물 또는 탄탈륨 질화물과 같은 재료이다. 제 1 하드 마스크(301)는 약 3nm 내지 약 10nm, 이를테면, 약 5nm의 두께로 형성될 수 있다. 그러나, 임의의 적합한 재료, 성막 프로세스 및 두께들이 활용될 수 있다.
제 1 하드 마스크(301)가 성막되면, 제 2 하드 마스크(303)가 제 1 하드 마스크(301)를 커버하도록 성막될 수 있다. 일 실시예에서, 제 2 하드 마스크(303)는 단일 재료 층일 수 있거나 아니면, 이중 재료 층과 같은 재료들의 하나 이상의 층들일 수 있다. 일 실시예에서, 재료들의 하나의 층 또는 각각의 층은 실리콘 질화물 또는 실리콘 탄소 질화물(SiCN)과 같은 재료를 포함할 수 있다. 그러나, 임의의 적합한 재료 또는 재료들의 조합이 활용될 수 있다.
제 2 하드 마스크(303)가 2개의 서브-층들을 포함하는 실시예에서, 제 1 서브-층은 ALD, CVD 또는 PVD와 같은 성막 프로세스를 사용하여, 약 30nm 내지 약 40nm 이를테면, 약 34nm의 두께로 성막될 수 있다. 부가적으로, 제 2 서브-층은 또한 ALD, CVD 또는 PVD와 같은 성막 프로세스를 사용하여, 약 30nm 내지 약 40nm 이를테면, 약 34nm의 두께로 성막될 수 있다. 그러나, 임의의 적합한 성막 프로세스 및 임의의 적합한 두께들이 활용될 수 있다.
선택적으로, 원하는 경우, 제 2 하드 마스크(303)가 형성된 후에, 제 2 하드 마스크(303)를 보호하고 부가적인 프로세싱을 위해 제 2 하드 마스크(303)를 준비시키기 위해 제 2 하드 마스크(303)의 표면 처리가 수행될 수 있다. 일 실시예에서, 표면 처리는 플라즈마 처리와 같은 디스컴(descum) 처리일 수 있으며, 여기서, 제 2 하드 마스크(303)의 표면은 제 2 하드 마스크(303)와 상부의 층들 사이의 계면 접착을 개선하기 위해, 예를 들어, 아르곤, 질소, 산소 또는 Ar/N2/O2 혼합 주변 환경의 플라즈마에 노출된다. 그러나, 임의의 적합한 표면 처리가 활용될 수 있다.
도 4a 내지 도 4c는 선택적인 표면 처리 후에, 후속 에칭 프로세스를 위한 마스킹 층을 제공하기 위해 제 2 하드 마스크(303)가 패터닝될 수 있음을 예시한다. 일 실시예에서, 제 2 하드 마스크(303)의 패터닝은 제 2 하드 마스크(303) 위에 제 1 포토레지스트(401)를 배치하고, 그 후 제 1 포토레지스트(401)를 노출 및 현상하여 제 2 하드 마스크(303)를 패터닝함으로써 개시될 수 있다. 일 실시예에서, 제 1 포토레지스트(401)는 하부 반사-방지 코팅(BARC) 층(403), 중간 마스크 층(405) 및 상부 포토레지스트 층(407)을 갖는 3-층 포토레지스트이다. 그러나, 임의의 적합한 유형의 감광성 재료 또는 재료들의 조합이 활용될 수 있다.
도 5a 및 5b는, 제 1 포토레지스트(401)가 패터닝되면, 제 1 포토레지스트(401)의 패턴이 그 후 제 2 하드 마스크(303)에 전사되는 것을 예시한다. 일 실시예에서, 패턴의 전사는 예를 들어, 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 발생할 수 있다. 그러나, 임의의 적합한 프로세스가 활용될 수 있다.
부가적으로, 제 2 하드 마스크(303)가 패터닝되면, 제 1 포토레지스트(401)가 제거될 수 있다. 일 실시예에서, 상부 포토레지스트 층(407)은, 상부 포토레지스트 층(407)이 열분해를 겪고 쉽게 제거될 때까지 상부 포토레지스트 층(407)의 온도가 증가되는, 애싱(ashing)과 같은 열 프로세스를 사용하여 제거될 수 있다. 상부 포토레지스트 층(407)이 제거되면, 중간 마스크 층(405) 및 하부 반사-방지 코팅 층(403)은 하나 이상의 에칭 프로세스들을 사용하여 제거될 수 있다.
원하는 경우, 제 1 포토레지스트(401)의 제거 동안 또는 그 후에 습식 세정이 수행될 수 있다. 일 실시예에서, SC-1 또는 SC-2 세정액들과 같은 용액이 활용될 수 있지만, (SPM으로 알려진) H2SO4 및 H2O2의 혼합물 또는 불화 수소(HF)의 용액과 같은 다른 용액들이 대안적으로 활용될 수 있다. 사용될 수 있는 임의의 적합한 용액 또는 프로세스는 전적으로, 실시예들의 범위 내에 포함되는 것으로 의도된다.
도 6a 내지 도 6c는 금속 게이트 절단 프로세스를 개시하는 것을 돕기 위해 사용되는 마스킹 층(601)의 성막을 예시한다. 일 실시예에서, 마스킹 층(601)은 제 2 하드 마스크(303)의 재료와 유사한 재료로 제조될 수 있다. 따라서, 제 2 하드 마스크(303)가 실리콘 질화물로 형성되는 실시예에서, 마스킹 층(601)은 또한 실리콘 질화물로 형성될 수 있다. 그러나, 마스킹 층(601)은 또한 제 2 하드 마스크(303)와 상이한 재료들 또는 상이한 조성물들로 제조될 수 있다.
일 실시예에서, 마스킹 층(601)은 원자 층 증착, 화학 기상 증착, 스퍼터링, 이들의 조합 등과 같은 성막 프로세스를 사용하여 성막될 수 있다. 부가적으로, 마스킹 층(601)은 약 3nm 내지 약 7nm, 이를테면, 약 5nm의 두께로 형성될 수 있다. 그러나, 임의의 적합한 성막 프로세스 및 임의의 적합한 두께가 활용될 수 있다.
도 7a 및 도 7b는, 마스킹 층(601)이 성막되면 수행될 수 있는 금속 게이트 절단 프로세스의 연속(continuation)을 예시한다. 실시예에서, 마스킹 층(601)의 하부 부분은 이방성 에칭 프로세스에서 제거될 수 있다. 마스킹 층(601)의 수직 부분들은 개구 내에 남아있고, 개구의 폭은 마스킹 층(601)의 잔여 부분들에 의해 감소된다. 다음으로, 하부의 제 1 하드 마스크(301) 및 게이트 스택(115)은, 초기에 게이트 스택(115)의 중간 레벨로 연장되는 트렌치(701)를 형성하도록 에칭된다. 제 1 스페이서들(113) 및 ILD 층(119)의 노출된 부분들이 또한 에칭된다.
본 개시내용의 일부 실시예들에 따라, 에칭은 Cl2, BCl3, Ar, CH4, CF4 및 이들의 조합(그러나 이에 제한되지 않음)으로부터 선택된 프로세스 가스들을 사용하여 수행된다. 게이트 스택들(115)의 에칭은 약 2.5 mTorr 내지 약 25 mTorr 범위의 압력으로 수행될 수 있다. RF 전력이 메인 에칭에서 인가되고, RF 전력은 약 250 와트 내지 약 2,500 와트의 범위에 있을 수 있다. 약 25V 내지 약 750V 범위의 바이어스 전압이 또한 인가될 수 있다. 에칭은 트렌치(701)의 하부 표면이 게이트 스택(115)의 상부 표면과 하부 표면 사이의 중간 레벨에 있을 때 중단될 수 있다.
후속적으로, 마스킹 층(601)을 개질(reform)하기 위한 제 2 성막 프로세스가 수행된다. 마스킹 층(601)을 개질하기 위한 제 2 성막 프로세스는 트렌치(701)의 측벽들을 보호하기 위해 측벽들 상의 측벽 부분들을 포함하여서, 트렌치(701)가 하향으로 연장될 때 트렌치(701)의 상위 부분들이 측방향으로 팽창되지 않게 한다. 본 개시내용의 일부 실시예들에 따라, 마스킹 층(601)을 형성하기 위한 제 2 성막 프로세스는 SiCl4, O2, Ar 등을 포함하는 프로세스 가스들을 사용하여 수행된다. 따라서, 결과적인 마스킹 층(601)은 예를 들어, 실리콘 질화물 대신에, 탄소와 같은 부가적인 엘리먼트들과 혼합될 수 있거나 또는 혼합되지 않을 수 있는 SiO2를 포함하고 있다. 최종 마스킹 층(601)은 약 2nm 내지 약 4nm, 이를테면, 약 3nm의 두께로 형성될 수 있다.
다음으로, 트렌치(701)의 하부의 개질된 마스킹 층(601)의 하부 부분이 이방성 에칭/충격(bombardment) 프로세스에서 제거되도록 유전체 파괴 프로세스가 수행된다. 일부 실시예들에 따라, 탄소-및-불소 가스(이를테면, C4F6)가 제 2 마스킹 층의 하부 부분을 에칭하는 데 사용된다. 마스킹 층(601)의 상부 표면 상의 마스킹 층(601) 부분의 두께는 에칭 프로세스 동안 감소될 수 있다. 트렌치(701)의 측벽들 상의 마스킹 층(601)의 부분들의 두께는 또한 에칭 프로세스 동안 감소될 수 있다.
트렌치(701)를 게이트 스택(115) 내로 더 깊게 연장하기 위해 다른 에칭 프로세스가 수행된다. 에칭은 게이트 스택(115)의 에칭된 부분의 재료에 의존하여 적절한 에칭 가스를 사용하여 수행된다. 일부 실시예들에 따라, CxHy와 같은 중합체가 개구의 하부에 형성될 수 있다(여기서 X 및 Y는 정수들임). 그 후, 중합체는 예를 들어, 산소(O2)를 사용하여 제거될 수 있다.
일부 실시예들에 따라, 게이트 스택(115)의 에칭은, 각각이 유전체-성막 프로세스, 유전체 파괴 프로세스, 트렌치(701)를 아래로 연장시키는 에칭 프로세스 및 어쩌면, 중합체 제거 프로세스를 포함하는 복수의 성막-에칭 사이클들을 포함한다. 성막-에칭 사이클들 각각은, 게이트 스택(115)이 에칭 쓰루(etched through)될 때까지 트렌치(701)를 추가로 아래로 연장되게 하고, 트렌치(701)는 제 1 격리 구역(105) 내로 연장된다. 일부 실시예들에서, 프로세스는 2 내지 10회 반복될 수 있지만, 임의의 적합한 수의 반복들이 활용될 수 있다. 결과적인 구조가 도 7a 내지 도 7c에 도시된다. 마지막 에칭 프로세스 후에, 더 이상의 유전체 층이 성막되지 않고, 이에 따라 도 7b에서, 마스킹 층(601)의 하부 단부들이 트렌치(701)의 하부보다 높다. 트렌치(701) 내의 중합체 층은 만약 있다면, 제거된다.
금속 게이트 절단 프로세스가 완료되면, 임의의 잔류 잔해 또는 반응물들을 세정하는 데 도움이 되도록 선택적 헹굼 프로세스가 활용될 수 있다. 일 실시예에서, 탈이온수와 같은 재료를 사용하는 헹굼제(rinse)가 구조와 접촉하여 배치될 수 있다. 그러나, 임의의 적합한 헹굼 프로세스가 활용될 수 있다.
도 8a 내지 도 8c는 마스킹 층(601)의 나머지들 내에서의 실리콘 산화물의 제거를 예시한다. 일 실시예에서, 마스킹 층(601)으로부터 실리콘 산화물의 제거는 에천트로서 불화 수소(HF) 및 암모니아(NH3)를 마스킹 층(601)에 도입함으로써 수행될 수 있다. HF 및 NH3는 서로 그리고 마스킹 층(601)에 존재하는 산화물과 반응하여 마스킹 층(601)의 표면 상에 (NH4)2SiF6을 생성할 수 있다. 특정 실시예에서, 약 100 sccm 내지 800 sccm, 이를테면, 약 200 sccm의 유량으로 불화 수소를 반응 챔버 내로 유입시키는 반면, 약 50 sccm 내지 300 sccm, 이를테면, 약 100 sccm의 유량으로 암모니아를 반응 챔버 내로 유입시키는 것과 같이, 불화 수소 및 암모니아는 약 1 : 5 내지 약 5 : 1의 유량비(flow ratio)로 반응 챔버 내로 유입될 수 있다(5 : 1 유량의 결과가 도 8d에 예시되고, 더 낮은 범위들은 불완전한 반응으로 이어짐). 그러나, 임의의 적합한 유량들 및 비들이 활용될 수 있다.
이러한 조건들 하에서, 반응의 선택성을 증가시키는 것을 돕기 위해 프로세스 온도가 선택될 수 있다. 도 8d에 예시된 바와 같이, 프로세스의 온도는 약 30 ℃ 내지 약 120 ℃가 되도록 설정될 수 있지만, 약 115 ℃ 내지 약 120 ℃와 같은 110 ℃ 초과의 온도가 에칭 프로세스의 활성화 에너지들(예를 들어, "EA들")을, 그리고 이에 따라 주변 재료(예를 들어, 실리콘 질화물)를 최소한으로만 제거하면서, 존재하는 산화물을 주로 에칭하는 에칭 프로세스의 선택성을 수정하는데 도움이 될 것이다. 그러나, 임의의 적합한 온도가 선택될 수 있다.
유사하게, 이러한 조건들 하에서, 반응의 선택성을 증가시키는 것을 돕기 위해 프로세스 압력이 또한 선택될 수 있다. 도 8e에 도시된 바와 같이, 프로세스의 압력은 약 0.1 Torr 내지 약 5 Torr로 설정될 수 있지만, 약 1.5 Torr 내지 약 2 Torr와 같이 2.5 Torr 미만의 압력은 주변 재료(예를 들어, 실리콘 질화물)를 최소한으로만 제거하면서, 존재하는 산화물을 주로 에칭하는 에칭 프로세스의 선택성을 수정하는데 도움이 될 것이다. 그러나, 임의의 적합한 온도가 선택될 수 있다.
반응이 완료되었을 때를 결정하기 위해, 프로세스의 타이밍이 활용될 수 있다. 일부 실시예들에서, 반응은 약 1 초 내지 약 5 초, 이를테면, 약 2 초 시간 동안 지속될 수 있다. 그러나, 에칭 프로세스를 중지할 시간을 결정하기 위한 임의의 적합한 방법 및 임의의 적합한 시간이 활용될 수 있다.
반응이 완료되면, 마스킹 층(601)은 (NH4)2SiF6을 제거하기 위해 어닐링 프로세스를 사용하여 가열되고, 그리하여 마스킹 층(601)으로부터 실리콘 산화물을 제거할 수 있다. 열은 (NH4)2SiF6을 N2, H2O, SiF4 및 NH3로 열분해하며, 이들 모두는 증기일 수 있고, 어닐링 프로세스에 의해 마스킹 층(601)의 표면으로부터 제거될 수 있다. 어닐링 프로세스의 실시예에서, 마스킹 층(601)은 마스킹 층(601)으로부터 (NH4)2SiF6를 제거하기 위해 약 60 초 내지 약 180 초 동안, 약 80 ℃ 내지 약 200 ℃, 이를테면, 약 100 ℃의 온도로 가열될 수 있다.
(NH4)2SiF6이 제거된 후에, 마스킹 층(601)은 재차 노출되고 추가로 프로세싱될 수 있다. 일 실시예에서, 위에서 설명된 제 1 에칭 프로세스와 유사한 제 2 에칭 프로세스와 같은 제 2 에칭 프로세스가 임의의 잔여 잔류 실리콘 산화물을 제거하기 위해 수행될 수 있다. 그러나, 당업자가 인지할 바와 같이, 위에서 설명된 바와 같이, 에칭 프로세스의 바로 그 유형, CERTAS® 프로세스의 반복들 수 및 에칭 프로세스에 대한 프로세스 파라미터들은, 임의의 수의 반복들 및 프로세스 파라미터들이 활용될 수 있기 때문에 단지 예시적인 것으로 의도된다.
선택적으로, 산화물의 제거 후에, 후속 프로세싱을 위한 구조를 준비시키기 위해 제 2 습식 세정이 수행될 수 있다. 일 실시예에서, SC-1 또는 SC-2 세정액들과 같은 용액이 활용될 수 있지만, (SPM으로 알려진) H2SO4 및 H2O2의 혼합물 또는 불화 수소(HF)의 용액과 같은 다른 용액들이 대안적으로 활용될 수 있다. 사용될 수 있는 임의의 적합한 용액 또는 프로세스는 전적으로, 실시예들의 범위 내에 포함되는 것으로 의도된다.
도 9a 내지 도 9b는 게이트 스택(115)의 분리를 완료하기 위해 충전 재료(901)로 트렌치들(701)을 충전하는 것을 예시한다. 일 실시예에서, 충전 재료(901)는 단일 재료 층일 수 있거나 아니면, 이중 재료 층과 같은 재료들의 하나 이상의 층들일 수 있다. 일 실시예에서, 재료들의 하나의 층 또는 각각의 층은 실리콘 질화물 또는 실리콘 탄소 질화물(SiCN)과 같은 재료를 포함할 수 있다. 그러나, 임의의 적합한 재료 또는 재료들의 조합이 활용될 수 있다.
일 실시예에서, 충전 재료(901)는 ALD, CVD 또는 PVD와 같은 성막 프로세스를 사용하여, 약 20nm 내지 약 30nm 이를테면, 약 25nm의 두께로 성막될 수 있다. 그러나, 임의의 적합한 성막 프로세스 및 임의의 적합한 두께들이 충전 재료(901)를 위해 활용될 수 있다.
도 10a 내지 도 10c는 충전 재료(901)의 평탄화 및 제 1 하드 마스크(301)의 제거를 예시한다. 일 실시예에서, 평탄화는 게이트 스택들(115) 및 제 1 스페이서들(113)과 함께 충전 재료(901)를 평탄화하는 데 활용되는 화학 기계적 연마 프로세스와 같은 프로세스일 수 있다. 프로세스 동안 제 1 하드 마스크(301)가 또한 제거된다.
부가적으로, 과잉 충전 재료(901)를 제거하기 위해 사용되는 화학 기계적 연마 프로세스는 이 때 게이트 스택들(115)의 높이를 감소시키는 데 또한 활용될 수 있다. 일 실시예에서, 핀들(107) 위의 게이트 스택(115)의 높이는 약 200 Å 내지 약 400 Å의 높이로 감소될 수 있다. 그러나, 임의의 적합한 높이 감소가 활용될 수 있다.
도 11a 내지 도 11c는 유전체 헬멧의 형성을 대비하여 리세스들(1101)을 형성하기 위한 ILD 층(119)의 리세싱을 예시한다. 실시예에서, ILD 층(119)은 습식 에칭 프로세스와 같은 하나 이상의 에칭 프로세스들을 사용하여, 약 10nm 내지 약 30nm, 이를테면, 약 20nm의 깊이로 리세싱될 수 있다. 그러나, 임의의 적합한 깊이가 활용될 수 있다.
도 12a 내지 도 12c는 헬멧 재료(1201)의 성막 및 후속 평탄화 프로세스를 예시한다. 일 실시예에서, 헬멧 재료(1201)는 실리콘 산탄화물(SiOC) 또는 실리콘과 같은 유전체 재료일 수 있고, 헬멧 재료(1201)는 화학 기상 증착, 원자 층 증착 또는 스퍼터링과 같은 성막 프로세스를 사용하여 ILD 층(119)의 리세싱에 의해 형성된 리세스를 충전 및/또는 과잉충전하도록 성막될 수 있다. 그러나, 임의의 적합한 재료들 및 성막 프로세스들이 활용될 수 있다.
헬멧 재료(1201)의 성막에 이어, 헬멧 재료(1201)의 평탄화가 수행된다. 일 실시예에서, 평탄화는 게이트 스택(115) 및 제 1 스페이서들(113)과 함께 헬멧 재료(1201)를 평탄화하는 데 활용되는 화학 기계적 연마 프로세스와 같은 프로세스일 수 있다.
부가적으로, 헬멧 재료(1201)를 평탄화하기 위해 사용되는 화학 기계적 연마 프로세스는 이 때 게이트 스택들(115)의 높이를 감소시키는 데 또한 활용될 수 있다. 일 실시예에서, 핀들(107) 위의 게이트 스택(115)의 높이는 약 200 Å 내지 약 300 Å의 높이로 감소될 수 있다. 그러나, 임의의 적합한 높이 감소가 활용될 수 있다.
도 13a 내지 도 13c는 제 1 스페이서들(113)의 제거 및 게이트 스택들(115) 주위의 공극(1301)의 형성을 예시한다. 일 실시예에서, 제거가 요구되지 않는 그러한 영역들을 보호하기 위해 포토레지스트가 배치 및 패터닝되고, 그 후, 하나 이상의 에칭 프로세스가 활용되어 제 1 스페이서들(113)을 부분적으로 또는 완전히 제거하고 제 1 스페이서들(113)이 이전에 상주했던 곳에 공극들(1301)을 형성할 수 있다. 하나의 특정 실시예에서, 제 1 스페이서들(113)의 재료 또는 재료들에 선택적인 습식 에칭 프로세스가 활용되어, 주변 재료들을 크게 제거하지 않고 제 1 스페이서들(113)을 제거할 수 있다.
그러나, 게이트 스택들(115)의 측벽들을 따른 임의의 잔류 산소는 (도 8a 내지 도 8e와 관련하여 위에서 논의된 바와 같이) 트렌치들의 충전 이전에 앞서 제거되었기 때문에, 이 산소는 제 1 스페이서들(113)의 제거 동안 존재하지 않는다. 특히, 잔류 산소 충전 재료(901)와 ILD 층(119) 사이에 여전히 존재하는 이전의 프로세스에서, 제 1 스페이서들(113)의 에칭 및 제거는 또한, 잔류 산소를 공격하고 제거하여, 충전 재료(901)와 ILD 층(119) 사이의 통로를 개방한다. 이 통로는 에천트들이 하부의 격리 구역(105)으로 연장되어 공격할 수 있게 한다.
그러나, 현재 설명된 프로세스가 충전 재료(901)의 형성 이전에 존재했던 잔류 산소를 제거하기 때문에, 충전 재료(901)는 ILD 층(119)의 재료와 직접 접촉하도록 형성되어, 잔류 산소를 포함하지 않는 밀봉을 형성할 것이다. 따라서, 제 1 스페이서들(113)의 제거 프로세스 동안, 충전 재료(901)와 ILD 층(119) 사이에 제거될 산소가 존재하지 않고, 어떠한 개방 통로도 발생하지 않는다. 통로의 형성의 이러한 방지는, 제 1 스페이서들(113)의 제거 동안 사용되는 에천트들 중 임의의 것이 하부의 제 1 격리 구역(105)에 침투하고 제 1 격리 구역(105)으로부터 재료를 제거하는 것을 방지한다. 이러한 통로를 방지하고 이 경로로부터의 손상을 감소시킴으로써, 이러한 침투를 방지하기 위해 제 1 스페이서들(113)의 에칭 동안 이전에 존재했던 시간 제한들이 제거될 수 있고, 그리하여 제 1 스페이서들(113)의 제거를 위한 전반적인 프로세스 윈도우를 확장시키고, (도 14a 내지 도 14c와 관련하여 아래에서 추가로 논의되는) 에어 스페이서들(1403)의 형성이 확대된다.
도 14a 내지 도 14c는 캡 층(1401)의 성막 및 게이트 스택들(115)에 인접한 에어 스페이서(1403)의 형성을 예시한다. 일 실시예에서, 캡 층(1401)은 적절한 유전체 재료일 수 있으며, 이는 추가로, 3.9 미만의 유전율(k) 값(이는 추가로, 2.0 미만일 수 있음)을 갖는 로우-k 유전체 층일 수 있다. 일부 실시예들에서, 캡 층(1401)의 유전체 재료는 실리콘 질화물(SiN), 실리콘 탄질화물(SiCON), 실리콘 산질화물(SiOC) 등이다. 캡 층(1401)은 ALD, CVD 등과 같은 적절한 성막 기술을 사용하여 형성될 수 있다. 개구들의 종횡비가 충분히 높은 경우, 성막은 제 1 스페이서들(113)의 제거에 의해 형성된 공극을 밀봉하고 에어 스페이서(1403)를 형성할 것이다. 가스, 이를테면, 캡 층(1401)의 유전체 재료의 성막 동안 사용되는 가스(들) 또는 에어 스페이서(1403) 내로 확산될 수 있는 임의의 다른 종들이 에어 스페이서(1403)에 존재할 수 있다.
헬멧 재료(1201) 및 게이트 스택들(115)의 상부 표면들로부터 캡 층(1401)의 과잉 유전체 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 따라서, 캡 층(1401)은 헬멧 재료(1301)뿐만 아니라 게이트 스택들(115) 둘 모두와 대등할 수 있다.
부가적으로, 캡 층(1401)의 과잉 유전체 재료를 제거하기 위해 사용되는 화학 기계적 연마 프로세스는 이 때 게이트 스택들(115)의 높이를 감소시키는 데 또한 활용될 수 있다. 일 실시예에서, 핀들(107) 위의 게이트 스택(115)의 높이는 약 140 Å 내지 약 160 Å의 높이로 감소될 수 있다. 그러나, 임의의 적합한 높이 감소가 활용될 수 있다.
에어 스페이서들(1403)을 형성하기 위해 제 1 스페이서들(113)의 제거 이전에 앞선 프로세스들로부터 잔류 산소를 제거함으로써, 이 산소는 존재하지 않으며 제 1 스페이서들(113)의 제거 동안 제거될 수 없다. 따라서, 에천트들이 구조의 원하지 않는 영역들로 침투(이 경우, 에천트는 추가의 손상을 야기할 수 있음)할 수 있게 하는 통로가 형성될 수 없다. 이는 제 1 스페이서들(113)의 제거를 위한 프로세스 윈도우의 확장(widening)을 허용하고, 제조 프로세스의 전반적인 효율 및 수율을 개선하는 것을 돕는다.
일 실시예에서, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위에 금속 게이트를 형성하는 단계; 금속 게이트를 제 1 금속 게이트 및 제 2 금속 게이트로 절단하는 단계 - 금속 게이트를 절단한 후에, 제 1 금속 게이트의 측벽 상에 산화물이 존재함 - ; 제 1 금속 게이트의 측벽으로부터 산화물을 제거하는 단계; 및 제 1 금속 게이트와 제 2 금속 게이트 사이의 영역을 유전체 재료로 충전하는 단계를 포함하고, 유전체 재료는 제 1 금속 게이트의 측벽과 물리적으로 접촉한다. 일 실시예에서, 방법은 측벽으로부터 산화물을 제거한 후에, 제 1 금속 게이트의 제 2 측벽으로부터 스페이서를 제거하는 단계를 더 포함하고, 스페이서를 제거하는 단계는 공극을 생성한다. 일 실시예에서, 방법은 에어 스페이서를 형성하도록 공극을 캐핑(capping)하는 단계를 더 포함한다. 일 실시예에서, 산화물을 제거하는 단계는 약 115 ℃ 내지 약 120 ℃의 온도에서 수행된다. 일 실시예에서, 산화물을 제거하는 단계는 약 1.5 Torr 내지 약 2 Torr의 압력에서 수행된다. 일 실시예에서, 산화물을 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행된다. 일 실시예에서, 금속 게이트를 절단하는 단계는 적어도 부분적으로 순환적 성막(cyclic deposition) 및 에칭 프로세스들에서 수행된다.
다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위의 스페이서들 사이의 더미 게이트를 제거하는 단계; 더미 게이트를 게이트 스택으로 대체하는 단계; 개구를 형성하도록 순환적 에칭 프로세스로 게이트 스택의 부분을 제거하는 단계 - 순환적 에칭 프로세스는 개구의 측벽들을 따라 산화물 재료를 남김 - ; 개구의 측벽들을 따라 산화물 재료를 제거하는 단계; 산화물 재료를 제거한 후에, 개구를 유전체 재료로 충전하는 단계; 스페이서들에, 그리고 또한 유전체 재료와 게이트 스택 사이의 계면의 일부에 에천트를 도포하는 단계 - 에천트는 스페이서들을 제거하여 공극을 형성하지만, 유전체 재료와 게이트 스택 사이에 끼지 않음 - ; 게이트 스택에 인접한 에어 스페이서를 형성하도록 공극을 캐핑하는 단계를 포함한다. 일 실시예에서, 방법은 개구를 유전체 재료로 충전한 후에, 리세스를 형성하도록 층간 유전체를 리세싱하는 단계를 더 포함한다. 일 실시예에서, 방법은 리세스를 제 2 유전체 재료로 충전하는 단계를 더 포함한다. 일 실시예에서 순환적 에칭 프로세스의 각각의 사이클은, 라이너 재료를 성막하는 단계; 라이너 재료를 통해 에칭하는 단계; 및 게이트 스택을 에칭하도록 마스크로서 라이너 재료를 사용하는 단계를 포함한다. 일 실시예에서, 산화물 재료를 제거하는 단계는 약 115 ℃ 내지 약 120 ℃의 온도에서 수행된다. 일 실시예에서, 산화물 재료를 제거하는 단계는 약 1.5 Torr 내지 약 2 Torr의 압력에서 수행된다. 일 실시예에서, 산화물 재료를 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행된다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위의 도전성 게이트 위에 개구를 형성하도록 하드 마스크 층을 패터닝하는 단계; 개구에 제 1 라이너를 성막하는 단계; 도전성 게이트를 노출하도록 제 1 라이너의 제 1 하부를 에칭하는 단계; 제 1 라이너를 통해 도전성 게이트를 에칭하는 단계; 개구 내에 제 2 라이너를 성막하는 단계; 도전성 게이트를 노출하도록 제 2 라이너의 제 2 하부를 에칭하는 단계; 제 2 라이너를 통해 도전성 게이트를 에칭하는 단계; 도전성 게이트를 에칭한 후에, 도전성 게이트의 측벽으로부터 산화물을 제거하는 단계; 산화물을 제거한 후에, 도전성 게이트의 측벽에 유전체 재료를 도포하는 단계; 측벽에 유전체 재료를 도포한 후에, 도전성 게이트 주위에 공극을 형성하기 위해 도전성 게이트 근처로부터 스페이서들을 제거하는 단계; 및 도전성 게이트 주위에 에어 스페이서들을 형성하도록 공극을 캐핑하는 단계를 포함한다. 일 실시예에서, 측벽으로부터 산화물을 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행된다. 일 실시예에서, 산화물을 제거하는 단계는 어닐링 프로세스를 더 포함한다. 일 실시예에서, 어닐링 프로세스는 약 80 ℃ 내지 약 200 ℃의 온도에서 수행된다. 일 실시예에서, 산화물을 제거하는 단계는 약 1.5 Torr 내지 약 2 Torr의 압력에서 수행된다. 일 실시예에서, 이 방법은, 리세스를 형성하기 위해 층간 유전체를 리세싱하는 단계; 및 리세스를 유전체 재료로 충전하는 단계를 더 포함한다.
1) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 반도체 핀 위에 금속 게이트를 형성하는 단계; 상기 금속 게이트를 제 1 금속 게이트 및 제 2 금속 게이트로 절단하는 단계 - 상기 금속 게이트를 절단한 후에, 상기 제 1 금속 게이트의 측벽 상에 산화물이 존재함 - ; 상기 제 1 금속 게이트의 측벽으로부터 상기 산화물을 제거하는 단계; 및 상기 제 1 금속 게이트와 상기 제 2 금속 게이트 사이의 영역을 유전체 재료로 충전하는 단계를 포함하고, 상기 유전체 재료는 상기 제 1 금속 게이트의 측벽과 물리적으로 접촉한다.
2) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 상기 측벽으로부터 상기 산화물을 제거한 후에, 상기 제 1 금속 게이트의 제 2 측벽으로부터 스페이서를 제거하는 단계를 더 포함하고, 상기 스페이서를 제거하는 단계는 공극을 생성한다.
3) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 에어 스페이서(air spacer)를 형성하도록 상기 공극을 캐핑(capping)하는 단계를 더 포함한다.
4) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물을 제거하는 단계는 약 115 ℃ 내지 약 120 ℃의 온도에서 수행된다.
5) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물을 제거하는 단계는 약 1.5 Torr 내지 약 2 Torr의 압력에서 수행된다.
6) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물을 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행된다.
7) 본 개시의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 금속 게이트를 절단하는 단계는 적어도 부분적으로 순환적 성막(cyclic deposition) 및 에칭 프로세스들로 수행된다.
8) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 반도체 핀 위의 스페이서들 사이의 더미 게이트를 제거하는 단계; 상기 더미 게이트를 게이트 스택으로 대체하는 단계; 개구를 형성하도록 순환적 에칭 프로세스로 상기 게이트 스택의 부분을 제거하는 단계 - 상기 순환적 에칭 프로세스는 상기 개구의 측벽들을 따라 산화물 재료를 남김 - ; 상기 개구의 측벽들을 따라 상기 산화물 재료를 제거하는 단계; 상기 산화물 재료를 제거한 후에, 상기 개구를 유전체 재료로 충전하는 단계; 상기 스페이서들에, 그리고 또한 상기 유전체 재료와 상기 게이트 스택 사이의 계면의 일부에 에천트(etchant)를 도포하는 단계 - 상기 에천트는 상기 스페이서들을 제거하여 공극을 형성하지만, 상기 유전체 재료와 상기 게이트 스택 사이에 끼어들지(interject) 않음 - ; 및 상기 게이트 스택에 인접한 에어 스페이서를 형성하도록 상기 공극을 캐핑하는 단계를 포함한다.
9) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 상기 개구를 상기 유전체 재료로 충전한 후에, 리세스를 형성하도록 층간 유전체를 리세싱하는 단계를 더 포함한다.
10) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 상기 리세스를 제 2 유전체 재료로 충전하는 단계를 더 포함한다.
11) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 순환적 에칭 프로세스의 각각의 사이클은, 라이너 재료를 성막하는 단계; 상기 라이너 재료를 통해 에칭하는 단계; 및 상기 게이트 스택을 에칭하도록 마스크로서 상기 라이너 재료를 사용하는 단계를 포함한다.
12) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물 재료를 제거하는 단계는 약 115 ℃ 내지 약 120 ℃의 온도에서 수행된다.
13) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물 재료를 제거하는 단계는 약 1.5 Torr 내지 약 2 Torr의 압력에서 수행된다.
14) 본 개시의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물 재료를 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행된다.
15) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 반도체 핀 위의 도전성 게이트 위에 개구를 형성하도록 하드 마스크 층을 패터닝하는 단계; 상기 개구에 제 1 라이너를 성막하는 단계; 상기 도전성 게이트를 노출하도록 상기 제 1 라이너의 제 1 하부를 에칭하는 단계; 상기 제 1 라이너를 통해 상기 도전성 게이트를 에칭하는 단계; 상기 개구 내에 제 2 라이너를 성막하는 단계; 상기 도전성 게이트를 노출하도록 상기 제 2 라이너의 제 2 하부를 에칭하는 단계; 상기 제 2 라이너를 통해 상기 도전성 게이트를 에칭하는 단계; 상기 도전성 게이트를 에칭한 후에, 상기 도전성 게이트의 측벽으로부터 산화물을 제거하는 단계; 상기 산화물을 제거한 후에, 상기 도전성 게이트의 측벽에 유전체 재료를 도포하는 단계; 상기 측벽에 상기 유전체 재료를 도포한 후에, 상기 도전성 게이트 주위에 공극을 형성하기 위해 상기 도전성 게이트 근처로부터 스페이서들을 제거하는 단계; 및 상기 도전성 게이트 주위에 에어 스페이서들을 형성하도록 상기 공극을 캐핑하는 단계를 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 측벽으로부터 상기 산화물을 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행된다.
17) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물을 제거하는 단계는 어닐링 프로세스를 더 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 어닐링 프로세스는 약 80 ℃ 내지 약 200 ℃의 온도에서 수행된다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 산화물을 제거하는 단계는 약 1.5 Torr 내지 약 2 Torr의 압력에서 수행된다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 리세스를 형성하기 위해 층간 유전체를 리세싱하는 단계; 및 상기 리세스를 유전체 재료로 충전하는 단계를 더 포함한다.
위에서는 당업자들이 본 개시의 양상들을 더 잘 이해할 수 있도록 몇 개의 실시예들의 피처들을 약술하였다. 당업자는 이들이 본 명세서에서 도입된 실시예들의 동일한 이점들을 달성하고 및/또는 동일한 목적을 수행하기 위한 다른 프로세스들 및 구조체를 설계 또는 변형하기 위한 토대로서 본 개시내용을 쉽게 이용할 수 있다는 것을 인지해야 한다. 당업자들은 또한 이러한 등가의 구조들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고, 이들은 본 개시내용의 사상 및 범위로부터 벗어남 없이 여기서 다양한 변경들, 교체들 및 변형들을 가할 수 있다는 것을 깨달을 것이다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법으로서,
    반도체 핀 위에 금속 게이트를 형성하는 단계;
    상기 금속 게이트를 제 1 금속 게이트 및 제 2 금속 게이트로 절단하는 단계 - 상기 금속 게이트를 절단한 후에, 상기 제 1 금속 게이트의 측벽 상에 산화물이 존재함 - ;
    상기 제 1 금속 게이트의 측벽으로부터 상기 산화물을 제거하는 단계; 및
    상기 제 1 금속 게이트와 상기 제 2 금속 게이트 사이의 영역을 유전체 재료로 충전하는 단계
    를 포함하고,
    상기 유전체 재료는 상기 제 1 금속 게이트의 측벽과 물리적으로 접촉하는 것인, 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 측벽으로부터 상기 산화물을 제거한 후에, 상기 제 1 금속 게이트의 제 2 측벽으로부터 스페이서를 제거하는 단계를 더 포함하고,
    상기 스페이서를 제거하는 단계는 공극을 생성하는 것인, 반도체 디바이스를 제조하는 방법.
  3. 제2항에 있어서,
    에어 스페이서(air spacer)를 형성하도록 상기 공극을 캐핑(capping)하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    상기 산화물을 제거하는 단계는 115 ℃ 내지 120 ℃의 온도에서 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  5. 제4항에 있어서,
    상기 산화물을 제거하는 단계는 1.5 Torr 내지 2 Torr의 압력에서 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  6. 제1항에 있어서,
    상기 산화물을 제거하는 단계는 적어도 부분적으로 불화 수소와 암모니아의 혼합물로 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  7. 제1항에 있어서,
    상기 금속 게이트를 절단하는 단계는 적어도 부분적으로 순환적 성막(cyclic deposition) 및 에칭 프로세스들로 수행되는 것인, 반도체 디바이스를 제조하는 방법.
  8. 반도체 디바이스를 제조하는 방법으로서,
    반도체 핀 위의 스페이서들 사이의 더미 게이트를 제거하는 단계;
    상기 더미 게이트를 게이트 스택으로 대체하는 단계;
    개구를 형성하도록 순환적 에칭 프로세스로 상기 게이트 스택의 부분을 제거하는 단계 - 상기 순환적 에칭 프로세스는 상기 개구의 측벽들을 따라 산화물 재료를 남김 - ;
    상기 개구의 측벽들을 따라 상기 산화물 재료를 제거하는 단계;
    상기 산화물 재료를 제거한 후에, 상기 개구를 유전체 재료로 충전하는 단계;
    상기 스페이서들에, 그리고 또한 상기 유전체 재료와 상기 게이트 스택 사이의 계면의 일부에 에천트(etchant)를 도포하는 단계 - 상기 에천트는 상기 스페이서들을 제거하여 공극을 형성하지만, 상기 유전체 재료와 상기 게이트 스택 사이에 끼어들지(interject) 않음 - ; 및
    상기 게이트 스택에 인접한 에어 스페이서를 형성하도록 상기 공극을 캐핑하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    상기 개구를 상기 유전체 재료로 충전한 후에, 리세스를 형성하도록 층간 유전체를 리세싱하는 단계를 더 포함하는, 반도체 디바이스를 제조하는 방법.
  10. 반도체 디바이스를 제조하는 방법으로서,
    반도체 핀 위의 도전성 게이트 위에 개구를 형성하도록 하드 마스크 층을 패터닝하는 단계;
    상기 개구에 제 1 라이너를 성막하는 단계;
    상기 도전성 게이트를 노출하도록 상기 제 1 라이너의 제 1 하부를 에칭하는 단계;
    상기 제 1 라이너를 통해 상기 도전성 게이트를 에칭하는 단계;
    상기 개구 내에 제 2 라이너를 성막하는 단계;
    상기 도전성 게이트를 노출하도록 상기 제 2 라이너의 제 2 하부를 에칭하는 단계;
    상기 제 2 라이너를 통해 상기 도전성 게이트를 에칭하는 단계;
    상기 도전성 게이트를 에칭한 후에, 상기 도전성 게이트의 측벽으로부터 산화물을 제거하는 단계;
    상기 산화물을 제거한 후에, 상기 도전성 게이트의 측벽에 유전체 재료를 도포하는 단계;
    상기 측벽에 상기 유전체 재료를 도포한 후에, 상기 도전성 게이트 주위에 공극을 형성하기 위해 상기 도전성 게이트 근처로부터 스페이서들을 제거하는 단계; 및
    상기 도전성 게이트 주위에 에어 스페이서들을 형성하도록 상기 공극을 캐핑하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
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