KR102123920B1 - 반도체 디바이스 및 제조 방법 - Google Patents

반도체 디바이스 및 제조 방법 Download PDF

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찬 슌 데이비드 양
찬 šœ 데이비드 양
리-테 린
춘-주이 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

핀 전계 효과 트랜지스터와 같은 반도체 디바이스 및 그 제조 방법이 제공된다. 일부 실시예들에서, 반도체 핀 위에 게이트 스페이서들이 형성되고, 핀 위에 제 1 게이트 스택이 형성된다. 게이트 스페이서들에 대해 큰 선택비를 갖는 제 1 희생 재료가 게이트 스택 위에 형성되고, 큰 선택비를 갖는 제 2 희생 재료가 소스/드레인 접촉 플러그 위에 형성된다. 제 1 희생 재료를 관통하고 제 2 희생 재료를 관통하는 개구부들을 형성하기 위해 에칭 프로세스들이 이용되고, 개구부들은 도전성 재료로 충전된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
본 출원은, “반도체 디바이스 및 제조 방법”으로 명칭된, 2017년 11월 30일에 출원된 미국 가출원 제 62/593,054 호에 우선권 및 이익을 주장하며, 이 가출원은 그 전체가 참조로서 본원에 포함된다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료층들을 순차적으로 퇴적시키고, 리소그래피를 사용하여 다양한 재료층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 영역 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈가 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른 게이트 스택의 형성을 예시한다.
도 2는 일부 실시예들에 따른 제 1 희생 재료의 형성을 예시한다.
도 3a 및 도 3b는 일부 실시예들에 따른 접촉 단부 커트(contact end cut)용 층들의 형성을 예시한다.
도 4는 일부 실시예들에 따른 층들의 패터닝을 예시한다.
도 5는 일부 실시예들에 따른 층간 유전체의 제거를 예시한다.
도 6은 일부 실시예들에 따른 제 1 접촉 재료의 형성을 예시한다.
도 7은 몇몇 실시예들에 따른 평탄화 프로세스를 예시한다.
도 8은 일부 실시예들에 따른 제 2 희생 재료의 형성을 예시한다.
도 9는 일부 실시예들에 따른 게이트 개구부의 형성을 예시한다.
도 10은 일부 실시예들에 따른 소스/드레인 접촉 개구부의 형성을 예시한다.
도 11은 일부 실시예들에 따른 레일(rail) 개구부의 형성을 예시한다.
도 12는 일부 실시예들에 따른 브레이크 스루(break-through) 에칭 프로세스를 예시한다.
도 13a 및 도 13b는 일부 실시예들에 따른 접촉부들의 형성을 예시한다.
도 14 및 도 15는 일부 실시예들에 따른 헬멧(helmet) 재료를 사용하는 실시예를 예시한다.
도 16은 일부 실시예들에 따른 헬멧 재료가 없는 실시예를 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
실시예들은, 3 나노미터 프로세스 노드에서 자가 정렬(self-aligned) 접촉 재료들이 이용되는 특정 실시예와 관련하여 이제 설명될 것이다. 그러나, 본원에서 제시되는 사상들은 매우 다양한 실시예들에서 이용될 수 있고, 본원에서 설명되는 실시예들에 제한되도록 의도되는 것은 아니다.
이제 도 1과 관련하여, 여기서는 finFET 디바이스와 같은 반도체 디바이스(100)의 단면도가 예시된다. 실시예에서, 반도체 디바이스(100)는, 반도체 온 절연체(semiconductor-on-insulator; SOI), 스트레이닝된(strained) SOI, 및 실리콘 게르마늄 온 절연체(silicon germanium on insulator)와 같은 다른 기판들이 사용될 수 있지만, 실리콘 기판일 수 있는 기판(101)을 포함한다. 기판(101)은, 다른 실시예들에서 n형(n-type) 반도체일 수 있지만, p형(p-type) 반도체일 수 있다.
제 1 격리 영역들(도 1의 도면에 별도로 예시되지는 않음)의 최종적인(eventual) 형성에 있어서의 초기 단계로서 제 1 트렌치들이 형성될 수 있다. 제 1 트렌치들은 적절한 에칭 프로세스와 함께 마스킹층을 사용하여 형성될 수 있다. 마스킹층이 형성되고 패터닝되면, 기판(101) 내에 제 1 트렌치들이 형성된다. 노출된 기판(101)은, 임의의 적절한 프로세스가 사용될 수 있지만, 기판(101) 내에 제 1 트렌치들을 형성하기 위한 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적절한 프로세스를 통해 제거될 수 있다. 실시예에서, 제 1 트렌치들은 기판(101)의 표면으로부터 약 2,500 Å와 같이, 약 5,000 Å보다 작은 제 1 깊이를 갖도록 형성될 수 있다.
제 1 트렌치들을 형성하는 것에 추가하여, 마스킹 및 에칭 프로세스는, 제거되지 않은 채 남아있는 기판(101)의 해당 부분들로부터 핀들(103)을 추가적으로 형성한다. 이들 핀들(103)은, 아래에서 논의될 바와 같이, 다중 게이트(multiple-gate) FinFET 트랜지스터들의 채널 영역을 형성하기 위해 사용될 수 있다. 도 1이 기판(101)으로부터 형성되는 1개의 핀(103)만을 예시하는 반면, 임의의 수의 핀들(103)이 이용될 수 있다.
제 1 트렌치들 및 핀들(103)이 형성되면, 제 1 트렌치들은 유전체 재료로 충전될 수 있고, 유전체 재료는 제 1 격리 영역들을 형성하기 위해 제 1 트렌치들 내에서 리세싱될 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는, 제 1 트렌치들의 선택적 세정 및 라이닝 후에, 화학적 기상 증착(chemical vapor deposition; CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 본 기술분야에 알려진 것과 같은 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
제 1 트렌치들은 유전체 재료로 제 1 트렌치들 및 기판(101)을 과충전(overfilling)함으로써 충전될 수 있고, 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제 1 트렌치들 및 핀들(103)의 외부에 있는 과잉 재료를 제거한다. 실시예에서, 제거 프로세스는 핀들(103) 위에 위치되는 임의의 유전체 재료를 또한 제거하여, 이 유전체 재료의 제거가 추가 프로세싱 단계들을 위해 핀들(103)의 표면을 노출시킬 것이다.
제 1 트렌치들이 유전체 재료로 충전되면, 이어서 유전체 재료가 핀들(103)의 표면으로부터 리세싱될 수 있다. 핀들(103)의 최상면에 인접해 있는 핀들(103)의 측벽들의 적어도 일부를 노출시키기 위해 리세싱이 수행될 수 있다. 유전체 재료는, H2와 같은 다른 에천트들, 반응성 이온 에칭, NH3/NF3와 같은 에천트들로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있지만, HF와 같은 에천트 내로 핀들(103)의 최상면을 딥핑(dipping)함으로써 습식 에칭을 사용하여 리세싱될 수 있다. 유전체 재료는 약 400 Å과 같이, 약 50 Å 내지 약 500 Å 사이의 핀들(103)의 표면으로부터의 거리로 리세싱될 수 있다. 추가적으로, 리세싱은 또한 핀들(103) 위에 위치되는 임의의 남아있는 유전체 재료를 제거하여, 추가적인 프로세싱을 위해 핀들(103)이 노출되는 것을 보장할 수 있다.
제 1 격리 영역들이 형성된 후, 더미 게이트 유전체, 더미 게이트 유전체 위의 더미 게이트 전극(117)(도 1에 예시되지는 않았지만, 이들 중 남아있는 하나가 도 3b와 관련하여 아래에 별도 단면으로 예시됨)(이들 둘 다 추가 프로세싱으로 인해 도 1에 예시되지는 않음), 및 제 1 스페이서들(105)이 핀들(103) 각각 위에 형성될 수 있다. 실시예에서, 더미 게이트 유전체는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 기술분야에 알려지고 사용되는 임의의 다른 방법들에 의해 형성될 수 있다. 게이트 유전체 형성의 기술에 따라, 핀들(103)의 최상단 상의 더미 게이트 유전체 두께는 핀들(103)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
더미 게이트 유전체는 약 10 옹스트롬과 같이, 약 3 옹스트롬 내지 약 100 옹스트롬 범위의 두께를 갖는 실리콘 이산화물 또는 실리콘 산화질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체는 약 10 옹스트롬 또는 그 이하와 같이, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 균등한 산화물 두께를 갖는, 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산화질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합들과 같은 [예를 들어, 약 5보다 큰 비유전율(relative permittivity)을 갖는] 고유전율(high-k) 재료로 형성될 수 있다. 추가적으로, 실리콘 이산화물, 실리콘 산화질화물, 및/또는 하이 k(high-k) 재료들의 임의의 조합이 또한 더미 게이트 유전체용으로 사용될 수 있다.
더미 게이트 전극(117)은 도전성 재료를 포함할 수 있고, 폴리실리콘, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(117)은 화학적 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 퇴적시키기 위해 본 기술분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 전극(117)의 두께는 약 5 Å 내지 약 200 Å의 범위 내에 있을 수 있다. 더미 게이트 전극(117)의 최상면은 비평면형 최상면을 가질 수 있고, 더미 게이트 전극(117)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 더미 게이트 전극(117) 내에 이온들이 도입될 수 있거나 도입되지 않을 수 있다. 이온들은, 예를 들어 이온 주입 기술들에 의해 도입될 수 있다.
더미 게이트 유전체 및 더미 게이트 전극(117)이 형성되면, 더미 게이트 유전체 및 더미 게이트 전극(117)은 핀들(103) 위에 일련의 스택들(115)을 형성하기 위해 패터닝될 수 있다. 스택들은 더미 게이트 유전체 아래에 있는 핀들(103)의 각각의 측부 상에 위치되는 다수의 채널 영역들을 규정한다. 스택들은, 예를 들어 본 기술분야에 알려진 퇴적 및 포토리소그래피 기술들을 사용하여, 더미 게이트 전극(117) 상에 게이트 마스크(도 1에 별도로 예시되지는 않음)를 퇴적시키고 패터닝함으로써 형성될 수 있다. 게이트 마스크는 통상적으로 사용되는 마스킹 및 실리콘 산화물, 실리콘 산화질화물, SiCON, SiC, SiOC, 및/또는 실리콘 질화물과 같은(그러나 이들에 제한되지는 않는) 희생 재료들을 포함할 수 있고, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다. 더미 게이트 전극(117) 및 더미 게이트 유전체는 패터닝된 스택들을 형성하기 위해 건식 에칭 프로세스를 사용하여 에칭될 수 있다.
스택들이 패터닝되면, 제 1 스페이서들(105)이 형성될 수 있다. 제 1 스페이서들(105)은 스택들의 서로 반대측에 있는 측부들 상에 형성될 수 있다. 제 1 스페이서들(105)은 일반적으로, 이전에 형성된 구조물 상에 스페이서층(도 1에 별도로 예시되지는 않음)을 블랭킷(blanket) 퇴적시킴으로써 형성된다. 스페이서층은, 상이한 컴포넌트 퍼센티지들을 갖고 상이한 큐어링 온도 및 다공성(porosity) 등을 갖는 SiN, 산화질화물, SiC, SiON, SiOCN, SiOC, 산화물, SiOCN(KN1), SiOCN(RP1), SiOCN(RP2), SiOC(HA2), SiOC(HA3)를 포함한다.
제 1 스페이서들(105)은 플라즈마 강화 원자 층 증착(plasma enhanced atomic layer deposition; PEALD), 열 원자 층 증착(열 ALD), 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD)과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있고, 형성에 이어서 큐어링 프로세스가 이어질 수 있다. 추가적으로, 퇴적 프로세스 동안 프로세스 온도는 약 250 °C 내지 약 400 °C 사이로 유지될 수 있다. 그러나, 임의의 적절한 퇴적 및 프로세스 조건들이 이용될 수 있다. 제 1 스페이서들(113)은 이어서, 가령 구조물의 수평 표면들로부터 스페이서층을 제거하여 제 1 스페이서들(113)을 형성하기 위한 하나 이상의 에칭들에 의해 패터닝될 수 있다.
추가적으로, 제 1 스페이서들(105)이 일정한 조성을 갖는 단일 재료로 제조되는 것으로서 위에서 설명되지만, 이는 예시적이도록 의도되며 이 실시예들에 제한하도록 의도되는 것은 아니다. 이보다는, 임의의 적절한 조성의 제 1 스페이서들(105)의 재료들 또는 제 1 스페이서들(105)의 재료들 내의 변형들(예를 들어, 실리콘, 탄소, 산소, 및 질소 퍼센티지들의 변형들)이 이용될 수 있다. 유사하게, 큐어 온도들의 임의의 적절한 변형이 또한 이용될 수 있다.
제 1 스페이서들(105)이 형성되면, 제 1 스페이서들(105)에 인접하게 제 2 스페이서들(107)이 형성될 수 있다. 실시예에서, 제 2 스페이서들(107)은 제 1 스페이서들(105)의 서로 반대측에 있는 측부들 상에 형성될 수 있다. 제 2 스페이서들(107)은 일반적으로, 이전에 형성된 구조물 상에 제 2 스페이서층을 블랭킷 퇴적시킴으로써 형성된다. 제 2 스페이서층은, 상이한 컴포넌트 퍼센티지들을 갖고 상이한 큐어링 온도 및 다공성을 갖는, SiN, 산화질화물, SiC, SiON, SiOCN, SiOC, 산화물, KN1, RP1, RP2, HA2, HA3과 같은, 제 1 스페이서들(105)과 유사하지만 상이한 재료를 포함할 수 있고, 제 1 스페이서들(105)과 유사한 방식으로 형성될 수 있다. 제 2 스페이서들(107)은 이어서, 가령 구조물의 수평 표면들로부터 제 2 스페이서층을 제거하여 제 2 스페이서들(107)을 형성하기 위한 하나 이상의 에칭들에 의해 패터닝될 수 있다.
제 2 스페이서들(107)이 형성되면, 더미 게이트 유전체, 더미 게이트 전극(117), 제 1 스페이서들(105), 및 제 2 스페이서들(107)에 의해 보호되지 않는 핀들(103)의 부분들이 제거되고 소스/드레인 영역들(109)이 재성장된다. 더미 게이트 유전체, 데미 게이트 전극(117), 제 1 스페이서들(105) 및 제 2 스페이서들(107)에 의해 보호되지 않는 해당 영역들로부터의 핀들(103)의 제거는, 스택들 및 제 1 스페이서들(105)을 하드마스크들로서 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 프로세스에 의해 수행될 수 있다.
핀들(103)의 이들 부분들이 제거되면, 하드마스크(별도로 예시되지는 않음)가 더미 게이트 전극(117)을 커버하여 성장을 방지하도록 배치되고 패터닝되며, 소스/드레인 영역들(109)이 핀들(103) 각각과 접촉하여 재성장될 수 있다. 실시예에서, 소스/드레인 영역들(109)이 재성장될 수 있고, 일부 실시예들에서 소스/드레인 영역들(109)은 스택들 아래에 위치되는 핀들(103)의 채널 영역들에 응력을 부여할 스트레서(stressor)를 형성하도록 재성장될 수 있다. 실시예에서, 핀들(103)은 실리콘을 포함하고 FinFET은 p형 디바이스이며, 소스/드레인 영역들(109)은 실리콘과 같은 재료 또는 채널 영역들과는 상이한 격자 상수를 갖는 실리콘 게르마늄과 같은 재료로의 선택적 에피택셜 프로세스를 통해 재성장될 수 있다. 에피택셜 성장 프로세스는 실란(silane), 디클로로실란(dichlorosilane), 게르만(germane) 등과 같은 프리커서들을 사용할 수 있고, 약 30 분과 같이, 약 5 분 내지 약 120 분 사이 동안 지속될 수 있다.
소스/드레인 영역들(109)이 형성되면, 핀들(103) 내에 적절한 도펀트들을 주입하여 도펀트들을 보충함으로써 소스/드레인 영역들(109) 내에 도펀트들이 주입될 수 있다. 예를 들어, PMOS 디바이스를 형성하기 위해 붕소, 갈륨, 인듐 등과 같은 p형 도펀트들이 주입될 수 있다. 대안적으로, NMOS 디바이스를 형성하기 위해 인, 비소, 안티몬(antimony) 등과 같은 n형 도펀트들이 주입될 수 있다. 이들 도펀트들은 스택들 및 제 1 스페이서들(105)을 마스크들로서 사용하여 주입될 수 있다. 도펀트들을 주입하기 위해 많은 다른 프로세스들, 단계들 등이 사용될 수 있다는 점을 당업자가 자각할 것이라는 점에 유념해야 한다. 예를 들어, 당업자는 특정 목적을 위해 적절한 특정 형상 또는 특성을 갖는 소스/드레인 영역들을 형성하기 위해 스페이서들 및 라이너들의 다양한 조합들을 사용하여 복수의 주입들이 수행될 수 있다는 점을 자각할 것이다. 이들 프로세스들 중 임의의 프로세스가 도펀트들을 주입하기 위해 사용될 수 있고, 위의 설명은 본 실시예들을 위에 제시된 단계들에 제한하는 것을 의미하는 것은 아니다.
추가적으로 이 시점에서 소스/드레인 영역들(109)의 형성 동안 더미 게이트 전극(117)을 커버했던 하드마스크가 제거된다. 실시예에서, 하드마스크는, 예를 들어 하드마스크의 재료에 대해 선택적인 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
소스/드레인 영역들(109)이 형성되면, 스택들 및 소스/드레인 영역들(109) 위에 제 1 층간 유전체(inter-layer dielectric; ILD)층(111)이 형성된다. 제 1 ILD층(111)은, 임의의 적절한 유전체들이 사용될 수 있지만, 붕소 인 실리케이트 글래스(boron phosphorous silicate glass; BPSG)와 같은 재료를 포함할 수 있다. 제 1 ILD층(111)은 LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있지만, PECVD와 같은 프로세스를 사용하여 형성될 수 있다. 제 1 ILD층(111)은 약 100 Å 내지 약 3,000 Å 사이의 두께로 형성될 수 있다. 제 1 ILD층(111)이 형성되면, 제 1 ILD층(111)은 더미 게이트 전극(117)의 재료를 노출시키기 위해 예를 들어 마스킹 및 에칭 프로세스를 사용하여 패터닝될 수 있다.
제 1 ILD층(111)이 형성되면, 더미 게이트 전극(117) 및 더미 게이트 유전체의 재료의 제거 및 대체가 수행된다. 실시예에서, 더미 게이트 전극(117) 및 더미 게이트 유전체는, 예를 들어 더미 게이트 전극(117) 및 더미 게이트 유전체의 재료에 대해 선택적이지만, 일부 실시예들에서 제 1 스페이서들(105) 및 제 2 스페이서들(107)이 제 1 ILD층(111)의 표면 아래에 있도록 제 1 스페이서들(105) 및 제 2 스페이서들(107)의 일부를 또한 제거하는 에천트들을 이용하는 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
제 1 ILD층(111)이 형성된 후, 제 1 유전체 재료, 제 1 도전층, 제 1 금속 재료, 일함수(work function)층, 및 제 1 배리어(barrier)층을 포함하는 게이트 스택[집합적으로 도 1에서 게이트 스택(113)으로 라벨링됨]용 복수의 층들이 더미 게이트 전극(117) 및 더미 게이트 유전체 대신 퇴적된다. 실시예에서, 제 1 유전체 재료는, 원자 층 증착, 화학적 기상 증착 등과 같은 프로세스를 통해 퇴적되는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등과 같은 하이 k 재료이다. 제 1 유전체 재료는, 임의의 적절한 재료 및 두께가 이용될 수 있지만, 약 5 Å 내지 약 200 Å 사이의 제 1 두께로 퇴적될 수 있다.
선택적으로, 제 1 유전체 재료의 형성 전에 계면층이 형성될 수 있다. 실시예에서, 계면층은 인사이투 스팀 생성(in situ steam generation; ISSG)과 같은 프로세스를 통해 형성되는 실리콘 이산화물과 같은 재료일 수 있다. 그러나, 임의의 적절한 재료 또는 형성 프로세스가 이용될 수 있다.
제 1 도전층은 티타늄 실리콘 질화물(titanium silicon nitride; TSN)과 같은 금속 실리사이드(silicide) 재료일 수 있다. 실시예에서, 제 1 도전층은, 약 5 Å 내지 약 30 Å 사이의 두께에 대해 퇴적 및 후속 실리사이드화(silicidation)와 같은 임의의 적절한 퇴적 방법이 이용될 수 있지만, 화학적 기상 증착과 같은 퇴적 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 적절한 두께가 이용될 수 있다.
제 1 금속 재료는 배리어층으로서 제 1 유전체 재료에 인접하여 형성될 수 있고, TaN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 제 1 금속 재료는, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
제 1 금속 재료 위에 일함수층이 형성되고, 일함수층용 재료는 원하는 디바이스의 유형에 기반하여 선택될 수 있다. 포함될 수 있는 예시적인 p형 일함수 금속들은 Al, TiAlC, TiN, TaN, Ru, Mo, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적절한 p형 일함수 재료들, 또는 이들의 조합들을 포함한다. 포함될 수 있는 예시적인 n형 일함수 금속들은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적절한 n형 일함수 재료들, 또는 이들의 조합들을 포함한다. 일함수값은 일함수층의 재료 조성과 연관되므로, 일함수층의 재료는, 개개의 영역 내에 형성될 디바이스에서 원하는 임계 전압(Vt)이 달성되도록 일함수값을 조정하기 위해 선택된다. 일함수층(들)은 CVD, PVD, 및/또는 다른 적절한 프로세스에 의해 약 5 Å 내지 약 50 Å 사이의 두께로 퇴적될 수 있다.
제 1 배리어층은 일함수층에 인접하게 형성될 수 있고, 특정 실시예에서 제 1 금속 재료와 유사할 수 있다. 예를 들어, 제 1 배리어층은 TiN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 추가적으로, 제 1 배리어층은, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
금속층은, 불소 원자들의 일함수층 내로의 전달을 차단하거나 감소시키는 것을 돕기 위해 사용될 수 있는 재료뿐만 아니라 후속 충전 프로세스를 돕기 위한 시드층으로서의 사용을 위해 둘 다 적절한 재료일 수 있다. 특정 실시예에서, 금속층은, 임의의 적절한 퇴적 프로세스가 이용될 수 있지만, 예를 들어 원자 층 증착 프로세스를 사용하여 불소 원자들 없이 형성되는 결정질(crystalline) 텅스텐(W)일 수 있다. 금속층은 약 30 Å 내지 약 40 Å 사이와 같이 약 20 Å 내지 약 50 Å 사이의 두께로 형성될 수 있다.
금속층이 형성되면, 개구부의 나머지를 충전하기 위해 충전 재료가 퇴적된다. 실시예에서, 충전 재료는 약 1500 Å과 같이 약 1000 Å 내지 약 2000 Å 사이의 두께의 Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등과 같은 재료일 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
도 1은, 개구부들을 충전 및 과충전하기 위해 충전 재료가 퇴적된 후, 게이트 스택(113)을 형성하기 위해 제 1 유전체 재료, 제 1 도전층, 제 1 금속 재료, 일함수층, 제 1 배리어층, 금속층의 재료들, 및 충전 재료가 평탄화될 수 있는 것을 추가적으로 예시한다. 실시예에서, 재료들은, 그라인딩 또는 에칭과 같은 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스를 사용하여 제 1 ILD층(111)과 함께 평탄화될 수 있다. 추가적으로, 평탄화 후 게이트 스택(113)은, 임의의 적절한 치수들이 이용될 수 있지만, 약 11 nm와 같이, 약 10 nm 내지 약 13 nm 사이의 바닥폭(WB)을 가질 수 있다.
게이트 스택(113)의 재료들이 형성되고 평탄화된 후, 게이트 스택(113)의 재료들이 선택적으로 리세싱되고 캡핑(capping)층(115)으로 캡핑될 수 있다. 실시예에서, 게이트 스택(113)의 재료들은, 예를 들어 게이트 스택(113)의 재료들에 대해 선택적인 에천트들을 이용하는 습식 또는 건식 프로세스를 사용하여 리세싱될 수 있다. 실시예에서, 게이트 스택(113)의 재료들은 약 120 nm와 같이, 약 5 nm 내지 약 150 nm 사이의 거리로 리세싱될 수 있다. 그러나, 임의의 적절한 프로세스 및 거리들이 이용될 수 있다.
게이트 스택(113)의 재료들이 리세싱되면, (아래에서 더 설명되는) 후속 프로세싱을 위한 에칭 저지층으로서 역할하도록 캡핑층(115)이 퇴적된다. 실시예에서, 캡핑층(115)은, 다른 노출된 표면들 상에 형성되지 않고 게이트 스택(113)의 재료 상에 선택적으로 성장될, 예를 들어 원자 층 증착 프로세스를 사용하여 형성되는 텅스텐(W) 또는 루테늄과 같은 재료이다. 캡핑층(115)은 약 6 nm와 같이, 약 4 nm 내지 약 8 nm 사이의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료, 형성 프로세스, 및 두께가 이용될 수 있다.
도 2는 캡핑층(115) 위의 제 1 희생 재료(201)의 퇴적을 예시한다. 실시예에서, 제 1 희생 재료(201)는, 다른 에칭 저지층을 필요로하지 않고 잔여 재료가 거의 남지 않는, 제 2 희생 재료(801)(도 2에 예시되지는 않았지만 도 8과 관련하여 아래에서 설명됨), 및 게이트 스택(113), 캡핑층(115), 제 1 접촉 재료(601), 제 1 스페이서들(105)(예를 들어, 실리콘 산화물과 같은 산화물들) 및 제 2 스페이서들(107)(예를 들어, 실리콘 질화물과 같은 질화물들)의 재료들에 대해 높은 에칭 선택비(selectivity)를 갖는 하드마스크 재료로서 사용될 수 있는 재료이다. 예를 들어, 제 1 희생 재료(201)는, 가령 약 9보다 큰, 가령 약 12보다 큰, 약 27보다 큰, 약 9 내지 약 35 사이의, 또는 약 35보다 큰, 제 1 스페이서들(105) 또는 제 2 스페이서들(107)에 대한 에칭 선택비를 가질 수 있다. 추가적으로, 제 1 희생 재료(201)는 또한, 가령 약 12보다 큰, 가령 약 20보다 큰, 약 12 내지 약 40 사이의, 또는 약 40보다 큰, 제 2 희생 재료(801)에 대한 에칭 선택비를 가질 수 있다.
추가적으로, 일부 실시예들에서 제 1 희생 재료(201)는 또한, 진보된 기술 노드들에서의 집적 유연성(flexibility)을 증가시키는 것을 돕는 양호한 화학적 기계적 폴리징 특성들을 갖는 유전체 재료일 수 있다. 특정 실시예에서, 제 1 희생 재료(201)는, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 알루미늄 산화물(AlO), 실리콘 산화탄화물(SiOC), 실리콘 탄소(SiC), 지르코늄 질화물(ZrN), 이들의 조합들 등이 또한 이용될 수 있지만, 지르코늄 산화물(ZrO)과 같은 재료일 수 있다. 제 1 희생 재료(201)는 플라즈마 강화 원자 층 증착(PEALD), 열 원자 층 증착(열 ALD), 플라즈마 강화 화학적 기상 증착(PECVD)과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있고, 프로세스 온도는 약 250 °C 내지 약 400 °C 사이로 유지될 수 있다. 그러나, 임의의 적절한 퇴적 프로세스 및 프로세스 조건들이 이용될 수 있다.
그러한 재료들을 사용함으로써, 게이트의 높이는, 후속 에칭 프로세스들(아래에서 더 논의됨) 동안 에칭 손실 또는 데미지가 발생하는 것을 감소하거나 방지하는 것을 여전히 도우면서 보호될 수 있다. 추가적으로, 이들 재료들을 이용함으로써, 작은 CD 상의 높은 산화물 에칭 선택비 및 높은 애스펙트비(aspect ratio) 산화물 에칭들이 달성될 수 있다. 또한, 제 2 희생 재료(801)를 이용하는 실시예들에서, 이들 재료들은 제 2 희생 재료(801)의 후속 에칭 동안, 폭넓은 에칭 프로세스 윈도우를 여전히 제공하면서 높은 에칭 선택비를 제공한다.
제 1 희생 재료(201)가 퇴적되면, 과잉 재료를 제거하기 위해 제 1 희생 재료(201)가 평탄화될 수 있다. 실시예에서, 제 1 희생 재료(201)는, 예를 들어 화학적 기계적 폴리싱 프로세스를 사용하여 평탄화될 수 있는데, 제 1 희생 재료(201)의 과잉 재료와 반응하여 제 1 희생 재료(201)의 과잉 재료를 제거하도록 회전 플래턴(platen)과 함께 에천트들 및 연마제들이 이용된다. 그러나, 제 1 희생 재료(201) 및 제 1 ILD층(111)을 평탄화하기 위해 임의의 적절한 평탄화 프로세스가 이용될 수 있다.
제 1 ILD층(111)과 함께 제 1 희생 재료(201)를 평탄화함으로써, 2개의 부분들[제 1 스페이서들(105) 내에 위치되는 제 1 부분 및 제 1 ILD층(111) 내의 제 1 스페이서들(105)의 외측에 위치되는 제 2 부분]을 갖는 제 1 희생 재료(201)가 형성된다. 추가적으로, 제 1 부분 및 제 2 부분이 점선에 의해 서로 분리된 것으로서 도 2에 예시되지만, 제 1 희생 재료(201)의 제 1 부분과 제 2 부분 사이에 식별가능한 계면이 있을 수도 있고 없을 수도 있으므로, 이는 명료화를 위해 행해진 것이다. 실시예에서, 제 1 부분은 약 12 nm와 같이 약 12 nm 내지 약 15 nm 사이의 제 1 폭(W1)을 갖고, 약 22 nm와 같이 약 20 nm 내지 약 30 nm 사이의 제 1 두께(T1)를 갖는다. 추가적으로, 제 2 부분은 약 22 nm와 같이 약 20 nm 내지 약 28 nm 사이의 제 2 폭(W2)을 갖고, 약 16 nm와 같이 약 14 nm 내지 약 26 nm 사이의 제 2 두께(T2)를 갖는다. 그러나, 임의의 적절한 치수들이 이용될 수 있다.
도 2는 또한, 게이트 스택들(113) 및 소스/드레인 영역들(109) 위의 제 2 ILD층(203)의 형성을 예시한다. 제 2 ILD층(203)은, 임의의 적절한 유전체들이 사용될 수 있지만, 붕소 인 실리케이트 글래스(BPSG)와 같은 재료를 포함할 수 있다. 제 2 ILD층(203)은 LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있지만, PECVD와 같은 프로세스를 사용하여 형성될 수 있다. 제 2 ILD 층(203)은 약 100 Å 내지 약 3,000 Å 사이의 두께로 형성될 수 있다. 제 2 ILD 층(203)이 형성되면, 제 2 ILD 층(203)은, 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스와 같은 평탄화 프로세스를 사용하여 평탄화될 수 있다.
도 3a는 접촉 단부 커트(contact end cut; CMD)용 층들의 형성을 예시한다. 특정 실시예에서, 제 2 ILD층(203) 위에 제 1 CMD층(301), 제 2 CMD층(303), 및 제 3 CMD층(305)이 형성된다. 일부 실시예들에 따르면 제 1 CMD층(301)은, 예를 들어 티타늄 질화물로 형성될 수 있는 금속 하드마스크층이다. 제 1 CMD층(301)은 약 200 Å 내지 약 400 Å 사이의 범위 내에 있는 두께를 가질 수 있다. 제 2 CMD층(303)은, 예를 들어 약 100 °C보다 낮은 저온에서 퇴적되는 저온(Low-Temperature; LT) 산화물층일 수 있다. 제 2 CMD층(303)은, 예를 들어 실리콘 산화물을 포함할 수 있다. 제 2 CMD층(303)은 약 300 Å 내지 약 600 Å 사이의 범위 내에 있는 두께를 가질 수 있다. 제 3 CMD층(305)은 제 2 CMD층(303) 위에 퇴적되고, 약 100 Å 내지 약 300 Å 사이의 두께를 가질 수 있다. 제 3 CMD층(305)은 비정질(amorphous) 실리콘층일 수 있다. 제 3 CMD층(305)은 그러나, 다른 재료들로 형성될 수 있다. 제 1 CMD층(301), 제 2 CMD층(303), 및 제 3 CMD층(305) 각각은 화학적 기상 증착(CVD), 원자 층 증착(ALD) 등을 사용하여 형성될 수 있다.
제 1 CMD층(301), 제 2 CMD층(303), 및 제 3 CMD층(305)이 형성되면, 제 1 CMD층(301), 제 2 CMD층(303), 및 제 3 CMD층(305)이 패터닝된다. 실시예에서, 제 1 CMD층(301), 제 2 CMD층(303), 및 제 3 CMD층(305)은, 예를 들어 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 패터닝되는데, 단일 또는 3층 포토레지스트가 도포되고 화학 반응을 유도하기 위해, 패터닝된 에너지원(예를 들어, 광)에 노광된다. 노광 후, 노광된 또는 노광되지 않은 부분들을 제거하여 패터닝된 포토레지스트를 형성하기 위해 현상제(developer)가 도포된다. 이어서, 반응성 이온 에칭 프로세스들과 같은 하나 이상의 에칭 프로세스를 사용하여 포토레지스트의 패턴이 그 아래에 있는 제 3 CMD층(305)으로 전사된다. 그러나, 임의의 적절한 에칭 프로세스들이 이용될 수 있다.
도 3b는 도 3a에 예시된 도면의 별도 단면도를 예시하는데, 여기서 제 3 CMD층(305)은 2개의 게이트 스택들(113) 사이의 1개의 영역 내의 제 1 ILD층(111)을 보호하도록 배치된다. 그러한 보호는, 도 4 내지 도 8과 관련하여 아래에서 더 설명되는 바와 같이, 다른 영역들에서 제 1 ILD층(111)의 재료가 제거되고 대체되므로, 제 1 ILD층(111)의 재료를 이 영역 내에 유지하도록 의도된다. 도 3b는, (도 1과 관련하여 위에서 설명된 바와 같이) 더미 게이트 전극들(117) 중 일부가 완전히 제거되지 않고, 후속 프로세스 단계들에서 유지될 수 있는 것을 추가적으로 예시한다.
도 4는 제 3 CMD층(305)의 패터닝 후의 제 1 CMD층(301) 및 제 2 CMD층(303)의 패터닝을 예시하고, 제 3 CMD층(305)은 명료화를 위해 이 도면으로부터 제거되었다. 실시예에서, 제 1 CMD층(301) 및 제 2 CMD층(303)은 제 2 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 패터닝된다. 예를 들어, 단일 또는 3층 포토레지스트가 도포되고, 노광되며, 현상되고, 이어서 포토레지스트의 패턴을 그 아래에 있는 제 1 CMD층(301) 및 제 2 CMD층(303)에 전사하기 위해 하나 이상의 에칭 프로세스가 사용될 수 있다. 그러나, 제 1 CMD층(301) 및 제 2 CMD층(303)을 패터닝하기 위해 임의의 적절한 프로세스가 이용될 수 있다.
도 5는 제 2 ILD층(203) 및 제 1 ILD층(111)으로의 제 1 CMD층(301) 및 제 2 CMD층(303)의 패턴의 전사를 예시한다. 실시예에서, 제 1 CMD층(301) 및 제 2 CMD층(303)의 패턴은 [501로 라벨링된 화살표들에 의해 도 5에 나타내어진] 제 1 에칭 프로세스를 사용하여 전사될 수 있다. 제 1 에칭 프로세스(501)는, 예를 들어 제 1CMD층(301) 및 제 2 CMD층(303)을 마스크들로서 사용하는 하나 이상의 반응성 이온 에칭일 수 있다. 그러나, 패턴을 전사하는 임의의 적절한 방법이 이용될 수 있다.
그러나, 제 1 희생 재료(201)의 포함으로 인해, 제 1 희생 재료(201)는, 제 1 에칭 프로세스(501)가 제 2 ILD층(203)을 관통하여 제 1 희생 재료(201)를 노출시키면 마스킹 재료로서 또한 역할하는 자가 정렬 접촉 재료로서 역할할 것이다. 추가적으로, 제 1 희생 재료(201)의 일부는, 제 1 에칭 프로세스(501)가 제 1 ILD층(111)을 제거하고 소스/드레인 영역들(109)을 노출시키는 동안 제 1 에칭 프로세스(501)에 의해 에칭될 수 있다. 결과적으로, 제 1 희생 재료(201) 중 하나 이상은 제 1 에칭 프로세스(501)로부터의 자국(indentation)을 가질 수 있지만, 소스/드레인 영역들(109)이 노출되어 있는 동안 제 1 에칭 프로세스(501)로부터 그 아래에 있는 구조물을 여전히 보호할 것이다. 자국은, 임의의 적절한 거리가 이용될 수 있지만, 약 6 nm와 같이, 약 4 nm 내지 약 10 nm 사이의 자국 거리(DI)를 가질 수 있다.
소스/드레인 영역들(109)이 노출되면, 소스/드레인 영역들(109) 상에 선택적 실리사이드 접촉부(별도로 예시되지는 않음)가 형성될 수 있다. 실리사이드 접촉부는, 접촉부의 쇼키트(Schottky) 배리어 높이를 감소시키기 위해 티타늄, 니켈, 코발트, 또는 에르븀을 포함할 수 있다. 그러나, 백금, 팔라듐 등과 같은 다른 금속들이 또한 사용될 수 있다. 적절한 금속층의 블랭킷 퇴적에 의해, 그리고 이어서 금속이 그 아래에 있는 노출된 실리콘과 반응하도록 하는 어닐링 단계에 의해 실리사이드화가 수행될 수 있다. 이어서, 반응하지 않은 금속이 가령 선택적 에칭 프로세스로 제거된다. 실리사이드 접촉부의 두께는 약 5 nm 내지 약 50 nm 사이에 있을 수 있다.
도 6은 실리사이드 접촉부(존재할 때) 또는 소스/드레인 영역들(109)과 물리적으로 접촉하는 제 1 접촉 재료(601)의 형성을 예시한다. 실시예에서, 제 1 접촉 재료(601)는, 알루미늄, 구리, 이들의 합금들, 이들의 조합들 등과 같은 임의의 적절한 재료일 수 있지만, 코발트, W, Al, Cu, AlCu, W, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Ni, Ti, TiAlN, Ru, Mo, 또는 WN과 같은 도전성 재료일 수 있고, 제 2 ILD층(203) 내의 개구부를 충전 및/또는 과충전하기 위해 스퍼터링, 화학적 기상 증착, 전기도금(electroplating), 무전해 도금(electroless plating) 등과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있다.
도 7은, 제 1 접촉 재료(601)가 퇴적되면, 과잉 재료를 제거하기 위해 제 1 접촉 재료(601)가 평탄화될 수 있는 것을 예시한다. 실시예에서, 제 1 접촉 재료(601)는, 예를 들어 화학적 기계적 폴리싱 프로세스를 사용하여 평탄화될 수 있는데, 제 1 접촉 재료(601) 및 제 1 희생 재료(201)의 과잉 재료와 반응하여 제 1 접촉 재료(601) 및 제 1 희생 재료(201)의 과잉 재료를 제거하도록 회전 플래턴과 함께 에천트들 및 연마제들이 이용된다. 그러나, 제 1 접촉 재료(601) 및 제 1 희생 재료(201)를 평탄화하기 위해 임의의 적절한 평탄화 프로세스가 이용될 수 있다.
도 8은, 제 1 접촉 재료(601)가 제 1 희생 재료(201)와 함께 평탄화되면, 제 1 접촉 재료(601)가 제 1 희생 재료(201)의 최상면 아래 레벨로 리세싱되는 것을 예시한다. 실시예에서, 제 1 접촉 재료(601)는, 제 1 희생 재료(201)의 재료를 크게 제거하지 않고, 제 1 접촉 재료(601)(예를 들어, 코발트)의 재료에 대해 선택적인 하나 이상의 에천트를 사용하는 습식 또는 건식 에칭 프로세스를 사용하여 리세싱된다. 제 1 희생 재료(201)는 약 18 nm 내지 약 25 nm 사이의 제 1 거리(D1)로 리세싱될 수 있다. 그러나, 임의의 적절한 거리가 이용될 수 있다.
도 8은 또한, 제 1 접촉 재료(601)가 리세싱되면 제 2 희생 재료(801)가 퇴적되는 것을 예시한다. 실시예에서, 제 2 희생 재료(801)는, 제 1 희생 재료(201), 제 1 스페이서들(105) 및 제 2 스페이서들(107)의 재료들에 대해 높은 에칭 선택비를 갖는 재료일 수 있다. 예를 들어, 제 2 희생 재료(801)는 제 1 희생 재료(201), 제 1 스페이서들(105) 또는 제 2 스페이서들(107)에 대해 약 12보다 큰, 가령 약 12 내지 약 40 사이의 에칭 선택비를 가질 수 있다.
실시예에서, 제 2 희생 재료(801)는, 실리콘 질화물, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 지르코늄 산화물(ZrO), 지르코늄 질화물(ZrN), 이들의 조합들 등과 같은 유전체일 수 있다. 그러나, 임의의 적절한 재료가 이용될 수 있다. 그러한 재료들을 이용함으로써, 소스/드레인 접촉 개구부(1003)(아래에서 더 설명됨)를 형성하기 위한 제 2 희생 재료(801)의 에칭 동안 그 아래에 있는 제 1 접촉 재료(601)에 대한 데미지가 감소되거나 제거될 수 있다. 제 2 희생 재료(801)는 플라즈마 강화 원자 층 증착(PEALD), 열 원자 층 증착(열 ALD), 플라즈마 강화 화학적 기상 증착(PECVD)과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있고, 프로세스 온도는 약 250 °C 내지 약 400 °C 사이로 유지될 수 있다. 그러나, 임의의 적절한 퇴적 및 프로세스 조건들이 이용될 수 있다.
제 2 희생 재료(801)는 제 1 접촉 재료(601)의 리세싱에 의해 남겨진 개구부들을 충전 및 과충전하도록 형성될 수 있다. 제 2 희생 재료(801)가 퇴적되면, 제 2 희생 재료(801)는, 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스와 같은 평탄화 프로세스를 사용하여 제 1 희생 재료(201)와 함께 평탄화될 수 있다. 이와 같이, 제 2 희생 재료(801)는 약 14 nm와 같이, 약 12 nm 내지 약 15 nm 사이의 제 3 폭(W3)을 갖도록 형성될 수 있다.
추가적으로, 제 1 접촉 재료(601)의 리세싱을 제어함으로써, 희생 재료들[예를 들어, 제 1 희생 재료(201) 및 제 2 희생 재료(801)]의 조합의 K값이 제어될 수 있다. 특히, 제 2 희생 재료(801)와 제 1 희생 재료(201)의 바닥면 사이의 높이 갭(Hg)을 제어함으로써, 제 1 희생 재료(201), K값이 제어될 수 있고, 더 넓은 높이 갭(Hg)은 더 낮은 전체 K값을 초래하고, 이는 기생 용량(parasitic capacitance)에 영향을 준다. 특정 실시예에서, 높이 갭(Hg)은 약 6 nm와 같이, 약 0 nm 내지 약 15 nm 사이일 수 있다. 그러나, 높이 갭이 없는 것을 포함하여, 임의의 적절한 높이 갭(Hg)이 이용될 수 있다.
제 2 희생 재료(801)가 퇴적되고 평탄화된 후, 제 2 희생 재료(801) 위에 제 1 에칭 저지층(803)이 퇴적된다. 실시예에서, 제 1 에칭 저지층(803)은 실리콘 질화물 또는 실리콘 산화탄화물, 이들의 조합들 등과 같은 재료일 수 있고, 화학적 기상 증착, 물리적 기상 증착, 또는 원자 층 증착과 같은 저온 퇴적 프로세스를 사용하여 퇴적될 수 있다.
도 9는, 제 1 에칭 저지층(803)이 형성되면, 캡핑층(115)(존재할 때) 또는 게이트 스택(113)[캡핑층(115)이 존재하지 않을 때]을 노출시키기 위해 제 1 에칭 저지층(803) 및 제 2 희생 재료(801)를 관통하여 금속 게이트 접촉 개구부(901)가 형성될 수 있는 것을 예시한다. 실시예에서, 금속 게이트 접촉 개구부(901)는, 초기에 제 2 희생 재료(801) 위에 제 1 포토레지스트(903)를 배치시킴으로써 형성될 수 있다. 제 1 포토레지스트(903)는, 바닥부 반사 방지 코팅(bottom anti-reflective coating; BARC)층(905), 중간부 마스크층(907), 및 제 1 최상부 광감성층(909)을 갖는 3층 포토레지스트일 수 있다. BARC층(905)은 제 1 최상부 광감성층(909)의 도포를 위한 준비로 도포된다. BARC층(905)은, 그 명칭이 암시하듯이, 제 1 최상부 광감성층(909)의 노광 동안 그 위에 있는 제 1 최상부 광감성층(909)으로의 에너지(예를 들어, 광)의 제어되지 않는 그리고 원치않는 반사를 방지하여 반사광이 제 1 최상부 광감성층(909)의 원치않는 영역 내의 반응들을 유발하는 것을 방지하도록 기능한다. 추가적으로, BARC층(905)은 일 각(angle)으로 충돌하는 에너지의 부정적인 효과들을 감소시키는 것을 돕는 평면을 제공하도록 사용될 수 있다.
중간부 마스크층(907)이 BARC층(905) 위에 배치될 수 있다. 실시예에서, 중간부 마스크층(907)은 실리콘 질화물, 산화물들, 산화질화물들, 실리콘 탄화물, 이들의 조합들 등과 같은 하드마스크 재료이다. 중간부 마스크층(907)용 하드마스크 재료는, 플라즈마 강화 화학적 기상 증착(PECVD), 저온 화학적 기상 증착(LPCVD), 스핀 온 코팅, 또는 실리콘 산화물 형성에 이은 질화(nitridation)가 대안적으로 이용될 수 있지만, 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성될 수 있다. 하드마스크 재료를 형성하거나 달리 배치시키기 위한 임의의 적절한 방법 또는 방법들의 조합이 이용될 수 있고, 모든 그러한 방법들 또는 조합은 실시예들의 범위 내에 완전히 포함되도록 의도된다. 중간 마스크층(907)은 약 300 Å과 같이, 약 100 Å 내지 약 800 Å 사이의 두께로 형성될 수 있다.
실시예에서, 제 1 최상부 광감성층(909)은, 예를 들어 스핀 온 프로세스를 사용하여 중간부 마스크층(907) 위에 도포되고, 포토레지스트 용매(solvent) 내의 하나 이상의 광활성 화합물(photoactive compounds; PAC)들과 함께 포토레지스트 폴리머 레진을 포함한다. PAC들은 패터닝된 에너지원을 제 1 최상부 광감성층(909) 내에 복제하기 위해, 패터닝된 광원을 흡수하고, 노광되는 제 1 최상부 광감성층(909)의 부분들에 반응물을 생성할 것이므로, 현상될 수 있는 포토레지스트 폴리머 레진과의 후속 반응을 유발한다.
BARC층(905), 중간부 마스크층(907), 및 제 1 최상부 광감성층(909) 각각이 도포되면, 제 1 최상부 광감성층(909)은, 제 1 최상부 광감성층(909) 내에 금속 게이트 접촉 개구부(901)를 생성하기 위해, 패터닝된 에너지원(예를 들어, 광)에 노출되고 현상된다. 금속 게이트 접촉 개구부(901)가 제 1 최상부 광감성층(909) 내에 형성되면, 제 1 최상부 광감성층(909)은 이어서, 하나 이상의 에칭 프로세스를 사용하여 패턴을 중간부 마스크층(907) 및 BARC층(905)으로 연장시키기 위한 마스크로서 사용될 수 있다. 유사하게, 중간부 마스크층(907) 및 BARC층(905)이 패터닝되면, 중간부 마스크층(907) 및 BARC층(905)은, 캡핑층(115)을 노출시키기 위해 금속 게이트 접촉 개구부(901)를 제 1 에칭 저지층(803)을 관통하고 제 1 희생 재료(201)를 관통하여 연장시키기 위한 마스크들로서 이용될 수 있다.
예를 들어, 제 1 희생 재료(201)가 지르코늄 산화물인 특정 실시예에서, 금속 게이트 접촉 개구부(901)를 형성하기 위한 에칭 프로세스는, 임의의 적절한 에천트들이 이용될 수 있지만, BCl3과 같은 제 1 에천트를 Cl2와 같은 제 2 에천트와 조합하여 이용할 수 있다. 특정 실시예에서, 제 1 에천트는 약 300 sccm와 같이, 약 200 sccm 내지 약 800 sccm 사이의 유동률(flow rate)을 가질 수 있는 한편, 제 2 에천트는 약 40 sccm와 같이, 약 0 sccm 내지 약 100 sccm 사이의 유동률로 도입될 수 있다. 추가적으로, 제 2 에칭 프로세스(1201)는 약 50 °C와 같이, 약 20 °C 내지 약 80 °C 사이의 온도에서, 약 30 mTorr와 같이, 약 10 mTorr 내지 약 80 mTorr 사이의 압력으로 수행될 수 있다. 그러나, 임의의 적절한 프로세스 조건들이 이용될 수 있다.
그러나, 제 1 스페이서(105)에 대한 제 1 희생 재료의 높은 에칭 선택비로 인해, 제 1 희생 재료(201)를 관통하는 연장은 제 1 스페이서(105)에의 만약 있더라도 큰 데미지 없이 수행될 수 있다. 추가적으로, 캡핑층(115)의 포함으로, 제 1 희생 재료(201)를 관통하는 금속 게이트 접촉 개구부(901)의 연장은 그 아래에 있는 게이트 스택(113)의 재료들에 데미지를 주지 않고 중단될 수 있다.
도 10은, 소스/드레인 접촉 개구부(1003)를 형성하기 위한, 제 1 최상부 광감성층(909)의 제거 및 제 2 최상부 광감성층(1001)의 배치를 예시한다. 실시예에서, 제 1 최상부 광감성층(909)은 예를 들어 애싱(ashing) 프로세스를 사용하여 제거될 수 있는데, 제 1 최상부 광감성층(909)의 온도는 제 1 최상부 광감성층(909)이 열 분해를 겪을 때까지 증가되고, 그 후 제 1 최상부 광감성층(909)이 쉽게 제거될 수 있다. 그러나, 습식 스트립(strip)과 같은 임의의 적절한 프로세스가 이용될 수 있다.
제 1 최상부 광감성층(909)이 제거되면, 중간부 마스크층(907) 위에 제 2 최상부 광감성층(1001)이 배치될 수 있다. 실시예에서, 제 2 최상부 광감성층(1001)은, 가령 하나 이상의 광활성 화합물(PAC)과 함께 포토레지스트 폴리머 레진을 포함시킴으로써 제 1 최상부 광감성층(909)과 유사할 수 있다. 추가적으로, 제 2 최상부 광감성층(1001)은, 가령 스핀 코팅 프로세스를 사용하여 제 2 최상부 광감성층(1001)을 도포함으로써, 유사한 방식으로 배치될 수 있다. 그러나, 스핀 코팅과 같은 방법을 사용함으로써, 제 2 최상부 광감성층(1001)은 금속 게이트 접촉 개구부(901) 내를 추가적으로 충전하여 후속 프로세싱 동안 금속 게이트 접촉 개구부(901)를 보호할 것이다.
제 2 최상부 광감성층(1001)이 배치되면, 제 2 최상부 광감성층(1001)이 패터닝될 수 있다. 실시예에서, 제 2 최상부 광감성층(1001)은, 제 2 최상부 광감성층(1001)을 패터닝된 에너지원(예를 들어, 광)으로 노광함으로써 소스/드레인 접촉 개구부(1003)의 형성을 위한 마스크로 되도록 패터닝된다. 제 2 최상부 광감성층(1001)이 노광되면, 제 2 최상부 광감성층(1001)은, 제 2 최상부 광감성층(1001) 내에 소스/드레인 접촉 개구부(1003)를 패터닝하기 위해 현상될 수 있다. 소스/드레인 접촉 개구부(1003)가 제 2 최상부 광감성층(1001) 내에 형성되면, 제 2 최상부 광감성층(1001)은 이어서, 하나 이상의 에칭 프로세스를 사용하여 패턴을 중간부 마스크층(907) 및 BARC층(905)으로 연장시키기 위한 마스크로서 사용될 수 있다. 유사하게, 중간부 마스크층(907) 및 BARC층(905)이 패터닝되면, 중간부 마스크층(907) 및 BARC층(905)은, 소스/드레인 접촉 개구부(1003)를 제 1 에칭 저지층(803)을 관통하여 연장시키기 위한 마스크들로서 이용될 수 있다.
추가적으로, 소스/드레인 접촉 개구부(1003)가 제 1 에칭 저지층(803)을 관통하여 연장되면, 소스/드레인 접촉 개구부(1003)는 이어서 제 2 희생 재료(803) 내로 연장된다. 그러나, 제 2 희생 재료(803)의 선택비 때문에, 이 지점에서 소스/드레인 접촉 개구부(1003)는 제 2 희생 재료(803)를 부분적으로 관통하여 연장되고 제 2 희생 재료(803)를 모두 관통하여 연장되지 않는다.
도 11은, 레일 개구부(1103)를 형성하기 위한, 제 2 최상부 광감성층(1001)의 제거 및 제 3 최상부 광감성층(1101)의 배치를 예시한다. 실시예에서, 제 2 최상부 광감성층(1001)은 예를 들어 애싱 프로세스를 사용하여 제거될 수 있는데, 제 2 최상부 광감성층(1001)의 온도는 제 2 최상부 광감성층(1001)이 열 분해를 겪을 때까지 증가되고, 그 후 제 2 최상부 광감성층(1001)이 쉽게 제거될 수 있다. 그러나, 습식 스트립과 같은 임의의 적절한 프로세스가 이용될 수 있다.
제 2 최상부 광감성층(1001)이 제거되면, 중간부 마스크층(907) 위에 제 3 최상부 광감성층(1101)이 배치될 수 있다. 실시예에서, 제 3 최상부 광감성층(1101)은, 가령 하나 이상의 광활성 화합물(PAC)과 함께 포토레지스트 폴리머 레진을 포함시킴으로써 제 1 최상부 광감성층(909)과 유사할 수 있다. 추가적으로, 제 3 최상부 광감성층(1101)은, 가령 스핀 코팅 프로세스를 사용하여 제 3 최상부 광감성층(1101)을 도포함으로써, 유사한 방식으로 배치될 수 있다. 그러나, 스핀 코팅과 같은 방법을 사용함으로써, 제 3 최상부 광감성층(1101)은 금속 게이트 접촉 개구부(901) 및 소스/드레인 접촉 개구부(1003) 내를 추가적으로 충전하여 후속 프로세싱 동안 금속 게이트 접촉 개구부(901) 및 소스/드레인 접촉 개구부(1003) 둘 다를 보호할 것이다.
제 3 최상부 광감성층(1101)이 배치되면, 제 3 최상부 광감성층(1001)이 패터닝될 수 있다. 실시예에서, 제 3 최상부 광감성층(1101)은, 제 3 최상부 광감성층(1101)을 패터닝된 에너지원(예를 들어, 광)으로 노광함으로써 레일 개구부(1103)의 형성을 위한 마스크로 되도록 패터닝된다. 제 3 최상부 광감성층(1101)이 노광되면, 제 3 최상부 광감성층(1101)은, 제 3 최상부 광감성층(1101) 내에 레일 접촉 개구부(1103)를 패터닝하기 위해 현상될 수 있다. 레일 개구부(1103)가 제 3 최상부 광감성층(1101) 내에 형성되면, 제 3 최상부 광감성층(1101)은 이어서, 하나 이상의 에칭 프로세스를 사용하여 패턴을 중간부 마스크층(907) 및 BARC층(905)으로 연장시키기 위한 마스크로서 사용될 수 있다. 유사하게, 중간부 마스크층(907) 및 BARC층(905)이 패터닝되면, 중간부 마스크층(907) 및 BARC층(905)은, 캡핑층(115)을 노출시키기 위해 레일 개구부(1103)를 제 1 에칭 저지층(803)을 관통하고 제 1 희생 재료(201)를 관통하여 연장시키기 위한 마스크들로서 이용될 수 있다.
추가적으로, 레일 개구부(1103)가 제 1 에칭 저지층(803)을 관통하여 연장되면, 레일 개구부(1103)는 이어서 제 2 희생 재료(803) 내로 연장된다. 그러나, 제 2 희생 재료(803)의 선택비 때문에, 이 지점에서 레일 개구부(1103)는 제 2 희생 재료(803)를 부분적으로 관통하여 연장되고 제 2 희생 재료(803)를 모두 관통하여 연장되지 않는다.
도 12는, 금속 게이트 접촉 개구부(901), 소스/드레인 접촉 개구부(1003), 및 레일 개구부(1103)가 형성되면, 제 3 최상부 광감성층(1101)이 제거되는 것을 예시한다. 실시예에서, 제 3 최상부 광감성층(1101)은 예를 들어 애싱 프로세스를 사용하여 제거될 수 있는데, 제 3 최상부 광감성층(1101)의 온도는 제 3 최상부 광감성층(1101)이 열 분해를 겪을 때까지 증가되고, 그 후 제 3 최상부 광감성층(1101)이 쉽게 제거될 수 있다. 그러나, 습식 스트립과 같은 임의의 적절한 프로세스가 이용될 수 있다.
제 3 최상부 광감성층(1101)이 제거되면, 소스/드레인 접촉 개구부(1003) 및 레일 개구부(1103)를 제 2 희생 재료(803)를 관통하여 연장시키기 위해 [1201로 라벨링된 화살표들에 의해 도 12에 나타내어진] 제 2 에칭 프로세스가 이용될 수 있다. 실시예에서, 제 2 에칭 프로세스(1201)는, 예를 들어 제 2 희생 재료(803)(예를 들어, SiN)의 재료에 대해 선택적인 에천트들을 사용하는 반응성 이온 에칭과 같은 건식 에칭일 수 있다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
소스/드레인 접촉 개구부(1003) 및 레일 개구부(1103)가 완전히 연장된 후, 사전 세정(pre-clean)이 수행될 수 있다. 실시예에서, 사전 세정 프로세스는, 제 3 최상부 광감성층(1101)이 제거된 후 남겨진 임의의 남아있는 잔여물을 세정하고 제거하기 위해 이용되는 플라즈마 또는 비플라즈마 프로세스일 수 있다.
도 13a는, 금속 게이트 접촉 개구부(901), 소스/드레인 접촉 개구부(1003), 및 레일 개구부(1103)의 충전을 예시한다. 실시예에서, 금속 게이트 접촉 개구부(901), 소스/드레인 접촉 개구부(1003), 및 레일 개구부(1103)는, 비아들 및 레일들을 형성하기 위해, 코발트, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Ni, 이들의 조합들 등과 같은 도전성 재료(1301)로 충전될 수 있다. 도전성 재료(1301)는 퇴적 또는 도금 프로세스를 사용하여 퇴적될 수 있다. 그러나, 임의의 적절한 프로세스 또는 재료가 이용될 수 있다.
도 13a는, 개구부들을 충전 및 과충전하기 위해 도전성 재료(1301)가 퇴적된 후, 도전성 재료(1301) 및 제 1 에칭 저지층(803)이 평탄화될 수 있는 것을 추가적으로 예시한다. 실시예에서, 재료들은, 그라인딩 또는 에칭과 같은 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스를 사용하여 제 1 ILD층(111)과 함께 평탄화될 수 있다. 평탄화는 게이트 접촉부(1303), 소스/드레인 접촉부(1305), 및 레일 접촉부(1307)를 형성한다.
도 13b는 (위에서 설명된) 도 3b의 단면도를 예시한다. 보여지는 바와 같이, 도 13b에서 도전성 재료(1301)의 일부가 남아있는 더미 게이트 전극(117) 및 제 1 ILD층(111)의 남아있는 부분 위에서 연장된다. 그러나, 임의의 적절한 설계가 이용될 수 있다.
위에서 설명된 바와 같이 다양한 재료들간의 에칭 선택비를 증대시킴으로써, 제 1 희생 재료(201)의 최종 높이가, 약 5 nm와 같이 약 3 nm 내지 약 10 nm 사이의 제 1 스페이서들(105) 위로의 제 1 높이(H1) 및 약 22 nm와 같이 약 18 nm 내지 약 30 nm 사이의 전체 제 2 높이(H2)로 감소될 수 있다. 이와 같이, 제 1 희생 재료(201)의 높이를 감소시킴으로써, [게이트 스택(113), 캡핑층(115), 및 제 1 희생 재료(201)를 포함하는] 게이트의 전체 높이가 약 60 nm와 같이 약 50 nm 내지 약 80 nm 사이의 제 3 높이(H3)로 감소될 수 있다. 추가적으로, [게이트 스택(113), 캡핑층(115), 및 제 1 희생 재료(201)를 포함하는] 게이트의 애스펙트비가 약 5와 같이 약 4 내지 약 7 사이로 감소될 수 있다.
게이트 높이 요건을 낮춤으로써, 라인 에칭 및 세정 프로세스의 프론트 엔드(front end)가 증대될 것이다. 예를 들어, 더 적은 에칭이 필요되어, 에칭 잔여물이 감소될 것인 한편, 폴리 라인 붕괴(측방 데미지가 감소되거나 없음) 및 벤딩(bending) 문제들[예를 들어, 휘어짐(bowing)]이 감소될 것이며, 프로세스는 또한 라인 에칭 프로세스 중간에 더 견고한(robust) 에칭 프로세스 윈도우를 제공할 것이다. 그러한 향상들은 더 넓은 에칭 프로세스 조건 제어로 달성될 수 있는 한편, 또한 향상된 수율로 이어진다.
도 14는, 에칭 프로세스 동안 제 1 희생 재료(201)의 선택비를 더 증대시키 위해 헬멧 재료(1401)가 이용되는 다른 실시예를 예시한다. 이 실시예에서, (도 2와 관련하여 위에서 설명된 바와 같이) 제 1 희생 재료(201)가 퇴적되면, 제 1 희생 재료(201)를 제 1 ILD층(111)과 동일 평면을 이루도록 평탄화하는 대신, 제 1 희생 재료(201)는 제 1 ILD층(111), 제 1 스페이서들(105), 및 제 2 스페이서들(107) 각각과 동일 평면을 이루도록 평탄화된다. 이와 같이, 제 1 희생 재료(201)는 제 1 폭(W1) 및 제 1 두께(T1)를 갖는 제 1 부분을 갖도록 형성된다.
제 1 희생 재료(201)가 평탄화되면, 헬멧 재료(1401)가 퇴적된다. 실시예에서, 헬멧 재료(1401)는 주변 재료들의 에칭 선택비를 증대시키는 것을 돕고, 제 1 희생 재료(201), 제 1 스페이서(105), 제 2 스페이서(107), 및 제 2 희생 재료(801) 각각에 대해 약 12보다 큰 에칭 선택비를 가질 수 있다. 특성 실시예들에서, 헬멧 재료(1401)는 실리콘, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 알루미늄 산화물, 알루미늄 질화물, 지르코늄 산화물, 이트륨 실리콘 산화물(yttrium silicon oxide; YSiO), 이트륨 산화물(Y2O3), 이들의 조합들 등과 같은 재료를 포함한다. 그러나, 임의의 적절한 재료가 이용될 수 있다.
다른 실시예에서, 헬멧 재료(1401)의 사용에 의해 제공되는 추가적 보호는, (도 2와 관련하여 위에서 설명된) 제 1 희생 재료(201)용으로 이용되는 재료와 동일한 재료를 사용함으로써 달성될 수 있다. 이 실시예에서, 헬멧 재료(1401)는, 헬멧 재료(1401)의 두께에 의해 제 1 희생 재료(201)의 두께를 증가시키기 위해 이용된다. 그러한 실시예는 도 2에 예시된 구조물을 획득하는 별도의 상이한 방법일 수 있다. 동일한 재료를 이용함으로써, 제 1 스페이서(105) 및 제 2 스페이서(107)는 후속 에칭 프로세스 동안 불량 포토 오버레이(photo overlay)들 및 불량 임계 치수 균일성(critical dimension uniformity; CDU)으로부터 보호될 수 있다.
헬멧 재료(1401)는 플라즈마 강화 원자 층 증착(PEALD), 열 원자 층 증착(열 ALD), 플라즈마 강화 화학적 기상 증착(PECVD)과 같은 퇴적 프로세스를 사용하여 퇴적될 수 있다. 추가적으로, 퇴적 프로세스 동안 프로세스 온도는 약 250 °C 내지 약 400 °C 사이로 유지될 수 있다. 그러나, 임의의 적절한 퇴적 및 프로세스 조건들이 이용될 수 있다.
헬멧 재료(1401)가 퇴적되면, 헬멧 재료(1401)는, 헬멧 재료(1401)가 게이트 스택(113), 제 1 스페이서들(105), 및 제 2 스페이서들(107) 위에 위치되는 한편 추가 프로세싱을 위해 게이트 스택들(113)간의 제 1 ILD층(111)을 노출시키도록 패터닝될 수 있다. 실시예에서, 헬멧 재료(1401)는 포토리소그래픽 마스킹 및 에칭 프로세스를 사용하여 패터닝된다. 그러나, 헬멧 재료(1401)를 패터닝하는 임의의 적절한 방법이 이용될 수 있다.
도 15는, 헬멧 재료(1401)가 퇴적되고 패터닝되면, 도 2 내지 도 13과 관련하여 위에서 설명된 나머지 프로세스가 이어질 수 있다는 것을 예시한다. 그러나, 헬멧 재료(1401)의 추가적 존재로, 에칭 프로세스들 동안 더 큰 에칭 선택비가 달성될 수 있다. 그러한 추가적 에칭 선택비는 에칭 프로세스들 동안 데미지를 방지하는 것을 돕는다.
도 16은, 도 14 및 도 15와 관련하여 위에서 설명된 실시예와 유사한 또 다른 실시예를 예시한다. 그러나, 이 실시예에서, 제 1 희생 재료(201)가 (도 14와 관련하여 위에서 설명된 바와 같이) 제 1 ILD층(111), 제 1 스페이서들(105), 및 제 2 스페이서들(107) 각각과 함께 평탄화되는 한편, 헬멧 재료(1401)는 퇴적되지 않았다. 이와 같이, 제 1 희생 재료(201)는 평탄한 측벽들로 형성될 수 있다. 또한, 헬멧 재료(1401)와 관련된 프로세스 단계들을 제거함으로써, 더 단순한 프로세스가 획득될 수 있다.
추가적으로, 다양한 재료들의 선택비를 증대시켜 더 작은 게이트 높이를 달성하기 위해 많은 실시예들이 논의된 반면, 제 1 희생 재료(201), 제 1 스페이서들(105)[또는 제 2 스페이서들(107)], 제 2 희생 재료(801), 및 헬멧 재료(1401)의 재료들간에 매우 다양한 조합들이 달성될 수 있다. 본원에서 설명된 실시예들을 제한하지 않는 아래의 표 1은, 재료들 각각에 대해 이용될 수 있는 다양한 실시예들의 일부를 예시한다.
Figure 112018058665597-pat00001
표 1
실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위에 게이트 스페이서들을 형성하는 단계; 게이트 스페이서들에 인접한 제 1 게이트 스택을 형성하는 단계; 반도체 핀 위에 제 2 게이트 스택을 형성하는 단계; 제 1 게이트 스택 및 제 2 게이트 스택 위에 제 1 희생 재료를 형성하는 단계로서, 제 1 희생 재료는 게이트 스페이서들에 대해 약 12보다 큰 에칭 선택비를 갖는 것인, 제 1 희생 재료를 형성하는 단계; 제 1 게이트 스택과 제 2 게이트 스택 사이 및 제 1 게이트 스택 위의 제 1 희생 재료와 제 2 게이트 스택 위의 제 1 희생 재료 사이의 영역 내에 제 1 도전성 재료 및 제 2 희생 재료를 배치시키는 단계로서, 제 2 희생 재료는 제 1 희생 재료와 상이하고 게이트 스페이서들에 대해 약 12보다 큰 에칭 선택비를 갖는 것인, 제 1 도전성 재료 및 제 2 희생 재료를 배치하는 단계; 제 1 희생 재료를 관통하는 제 1 개구부를 에칭하는 단계; 및 제 2 희생 재료를 관통하는 제 2 개구부를 에칭하는 단계를 포함한다. 실시예에서, 제 1 희생 재료는 제 2 희생 재료에 대해 약 12보다 큰 에칭 선택비를 갖는다. 실시예에서, 방법은 제 1 희생 재료를 게이트 스페이서들과 함께 평탄화하는 단계를 더 포함한다. 실시예에서, 방법은 제 1 희생 재료를 평탄화한 후, 제 1 희생 재료 위에 및 게이트 스페이서들 위에 헬멧 재료를 형성하는 단계를 더 포함한다. 실시예에서, 헬멧 재료는 제 1 희생 재료에 대해 약 12보다 큰 선택비를 갖는다. 실시예에서, 헬멧 재료는 제 1 재료이고, 제 1 희생 재료는 제 1 재료이다. 실시예에서, 제 1 희생 재료를 형성하는 단계는 지르코늄 산화물을 형성한다.
다른 실시예에 따르면, 반도체 디바이스를 제조하는 방법은, 기판 위의 제 1 희생 재료 위에 제 1 포토레지스트를 배치하는 단계; 게이트 스택 위의 캡핑층을 노출시키고 게이트 스페이서의 측벽을 노출시키기 위해 제 1 희생 재료의 제 1 부분을 관통하는 제 1 개구부를 형성하는 단계로서, 게이트 스페이서 및 제 1 희생 재료는 제 1 개구부를 형성하는 동안 약 12보다 큰 에칭 선택비를 갖는 것인, 제 1 개구부를 형성하는 단계; 제 2 희생 재료 위에 제 2 포토레지스트를 배치하는 단계로서, 제 2 희생 재료 및 게이트 스페이서는 약 12보다 큰 에칭 선택비를 갖는 것인, 제 2 포토레지스트를 배치하는 단계; 제 2 희생 재료를 적어도 부분적으로 관통하는 제 2 개구부를 형성하는 단계; 제 2 개구부를 형성하는 단계를 중단한 후, 소스/드레인 접촉부를 노출시키기 위해 제 2 개구부를 제 2 희생 재료를 관통하여 연장시키는 단계; 및 제 1 개구부 및 제 2 개구부를 도전성 재료로 충전하는 단계를 포함한다. 실시예에서, 캡핑층은 게이트 스택과 물리적으로 접촉한다. 실시예에서, 캡핑층은 텅스텐을 포함한다. 실시예에서, 제 2 개구부를 형성하는 단계는, 제 1 희생 재료의 제 2 부분의 표면을 노출시킨다. 실시예에서, 방법은, 소스/드레인 접촉 재료를 퇴적하는 단계; 소스/드레인 접촉 재료를 제 1 영역으로부터 리세싱하는 단계; 및 제 1 영역을 제 2 희생 재료로 충전하는 단계를 더 포함한다. 실시예에서, 제 2 희생 재료와 제 1 희생 재료 사이에 갭 높이가 있다. 실시예에서, 방법은 제 1 포토레지스트를 배치하기 전에, 제 1 희생 재료 위에 헬멧 재료를 형성하는 단계를 더 포함한다.
또 다른 실시예에 따르면, 반도체 디바이스는, 게이트 스택; 게이트 스택 위의 캡핑층; 캡핑층 위의 제 1 희생층; 제 1 희생층을 관통하여 연장되고 캡핑층과 물리적으로 접촉하는 게이트 접촉부; 게이트 스택, 캡핑층, 및 게이트 접촉부 각각에 인접하고, 게이트 스택, 캡핑층, 및 게이트 접촉부 각각과 물리적으로 접촉하는 제 1 스페이서; 제 1 스페이서에 인접한 소스/드레인 접촉부; 소스/드레인 접촉부 위의 제 2 희생층 - 제 2 희생층은 제 1 희생층과 상이함 - ; 및 제 2 희생층을 관통하여 연장되고 소스/드레인 접촉부와 물리적으로 접촉하는 소스/드레인 접촉 플러그를 포함한다. 실시예에서, 제 1 희생층은 제 1 스페이서의 일부 위에서 연장된다. 실시예에서, 제 1 희생층은 제 1 스페이서와 동일 평면을 이룬다. 실시예에서, 제 1 희생층과 제 2 희생층 사이에 갭 높이가 있다. 실시예에서, 반도체 디바이스는 제 1 희생층 및 제 1 스페이서 위의 헬멧 재료를 더 포함한다. 실시예에서, 제 1 스페이서는 게이트 스택에 인접한 제 1 재료 및 게이트 스택으로부터 제 1 재료의 반대측 상에 있는 제 2 재료를 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 핀 위에 게이트 스페이서들을 형성하는 단계;
상기 게이트 스페이서들에 인접한 제 1 게이트 스택을 형성하는 단계;
상기 반도체 핀 위에 제 2 게이트 스택을 형성하는 단계;
상기 제 1 게이트 스택 및 상기 제 2 게이트 스택 위에 제 1 희생 재료를 형성하는 단계로서, 상기 제 1 희생 재료는 상기 게이트 스페이서들에 대해 12보다 큰 에칭 선택비(selectivity)를 갖는 것인, 상기 제 1 희생 재료를 형성하는 단계;
상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이 및 상기 제 1 게이트 스택 위의 상기 제 1 희생 재료와 상기 제 2 게이트 스택 위의 상기 제 1 희생 재료 사이의 영역 내에 제 1 도전성 재료 및 제 2 희생 재료를 배치시키는 단계로서, 상기 제 2 희생 재료는 상기 제 1 희생 재료와 상이하고 게이트 스페이서들에 대해 12보다 큰 에칭 선택비를 갖는 것인, 상기 제 1 도전성 재료 및 상기 제 2 희생 재료를 배치하는 단계;
상기 제 1 희생 재료를 관통하는 제 1 개구부를 에칭하는 단계; 및
상기 제 2 희생 재료를 관통하는 제 2 개구부를 에칭하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제 1 희생 재료는 상기 제 2 희생 재료에 대해 12보다 큰 에칭 선택비를 갖는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 제 1 희생 재료를 상기 게이트 스페이서들과 함께 평탄화하는 단계를 더 포함하는, 방법.
실시예 4. 실시예 3에 있어서, 상기 제 1 희생 재료를 평탄화한 후, 상기 제 1 희생 재료 위에 및 상기 게이트 스페이서들 위에 헬멧(helmet) 재료를 형성하는 단계를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서, 상기 헬멧 재료는 상기 제 1 희생 재료에 대해 12보다 큰 에칭 선택비를 갖는 것인, 방법.
실시예 6. 실시예 4에 있어서, 상기 헬멧 재료는 제 1 재료이고, 상기 제 1 희생 재료는 상기 제 1 재료인 것인, 방법.
실시예 7. 실시예 1에 있어서, 상기 제 1 희생 재료를 형성하는 단계는 지르코늄 산화물을 형성하는 것인, 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
기판 위의 제 1 희생 재료 위에 제 1 포토레지스트를 배치하는 단계;
게이트 스택 위의 캡핑(capping)층을 노출시키고 게이트 스페이서의 측벽을 노출시키기 위해 상기 제 1 희생 재료의 제 1 부분을 관통하는 제 1 개구부를 형성하는 단계로서, 상기 게이트 스페이서 및 상기 제 1 희생 재료는 상기 제 1 개구부를 형성하는 동안 12보다 큰 에칭 선택비를 갖는 것인, 상기 제 1 개구부를 형성하는 단계;
제 2 희생 재료 위에 제 2 포토레지스트를 배치하는 단계로서, 상기 제 2 희생 재료 및 상기 게이트 스페이서는 12보다 큰 에칭 선택비를 갖는 것인, 상기 제 2 포토레지스트를 배치하는 단계;
상기 제 2 희생 재료를 적어도 부분적으로 관통하는 제 2 개구부를 형성하는 단계;
상기 제 2 개구부를 형성하는 단계를 중단한 후, 소스/드레인 접촉부를 노출시키기 위해 상기 제 2 개구부를 상기 제 2 희생 재료를 관통하여 연장시키는 단계; 및
상기 제 1 개구부 및 상기 제 2 개구부를 도전성 재료로 충전하는 단계
를 포함하는, 방법.
실시예 9. 실시예 8에 있어서, 상기 캡핑층은 상기 게이트 스택과 물리적으로 접촉하는 것인, 방법.
실시예 10. 실시예 8에 있어서, 상기 캡핑층은 텅스텐을 포함하는 것인, 방법.
실시예 11. 실시예 8에 있어서, 상기 제 2 개구부를 형성하는 단계는, 상기 제 1 희생 재료의 제 2 부분의 표면을 노출시키는 것인, 방법.
실시예 12. 실시예 8에 있어서,
소스/드레인 접촉 재료를 퇴적하는 단계;
상기 소스/드레인 접촉 재료를 제 1 영역으로부터 리세싱하는 단계; 및
상기 제 1 영역을 상기 제 2 희생 재료로 충전하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 12에 있어서, 상기 제 2 희생 재료와 상기 제 1 희생 재료 사이에 갭 높이가 있는 것인, 방법.
실시예 14. 실시예 8에 있어서, 상기 제 1 포토레지스트를 배치하기 전에, 상기 제 1 희생 재료 위에 헬멧 재료를 형성하는 단계를 더 포함하는, 방법.
실시예 15. 반도체 디바이스에 있어서,
게이트 스택;
상기 게이트 스택 위의 캡핑층;
상기 캡핑층 위의 제 1 희생층;
상기 제 1 희생층을 관통하여 연장되고 상기 캡핑층과 물리적으로 접촉하는 게이트 접촉부;
상기 게이트 스택, 상기 캡핑층, 및 상기 게이트 접촉부 각각에 인접하고, 상기 게이트 스택, 상기 캡핑층, 및 상기 게이트 접촉부 각각과 물리적으로 접촉하는 제 1 스페이서;
상기 제 1 스페이서에 인접한 소스/드레인 접촉부;
상기 소스/드레인 접촉부 위의 제 2 희생층 - 상기 제 2 희생층은 상기 제 1 희생층과 상이함 - ; 및
상기 제 2 희생층을 관통하여 연장되고 상기 소스/드레인 접촉부와 물리적으로 접촉하는 소스/드레인 접촉 플러그
를 포함하는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서, 상기 제 1 희생층은 상기 제 1 스페이서의 일부 위에서 연장되는 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서, 상기 제 1 희생층은 상기 제 1 스페이서와 동일 평면을 이루는 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서, 상기 제 1 희생층과 상기 제 2 희생층 사이에 갭 높이가 있는 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서, 상기 제 1 희생층 및 상기 제 1 스페이서 위의 헬멧 재료를 더 포함하는, 반도체 디바이스.
실시예 20. 실시예 15에 있어서, 상기 제 1 스페이서는 상기 게이트 스택에 인접한 제 1 재료 및 상기 게이트 스택으로부터 상기 제 1 재료의 반대측 상에 있는 제 2 재료를 포함하는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 핀 위에 게이트 스페이서들을 형성하는 단계;
    상기 게이트 스페이서들에 인접한 제 1 게이트 스택을 형성하는 단계;
    상기 반도체 핀 위에 제 2 게이트 스택을 형성하는 단계;
    상기 제 1 게이트 스택 및 상기 제 2 게이트 스택 위에 제 1 희생 재료를 형성하는 단계로서, 상기 제 1 희생 재료는 상기 게이트 스페이서들에 대해 12보다 큰 에칭 선택비(selectivity)를 갖는 것인, 상기 제 1 희생 재료를 형성하는 단계;
    상기 제 1 희생 재료를 상기 게이트 스페이서들과 함께 평탄화하는 단계;
    상기 제 1 희생 재료를 평탄화한 후, 상기 제 1 희생 재료 위에 및 상기 게이트 스페이서들 위에 헬멧(helmet) 재료를 형성하는 단계;
    상기 제 1 게이트 스택과 상기 제 2 게이트 스택 사이 및 상기 제 1 게이트 스택 위의 상기 제 1 희생 재료와 상기 제 2 게이트 스택 위의 상기 제 1 희생 재료 사이의 영역 내에 제 1 도전성 재료 및 제 2 희생 재료를 배치시키는 단계로서, 상기 제 2 희생 재료는 상기 제 1 희생 재료와 상이하고 게이트 스페이서들에 대해 12보다 큰 에칭 선택비를 갖는 것인, 상기 제 1 도전성 재료 및 상기 제 2 희생 재료를 배치하는 단계;
    상기 제 1 희생 재료를 관통하는 제 1 개구부를 에칭하는 단계; 및
    상기 제 2 희생 재료를 관통하는 제 2 개구부를 에칭하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 제 1 희생 재료는 상기 제 2 희생 재료에 대해 12보다 큰 에칭 선택비를 갖는 것인, 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서, 상기 헬멧 재료는 상기 제 1 희생 재료에 대해 12보다 큰 에칭 선택비를 갖는 것인, 방법.
  6. 제 1 항에 있어서, 상기 헬멧 재료는 제 1 재료이고, 상기 제 1 희생 재료는 상기 제 1 재료인 것인, 방법.
  7. 제 1 항에 있어서, 상기 제 1 희생 재료를 형성하는 단계는 지르코늄 산화물을 형성하는 것인, 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 위의 제 1 희생 재료 위에 헬멧(helmet) 재료를 형성하는 단계;
    상기 헬멧 재료 위에 제 1 포토레지스트를 배치하는 단계;
    게이트 스택 위의 캡핑(capping)층을 노출시키고 게이트 스페이서의 측벽을 노출시키기 위해 상기 제 1 희생 재료의 제 1 부분을 관통하는 제 1 개구부를 형성하는 단계로서, 상기 게이트 스페이서 및 상기 제 1 희생 재료는 상기 제 1 개구부를 형성하는 동안 12보다 큰 에칭 선택비를 갖는 것인, 상기 제 1 개구부를 형성하는 단계;
    제 2 희생 재료 위에 제 2 포토레지스트를 배치하는 단계로서, 상기 제 2 희생 재료 및 상기 게이트 스페이서는 12보다 큰 에칭 선택비를 갖는 것인, 상기 제 2 포토레지스트를 배치하는 단계;
    상기 제 2 희생 재료를 적어도 부분적으로 관통하는 제 2 개구부를 형성하는 단계;
    상기 제 2 개구부를 형성하는 단계를 중단한 후, 소스/드레인 접촉부를 노출시키기 위해 상기 제 2 개구부를 상기 제 2 희생 재료를 관통하여 연장시키는 단계; 및
    상기 제 1 개구부 및 상기 제 2 개구부를 도전성 재료로 충전하는 단계
    를 포함하는, 방법.
  9. 제 8 항에 있어서,
    소스/드레인 접촉 재료를 퇴적하는 단계;
    상기 소스/드레인 접촉 재료를 제 1 영역으로부터 리세싱하는 단계; 및
    상기 제 1 영역을 상기 제 2 희생 재료로 충전하는 단계
    를 더 포함하는, 방법.
  10. 반도체 디바이스에 있어서,
    게이트 스택;
    상기 게이트 스택 위의 캡핑층;
    상기 캡핑층 위의 제 1 희생층;
    상기 제 1 희생층을 관통하여 연장되고 상기 캡핑층과 물리적으로 접촉하는 게이트 접촉부;
    상기 게이트 스택, 상기 캡핑층, 및 상기 게이트 접촉부 각각에 인접하고, 상기 게이트 스택, 상기 캡핑층, 및 상기 게이트 접촉부 각각과 물리적으로 접촉하는 제 1 스페이서;
    상기 제 1 스페이서에 인접한 소스/드레인 접촉부;
    상기 소스/드레인 접촉부 위의 제 2 희생층 - 상기 제 2 희생층은 상기 제 1 희생층과 상이함 - ;
    상기 제 2 희생층을 관통하여 연장되고 상기 소스/드레인 접촉부와 물리적으로 접촉하는 소스/드레인 접촉 플러그; 및
    상기 제 1 희생 재료 및 상기 제1 스페이서 위의 헬멧(helmet) 재료
    를 포함하는, 반도체 디바이스.
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