KR101976916B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스(예를 들어, 핀 전계 효과 트랜지스터)를 제조하기 위한 대표적인 방법은 제 1 횡측 폭을 갖는 게이트 구조물을 형성하는 단계, 및 게이트 구조물 위에 제 1 비아 개구부를 형성하는 단계를 포함한다. 제 1 비아 개구부는 게이트 구조물의 최상위 표면을 노출시키는 최하위 부분을 갖는다. 제 1 비아 개구부의 최하위 부분은 제 2 횡측 폭을 갖는다. 제 1 횡측 폭에 대한 제 2 횡측 폭의 비율은 약 1.1보다 작다. 소스/드레인(S/D) 영역은 게이트 구조물에 횡측으로 인접하여 배치된다. 접촉부 피처는 S/D 영역 위에 배치된다. 제 2 비아 개구부는 접촉부 피처의 최상위 부분으로 연장되고 접촉부 피처의 최상위 부분을 노출시킨다. 제 2 비아 개구부의 최하위 부분은 게이트 구조물의 최상위 부분 위에 배치된다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 반도체 디바이스 및 방법에 관한 것이다.
본 출원은 “게이트 접촉부 구조물 및 그 형성 방법(Gate Contact Structure and Method of Forming Same)”이라는 명칭으로 2016년 8월 3일에 출원된 미국 가출원 제 62/370,581 호, 및 “반도체 디바이스 및 방법”이라는 명칭으로 2016년 10월 7일에 출원된 미국 가출원 제 62/405,743 호에 우선권 및 이익을 주장하며, 이들 가출원들은 그 전체가 참조로서 본원에 포함된다.
반도체 디바이스들은, 예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 사용된다. 반도체 디바이스들은 일반적으로 반도체 기판 위에 절연 층들 또는 유전체 층들, 도전 층들, 및 반도체 재료 층들을 순차적으로 퇴적시키고, 리소그래피를 사용하여 다양한 재료 층들을 패터닝하여 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은, 지속적인 최소 피처 사이즈 감소에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 보다많은 컴포넌트들이 주어진 영역 내에 집적되는 것을 가능하게 한다. 그러나, 최소 피처 사이즈가 감소됨에 따라, 처리되어야 할 추가적인 문제들이 발생한다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇 실시예들에 따른 finFET(fin field-effect transistor) 디바이스를 형성하는 프로세스에서의 단계들을 예시한다.
도 2는 몇몇 실시예들에 따른 소스/드레인 영역들의 형성을 예시한다.
도 3은 몇몇 실시예들에 따른 도 2의 단면을 예시한다.
도 4는 몇몇 실시예들에 따른 개구부의 형성을 예시한다.
도 5는 몇몇 실시예들에 따른 게이트 전극에 대한 제 1 접촉부의 형성을 예시한다.
도 6a 내지 도 6d는 몇몇 실시예들에 따른 게이트 전극의 상이한 형상들을 예시한다.
도 7a 내지 도 7d는 몇몇 실시예들에 따른 심(seam)의 형성을 예시한다.
도 8a 내지 도 8d는 몇몇 실시예들에 따른 게이트 전극의 형상의 추가적인 실시예들을 예시한다.
도 9a 내지 도 9d는 몇몇 실시예들에 따른 심의 형성을 예시한다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적이도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어들은, 도면들에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향들로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
이제 도 1을 참조하면, 여기서는 finFET 디바이스와 같은 반도체 디바이스(100)의 사시도가 예시된다. 실시예에서, 반도체 디바이스(100)는 트렌치들(103)이 내부에 형성되어 있는 기판(101)을 포함한다. 기판(101)은 실리콘 기판일 수 있지만, 반도체 온 절연체(semiconductor-on-insulator; SOI), 스트레이닝된(strained) SOI, 및 실리콘 게르마늄 온 절연체(silicon germanium on insulator)와 같은 다른 기판들이 사용될 수 있다. 기판(101)은 p형(p-type) 반도체일 수 있지만, 다른 실시예들에서 n형(n-type) 반도체일 수 있다.
제 1 트렌치들(103)은 제 1 격리 영역들(105)의 최종적인(eventual) 형성에 있어서의 초기 단계로서 형성될 수 있다. 제 1 트렌치들(103)은 적절한 에칭 프로세스에 따라 마스킹 층(도 1에 별도로 예시되지는 않음)을 사용하여 형성될 수 있다. 예를 들어, 산화물들, 산화질화물들, 실리콘 카바이드, 이들의 조합들 등과 같은 다른 재료들, 및 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 또는 심지어 실리콘 산화물 형성에 이은 질화(nitridation)와 같은 다른 프로세스들이 이용될 수 있지만, 마스킹 층은 화학적 기상 증착(CVD)과 같은 프로세스를 통해 형성되는 실리콘 질화물을 포함하는 하드마스크일 수 있다. 마스킹 층이 형성되면, 이 마스킹 층은 적절한 포토리소그래픽 프로세스를 통해 패터닝되어, 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 해당 부분들을 노출시킬 수 있다.
그러나, 당업자가 인식할 바와 같이, 마스킹 층을 형성하기 위한 위에서 설명된 프로세스들 및 재료들은, 기판(101)의 부분들을 보호하면서 제 1 트렌치들(103)의 형성을 위해 기판(101)의 다른 부분들을 노출시키는데 사용될 수 있는 유일한 방법은 아니다. 제 1 트렌치들(103)을 형성하기 위해 제거될 기판(101)의 부분들을 노출시키기 위해, 패터닝되고 현상된(developed) 포토레지스트와 같은 임의의 적절한 프로세스가 이용될 수 있다. 모든 그러한 방법들은 본 실시예들의 범위 내에 완전히 포함되도록 의도된다.
마스킹 층이 형성되고 패터닝되면, 제 1 트렌치들(103)이 기판(101) 내에 형성된다. 노출된 기판(101)은, 임의의 적절한 프로세스가 사용될 수 있지만, 기판(101) 내에 제 1 트렌치들(103)을 형성하기 위한 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적절한 프로세스를 통해 제거될 수 있다. 실시예에서, 제 1 트렌치들(103)은 기판(101)의 표면으로부터 약 2,500 Å와 같이, 약 5,000 Å보다 작은 제 1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자가 인식할 바와 같이, 제 1 트렌치들(103)을 형성하기 위한 위에서 설명된 프로세스는 단지 하나의 가능한 프로세스일 뿐이며, 유일한 실시예일 것을 의미하는 것은 아니다. 그 보다는, 제 1 트렌치들(103)이 형성될 수 있는 임의의 적절한 프로세스가 이용될 수 있고, 임의의 수의 마스킹 및 제거 단계들을 포함하는 임의의 적절한 프로세스가 사용될 수 있다.
제 1 트렌치들(103)을 형성하는 것에 추가하여, 마스킹 및 에칭 프로세스는, 제거되지 않은 채 남아있는 기판(101)의 해당 부분들로부터 핀들(107)을 추가적으로 형성한다. 편의를 위해, 핀들(107)이 점선에 의해 기판(101)으로부터 분리된 것으로서 도면들에 예시되었지만, 물리적 분리 표시가 존재하거나 존재하지 않을 수 있다. 이들 핀들(107)은, 아래에서 논의될 바와 같이, 다중 게이트(multiple-gate) FinFET 트랜지스터들의 채널 영역을 형성하기 위해 사용될 수 있다. 도 1은 기판(101)으로부터 형성되는 3개의 핀들(107)만을 예시하는 반면, 임의의 수의 핀들(107)이 이용될 수 있다.
핀들(107)은, 약 30 nm와 같이, 약 5 nm 내지 약 80 nm 사이의 기판(101)의 표면에서의 폭을 갖도록 형성될 수 있다. 추가적으로, 핀들(107)은 약 50 nm와 같이, 약 10 nm 내지 약 100 nm 사이의 거리만큼 서로 이격될 수 있다. 그러한 방식으로 핀들(107)을 이격시킴으로써, 핀들(107)은 분리된 채널 영역을 각각 형성하면서, 여전히 공통 게이트를 공유할만큼 충분히 근접해 있을 수 있다(아래에서 더욱 논의됨).
제 1 트렌치들(103) 및 핀들(107)이 형성되면, 제 1 트렌치들(103)은 유전체 재료로 충전될 수 있고, 유전체 재료가 제 1 트렌치들(103) 내에서 리세싱되어 제 1 격리 영역들(105)을 형성할 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는, 제 1 트렌치들(103)의 선택적 세정 및 라이닝 후에, 본 기술분야에 알려진 바와 같은 화학적 기상 증착(CVD) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 다른 적절한 형성 방법을 사용하여 형성될 수 있다.
제 1 트렌치들(103)은 유전체 재료로 제 1 트렌치들(103) 및 기판(101)을 과충전(overfilling)함으로써 충전될 수 있고, 이어서 화학적 기계적 폴리싱(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적절한 프로세스를 통해 제 1 트렌치들(103) 및 핀들(107)의 외부에 있는 과잉 재료를 제거한다. 실시예에서, 제거 프로세스는 핀들(107) 위에 위치되는 임의의 유전체 재료를 또한 제거하여, 이 유전체 재료의 제거가 추가적인 프로세싱 단계들을 위해 핀들(107)의 표면을 노출시킬 것이다.
제 1 트렌치들(103)이 유전체 재료로 충전되면, 이어서 이 유전체 재료는 핀들(107)의 표면으로부터 리세싱될 수 있다. 리세싱이 수행되어 핀들(107)의 최상면에 인접해 있는 핀들(107)의 측벽들의 적어도 일부를 노출시킬 수 있다. 유전체 재료는, H2와 같은 다른 에천트들, 반응성 이온 에칭, NH3/NF3와 같은 에천트들로의 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있지만, 습식 에칭을 사용하여 HF와 같은 에천트 내로 핀들(107)의 최상면을 딥핑(dipping)함으로써 리세싱될 수 있다. 유전체 재료는 약 400 Å과 같이, 약 50 Å 내지 약 500 Å 사이의 핀들(107)의 표면으로부터의 거리로 리세싱될 수 있다. 추가적으로, 리세싱은 또한 핀들(107) 위에 위치되는 임의의 남아있는 유전체 재료를 제거하여, 추가적인 프로세싱을 위해 핀들(107)이 노출되는 것을 보장할 수 있다.
그러나, 당업자가 인식할 바와 같이, 위에서 설명된 단계들은 유전체 재료를 충전하고 리세싱하는데 사용되는 전체 프로세스 흐름의 일부일뿐일 수 있다. 예를 들어, 제 1 트렌치들(103)을 형성하고 유전체 재료로 충전하기 위해, 또한 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합들 등이 이용될 수 있다. 가능한 프로세스 단계들 모두가 본 실시예의 범위 내에 완전히 포함되도록 의도된다.
제 1 격리 영역들(105)이 형성된 후, 더미 게이트 유전체(109), 더미 게이트 유전체 위의 더미 게이트 전극(111), 및 제 1 스페이서들(113)이 핀들(107) 각각 위에 형성될 수 있다. 실시예에서, 더미 게이트 유전체(109)는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 기술분야에 알려지고 사용되는 임의의 다른 방법들에 의해 형성될 수 있다. 게이트 유전체 형성의 기술에 따라, 핀들(107)의 최상단 상의 더미 게이트 유전체(109) 두께는 핀들(107)의 측벽 상의 게이트 유전체 두께와 상이할 수 있다.
더미 게이트 유전체(109)는 약 10 옹스트롬과 같이, 약 3 옹스트롬 내지 약 100 옹스트롬의 범위의 두께를 갖는 실리콘 이산화물 또는 실리콘 산화질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 약 10 옹스트롬 또는 그 이하와 같이, 약 0.5 옹스트롬 내지 약 100 옹스트롬의 균등한 산화물 두께를 갖는, 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산화질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합들과 같은 고 유전율(high permittivity)(high-k) 재료로 형성될 수 있다. 추가적으로, 더미 게이트 유전체(109)를 위해 실리콘 이산화물, 실리콘 산화질화물, 및/또는 하이 k(high-k) 재료들의 임의의 조합이 또한 사용될 수 있다.
더미 게이트 전극(111)은 도전성 재료를 포함할 수 있고, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학적 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 퇴적시키기 위해 본 기술분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위 내에 있을 수 있다. 더미 게이트 전극(111)의 최상면은 비평면인 최상면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이 시점에서 더미 게이트 전극(111) 내에 이온들이 도입될 수 있거나 도입되지 않을 수 있다. 이온들은, 예를 들어 이온 주입 기술들에 의해 도입될 수 있다.
더미 게이트 유전체(109) 및 더미 게이트 전극(111)이 형성되면, 더미 게이트 유전체(109) 및 더미 게이트 전극(111)이 패터닝되어 핀들(107) 위에 일련의 스택(stack)들(115)을 형성할 수 있다. 스택들(115)은 더미 게이트 유전체(109) 아래에 있는 핀들(107)의 각각의 측부 상에 위치되는 다수의 채널 영역들을 규정한다. 스택들(115)은, 예를 들어 본 기술분야에 알려진 퇴적 및 포토리소그래피 기술들을 사용하여, 더미 게이트 전극(111) 상에 게이트 마스크(도 1에 별도로 예시되지는 않음)를 퇴적시키고 패터닝함으로써 형성될 수 있다. 게이트 마스크는 통상적으로 사용되는 마스킹 및 실리콘 산화물, 실리콘 산화질화물, SiCON, SiC, SiOC, 및/또는 실리콘 질화물과 같은(그러나 이들에 제한되지 않는) 희생 재료들을 포함할 수 있고, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 패터닝된 스택들(115)을 형성하기 위해 건식 에칭 프로세스를 사용하여 에칭될 수 있다.
스택들(115)이 패터닝되면, 제 1 스페이서들(113)이 형성될 수 있다. 제 1 스페이서들(113)은 스택들(115)의 대향 측부들 상에 형성될 수 있다. 제 1 스페이서들(113)은 일반적으로, 이전에 형성된 구조물 상에 스페이서 층(도 1에 별도로 예시되지는 않음)을 블랭킷(blanket) 퇴적시킴으로써 형성된다. 스페이서 층은 SiN, 산화질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있으며, 화학적 기상 증착(CVD), 플라즈마 인핸스드(enhanced) CVD, 스퍼터, 및 본 기술분야에 알려진 다른 방법들과 같은 그러한 층을 형성하기 위해 이용되는 방법들에 의해 형성될 수 있다. 스페이서 층은 제 1 격리 영역들(105) 내의 유전체 재료와는 상이한 에칭 특성들을 갖는 상이한 재료 또는 제 1 격리 영역들(105) 내의 유전체 재료와 동일한 재료를 포함할 수 있다. 제 1 스페이서들(113)은 이어서, 가령 구조물의 수평 표면들로부터 스페이서 층을 제거하여 제 1 스페이서들(113)을 형성하기 위한 하나 이상의 에칭들에 의해 패터닝될 수 있다.
실시예에서, 제 1 스페이서들(113)은 약 5 Å 내지 약 500 Å 사이의 제 1 두께(T1)를 갖도록 형성될 수 있다. 추가적으로, 제 1 스페이서들(113)이 형성되면, 하나의 스택(115)에 인접해 있는 제 1 스페이서(113)는 다른 스택(115)에 인접해 있는 제 1 스페이서(113)로부터 약 20 nm과 같이, 약 10 nm 내지 약 1000 nm 사이의 제 1 거리(D1)만큼 이격될 수 있다. 그러나, 임의의 적절한 두께들 및 거리들이 이용될 수 있다.
도 2 및 도 3은 스택들(115) 및 제 1 스페이서들(113)에 의해 보호되지 않는 해당 영역들로부터의 핀들(107)의 제거, 및 소스/드레인 영역들(201)의 재성장을 예시한다[도 3은 라인(B-B’)을 따른 도 2의 단면도를 예시함]. 스택들(115) 및 제 1 스페이서들(113)에 의해 보호되지 않는 해당 영역들로부터의 핀들(107)의 제거는, 스택들(115) 및 제 1 스페이서들(113)을 하드마스크들로서 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 프로세스에 의해 수행될 수 있다. 핀들(107)이 (예시된 바와 같이) 제 1 격리 영역들(105)의 표면과 동일 평면을 이루거나 또는 제 1 격리 영역들(105)의 표면 아래에 있을 때까지 제거가 지속될 수 있다.
핀들(107)의 이들 부분들이 제거되면, 하드마스크(별도로 예시되지는 않음)가 위치되고 패터닝되어 더미 게이트 전극(111)을 커버해서 성장을 방지하고, 소스/드레인 영역들(201)이 핀들(107) 각각과 접촉하여 재성장될 수 있다. 실시예에서, 소스/드레인 영역들(201)이 재성장될 수 있고, 몇몇 실시예들에서 소스/드레인 영역들(201)이 재성장되어 스택들(115) 아래에 위치되는 핀들(107)의 채널 영역들에 응력을 부여할 스트레서(stressor)를 형성할 수 있다. 실시예에서, 핀들(107)은 실리콘을 포함하고 FinFET은 p형 디바이스이며, 소스/드레인 영역들(201)은 실리콘과 같은 재료 또는 채널 영역들과는 상이한 격자 상수를 갖는 실리콘 게르마늄과 같은 재료로의 선택적인 에피택셜 프로세스를 통해 재성장될 수 있다. 에피택셜 성장 프로세스는 실란(silane), 디클로로실란(dichlorosilane), 게르만(germane) 등과 같은 프리커서들을 사용할 수 있고, 약 30 분과 같이, 약 5 분 내지 약 120 분 사이 동안 지속할 수 있다.
실시예에서, 소스/드레인 영역들(201)은 약 50 nm와 같이, 약 20 nm 내지 약 100 nm 사이의, 제 1 격리 영역들(105) 위의 제 1 높이(H1)를 갖도록 형성될 수 있다. 이 실시예에서, 소스/드레인 영역들(201)은 약 100 nm와 같이, 약 5 nm 내지 약 250 nm 사이의, 제 1 격리 영역들(105)의 상단면 위의 높이를 갖도록 형성될 수 있다. 그러나, 임의의 적절한 높이가 이용될 수 있다.
소스/드레인 영역들(201)이 형성되면, 핀들(107) 내에 적절한 도펀트들을 주입하여 도펀트들을 보충함으로써 소스/드레인 영역들(201) 내에 도펀트들이 주입될 수 있다. 예를 들어, PMOS 디바이스를 형성하기 위해 붕소, 갈륨, 인듐 등과 같은 p형 도펀트들이 주입될 수 있다. 대안적으로, NMOS 디바이스를 형성하기 위해 인, 비소, 안티몬 등과 같은 n형 도펀트들이 주입될 수 있다. 이들 도펀트들은 스택들(115) 및 제 1 스페이서들(113)을 마스크들로서 사용하여 주입될 수 있다. 도펀트들을 주입하기 위해 많은 다른 프로세스들, 단계들 등이 사용될 수 있다는 점을 당업자가 자각할 것이라는 점에 유념해야 한다. 예를 들어, 당업자는 특정 목적을 위해 적절한 특정 형상 또는 특성을 갖는 소스/드레인 영역들을 형성하기 위해 스페이서들 및 라이너들의 다양한 조합들을 사용하여 복수의 주입들이 수행될 수 있다는 점을 자각할 것이다. 이들 프로세스들 중 임의의 프로세스가 도펀트들을 주입하기 위해 사용될 수 있고, 위의 설명은 본 발명을 위에 제시된 단계들에 제한하는 것을 의미하는 것은 아니다.
추가적으로 이 시점에서, 소스/드레인 영역들(201)의 형성 동안 더미 게이트 전극(111)을 커버했던 하드마스크가 제거된다. 실시예에서, 하드마스크는, 예를 들어 하드마스크의 재료에 따라 선택적인 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
도 2는 또한, 스택들(115) 및 소스/드레인 영역들(201) 위의 층간 유전체(inter-layer dielectric; ILD) 층(203)(그 아래에 있는 구조물들을 보다 명확하게 예시하기 위해 도 2에서 점선들로 예시됨)의 형성을 예시한다. ILD 층(203)은 붕소 인 실리케이트 글래스(boron phosphorous silicate glass; BPSG)와 같은 재료를 포함할 수 있지만, 임의의 적절한 유전체들이 사용될 수 있다. ILD 층(203)은 LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있지만, PECVD와 같은 프로세스를 사용하여 형성될 수 있다. ILD 층(203)은 약 100 Å 내지 약 3,000 Å 사이의 두께로 형성될 수 있다. ILD 층(203)이 형성되면, 이 ILD 층(203)은, 임의의 적절한 프로세스가 이용될 수 있지만, 예를 들어 화학적 기계적 폴리싱 프로세스와 같은 평탄화 프로세스를 사용하여 스페이서들(113)과 함께 평탄화될 수 있다.
ILD 층(203)의 형성 후, 더미 게이트 전극(111)의 재료 및 더미 게이트 유전체(109)가 제거되고 대체되어 게이트 스택(205)을 형성할 수 있다. 실시예에서, 더미 게이트 전극(111)은, 예를 들어 더미 게이트 전극(111)의 재료에 따라 선택적인 에천트들을 이용하는 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 프로세스가 이용될 수 있다.
더미 게이트 전극(111)이 제거되면, 이후에 남아있는 개구부들은 재충전되어 게이트 스택(205)을 형성할 수 있다. 특정 실시예에서, 게이트 스택(205)은 제 1 유전체 재료(211), 제 1 금속 재료(213), 제 2 금속 재료(215), 및 제 3 금속 재료(217)를 포함한다. 실시예에서, 제 1 유전체 재료(211)는, 원자 층 증착(atomic layer deposition), 화학적 기상 증착 등과 같은 프로세스를 통해 퇴적되는 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합들 등과 같은 하이 k 재료이다. 제 1 유전체 재료(211)는, 임의의 적절한 재료 및 두께가 이용될 수 있지만, 약 5 Å 내지 약 100 Å 사이의 제 1 두께로 퇴적될 수 있다.
제 1 금속 재료(213)는 제 1 유전체 재료(211)에 인접하여 형성될 수 있고, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 제 1 금속 재료(213)는, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
제 2 금속 재료(215)는 제 1 금속 재료(213)에 인접하여 형성될 수 있고, 특정 실시예에서 제 1 금속 재료(213)와 유사할 수 있다. 예를 들어, 제 2 금속 재료(215)는 Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산화질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 금속성 재료로 형성될 수 있다. 추가적으로, 제 2 금속 재료(215)는, 임의의 적절한 퇴적 프로세스 또는 두께가 사용될 수 있지만, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여, 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적될 수 있다.
제 3 금속 재료(217)는 더미 게이트 전극(111)의 제거 이후에 남아있는 개구부의 나머지를 충전한다. 실시예에서, 제 3 금속 재료(217)는 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등과 같은 금속성 재료이고, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 퇴적되어, 더미 게이트 전극(111)의 제거 이후에 남아있는 개구부를 충전하고/하거나 과충전할 수 있다. 특정 실시예에서, 제 2 금속 재료(217)는, 임의의 적절한 재료, 퇴적 프로세스, 및 두께가 이용될 수 있지만, 약 5 Å 내지 약 500 Å 사이의 두께로 퇴적될 수 있다.
더미 게이트 전극(111)의 제거 이후에 남아있는 개구부가 충전되면, 더미 게이트 전극(111)의 제거 이후에 남아있는 개구부의 외부에 있는 임의의 재료를 제거하기 위해 재료들이 평탄화될 수 있다. 특정 실시예에서, 화학적 기계적 폴리싱과 같은 평탄화 프로세스를 사용하여 제거가 수행될 수 있다. 그러나, 임의의 적절한 평탄화 및 제거 프로세스가 이용될 수 있다.
추가적으로, 게이트 스택(205)(그리고, 그에 따른 반도체 디바이스의 게이트 폭)이 형성된 후, 게이트 스택(205)은 약 10 nm 내지 약 200 nm 사이의 제 1 폭(W1)을 가질 수 있다. 그러나, 임의의 적절한 폭이 이용될 수 있다.
게이트 스택(205)의 재료들이 형성되고 평탄화된 후, 게이트 스택(205)의 재료들이 리세싱되고 캡핑(capping) 층(221)으로 캡핑될 수 있다. 실시예에서, 게이트 스택(205)의 재료들은, 예를 들어 게이트 스택(205)의 재료들에 따라 선택적인 에천트들을 이용하는 습식 또는 건식 프로세스를 사용하여 리세싱될 수 있다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
게이트 스택(205)의 재료들이 리세싱되면, 캡핑 층(221)이 퇴적되고 스페이서들(113)과 함께 평탄화될 수 있다. 실시예에서, 캡핑 층(221)은 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 프로세스를 사용하여 퇴적되는 SiN, SiON, SiCON, SiC, SiOC, 이들의 조합들 등과 같은 재료이다. 캡핑 층(221)은 약 5 Å 내지 약 200 Å 사이의 두께로 퇴적되고, 이어서 화학적 기계적 폴리싱과 같은 평탄화 프로세스를 사용하여 평탄화되어 캡핑 층(221)이 스페이서들(113)과 동일 평면을 이룰 수 있다.
도 2 및 도 3은 게이트 스택(205) 위의, 제 1 에칭 저지 층(223)의 형성을 추가적으로 예시한다. 일 실시예에서, 제 1 에칭 저지 층(223)은, 플라즈마 강화 화학적 기상 증착(PECVD)을 사용하여 실리콘 질화물로 형성될 수 있지만, SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, 다른 유전체들, 이들의 조합들 등과 같은 다른 재료들, 및 저압 CVD(low pressure CVD; LPCVD), PVD 등과 같은 제 1 에칭 저지 층(223)을 형성하는 대안적인 기술들이 대안적으로 사용될 수 있다. 제 1 에칭 저지 층(223)은 약 5 Å 내지 약 500 Å 사이의 두께를 가질 수 있다.
도 4는 게이트 스택들(205) 위의 제 1 유전체 층(401), 및 제 1 유전체 층(401)을 관통하여 게이트 스택(205)을 노출시키는 제 1 개구부(403)의 형성을 예시한다. 일 실시예에서, 제 1 개구부(403)는 제 1 유전체 층(401) 및 제 1 에칭 저지 층(223)을 관통하여 그 아래에 있는 게이트 스택(205)을 노출시키도록 형성될 수 있다. 실시예에서, 제 1 개구부(403)는 초기에 제 1 에칭 저지 층(223) 위에 제 1 포토레지스트(별도로 예시되지는 않음)를 위치시키고 패터닝함으로써 형성될 수 있다. 실시예에서, 제 1 포토레지스트는, 바닥부 반사 방지 코팅(bottom anti-reflective coating; BARC) 층, 중간부 마스크 층, 및 최상단부 포토레지스트 층을 갖는 3층(tri-layer) 포토레지스트이다. 그러나, 임의의 적절한 유형의 감광성 재료 또는 재료들의 조합이 이용될 수 있다.
제 1 포토레지스트가 위치되면, 이 제 1 포토레지스트가 패터닝된다. 실시예에서, 제 1 포토레지스트는, 예를 들어 레티클을 통해, 패터닝된 에너지 소스(예를 들어, 광)에 제 1 포토레지스트 내의 감광성 재료(예를 들어, 3층 포토레지스트 내의 최상단 포토레지스트 층)를 노광시킴으로써 패터닝될 수 있다. 에너지의 영향은, 패터닝된 에너지 소스에 의해 영향받은 감광성 재료의 해당 부분들에서 화학적 반응을 야기할 것이므로, 포토레지스트의 노광된 부분들의 물리적 특성들을 변형시켜서 제 1 포토레지스트의 노광된 부분들의 물리적 특성들이 제 1 포토레지스트의 노광되지 않은 부분들의 물리적 특성들과는 상이하도록 한다. 제 1 포토레지스트는 이어서, 제 1 포토레지시트의 노광된 부분을 제 1 포토레지스트의 노광되지 않은 부분으로부터 분리시키기 위해, 예를 들어 현생액(developer)으로 현상될 수 있다.
제 1 포토레지스트가 패터닝되면, 마스크로서 제 1 포토레지스트를 사용하여 제 1 개구부(403)가 형성될 수 있다. 실시예에서, 반응성 이온 에칭 프로세스들과 같은 하나 이상의 이방성 에칭 프로세스일 수 있는 [도면 부호 405으로 라벨링된 물결선에 의해 도 4에 나타내어진] 제 1 에칭 프로세스를 사용하여 제 1 개구부(403)가 형성될 수 있다. 그러나, 습식 에칭 프로세스와 같은 임의의 적절한 프로세스 및 임의의 적절한 반응제들이 사용될 수 있다.
제 1 접촉부(501)의 형성을 위한 준비로 제 1 개구부(403)를 형성하기 위해 제 1 에칭 프로세스(405)가 이용될 수 있다. 특정 실시예에서, 제 1 유전체 재료(401), 제 1 에칭 저지 층(223), 및 캡핑 층(221)의 재료를 제거하여 게이트 스택(205)을 노출시키기 위해, 하나 이상의 에칭을 사용하는 제 1 에칭 프로세스(405)가 이용될 수 있다.
제 1 개구부(403)가 형성되면, 제 1 포토레지스트가 제거될 수 있다. 실시예에서, 제 1 포토레지스트는 예를 들어 애싱(ashing) 프로세스를 사용하여 제거될 수 있는데, 여기서는 제 1 포토레지스트가 쉽게 제거될 수 있는 상태인 열분해를 제 1 포토레지스트가 겪을 때까지, 제 1 포토레지스트의 온도가 증가된다. 그러나, 습식 에칭과 같은 임의의 적절한 제거 프로세스가 또한 이용될 수 있다.
도 5는, 제 1 개구부(403) 내에 있고 게이트 스택(205)과 물리적으로 전기적으로 연결된 제 1 접촉부(501)의 형성을 예시한다. 실시예에서, 제 1 접촉부(501)는 알루미늄, 구리, 이들의 합금들, 이들의 조합들 등과 같은 임의의 적절한 재료일 수 있지만, Ti, W, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, 또는 WN과 같은 도전성 재료일 수 있고, 스퍼터링, 화학적 기상 증착, 전기도금(electroplating), 무전해 도금(electroless plating) 등과 같은 퇴적 프로세스를 사용하여 제 1 개구부(403) 내에 임의의 적절한 재료가 퇴적되어 제 1 에칭 프로세스(405)에 의해 형성된 제 1 개구부(403)를 충전하고/하거나 과충전할 수 있다. 제 1 개구부(403)가 충전되거나 과충전되면, 제 1 에칭 프로세스(405)에 의해 형성된 제 1 개구부(403)의 외부에 있는 임의의 퇴적된 재료는 화학적 기계적 폴리싱(CMP)과 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적절한 재료 및 형성 프로세스가 이용될 수 있다.
일련의 하나 이상의 이방성 에칭을 사용함으로써, 제 1 개구부(403)는 경사진 측벽들을 갖도록 형성될 수 있고, 이는 제 1 개구부(403)가 제 1 유전체 층(401)을 통해 연장됨에 따라 변화하는 폭을 갖도록 하고, 또한 제 1 접촉부(501)가 제 1 에칭 저지 층(223), 및 캡핑 층(221)을 통해 연장됨에 따라 변화하는 폭을 갖도록 할 것이다. 특정 실시예에서, 게이트 스택(205)에 인접해 있는 지점에 있는 제 1 접촉부(501)는 약 3 nm 내지 약 20 nm 사이의 제 2 폭(W2)을 가질 것이다. 추가적으로, 제 1 에칭 저지 층(223)의 바닥부에 인접해 있는 지점에서, 제 1 접촉부(501)는 약 5 nm 내지 약 20 nm 사이의 제 3 폭(W3)을 가질 것이고, 제 1 에칭 저지 층(223)의 상단부에 인접해 있는 지점에서, 제 1 접촉부(501)는 약 10 nm 내지 약 30 nm 사이의 제 4 폭(W4)을 가질 것이다. 최종적으로, 제 1 접촉부(501)의 최상면에서, 제 1 접촉부(501)는 약 15 nm 내지 약 50 nm 사이의 제 5 폭(W5)을 가질 수 있다.
추가적으로, 제 2 폭(W2)은 제 1 폭(W1)보다 작고, 적어도 1.1보다 작은, 가령 약 1.0보다 작은 제 2 폭(W2)과 제 1 폭(W1) 사이의 비율을 갖는다. 제 5 폭(W5)은 또한 제 4 폭(W4)보다 크고, 적어도 1보다 큰 제 5 폭(W5)과 제 4 폭(W4) 사이의 비율을 갖는 한편, 제 4 폭(W4)은 제 3 폭(W3)보다 크고, 1보다 큰 제 4 폭(W4)과 제 3 폭(W3) 사이의 비율을 갖는다. 최종적으로, 가령 1보다 큰 제 3 폭(W3)과 제 2 폭(W2) 사이의 비율을 가짐으로써, 제 3 폭(W)은 제 2 폭(W2)보다 크다.
특정 실시예에서, 제 1 폭(W1)은 제 5 폭(W5)보다 크고, 제 5 폭(W5)은 제 4 폭(W4)보다 크며, 제 4 폭(W4)은 제 3 폭(W3)보다 크고, 제 3 폭(W3)은 제 2 폭(W2)보다 크다. 다른 실시예에서, 제 5 폭(W5)은 제 1 폭(W1)보다 크고, 제 1 폭(W1)은 제 4 폭(W4)보다 크며, 제 4 폭(W4)은 제 3 폭(W3)보다 크고, 제 3 폭(W3)은 제 2 폭(W2)보다 크다. 그러나, 제 2 폭(W2)은 제 1 폭(W1)보다 작다.
본원에 설명된 실시예들을 이용함으로써, 제 1 접촉부(501)의 임계 치수(critical dimension)들이 감소될 수 있으므로, 확대된 프로세스 윈도우를 가능하게 하고 저항은 더 낮게 잘 튜닝될 수 있다. 그러한 향상들은 제조 프로세스에서의 전체적인 향상뿐만 아니라 수율에 대한 이익을 가능하게 한다.
도 6a 내지 도 6d는, 제 1 유전체 재료(211), 제 1 금속 재료(213), 제 2 금속 재료(215), 및 제 3 금속 재료(217)의 높이들이 튜닝되는 추가적인 실시예들을 예시한다. 이들 실시예들 각각에서, 제 1 스페이서들(113)은 약 10 nm 내지 약 150 nm 사이의 제 2 높이(H2)를 갖는다.
도 6a에 예시된 실시예를 제일먼저 보면, 제 3 금속 재료(217)는 제 2 높이(H2)보다 작고 약 5 nm 내지 약 100 nm 사이일 수 있는 제 3 높이(H3)를 갖도록 형성될 수 있다. 추가적으로, 제 2 금속 재료(215)는 약 5 nm 내지 약 80 nm 사이의 제 4 높이(H4)를 가질 것이고, 제 1 금속 재료(213)는 약 5 nm 내지 약 80 nm 사이의 제 5 높이(H5)를 가질 것이다. 최종적으로, 제 1 유전체 재료(211)는 약 5 nm 내지 약 90 nm 사이의 제 6 높이(H6)를 갖는다. 그러나, 임의의 적절한 두께들이 이용될 수 있다.
이 실시예에서, 제 3 높이(H3)는 제 4 높이(H4)보다 크고, 1보다 큰 제 4 높이(H4)에 대한 제 3 높이(H3)의 비율을 갖는다. 추가적으로, 제 2 높이(H2)는 제 3 높이(H3)보다 크고, 1보다 큰 제 3 높이(H3)에 대한 제 2 높이(H2)의 비율을 갖는다. 최종적으로, 원하는 형상에 따라, 제 1 높이(H1)에 대한 제 6 높이(H6)의 비율은 1보다 크거나 작을 수 있다.
그러나, 도 6a에 예시된 실시예에서, (도 1 내지 도 5에 대해 위에서 예시된 바와 같이) 완전 평면인 최상면을 갖는 게이트 스택(205) 대신에, 게이트 스택(205)은 부분적으로만 평면인 최상면을 갖는다. 특히 이 실시예에서, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)가 서로 동일 평면을 이룰 수 있는 반면, 제 3 금속 재료(217)는 평탄한 표면으로부터 약 5 nm와 같이, 약 1 nm 내지 약 20 nm 사이의 제 2 거리(D2)만큼 상향으로 연장될 수 있다. 그러나, 임의의 적절한 거리가 이용될 수 있다.
[제 3 금속 재료(217)가 평면인 최상면 내에 포함되지 않는] 게이트 스택(205)의 부분적으로 평면인 최상면을 획득하기 위해, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)의 최상면들은, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)의 금속들에 대해 선택적인 하나 이상의 에천트로 습식 에칭 프로세스를 사용하여 리세싱될 수 있다. 특정 실시예에서, 습식 에칭은, 게이트 스택(205)의 부분적으로 평면인 최상면을 획득하기 위해 약 10 초의 시간 동안 지속될 수 있다. 그러나, 임의의 적절한 제거 프로세스 및 시간이 이용될 수 있다.
도 6b는 도 6a에서 예시되고 논의된 실시예와 유사한 다른 실시예를 예시하지만, 도 6b에서는, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)가 서로 동일 평면을 이루는 대신에, 제 5 높이(H5)의 제 1 금속 재료(213)가 각각 제 4 높이(H4)의 제 2 금속 재료(215) 및 제 6 높이(H6)의 제 1 유전체 재료(211)로부터 리세싱되어 “W” 형상을 형성한다.
이 실시예에서, 도 6a에 대해 위에서 설명된 습식 에칭과 유사한 습식 에칭이 이용될 수 있다. 그러나, 이 실시예에서 리세싱된 층들을 획득하기 위해, 습식 에칭이 지속되어 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)의 재료들을 도 6a에 예시된 평탄한 표면을 넘어 오버에칭할 수 있다. 예를 들어, 특정 실시예에서, 유사한 습식 에칭이 이용되지만, 재료들을 오버에칭하기 위해 에칭 시간은 10 %만큼 연장된다. 10 초 에칭이 평탄한 형상을 획득하는 실시예에서, “W” 형상을 획득하기 위한 오버에칭은 11 초 동안 수행될 수 있다. 그러나, 임의의 적절한 제거 프로세스 및 시간이 이용될 수 있다.
도 6c는 도 6a에 대해 위에서 예시되고 논의된 실시예와 유사한 다른 실시예를 예시하지만, 도 6c에서는, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)가 서로 동일 평면을 이루는 대신에, 제 2 금속 재료(215)의 제 4 높이(H4)가 제 1 금속 재료(213)의 제 5 높이(H5)보다 작고, 제 1 금속 재료(213)의 제 5 높이(H5)가 제 1 유전체 재료(211)의 제 6 높이(H6)보다 작다.
이 실시예에서, 도 6a에 대해 위에서 설명된 습식 에칭과 유사한 습식 에칭이 이용될 수 있다. 그러나, 이 실시예에서 오목한 형상에 있는 리세싱된 층들을 획득하기 위해, 습식 에칭이 지속되어 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)의 재료들을 도 6a에 예시된 평탄한 표면을 넘어, 도 6b에 예시된 “W” 형상을 넘어 오버에칭할 수 있다. 예를 들어, 특정 실시예에서, 유사한 습식 에칭이 이용되지만, 재료들을 오버에칭하기 위해 에칭 시간은 20 %만큼 연장된다. 10 초 에칭이 평탄한 형상을 획득하는 실시예에서, “W” 형상을 획득하기 위한 오버에칭은 12 초 동안 수행될 수 있다. 그러나, 임의의 적절한 제거 프로세스 및 시간이 이용될 수 있다.
도 6d는 도 6a에 대해 위에서 예시되고 논의된 실시예와 유사한 다른 실시예를 예시하지만, 도 6d에서는, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)가 서로 동일 평면을 이루는 대신에, 제 2 금속 재료(215)의 제 4 높이(H4)가 제 1 금속 재료(213)의 제 5 높이(H5)보다 크고, 제 1 금속 재료(213)의 제 5 높이(H5)가 제 1 유전체 재료(215)의 제 6 높이(H6)보다 크다. 그러나, 임의의 적절한 높이들이 이용될 수 있다.
실시예에서 오목한 형상을 획득하기 위해, 일련의 에칭들이 이용될 수 있다. 특정 실시예에서, 게이트 스택(205)의 평면인 최상면을 획득하기 위해, 도 6a에 대해 위에서 설명된 습식 에칭과 유사한 제 1 에칭 프로세스가 수행될 수 있다. 습식 에칭이 수행되면, 제 1 유전체 재료(211)에 대해 선택적인 에천트들로 제 2 습식 에칭이 수행될 수 있으므로, 제 1 유전체 재료(211)의 재료를 제 2 금속 재료(215) 및 제 1 금속 재료(213)의 재료보다 빠른 속도로 리세싱한다. 그러나, 임의의 적절한 제거 프로세스 또는 일련의 제거 프로세스들이 이용될 수 있다.
도 7a 내지 도 7d는 각각 도 6a 내지 도 6d에서 예시되고 논의된 실시예들과 유사한 실시예들을 예시한다. 그러나, 이들 실시예들에서, 심없는(seamless) 제 3 금속 재료(217)를 갖기 보다는, 제 3 금속 재료(217)는 제 3 금속 재료(217)의 재료 내에 심(701) 또는 보이드(void)를 포함한다. 심(701)은, 짧은 채널 디바이스에 대해 게이트 폭(W1)이 작고 비컨포멀(non-conformal) 퇴적 프로세스가 이용될 때, 제 3 금속 재료(217)에 대한 퇴적 프로세스 동안 형성된다. 심의 형성을 획득하기 위한 특정 실시예에서, 디바이스 상에 화학적 기상 증착 또는 물리적 기상 증착과 같은 비컨포멀 퇴적 프로세스가 이용되고, 제 1 폭(W1)은 15 nm와 동일하거나 이보다 작다.
도 8a 내지 도 8d는, 제 3 금속 재료(217)가 외향으로 연장되지 않지만, 그 보다는 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)와 동평면을 이루거나 이들로부터 리세싱되는 추가적인 실시예들을 예시한다. 도 8a에 예시된 실시예에서, 제 3 금속 재료(217)의 최상면은 제 2 금속 재료(215)의 최상면보다 핀(107)에 더 가까울 수 있다. 추가적으로, 제 2 금속 재료(215)의 최상면은 제 1 금속 재료(213)의 최상면보다 핀(107)에 더 가까울 수 있고, 제 1 금속 재료(213)의 최상면은 제 1 유전체 재료(211)의 최상면보다 핀(107)에 더 가까울 수 있다.
이 실시예에서, 게이트 스택(205)의 리세싱은, 제 3 금속 재료(217)가 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)로부터 멀리 연장되도록 지속되는 대신에, 대신 제 3 금속 재료(217)의 연장 전에 중단된다. 추가적으로, 반도체 디바이스가 약 30 nm 내지 약 50 nm 사이의 채널 길이를 갖는 실시예들에서, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)는 경사진 최상면을 형성할 것이다.
도 8b는 도 8a에 대해 위에서 설명된 실시예와 유사한 실시예를 예시한다. 그러나, 이 실시예에서, 제 3 금속 재료(217)는 제 2 금속 재료(215)의 최상면으로부터 더 리세싱된다. 이 실시예에서, 제 3 금속 재료(217)는 제 2 금속 재료(215)의 최상면으로부터 약 2 nm 내지 약 10 nm 사이의 제 3 거리(D3)만큼 리세싱될 수 있다. 그러나, 임의의 적절한 거리들이 이용될 수 있다.
제 3 금속 재료(217)의 리세싱을 획득하기 위해, 추가적인 에칭 프로세스가 수행될 수 있다. 그러나, 이 에칭 프로세스에서, 제 3 금속 재료(217)의 재료에 대해 선택적인 에천트가 이용되어, 제 3 금속 재료(217)의 재료가 제 2 금속 재료(215), 제 1 금속 재료(213), 또는 제 1 유전체 재료(211)의 재료보다 빠른 속도로 제거된다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
도 8c는, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)가 내향으로 경사져 있는 도 6c에 대해 위에서 설명된 실시예와 유사할 수 있는 다른 실시예를 예시한다. 그러나 이 실시예에서, 제 2 금속 재료(215)로부터 외향으로 연장되는 제 3 금속 재료(217) 대신에, 제 3 금속 재료(217)는 제 2 금속 재료(215)의 최상면과 동평면을 이룬다. 그러나, 임의의 적절한 높이가 이용될 수 있다.
이 실시예에서, 게이트 스택(205)의 리세싱은, 제 3 금속 재료(217)가 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)로부터 멀리 연장되도록 지속되는 대신에, 대신 제 3 금속 재료(217)의 연장 전에 중단된다. 추가적으로, 반도체 디바이스가 약 30 nm 사이의 채널 길이를 갖는 실시예들에서, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)는 둥근 최상면을 형성할 것이다.
도 8d는, 제 2 금속 재료(215), 제 1 금속 재료(213), 및 제 1 유전체 재료(211)가 내향으로 경사져 있는 도 8c에 대해 위에서 논의된 실시예와 유사한 다른 실시예를 예시한다. 그러나 이 실시예에서, 제 2 금속 재료(215)로부터 외향으로 연장되는 제 3 금속 재료(217) 대신에, 제 3 금속 재료(217)는 제 2 금속 재료(215)의 최상면으로부터 리세싱된다. 이 실시예에서, 제 3 금속 재료(217)는 제 2 금속 재료(215)의 최상면으로부터 약 2 nm 내지 약 10 nm 사이의 제 3 거리(D3)만큼 리세싱될 수 있다. 그러나, 임의의 적절한 거리들이 이용될 수 있다.
제 3 금속 재료(217)의 리세싱을 획득하기 위해, 추가적인 에칭 프로세스가 수행될 수 있다. 그러나, 이 에칭 프로세스에서, 제 3 금속 재료(217)의 재료에 대해 선택적인 에천트가 이용되어, 제 3 금속 재료(217)의 재료가 제 2 금속 재료(215), 제 1 금속 재료(213), 또는 제 1 유전체 재료(211)의 재료보다 빠른 속도로 제거된다. 그러나, 임의의 적절한 프로세스가 이용될 수 있다.
도 9a 내지 도 9d는 도 8a 내지 도 8d에 대해 위에서 설명된 실시예와 유사한 추가적인 실시예를 예시한다. 그러나 이들 실시예들에서, 제 3 금속 재료(217)는 도 7a 내지 도 7d에 대해 위에서 설명된 바와 같이 심(701)을 포함한다. 그러나, 제 3 금속 재료(217) 내에 심(701)을 형성하는 임의의 적절한 방법이 이용될 수 있다.
대표적인 실시예에서, 반도체 디바이스는 제 1 폭을 갖는 게이트 구조물, 및 게이트 구조물 위에 배치되는 도전성 접촉부를 포함하고, 도전성 접촉부는 게이트 구조물의 최상면 상에 바닥 부분을 가지며, 바닥 부분은 제 2 폭을 갖고, 제 2 폭은 제 1 폭보다 작거나 이와 거의 동일하다. 제 2 폭은 제 1 폭의 횡측 범위(lateral extent) 내에서 적어도 부분적으로 배치될 수 있다. 제 2 폭은 제 1 폭의 횡측 범위 내에서 완전하게 배치될 수 있다. 제 2 폭에 대한 제 1 폭의 비율은 약 1.1보다 작을 수 있다. 게이트 구조물 내에 보이드가 위치된다. 반도체 디바이스는, 게이트 구조물에 인접하여 배치되는 소스/드레인(source/drain; S/D) 영역; S/D 영역 위에 배치되는 접촉부; 및 접촉부의 최상면의 적어도 일부로 연장되고 접촉부의 최상면의 적어도 일부를 노출시키는 비아 개구부 - 비아 개구부의 최하위 부분은 게이트 구조물의 최상위 부분 위에 배치되고, 게이트 구조물은 핀 전계 효과 트랜지스터(FinFET)의 게이트를 포함함 - 를 더 포함할 수 있다.
다른 대표적인 실시예에서, 반도체 디바이스는, 제 1 횡측 폭을 갖는 게이트; 게이트에 횡측으로 인접하여 배치되는 소스/드레인(S/D) 영역; 게이트 위에 배치되는 유전체 층; 유전체 층 내의 제 1 비아 개구부 - 제 1 비아 개구부는 게이트의 최상면의 적어도 일부로 연장되고 게이트의 최상면의 적어도 일부를 노출시키며, 제 1 비아 개구부의 바닥 부분은 제 2 횡측 폭을 갖고, 제 2 횡측 폭에 대한 제 1 횡측 폭의 비율은 약 1.1보다 작음 - ; 접촉부 피처의 최상면의 적어도 일부로 연장되고 접촉부 피처의 최상면의 적어도 일부를 노출시키는 제 2 비아 개구부 - 제 2 비아 개구부의 최하위 부분은 제 1 비아 개구부의 바닥 부분 위에 배치됨 - 를 포함한다. 게이트는 제 1 유전체 재료, 제 1 유전체 재료 위의 제 1 금속 재료, 제 1 금속 재료 위의 제 2 금속 재료 - 제 2 금속 재료는 제 1 금속 재료와는 상이함 - , 제 2 금속 재료 위의 제 3 금속 재료 - 제 3 금속 재료는 제 2 금속 재료와는 상이함 - 를 더 포함한다. 반도체 디바이스는 제 1 비아 개구부 내에 배치되는 제 1 도전성 재료 - 제 1 도전성 재료는 게이트의 최상면에 접촉함 - ; 및 제 2 비아 개구부 내에 배치되는 제 2 도전성 재료 - 제 2 도전성 재료는 접촉부 피처의 최상면에 접촉함 - 를 더 포함할 수 있다. 제 2 횡측 폭은 제 1 폭의 횡측 폭의 범위(lateral extent) 내에서 적어도 부분적으로 배치될 수 있다. 제 2 횡측 폭의 횡측 범위는 게이트의 횡측 범위 외부에 배치될 수 있다. 제 2 횡측 폭은 제 1 횡측 폭의 횡측 범위 내에서 완전하게 배치될 수 있다. 제 2 횡측 폭에 대한 제 1 횡측 폭의 비율은 약 1.0보다 작을 수 있다. 게이트는 핀 전계 효과 트랜지스터(FinFET) 게이트를 포함할 수 있다.
또 다른 대표적인 실시예에서, 제 1 횡측 폭을 갖는 게이트 구조물을 형성하는 단계를 포함하는 방법이 제공된다. 제 1 유전체 재료는 게이트 구조물 위에 배치되고, 제 1 비아 개구부는 제 1 유전체 재료를 통해 게이트 구조물 위에 배치되어 형성되며, 제 1 비아 개구부는 게이트 구조물의 최상위 표면을 노출시키는 최하위 부분, 및 제 2 횡측 폭을 갖는 최하위 부분을 갖고, 제 1 횡측 폭에 대한 제 2 횡측 폭의 비율은 약 1.1보다 작다. 방법은 제 1 비아 개구부 내에 제 1 도전성 재료 - 제 1 도전성 재료는 게이트 구조물의 최상위 표면에 접촉함 - 를 배치하는 단계; 및 제 2 비아 개구부 내에 제 2 도전성 재료 - 제 2 도전성 재료는 접촉부 구조물의 최상면에 접촉함 - 를 배치하는 단계를 더 포함할 수 있다. 게이트 구조물을 형성하는 단계는 제 1 유전체 재료를 퇴적시키는 단계, 제 1 유전체 재료 위에 제 1 금속 재료를 퇴적시키는 단계, 제 1 금속 재료 위에 제 2 금속 재료 - 제 2 금속 재료는 제 1 금속 재료와는 상이함 - 를 퇴적시키는 단계, 제 2 금속 재료 위에 제 3 금속 재료 - 제 3 금속 재료는 제 2 금속 재료와는 상이함 - 를 퇴적시키는 단계를 더 포함할 수 있다. 제 2 횡측 폭은 적어도 부분적으로 제 1 횡측 폭의 횡측 범위 내에 있는 위치 내에 배치될 수 있다. 방법은 제 1 비아 개구부의 제 1 수직 중앙라인(centerline)을 게이트 구조물의 제 2 수직 중앙라인과 실질적으로 정렬시키는 단계를 더 포함할 수 있다. 방법은 약 1.0보다 작은, 제 2 횡측 폭에 대한 제 1 횡측 폭의 비율을 제공하는 단계를 더 포함할 수 있다. 방법은 핀 전계 효과 트랜지스터(FinFET) 게이트를 형성하는 단계를 더 포함할 수 있다. FinFET 게이트는 게이트 라스트(gate-last) 프로세스 또는 게이트 퍼스트(gate-first) 프로세스를 사용하여 형성될 수 있다. FinFET은 다중 패터닝(multi-patterning) 프로세스를 사용하여 형성될 수 있다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예들과 동일한 목적들을 실행하거나 및/또는 동일한 장점들을 달성하도록, 다른 프로세스들 및 구조들을 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경들, 대체들, 및 개조들을 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스에 있어서,
제 1 폭을 갖는 게이트 구조물; 및
상기 게이트 구조물 위에 배치되는 도전성 접촉부 - 상기 도전성 접촉부는 상기 게이트 구조물의 최상면 상에 바닥 부분을 갖고, 상기 바닥 부분은 제 2 폭을 가짐 - 를 포함하고, 상기 제 2 폭은 상기 제 1 폭보다 작거나 상기 제 1 폭과 동일한 것인 반도체 디바이스.
실시예 2. 실시예 1에 있어서, 상기 제 2 폭은 적어도 부분적으로 상기 제 1 폭의 횡측 범위(lateral extent) 내에 배치되는 것인 반도체 디바이스.
실시예 3. 실시예 2에 있어서, 상기 게이트 구조물 내에 위치되는 보이드(void)를 더 포함하는 반도체 디바이스.
실시예 4. 실시예 1에 있어서, 상기 제 1 폭에 대한 상기 제 2 폭의 비율은 1.1보다 작은 것인 반도체 디바이스.
실시예 5. 실시예 1에 있어서, 상기 게이트 구조물은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)의 게이트를 포함하는 것인 반도체 디바이스.
실시예 6. 반도체 디바이스에 있어서,
제 1 횡측 폭을 갖는 게이트;
상기 게이트에 횡측으로 인접하여 배치되는 소스/드레인(source/drain; S/D) 영역;
상기 게이트 위에 배치되는 유전체 층; 및
상기 유전체 층 내의 제 1 비아 개구부 - 상기 제 1 비아 개구부는 상기 게이트의 최상면의 적어도 일부로 연장되고 상기 게이트의 최상면의 적어도 일부를 노출시키며, 상기 제 1 비아 개구부의 바닥 부분은 제 2 횡측 폭을 가짐 - 를 포함하고, 상기 제 1 횡측 폭에 대한 상기 제 2 횡측 폭의 비율은 1.1보다 작은 것인 반도체 디바이스.
실시예 7. 실시예 6에 있어서,
상기 제 1 비아 개구부 내에 배치되는 제 1 도전성 재료 - 상기 제 1 도전성 재료는 상기 게이트의 최상면에 접촉함 - 를 더 포함하는 반도체 디바이스.
실시예 8. 실시예 6에 있어서, 상기 제 2 횡측 폭은 적어도 부분적으로 상기 제 1 횡측 폭의 횡측 범위 내에 있는 것인 반도체 디바이스.
실시예 9. 실시예 8에 있어서, 상기 게이트는,
제 1 유전체 재료;
상기 제 1 유전체 재료 위의 제 1 금속 재료;
상기 제 1 금속 재료 위의 제 2 금속 재료 - 상기 제 2 금속 재료는 상기 제 1 금속 재료와는 상이함 - ; 및
상기 제 2 금속 재료 위의 제 3 금속 재료 - 상기 제 3 금속 재료는 상기 제 2 금속 재료와는 상이함 - 을 더 포함하는 것인 반도체 디바이스.
실시예 10. 실시예 8에 있어서, 상기 제 2 횡측 폭은 상기 제 1 횡측 폭의 횡측 범위 내에 완전하게 배치되는 것인 반도체 디바이스.
실시예 11. 실시예 6에 있어서, 상기 제 2 횡측 폭에 대한 상기 제 1 횡측 폭의 비율은 1.0보다 작은 것인 반도체 디바이스.
실시예 12. 실시예 6에 있어서, 상기 게이트는 핀 전계 효과 트랜지스터(FinFET) 게이트를 포함하는 것인 반도체 디바이스.
실시예 13. 방법에 있어서,
제 1 횡측 폭을 갖는 게이트 구조물을 형성하는 단계;
상기 게이트 구조물 위에 제 1 유전체 재료를 퇴적시키는 단계; 및
상기 게이트 구조물 위에 배치되고 상기 제 1 유전체 재료를 관통하는 제 1 비아 개구부 - 상기 제 1 비아 개구부는 상기 게이트 구조물의 최상위 표면을 노출시키고 제 2 횡측 폭을 갖는 최하위 부분을 가짐 - 를 형성하는 단계를 포함하고, 상기 제 1 횡측 폭에 대한 상기 제 2 횡측 폭의 비율은 1.1보다 작은 것인 방법.
실시예 14. 실시예 13에 있어서, 제 2 비아 개구부 내에 제 2 도전성 재료 - 상기 제 2 도전성 재료는 접촉부 구조물의 최상면에 접촉함 - 를 배치시키는 단계를 더 포함하는 반도체 디바이스.
실시예 15. 실시예 14에 있어서, 상기 제 1 비아 개구부를 형성하는 단계는, 적어도 부분적으로 상기 제 1 횡측 폭의 횡측 범위 내에 있는 위치 내에 상기 제 2 횡측 폭을 배치시키는 단계를 포함하는 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 제 1 비아 개구부를 형성하는 단계는 상기 제 1 비아 개구부의 제 1 수직 중앙라인(centerline)을 상기 게이트 구조물의 제 2 수직 중앙라인과 정렬시키는 단계를 더 포함하는 것인 방법.
실시예 17. 실시예 13에 있어서, 상기 게이트 구조물을 형성하고 상기 제 1 비아 개구부를 형성하는 단계는 1.0보다 작은, 상기 제 2 횡측 폭에 대한 상기 제 1 횡측 폭의 비율을 제공하는 단계를 더 포함하는 것인 방법.
실시예 18. 실시예 13에 있어서, 상기 게이트 구조물을 형성하는 단계는 핀 전계 효과 트랜지스터(FinFET) 게이트를 형성하는 단계를 포함하는 것인 방법.
실시예 19. 실시예 18에 있어서, 상기 FinFET 게이트를 형성하는 단계는 게이트 라스트(gate-last) 프로세스를 사용하여 수행되는 것인 방법.
실시예 20. 실시예 19에 있어서, 상기 게이트 구조물을 형성하는 단계는,
제 1 유전체 재료를 퇴적시키는 단계;
상기 제 1 유전체 재료 위에 제 1 금속 재료를 퇴적시키는 단계;
상기 제 1 금속 재료 위에 제 2 금속 재료 - 상기 제 2 금속 재료는 상기 제 1 금속 재료와는 상이함 - 를 퇴적시키는 단계; 및
상기 제 2 금속 재료 위에 제 3 금속 재료 - 상기 제 3 금속 재료는 상기 제 2 금속 재료와는 상이함 - 를 퇴적시키는 단계를 더 포함하는 것인 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제 1 폭을 갖는 게이트 구조물 - 상기 게이트 구조물은 제 1 금속 층 및 상기 제 1 금속 층 위의 제 2 금속 층을 포함하며, 상기 제 2 금속 층은 상기 제 1 금속 층 위로 연장함 -;
    상기 게이트 구조물 위의 캡 층 - 상기 캡 층은 상기 제 1 금속 층 및 상기 제 2 금속 층에 접촉함 -; 및
    상기 게이트 구조물 위에 배치되는 도전성 접촉부 - 상기 도전성 접촉부는 상기 게이트 구조물의 최상면 상에 바닥 부분을 갖고, 상기 바닥 부분은 제 2 폭을 가짐 - 를 포함하고, 상기 제 2 폭은 상기 제 1 폭보다 작거나 상기 제 1 폭과 동일하고,
    상기 도전성 접촉부는 상기 캡 층의 최상면에 인접한 지점에서 제 3 폭을 갖고, 상기 제 3 폭은 상기 제 2 폭보다 큰 것인 반도체 디바이스.
  2. 제 1 항에 있어서, 상기 제 2 폭은 적어도 부분적으로 상기 제 1 폭의 횡측 범위(lateral extent) 내에 배치되는 것인 반도체 디바이스.
  3. 제 2 항에 있어서, 상기 게이트 구조물 내에 위치되는 보이드(void)를 더 포함하는 반도체 디바이스.
  4. 제 1 항에 있어서, 상기 제 1 폭에 대한 상기 제 2 폭의 비율은 1.1보다 작은 것인 반도체 디바이스.
  5. 제 1 항에 있어서, 상기 게이트 구조물은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)의 게이트를 포함하는 것인 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    게이트 유전체;
    상기 게이트 유전체 위의 게이트 구조물 - 상기 게이트 구조물은 제 1 횡측 폭을 갖고, 상기 게이트 구조물은 제 1 금속 층 및 상기 제 1 금속 층 위의 제 2 금속 층을 포함하며, 상기 제 1 금속 층의 상면은 곡면임 -;
    상기 게이트 구조물 위의 캡 층;
    상기 게이트 구조물에 횡측으로 인접하여 배치되는 소스/드레인(source/drain; S/D) 영역;
    상기 캡 층 위에 배치되는 유전체 층; 및
    상기 게이트 구조물의 상면으로 상기 유전체 층을 통해 연장하는 도전성 접촉부 - 상기 도전성 접촉부의 바닥 부분은 제 2 횡측 폭을 가지며, 상기 제 1 횡측 폭에 대한 상기 제 2 횡측 폭의 비율은 1.1보다 작음 -
    를 포함하고,
    상기 도전성 접촉부는 상기 캡 층의 최상면에 인접한 지점에서 제 3 횡측 폭을 갖고, 상기 제 3 횡측 폭은 상기 제 2 횡측 폭보다 큰 것인 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 게이트 구조물은 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET) 게이트를 포함하는 것인 반도체 디바이스.
  8. 제 6 항에 있어서, 상기 제 2 횡측 폭은 적어도 부분적으로 상기 제 1 횡측 폭의 횡측 범위 내에 있는 것인 반도체 디바이스.
  9. 제 8 항에 있어서, 상기 게이트 구조물은,
    상기 제 1 금속 층 및 상기 제 2 금속 층 사이에 개재된 제 3 금속 층 - 상기 제 3 금속 층은 상기 제 2 금속 층과는 상이함 - 을 더 포함하는 것인 반도체 디바이스.
  10. 방법에 있어서,
    제 1 횡측 폭을 갖는 게이트 구조물을 형성하는 단계 - 상기 게이트 구조물은 제 1 금속 층 및 상기 제 1 금속 층 위의 제 2 금속 층을 포함하며, 상기 제 2 금속 층은 상기 제 1 금속 층 위로 연장함 -;
    상기 게이트 구조물 위에 캡 층을 퇴적시키는 단계;
    상기 캡 층 위에 제 1 유전체 재료를 퇴적시키는 단계;
    상기 게이트 구조물 위에 배치되고 상기 제 1 유전체 재료를 관통하는 제 1 비아 개구부를 형성하는 단계 - 상기 제 1 비아 개구부는 상기 게이트 구조물의 최상위 표면을 노출시키고 제 2 횡측 폭을 갖는 최하위 부분을 가지며, 상기 제 1 횡측 폭에 대한 상기 제 2 횡측 폭의 비율은 1.1보다 작음 -; 및
    상기 제 1 비아 개구부 내에 도전성 접촉부를 형성하는 단계 - 상기 도전성 접촉부는 상기 제 1 금속 층 및 상기 제 2 금속 층에 물리적으로 접촉함 -
    를 포함하고,
    상기 도전성 접촉부는 상기 캡 층의 최상면에 인접한 지점에서 제 3 횡측 폭을 갖고, 상기 제 3 횡측 폭은 상기 제 2 횡측 폭보다 큰 것인 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9929271B2 (en) * 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
JP6817895B2 (ja) * 2017-05-24 2021-01-20 株式会社東芝 半導体装置
CN109904120B (zh) * 2017-12-11 2021-12-14 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US10741495B2 (en) * 2018-01-18 2020-08-11 Globalfoundries Inc. Structure and method to reduce shorts and contact resistance in semiconductor devices
US10559470B2 (en) * 2018-01-22 2020-02-11 Globalfoundries Inc. Capping structure
US11482456B2 (en) * 2019-03-21 2022-10-25 Globalfoundries U.S. Inc. Forming two portion spacer after metal gate and contact formation, and related IC structure
CN112018036A (zh) * 2019-05-30 2020-12-01 台湾积体电路制造股份有限公司 半导体装置结构的制造方法
KR102433143B1 (ko) * 2020-02-26 2022-08-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저차원 물질 디바이스 및 방법

Family Cites Families (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281532B1 (en) * 1999-06-28 2001-08-28 Intel Corporation Technique to obtain increased channel mobilities in NMOS transistors by gate electrode engineering
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7550773B2 (en) * 2007-06-27 2009-06-23 International Business Machines Corporation FinFET with top body contact
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
DE102008059500B4 (de) * 2008-11-28 2010-08-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Mehr-Gatetransistors mit homogen silizidierten Stegendbereichen
US8048790B2 (en) * 2009-09-17 2011-11-01 Globalfoundries Inc. Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8329546B2 (en) * 2010-08-31 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Modified profile gate structure for semiconductor device and methods of forming thereof
US8426300B2 (en) * 2010-12-02 2013-04-23 International Business Machines Corporation Self-aligned contact for replacement gate devices
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9478623B2 (en) * 2011-08-22 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US9368603B2 (en) * 2011-09-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9034760B2 (en) 2012-06-29 2015-05-19 Novellus Systems, Inc. Methods of forming tensile tungsten films and compressive tungsten films
US9136206B2 (en) * 2012-07-25 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Copper contact plugs with barrier layers
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9012999B2 (en) * 2012-08-21 2015-04-21 Stmicroelectronics, Inc. Semiconductor device with an inclined source/drain and associated methods
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9202691B2 (en) * 2013-01-18 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having modified profile metal gate
US9029920B2 (en) * 2013-06-04 2015-05-12 Globalfoundries Inc. Semiconductor devices and methods of fabrication with reduced gate and contact resistances
US9257348B2 (en) * 2013-08-06 2016-02-09 Globalfoundries Inc. Methods of forming replacement gate structures for transistors and the resulting devices
US9431508B2 (en) * 2013-10-07 2016-08-30 Globalfoundries Inc. Simplified gate-first HKMG manufacturing flow
US9059164B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Embedded interlevel dielectric barrier layers for replacement metal gate field effect transistors
US20150118836A1 (en) * 2013-10-28 2015-04-30 United Microelectronics Corp. Method of fabricating semiconductor device
US9147767B2 (en) 2014-02-07 2015-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9524965B2 (en) * 2014-02-12 2016-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures with various widths and method for forming the same
US9281192B2 (en) * 2014-03-13 2016-03-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMP-friendly coatings for planar recessing or removing of variable-height layers
US9431296B2 (en) * 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
TWI612563B (zh) 2014-07-07 2018-01-21 聯華電子股份有限公司 金屬閘極結構與其製作方法
US9344200B2 (en) * 2014-10-08 2016-05-17 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxial semiconductor material formed using lateral overgrowth
US9466494B2 (en) 2014-11-18 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Selective growth for high-aspect ration metal fill
KR102231205B1 (ko) * 2014-11-19 2021-03-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105810565B (zh) * 2014-12-31 2019-07-23 联华电子股份有限公司 形成半导体元件的方法
US9379221B1 (en) * 2015-01-08 2016-06-28 International Business Machines Corporation Bottom-up metal gate formation on replacement metal gate finFET devices
US9698232B2 (en) * 2015-03-18 2017-07-04 Qualcomm Incorporated Conductive cap for metal-gate transistor
KR102342847B1 (ko) * 2015-04-17 2021-12-23 삼성전자주식회사 반도체 소자 및 그 제조 방법
US10164059B2 (en) * 2015-09-04 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device and fabricating method thereof
CN106531776B (zh) * 2015-09-11 2021-06-29 联华电子股份有限公司 半导体结构
TWI675406B (zh) * 2015-10-07 2019-10-21 聯華電子股份有限公司 半導體元件及其製作方法
US9972498B2 (en) * 2015-12-07 2018-05-15 United Microelectronics Corp. Method of fabricating a gate cap layer
US9929271B2 (en) * 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

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