KR102231205B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역과 상기 제2 영역 상에 각각 형성된 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 상에 형성된 제1 컨택, 및 상기 제2 트랜지스터 상에 형성된 제2 컨택을 포함하되, 상기 제1 컨택은 제1 두께의 제1 일함수 조절막과, 상기 제1 일함수 조절막 상에 형성되는 제1 도전층을 포함하고, 상기 제2 컨택은 상기 제1 두께와 다른 제2 두께의 제2 일함수 조절막과, 상기 제2 일함수 조절막 상에 형성되는 제2 도전층을 포함하고, 상기 제1 컨택과 상기 제2 컨택은 서로 다른 일함수를 갖는다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
그 중 하나의 방법으로 연구되고 있는 것이, 트랜지스터의 일함수(work function) 조절을 통해 그 문턱 전압(threshold voltage)을 조절하는 것이다. 이렇게 트랜지스터의 일함수를 조절하는 방법의 하나로, 예를 들어, 트랜지스터의 채널 영역에 이온 주입하는 방법을 들 수 있다. 그런데, 트랜지스터의 피쳐 사이즈가 감소하고, 그 형상이 입체화(3D)됨에 따라, 주입되는 이온의 산포를 적절히 조절하기 어려운 문제점이 대두되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 트랜지스터와 연결된 컨택의 일함수를 조절하여 트랜지스터의 동작 특성을 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 트랜지스터와 연결된 컨택의 일함수를 조절하여 트랜지스터의 동작 특성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역과 상기 제2 영역 상에 각각 형성된 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 상에 형성된 제1 컨택, 및 상기 제2 트랜지스터 상에 형성된 제2 컨택을 포함하되, 상기 제1 컨택은 제1 두께의 제1 일함수 조절막과, 상기 제1 일함수 조절막 상에 형성되는 제1 도전층을 포함하고, 상기 제2 컨택은 상기 제1 두께와 다른 제2 두께의 제2 일함수 조절막과, 상기 제2 일함수 조절막 상에 형성되는 제2 도전층을 포함하고, 상기 제1 컨택과 상기 제2 컨택은 서로 다른 일함수를 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 소오스 또는 드레인을 포함하고, 상기 제2 트랜지스터는 제2 소오스 또는 드레인을 포함하되, 상기 제1 컨택은 상기 제1 소오스 또는 드레인 상에 배치되며, 상기 제1 소오스 또는 드레인과 전기적으로 연결되고, 상기 제2 컨택은 상기 제2 소오스 또는 드레인 상에 배치되며, 상기 제2 소오스 또는 드레인과 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극을 포함하되, 상기 제1 컨택은 상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극과 접촉하고, 상기 제2 컨택은 상기 제2 게이트 전극 상에 배치되며, 상기 제2 게이트 전극과 접촉할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막은 상기 제1 컨택의 제1 컨택홀을 따라 컨포멀하게 형성되고, 상기 제2 일함수 조절막은 상기 제2 컨택의 제2 컨택홀을 따라 컨포멀하게 형성되고, 상기 제1 도전층은 상기 제1 컨택홀을 채우도록 형성되고, 상기 제2 도전층은 상기 제2 컨택홀을 채우도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막은 상기 제1 컨택의 하부에만 형성되고, 상기 제2 일함수 조절막은 상기 제2 컨택의 하부에만 형성되고, 상기 제1 도전층은 상기 제1 일함수 조절막 상에 배치되며, 상기 제1 컨택홀을 채우도록 형성되고, 상기 제2 도전층은 상기 제2 일함수 조절막 상에 배치되며, 상기 제2 컨택홀을 채우도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 도전형을 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 문턱 전압(Vt)은 서로 동일할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 동일한 도전형을 갖고, 상기 제2 트렌지스터의 문턱 전압은 상기 제1 트랜지스터의 문턱 전압보다 크게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 일함수 조절막은 Ti, TiN, WN, HfO, Ga, 또는 Ge를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 동일한 메탈을 포함하되, 상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 일함수 조절막은 메탈 질화물을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메탈 질화물은 TiN를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도전층 또는 상기 제2 도전층은 서로 다른 메탈을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 도전층 또는 제2 도전층은 W, Al, 또는 CU를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역에 형성된 제1 핀(fin)과 상기 제2 영역에 형성된 제2 핀을 더 포함하되, 상기 제1 및 제2 트랜지스터는 상기 제1 핀과 상기 제2 핀 상에 각각 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역과 상기 제2 영역 상에 각각 형성된 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 상에 형성된 제1 컨택, 및 상기 제2 트랜지스터 상에 형성된 제2 컨택을 포함하되, 상기 제1 컨택은 상기 제1 컨택 하부에 형성되는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상에 형성되는 제1 도전층을 포함하고, 상기 제2 컨택은 상기 제2 컨택 하부에 형성되는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상에 형성되는 제2 도전층을 포함하고, 상기 제2 일함수 조절막은 상기 제1 일함수 조절막과 다른 물질을 포함하거나, 상기 제1 일함수 조절막과 다른 농도의 물질을 포함하고, 상기 제1 컨택과 상기 제2 컨택은 서로 다른 일함수를 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 동일한 두께로 형성되고, 서로 동일한 메탈을 포함하되, 상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 두께로 형성되고, 서로 동일한 메탈을 포함하되, 상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 일함수 조절막은 Ti, TiN, WN, HfO, Ga, 또는 Ge를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 소오스 또는 드레인을 포함하고, 상기 제2 트랜지스터는 제2 소오스 또는 드레인을 포함하되, 상기 제1 컨택은 상기 제1 소오스 또는 드레인 상에 배치되며, 상기 제1 소오스 또는 드레인과 전기적으로 연결되고, 상기 제2 컨택은 상기 제2 소오스 또는 드레인 상에 배치되며, 상기 제2 소오스 또는 드레인과 전기적으로 연결될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극을 포함하되, 상기 제1 컨택은 상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극과 접촉하고, 상기 제2 컨택은 상기 제2 게이트 전극 상에 배치되며, 상기 제2 게이트 전극과 접촉할 수 있다.
본 발명의 몇몇 실시예에서 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 도전형을 가질 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판, 상기 제1 영역과 상기 제2 영역 상에 각각 형성된 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 덮는 제1 층간 절연막, 상기 제1 층간 절연막 내에 형성되고, 상기 제1 트랜지스터의 일부를 노출시키는 제1 컨택홀, 상기 제1 층간 절연막 내에 형성되고, 상기 제2 트랜지스터의 일부를 노출시키는 제2 컨택홀, 상기 제1 컨택홀 내면에 컨포멀하게 형성되는 제1 일함수 조절막, 및 상기 제2 컨택홀 내면에 컨포멀하게 형성되는 제2 일함수 조절막을 포함하되, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 두께를 갖거나, 서로 다른 물질을 포함하거나, 서로 다른 농도의 메탈을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 소오스 또는 드레인을 포함하고, 상기 제2 트랜지스터는 제2 소오스 또는 드레인을 포함하되, 상기 제1 컨택홀은 상기 제1 소오스 또는 드레인의 일부를 노출시키고, 상기 제2 컨택홀은 상기 제2 소오스 또는 드레인의 일부를 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 층간 절연막 상에 형성되는 제2 층간 절연막과, 상기 제2 층간 절연막 내에 형성되고, 상기 제1 도전층의 일부를 노출시키는 제3 컨택홀과, 상기 제2 층간 절연막 내에 형성되고, 상기 제2 도전층의 일부를 노출시키는 제4 컨택홀과, 상기 제3 컨택홀 내면에 컨포멀하게 형성되는 제3 일함수 조절막과, 상기 제4 컨택홀 내면에 컨포멀하게 형성되는 제4 일함수 조절막을 더 포함하고, 상기 제3 일함수 조절막과 상기 제4 일함수 조절막은 서로 다른 두께를 갖거나, 서로 다른 물질을 포함하거나, 서로 다른 농도로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극을 포함하되, 상기 제1 컨택홀은 상기 제1 게이트 전극의 일부를 노출시키고, 상기 제2 컨택홀은 상기 제2 게이트 전극의 일부를 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막은 상기 제1 트랜지스터의 상기 제1 게이트 전극과 접촉하고, 상기 제2 일함수 조절막은 상기 제2 트랜지스터의 상기 제2 게이트 전극과 접촉할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막 상에 형성되고 상기 제1 컨택홀을 매립하는 제1 도전층과, 상기 제2 일함수 조절막 상에 형성되고 상기 제2 컨택홀을 매립하는 제2 도전층을 더 포함하고, 상기 제1 도전층 또는 상기 제2 도전층은 서로 다른 메탈을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 컨택홀은 테이퍼진(tapered) 형상으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 동일한 두께로 형성되고, 서로 동일한 메탈을 포함하되, 상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 동일한 두께로 형성되고, 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 또는 제2 일함수 조절막은 Ti, TiN, WN, HfO, Ga, 또는 Ge를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판의 제1 영역 및 제2 영역 상에 각각 제1 트랜지스터 및 제2 트랜지스터를 형성하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 상에 층간 절연막을 형성하고, 상기 층간 절연막을 식각하여, 상기 제1 트랜지스터의 일부를 노출시키는 제1 컨택홀을 형성하고, 상기 층간 절연막을 식각하여, 상기 제2 트랜지스터의 일부를 노출시키는 제2 컨택홀을 형성하고, 상기 제1 컨택홀 내면에 제1 일함수 조절막을 컨포멀하게 형성하고, 상기 제2 컨택홀 내면에 제2 일함수 조절막을 컨포멀하게 형성하되, 상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 두께를 갖거나, 서로 다른 물질을 포함하거나, 서로 다른 농도의 메탈을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 소오스 또는 드레인을 포함하고, 상기 제2 트랜지스터는 제2 소오스 또는 드레인을 포함하되, 상기 제1 컨택홀은 상기 제1 소오스 또는 드레인의 일부를 노출시키고, 상기 제2 컨택홀은 상기 제2 소오스 또는 드레인의 일부를 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트랜지스터는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극을 포함하되, 상기 제1 컨택홀은 상기 제1 게이트 전극의 일부를 노출시키고, 상기 제2 컨택홀은 상기 제2 게이트 전극의 일부를 노출시킬 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 15는 본 발명의 제15 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 도 15의 A-A선 및 B-B선을 따라 절단한 단면도이다.
도 17은 도 15의 C-C선 및 D-D선을 따라 절단한 단면도이다.
도 18은 본 발명의 제16 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 19는 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 25를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치 및 이에 대한 제조 방법에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 장치(1)는 기판(100), 제1 트랜지스터(101a), 제2 트랜지스터(101b), 제1 컨택 플러그(159a), 제2 컨택 플러그(159b), 제1 컨택(190a), 제2 컨택(190b), 층간 절연막(150, 160)을 포함한다.
기판(100)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(100)은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판이 아닌 유기(organic) 플라스틱 기판(100)일 수도 있다. 이하에서는, 기판이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(100)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
기판(100)은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 트랜지스터(101a)는 반도체 기판(100)의 제1 영역(I)에 형성될 수 있고, 제2 트랜지스터(101b)는 반도체 기판(100)의 제2 영역(II)에 형성될 수 있다. 제1 트랜지스터(101a)와 제2 트랜지스터(101b)는 서로 다른 도전형을 가질 수 있다. 본 실시예에서, 제1 영역(I)은 예를 들어, P형 트랜지스터가 형성되는 PFET 영역일 수 있고, 제2 영역(II)은 예를 들어, N형 트랜지스터가 형성되는 NFET 영역일 수 있다. 즉, 본 실시예에서, 제1 트랜지스터(101a)는 PFET일 수 있고, 제2 트랜지스터(101b)는 NFET일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 트랜지스터(101a)는 게이트 구조체(110a, 120a, 125a), 소오스 또는 드레인(130a)를 포함할 수 있다. 제2 트랜지스터(101b)는 게이트 구조체(110b, 120b, 125b), 소오스 또는 드레인(130b)를 포함할 수 있다. 제2 트랜지스터(101b)는 실질적으로 제1 트랜지스터(101a)와 동일하게 형성되고, 동작할 수 있다. 이하에서는, 제1 트랜지스터(101a)를 기준으로 예를 들어 설명하도록 한다.
소오스 또는 드레인(130a)은 인접하는 게이트 구조체(미도시) 사이의 기판(100) 내에 형성될 수 있다. 소오스 또는 드레인(130a)은 도면에는 명확히 도시하지는 않았으나, 액티브층 내에 형성될 수 있다. 소오스 또는 드레인(130a)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 소오스 또는 드레인(130a)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 도면으로 도시하지는 않았으나, 소오스 또는 드레인(130a)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
게이트 구조체(105)는 게이트 전극(110a), 스페이서(120a), 게이트 절연막(125a)을 포함할 수 있다.
게이트 절연막(125a)은 기판(100)과 게이트 전극(110a) 사이에 배치될 수 있다. 게이트 절연막(125a)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(125a)이 고유전율막일 경우, 게이트 절연막(125a)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
게이트 전극(110a)은 도전막(111a) 및 하드 마스크막(113a)을 포함할 수 있다. 도전막(111a)은 폴리 실리콘막, 실리사이드막, 금속막과 같은 단일의 도전막(111a)으로 이루어지거나, 또는 이들이 적층된 형태일 수 있다. 게이트 전극(110a)은 상기 도전막(111a)의 상부에 하드 마스크막(113a)을 포함할 수 있다.
스페이서(120a)는 게이트 전극(110a)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(120a)는 도 1에 도시된 것과 같이 게이트 전극(110a)의 양 측에 배치될 수 있다. 이러한 스페이서(120a)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 1에서는 스페이서(120a)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(120a)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(120a)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
층간 절연막(150, 160)은 반도체 기판(100) 상에 형성될 수 있다. 층간 절연막(150, 160)은 상기 트랜지스터(101)를 덮도록 형성될 수 있다. 층간 절연막(150, 160)은 층간 절연막(150, 160)의 하부에 있는 반도체 소자들과 층간 절연막(150, 160)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 층간 절연막(150, 160)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 층간 절연막(150, 160)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 포함할 수 있다. 상기 제2 층간 절연막(160)은 제1 층간 절연막(150) 상에 형성될 수 있다.
제1 트랜지스터(101a)의 소오스 또는 드레인(130a) 상에는 제1 컨택 플러그(159a)가 형성될 수 있다. 마찬가지로, 제2 트랜지스터(101b)의 소오스 또는 드레인(130b) 상에는 제2 컨택 플러그(159b)가 형성될 수 있다.
제1 컨택 플러그(159a)는 제1 트렌치(157a), 제1 베리어 메탈(151a), 제1 도전층(155a)을 포함할 수 있다. 제2 컨택 플러그(159b)는 제2 트렌치(157b), 제2 베리어 메탈(151b), 제2 도전층(155b)을 포함할 수 있다. 제2 컨택 플러그(159b)는 실질적으로 제1 컨택 플러그(159a)와 동일하게 형성될 수 있다. 이하에서는, 제1 컨택 플러그(159a)를 기준으로 예를 들어 설명하도록 한다.
제1 트렌치(157a)는 제1 층간 절연막(150) 내에 형성되고, 제1 트랜지스터(101a)의 일부를 노출시킬 수 있다.
구체적으로, 제1 트렌치(157a)는 제1 트랜지스터(101a)의 소오스 또는 드레인(130a)을 노출시킬 수 있다. 제1 트렌치(157a)는 컨택 플러그 형성 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴(미도시)을 제1 층간 절연막(150) 상에 형성하고, 포토 레지스트 패턴(미도시)에 의해 노출된 컨택 플러그 형성 영역을 식각하여 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 트렌치(157a)는 테이퍼진(tapered) 형상으로 형성될 수 있다. 즉, 제1 트렌치(157a)는 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 트렌치(157a)는 직사각형 형상으로 형성될 수 있다. 제1 트렌치(157a)는 소오스 또는 드레인(130a)의 일부를 식각하도록 형성될 수 있다. 예를 들어, 제1 트렌치(157a)는 소오스 또는 드레인(130a)의 상면으로부터 제1 깊이(미도시)를 갖도록 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 베리어 메탈(151a)은 상기 제1 트렌치(157a) 내면에 컨포멀하게 형성될 수 있다. 즉, 제1 베리어 메탈(151a)은 제1 트렌치(157a)의 양 측면 및 하면에 일정 두께로 형성될 수 있다. 또는, 제1 베리어 메탈(151a)은 제1 트랜치의 하면만에 일정 두께로 형성될 수 있다. 제1 베리어 메탈(151a)은 티타늄(Ti), 티타늄나이트라이드(TiN), 또는 텅스텐나이드라이드(WN)를 포함할 수 있다. 제1 베리어 메탈(151a)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 도전층(155a)은 상기 제1 베리어 메탈(151a) 상에 형성될 수 있다. 제1 도전층(155a)은 제1 트렌치(157a)의 내부를 완전히 매립하도록 형성될 수 있다. 도면에는 제1 도전층(155a)의 하면과 소오스 또는 드레인(130a)의 상면이 동일하게 도시되었으나, 본 발명은 이에 한정되는 것은 아니며, 제1 도전층(155a)의 하면은 소오스 또는 드레인(130a)의 상면보다 높거나 낮게 형성될 수 있다. 제1 도전층(155a)의 상면은 제1 베리어 메탈(151a)의 상면과 동일 평면상에 배치될 수 있다. 제1 도전층(155a)은 소오스 또는 드레인(130a)과 전기적으로 연결될 수 있다. 제1 도전층(155a)은 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
제1 컨택 플러그(159a) 상에는 제1 컨택(190a)이 형성될 수 있다. 제1 컨택(190a)은 제1 컨택홀(167a), 제1 일함수 조절막(170a), 제3 도전층(180a)을 포함할 수 있다.
구체적으로, 제1 컨택홀(167a)은 제1 층간 절연막(150) 상에 형성되는 제2 층간 절연막(160) 내에 형성될 수 있다. 제1 컨택홀(167a)은 제1 컨택 플러그(159a) 상에 형성될 수 있고, 제1 컨택 플러그(159a)의 상면을 노출시킬 수 있다. 제1 컨택(190a)은 제1 컨택 플러그(159a)를 통하여, 제1 트랜지스터(101a)의 소오스 또는 드레인(130a)과 전기적으로 연결될 수 있다. 제1 컨택홀(167a)은 컨택 형성 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴(미도시)을 제2 층간 절연막(160) 상에 형성하고, 포토 레지스트 패턴(미도시)에 의해 노출된 컨택 플러그 형성 영역을 식각하여 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 컨택홀(167a)은 테이퍼진 형상으로 형성될 수 있다. 즉, 제1 컨택홀(167a)은 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 컨택홀(167a)은 직사각형 형상으로 형성될 수 있다.
제1 일함수 조절막(170a)은 상기 제1 컨택홀(167a) 내면에 컨포멀하게 형성될 수 있다. 즉, 제1 일함수 조절막(170a)은 제1 컨택홀(167a)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 이에 대한 자세한 사항은 후술하도록 한다. 제1 일함수 조절막(170a)은 고유전율을 갖는 물질을 포함할 수 있다. 제1 일함수 조절막(170a)은 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 제1 일함수 조절막(170a)은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, 제1 일함수 조절막(170a)은은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(170a)은 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 BaTiO3, SrTiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 또한, 제1 일함수 조절막(170a)은 Ti, TiN, HfO, Ga, Ge 중 어느 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
한편, 이러한 제1 일함수 조절막(170a)은 형성하고자 하는 소자의 종류에 따라 제1 두께(d1)로 형성될 수 있다. 제1 일함수 조절막(170a)은 PVD, CVD 또는 ILD 방식을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 트랜지스터(101a)의 제1 일함수 조절막(170a)은 도시된 것과 같이 제1 제1 컨택 플러그(159a) 상에 형성될 수 있다. 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(170a)은 제1 컨택 플러그(159a)의 제1 도전층(155a)과 접촉되어 형성될 수 있다.
제3 도전층(180a)은 상기 제1 일함수 조절막(170a) 상에 형성될 수 있다. 제3 도전층(180a)은 제1 컨택홀(167a)의 내부를 완전히 매립하도록 형성될 수 있다. 제3 도전층(180a)의 상면은 제1 일함수 조절막(170a)의 상면과 동일 평면상에 배치될 수 있다. 제3 도전층(180a)은 제1 트랜지스터(101a)의 소오스 또는 드레인(130a)과 전기적으로 연결될 수 있다. 제3 도전층(180a)은 알루미늄(Al), 구리(Cu), 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
마찬가지로, 제2 컨택 플러그(159b) 상에는 제2 컨택(190b)이 형성될 수 있다. 제2 컨택(190b)은 제2 컨택홀(167b), 제2 일함수 조절막(170b), 제4 도전층(180b)을 포함할 수 있다.
구체적으로, 제2 컨택홀(167b)은 제1 층간 절연막(150) 상에 형성되는 제2 층간 절연막(160) 내에 형성될 수 있다. 제2 컨택홀(167b)은 제2 컨택 플러그(159b) 상에 형성될 수 있고, 제2 컨택 플러그(159b)의 상면을 노출시킬 수 있다. 제2 컨택(190b)은 제2 컨택 플러그(159b)를 통하여, 제2 트랜지스터(101b)의 소오스 또는 드레인(130b)과 전기적으로 연결될 수 있다. 제2 컨택홀(167b)은 제1 컨택홀(167a)과 동일한 방식으로, 제1 컨택홀(167a)과 동시에 또는 순차적으로 형성될 수 있다.
제2 일함수 조절막(170b)은 상기 제2 컨택홀(167b) 내면에 컨포멀하게 형성될 수 있다. 즉, 제2 일함수 조절막(170b)은 제2 컨택홀(167b)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다. 즉, 제1 일함수 조절막(170a)와 제2 일함수 조절막(170b)의 제1 두께(d1)는 동일할 수 있다.
제2 일함수 조절막(170b)은 고유전율을 갖는 물질을 포함할 수 있다. 구체적으로, 제2 일함수 조절막(170b)은 예를 들어, 메탈 질화물을 포함할 수 있다. 구체적으로, 제2 일함수 조절막(170b)은 예를 들어, TiN, TaN 중 적어도 하나를 포함도록 구성될 수 있다. 더욱 구체적으로, 제2 일함수 조절막(170b)은 예를 들어, TiN으로 이루어진 단일막, 또는 TiN 하부막과 TaN 상부막으로 이루어진 이중막 등으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
또한, 본 발명의 몇몇 실시예에서, 제2 일함수 조절막(170b)은 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 BaTiO3, SrTiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 또한, 제2 일함수 조절막(170b)은 제2 일함수 조절막(170b)은 Ti, TiN, HfO, Ga, Ge 중 어느 하나를 포함할 수 있다.
다만, 제2 일함수 조절막(170b)은 제1 일함수 조절막(170a)과 다른 물질을 포함하거나, 제1 일함수 조절막(170a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(170a)에는 메탈이 미존재하고, 제2 일함수 조절막(170b)에는 메탈이 존재할 수 있다. 또한, 본 발명이 몇몇 실시예에서, 제1 일함수 조절막(170a)과 제2 일함수 조절막(170b)은 서로 동일한 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(170a)에 포함된 메탈의 농도는 제2 일함수 조절막(170b)에 포함된 메탈의 농도와 다를 수 있다.
제4 도전층(180b)은 상기 제2 일함수 조절막(170b) 상에 형성될 수 있다. 제4 도전층(180b)은 제2 컨택홀(167b)의 내부를 완전히 매립하도록 형성될 수 있다. 제4 도전층(180b)의 상면은 제2 일함수 조절막(170b)의 상면과 동일 평면상에 배치될 수 있다. 제4 도전층(180b)은 제2 트랜지스터(101b)의 소오스 또는 드레인(130b)과 전기적으로 연결될 수 있다. 제4 도전층(180b)은 알루미늄(Al), 구리(Cu), 텅스텐(W)을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 예를 들어, 폴리실리콘, 금속 실리사이드 화합물, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시에에서, 제4 도전층(180b)은 제3 도전층(180a)과 다른 물질을 포함할 수 있다. 예를 들어, 제3 도전층(180a)과 제4 도전층(180b)은 서로 다른 메탈을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제3 도전층(180a)과 제4 도전층(180b)은 동일한 물질로 구성될 수 있다.
앞에서 설명한 것처럼, 제2 일함수 조절막(170b)은 제1 일함수 조절막(170a)과 다른 물질을 포함하거나, 제1 일함수 조절막(170a)과 다른 농도의 물질을 포함할 수 있기에, 제1 컨택(190a)의 일함수과 제2 컨택(190b)의 일함수는 서로 다를 수 있다. 제1 트랜지스터(101a)와 전기적으로 연결되어 있는 제1 컨택(190a)의 일함수와, 제2 트랜지스터(101b)와 전기적으로 연결되어 있는 제2 컨택(190b)의 일함수를 조절함으로써, 제1 트랜지스터(101a)와 제2 트랜지스터(101b)의 동작 특성을 향상시킬 수 있다.
반도체 장치 내의 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 이때, 각각의 트랜지스터의 일함수를 컨트롤하는 것은 점점 더 어려워질 수 있다. 이러한 문제점을 개선하기 위해, 각각의 트랜지스터와 전기적으로 연결되는 컨택의 일함수를 조절함으로써, 트랜지스터 전체의 동작 일함수를 조절할 수 있다. 이를 통해, 사용자가 원하는대로 트랜지스터의 동작 특성을 제어할 수 있다. 예를 들어, 서로 다른 일함수를 갖는 제1 컨택(190a) 및 제2 컨택(190b)을 이용하여, 제1 트랜지스터(101a) 및 제2 트랜지스터(101b)의 문턱 전압을 갖게 하거나, 각각의 트랜지스터가 사용자가 원하는 출력으로 동작하도록 제어할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 2를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 도 1을 참조하여 설명한 반도체 장치(1)와 실질적으로 동일하게 형성될 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치(2)의 제1 일함수 조절막(170a)은 상기 제1 컨택홀(167a) 내면에 컨포멀하게 형성될 수 있다. 제1 일함수 조절막(170a)은 제1 컨택홀(167a)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다.
마찬가지로, 제2 일함수 조절막(171b)은 상기 제2 컨택홀(167b) 내면에 컨포멀하게 형성될 수 있다. 제2 일함수 조절막(171b)은 제2 컨택홀(167b)의 양 측면 및 하면에 제2 두께(d2)로 형성될 수 있다. 제1 일함수 조절막(170a)의 제1 두께(d1)와 제2 일함수 조절막(171b)의 제2 두께(d2)는 서로 다를 수 있다. 이러한 제1 일함수 조절막(170a)와 제2 일함수 조절막(171b)의 두께 차이는 PVD, CVD 또는 ILD 방식을 이용하거나, 포토 마스크를 이용한 등방성 식각 공정을 통하여 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 일함수 조절막(170a)과 제2 일함수 조절막(171b)은 고유전율을 갖는 물질을 포함할 수 있다. 구체적으로, 제1 일함수 조절막(170a)과 제2 일함수 조절막(171b)은 동일한 물질로 형성될 수 있다. 예를 들어, 제1 일함수 조절막(170a)과 제2 일함수 조절막(171b)은 Ti, TiN, HfO, Ga, Ge 중 어느 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(170a)과 제2 일함수 조절막(171b)은 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 BaTiO3, SrTiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
제1 일함수 조절막(170a)과 제2 일함수 조절막(171b)의 두께가 다름으로 인하여, 제1 컨택(190a)과 제2 컨택(190b)의 일함수는 서로 달라질 수 있다. 제1 컨택(190a)의 일함수를 조절함으로써, 제1 트랜지스터(101a)와 제1 컨택(190a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(190a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(190b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다. 상기 제1 트랜지스터(101a)와 제2 트랜지스터(101b)는 서로 다른 도전형을 가질 수 있다. 예를 들어, 본 실시예에서, 제1 영역(I)은 예를 들어, P형 트랜지스터가 형성되는 PFET 영역일 수 있고, 제2 영역(II)은 예를 들어, N형 트랜지스터가 형성되는 NFET 영역일 수 있다. 이때, P형 트랜지스터와 N형 트랜지스터의 일함수는 서로 다를 수 있는 바, P형 트랜지스터와 연결된 컨택의 일함수와, N형 트랜지스터와 연결된 컨택의 일함수를 조절함으로써 반도체 장치의 동작 특성을 향상시킬 수 있다. 예를 들어, 서로 다른 일함수를 갖는 제1 컨택(190a) 및 제2 컨택(190b)을 이용하여, 제1 트랜지스터(101a) 및 제2 트랜지스터(101b)의 문턱전압을 동일하게 하거나, 각각의 트랜지스터가 사용자가 원하는 출력으로 동작하도록 제어할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 도 1을 참조하여 설명한 반도체 장치(1)와 실질적으로 동일하게 형성될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)의 제1 일함수 조절막(170a)은 상기 제1 컨택홀(167a) 내면에 컨포멀하게 형성될 수 있다. 제1 일함수 조절막(170a)은 제1 컨택홀(167a)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다.
마찬가지로, 제2 일함수 조절막(172b)은 상기 제2 컨택홀(167b) 내면에 컨포멀하게 형성될 수 있다. 제2 일함수 조절막(172b)은 제2 컨택홀(167b)의 양 측면 및 하면에 제2 두께(d2)로 형성될 수 있다. 제1 일함수 조절막(170a)의 제1 두께(d1)와 제2 일함수 조절막(172b)의 제2 두께(d2)는 서로 다르게 형성될 수 있다.
또한, 제2 일함수 조절막(172b)은 제1 일함수 조절막(170a)과 다른 물질을 포함하거나, 제1 일함수 조절막(170a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(170a)과 제2 일함수 조절막(172b)은 서로 다른 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(170a)에 포함된 메탈의 농도는 제2 일함수 조절막(172b)에 포함된 메탈의 농도와 다를 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(170a)과 제2 일함수 조절막(172b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(170a)과 제2 일함수 조절막(172b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(190a)과 제2 컨택(190b)의 일함수는 서로 달라질 수 있다. 제1 컨택(190a)의 일함수를 조절함으로써, 제1 컨택 플러그(159a)와 제1 컨택(190a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(190a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(190b)은 제2 컨택(190b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 4를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 도 1을 참조하여 설명한 반도체 장치(1)와 실질적으로 동일하게 형성될 수 있다.
본 발명의 제4 실시예에 따른 반도체 장치(4)의 제1 일함수 조절막(173a)은 상기 제1 컨택(191a)의 하부에만 형성될 수 있다. 제1 일함수 조절막(173a)은 제1 컨택홀(167a)이 노출시킨 제1 컨택 플러그(159a) 상에 제3 두께(d3)로 형성될 수 있다. 제3 도전층(183a)은 상기 제1 일함수 조절막(173a) 상에 배치되며, 상기 제1 컨택홀(167a)을 채우도록 형성될 수 있다.
마찬가지로, 제2 일함수 조절막(173b)은 상기 제2 컨택(191b)의 하부에만 형성될 수 있다. 제2 일함수 조절막(173b)은 제2 컨택홀(167b)이 노출시킨 제2 컨택 플러그(159b) 상에 제4 두께(d4)로 형성될 수 있다. 제4 도전층(183b)은 상기 제2 일함수 조절막(173b) 상에 배치되며, 상기 제2 컨택홀(167b)을 채우도록 형성될 수 있다.
제1 일함수 조절막(173a)의 제3 두께(d3)와 제2 일함수 조절막(173b)의 제4 두께(d4)는 서로 다르게 형성될 수 있다.
또한, 제2 일함수 조절막(173b)은 제1 일함수 조절막(173a)과 다른 물질을 포함하거나, 제1 일함수 조절막(173a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(173a)과 제2 일함수 조절막(173b)은 서로 동일한 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(173a)에 포함된 메탈의 농도는 제2 일함수 조절막(173b)에 포함된 메탈의 농도와 다를 수 있다. 반면, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(173a)과 제2 일함수 조절막(173b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(173a)과 제2 일함수 조절막(173b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(191a)과 제2 컨택(191b)의 일함수는 서로 달라질 수 있다. 제1 컨택(191a)의 일함수를 조절함으로써, 제1 트랜지스터(101a)와 제1 컨택(191a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(191a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(191b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 5를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 컨택 플러그와 컨택이 일체로 형성될 수 있다.
구체적으로, 층간 절연막(150, 160)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 포함할 수 있다. 층간 절연막(150, 160)은 반도체 기판(100) 상에 형성될 수 있고, 상기 트랜지스터들(101a, 101b)을 덮도록 형성될 수 있다. 이하에서는 제1 트랜지스터(101a)를 예를 들어 설명하도록 한다.
제1 트랜지스터(101a) 상에는 제1 컨택(192a)이 형성될 수 있다. 제1 컨택(192a)은 제1 컨택홀(168a), 제1 일함수 조절막(174a), 제1 도전층(184a)을 포함할 수 있다.
제1 컨택홀(168a)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 관통하도록 형성될 수 있다. 제1 컨택홀(168a)은 제1 트랜지스터(101a) 상에 형성될 수 있고, 제1 트랜지스터(101a)의 일부를 노출시킬 수 있다. 예를 들어, 제1 컨택홀(168a)은 제1 트랜지스터(101a)의 소오스 또는 드레인(130a)을 노출시킬 수 있다.
제1 컨택홀(168a)은 테이퍼진 형상으로 형성될 수 있다. 즉, 제1 컨택홀(168a)은 이중으로 된 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 컨택홀(168a)은 직사각형 형상으로 형성될 수 있다.
제1 일함수 조절막(174a)은 상기 제1 컨택홀(168a) 내면에 컨포멀하게 형성될 수 있다. 즉, 제1 일함수 조절막(174a)은 제1 컨택홀(168a)의 양 측면 및 하면에 제5 두께(d5)로 형성될 수 있다. 제1 도전층(184a)은 상기 제1 일함수 조절막(174a) 상에 배치되며, 상기 제1 컨택홀(168a)을 채우도록 형성될 수 있다.
마찬가지로, 제2 트랜지스터(101b) 상에는 제2 컨택(192b)이 형성될 수 있다. 제2 컨택(192b)은 제2 컨택홀(168b), 제2 일함수 조절막(174b), 제2 도전층(184b)을 포함할 수 있다.
제2 컨택홀(168b)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 관통하도록 형성될 수 있다. 제2 컨택홀(168b)은 제2 트랜지스터(101b) 상에 형성될 수 있고, 제2 트랜지스터(101b)의 일부를 노출시킬 수 있다. 예를 들어, 제2 컨택홀(168b)은 제2 트랜지스터(101b)의 소오스 또는 드레인(130b)을 노출시킬 수 있다.
제2 일함수 조절막(174b)은 상기 제2 컨택홀(168b) 내면에 컨포멀하게 형성될 수 있다. 즉, 제2 일함수 조절막(174b)은 제2 컨택홀(168b)의 양 측면 및 하면에 제6 두께(d6)로 형성될 수 있다. 제2 도전층(184b)은 상기 제2 일함수 조절막(174b) 상에 배치되며, 상기 제2 컨택홀(168b)을 채우도록 형성될 수 있다.
제1 일함수 조절막(174a)의 제5 두께(d5)와 제2 일함수 조절막(174b)의 제6 두께(d6)는 서로 다르게 형성될 수 있다.
또한, 제2 일함수 조절막(174b)은 제1 일함수 조절막(174a)과 다른 물질을 포함하거나, 제1 일함수 조절막(174a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(174a)과 제2 일함수 조절막(174b)은 서로 다른 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(174a)에 포함된 메탈의 농도는 제2 일함수 조절막(174b)에 포함된 메탈의 농도와 다를 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(174a)과 제2 일함수 조절막(174b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(174a)과 제2 일함수 조절막(174b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(192a)과 제2 컨택(192b)의 일함수는 서로 달라질 수 있다. 제1 컨택(192a)의 일함수를 조절함으로써, 제1 트랜지스터(101a)와 제1 컨택(192a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(192a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(192b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다.
도 6은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)의 제1 컨택(195a)은 제1 트랜지스터(101a)의 제1 게이트 전극(110a) 상에 형성될 수 있다. 제1 컨택(195a)의 하면은 상기 제1 게이트 전극(110a)과 접하거나, 전기적으로 연결될 수 있다.
구체적으로, 층간 절연막(150, 160)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 포함할 수 있다. 층간 절연막(150, 160)은 반도체 기판(100) 상에 형성될 수 있고, 상기 트랜지스터들(101a, 101b)을 덮도록 형성될 수 있다.
제1 트랜지스터(101a) 상에는 제1 컨택(195a)이 형성될 수 있다. 제1 컨택(195a)은 제1 컨택홀(169a), 제1 일함수 조절막(175a), 제1 도전층(185a)을 포함할 수 있다.
제1 컨택홀(169a)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 관통하도록 형성될 수 있다. 제1 컨택홀(169a)은 제1 트랜지스터(101a) 상에 형성될 수 있고, 제1 트랜지스터(101a)의 일부를 노출시킬 수 있다. 예를 들어, 제1 컨택홀(169a)은 제1 트랜지스터(101a)의 게이트 전극(110a)을 노출시킬 수 있다.
제1 컨택홀(169a)은 테이퍼진 형상으로 형성될 수 있다. 즉, 제1 컨택홀(169a)은 사다리꼴 또는 역 사다리꼴 형상으로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 제1 컨택홀(169a)은 직사각형 형상으로 형성될 수 있다.
제1 일함수 조절막(175a)은 상기 제1 컨택홀(169a) 내면에 컨포멀하게 형성될 수 있다. 즉, 제1 일함수 조절막(175a)은 제1 컨택홀(169a)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다. 제1 도전층(185a)은 상기 제1 일함수 조절막(175a) 상에 배치되며, 상기 제1 컨택홀(169a)을 채우도록 형성될 수 있다.
마찬가지로, 제2 트랜지스터(101b) 상에는 제2 컨택(195b)이 형성될 수 있다. 제2 컨택(195b)은 제2 컨택홀(169b), 제2 일함수 조절막(175b), 제2 도전층(185b)을 포함할 수 있다.
제2 컨택홀(169b)은 제1 층간 절연막(150)과 제2 층간 절연막(160)을 관통하도록 형성될 수 있다. 제2 컨택홀(169b)은 제2 트랜지스터(101b) 상에 형성될 수 있고, 제2 트랜지스터(101b)의 일부를 노출시킬 수 있다. 예를 들어, 제2 컨택홀(169b)은 제2 트랜지스터(101b)의 게이트 전극(110b)을 노출시킬 수 있다.
제2 일함수 조절막(175b)은 상기 제2 컨택홀(169b) 내면에 컨포멀하게 형성될 수 있다. 즉, 제2 일함수 조절막(175b)은 제2 컨택홀(169b)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다. 제2 도전층(185b)은 상기 제2 일함수 조절막(175b) 상에 배치되며, 상기 제2 컨택홀(169b)을 채우도록 형성될 수 있다.
제1 일함수 조절막(175a)은 제2 일함수 조절막(175b)과 동일한 두께를 가질 수 있다.
또한, 제2 일함수 조절막(175b)은 제1 일함수 조절막(175a)과 다른 물질을 포함하거나, 제1 일함수 조절막(175a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(175a)과 제2 일함수 조절막(175b)은 서로 같은 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(175a)에 포함된 메탈의 농도는 제2 일함수 조절막(175b)에 포함된 메탈의 농도와 다를 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(175a)과 제2 일함수 조절막(175b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(175a)과 제2 일함수 조절막(175b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(195a)과 제2 컨택(195b)의 일함수는 서로 달라질 수 있다. 제1 컨택(195a)의 일함수를 조절함으로써, 제1 트랜지스터(101a)의 게이트 전극(110a)과 제1 컨택(195a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(195a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(195b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다.
상기 제1 트랜지스터(101a)와 제2 트랜지스터(101b)는 서로 다른 도전형을 가질 수 있다. 예를 들어, 본 실시예에서, 제1 영역(I)은 예를 들어, P형 트랜지스터가 형성되는 PFET 영역일 수 있고, 제2 영역(II)은 예를 들어, N형 트랜지스터가 형성되는 NFET 영역일 수 있다. 이때, P형 트랜지스터와 N형 트랜지스터의 일함수는 서로 다를 수 있는 바, P형 트랜지스터와 연결된 컨택의 일함수와, N형 트랜지스터와 연결된 컨택의 일함수를 조절함으로써 반도체 장치의 동작 특성을 향상시킬 수 있다. 예를 들어, 서로 다른 일함수를 갖는 제1 컨택(195a) 및 제2 컨택(195b)을 이용하여, 제1 트랜지스터(101a) 및 제2 트랜지스터(101b)의 문턱 전압을 동일하게 하거나, 각각의 트랜지스터가 사용자가 원하는 출력으로 동작하도록 제어할 수 있다.
도 7은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 7을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 도 6을 참조하여 설명한 반도체 장치(6)와 실질적으로 동일하게 형성될 수 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)의 제1 일함수 조절막(176a)은 상기 제1 컨택홀(169a) 내면에 컨포멀하게 형성될 수 있다. 제1 일함수 조절막(176a)은 제1 컨택홀(169a)의 양 측면 및 하면에 제1 두께(d1)로 형성될 수 있다.
마찬가지로, 제2 일함수 조절막(176b)은 상기 제2 컨택홀(169b) 내면에 컨포멀하게 형성될 수 있다. 제2 일함수 조절막(176b)은 제2 컨택홀(169b)의 양 측면 및 하면에 제2 두께(d2)로 형성될 수 있다.
제1 일함수 조절막(176a)의 제1 두께(d1)와 제2 일함수 조절막(176b)의 제2 두께(d2)는 서로 다를 수 있다. 이러한 제1 일함수 조절막(176a)와 제2 일함수 조절막(176b)의 두께 차이는 PVD, CVD 또는 ILD 방식을 이용하거나, 포토마스크를 이용한 등방성 식각 공정을 통하여 형성할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)은 고유전율을 갖는 물질을 포함할 수 있다. 구체적으로, 제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)은 동일한 물질로 형성될 수 있다. 예를 들어, 제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)은 Ti, TiN, HfO, Ga, Ge 중 어느 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)은 HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 BaTiO3, SrTiO3를 포함하는 그룹에서 선택된 물질을 포함할 수 있다.
제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)의 두께가 다름으로 인하여, 제1 컨택(195a)과 제2 컨택(195b)의 일함수는 서로 달라질 수 있다. 제1 컨택(195a)의 일함수를 조절함으로써, 제1 트랜지스터(101a)의 게이트 전극(110a)과 제1 컨택(195a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(195a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(195b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다.
도 8은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 8을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)는 도 4를 참조하여 설명한 반도체 장치(4)와 실질적으로 동일하게 형성될 수 있다.
본 발명의 제8 실시예에 따른 반도체 장치(8)의 제1 일함수 조절막(176a)은 상기 제1 컨택(195a)의 양 측벽 및 하부에 형성될 수 있다. 구체적으로, 제1 일함수 조절막(176a)은 제1 컨택(195a)의 측벽 상에 컨포멀하게 형성될 수 있다. 또한, 제1 일함수 조절막(176a)은 제1 컨택(195a)의 하부에 제3 두께(d3)로 형성될 수 있다. 제1 일함수 조절막(176a)의 하부의 제3 두께(d3)는 제1 일함수 조절막(176a)의 측벽의 두께보다 두껍게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제3 도전층(186a)은 상기 제1 일함수 조절막(176a) 상에 배치되며, 상기 제1 컨택홀(167a)을 채우도록 형성될 수 있다.
마찬가지로, 제2 일함수 조절막(176b)은 상기 제2 컨택(195b)의 양 측벽 및 하부에 형성될 수 있다. 구체적으로, 제2 일함수 조절막(176b)은 제2 컨택(195b)의 측벽 상에 컨포멀하게 형성될 수 있다. 또한, 제2 일함수 조절막(176b)은 제2 컨택홀(167b)의 하부에 제4 두께(d4)로 형성될 수 있다. 제2 일함수 조절막(176b)의 하부의 제4 두께(d4)는 제2 일함수 조절막(176b)의 측벽의 두께보다 두껍게 형성될 수 있다. 제4 도전층(186b)은 상기 제2 일함수 조절막(176b) 상에 배치되며, 상기 제2 컨택홀(167b)을 채우도록 형성될 수 있다.
제1 일함수 조절막(176a)의 제3 두께(d3)와 제2 일함수 조절막(176b)의 제4 두께(d4)는 서로 다르게 형성될 수 있다.
또한, 제2 일함수 조절막(176b)은 제1 일함수 조절막(176a)과 다른 물질을 포함하거나, 제1 일함수 조절막(176a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)은 서로 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(176a)에 포함된 메탈의 농도는 제2 일함수 조절막(176b)에 포함된 메탈의 농도와 다를 수 있다. 반면, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(176a)과 제2 일함수 조절막(176b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(195a)과 제2 컨택(195b)의 일함수는 서로 달라질 수 있다. 제1 컨택(195a)의 일함수를 조절함으로써, 제1 트랜지스터(101a)와 제1 컨택(195a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(195a)과 전기적으로 연결된 제1 트랜지스터(101a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(101a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(195b)과 전기적으로 연결된 제2 트랜지스터(101b)의 일함수를 조절하고, 제2 트랜지스터(101b)의 동작 특성을 제어할 수 있다.
도 9는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 9를 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 도 3을 참조하여 설명한 반도체 장치(3)와 실질적으로 동일하게 형성될 수 있다.
반도체 장치(9)의 제2 트랜지스터(101b)는 상승된 소오스 또는 드레인(135b)(elevated souce or drain)을 포함할 수 있다. 상승된 소오스 또는 드레인(135b)은 제2 게이트 전극(110b)의 양 측에 형성될 수 있다. 상승된 소오스 또는 드레인(135b)의 상부는 스페이서(120b)의 측면에 접할 수 있다.
구체적으로, 상승된 소오스 또는 드레인(135b)은 트렌치(132b)를 포함할 수 있다. 트렌치(132b)는 도핑 영역(131b) 내에 형성되고, 트렌치(132b)의 하면은 제2 게이트 전극(110b)의 하면보다 낮게 형성될 수 있다. 트렌치(132b)의 일부는 스페이서(120b)의 하부에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
에피층(133b)은 제2 트랜지스터(101b)의 동작 특성을 향상시키는 역할을 할 수 있다. 예를 들어, 제2 트랜지스터(101b)가 NMOS 트랜지스터인 경우, 에피층(133b)은 채널에 인장 스트레스를 인가하기 위한 예를 들어, SiC과 같은 물질을 포함할 수 있다. 한편, 예를 들어, 제2 트랜지스터(101b)가 PMOS 트랜지스터인 경우, 에피층(133b)은 채널에 압축 스트레스를 인가하기 위한 예를 들어, SiGe과 같은 물질을 포함할 수 있다. 에피층(133b)은 트렌치(132b) 내에서 도핑 영역(131b) 상에 형성될 수 있다. 상기 에피층(133b)의 상면은 제2 게이트 전극(110b)의 하면보다 높게 형성될 수 있다.
금속합금층(134b)은 상기 에피층(133b) 상에 형성될 수 있다. 금속합금층(134b)은 제2 게이트 전극(110b) 상에는 형성되지 않을 수 있다. 금속합금층(134b)은 예를 들어, 실리사이드를 포함할 수 있다. 금속합금층(134b)은 상승된 소오스 또는 드레인(135b) 상에 도금(plating) 방식으로 금속층을 형성하고, 열처리하여 상승된 소오스 또는 드레인(135b)과 금속층을 반응시켜 실리사이드를 형성함으로써 완성될 수 있다. 도금 방식을 이용하기 때문에, 금속합금층(134b)은 상승된 소오스 또는 드레인(135b)의 형상에 무관하게 형성될 수 있다. 금속층의 종류에 따라서, 무전해 도금(electroless plating) 또는 전해 도금(electro-plating)을 이용할 수 있다.
금속합금층(134b)은 제2 컨택 플러그(159b)의 하부에 위치하며, 제2 컨택 플러그(159b)의 하면과 접하도록 형성될 수 있다. 금속합금층(134b)은 제2 컨택 플러그(159b)와 에피층(133b) 간의 전자 이동도를 향상시킬 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 상기 금속합금층(134b)은 생략될 수 있다.
도 10은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 10을 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)는 도 9을 참조하여 설명한 반도체 장치(9)와 실질적으로 동일하게 형성될 수 있다.
다만, 반도체 장치(9)의 제1 트랜지스터(101a)도 상승된 소오스 또는 드레인(135a)을 포함할 수 있다. 상승된 소오스 또는 드레인(135a)은 트렌치(132a), 에피층(133a), 금속합금층(134a)을 포함할 수 있다. 제1 트랜지스터(101a)의 상승된 소오스 또는 드레인(135a)은 도 9를 참조하여 설명한 제2 트랜지스터(101b)의 상승된 소오스 또는 드레인(135b)과 실질적으로 동일하게 형성될 수 있다.
제1 트랜지스터(101a)와 제2 트랜지스터(101b)는 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 영역(I)은 예를 들어, P형 트랜지스터가 형성되는 PFET 영역일 수 있고, 제2 영역(II)은 예를 들어, N형 트랜지스터가 형성되는 NFET 영역일 수 있다. 이에 따라, 제1 트랜지스터(101a)의 에피층(133a)은 채널에 압축 스트레스를 인가하기 위한 예를 들어, SiGe과 같은 물질을 포함할 수 있고, 제2 트랜지스터(101b)의 에피층(133b)은 채널에 인장 스트레스를 인가하기 위한 예를 들어, SiC과 같은 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 11은 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 11을 참조하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)는 기판(100), 소자 분리막(202), 제1 트랜지스터(201a), 제2 트랜지스터(201b), 제1 컨택 플러그(259a), 제2 컨택 플러그(259b), 제1 컨택(290a), 제2 컨택(290b), 층간 절연막(240, 250, 260)을 포함한다. 상기 제1 및 제2 트랜지스터(201a, 201b)는 BCAT 트랜지스터(201)를 포함할 수 있다. 이하에서는 제1 트랜지스터(201a)를 예를 들어 설명하도록 한다.
소자 분리막(202)은 기판(100) 내에 형성되어, 단위 액티브 영역(미도시)을 정의한다. 소자 분리막(202)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(202)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
트랜지스터(201a)는 게이트 구조체(205a), 소오스 또는 드레인(230a)을 포함한다. 게이트 구조체(205a)는 트렌치(206a), 게이트 절연막(207a), 게이트 전극(210a), 캡핑막(215a)을 포함할 수 있다.
트렌치(206a)는 기판(100) 내에 형성된다. 트렌치(206a)의 형상은 여러 가지일 수 있다. 예를 들어, 트렌치(206a)는 도시된 것처럼, 바닥면과 측벽의 연결 부분이 둥근 형상일 수 있다. 또는, 트렌치(206a)는 측벽이 일정한 각도를 가지고 기울어진 형상일 수도 있다.
게이트 절연막(207a)은 상기 트랜치를 따라 컨포멀하게 형서될 수 있다. 게이트 절연막(207a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 포함하거나, 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함하여 사용할 수 있으나, 이에 제한되지 않는다.
게이트 전극(210a)은 게이트 절연막(207a)이 형성된 트렌치(206a)의 적어도 일부를 매립하여 형성될 수 있다. 게이트 전극(210a)은 리세스된 형태일 수 있다. 즉, 게이트 전극(210a)의 상면은 각각 기판(100)의 상면(표면)보다 낮을 수 있다. 게이트 전극(210a)은 도전성 물질, 예를 들어, 금속, 폴리실리콘 등을 포함할 수 있으나, 이에 한정되는 것은 아니다.
캡핑막(215a)은 게이트 전극(210a)이 형성된 트렌치(206a)의 나머지를 매립하여 형성될 수 있다. 캡핑막(215a)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
소오스 또는 드레인(230a)은 게이트 구조체(205a) 사이 또는 게이트 구조체(205a)와 소자 분리막(202) 사이에 형성될 수 있다.
제1 컨택 플러그(259a)는 제1 컨택 플러그(259a)는 제1 트렌치(257a), 제1 베리어 메탈(251a), 제1 도전층(255a)을 포함할 수 있다. 마찬가지로, 제2 컨택 플러그(259b)는 제2 트렌치(257b), 제2 베리어 메탈(251b), 제2 도전층(255b)을 포함할 수 있다.
또한, 제1 컨택 플러그(259a) 상에는 제1 컨택(290a)이 형성될 수 있다. 제1 컨택(290a)은 제1 컨택홀(267a), 제1 일함수 조절막(270a), 제3 도전층(280a)을 포함할 수 있다. 제2 컨택 플러그(259b) 상에는 제2 컨택(290b)이 형성될 수 있다. 제2 컨택(290b)은 제2 컨택홀(267a), 제2 일함수 조절막(270b), 제4 도전층(280b)을 포함할 수 있다.
상기 제1 및 제2 컨택 플러그(259a, 259b)와 제1 및 제2 컨택(290a, 290b)은 도 1을 참조하여 설명한 반도체 장치(1)의 제1 및 제2 컨택 플러그(159a, 159b)와 제1 및 제2 컨택(190a, 190b)과 실질적으로 동일하게 형성될 수 있다. 즉, 제1 일함수 조절막(270a)과 제2 일함수 조절막(270b)의 두께(d1)는 동일할 수 있다. 또한, 제2 일함수 조절막(270b)은 제1 일함수 조절막(270a)과 다른 물질을 포함하거나, 제1 일함수 조절막(270a)과 다른 농도의 물질을 포함할 수 있다.
도 11에는 컨택 플러그(259a)가 소오스 또는 드레인(230a)에 전기적으로 연결되는 것을 나타내었으나, 본 발명이 이에 한정되는 것은 아니고, 컨택 플러그(259a)는 게이트 전극(205a) 상에도 동일한 형상 및 방식으로 형성될 수 있다. 이를 통해, 제1 및 제2 컨택(290a, 290b)은 게이트 전극(205a)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 12는 본 발명의 제12 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 12를 참조하면, 본 발명의 제12 실시예에 따른 반도체 장치(12)는 도 11을 참조하여 설명한 반도체 장치(11)와 실질적으로 동일하게 형성될 수 있다.
또한, 상기 제1 및 제2 컨택 플러그(259a, 259b)와 제1 및 제2 컨택(290a, 290b)은 도 2를 참조하여 설명한 반도체 장치(2)의 제1 및 제2 컨택 플러그(159a, 159b)와 제1 및 제2 컨택(190a, 190b)과 실질적으로 동일하게 형성될 수 있다. 즉, 제1 일함수 조절막(270a)과 제2 일함수 조절막(271b)은 동일한 물질로 형성될 수 있다. 또한, 제1 일함수 조절막(270a)과 제2 일함수 조절막(271b)의 두께가 다름으로 인하여, 제1 컨택(290a)과 제2 컨택(290b)의 일함수는 서로 달라질 수 있다.
도 13은 본 발명의 제13 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 13을 참조하면, 본 발명의 제13 실시예에 따른 반도체 장치(13)는 도 11을 참조하여 설명한 반도체 장치(11)와 실질적으로 동일하게 형성될 수 있다.
또한, 상기 제1 및 제2 컨택 플러그(259a, 259b)와 제1 및 제2 컨택(290a, 290b)은 도 3을 참조하여 설명한 반도체 장치(3)의 제1 및 제2 컨택 플러그(159a, 159b)와 제1 및 제2 컨택(190a, 190b)과 실질적으로 동일하게 형성될 수 있다. 즉, 제1 일함수 조절막(270a)의 제1 두께(d1)와 제2 일함수 조절막(272b)의 제2 두께(d2)는 서로 다르게 형성될 수 있다. 또한, 제2 일함수 조절막(272b)은 제1 일함수 조절막(270a)과 다른 물질을 포함하거나, 제1 일함수 조절막(270a)과 다른 농도의 물질을 포함할 수 있다.
추가적으로, 복수의 게이트 구조체(205a, 205b) 사이에 형성되는 채널 상에는 비트 라인 컨택홀이 배치될 수 있다. 비트 라인 컨택홀(247a, 247b)은 제1 층간 절연막(240) 내에 형성될 수 있다.
비트 라인 컨택홀(241a)은 제1 트랜지스터(201a) 상에 배치되는 제1 비트 라인 컨택홀(247a)과 제2 트랜지스터(201b) 상에 배치되는 제2 비트 라인 컨택홀(247b)을 포함할 수 있다.
제1 비트 라인 컨택홀의 양 측면 및 하면에는 제3 두께(d3)로 제3 일함수 조절막(241a)이 형성될 수 있다 또한, 제3 일함수 조절막(241a) 상에는 제3 도전층(242a)이 형성될 수 있다.
마찬가지로, 제2 비트 라인 컨택홀의 양 측면 및 하면에는 제4 두께(d4)로 제4 일함수 조절막(241b)이 형성될 수 있다 또한, 제4 일함수 조절막(241b) 상에는 제4 도전층(242b)이 형성될 수 있다.
상기 제3 일함수 조절막(241a)과 상기 제4 일함수 조절막(241b)은 앞에서 설명한 다른 일함수 조절막과의 관계와 유사하게, 서로 다른 두께를 갖거나, 서로 다른 물질을 포함하거나, 서로 다른 농도의 메탈을 포함할 수 있다.
도 14는 본 발명의 제14 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 14를 참조하면, 반도체 장치(20)는 기판(100), 핀(F1, F2), 게이트 전극(310a, 310b), 상승된(elevated) 소오스 또는 드레인(330a, 330b), 컨택(390a, 390b), 소자 분리막(302) 등을 포함할 수 있다. 구체적으로, 반도체 장치(20)는 다중 게이트 구조(예를 들어, FinFET, GAA(Gate All around) 구조)를 포함할 수 있다.
구체적으로, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 도면에 명확하게 도시하지는 않았으나, 기판(100) 상에는 제1 액티브 영역(미도시) 및 제2 액티브 영역(미도시)이 정의될 수 있다.
기판은 제1 영역(I)과 제2 영역(II)을 포함할 수 있다. 제1 트랜지스터(301a)는 반도체 기판(100)의 제1 영역(I)에 형성될 수 있고, 제2 트랜지스터(301b)는 반도체 기판(100)의 제2 영역(II)에 형성될 수 있다. 제1 트랜지스터(301a)와 제2 트랜지스터(301b)는 서로 다른 도전형을 가질 수 있다. 제1 트랜지스터(301a)와 제2 트랜지스터(301b)는 실질적으로 동일하게 형성될 수 있다. 이하에서는, 제1 트랜지스터(301a)를 기준으로 예를 들어 설명하도록 한다.
제1 핀(F1)은 제2 방향(Y)을 따라서 길게 연장될 수 있다. 제1 핀(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(302)은 제1 핀(F1)의 측면을 덮을 수 있다. 도면에 명확하게 도시하지는 않았으나, 제1 액티브 영역(미도시)은 제1 핀(F1)을 포함할 수 있다.
게이트 전극(310a)은 제1 핀(F1) 상에, 제1 핀(F1)과 교차하도록 형성될 수 있다. 게이트 전극(310a)은 X축 방향으로 연장될 수 있다.
게이트 전극(310a)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(310a)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(310a)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(310a)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(325a)은 제1 및 제2 핀(F1, F2)과 게이트 전극(310a) 사이에 형성될 수 있다. 게이트 절연막(325a)은 제1 및 제2 핀(F1, F2)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(325a)은 게이트 전극(310a)과 소자 분리막(302) 사이에 배치될 수 있다. 이러한 게이트 절연막(325a)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(325a)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
스페이서(320a)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
상승된 소오스 또는 드레인(330a)은 게이트 전극(310a)의 양측에, 제1 및 제2 핀(F1, F2) 상에 형성될 수 있다. 상승된 소오스 또는 드레인(330a)은 스페이서(320a) 및 제1 및 제2 핀(F1, F2)의 측면 상에 접할 수 있다.
한편, 상승된 소오스 또는 드레인(330a)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스 또는 드레인(330a)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
본 발명의 실시예에 따른 제1 트랜지스터(301a)가 PMOS 트랜지스터인 경우, 상승된 소오스 또는 드레인(330a)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 및 제2 핀(F1, F2)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 제1 트랜지스터(301a)가 NMOS 트랜지스터인 경우, 상승된 소오스 또는 드레인(330a)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 상승된 소오스 또는 드레인(330a)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
컨택(390a)은 배선과 상승된 소오스 또는 드레인(330a)을 전기적으로 연결한다. 컨택(390a)은 예를 들어, Al, Cu, W 등이 사용될 수 있으나 이에 한정되지 않는다. 컨택(390a)은 제2 층간 절연막(350)과 제2 층간 절연막(360)을 관통하여 형성될 수 있으나, 이에 한정되지 않는다. 도면에는 명확하게 도시하지 않았으나, 컨택(390a)는 상승된 소오스 또는 드레인(330a) 또는 게이트 전극(310a)에 연결될 수 있다. 이에 대한 자세한 설명은 도 15 내지 도 17를 참조하여 후술하도록 한다.
도 15는 본 발명의 제15 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 16은 도 15의 A-A선 및 B-B선을 따라 절단한 단면도이다. 도 17은 도 15의 C-C선 및 D-D선을 따라 절단한 단면도이다.
도 15 및 도 16을 참조하면, 도 16은 제1 및 제2 트랜지스터(301a, 301b)를 Y축 방향으로 자른 단면을 나타낸다. 제1 층간 절연막(340)의 상면은 게이트 전극(310a)의 상면과 나란히 형성될 수 있다. 예를 들어, 평탄화 공정(예를 들어, CMP 공정)을 통해서 제1 층간 절연막(340)과 게이트 전극(310a)의 상면이 나란해 질 수 있다. 제2 층간 절연막(350)은 게이트 전극(310a)를 덮도록 형성될 수 있다. 게이트 전극(310a) 측벽에는 제1 스페이서(320a)가 형성된다. 여기서, 제2 스페이서(320a)는 제1 스페이서(320a)의 측면을 따라서 형성될 수 있다. 즉, 제2 스페이서(320a)는 L자형이 아니라, I자형으로 형성될 수 있다.
제1 컨택 플러그(359a)는 제1 트렌치(357a), 제1 베리어 메탈(351a), 제1 도전층(380a)을 포함할 수 있다. 마찬가지로, 제2 컨택 플러그(359b)는 제2 트렌치(357b), 제2 베리어 메탈(351b), 제2 도전층을 포함할 수 있다.
또한, 제1 컨택 플러그(359a) 상에는 제1 컨택(390a)이 형성될 수 있다. 제1 컨택(390a)은 제1 컨택홀(367a), 제1 일함수 조절막(370a), 제3 도전층(380a)을 포함할 수 있다. 제2 컨택 플러그(359b) 상에는 제2 컨택(390b)이 형성될 수 있다. 제2 컨택(390b)은 제2 컨택홀(367b), 제2 일함수 조절막(370b), 제4 도전층(380b)을 포함할 수 있다.
상기 제1 및 제2 컨택 플러그(359a, 359b)와 제1 및 제2 컨택(390a, 390b)은 도 1을 참조하여 설명한 반도체 장치(1)의 제1 및 제2 컨택 플러그(159a, 159b)와 제1 및 제2 컨택(190a, 190b)과 실질적으로 동일하게 형성될 수 있다. 즉, 제1 일함수 조절막(370a)의 제1 두께(d1)와 제2 일함수 조절막(370b)의 제2 두께(d2)는 서로 다르게 형성될 수 있다.
또한, 제2 일함수 조절막(370b)은 제1 일함수 조절막(370a)과 다른 물질을 포함하거나, 제1 일함수 조절막(370a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(370a)과 제2 일함수 조절막(370b)은 서로 동일한 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(370a)에 포함된 메탈의 농도는 제2 일함수 조절막(370b)에 포함된 메탈의 농도와 다를 수 있다. 반면, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(370a)과 제2 일함수 조절막(370b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(370a)과 제2 일함수 조절막(370b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(390a)과 제2 컨택(390b)의 일함수는 서로 달라질 수 있다. 제1 컨택(390a)의 일함수를 조절함으로써, 제1 트랜지스터(301a)와 제1 컨택(390a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(390a)과 전기적으로 연결된 제1 트랜지스터(301a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(301a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(390b)과 전기적으로 연결된 제2 트랜지스터(301b)의 일함수를 조절하고, 제2 트랜지스터(301b)의 동작 특성을 제어할 수 있다.
도 15 및 도 17을 참조하면, 도 17는 제1 트랜지스터(301a) 및 제2 트랜지스터(301b)를 X축 방향으로 자른 단면을 나타낸다.
제1 컨택(395a)은 제1 트랜지스터(301a)의 제1 게이트 전극(310a) 상에 형성될 수 있다. 제1 컨택(395a)의 하면은 상기 제1 게이트 전극(310a)과 접하거나, 전기적으로 연결될 수 있다.
제1 트랜지스터(301a) 상에는 제1 컨택(395a)이 형성될 수 있다. 제1 컨택(395a)은 제1 컨택홀(369a), 제1 일함수 조절막(375a), 제1 도전층(385a)을 포함할 수 있다.
제1 컨택홀(369a)은 제2 층간 절연막(350)과 제3 층간 절연막(360)을 관통하도록 형성될 수 있다. 제1 컨택홀(369a)은 제1 트랜지스터(301a) 상에 형성될 수 있고, 제1 트랜지스터(301a)의 일부를 노출시킬 수 있다. 예를 들어, 제1 컨택홀(369a)은 제1 트랜지스터(301a)의 게이트 전극(310a)을 노출시킬 수 있다.
제1 일함수 조절막(375a)은 상기 제1 컨택홀(369a) 내면에 컨포멀하게 형성될 수 있다. 즉, 제1 일함수 조절막(375a)은 제1 컨택홀(369a)의 양 측면 및 하면에 제3 두께(d3)로 형성될 수 있다. 제1 도전층(385a)은 상기 제1 일함수 조절막(375a) 상에 배치되며, 상기 제1 컨택홀(369a)을 채우도록 형성될 수 있다.
마찬가지로, 제2 트랜지스터(301b) 상에는 제2 컨택(395b)이 형성될 수 있다. 제2 컨택(395b)은 제2 컨택홀(369b), 제2 일함수 조절막(375b), 제2 도전층(385b)을 포함할 수 있다.
제2 컨택홀(369b)은 제2 층간 절연막과 제3 층간 절연막을 관통하도록 형성될 수 있다. 제2 컨택홀(369b)은 제2 트랜지스터(301b) 상에 형성될 수 있고, 제2 트랜지스터(301b)의 일부를 노출시킬 수 있다. 예를 들어, 제2 컨택홀(369b)은 제2 트랜지스터(301b)의 게이트 전극(310b)을 노출시킬 수 있다.
제2 일함수 조절막(375b)은 상기 제2 컨택홀(369b) 내면에 컨포멀하게 형성될 수 있다. 즉, 제2 일함수 조절막(375b)은 제2 컨택홀(369b)의 양 측면 및 하면에 제4 두께(d4)로 형성될 수 있다. 제2 도전층(385b)은 상기 제2 일함수 조절막(375b) 상에 배치되며, 상기 제2 컨택홀(369b)을 채우도록 형성될 수 있다.
제1 일함수 조절막(375a)의 제3 두께(d3)와 제2 일함수 조절막(375b)의 제4 두께(d4)는 동일하거나 서로 다를 수 있다.
또한, 제2 일함수 조절막(375b)은 제1 일함수 조절막(375a)과 다른 물질을 포함하거나, 제1 일함수 조절막(375a)과 다른 농도의 물질을 포함할 수 있다. 예를 들어, 제1 일함수 조절막(375a)과 제2 일함수 조절막(375b)은 서로 같은 두께로 형성되고, 서로 동일한 메탈을 포함하되, 제1 일함수 조절막(375a)에 포함된 메탈의 농도는 제2 일함수 조절막(375b)에 포함된 메탈의 농도와 다를 수 있다. 또한, 본 발명의 몇몇 실시예에서, 제1 일함수 조절막(375a)과 제2 일함수 조절막(375b)은 서로 다른 물질로 구성됨으로써, 서로 다른 일함수를 가질 수 있다.
제1 일함수 조절막(375a)과 제2 일함수 조절막(375b)의 두께, 구성 물질 및 구성 물질 포함 농도가 다름으로 인하여, 제1 컨택(395a)과 제2 컨택(395b)의 일함수는 서로 달라질 수 있다. 제1 컨택(395a)의 일함수를 조절함으로써, 제1 트랜지스터(301a)의 게이트 전극과 제1 컨택(395a) 사이의 컨택 저항을 조절할 수 있다. 이를 통해, 제1 컨택(395a)과 전기적으로 연결된 제1 트랜지스터(301a)의 동작 일함수를 조절 할 수 있고, 제1 트랜지스터(301a)의 동작 특성을 제어할 수 있다. 이와 마찬가지로, 제2 컨택(395b)과 전기적으로 연결된 제2 트랜지스터(301b)의 일함수를 조절하고, 제2 트랜지스터(301b)의 동작 특성을 제어할 수 있다.
도면에 명확하게 도시하지는 않았으나, 도 16과 설명한 제1 및 제2 트랜지스터(301b)의 소오스 또는 드레인과 전기적으로 연결되는 제1 및 제2 컨택(395b)과, 도 17에서 설명한 제1 및 제2 트랜지스터(301b)의 게이트 전극과 전기적으로 연결되는 제1 및 제2 컨택(395b)은 동시에 또는, 각각 개별적으로 구현될 수 있다.
다음 도 18 및 도 19를 참조하여, 본 발명의 제16 및 제17 실시예에 따른 반도체 장치에 대해 설명한다.
도 18은 본 발명의 제16 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 19는 본 발명의 제17 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과의 차이점을 위주로 설명하도록 한다.
먼저, 도 18을 참조하면, 본 발명의 제16 실시예에 따른 반도체 장치(24)는 로직 영역(410)과 SRAM 형성 영역(420)을 포함할 수 있다. 로직 영역(410)에는 제1 트랜지스터(411)가 배치되고, SRAM 형성 영역(420)에는 제2 트랜지스터(421)가 배치될 수 있다.
다음, 도 19를 참조하면, 본 발명의 제17 실시예에 따른 반도체 장치(25)는 로직 영역(410)을 포함하되, 로직 영역(410) 내에는 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제3 및 제4 트랜지스터(412, 422)가 배치될 수도 있다.
여기서, 제1 트랜지스터(411)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 어느 하나이고, 제2 트랜지스터(421)는 전술한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 다른 하나일 수 있다. 예를 들어, 제1 트랜지스터(411)는 도 1의 반도체 장치(1)이고, 제2 트랜지스터(421)는 도 2의 반도체 장치(2)일 수 있다.
한편, 제3 트랜지스터(412)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 어느 하나이고, 제4 트랜지스터(422)도 전술한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 다른 하나일 수 있다.
도 18에서는, 예시적으로 로직 영역(410)과 SRAM형성 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 무선 통신 디바이스를 도시한 블록도이다.
도 20을 참조하면, 디바이스(900)는, 셀룰러 전화기, 스마트폰 단말기, 핸드셋, 개인 휴대 정보 단말기(PDA), 랩탑 컴퓨터, 비디오 게임 유닛 또는 기타 다른 디바이스일 수도 있다. 디바이스(900)는, 코드 분할 다중 액세스(CDMA), 이동 통신을 위한 글로벌시스템(GSM) 과 같은 시분할 다중 액세스(TDMA), 또는 기타 다른 무선 통신 표준을 사용할 수도 있다.
디바이스(900)는 수신 경로 및 송신 경로를 통해 양-방향 통신을 제공할 수 있다. 수신 경로 상에서 하나 이상의 기지국들에 의해 송신된 신호들은 안테나(911)에 의해 수신될 수도 있고 수신기(RCVR, 913)에 제공될 수도 있다. 수신기(913)는 수신 신호를 컨디셔닝 및 디지털화하고, 추가적인 프로세싱을 위해 디지털 섹션(920)에 샘플들을 제공할 수 있다. 송신 경로 상에서, 송신기(TMTR, 915)는 디지털 섹션(920)으로부터 송신된 데이터를 수신하고, 그 데이터를 프로세싱 및 컨디셔닝하고, 변조된 신호를 생성하며, 그 변조된 신호는 안테나(911)를 통해 하나 이상의 기지국들로 송신될 수 있다.
디지털 섹션(920)은 하나 이상의 디지털 신호 프로세서(DSP), 마이크로-프로세서, 감소된 명령 세트 컴퓨터(RISC) 등으로 구현될 수 있다. 또한, 디지털 섹션(920)은 하나 이상의 주문형 집적 회로 (ASIC) 또는 기타 다른 타입의 집적 회로(IC) 상에서 제조될 수도 있다.
디지털 섹션(920)은, 예를 들어, 모뎀 프로세서(934), 비디오 프로세서 (922), 애플리케이션 프로세서(924), 디스플레이 프로세서(928), 제어기/멀티코어 프로세서(926), 센트럴 프로세싱 유닛(930), 및 외부 버스 인터페이스(EBI, 932)와 같은 다양한 프로세싱 및 인터페이스 유닛들을 포함할 수 있다.
비디오 프로세서(922)는 그래픽 애플리케이션들에 대한 프로세싱을 수행할 수 있다. 일반적으로, 비디오 프로세서(922)는 임의의 세트의 그래픽 동작들에 대한 임의의 수의 프로세싱 유닛들 또는 모듈들을 포함할 수 있다. 비디오 프로세서(922)의 특정 부분은 펌웨어 및/또는 소프트웨어로 구현될 수도 있다. 예를 들어, 제어 유닛은 앞서 설명한 기능들을 수행하는 펌웨어 및/또는 소프트웨어 모듈들(예를 들어, 절차, 함수 등)로 구현될 수 있다. 펌웨어 및/또는 소프트웨어 코드들은 메모리에 저장될 수도 있고, 프로세서(예를 들어, 멀티-코어 프로세서(926))에 의해 실행될 수도 있다. 메모리는 프로세서 내에 구현될 수 있거나 프로세서 외부에 구현될 수도 있다.
비디오 프로세서(922)는 오픈 그래픽 라이브러리(OpenGL), Direct3D 등과 같은 소프트웨어 인터페이스를 구현할 수 있다. 센트럴 프로세싱 유닛(930)은 비디오 프로세서(922)와 함께 일련의 그래픽 처리 동작들을 수행할 수 있다. 제어기/멀티코어 프로세서(926)는 적어도 두 개의 코어를 포함하여 제어기/멀티코어 프로세서(926)가 처리해야하는 워크로드에 따라서 두 개의 코어에 워크로드를 배당하여 동시에 해당하는 워크로드를 처리할 수 있다.
비록 도면에서는 애플리케이션 프로세서(924)를 디지털 섹션(920)에 포함된 하나의 구성요소로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 디지털 섹션(920)은 하나의 애플리케이션 프로세서(924) 또는 애플리캐이션 칩으로 통합되어 구현될 수도 있다.
모뎀 프로세서(934)는 수신기(913) 및 송신기(915)와 디지털 섹션(920) 사이의 데이터 전달 과정에서 필요한 연산을 수행할 수 있다. 디스플레이 프로세서(928)는 디스플레이(910)를 구동시키는데 필요한 연산을 수행할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 는 도시된 프로세서들(922, 924, 926, 928, 930, 934)의 연산에 이용되는 캐쉬 메모리 또는 버퍼 메모리 등으로 사용될 수 있다.
다음 도 21을 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템에 대해 설명하도록 한다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 컴퓨팅 시스템을 도시한 블록도이다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(1000)은 센트럴 프로세싱 유닛(CPU, 1002), 시스템 메모리(system memory, 1004), 그래픽 시스템(1010), 디스플레이 장치(1006)를 포함한다.
센트럴 프로세싱 유닛(1002)은 컴퓨팅 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 시스템 메모리(1004)는 데이터를 저장하도록 구성될 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)에 의해 처리되는 데이터를 저장할 수 있다. 시스템 메모리(1004)는 센트럴 프로세싱 유닛(1002)의 동작 메모리로서 역할을 수행할 수 있다. 시스템 메모리(1004)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 어느 하나는 이러한 시스템 메모리(1004)의 구성 요소로 채용될 수 있다.
그래픽 시스템(1010)은 그래픽 프로세싱 유닛(1011; GPU), 그래픽 메모리(1012; graphic memory), 디스플레이 컨트롤러(1013; display controller), 그래픽 인터페이스(1014; graphic interface), 그래픽 메모리 컨트롤러(1015; graphic memory controller)를 포함할 수 있다.
그래픽 프로세싱 유닛(1011)은 컴퓨팅 시스템(1000)에 필요한 그래픽 연산 처리를 수행할 수 있다. 구체적으로, 그래픽 프로세싱 유닛(1011)은 적어도 하나의 버텍스들로 구성되는 프리미티브를 조립하고, 조립된 프리미티브들을 이용하여 렌더링을 수행할 수 있다.
그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)에 의해 처리되는 그래픽 데이터를 저장하거나, 그래픽 프로세싱 유닛(1011)에 제공되는 그래픽 데이터를 저장할 수 있다. 또는, 그래픽 메모리(1012)는 그래픽 프로세싱 유닛(1011)의 동작 메모리로서 역할을 수행할 수 있다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 어느 하나는 이러한 그래픽 메모리(1012)의 구성 요소로 채용될 수 있다.
디스플레이 컨트롤러(1013)는 렌더링된 이미지 프레임이 디스플레이될 수 있도록, 디스플레이 장치(1006)를 제어할 수 있다.
그래픽 인터페이스(1014)는 센트럴 프로세싱 유닛(1002)과 그래픽 프로세싱 유닛(1011) 사이를 인터페이싱하고, 그래픽 메모리 컨트롤러(1015)는 시스템 메모리(1004)와 그래픽 프로세싱 유닛(1011) 사이에서 메모리 액세스를 제공할 수 있다.
도 21에는 명확하게 도시하지 않았으나, 컴퓨팅 시스템(1000)은 버튼, 터치 스크린, 마이크와 같은 하나 이상의 입력 장치, 및/또는 스피커와 같은 하나 이상의 출력 장치를 더 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 유선 또는 무선으로 외부 장치와 데이터를 교환하기 위한 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 예를 들어, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
실시예에 따라, 컴퓨팅 시스템(1000)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 데스크톱(Desktop), 노트북(Notebook), 태블릿(Tablet) 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
다음 도 22를 참조하여, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템에 대해 설명하도록 한다.
도 22는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 어느 하나가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 어느 하나는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23 내지 도 25는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 23은 태블릿 PC(1200)을 도시한 도면이고, 도 24은 노트북(1300)을 도시한 도면이며, 도 25은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~7, 10~12, 20) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110a, 110b : 게이트 전극
120a, 120b: 스페이서 130a, 130b: 소오스 또는 드레인
159a, 159b: 컨택 플러그 190a, 190b: 컨택

Claims (10)

  1. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역과 상기 제2 영역 상에 각각 형성된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 상에 형성된 제1 컨택;
    상기 제2 트랜지스터 상에 형성된 제2 컨택;
    상기 제1 컨택과 상기 제1 트랜지스터 사이에 위치하는, 상기 제1 트랜지스터 상의 제1 컨택 플러그; 및
    상기 제2 컨택과 상기 제2 트랜지스터 사이에 위치하는, 상기 제2 트랜지스터 상의 제2 컨택 플러그를 포함하되,
    상기 제1 컨택은 제1 두께의 제1 일함수 조절막과, 상기 제1 일함수 조절막 상에 형성되는 제1 도전층을 포함하고,
    상기 제1 일함수 조절막은 제1 컨택홀의 측벽 및 하면에 단일층으로 상기 제1 트랜지스터 상의제1 층간 절연막 내에 형성되고,상기 제2 컨택은 상기 제1 두께와 다른 제2 두께의 제2 일함수 조절막과, 상기 제2 일함수 조절막 상에 형성되는 제2 도전층을 포함하고,
    상기 제2 일함수 조절막은 제2 컨택홀의 측벽 및 하면에 단일층으로 상기 제2 트랜지스터 상의제1 층간 절연막 내에 형성되고,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 상기 제1 컨택 플러그와 상기 제2 컨택 플러그의 상면에 각각 직접 접촉하고,
    상기 제1 컨택과 상기 제2 컨택은 서로 다른 일함수를 갖는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 트랜지스터는 제1 소오스 또는 드레인을 포함하고, 상기 제2 트랜지스터는 제2 소오스 또는 드레인을 포함하되,
    상기 제1 컨택은 상기 제1 소오스 또는 드레인 상에 배치되며, 상기 제1 소오스 또는 드레인과 전기적으로 연결되고,
    상기 제2 컨택은 상기 제2 소오스 또는 드레인 상에 배치되며, 상기 제2 소오스 또는 드레인과 전기적으로 연결되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 트랜지스터는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 제2 게이트 전극을 포함하되,
    상기 제1 컨택은 상기 제1 게이트 전극 상에 배치되며, 상기 제1 게이트 전극과 접촉하고,
    상기 제2 컨택은 상기 제2 게이트 전극 상에 배치되며, 상기 제2 게이트 전극과 접촉하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 도전형을 갖는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 물질을 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 동일한 메탈을 포함하되,
    상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다른 반도체 장치.
  7. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역과 상기 제2 영역 상에 각각 형성된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 상에 형성된 제1 컨택;
    상기 제2 트랜지스터 상에 형성된 제2 컨택;
    상기 제1 컨택과 상기 제1 트랜지스터 사이에 위치하는, 상기 제1 트랜지스터 상의 제1 컨택 플러그; 및
    상기 제2 컨택과 상기 제2 트랜지스터 사이에 위치하는, 상기 제2 트랜지스터 상의 제2 컨택 플러그를 포함하되,
    상기 제1 컨택은 상기 제1 컨택 하부에 형성되는 제1 일함수 조절막과, 상기 제1 일함수 조절막 상에 형성되는 제1 도전층을 포함하고,
    상기 제1 일함수 조절막은 제1 컨택홀의 측벽 및 하면에 단일층으로 상기 제1 트랜지스터 상의제1 층간 절연막 내에 형성되고,
    상기 제2 컨택은 상기 제2 컨택 하부에 형성되는 제2 일함수 조절막과, 상기 제2 일함수 조절막 상에 형성되는 제2 도전층을 포함하고,
    상기 제2 일함수 조절막은 제2 컨택홀의 측벽 및 하면에 단일층으로 상기 제2 트랜지스터 상의제1 층간 절연막 내에 형성되고,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 상기 제1 컨택 플러그와 상기 제2 컨택 플러그의 상면에 각각 직접 접촉하고,
    상기 제2 일함수 조절막은 상기 제1 일함수 조절막과 다른 물질을 포함하거나, 상기 제1 일함수 조절막과 다른 농도의 물질을 포함하고,
    상기 제1 컨택과 상기 제2 컨택은 서로 다른 일함수를 갖는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 동일한 두께로 형성되고, 서로 동일한 메탈을 포함하되,
    상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다른 반도체 장치.
  9. 제 7항에 있어서,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 두께로 형성되고, 서로 동일한 메탈을 포함하되,
    상기 제1 일함수 조절막에 포함된 메탈의 농도는 상기 제2 일함수 조절막에 포함된 메탈의 농도와 서로 다른 반도체 장치.
  10. 제 7항에 있어서,
    상기 제1 일함수 조절막과 상기 제2 일함수 조절막은 서로 다른 물질을 포함하는 반도체 장치.
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