KR102342847B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102342847B1
KR102342847B1 KR1020150054494A KR20150054494A KR102342847B1 KR 102342847 B1 KR102342847 B1 KR 102342847B1 KR 1020150054494 A KR1020150054494 A KR 1020150054494A KR 20150054494 A KR20150054494 A KR 20150054494A KR 102342847 B1 KR102342847 B1 KR 102342847B1
Authority
KR
South Korea
Prior art keywords
gate
gate electrode
layer
electrode layer
active region
Prior art date
Application number
KR1020150054494A
Other languages
English (en)
Other versions
KR20160123818A (ko
Inventor
송재열
김완돈
고기형
권기상
명성우
이진욱
현상진
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150054494A priority Critical patent/KR102342847B1/ko
Priority to US15/059,673 priority patent/US10115797B2/en
Priority to CN201610239698.1A priority patent/CN106057872B/zh
Publication of KR20160123818A publication Critical patent/KR20160123818A/ko
Application granted granted Critical
Publication of KR102342847B1 publication Critical patent/KR102342847B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

비교적 좁은 폭 및 비교적 조밀한 피치를 가지는 게이트 라인을 포함하는 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는, 핀형 활성 영역을 가지는 기판, 활성 영역의 상면 및 양 측면을 덮는 게이트 절연막, 및 게이트 절연막 위에서 활성 영역의 상면 및 양 측면을 덮으면서 활성 영역과 교차하여 연장되는 게이트 라인을 포함하고, 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 게이트 라인의 상면은 중심부에 오목한 형상을 가진다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자에 관한 것으로, 특히 비교적 좁은 폭 및 비교적 조밀한 피치(tighter pitch)를 가지는 게이트 라인을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
고집적화된 반도체 소자를 제조하는 데 있어서 패턴 미세화가 필수적이다. 좁은 면적에 많은 소자를 집적시키기 위하여 개별 소자의 크기를 가능한 한 작게 형성하여야 하며, 이를 위하여 형성하고자 하는 패턴들 각각의 폭과 상기 패턴들 사이의 간격과의 합인 피치(pitch)를 작게 하여야 한다. 반도체 소자의 디자인 룰(design rule)이 급격하게 감소됨에 미세 피치를 가지며 신뢰성 있는 게이트 라인을 형성하는 데 한계가 있다.
본 발명의 기술적 과제는 미세 피치를 가지며 신뢰성 있는 게이트 라인을 포함하는 반도체 소자 및 그 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 반도체 소자를 제공한다.
본 발명에 따른 반도체 소자는, 핀형(fin-type) 활성 영역을 가지는 기판, 상기 활성 영역의 상면 및 양 측면을 덮는 게이트 절연막, 및 상기 게이트 절연막 위에서 상기 활성 영역의 상면 및 양 측면을 덮으면서 상기 활성 영역과 교차하여 연장되는 게이트 라인을 포함하고, 상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 상기 게이트 라인의 상면은 중심부에 오목한 형상을 가진다.
상기 게이트 라인의 양 측면과 접하는 한쌍의 게이트 스페이서층을 더 포함하며, 상기 게이트 절연막은, 상기 활성 영역과 상기 게이트 라인의 사이로부터 상기 한쌍의 게이트 스페이서층과 상기 게이트 라인의 사이로 연장될 수 있다.
상기 게이트 라인은, 상기 활성 영역의 상면 및 양 측면 그리고 상기 한쌍의 게이트 스페이서층의 마주보는 측면을 덮으며 연장되고 리세스 공간을 한정하는 제1 게이트 전극층, 및 상기 리세스 공간을 채우며 연장되는 제2 게이트 전극층으로 이루어질 수 있다.
상기 제2 게이트 전극층은, 상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 중심부가 외측부보다 상기 기판에 대하여 낮은 레벨을 가질 수 있다.
상기 제1 게이트 전극층의 상면은, 상기 게이트 절연막에 인접하는 부분이 상기 제2 게이트 전극층에 인접하는 부분보다 상기 기판에 대하여 높은 레벨을 가질 수 있다.
상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극층의 상면은 연속되는 면을 이룰 수 있다.
상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극층의 상면이 이루는 연속되는 면은, 상기 기판에 대한 레벨이 상기 게이트 절연막에 인접하는 부분으로부터 상기 제2 게이트 전극층의 중심부에 이르기까지 점차적으로 낮아질 수 있다.
상기 게이트 라인은 상기 제2 게이트 전극층이 상기 제1 게이트 전극층으로부터 돌출되는 요철 형상을 가질 수 있다.
상기 제2 게이트 전극층의 상면은 상기 제1 게이트 전극층의 상면보다 상기 기판에 대하여 높은 레벨을 가질 수 있다.
상기 제2 게이트 전극층은, 중심부에 상면으로부터 내부로 연장되는 경계면(seam)을 가질 수 있다.
상기 제2 게이트 전극이 가지는 경계면은 상기 제2 게이트 전극의 상면의 최저 레벨로부터 내부로 연장될 수 있다.
상기 게이트 라인은, 상기 제1 게이트 전극층과 상기 게이트 스페이서층 사이에 배치되는 배리어층을 더 포함할 수 있다.
상기 배리어층의 최상단은 상기 제1 게이트 전극층 및 상기 제2 게이트 전극층의 상면보다 낮은 레벨을 가질 수 있다.
상기 제2 게이트 전극층은, 상측부의 폭이 하측부의 폭보다 큰 값을 가질 수 있다.
상기 게이트 라인은 상면은 상기 한쌍의 게이트 스페이서층의 최상단보다 낮은 레벨을 가지며, 상기 게이트 라인 상에 형성되며, 상기 한쌍의 게이트 스페이서층의 최상단과 동일한 레벨의 상면을 가지는 절연성의 게이트 캡핑층을 더 포함할 수 있다.
상기 게이트 절연막은, 상기 한쌍의 게이트 스페이서층과 상기 게이트 라인의 사이로부터, 상기 한쌍의 게이트 스페이서층과 상기 게이트 캡핑층의 사이로 연장될 수 있다.
상기 게이트 절연막의 최상단은 상기 게이트 캡핑층의 상면보다 낮은 레벨을 가질 수 있다.
상기 게이트 절연막의 최상단은 상기 게이트 전극의 상면보다 높은 레벨을 가질 수 있다.
상기 게이트 캡핑층은, 상기 제2 게이트 전극층의 측면의 적어도 일부분과 접할 수 있다.
상기 기판의 주면에 대한 수평 방향에서, 상기 게이트 캡핑층의 일부분은 상기 제2 게이트 전극층의 상측부와 상기 게이트 절연막 사이에 배치될 수 있다.
본 발명에 따른 반도체 소자는, 핀형 활성 영역을 가지는 기판, 상기 기판 상에 형성되며, 상기 활성 영역의 하측 일부분을 덮는 소자 분리막, 상기 소자 분리막 및 상기 기판 상에서, 상기 활성 영역과 교차하며 연장되는 한쌍의 게이트 스페이서층, 상기 한쌍의 게이트 스페이서층 사이의 공간에서, 상기 한쌍의 게이트 스페이서층의 마주보는 측면의 적어도 일부분과 상기 활성 영역의 상면 및 양 측면을 균일한 두께로 덮는 게이트 절연막, 및 상기 게이트 절연막 위에서, 상기 한쌍의 게이트 스페이서층 사이의 공간을 따라서 연장되는 게이트 라인을 포함하며, 상기 게이트 라인은, 상기 한쌍의 게이트 스페이서층의 마주보는 측면의 적어도 일부분과 상기 활성 영역의 상면 및 양 측면을 덮으면서 연장되고 리세스 공간을 한정하는 제1 게이트 전극층, 및 상기 리세스 공간을 채우며 연장되는 제2 게이트 전극층으로 이루어지며, 상기 제2 게이트 전극층은, 상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 중심부가 외측부보다 상기 기판에 대하여 낮은 레벨을 가진다.
상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극의 상면은 연속되는 면을 이루며, 상기 제1 게이트 전극의 최상단은 상기 제2 게이트 전극의 최상단보다 높은 레벨을 가질 수 있다.
상기 제2 게이트 전극이 상기 제1 게이트 전극으로부터 돌출되는 요철 형상을 가지도록, 상기 제2 게이트 전극층의 상면은 상기 제1 게이트 전극층의 상면보다 상기 기판에 대하여 높은 레벨을 가질 수 있다.
상기 제1 게이트 전극층의 상면 및 상기 제2 게이트 전극층의 상면은 각각 상기 한쌍의 게이트 스페이서층의 마주보는 측면으로부터 멀어질수록 낮은 레벨을 가질 수 있다.
상기 제2 게이트 전극은, 상기 제2 게이트 전극의 상면의 최저 레벨로부터 내부로 연장되는 경계면을 가질 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 핀형 활성 영역을 가지는 기판을 준비하는 단계, 상기 활성 영역의 상면 및 양 측면을 덮으면서 상기 활성 영역과 교차하여 연장되는 더미 게이트 라인을 형성하는 단계, 상기 더미 게이트 라인의 양 측면과 접하는 한쌍의 게이트 스페이서층을 형성하는 단계, 상기 더미 게이트 라인을 제거하는 단계, 상기 더미 게이트 라인이 제거된 상기 한쌍의 게이트 스페이서층 사이 공간을 채우도록 상기 기판을 덮는 게이트 물질층을 형성하는 단계 및 상기 게이트 물질층의 일부분을 제거하여, 상기 한쌍의 게이트 스페이서층 사이 공간을 따라서 연장되되, 상기 한쌍의 게이트 스페이서층의 최상단보다 낮은 레벨을 가지는 게이트 라인을 형성하는 단계를 포함하며, 상기 게이트 라인의 상면은, 상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 중심부에 오목한 형상을 가진다.
상기 게이트 물질층을 형성하는 단계는, 상기 기판을 덮되, 상기 한쌍의 게이트 스페이서층 사이 공간에 리세스 공간을 한정하는 제1 게이트 물질층을 형성하는 단계 및 상기 제1 게이트 물질층을 덮되, 상기 리세스 공간을 채우는 제2 게이트 물질층을 형성하는 단계를 포함하며, 상기 게이트 라인은, 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층 각각의 일부분인 제1 게이트 전극층 및 제2 게이트 전극층을 포함하고, 상기 게이트 라인을 형성하는 단계는, 상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극의 상면은 연속되는 면을 이루도록 상기 제1 게이트 물질층 및 상기 제2 게이트 물질층을 일부분을 함께 제거할 수 있다.
상기 제1 게이트 전극층의 상면이 상기 제2 게이트 전극층의 상면보다 상기 기판에 대하여 낮은 레벨을 가지도록, 상기 제1 게이트 전극층의 상측 일부분을 더 제거하는 단계를 더 포함할 수 있다.
상기 게이트 라인을 형성하는 단계는, 상기 제1 게이트 전극층의 상면 및 상기 제2 게이트 전극층의 상면이 각각, 상기 한쌍의 게이트 스페이서층의 마주보는 측면으로부터 멀어질수록 낮은 레벨을 가지도록 할 수 있다.
상기 게이트 라인을 형성하는 단계는, 상기 제2 게이트 전극이, 상기 제2 게이트 전극의 상면의 최저 레벨로부터 내부로 연장되는 경계면을 가질 수 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법은, 비교적 좁은 폭 및 비교적 조밀한 피치를 가지면서, 내부에 보이드(void)가 발생하지 않도록 형성할 수 있다. 또한 게이트 캡핑층에 의하여 게이트 라인과 원하지 않는 부분 사이에 단락(short)이 발생하는 것을 방지할 수 있다.
또한 본 발명에 따른 반도체 소자 및 그 제조 방법은, 본 발명의 실시 예에 따른 게이트 라인이 돌출되는 요철 형상을 가지므로, 게이트 라인과 주변 사이에서 형성되는 기생 커패시턴스를 최소화할 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 반도체 소자의 요부의 배치를 나타내는 평면 배치도이다.
도 2a 및 도 2b는 각각 본 발명의 실시 예에 따른 반도체 소자를 나타내는 사시도이다.
도 3a 내지 도 10d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 11a 내지 도 12d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 13a 내지 도 15d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 16a 내지 도 17d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따른 디스플레이 구동 집적회로(DDI) 및 DDI를 구비하는 디스플레이 장치의 개략적인 블록 다이어그램이다.
도 19는 본 발명의 실시예들에 따른 CMOS 인버터의 회로도이다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자의 회로도이다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로의 회로도이다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템을 도시한 블록 다이어그램이다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접촉하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 반도체 소자의 요부의 배치를 나타내는 평면 배치도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자(1)는 핀형(fin-type) 활성 영역(FN1, FN2)을 가지는 기판(110) 및, 활성 영역(FN1, FN2)과 교차하여 연장되는 게이트 라인(GL1, GL2)을 포함한다.
기판(110)은 제1 영역(I) 및 제2 영역(II)을 가지며, 제1 영역(I)에는 제1 활성 영역(FN1)과 제1 게이트 라인(GL1)이 형성되고, 제2 영역(II)에는 제2 활성 영역(FN2)과 제2 게이트 라인(GL2)이 형성된다. 기판(110)의 제1 영역(I) 및 제2 영역(II)은 기판(110)의 서로 다른 영역들을 지칭하는 것으로, 서로 다른 크기, 특히 서로 다른 게이트 전극의 폭을 가지는 트랜지스터가 요구되는 영역들일 수 있다. 예를 들면, 제1 영역(I)에 형성되는 트랜지스터보다 제2 영역(II)에 형성되는 트랜지스터가 높은 동작 전압을 가지거나, 큰 동작 전류를 가질 수 있다.
활성 영역(FN1, FN2)은 제1 방향(X)으로 장축을 가지는 바(bar) 형상일 수 있다. 제1 활성 영역(FN1)과 제2 활성 영역(FN2) 각각의 단축 방향, 즉 제2 방향(Y)으로의 폭은 동일한 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 제1 활성 영역(FN1)의 단축 방향(Y)의 폭보다 제2 활성 영역(FN2)의 단축 방향(Y)의 폭이 클 수 있다.
활성 영역(FN1, FN2)은 기판(110)의 주면에 대하여 수직 방향으로 돌출될 수 있다. 기판(110) 상에는 소자 분리막(도 2a 및 도 2b의 120)이 형성되어, 활성 영역(FN1, FN2)은 하부에서 양 측면이 상기 소자 분리막으로 덮일 수 있다.
활성 영역(FN1, FN2)은 기판(110)의 일부분이거나, 기판(110) 상에 형성한 반도체 물질일 수 있다. 예를 들면, 활성 영역(FN1, FN2)은 기판(110)에서 활성 영역(FN1, FN2)이 배치되지 않는 부분을 일부 제거하여 형성하거나, 기판(110) 상에서 활성 영역(FN1, FN2)이 배치되는 부분에 반도체 물질을 성장시켜서 형성할 수 있다.
게이트 라인(GL1, GL2)은 활성 영역(FN1, FN2)과 교차하도록 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 라인(GL1)은 제1 폭(W1)을 가질 수 있고, 제2 게이트 라인(GL2)은 제1 폭(W1)보다 큰 제2 폭(W2)을 가질 수 있다. 인접하는 2개의 제1 게이트 라인(GL1) 사이의 간격인 제1 간격은 제1 폭(W1)과 동일한 값을 가질 수 있으나, 이에 한정되지는 않는다. 인접하는 2개의 제2 게이트 라인(GL2) 사이의 간격인 제2 간격은 제2 폭(W2)과 동일한 값을 가질 수 있으나, 이에 한정되지는 않는다. 제1 폭(W1)과 상기 제1 간격의 합인 제1 게이트 라인(GL1)의 피치보다 제2 폭(W2)과 상기 제2 간격의 합인 제2 게이트 라인(GL2)의 피치는 큰 값을 가질 수 있다.
제1 영역(I)에는 제1 활성 영역(FN1)과 제1 게이트 라인(GL1)에 의하여 작은 트랜지스터(small transistor)가 구성될 수 있고, 제2 영역(II)에는 제2 활성 영역(FN2)과 제2 게이트 라인(GL2)에 의하여 큰 트랜지스터(large transistor)가 구성될 수 있다.
제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2)과 교차하는 제1 활성 영역(FN1) 및 제2 활성 영역(FN2)의 부분에는 각각 작은 트랜지스터 및 큰 트랜지스터의 채널 영역이 형성될 수 있고, 제1 활성 영역(FN1) 및 제2 활성 영역(FN2)에서 상기 채널 영역의 양 옆에는 각각 작은 트랜지스터 및 큰 트랜지스터의 소스/드레인 영역이 형성될 수 있다.
도 2a 및 도 2b는 각각 본 발명의 실시 예에 따른 반도체 소자를 나타내는 사시도이다. 구체적으로 도 2a 및 도 2b는 도 1a 및 도 1b에 보인 반도체 소자(1)의 제1 영역(I) 또는 제2 영역(II) 중 하나의 일부를 나타내는 사시도이다. 도 2b에 대한 설명 중 도 2a와 중복되는 내용은 생략할 수 있다.
도 2a를 참조하면, 반도체 소자(1a)는 핀형 활성 영역(FN)을 가지는 기판(110) 및, 활성 영역(FN)과 교차하여 연장되는 게이트 라인(GLa)을 포함한다. 도 2a에 보인 활성 영역(FN)은 도 1a에 보인 제1 활성 영역(FN1) 또는 도 1b에 보인 제2 활성 영역(FN2)일 수 있다. 도 2a에 보인 게이트 라인(GLa)은 도 1a에 보인 제1 게이트 라인(GL1) 또는 도 1b에 보인 제2 게이트 라인(GL2)일 수 있다.
기판(110)은 반도체 물질을 포함할 수 있다. 기판(110)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체 물질을 포함할 수 있다. 다른 예에서, 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 예를 들면, 기판(110)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well)을 포함할 수 있다. 기판(110)은 STI(shallow trench isolation), DTI(deep trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
기판(110)으로부터 기판(110)의 주면에 수직인 제3 방향(Z)으로 복수의 활성 영역(FN)이 돌출되어 있다. 복수의 활성 영역(FN)은 각각 하부에서 양 측면이 소자분리막(120)으로 덮여 있다.
소자분리막(120)은 활성 영역(FN)을 한정하는 분리 트렌치(T1)의 적어도 일부를 채우도록 형성될 수 있다. 소자분리막(120)은 분리 트렌치(T1)의 내벽으로부터 차례로 적층된 절연 라이너(122) 및 매립 절연막(124)을 포함할 수 있다. 절연 라이너(122)는 활성 영역(FN)의 측면에 접하도록 형성될 수 있다. 매립 절연막(124)은 절연 라이너(122)를 사이에 두고 활성 영역(FN)의 측면을 덮고, 분리 트렌치(T1) 내부를 채울 수 있다.
절연 라이너(122)와 매립 절연막(124)은 서로 다른 방법으로 얻어지는 산화막일 수 있다.
일부 실시예들에서, 절연 라이너(122)는 활성 영역(FN)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, ISSG (in-situ steam generation) 공정, 열 산화 공정, UV 산화 공정, 또는 O2 플라즈마 산화 공정을 이용하여 절연 라이너(122)를 구성하는 제1 산화막을 형성할 수 있다. 일부 실시예들에서, 절연 라이너(122)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 매립 절연막(124)을 구성하는 제2 산화막은 증착 공정 또는 코팅 공정에 의해 형성된 막으로 이루어질 수 있다. 일부 실시예들에서, 매립 절연막(124)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막일 수 있다. 예를 들면, 매립 절연막(124)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
일부 실시예들에서, 소자 분리막(120)은 질화막 또는 산질화막을 더 포함할 수 있다. 예를 들면, 소자 분리막(120)은 제1 산화막으로 이루어지는 절연 라이너(122)과 제2 산화막으로 이루어지는 매립 절연막(124) 사이에 배치되는 질화막 또는 산질화막을 더 포함할 수 있다.
기판(110)에는 분리 트렌치(T1)의 깊이보다 더 큰 깊이를 가지는 딥 트렌치(도시 생략)가 형성될 수 있다. 일부 실시예들에서, 상기 딥 트렌치는 도 1a 및 도 1b에 보인 제1 영역(I) 및 상기 제2 영역(II) 각각의 에지 영역, 또는 제1 영역(I)과 제2 영역(II)과의 사이의 영역에 형성될 수 있다. 상기 딥 트렌치 내부는 코팅 공정 또는 증착 공정에 의해 형성된 제3 산화막으로 채워질 수 있다.
기판(110)의 복수의 활성 영역(FN) 및 소자분리막(120) 위에는 복수의 활성 영역(FN) 각각의 양 측면 및 상면을 덮는 게이트 절연막(GOX) 및 게이트 라인(GLa)이 형성되어 있다. 게이트 절연막(GOX) 및 게이트 라인(GLa)은 복수의 활성 영역(FN)의 장축 방향인 제1 방향(X)에 교차하는 제2 방향(Y)으로 연장될 수 있다.
도 2a에서, 게이트 절연막(GOX)은 게이트 라인(GLa)의 저면을 덮는 것으로 예시되었으나, 본 발명의 기술적 사상이 도 2a에 예시된 바에 한정되는 것은 아니다. 예를 들면, 게이트 절연막(GOX)은 게이트 라인(GLa)의 저면 및 양 측면을 덮도록 형성될 수도 있다.
게이트 절연막(GOX)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 게르마늄 산화물, 고유전율 유전물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 게이트 절연막(GOX)은 약 10 내지 25의 유전 상수를 가질 수 있다. 게이트 절연막(GOX)은 ALD(atomic layer deposition), CVD(chemical vapor deposition), 또는 PVD(physical vapor deposition) 공정에 의해 형성될 수 있다.
활성 영역(FN) 중 게이트 라인(GLa)과 교차하는 부분에는 채널 영역이 형성될 수 있고, 활성 영역(FN) 중 게이트 라인(GLa)의 양측에는 소스/드레인 영역(SD)이 형성될 수 있다.
도시하지는 않았으나, 소스/드레인 영역(SD)은 활성 영역(FN)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 소스/드레인 영역(FN)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
게이트 라인(GLa)은 복수의 금속 함유층으로 이루어질 수 있다. 예를 들면, 게이트 라인(GLa)은 배리어층(barrier layer), 제1 게이트 전극층 및 제2 게이트 전극층으로 이루어지거나, 배리어층 및 제1 내지 제3 게이트 전극층으로 이루어질 수 있다. 상기 배리어층은 상기 제1 게이트 전극층과 게이트 절연막(GOX) 사이에서 상기 제1 게이트 전극층을 구성하는 원자들이 게이트 절연막(GOX)으로 확산되는 것을 막아주는 배리어 역할을 할 수 있다. 상기 제1 게이트 전극층 또는 상기 배리어층 및 상기 제1 게이트 전극층은 게이트 라인(GLa)의 일함수 조절용 금속 함유층의 기능을 수행할 수 있다. 상기 제2 게이트 전극층 또는 상기 제2 및 제3 게이트 전극층은 상기 제1 게이트 전극층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층의 기능 및/또는 저저항 금속 함유층의 기능을 수행할 수 있다. 또한 상기 배리어층, 상기 제1 내지 제3 게이트 전극층은 각각 하나의 금속 함유층이거나 다층 금속 함유층일 수 있다. 게이트 라인(GLa)을 구성하는 복수의 금속 함유층에 대해서는 뒤에서 자세히 설명하도록 한다.
게이트 라인(GLa)의 연장 방향인 제2 방향(Y)과 수직을 이루는 단면(X-Z 면), 즉 제2 방향(Y)을 법선으로 가지는 단면(X-Z 면)에서, 게이트 라인(GLa)의 상면은 중심부에 오목한 형상을 가질 수 있다. 게이트 라인(GLa)은 게이트 기저부(GB)와 게이트 기저부(GB)로부터 돌출된 게이트 돌출부(GP)가 이루는 요철 형상을 가질 수 있다. 제1 방향(X)에 대한 게이트 기저부(GB)의 폭은 게이트 돌출부(GP)의 폭보다 큰 값을 가질 수 있다. 게이트 돌출부(GP)는 제1 상면(TS1) 및 제1 측면(SS1)을 가지고, 게이트 기저부(GB)는 제2 상면(TS2)과 제2 측면(SS2)을 가질 수 있다. 게이트 라인(GLa) 중 게이트 기저부(GB)의 상면인 제2 상면(TS2)은 제1 상면(TS1)보다 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 따라서 게이트 라인(GLa)은 낮은 레벨을 가지는 제2 상면(TS2)과 높은 레벨을 가지는 제1 상면(TS1) 사이에 제1 측면(SS1)이 배치되는 요철 형성을 가질 수 있다.
제1 상면(TS1)은 게이트 라인(GLa)의 측면으로부터 멀어질수록 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 즉, 제1 상면(TS1)은 중심부가 외측부보다 기판(110)에 대하여 낮은 레벨을 가지는 오목한 형상을 가질 수 있다. 제1 상면(TS1)은 제1 측면(SS1)과 접하는 부분에서 가장 높은 레벨을 가질 수 있다. 제2 상면(TS2)은 게이트 라인(GLa)의 측면으로부터 멀어질수록 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 제2 상면(TS2)은 제2 측면(SS2)과 접하는 부분에서 가장 높은 레벨을 가질 수 있고, 제1 측면(SS1)과 접하는 부분에서 가장 낮은 레벨을 가질 수 있다. 제2 상면(TS2) 중 가장 높은 레벨을 가지는 부분은 제1 상면(TS1) 중 가장 낮은 레벨을 가지는 부분보다 기판(110)에 대하여 낮은 레벨을 가질 수 있다.
본 발명의 명세서에서 중심부라는 표현은, 정중앙 및 정중앙 주변의 일부분을 의미하고, 외측부라는 표현은 최외측 및 최외측 주변의 일부분을 의미한다.
도 2b를 참조하면, 반도체 소자(1b)는 핀형 활성 영역(FN)을 가지는 기판(110) 및, 활성 영역(FN)과 교차하여 연장되는 게이트 라인(GLb)을 포함한다. 도 2b에 보인 활성 영역(FN)은 도 1a에 보인 제1 활성 영역(FN1) 또는 도 1b에 보인 제2 활성 영역(FN2)일 수 있다. 도 2a에 보인 게이트 라인(GLa)은 도 1a에 보인 제1 게이트 라인(GL1) 또는 도 1b에 보인 제2 게이트 라인(GL2)일 수 있다.
기판(110)은 반도체 물질을 포함할 수 있다. 기판(110)으로부터 기판(110)의 주면에 수직인 제3 방향(Z)으로 복수의 활성 영역(FN)이 돌출되어 있다. 복수의 활성 영역(FN)은 각각 하부에서 양 측면이 소자분리막(120)으로 덮여 있다.
소자분리막(120)은 활성 영역(FN)을 한정하는 분리 트렌치(T1)의 적어도 일부를 채우도록 형성될 수 있다. 소자분리막(120)은 분리 트렌치(T1)의 내벽으로부터 차례로 적층된 절연 라이너(122) 및 매립 절연막(124)을 포함할 수 있다. 절연 라이너(122)는 활성 영역(FN)의 측면에 접하도록 형성될 수 있다. 매립 절연막(124)은 절연 라이너(122)를 사이에 두고 활성 영역(FN)의 측면을 덮고, 분리 트렌치(T1) 내부를 채울 수 있다.
기판(110)의 복수의 활성 영역(FN) 및 소자분리막(120) 위에는 복수의 활성 영역(FN) 각각의 양 측면 및 상면을 덮는 게이트 절연막(GOX) 및 게이트 라인(GLb)이 형성되어 있다. 게이트 절연막(GOX) 및 게이트 라인(GLb)은 복수의 활성 영역(FN)의 장축 방향인 제1 방향(X)에 교차하는 제2 방향(Y)으로 연장될 수 있다.
도 2b에서, 게이트 절연막(GOX)은 게이트 라인(GLb)의 저면을 덮는 것으로 예시되었으나, 본 발명의 기술적 사상이 도 2b에 예시된 바에 한정되는 것은 아니다. 예를 들면, 게이트 절연막(GOX)은 게이트 라인(GLb)의 저면 및 양 측면을 덮도록 형성될 수도 있다.
게이트 절연막(GOX)은 각각 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 고유전율 유전막, 또는 이들의 조합으로 이루어질 수 있다.
활성 영역(FN) 중 게이트 라인(GLb)과 교차하는 부분에는 채널 영역이 형성될 수 있고, 활성 영역(FN) 중 게이트 라인(GLb)의 양측에는 소스/드레인 영역(SD)이 형성될 수 있다.
게이트 라인(GLb)은 복수의 금속 함유층으로 이루어질 수 있다. 예를 들면, 게이트 라인(GLb)은 배리어층(barrier layer), 제1 게이트 전극층 및 제2 게이트 전극층으로 이루어지거나, 배리어층 및 제1 내지 제3 게이트 전극층으로 이루어질 수 있다. 게이트 라인(GLb)을 구성하는 복수의 금속 함유층에 대해서는 뒤에서 자세히 설명하도록 한다.
게이트 라인(GLb)의 연장 방향인 제2 방향(Y)과 수직을 이루는 단면(X-Z 면)에서, 게이트 라인(GLb)의 상면은 중심부에 오목한 형상을 가질 수 있다. 게이트 라인(GLb)의 상면은 연속되는 면일 수 있다. 게이트 라인(GLb)의 상면(TS)은 게이트 라인(GLb)의 측면(SS)으로부터 멀어질수록 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 즉, 게이트 라인(GLb)의 상면(TS)은 중심부가 외측부보다 기판(110)에 대하여 낮은 레벨을 가지는 오목한 형상을 가질 수 있다.
도 3a 내지 도 10d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a는 도 1a의 A-A' 선에 대응되는 위치를 나타내는 단면도이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b는 도 1b의 B-B' 선에 대응되는 위치를 나타내는 단면도이고, 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c 및 도 10c는 도 1a의 C-C' 선에 대응되는 위치를 나타내는 단면도이고, 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d, 도 9d 및 도 10d는 도 1b의 D-D' 선에 대응되는 위치를 나타내는 단면도이다. 따라서, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8a, 도 9a 및 도 10a와 도 3c, 도 4c, 도 5c, 도 6c, 도 7c, 도 8c, 도 9c 및 도 10c는 도 1a의 제1 영역(I)을 나타내는 단면도들이고, 도 3b, 도 4b, 도 5b, 도 6b, 도 7b, 도 8b, 도 9b 및 도 10b와 도 3d, 도 4d, 도 5d, 도 6d, 도 7d, 도 8d, 도 9d 및 도 10d는 도 1b의 제2 영역(II)을 나타내는 단면도들이다.
도 3a 내지 도 10d에 대한 설명에서는 도 1a 내지 도 2b에서 설명한 부재 번호를 별도의 언급없이 인용할 수 있다.
도 3a 내지 도 3d는 본 발명의 실시 예에 따른 핀형 활성 영역을 형성하는 단계를 나타내는 단면도들이다.
도 3a 내지 도 3d를 함께 참조하면, 핀형 활성 영역(FN1, FN2)을 가지는 기판(110)을 준비한다. 활성 영역(FN1, FN2)은 제1 영역(I)에 형성된 제1 활성 영역(FN1)과 제2 영역(II)에 형성된 제2 활성 영역(FN2)을 포함한다.
활성 영역(FN1, FN2)은 기판(110)으로부터 기판(110)의 주면에 수직인 제3 방향(Z)으로 돌출되어 있다. 복수의 활성 영역(FN1, FN2)은 각각 하부에서 양 측면이 소자분리막(120)으로 덮여 있다. 소자분리막(120)은 활성 영역(FN1, FN2)을 한정하는 분리 트렌치(T1)의 적어도 일부를 채우도록 형성될 수 있다. 소자 분리막(120)의 상면은 활성 영역(FN1, FN2)의 상면보다 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 따라서, 활성 영역(FN1, FN2)의 상부는 소자분리막(120)에 의하여 덮히지 않으므로, 활성 영역(FN1, FN2)은 소자 분리막(120)의 상면보다 돌출될 수 있다.
도 4a 내지 도 4d는 본 발명의 실시 예에 따른 더미 게이트 라인을 형성하는 단계를 나타내는 단면도들이다.
도 4a 내지 도 4d를 함께 참조하면, 활성 영역(FN1, FN2) 및 소자 분리막(120)이 형성된 기판(110) 상에 더미 게이트 라인(132, 134) 및 더미 게이트 라인(132, 134) 각각의 양 측면을 덮는 한쌍의 게이트 스페이서층(142, 144)을 형성한다.
더미 게이트 라인(132, 134)을 형성하기 위하여, 활성 영역(FN1, FN2) 및 소자 분리막(120)이 형성된 기판(110) 상에 더미 게이트 물질층(도시 생략)을 형성한 후, 상기 더미 게이트 물질층을 패터닝하여 제2 방향(Y)을 따라서 연장되는 더미 게이트 라인(132, 134)을 형성한다. 더미 게이트 라인(132, 134)은 상기 더미 게이트 물질층에 대하여 포토리소그래피 공정 및 식각 공정을 수행하여 형성할 수 있다. 더미 게이트 라인(132, 134)을 형성하기 위하여 DPT(Double Patterning Technology), QPT(Quadruple Patterning Technology)와 같은 미세 패턴 형성 공정이 수행될 수 있다. 더미 게이트 라인(132, 134)은 예를 들면, 폴리실리콘으로 이루어질 수 있으나, 이에 한정되지는 않는다.
더미 게이트 라인(132, 134) 중 일부는 활성 영역(FN1, FN2)의 중간 부분을 교차하도록 형성되고, 일부는 활성 영역(FN1, FN2)과 소자 분리막(120)의 경계 부분을 교차하도록 형성될 수 있다.
더미 게이트 라인(132, 134)은 제1 영역(I)에 형성되는 제1 더미 게이트 라인(132)과 제2 영역(II)에 형성되는 제2 더미 게이트 라인(134)을 포함할 수 있다. 제1 더미 게이트 라인(132)과 제2 더미 게이트 라인(134)은 제1 방향(X)에 대하여 각각 제3 폭(W3) 및 제4 폭(W4)을 가질 수 있다. 제4 폭(W4)은 제3 폭(W3)보다 큰 값을 가질 수 있다. 제3 폭(W3) 및 제4 폭(W4)은 각각 제1 폭(W1) 및 제2 폭(W2)과 동일하거나 약간 큰 값을 가질 수 있다.
더미 게이트 라인(132, 134)과 활성 영역(FN1, FN2) 사이에는 더미 게이트 절연막(도시 생략)이 배치될 수 있다.
더미 게이트 라인(132, 134)을 형성한 후, 더미 게이트 라인(132, 134)이 형성된 기판(110) 상에 균일한 두께로 더미 게이트 물질층을 형성한 후, 에치백 공정을 수행하여, 더미 게이트 라인(132, 134)의 양 측면을 덮는 더미 게이트 스페이서층(142, 144)을 형성한다. 더미 게이트 스페이서층(142, 144)은 예를 들면, 실리콘 질화물로 이루어질 수 있다.
일부 실시예에서, 더미 게이트 스페이서층(142, 144)은 다층 구조를 가질 수 있다. 예를 들면, 더미 게이트 스페이서층(142, 144) 순차적으로 형성된 2개, 3개 또는 그 이상의 다층 구조를 가질 수 있다. 예를 들면, 더미 게이트 스페이서층(142, 144)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화막보다 낮은 유전율을 가지는 저유전율 유전막 또는 공기(air) 등이 이루는 다층 구조를 가질 수 있다. 예를 들면, 더미 게이트 스페이서층(142, 144)은 2개의 실리콘 질화막 사이에, 실리콘 산화막, 저유전율 유전막 또는 공기가 배치된 구조를 가질 수 있다.
더미 게이트 스페이서층(142, 144)은 제1 영역(I)에 형성되는 제1 더미 게이트 스페이서층(142)과 제2 영역(II)에 형성되는 제2 더미 게이트 스페이서층(144)을 포함할 수 있다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 층간 절연막을 형성하는 단계를 나타내는 단면도들이다.
도 5a 내지 도 5d를 도 4a 내지 도 4d와 함께 참조하면, 인접하는 더미 게이트 라인(132, 134)의 측면을 덮으며 서로 대면하는 게이트 스페이서층(142, 144) 사이의 공간을 채우는 층간 절연막(150)을 형성한 후, 더미 게이트 라인(132, 134)을 제거하여 한쌍의 게이트 스페이서층(142, 144) 사이에, 활성 영역(FN1, FN2) 및 소자 분리막(120) 각각의 표면 일부분이 노출되는 게이트 공간(GS1, GS2)을 형성한다.
게이트 공간(GS1, GS2)은 소자 분리막(120) 상에서는 제1 깊이(D1)를 가지고, 활성 영역(FN1, FN2) 상에서는 제2 깊이(D2)를 가질 수 있다. 제1 깊이(D1)는 제2 깊이(D2)보다 큰 값을 가질 수 있다. 제1 깊이(D1)는 제2 깊이(D2)보다 소자 분리막(120) 상에 돌출된 활성 영역(FN1, FN2)의 높이만큼 큰 값을 가질 수 있다.
층간 절연막(150)을 형성하기 위하여, 더미 게이트 라인(132, 134)과 게이트 스페이서층(142, 144)이 형성된 기판(110) 상에, 인접하는 더미 게이트 라인(132, 134)의 측면을 덮으며 서로 대면하는 게이트 스페이서층(142, 144) 사이의 공간을 채우며, 더미 게이트 라인(132, 134)과 게이트 스페이서층(142, 144)을 덮는 층간 절연 물질층을 형성한다. 이후 더미 게이트 라인(132, 134) 및/또는 게이트 스페이서층(142, 144)을 식각 정지막으로 사용하여, 상기 층간 절연물질층의 일부를 제거하는 평탄화 공정을 수행하여 층간 절연막(150)을 형성할 수 있다. 상기 층간 절연물질층의 일부를 제거하기 위하여, 예를 들면, CMP(Chemical Mechanical Polishing) 공정이 수행될 수 있다.
도 6a 내지 도 6d는 본 발명의 실시 예에 따른 게이트 절연막 및 배리어 물질층을 형성하는 단계를 나타내는 단면도들이다.
도 6a 내지 도 6d를 함께 참조하면, 층간 절연막(150)과 게이트 스페이서층(142, 144)이 형성된 기판(110) 상에 게이트 절연막(180, 190) 및 배리어 물질층(210)을 형성한다.
게이트 절연막(180, 190)은 제1 영역(I)에 형성된 제1 게이트 절연막(180)과 제2 영역(II)에 형성된 제2 게이트 절연막(190)을 포함한다.
게이트 절연막(180, 190)은 계면 절연층(182, 192) 및 고유전율 유전체층(184, 194)을 포함할 수 있다. 계면 절연층(182, 194)은 층간 절연막(150)과 게이트 스페이서층(142, 144)에 의하여 덮히지 않은 활성 영역(110)의 표면 상에 균일한 두께로 형성될 수 있다. 고유전율 유전체층(184, 194)은 층간 절연막(150)과 게이트 스페이서층(142, 144)이 형성된 기판(110) 상에 균일한 두께로 형성될 수 있다. 계면 절연층(182, 192)은 고유전율 유전체층(184, 194)과 활성 영역(110)의 사이에 배치될 수 있다.
계면 절연층(182, 192)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 갈륨 산화물, 또는 게르마늄 산화물로 이루어질 수 있으나, 이에 한정되지는 않는다. 계면 절연층(182, 192)은 활성 영역(FN1, FN2)을 이루는 물질의 산화물, 질화물 또는 산질화물일 수 있다.
고유전율 유전체층(184, 194)은 실리콘 산화막 및 실리콘 질화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 고유전율 유전체층(184, 194)은 하프늄 산화물(hafnium oxide), 하프늄 산질화물(hafnium oxynitride), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 에르븀 산화물(erbium oxide), 디스프로슘 산화물(dysprosium oxide), 가돌리늄 산화물(gadolinium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 및 납 아연 니오브산염(lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 고유전율 유전체층(184, 194)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
제1 게이트 절연막(180)과 제2 게이트 절연막(190)은 동일한 물질로 이루어질 수 있으나, 이에 한정되지 않는다. 예를 들면, 제1 게이트 절연막(180)과 제2 게이트 절연막(190)은 다른 물질로 이루어지거나, 다른 두께를 가질 수 있다. 예를 들면, 제1 게이트 절연막(180)의 두께보다 제2 게이트 절연막(190)의 두께가 큰 값을 가질 수 있다. 예를 들면, 제1 게이트 절연막(180)은 제1 계면 절연층(182) 및 제1 고유전율 유전체층(184)의 다층 구조를 가지고, 제2 게이트 절연막(190)은 단일막으로 이루어질 수 있다. 예를 들면, 제1 게이트 절연막(180)은 제1 계면 절연층(182) 및 제1 고유전율 유전체층(184)의 다층 구조를 가지고, 제2 게이트 절연막(190)은 제2 계면 절연층(192) 및 제2 고유전율 유전체층(194)의 다층 구조를 가지며, 제1 계면 절연층(182)과 제2 계면 절연층(192)은 다른 물질로 이루어지거나 다른 두께를 가지고, 제1 고유전율 유전체층(184)과 제2 고유전율 유전체층(194)은 동일한 두께를 가지는 동일한 물질로 이루어질 수 있다.
배리어 물질층(210)은 고유전율 유전체층(184) 상에 균일한 두께로 형성될 수 있다. 배리어 물질층(210)은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속이나 또는 금속 질화물로 이루어질 수 있다. 배리어 물질층(210)은 수십Å의 두께를 가질 수 있다. 배리어 물질층(210)은 단일막으로 이루어질 수도 있으나, 2개 또는 그 이상의 다층막으로 이루어질 수도 있다. 배리어 물질층(210)이 다층막으로 이루어지는 경우, 수Å 내지 수십Å의 두께를 가지는 막들이 이루는 다층막일 수 있다.
배리어 물질층(210)은 영역에 따라서 다른 두께 또는 다른 구성을 가질 수 있다. 예를 들면, 제1 영역(I)에 형성된 배리어 물질층(210)의 부분의 두께보다 제2 영역(II)에 형성된 배리어 물질층(210)의 부분의 두께가 더 큰 값을 가질 수 있다. 예를 들면, 제1 영역(I)에 형성된 배리어 물질층(210)의 부분을 구성하는 다층막의 개수보다 제2 영역(II)에 형성된 배리어 물질층(210)의 부분을 구성하는 다층막의 개수가 더 많을 수 있다. 또는 배리어 물질층(210)은 동일한 제1 영역(I) 내, 또는 동일한 제2 영역(II) 내에서도, 형성하고자 하는 트랜지스터의 일함수에 따라서 다른 두께 또는 다른 구성을 가지도록 할 수 있다.
도 7a 내지 도 7d는 본 발명의 실시 예에 따른 배리어층을 형성하는 단계를 나타내는 단면도이다.
도 7a 내지 도 7d를 함께 참조하면, 층간 절연막(150) 및 게이트 스페이서층(142, 144) 상에 형성된 배리어 물질층(도 6a 내지 도 6d의 210)의 부분을 제거한다. 이때, 층간 절연막(150) 및 게이트 스페이서층(142, 144) 상에 형성된 게이트 절연막(180, 190)의 부분도 함께 제거할 수 있다. 게이트 절연막(180, 190)이 계면 절연층(182, 192)과 고유전율 유전체층(184, 194)으로 이루어진 경우, 층간 절연막(150) 및 게이트 스페이서층(142, 144) 상에는 게이트 절연막(180, 190) 중 고유전율 유전체층(184, 194)만이 형성되므로, 층간 절연막(150) 및 게이트 스페이서층(142, 144) 상에 형성된 고유전율 유전체층(184, 194)의 부분이 제거될 수 있다.
제1 영역(I)에서, 게이트 스페이서층(142, 144)의 상측부의 측면에 접하는 배리어 물질층(도 6a 내지 도 6d의 210)의 부분을 더 제거하여, 배리어층(212, 214)을 형성한다. 배리어층(212, 214)은 제1 영역(I)에 형성된 제1 배리어층(212) 및 제2 영역(II)에 형성된 제2 배리어층(214)을 포함한다. 제1 배리어층(212)의 최상단은 제1 활성 영역(FN1)의 상면으로부터 제1 높이(H1)을 가질 수 있다. 제2 배리어층(214)의 최상단은 제1 배리어층(214)의 최상단보다 높은 레벨을 가질 수 있다. 예를 들면, 제2 배리어층(214)의 최상단은 층간 절연막(150) 및/또는 제2 게이트 스페이서층(144)의 상단부와 동일하거나 유사한 레벨을 가질 수 있다.
배리어 물질층(도 6a 내지 도 6d의 210)의 일부분 및 게이트 절연막(180, 190)의 일부분을 제거하기 위하여, 게이트 스페이서층(142, 144) 사이의 공간을 채우며 기판(110) 상을 덮는 몰드 물질층(도시 생략)을 형성한 후, 층간 절연막(150) 및 게이트 스페이서층(142, 144)이 노출되도록 CMP 공정과 같은 평탄화 공정을 수행할 수 있다.
이후, 제1 영역(I)에서 게이트 스페이서층(142) 사이의 공간을 채우는 상기 몰드 물질층의 상측 일부분을 제거한 후, 노출되는 배리어 물질층(도 6a 내지 도 6d의 210)의 부분, 즉 배리어 물질층(210) 중 게이트 스페이서층(142)의 상측부 상에 형성된 부분을 제거하여 제1 배리어층(212) 및 제2 배리어층(214)을 형성할 수 있다. 제1 및 제2 배리어층(212, 214)을 형성한 후, 상기 몰드 물질층은 모두 제거할 수 있다.
도 7a 내지 도 7d에서는 제1 배리어층(212)의 최상단이 제2 배리어층(214)의 최상단보다 낮도록 형성한 것으로 도시하였으나, 제2 배리어층(214)의 최상단도 제1 배리어층(212)의 최상단과 같이 상대적으로 낮은 레벨을 가지도록 형성할 수도 있다.
도 8a 내지 도 8d는 본 발명의 실시 예에 따른 게이트 물질층을 형성하는 단계를 나타내는 단면도들이다.
도 8a 내지 도 8d를 함께 참조하면, 배리어층(212, 214)이 형성된 기판(110) 상에 게이트 물질층(220, 230, 240)을 형성한다. 게이트 물질층(220, 230, 240)은 한쌍의 게이트 스페이서층(142, 144) 사이 공간을 모두 채우고, 게이트 스페이서층(142, 144) 및 층간 절연막(150)을 덮도록 형성할 수 있다.
게이트 물질층(220, 230, 240)은 순차적으로 형성된 제1 게이트 물질층(220), 제2 게이트 물질층(230) 및 제3 게이트 물질층(240)을 형성할 수 있다.
제1 게이트 물질층(220)은, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함하는 금속 함유물일 수 있으나, 이에 한정되는 것은 아니다. 제2 게이트 물질층(230)은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 제3 게이트 물질층(240)은 W로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 물질층(220)은 기판(110)을 덮되, 한쌍의 게이트 스페이서층(142, 144) 사이 공간에 제1 리세스 공간(RS1)을 한정하도록 균일한 두께를 가지도록 형성할 수 있다. 제2 게이트 물질층(230)은 제1 게이트 물질층(220) 상에 균일한 두께를 가지도록 형성할 수 있다.
제2 게이트 물질층(230)은 제1 영역(I)에서 제1 리세스 공간(RS1)을 모두 채울 수 있다. 따라서, 제2 게이트 물질층(230)은 제1 영역(I)의 제1 리세스 공간(RS1)에서 한쌍의 제1 게이트 스페이서층(142) 사이의 중심을 따라서 연장되는 경계면(230S, seam)을 가질 수 있다.
제1 영역(I)에서 제1 리세스 공간(RS1)은 하측이 상측보다 좁을 수 있다. 따라서 제2 게이트 물질층(230)은 제1 리세스 공간(RS1) 내에서 상측부의 폭이 하측부의 폭보다 큰 값을 가질 수 있다. 제1 영역(I)에서 제1 리세스 공간(RS1)은 형성되는 위치와 무관하게 동일한 레벨의 저면을 가질 수 있다. 예를 들면, 제1 리세스 공간(RS1)이 제1 활성 영역(FN1) 상에 모두 위치(A)하는 경우, 제1 활성 영역(FN1)과 소자 분리막(120) 상에 걸쳐서 위치(B)하는 경우 및 소자 분리막(120) 상에 모두 위치(E)하는 경우에 있어서, 모두 제1 리세스 공간(RS1)의 저면은 제1 활성 영역(FN1)의 상면보다 높은 레벨을 가질 수 있다.
제2 영역(II)에서 제2 게이트 물질층(230)은 제1 리세스 공간(RS1) 내에 제2 리세스 공간(RS2)을 한정하도록 형성할 수 있다. 제3 게이트 물질층(240)은 제2 리세스 공간(RS2)을 채우도록 제2 영역(II)에 형성될 수 있다.
제3 게이트 물질층(240)을 형성하기 위하여, 제2 게이트 물질층(230) 상에 제2 리세스 공간(RS2)을 채우며, 기판(110)을 덮는 예비 제3 게이트 물질층(도시 생략)을 형성한 후, 제2 게이트 물질층(230)이 노출될 때까지 상기 예비 제3 게이트 물질층의 일부분을 제거하는 CMP 공정과 같은 평탄화 공정이 수행될 수 있다.
제2 영역(II)에서 제1 리세스 공간(RS1)은 형성되는 위치에 따라서 다른 레벨의 저면을 가질 수 있다. 예를 들면, 제1 리세스 공간(RS1)이 제2 활성 영역(FN2)과 소자 분리막(120) 상에 걸쳐서 위치(C)하는 경우, 및 소자 분리막(120) 상에 모두 위치(F)하는 경우에, 제1 리세스 공간(RS1)의 저면은 제2 활성 영역(FN2)의 상면보다 낮은 레벨을 가질 수 있고, 제2 활성 영역(FN2) 상에 모두 위치(D)하는 경우, 제1 리세스 공간(RS1)의 저면은 제2 활성 영역(FN2)의 상면보다 높은 레벨을 가질 수 있다.
따라서 제3 게이트 물질층(240)은 제2 리세스 공간(RS2)이 제2 활성 영역(FN2)과 소자 분리막(120) 상에 걸쳐서 위치(C)하는 경우, 및 소자 분리막(120) 상에 모두 위치(F)하는 경우에 제2 활성 영역(FN2)의 상면보다 낮은 레벨까지 연장될 수 있다.
그러나 제2 활성 영역(FN2)과 소자 분리막(120) 상에 걸쳐서 위치(C)하는 제2 리세스 공간(RS2) 및 제3 게이트 물질층(240)의 형상은 이에 한정되지 않는다. 예를 들면, 제2 활성 영역(FN2)의 제1 방향(X)으로의 폭, 제2 게이트 스페이서층(144)의 배치, 이들을 형성하는 과정에서 수행되는 포토리소그래피 공정에서 오정렬(misalign) 정도 등에 의하여 소자 분리막(120)과 제2 활성 영역(FN2) 상에 걸쳐서 위치(C)하는 제1 리세스 공간(RS1)에서, 소자 분리막(120) 상에 해당되는 부분이 상대적으로 적은 경우에는, 제2 리세스 공간(RS2) 및 제3 게이트 물질층(240) 중 제2 활성 영역(FN2)의 상면보다 낮은 레벨까지 연장되는 상대적으로 가는 폭을 가지는 부분이 형성되지 않을 수 있다.
도 9a 내지 도 9d는 본 발명의 실시 예에 따른 게이트 라인을 형성하는 단계를 나타내는 단면도들이다.
도 9a 내지 도 9d를 함께 참조하면, 도 8a 내지 도 8d에 보인 제1 내지 제3 게이트 물질층(220, 230, 240)을 일부분을 제거하여 게이트 라인(202, 204a, 204b)을 형성한다. 한쌍의 게이트 스페이서층(192, 194) 사이에는 도 8a 내지 도 8d에 보인 제1 내지 제3 게이트 물질층(220, 230, 240) 중 일부분이 제거되어 제3 리세스 공간(RS3)이 한정될 수 있다. 게이트 라인(202, 204a, 204b)의 상면은 한쌍의 게이트 스페이서층(192, 194)의 최상단보다 낮은 레벨을 가질 수 있다. 게이트 라인(202, 204a, 204b)의 상면은 중심부에 오목한 형상을 가질 수 있다.
게이트 라인(202, 204a, 204b)은 제1 영역(I)에 형성된 제1 게이트 라인(202)과 제2 영역(II)에 형성된 제2 게이트 라인(204a, 204b)을 포함한다. 하나의 제2 게이트 라인(204a, 204b)은 제2 방향(Y)으로 연장될 때, 제2 활성 영역(II) 상에 위치(D)하는 부분(204a)과 적어도 일부가 소자 분리막(120) 상에 위치(C, F)하는 부분(204b), 즉 제2 활성 영역(II)과 소자 분리막(120) 상에 걸쳐서 위치(C)하거나, 소자 분리막(120) 상에 위치(F)하는 부분(204b)이 상호 일체를 이룰 수 있다.
제1 게이트 라인(202)은 도 1a에 보인 제1 게이트 라인(GL1) 및/또는 도 2b에 보인 게이트 라인(GLb)에 대응될 수 있다. 제2 게이트 라인(204a, 204b)은 도 1b에 보인 제2 게이트 라인(GL2) 및/또는 도 2a에 보인 게이트 라인(GLa)에 대응될 수 있다.
제2 게이트 라인(204a, 204b)을 형성하는 과정에서 제2 배리어층(214a)의 상측 일부분도 함께 제거될 수 있다.
제1 영역(I)에서, 제1 게이트 라인(202)의 상면은 중심부에 오목한 형상을 가질 수 있다. 제1 게이트 절연막(180)은 제1 활성 영역(FN1)과 제1 게이트 라인(202)의 사이로부터 제1 게이트 스페이서층(142)과 제1 게이트 라인(202)의 사이로 연장될 수 있다. 제1 게이트 라인(202)을 형성하는 과정에서, 제1 게이트 절연막(180)의 상측 일부분, 즉 제1 고유전율 유전막(184)의 상측 일부분이 제거되어, 제1 게이트 절연막(180)의 최상단, 즉 제1 고유전율 유전막(184)의 최상단은 제1 게이트 스페이서층(142)의 최상단 또는 층간 절연막(150)의 최상면보다 낮은 레벨을 가질 수 있다. 제1 게이트 절연막(180)을 이루는 물질과 제1 게이트 라인(202)을 이루는 물질 사이의 식각 선택비에 기인하여, 제1 게이트 절연막(180)의 최상단은 제1 게이트 라인(202)의 최상단보다 높은 레벨을 가질 수 있다.
제1 게이트 라인(202)은 제1 배리어층(212), 제4 리세스 공간(RS4)을 한정하는 제1 게이트 전극층(222), 제4 리세스 공간(RS4)을 채우는 제2 게이트 전극층(232)으로 이루어질 수 있다. 제1 게이트 전극층(222)의 상면과 제2 게이트 전극층(232)의 상면은 연속되는 면을 이를 수 있다. 제1 게이트 전극층(222)의 상면과 제2 게이트 전극층(232)의 상면이 이루는 연속되는 면은, 기판(110)에 대한 레벨이 제1 게이트 절연막(180), 즉 제1 고유전율 유전막(184)에 인접하는 부분으로부터 제2 게이트 전극층(232)의 중심부에 이르기까지 점차적으로 낮아질 수 있다. 즉, 제1 게이트 전극층(222)의 상면 및 제2 게이트 전극층(232)의 상면은 각각 한쌍의 제1 게이트 스페이서층(142)의 마주보는 측면으로부터 멀어질수록 낮은 레벨을 가질 수 있다. 따라서 제1 게이트 전극(222)의 최상단은 제2 게이트 전극(232)의 최상단보다 높은 레벨을 가질 수 있다.
제1 게이트 전극층(222)의 상면은, 제1 게이트 절연막(180), 즉 제1 고유전율 유전막(184)에 인접하는 부분이 제2 게이트 전극층(232)에 인접하는 부분보다 기판(110)에 대하여 높은 레벨을 가질 수 있다.
제2 게이트 전극층(232)은, 중심부에 상면으로부터 내부로 연장되는 경계면(230S)을 가질 수 있다. 제2 게이트 전극(232)을 형성하기 위하여 제2 게이트 물질층(230)의 일부분을 제거하는 과정에서 경계면(230S)에서는 상대적으로 식각 속도가 빠를 수 있다. 따라서 제2 게이트 전극층(232)은 중심부가 외측부보다 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 또한 제2 게이트 전극(232)이 가지는 경계면(230S)은 제2 게이트 전극(230)의 상면의 중심부에 있는 최저 레벨로부터 내부로 연장될 수 있다.
제1 게이트 전극(202)의 상면 중 가장 낮은 부분은 제1 활성 영역(FN1)으로부터 제2 높이(H2)를 가지고, 가장 높은 부분은 제3 높이(H3)를 가질 수 있다.
제1 배리어층(212)의 최상단은 제1 활성 영역(FN1)으로부터 제1 높이(H1)를 가질 수 있으며, 제1 높이(H1)는 제2 및 제3 높이(H2, H3)보다 낮은 값을 가질 수 있다. 따라서 제1 배리어층(212)의 최상단은 제1 게이트 전극층(222) 및 제2 게이트 전극층(232)의 상면보다 낮은 레벨을 가질 수 있다.
제1 배리어층(212)에 의하여, 제1 게이트 전극층(222)이 한정하는 제4 리세스 공간(RS4)은 상측이 하측보다 넓을 수 있다. 따라서 제4 리세스 공간(RS4)에 형성되는 제2 게이트 전극층(232)은, 상측부의 폭이 하측부의 폭보다 큰 값을 가질 수 있다.
제2 영역(II)에서, 제2 게이트 라인(204a, 204b)의 상면은 중심부에 오목한 형상을 가질 수 있다. 제2 게이트 절연막(190)은 제2 활성 영역(FN2)과 제2 게이트 라인(204a, 204b)의 사이로부터 제2 게이트 스페이서층(144)과 제2 게이트 라인(204a, 204b)의 사이로 연장될 수 있다. 제2 게이트 라인(204a, 204b)을 형성하는 과정에서, 제2 게이트 절연막(190)의 상측 일부분, 즉 제2 고유전율 유전막(184)의 상측 일부분이 제거되어, 제2 게이트 절연막(190)의 최상단, 즉 제2 고유전율 유전막(194)의 최상단은 제2 게이트 스페이서층(144)의 최상단 또는 층간 절연막(150)의 최상면보다 낮은 레벨을 가질 수 있다. 제2 게이트 절연막(190)을 이루는 물질과 제2 게이트 라인(204a, 204b)을 이루는 물질 사이의 식각 선택비에 기인하여, 제2 게이트 절연막(190)의 최상단은 제2 게이트 라인(204a, 204b)의 최상단보다 높은 레벨을 가질 수 있다.
제2 게이트 라인(204a, 204b) 중 제2 활성 영역(FN2) 상에 모두 위치하는 부분(204a)은 제2 배리어층(214a), 제4 리세스 공간(RS4)을 한정하는 제1 게이트 전극층(224), 제4 리세스 공간(RS4)을 채우는 제2 게이트 전극층(234)으로 이루어질 수 있다. 제1 게이트 전극층(224)의 상면과 제2 게이트 전극층(234)의 상면은 연속되는 면을 이를 수 있다. 제1 게이트 전극층(224)의 상면과 제2 게이트 전극층(234)의 상면이 이루는 연속되는 면은, 기판(110)에 대한 레벨이 제2 게이트 절연막(190), 즉 제2 고유전율 유전막(194)에 인접하는 부분으로부터 제2 게이트 전극층(234)의 중심부에 이르기까지 점차적으로 낮아질 수 있다. 즉, 제1 게이트 전극층(224)의 상면 및 제2 게이트 전극층(234)의 상면은 각각 한쌍의 제2 게이트 스페이서층(144)의 마주보는 측면으로부터 멀어질수록 낮은 레벨을 가질 수 있다. 따라서 제1 게이트 전극(224)의 최상단은 제2 게이트 전극(234)의 최상단보다 높은 레벨을 가질 수 있다. 제1 게이트 전극층(224)의 상면은, 제2 게이트 절연막(190), 즉 제2 고유전율 유전막(194)에 인접하는 부분이 제2 게이트 전극층(234)에 인접하는 부분보다 기판(110)에 대하여 높은 레벨을 가질 수 있다. 제2 게이트 전극층(234)은 중심부가 외측부보다 기판(110)에 대하여 낮은 레벨을 가질 수 있다. 제2 배리어층(214a)의 최상단은 제1 게이트 전극층(224)의 최상단과 동일하거나 유사한 높이를 가질 수 있다.
제2 게이트 라인(204a, 204b) 중 적어도 일부분이 소자 분리막(120) 상에 위치하는 부분(204b)은 제2 배리어층(214a), 제4 리세스 공간(RS4)을 한정하는 제1 게이트 전극층(224), 제4 리세스 공간(RS4)의 내벽을 덮으며 제5 리세스 공간(RS5)을 한정하는 제2 게이트 전극층(234), 및 제5 리세스 공간(RS5)을 채우는 제3 게이트 전극층(244)으로 이루어질 수 있다. 제1 내지 제3 게이트 전극층(224, 234, 244)의 상면은 연속되는 면을 이를 수 있다.
제2 게이트 라인(204a, 204b) 중 적어도 일부분이 소자 분리막(120) 상에 위치하는 부분(204b)은 제2 게이트 전극층(234)이 한정하는 제5 리세스 공간(RS5) 및 이를 채우는 제3 게이트 전극층(244)을 포함한다는 점을 제외하고는 제2 게이트 라인(204a, 204b) 중 제2 활성 영역(FN2) 상에 모두 위치하는 부분(204a)과 그 전체적인 형상은 유사한 바, 중복되는 설명은 생략하도록 한다.
제2 게이트 라인(204a, 204b) 중 소자 분리막(120) 상에 모두 위치하는 부분(204b)은 제3 게이트 전극층(244)을 포함한다. 그러나 제2 게이트 라인(204a, 204b) 중 제2 활성 영역(FN2) 상에 모두 위치하는 부분(204a)은, 도 8a 내지 도 8d에 보인 제1 내지 제3 게이트 물질층(220, 230, 240)을 일부분을 제거하는 과정에서 제3 게이트 물질층(240)의 부분이 모두 제거되어 제3 게이트 전극층(244)을 포함하지 않는다.
제3 게이트 전극층(244) 중, 도 9b에 보인 것과 같이 제2 활성 영역(FN2)의 측면에 인접하는 부분은, 제2 활성 영역(FN2)의 제1 방향(X)으로의 폭, 제2 게이트 스페이서층(144)의 배치, 이들을 형성하는 과정에서 수행되는 포토리소그래피 공정에서 오정렬(misalign) 정도 등에 의하여 형성되지 않을 수 있다. 즉, 제2 게이트 라인(204a, 204b) 중 제2 활성 영역(FN2) 상과 소자 분리막(120) 상이 걸쳐서 형성된 부분(204b)은 제3 게이트 전극층(244)을 포함할 수도 있으나, 포함하지 않을 수도 있다.
층간 절연막(150)의 상면으로부터 제1 게이트 라인(202) 상면 중 최저 레벨까지의 제3 깊이(D3)는, 층간 절연막(150)의 상면으로부터 제2 게이트 라인(204a, 204b) 상면 중 최저 레벨까지의 제4 깊이(D4)보다 큰 값을 가질 수 있다.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 게이트 캡핑층을 형성하는 단계를 나타내는 단면도들이다.
도 10a 내지 도 10d를 함께 참조하면, 게이트 라인(202, 204a, 204b) 상에 게이트 캡핑층(300)을 형성한다. 게이트 캡핑층(300)의 상면은 게이트 스페이서층(142, 144)의 최상단과 동일한 레벨을 가질 수 있다. 게이트 캡핑층(300)은 예를 들면 실리콘 질화물과 같은 절연성 물질로 이루어질 수 있다. 게이트 캡핑층(300)을 형성하기 위하여, 제3 리세스 공간(RS3)을 채우며 기판(110)을 덮는 게이트 캡핑 물질층(도시 생략)을 형성한 후, 층간 절연막(150) 및 게이트 스페이서층(142, 144)이 노출되도록 CMP 공정과 같은 평탄화 공정을 수행할 수 있다.
게이트 절연막(180, 190)은 게이트 스페이서층(142, 144)과 게이트 라인(202, 204a, 204b)의 사이로부터, 게이트 스페이서층(142, 144)과 게이트 캡핑층(300)의 사이로 연장될 수 있다. 게이트 절연막(180, 190)의 최상단은 게이트 캡핑층(300)의 상면보다 낮은 레벨을 가질 수 있으며, 게이트 절연막(180, 190)의 최상단은 게이트 캡핑층(300)에 의하여 덮일 수 있다.
본 발명의 실시 예에 따른 게이트 라인은 비교적 좁은 폭 및 비교적 조밀한 피치를 가지면서, 내부에 보이드가 발생하지 않도록 형성할 수 있다. 또한 게이트 캡핑층에 의하여 게이트 라인과 원하지 않는 부분 사이에 단락(short)이 발생하는 것을 방지할 수 있다.
도 11a 내지 도 12d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 11a 및 도 12a는 도 1a의 A-A' 선에 대응되는 위치를 나타내는 단면도이고, 도 11b 및 도 12b는 도 1b의 B-B' 선에 대응되는 위치를 나타내는 단면도이고, 도 11c 및 도 12c는 도 1a의 C-C' 선에 대응되는 위치를 나타내는 단면도이고, 도 11d 및 도 12d는 도 1b의 D-D' 선에 대응되는 위치를 나타내는 단면도이다. 따라서, 도 11a, 도 12a, 도 11c 및 도 12c는 도 1a의 제1 영역(I)을 나타내는 단면도들이고, 도 11b, 도 12b, 도 11d 및 도 12d는 도 1b의 제2 영역(II)을 나타내는 단면도들이다. 도 11a 내지 도 12d에 대한 설명 중 도 3a 내지 도 10d와 중복되는 내용은 생략할 수 있다.
도 11a 내지 도 11d는 본 발명의 실시 예에 따른 게이트 라인을 형성하는 단계를 나타내는 단면도들이다. 구체적으로 도 11a 내지 도 11d는 도 9a 내지 도 9d 이후의 단계를 나타내는 단면도들이다.
도 11a 내지 도 11d를 참조하면, 게이트 라인(202a, 206a, 206b)은 제2 게이트 전극층(232, 234)이 제1 게이트 전극층(222a, 224a)으로부터 돌출되는 요철 형상을 가진다. 따라서 제2 게이트 전극층(232, 234)의 상면은 제1 게이트 전극층(222a, 224a)의 상면보다 기판(110)에 대하여 높은 레벨을 가질 수 있다. 제1 게이트 전극층(222a, 224a)의 상면이 제2 게이트 전극층(232, 234)의 상면보다 기판(110)에 대하여 낮은 레벨을 가지도록, 도 9a 내지 도 9d에 보인 제1 게이트 전극층(222, 224)의 상측 일부분을 제거하여 도 11a 내지 도 11d에 보인 제1 게이트 전극층(222a, 224a)을 형성할 수 있다.
제1 게이트 전극층(222a, 224a)을 형성하는 과정에서, 도 9b 및 도 9d에 보인 제2 배리어층(214a)의 상측 일부분도 함께 제거되어, 도 11a 내지 도 11d에 보인 제2 배리어층(214b)을 형성할 수 있다. 제2 배리어층(214b)의 최상단은 제1 게이트 전극층(224a)의 최상단과 동일하거나 유사한 높이를 가질 수 있다.
도 9a 내지 도 9d에 보인 제1 게이트 전극층(222, 224)의 상면은 게이트 절연막(180, 190)에 인접하는 부분이 제2 게이트 전극층(212, 214)에 인접하는 부분보다 기판(110)에 대하여 높은 레벨을 가지므로, 도 11a 내지 도 11d에 보인 제1 게이트 전극층(222a, 224a)의 상면도 게이트 절연막(180, 190)에 인접하는 부분이 제2 게이트 전극층(212, 214)에 인접하는 부분보다 기판(110)에 대하여 높은 레벨을 가질 수 있다.
제1 게이트 라인(202a)을 구성하는 제2 게이트 전극층(232)의 상면 중 가장 낮은 부분은 제1 활성 영역(FN1)으로부터 제2 높이(H2)를 가지고, 가장 높은 부분은 제4 높이(H4)를 가질 수 있다. 제1 게이트 라인(202a)을 구성하는 제1 게이트 전극층(222a)의 상면 중 가장 낮은 부분은 제1 활성 영역(FN1)으로부터 제5 높이(H5)를 가지고, 가장 높은 부분은 제6 높이(H6)를 가질 수 있다. 제5 높이(H5) 및 제6 높이(H6)는 제2 높이(H2) 및 제4 높이(H4)보다 작은 값을 가질 수 있다.
제2 게이트 라인(206a, 206b)은 도 9a 내지 도 9d에서 이미 설명한 제3 게이트 전극층(244)을 포함하는 점을 제외하고, 대부분의 형상이 제1 게이트 라인(202a)과 유사한 바, 자세한 설명은 생략하도록 한다.
도 12a 내지 도 12d는 본 발명의 실시 예에 따른 게이트 캡핑층을 형성하는 단계를 나타내는 단면도들이다.
도 12a 내지 도 12d를 함께 참조하면, 게이트 라인(202a, 206a, 206b) 상에 게이트 캡핑층(300)을 형성한다. 게이트 캡핑층(300)의 상면은 게이트 스페이서층(142, 144)의 최상단과 동일한 레벨을 가질 수 있다.
제2 게이트 전극층(232, 234)이 제1 게이트 전극층(222a, 224a)으로부터 돌출되는 요철 형상을 가지므로, 게이트 캡핑층(300)의 일부분은 기판(110)의 주면에 대한 수평 방향에서, 제2 게이트 전극층(232, 234)의 상측부와 게이트 절연막(180) 사이에 배치될 수 있다. 게이트 캡핑층(300)은 제2 게이트 전극층(232, 234)의 측면의 적어도 일부분과 접할 수 있다.
본 발명의 실시 예에 따른 게이트 라인은 돌출되는 요철 형상을 가지므로, 게이트 라인과 주변 사이에서 형성되는 기생 커패시턴스를 최소화할 수 있다.
도 13a 내지 도 15d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 13a 및 도 15a는 도 1a의 A-A' 선에 대응되는 위치를 나타내는 단면도이고, 도 13b 및 도 15b는 도 1b의 B-B' 선에 대응되는 위치를 나타내는 단면도이고, 도 13c 및 도 15c는 도 1a의 C-C' 선에 대응되는 위치를 나타내는 단면도이고, 도 13d 및 도 15d는 도 1b의 D-D' 선에 대응되는 위치를 나타내는 단면도이다. 따라서, 도 13a, 도 15a, 도 13c 및 도 15c는 도 1a의 제1 영역(I)을 나타내는 단면도들이고, 도 13b, 도 15b, 도 13d 및 도 15d는 도 1b의 제2 영역(II)을 나타내는 단면도들이다. 도 13a 내지 도 15d에 대한 설명 중 도 3a 내지 도 12d와 중복되는 내용은 생략할 수 있다.
도 13a 내지 도 13d는 본 발명의 실시 예에 따른 게이트 물질층을 형성하는 단계를 나타내는 단면도들이다.
도 13a 내지 도 13d를 함께 참조하면, 제1 배리어층(212a)의 최상단은 층간 절연막(150) 및/또는 제1 게이트 스페이서층(142)의 상단부와 동일하거나 유사한 레벨을 가질 수 있다. 따라서 제1 배리어층(212a)과 제2 배리어층(214)은 동일하거나 유사한 레벨을 가질 수 있다.
제1 게이트 물질층(220)은 기판(110)을 덮되, 한쌍의 게이트 스페이서층(142, 144) 사이 공간에 제1 리세스 공간(RS1a)을 한정하도록 균일한 두께를 가지도록 형성할 수 있다. 제1 리세스 공간(RS1a)은 상측부터 하측까지 일정한 폭을 가지며 연장될 수 있다.
제2 게이트 물질층(230)은 제1 영역(I)에서 제1 리세스 공간(RS1a)을 모두 채울 수 있다. 따라서 제2 게이트 물질층(230)은 제1 리세스 공간(RS1a) 내에서 상측부터 하측까지 일정한 폭을 가지며 연장될 수 있다.
도 14a 내지 도 14d는 본 발명의 실시 예에 따른 게이트 라인을 형성하는 단계를 나타내는 단면도들이다.
도 14a 내지 도 14d를 함께 참조하면, 도 13a 내지 도 14d에 보인 배리어층(212a, 214)과 제1 내지 제3 게이트 물질층(220, 230, 240)을 일부분을 제거하여 게이트 라인(202b, 204a, 204b)을 형성한다. 한쌍의 게이트 스페이서층(192, 194) 사이에는 도 13a 내지 도 13d에 보인 배리어층(212a, 214)과 제1 내지 제3 게이트 물질층(220, 230, 240) 중 일부분이 제거되어 제3 리세스 공간(RS3a)이 한정될 수 있다. 게이트 라인(202, 204a, 204b)의 상면은 한쌍의 게이트 스페이서층(192, 194)의 최상단보다 낮은 레벨을 가질 수 있다. 게이트 라인(202b, 204a, 204b)의 상면은 중심부에 오목한 형상을 가질 수 있다.
제1 게이트 라인(202b)은 제1 배리어층(212a), 제4 리세스 공간(RS4a)을 한정하는 제1 게이트 전극층(222), 및 제4 리세스 공간(RS4a)을 채우는 제2 게이트 전극층(232a)으로 이루어질 수 있다. 제1 게이트 전극층(222)이 한정하는 제4 리세스 공간(RS4a)은 상측부터 하측까지 일정한 폭을 가지며 연장될 수 있다. 따라서 제4 리세스 공간(RS4s)에 형성되는 제2 게이트 전극층(232a)은, 제4 리세스 공간(RS4s) 내에서 상측부터 하측까지 일정한 폭을 가지며 연장될 수 있다.
제1 배리어층(212a)의 최상단은 제1 게이트 전극층(222)의 최상단과 동일하거나 유사한 높이를 가질 수 있다.
제2 게이트 라인(204a)은 제2 배리어층(214a), 제4 리세스 공간(RS4a)을 한정하는 제1 게이트 전극층(222), 및 제4 리세스 공간(RS4a)의 내벽을 덮으며, 제5 리세스 공간(RS5)을 한정하는 제2 게이트 전극층(234), 및 제5 리세스 공간(RS5)을 채우는 제3 게이트 전극층(244)으로 이루어질 수 있다
도 15a 내지 도 15d는 본 발명의 실시 예에 따른 게이트 캡핑층을 형성하는 단계를 나타내는 단면도들이다.
도 15a 내지 도 15d를 함께 참조하면, 게이트 라인(202b, 204a, 204b) 상에 게이트 캡핑층(300)을 형성한다. 게이트 캡핑층(300)의 상면은 게이트 스페이서층(142, 144)의 최상단과 동일한 레벨을 가질 수 있다.
도 16a 내지 도 17d는 본 발명의 실시 예에 따른 반도체 소자를 제조하는 방법을 단계적으로 나타내는 단면도들이다. 구체적으로 도 16a 및 도 17a는 도 1a의 A-A' 선에 대응되는 위치를 나타내는 단면도이고, 도 16b 및 도 17b는 도 1b의 B-B' 선에 대응되는 위치를 나타내는 단면도이고, 도 16c 및 도 17c는 도 1a의 C-C' 선에 대응되는 위치를 나타내는 단면도이고, 도 16d 및 도 17d는 도 1b의 D-D' 선에 대응되는 위치를 나타내는 단면도이다. 따라서, 도 16a, 도 17a, 도 16c 및 도 17c는 도 1a의 제1 영역(I)을 나타내는 단면도들이고, 도 16b, 도 17b, 도 16d 및 도 17d는 도 1b의 제2 영역(II)을 나타내는 단면도들이다. 도 16a 내지 도 17d에 대한 설명 중 도 3a 내지 도 15d와 중복되는 내용은 생략할 수 있다.
도 16a 내지 도 16d는 본 발명의 실시 예에 따른 게이트 라인을 형성하는 단계를 나타내는 단면도들이다. 구체적으로 도 16a 내지 도 16d는 도 14a 내지 도 14d 이후의 단계를 나타내는 단면도들이다.
도 16a 내지 도 16d를 참조하면, 게이트 라인(202c, 206a, 206b)은 제2 게이트 전극층(232a, 234)이 제1 게이트 전극층(222a, 224a)으로부터 돌출되는 요철 형상을 가진다. 따라서 제2 게이트 전극층(232a, 234)의 상면은 제1 게이트 전극층(222a, 224a)의 상면보다 기판(110)에 대하여 높은 레벨을 가질 수 있다.
도 17a 내지 도 17d는 본 발명의 실시 예에 따른 게이트 캡핑층을 형성하는 단계를 나타내는 단면도들이다.
도 17a 내지 도 17d를 함께 참조하면, 게이트 라인(202c, 206a, 206b) 상에 게이트 캡핑층(300)을 형성한다. 게이트 캡핑층(300)의 상면은 게이트 스페이서층(142, 144)의 최상단과 동일한 레벨을 가질 수 있다.
도 18은 본 발명의 실시예들에 따른 디스플레이 구동 집적회로 (display driver IC: DDI)(1500) 및 DDI(1500)를 구비하는 디스플레이 장치(1520)의 개략적인 블록 다이어그램이다.
도 18을 참조하면, DDI(1500)는 제어부 (controller)(1502), 파워 공급 회로부 (power supply circuit)(1504), 드라이버 블록 (driver block)(1506), 및 메모리 블록 (memory block)(1508)을 포함할 수 있다. 제어부(1502)는 중앙 처리 장치 (main processing unit: MPU)(1522)로부터 인가되는 명령을 수신하여 디코딩하고, 상기 명령에 따른 동작을 구현하기 위해 DDI(1500)의 각 블록들을 제어한다. 파워 공급 회로부(1504)는 제어부(1502)의 제어에 응답하여 구동 전압을 생성한다. 드라이버 블록(1506)은 제어부(1502)의 제어에 응답하여 파워 공급 회로부(1504)에서 생성된 구동 전압을 이용하여 디스플레이 패널(1524)를 구동한다. 디스플레이 패널(1524)은 액정 디스플레이 패널 (liquid crystal display pannel), 플라즈마 디스플레이 패널, 또는 OLED (organic light emitting diodes) 디스플레이 패널일 수 있다. 메모리 블록(1508)은 제어부(1502)로 입력되는 명령 또는 제어부(1502)로부터 출력되는 제어 신호들을 일시적으로 저장하거나, 필요한 데이터들을 저장하는 블록으로서, RAM, ROM 등의 메모리를 포함할 수 있다. 파워 공급 회로부(1504) 및 드라이버 블록(1506) 중 적어도 하나는 도 1a 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(1, 1a, 1b), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 19는 본 발명의 실시예들에 따른 CMOS 인버터(1600)의 회로도이다.
CMOS 인버터(1600)는 CMOS 트랜지스터(1610)를 포함한다. CMOS 트랜지스터(1610)는 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1620) 및 NMOS 트랜지스터(1630)로 이루어진다. CMOS 트랜지스터(1610)는 도 1a 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(1, 1a, 1b), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 20은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS SRAM 소자(1700)의 회로도이다.
CMOS SRAM 소자(1700)는 한 쌍의 구동 트랜지스터(1710)를 포함한다. 한 쌍의 구동 트랜지스터(1710)는 각각 전원 단자(Vdd)와 접지 단자와의 사이에 연결된 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)로 이루어진다. CMOS SRAM 소자(1700)는 한 쌍의 전송 트랜지스터(1740)를 더 포함한다. 구동 트랜지스터(1710)를 구성하는 PMOS 트랜지스터(1720) 및 NMOS 트랜지스터(1730)의 공통 노드에 전송 트랜지스터(1740)의 소스가 교차 연결된다. PMOS 트랜지스터(1720)의 소스에는 전원 단자(Vdd)가 연결되어 있으며, NMOS 트랜지스터(1730)의 소스에는 접지 단자가 연결된다. 한 쌍의 전송 트랜지스터(1740)의 게이트에는 워드 라인(WL)이 연결되고, 한 쌍의 전송 트랜지스터(1740) 각각의 드레인에는 비트 라인(BL) 및 반전된 비트 라인이 각각 연결된다.
CMOS SRAM 소자(1700)의 구동 트랜지스터(1710) 및 전송 트랜지스터(1740) 중 적어도 하나는 도 1a 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(1, 1a, 1b), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 21은 본 발명의 기술적 사상에 의한 실시예들에 따른 CMOS NAND 회로(1800)의 회로도이다.
CMOS NAND 회로(1800)는 서로 다른 입력 신호가 전달되는 한 쌍의 CMOS 트랜지스터를 포함한다. CMOS NAND 회로(1800)는 도 1a 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(1, 1a, 1b), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 22는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(1900)을 도시한 블록 다이어그램이다.
전자 시스템(1900)은 메모리(1910) 및 메모리 콘트롤러(1920)를 포함한다. 메모리 콘트롤러(1920)는 호스트(1930)의 요청에 응답하여 메모리(1910)로부터의 데이타 독출 및/또는 메모리(1910)로의 데이타 기입을 위하여 메모리(1910)를 제어한다. 메모리(1910) 및 메모리 콘트롤러(1920) 중 적어도 하나는 도 1a 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(1, 1a, 1b), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
도 23은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템(2000)의 블록 다이어그램이다.
전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예에서, 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 전자 시스템(2000)은 도 1a 내지 도 17b를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자들(1, 1a, 1b), 또는 이들로부터 변형 및 변경된 반도체 소자들 중 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
1, 1a, 1b : 반도체 소자, 110 : 기판, FN, FN1, FN2 : 핀형 활성 영역, 142, 144 : 게이트 스페이서층, 180, 190 : 게이트 절연막, GL1, GL2, GLa, GLb, 202, 202a, 202b, 202c, 204a, 204b, 206a, 206b : 게이트 라인, 210 : 배리어 물질층, 220 : 제1 게이트 물질층, 230 : 제2 게이트 물질층, 240 : 제3 게이트 물질층

Claims (25)

  1. 핀형(fin-type) 활성 영역을 가지는 기판;
    상기 활성 영역의 상면 및 양 측면을 덮는 게이트 절연막;과,
    상기 게이트 절연막 위에서 상기 활성 영역의 상면 및 양 측면을 덮으면서 상기 활성 영역과 교차하여 연장되는 게이트 라인; 및
    상기 게이트 라인의 양 측면과 접하는 한쌍의 게이트 스페이서층;을 포함하고,
    상기 게이트 절연막은, 상기 활성 영역과 상기 게이트 라인의 사이로부터 상기 한쌍의 게이트 스페이서층과 상기 게이트 라인의 사이로 연장되고,
    상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 상기 게이트 라인의 상면은 중심부에 오목한 형상을 가지고,
    상기 게이트 라인은,
    상기 활성 영역의 상면 및 양 측면 그리고 상기 한쌍의 게이트 스페이서층의 마주보는 측면을 덮으며 연장되고 리세스 공간을 한정하는 제1 게이트 전극층, 및
    상기 리세스 공간을 채우며 연장되는 제2 게이트 전극층으로 이루어지고,
    상기 제2 게이트 전극층의 상면은, 상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 중심부가 외측부보다 상기 기판에 대하여 낮은 레벨을 가지는 오목한 형상을 가지고, 상기 제2 게이트 전극층은 상기 제1 게이트 전극층을 사이에 가지며 상기 게이트 스페이서층과 이격되며,
    상기 기판에 대한 상기 제1 게이트 전극층의 상면은 상기 게이트 절연막에 인접하는 부분으로부터 상기 제2 게이트 전극층에 인접하는 부분까지 점차적으로 낮아져서, 상기 게이트 절연막에 인접하는 부분이 상기 제2 게이트 전극층에 인접하는 부분보다 상기 기판에 대하여 높은 레벨을 가지며,
    상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극층의 상면은 연속되는 면을 이루는 것을 특징으로 하는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서,
    상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극층의 상면이 이루는 연속되는 면은, 상기 기판에 대한 레벨이 상기 게이트 절연막에 인접하는 부분으로부터 상기 제2 게이트 전극층의 중심부에 이르기까지 점차적으로 낮아지는 것을 특징으로 하는 반도체 소자.
  8. 삭제
  9. 삭제
  10. 제1 항에 있어서,
    상기 제2 게이트 전극층은, 중심부에 상면으로부터 내부로 연장되는 경계면(seam)을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제10 항에 있어서,
    상기 제2 게이트 전극이 가지는 경계면은 상기 제2 게이트 전극의 상면의 최저 레벨로부터 내부로 연장되는 것을 특징으로 하는 반도체 소자.
  12. 제1 항에 있어서,
    상기 게이트 라인은,
    상기 제1 게이트 전극층과 상기 게이트 스페이서층 사이에 배치되는 배리어층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 배리어층의 최상단은 상기 제1 게이트 전극층 및 상기 제2 게이트 전극층의 상면보다 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  14. 제13 항에 있어서,
    상기 제2 게이트 전극층은, 상측부의 폭이 하측부의 폭보다 큰 값을 가지는 것을 특징으로 하는 반도체 소자.
  15. 제1 항에 있어서,
    상기 게이트 라인은 상면은 상기 한쌍의 게이트 스페이서층의 최상단보다 낮은 레벨을 가지며,
    상기 게이트 라인 상에 형성되며, 상기 한쌍의 게이트 스페이서층의 최상단과 동일한 레벨의 상면을 가지는 절연성의 게이트 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 삭제
  17. 삭제
  18. 핀형 활성 영역을 가지는 기판;
    상기 기판 상에 형성되며, 상기 활성 영역의 하측 일부분을 덮는 소자 분리막;
    상기 소자 분리막 및 상기 기판 상에서, 상기 활성 영역과 교차하며 연장되는 한쌍의 게이트 스페이서층;
    상기 한쌍의 게이트 스페이서층 사이의 공간에서, 상기 한쌍의 게이트 스페이서층의 마주보는 측면의 적어도 일부분과 상기 활성 영역의 상면 및 양 측면을 균일한 두께로 덮는 게이트 절연막; 및
    상기 게이트 절연막 위에서, 상기 한쌍의 게이트 스페이서층 사이의 공간을 따라서 연장되는 게이트 라인;을 포함하며,
    상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 상기 게이트 라인의 상면은 중심부에 오목한 형상을 가지고,
    상기 게이트 라인은,
    상기 한쌍의 게이트 스페이서층의 마주보는 측면의 적어도 일부분과 상기 활성 영역의 상면 및 양 측면을 덮으면서 연장되고 리세스 공간을 한정하는 제1 게이트 전극층, 및
    상기 리세스 공간을 채우며 연장되는 제2 게이트 전극층으로 이루어지며,
    상기 제2 게이트 전극층의 상면은, 상기 게이트 라인의 연장 방향과 수직을 이루는 단면에서, 중심부가 외측부보다 상기 기판에 대하여 낮은 레벨을 가지는 오목한 형상을 가지고,
    상기 제2 게이트 전극층은 상기 제1 게이트 전극층을 사이에 가지며 상기 게이트 스페이서층과 이격되며,
    상기 기판에 대한 상기 제1 게이트 전극층의 상면은 상기 게이트 절연막에 인접하는 부분으로부터 상기 제2 게이트 전극층에 인접하는 부분까지 점차적으로 낮아져서, 상기 게이트 절연막에 인접하는 부분이 상기 제2 게이트 전극층에 인접하는 부분보다 상기 기판에 대하여 높은 레벨을 가지며,
    상기 제1 게이트 전극층의 상면과 상기 제2 게이트 전극층의 상면은 연속되는 면을 이루는 것을 특징으로 하는 반도체 소자.
  19. 제18 항에 있어서,
    상기 제1 게이트 전극의 최상단은 상기 제2 게이트 전극의 최상단보다 높은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  20. 삭제
  21. 제18 항에 있어서,
    상기 제1 게이트 전극층의 상면 및 상기 제2 게이트 전극층의 상면은 각각 상기 한쌍의 게이트 스페이서층의 마주보는 측면으로부터 멀어질수록 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  22. 제18 항에 있어서,
    상기 제2 게이트 전극은, 상기 제2 게이트 전극의 상면의 최저 레벨로부터 내부로 연장되는 경계면을 가지는 것을 특징으로 하는 반도체 소자.
  23. 제15 항에 있어서,
    상기 게이트 절연막은,
    상기 한쌍의 게이트 스페이서층과 상기 게이트 라인의 사이로부터, 상기 한쌍의 게이트 스페이서층과 상기 게이트 캡핑층의 사이로 연장되는 것을 특징으로 하는 반도체 소자.
  24. 제15 항에 있어서,
    상기 게이트 절연막의 최상단은 상기 게이트 캡핑층의 상면보다 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  25. 제15 항에 있어서,
    상기 게이트 절연막의 최상단은 상기 게이트 전극의 상면보다 높은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
KR1020150054494A 2015-04-17 2015-04-17 반도체 소자 및 그 제조 방법 KR102342847B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150054494A KR102342847B1 (ko) 2015-04-17 2015-04-17 반도체 소자 및 그 제조 방법
US15/059,673 US10115797B2 (en) 2015-04-17 2016-03-03 Finfet semiconductor device and method of manufacturing the same
CN201610239698.1A CN106057872B (zh) 2015-04-17 2016-04-18 半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150054494A KR102342847B1 (ko) 2015-04-17 2015-04-17 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20160123818A KR20160123818A (ko) 2016-10-26
KR102342847B1 true KR102342847B1 (ko) 2021-12-23

Family

ID=57129947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150054494A KR102342847B1 (ko) 2015-04-17 2015-04-17 반도체 소자 및 그 제조 방법

Country Status (3)

Country Link
US (1) US10115797B2 (ko)
KR (1) KR102342847B1 (ko)
CN (1) CN106057872B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660084B2 (en) 2015-07-01 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US9865703B2 (en) * 2015-12-31 2018-01-09 International Business Machines Corporation High-K layer chamfering to prevent oxygen ingress in replacement metal gate (RMG) process
US9893062B2 (en) * 2016-04-28 2018-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10121873B2 (en) * 2016-07-29 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and contact plug design and method forming same
US9929271B2 (en) * 2016-08-03 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN108122840B (zh) * 2016-11-28 2020-12-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件及制备方法、电子装置
US10651171B2 (en) 2016-12-15 2020-05-12 Taiwan Semiconductor Manufacturing Co. Ltd. Integrated circuit with a gate structure and method making the same
CN108735727B (zh) * 2017-04-14 2021-01-01 中芯国际集成电路制造(上海)有限公司 晶体管版图结构、晶体管及制作方法
KR102336784B1 (ko) * 2017-06-09 2021-12-07 삼성전자주식회사 반도체 장치
CN109300972A (zh) * 2017-07-24 2019-02-01 中芯国际集成电路制造（天津）有限公司 Finfet器件及其形成方法
US10644156B2 (en) * 2018-03-12 2020-05-05 Globalfoundries Inc. Methods, apparatus, and system for reducing gate cut gouging and/or gate height loss in semiconductor devices
KR102449898B1 (ko) * 2018-04-10 2022-09-30 삼성전자주식회사 집적회로 소자
KR102218663B1 (ko) * 2019-06-27 2021-02-23 브이메모리 주식회사 전기장을 이용한 전류 경로 제어 방법 및 전자 소자
US11594637B2 (en) * 2020-03-27 2023-02-28 Intel Corporation Gate-all-around integrated circuit structures having fin stack isolation
US20220068721A1 (en) * 2020-08-31 2022-03-03 Taiwan Semiconductor Manufacturing Co., Ltd. High Voltage Device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140213048A1 (en) 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Making a FinFET Device
US20140252496A1 (en) 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET
US20150021694A1 (en) * 2013-07-17 2015-01-22 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR980005646U (ko) 1996-06-17 1998-03-30 자동차시동전동기의 모우터샤프트
WO2001071807A1 (fr) * 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
JP2002110966A (ja) * 2000-09-26 2002-04-12 Seiko Epson Corp 半導体装置の製造方法および半導体装置
US20050048732A1 (en) 2003-08-26 2005-03-03 International Business Machines Corporation Method to produce transistor having reduced gate height
US7544621B2 (en) 2005-11-01 2009-06-09 United Microelectronics Corp. Method of removing a metal silicide layer on a gate electrode in a semiconductor manufacturing process and etching method
TWI298175B (en) 2005-11-09 2008-06-21 Promos Technologies Inc Gate structure and fabricating method thereof
US8193641B2 (en) 2006-05-09 2012-06-05 Intel Corporation Recessed workfunction metal in CMOS transistor gates
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US8580628B2 (en) 2012-02-02 2013-11-12 GlobalFoundries, Inc. Integrated circuit contact structure and method
US9202698B2 (en) 2012-02-28 2015-12-01 International Business Machines Corporation Replacement gate electrode with multi-thickness conductive metallic nitride layers
KR101823105B1 (ko) * 2012-03-19 2018-01-30 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
US8507979B1 (en) * 2012-07-31 2013-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor integrated circuit with metal gate
US9214349B2 (en) 2012-10-12 2015-12-15 Samsung Electronics Co., Ltd. Method for manufacturing semiconductor device
US8685817B1 (en) 2012-11-19 2014-04-01 International Business Machines Corporation Metal gate structures for CMOS transistor devices having reduced parasitic capacitance
KR101983633B1 (ko) 2012-11-30 2019-05-29 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9147767B2 (en) * 2014-02-07 2015-09-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10134861B2 (en) * 2014-10-08 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
CN105702727B (zh) * 2014-11-28 2020-06-16 联华电子股份有限公司 金属氧化物半导体装置与其形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140213048A1 (en) 2013-01-31 2014-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of Making a FinFET Device
US20140252496A1 (en) 2013-03-07 2014-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Gate Contact Structure for FinFET
US20150021694A1 (en) * 2013-07-17 2015-01-22 GlobalFoundries, Inc. Integrated circuits having replacement metal gates with improved threshold voltage performance and methods for fabricating the same

Also Published As

Publication number Publication date
US10115797B2 (en) 2018-10-30
KR20160123818A (ko) 2016-10-26
CN106057872B (zh) 2020-08-28
CN106057872A (zh) 2016-10-26
US20160308012A1 (en) 2016-10-20

Similar Documents

Publication Publication Date Title
KR102342847B1 (ko) 반도체 소자 및 그 제조 방법
US10074572B2 (en) Integrated circuit devices and methods of manufacturing the same
US10276675B2 (en) Integrated circuit device and method of manufacturing the same
US10256342B2 (en) Methods of manufacturing fin field effect transistors (FinFETs) comprising reduced gate thicknesses overlying deep trenches
US10593670B2 (en) Methods of manufacturing integrated circuit devices having a fin-type active region
US9922979B2 (en) Integrated circuit device and method of manufacturing the same
CN106298670B (zh) 集成电路器件及其制造方法
CN106803505B (zh) 半导体装置
KR102188194B1 (ko) 반도체 장치 및 이의 제조 방법
KR102171267B1 (ko) 랜딩 패드를 구비하는 반도체 소자
US20140374827A1 (en) Semiconductor device and method for fabricating the same
KR102197402B1 (ko) 반도체 장치 제조 방법
US9397179B1 (en) Semiconductor device
KR102199851B1 (ko) 반도체 장치 및 그 제조 방법
US10553593B2 (en) Semiconductor devices
US20160079241A1 (en) Integrated circuit device including blocking insulating layer
KR102114345B1 (ko) 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant