KR102370296B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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Abstract

기판의 제1 영역 및 제2 영역에 일련의 스페이서가 형성되는, 반도체 디바이스 및 방법이 제공된다. 제1 영역 내의 일련의 스페이서는 패터닝되고, 제2 영역 내의 일련의 스페이서는 제1 영역 내의 스페이서의 특성을 제2 영역 내의 스페이서의 특성으로부터 분리시키기 위해 보호된다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
<우선권 주장 및 교차 참조>
본 출원은 2019년 6월 28일에 출원한 미국 가출원 번호 제62/868,083호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도성 재료층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 소자를 형성하기 위해 리소그래피를 이용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 처리되어야 하는 추가 문제가 발생하고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 코어 영역 및 I/O 영역을 구비한 반도체 기판을 도시한다.
도 2a 내지 도 2d는 일부 실시형태에 따른, 코어 영역 및 I/O 영역의 단면도를 도시한다.
도 3a 내지 도 3d는 일부 실시형태에 따른 스페이서의 형성을 도시한다.
도 4a 내지 도 4d는 일부 실시형태에 따른 층간 유전체의 형성을 도시한다.
도 5a 내지 도 5d는 일부 실시형태에 따른 스페이서의 패터닝을 도시한다.
도 6a 내지 도 6d는 일부 실시형태에 따른 유전체 제거를 도시한다.
도 7a 내지 도 7d는 일부 실시형태에 따른 게이트 스택의 형성을 도시한다.
도 8a 내지 도 8d는 일부 실시형태에 따른 4 스페이서의 형성을 도시한다.
도 9a와 도 9b는 일부 실시형태에 따른 4 스페이서의 제1 패터닝을 도시한다.
도 10a와 도 10b는 일부 실시형태에 따른 4 스페이서의 제2 패터닝을 도시한다.
도 11a와 도 11b는 일부 실시형태에 따른 스페이서 더미(pile)를 형성하기 위한 4 스페이서의 제3 패터닝을 도시한다.
도 12a와 도 12b는 일부 실시형태에 따른 단일 스페이서의 패터닝을 도시한다.
도 13a와 도 13b는 일부 실시형태에 따른 2 스페이서의 패터닝을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
이하, 16 나노미터 이상의 기술 세대에서의 FinFET 디바이스와 같은 특정 구조와 관련하여 실시형태에 대해 설명할 것이다. 그러나, 실시형태는 이에 한정되지 않으며, 구체적으로 후술하는 것 이외의 다양한 응용에도 사용될 수 있다.
이제 도 1을 참조하면, 코어 영역(103) 및 I/O 영역(105)을 구비한 기판(101)을 가진 반도체 디바이스(100)의 투시도가 도시되어 있다(도 1에는 명확성을 위해 불연속으로 도시되고 있지만 일반적으로 반도체 웨이퍼처럼 연속적이다). 코어 영역(103) 내에서, 디바이스는 제1 전압원(예컨대, 제1 고전압) 및 제1 접지(예컨대, 제1 저전압원)에 접속되고, 반도체 디바이스(100)의 원하는 기능을 수행하는데 사용되는, 로직 디바이스, 메모리 디바이스, 이들의 조합 등을 포함할 수 있다. I/O 영역(105) 내에서, 디바이스는 제1 전압원과는 상이한 (예컨대, 더 높은 고전압원인) 제2 전압원(예컨대, 제2 고전압원) 및 제1 접지와 동일하거나 상이한 제2 접지(예컨대, 제2 저전압원)에 접속될 수 있으며, 반도체 디바이스(100)에 대한 신호를 송수신하는데 사용되는 디바이스를 포함할 수 있다. 그러나, 임의의 적절한 영역 및 임의의 적절한 기능이 사용될 수도 있다.
기판(101)은 SOI(silicon-on-insulator), 스트레인형(strained) SOI, 및 실리콘 게르마늄 온 절연체 등의 다른 기판이 사용될 수도 있지만, 실리콘 기판일 수 있다. 기판(101)은, 다른 실시형태에서는 n타입 반도체일 수도 있지만, p타입 반도체일 수 있다.
다른 실시형태에서, 기판(101)은 그 기판(101)으로부터 형성되는 디바이스의 성능을 특별히 향상시킬(예컨대, 캐리어 이동성을 향상시킬) 재료로 선택될 수 있다. 예를 들어, 일부 실시형태에서, 기판(101)의 재료는 에피택셜 성장 실리콘 게르마늄과 같이, 에피택셜 성장 실리콘 게르마늄으로부터 형성되는 디바이스의 성능의 측정치의 일부를 향상시키는 것을 돕는, 에피택셜 성장 반도체 재료층으로 선택될 수 있다. 그러나 이들 재료를 사용하면 디바이스의 일부 성능 특성을 향상시킬 수는 있지만 이들 동일한 재료의 사용이 디바이스의 다른 성능 특성에 영향을 줄 수도 있다.
코어 영역(103) 내에는, 복수의 제1 FinFET(fin field effect transistor)이 형성되며, 도 1에는 명확성을 위해 이들 디바이스 중 단 하나만 도시되고 있다. 코어 영역(103)에 형성된 디바이스에는, 각각의 트랜지스터를 형성하기 위해 소수의 핀이 구현될 수 있으며, 이웃하는 게이트들 간의 간격(즉, 개재되는 소스/드레인 영역의 폭)은 다른 영역(예컨대, I/O 영역(105))에서보다 작을 수 있다.
I/O 영역(105) 내에는, 복수의 제2 FinFET(108)이 형성되며, 도 1에는 명확성을 위해 이들 디바이스 중 단 하나만 도시되고 있다. I/O 영역(105)에 형성된 디바이스에는, 각각의 트랜지스터를 형성하기 위해 더 많은 수의 핀이 구현될 수 있으며, 이웃하는 게이트들 간의 간격(즉, 개재되는 소스/드레인 영역의 폭)은 다른 영역(예컨대, 코어 영역(103))에서보다 클 수 있다. I/O 영역(105) 내의 구조는 코어 구조(103) 내의 대응하는 구조와 동시에 형성될 수 있다.
기판(101)의 일부는 제1 격리 영역(111)의 궁극적인 형성에 있어서 초기 단계로서 형성될 수 있다. 기판(101)의 일부는 적절한 에칭 공정과 함께 마스킹층(도 1에 별도로 도시되지 않음)을 사용하여 제거될 수 있다. 예를 들어, 마스킹층은 화학적 기상 퇴적(CVD) 등의 공정을 통해 형성된 실리콘 질화물을 포함하는 하드 마스크일 수도 있지만, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등의 다른 재료, 및 플라즈마 강화 화학적 기상 퇴적(PECVD), 저압 화학 기상 퇴적(LPCVD), 또는 심지어 실리콘 산화물 형성에 이어지는 질화(nitridation) 등의 다른 공정이 사용될 수도 있다. 일단 형성되면, 마스킹층은 기판(101)의 일부를 노출시키기 위해 적절한 포토리소그래피 공정을 통해 패터닝될 수 있다.
그러나, 당업자라면 마스킹층을 형성하기 위한 전술한 공정 및 재료가, 기판(101)의 다른 부분을 노출시키면서 기판(101)의 일부를 보호하는데 사용될 수 있는 유일한 방법이 아니라는 것을 인식할 것이다. 패터닝되고 현상된 포토레지스트 등의 임의의 적절한 공정이, 제거될 기판(101)의 일부를 노출시키는데 사용될 수도 있다. 이러한 모든 방법은 본 실시형태의 범위에 포함되는 것이 전적으로 의도된다.
마스킹층이 형성되고 패터닝되었다면, 기판(101)의 일부는 제거될 수 있다. 노출된 기판(101)은 기판(101)의 부분을 제거하기 위해, 임의의 적절한 공정이 사용될 수도 있지만, 반응성 이온 에칭(RIE) 등의 적절한 공정을 통해 제거될 수 있다. 일 실시형태에 있어서, 기판(101)의 일부는 기판(101)의 표면으로부터 약 5,000 Å 미만, 예컨대 약 2,500 Å의 제1 깊이로 제거될 수 있다.
그러나, 당업자라면, 전술한 공정은 하나의 잠재적인 공정일 뿐이며, 유일한 실시형태로 의도되지 않는 것을 인식할 것이다. 오히려, 기판(101)의 일부를 제거할 수 있는 임의의 적절한 공정이 사용될 수도 있으며, 임의 수의 마스킹 및 제거 단계를 포함한 임의의 적절한 공정이 사용될 수도 있다.
또한, 마스킹 및 에칭 공정은 제거되지 않고 남아 있는 기판(101)의 부분으로부터 핀(113)을 추가로 형성한다. 편의상, 도면에는 핀(113)이 기판(101)으로부터 분리되는 것으로 도시하고 있지만, 분리의 물리적 표시는 존재할 수도 있고 존재하지 않을 수도 있다. 이들 핀(113)은 후술하는 바와 같이, 다중 게이트 FinFET 트랜지스터의 채널 영역을 형성하는데 사용될 수 있다. 도 1은 기판(101)으로부터 형성된 2개의 핀(113)만을 도시하지만, 임의 개의 핀(113)이 사용될 수도 있다.
핀(113)은 기판(101)의 표면에서 약 5 nm와 약 80 nm 사이의 폭, 예컨대 약 30 nm의 폭을 갖도록 형성될 수 있다. 아울러, 핀(113)은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀(113)은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 이어서 잔여 스페이서가 핀(113)을 패터닝하는데 사용될 수 있다.
일단 핀(113)이 형성되었으면, 유전체 재료가 퇴적될 수 있고, 유전체 재료는 제1 격리 영역(111)을 형성하도록 리세싱될 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(HDP) 산화물 등일 수 있다. 유전체 재료는, 화학적 기상 퇴적(CVD) 방법(예, HARP 공정), 고밀도 플라즈마 CVD 방법, 또는 당업계에 공지되어 있는 다른 적절한 방법을 사용하여, 선택적 세정 및 라이닝 단계 후에, 형성될 수 있다.
퇴적 공정은 핀(113) 주위의 영역을 충전 또는 과충전한 다음, 화학적 기계 연마(CMP), 에칭, 이들의 조합 등과 같은 적절한 공정을 통해 핀으로부터 과량의 재료가 제거될 수 있다. 일 실시형태에 있어서, 제거 공정은 핀(113) 위에도 위치한 임의의 유전체 재료를 제거하여, 유전체 재료의 제거로 추가 처리 단계에서 핀(113)의 표면을 노출시킬 것이다.
평탄화되면, 유전체 재료는 이어서 핀(113)의 표면으로부터 제거될 수 있다. 리세싱은 핀(113)의 상면에 인접한 핀(113)의 측벽의 적어도 일부를 노출시키도록 수행될 수 있다. 유전체 재료는 핀(113)의 상면을 HF 등의 에칭제에 침지함으로써 습식 에칭을 이용해 리세싱될 수 있지만, H2 등의 다른 에칭제, 및 반응성 이온 에칭, NH3/NF3 등의 에칭제를 이용한 건식 에칭, 화학적 산화물 제거, 또는 건식 화학적 세정 등의 다른 방법도 사용될 수 있다. 유전체 재료는 핀(113)의 표면으로부터 약 50 Å와 약 500 Å 사이, 예컨대 약 400 Å의 거리까지 리세싱될 수 있다. 또한, 리세싱은 핀(113)이 추가 처리를 위해 노출되는 것을 보장하기 위해 핀(113) 위에 위치한 임의의 잔여 유전체 재료도 제거할 수 있다.
그러나, 당업자라면 전술한 단계들이 유전체 재료를 충전하여 리세싱하는데 사용되는 전체 공정 흐름 중 단지 일부일 수 있다는 것을 알 것이다. 예를 들어, 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계, 이들의 조합 등이 사용될 수도 있다. 잠재적인 공정 단계 모두가 본 실시형태의 범위에 포함되는 것이 전적으로 의도된다.
제1 격리 영역(111)이 형성된 후에, 더미 게이트 유전체(115) 및 더미 게이트 유전체(115) 위의 더미 게이트 전극(117)가 각각의 핀(113) 위에 형성될 수 있다. 일 실시형태에 있어서, 더미 게이트 유전체(115)는 열산화, 화학적 기상 퇴적, 스퍼터링, 또는 더미 유전체를 형성하기 위해 당업계에 공지되어 사용되는 기타 방법에 의해 형성될 수도 있다. 게이트 유전체 형성 기술에 따라, 핀(113)의 최상부(top) 상의 더미 게이트 유전체(115)의 두께는 핀(113)의 측벽 상의 게이트 유전체의 두께와 다를 수 있다.
더미 게이트 유전체(115)는 약 3 Å 내지 약 100 Å의 범위의 두께, 예컨대 약 10 Å의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물 등의 재료를 포함할 수 있다. 더미 게이트 유전체(115)는 약 0.5 Å 내지 약 100 Å, 예컨대 약 10 Å 이하의 등가의 산화막 두께를 갖는, 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합 등의 고유전율(하이-k) 재료(예, 약 5보다 큰 비유전율을 갖는 재료)로 형성될 수 있다. 또한, 실리콘 산화물, 실리콘 산질화물, 및/또는 하이-k 재료의 임의의 조합도 더미 게이트 유전체(115)에 사용될 수 있다.
더미 게이트 전극(117)은 전도성 또는 비전도성 재료를 포함할 수 있고, 폴리실리콘을 포함한 그룹에서 선택될 수 있지만, 임의의 적절란 재료 또는 재료의 조합이 사용될 수도 있다. 더미 게이트 전극(117)은 화학적 기상 퇴적(CVD), 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당업계에 공지되어 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 전극(117)의 폭은 약 5 Å 내지 약 200 Å의 범위 내에 있을 수 있다. 더미 게이트 전극(117)의 상면은 비평면형 상면을 가질 수도 있고, 더미 게이트 전극(117)의 패터닝 또는 게이트 에칭 전에 평탄화될 수도 있다. 이 시점에서 더미 게이트 전극(117)에 이온이 도입될 수도 도입되지 않을 수도 있다. 이온은 예컨대 이온 주입 기술에 의해 도입될 수 있다.
형성되면, 더미 게이트 전극(117)은 패터닝될 수 있다. 패터닝된 더미 게이트 전극(117)은 더미 게이트 유전체(115) 아래에서 핀(113)의 각 측면에 위치한 다수의 채널 영역을 규정한다. 패터닝된 더미 게이트 전극(117)은 예컨대 당업계에 공지된 퇴적 및 포토리소그개리 기술을 사용하여 더미 게이트 전극(117) 상에 게이트 마스크(119)를 퇴적하고 패터닝함으로써 형성될 수 있다. 게이트 마스크(119)는 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC, 및/또는 실리콘 질화물과 같은(그러나 이들에 제한되지 않는) 주로 사용되는 마스킹 및 희생성 재료를 통합할 수 있으며 약 5 Å 내지 약 200 Å의 두께로 퇴적될 수 있다. 더미 게이트 전극(117)은 패터닝된 더미 게이트 전극(117)을 형성하기 위해 건식 에칭 공정을 사용하여 에칭될 수 있다.
도 2a 내지 도 2d는 도 1에 도시하는 절단선을 따르는 다양한 단면도를 도시하고 있다. 예를 들어, 도 2a는 핀(113)을 따라 코어 영역(103) 내에 위치한 제1 FinFET(107)의 라인 A-A를 따른 단면도(예컨대, "핀 상에서의 절단" 도면)를 도시하고, 도 2b는 핀(113)에 인접하여 절단한 제1 FinFET(107)의 라인 B-B를 따른 단면도(예컨대, "핀 없는 부위에서의 절단" 도면)를 도시하고 있다. 마찬가지로, 도 2c는 I/O 영역(105) 내에 위치한 제2 FinFET(108)의 라인 C-C를 따른 단면도(예컨대, "핀 상에서의 절단" 도면)를 도시하고, 도 2d는 I/O 영역(105) 내에 위치한 핀(113)에 인접하여 절단한 제2 FinFET(108)의 라인 D-D를 따른 단면도(예컨대, "핀 없는 부위에서의 절단" 도면)를 도시하고 있다. 이들 도면 각각에서, 기판(104)은 명확성을 위해 삭제되었다.
추가로, 도 2a 내지 도 2d에서 볼 수 있듯이, 더미 게이트 전극(117)의 폭은 코어 영역(103)에 형성된 디바이스와 I/O 영역(105)에 형성된 디바이스에서 상이할 수 있다. 예를 들어, 코어 영역(103)에서, 더미 게이트 전극(117)은 약 50 Å 내지 약 5000 Å, 예컨대 약 110 Å의 제1 폭(W1)을 가질 수 있고, I/O 영역(105)에서, 더미 게이트 전극(117)은 약 50 Å 내지 약 5000 Å, 예컨대 300 Å의 제2 폭(W1)을 가질 수 있다. 그러나, 임의의 적절한 폭도 사용될 수 있다.
도 3a 내지 도 3d는 도 2a 내지 도 2d에서와 유사한 절단선을 따른 단면도를 도시하고 있으며, 추가로 코어 영역(103) 및 I/O 영역(105)에서의 더미 게이트 전극(117)에 인접한 제1 스페이서(301) 및 제2 스페이서(303)의 형성을 도시하고 있다. 일 실시형태에서, 제1 스페이서(301)의 재료는 SiN, SiON, SiOCN, SiC, SiOC, SiO2, SiC 등과 같은 실리콘계 재료를 포함할 수 있거나, 다른 실시형태에서는, SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx 등과 같은 금속계 재료를 포함할 수 있고, 약 5 Å 내지 약 500 Å의 두께로 형성될 수 있다. 일 실시형태에서, 제1 스페이서(301)는 물리적 기상 퇴적, 화학적 기상 퇴적, 원자층 퇴적과 같은 퇴적 공정, 산화와 같은 처리, 이들의 조합 등을 초기에 사용하여 형성될 수 있다. 그러나, 임의의 적절한 재료, 두께, 및 형성 방법도 사용할 수 있다.
제2 스페이서(303)는 제1 스페이서(301) 위에 형성될 수 있는데, 제1 스페이서(301)와는 상이한 에칭 특성을 갖는 상이한 재료를 제공하기 위해 사용될 수 있다. 이 경우에, 제2 스페이서(303)의 재료는 제1 스페이서(301)가 SiN인 실시형태에서 SiOCN일 수 있지만, 다른 실시형태에서는 제2 스페이서(303)가 SiN, SiON, SiC, SiOC, SiO2, SiC 등과 같은 실리콘계 재료일 수도 있고, 다른 실시형태에서는 SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx 등과 같은 금속계 재료를 포함할 수도 있다. 일 실시형태에서, 제2 스페이서(303)는 물리적 기상 퇴적, 화학적 기상 퇴적, 원자층 퇴적, 이들의 조합 등의 퇴적 공정을 사용하여, 약 5 Å 내지 약 500 Å의 두께로 형성될 수 있다. 그러나, 임의의 적절한 재료, 두께, 및 형성 방법도 사용할 수 있다.
또한, 도 3a 내지 도 3d는, 제1 스페이서(301) 및 제2 스페이서(303)에 대한 재료가 블랭킷 퇴적되었다면, 제1 스페이서(301) 및 제2 스페이서(303)의 재료가 제1 스페이서(301) 및 제2 스페이서(303)를 형성하도록 패터닝될 수 있는 것도 도시하고 있다. 일 실시형태에서는, 구조의 수평 표면으로부터 제1 스페이서(301) 및 제2 스페이서(303)를 제거하기 위해, 반응성 이온 에칭과 같은 하나 이상의 이등성 에칭 공정을 사용하여 제1 스페이서(301) 및 제2 스페이서(303)의 재료가 패터닝된다. 그러나, 임의의 적절한 패터닝 공정이 사용될 수도 있다.
추가로, 도 3a 내지 도 3d에는 제1 스페이서(301)와 제2 스페이서(303)만이 도시되고 있지만, 실시형태는 2개의 스페이서만 존재하는 것으로 제한되지 않는다. 오히려, 임의의 적절한 수의 스페이서가 더미 게이트 전극(117)에 인접하여 형성될 수도 있다. 예를 들어, 재료가 상이한 분리된 스페이서의 수는 3 스페이서 내지 10 스페이서일 수도 있다.
일 실시형태에서, 구조의 수평 표면으로부터 제1 스페이서(301)와 제2 스페이서(303)를 제거하는데 사용되는 하나 이상의 이방성 에칭 공정의 패터닝 공정은 패터닝 공정에 의해 노출되는 제1 격리 영역(111)의 부분을 리세싱하는 데에도 사용될 수 있다. 이와 같이, 패터닝된 더미 게이트 전극(117), 패터닝된 제1 스페이서(301), 및 패터닝된 제2 스페이서(303)에 의해 덮이지 않는 제1 격리 영역(111)은 덮이는 제1 격리 영역(111)의 부분보다 낮은 높이로 리세싱됨으로써, 제1 격리 영역(111) 내에 크라운 형상 또는 핀 형상을 형성한다. 그러나, 다른 실시형태에서, 제1 격리 영역(111)은 리세싱되지 않고, 제1 격리 영역(111)의 임의의 적절한 패터닝은 이들 실시형태의 범주 내에 포함되는 것이 전적으로 의도된다.
도 3a 내지 도 3d는 패터닝된 더미 게이트 전극(117), 제1 스페이서(301) 및 제2 스페이서(303)에 의해 덮이지 않는 영역에서의 핀(113)의 제거 및 소스/드레인 영역(305)의 재성장을 추가로 도시하고 있다. 패터닝된 더미 게이트 전극(117), 제1 스페이서(301) 및 제2 스페이서(303)에 의해 덮이지 않는 영역에서의 핀(113)의 제거는 패터닝된 더미 게이트 전극(117), 제1 스페이서(301) 및 제2 스페이서(303)를 하드 마스크로서 사용한 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적절한 제거 공정에 의해 수행될 수 있다. 제거는 핀(113)이 제1 격리 영역(111)의 표면과 평면(예시하는 경우임)이 되거나 그보다 낮아질 때까지 계속될 수 있다.
일부 실시형태에서, 핀(113)의 재료의 제거는 코어 영역(103)과 I/O 영역(105) 간에 균일하지 않을 것이다. 예를 들어, I/O 영역(105) 내에서의 핀(113)의 재료의 제거는 코어 영역(103)에서의 핀(113)의 재료의 제거에 비해 높은 레이트로 진행될 수 있다. 이와 같이, 제거에 의해 형성된 개구부는 코어 영역(103)에서보다 I/O 영역(105)에서 더 깊게 연장될 것이다. 그러나, 다른 실시형태에서는, 개구부가 유사한 길이로 연장될 수 있다.
핀(113)의 이들 부분이 제거되었다면, 소스/드레인 영역(305)은 핀(113)의 각각과 접촉하여 재성장할 수 있다. 일 실시형태에 있어서, 소스/드레인 영역(305)은 재성장할 수 있고, 일부 실시형태에서는, 소스/드레인 영역(305)이 재성장하여, 패터닝된 더미 게이트 전극(117) 아래에 위치한 핀(113)의 채널 영역에 응력을 가할 스트레서(stressor)를 형성할 수 있다. 핀(113)이 실리콘을 포함하고 FinFET이 p타입 디바이스인 실시형태에서는, 소스/드레인 영역(305)이, 실리콘과 같은 재료나 그렇지 않으면 채널 영역과는 상이한 격자 상수를 가진 실리콘 게르마늄과 같은 재료로 선택적 에피택셜 공정을 통해 재성장할 수 있다. 에피택셜 성장 공정은 실란, 디클로로실란, 게르만 등의 전구체를 사용할 수 있으며, 약 5분과 약 120분의 사이, 예컨대 약 30분 동안 계속될 수 있다.
일 실시형태에 있어서, 소스/드레인 영역(305)은 약 5 Å 내지 약 1000 Å의 두께 및 제1 격리 영역(111)보다 높은, 약 10 Å 내지 약 500 Å, 예컨대 약 200 Å의 높이를 갖도록 형성될 수 있다. 이 실시형태에서, 소스/드레인 영역(305)은 제1 격리 영역(111)의 상부 표면보다 높은, 약 5 nm 내지 약 250 nm, 예컨대 약 100 nm의 높이를 갖도록 형성될 수 있다. 또한, 불균일한 에칭 때문에, I/O 영역(105)에서의 소스/드레인 영역(305)은 코어 영역(103)에서의 소스/드레인 영역(305)보다 더 큰 높이를 가질 수 있다. 예를 들어, I/O 영역(105)에서의 소스/드레인 영역(305)은 약 200 Å 내지 약 800 Å, 예컨대 약 500 Å의 높이를 가질 수 있고, 코어 영역(103)에서의 소스/드레인 영역(305)은 약 200 Å 내지 약 800 Å, 예컨대 400 Å의 높이를 가질 수 있다.
그런데, 여기에 특정 치수 및 형상을 기재하지만, 이들은 예시로 의도된 것이며 제한되는 것이 의도되지는 않는다. 그보다는, 소스/드레인 영역(305)의 임의의 적절한 사이즈 및 형상이 사용될 수 있으며, 그 사이즈 및 형상은 제조 공정 중에 다수의 파라미터에 영향을 받을 수 있다. 예를 들어, 소스/드레인 영역(305)의 사이즈 및 형상은 게이트 스택의 사이즈 및 간격(예컨대, 코어 영역(103)과 I/O 영역(105) 간에 게이트 스택을 다르게 하면 그 각각의 소스/드레인 영역(305)의 폭이 달라질 것임), 소스/드레인 영역(305)에 대한 여유를 만드는데 사용되는 에칭의 유형, 소스/드레인 영역(305)의 에피택셜 성장 중에 사용되는 파라미터 등에 영향을 받을 수 있다. 파라미터에 있어서 이러한 차이, 소스/드레인 영역(305)의 크기 및 형상에 미치는 그 각각의 영향은 실시형태의 범주 내에 포함되는 것이 전적으로 의도된다.
소스/드레인 영역(305)이 형성되면, 핀(113) 내의 도펀트를 보충하기 위해 적절한 도펀트를 주입함으로써 소스/드레인 영역(305)에 도펀트가 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p타입 도펀트가 주입되어 PMOS 디바이스를 형성할 수 있다. 예를 들어, 인, 비소, 안티몬 등과 같은 n타입 도펀트가 주입되어 NMOS 디바이스를 형성할 수 있다. 이들 도펀트는 패터닝된 더미 게이트 전극(117), 제2 스페이서(301) 및 제2 스페이서(303)를 마스크로서 사용하여 주입될 수 있다. 당업자라면 다수의 다른 공정, 단계 등이 도펀트를 주입하는데 사용될 수 있음을 알 것이다. 예를 들어, 당업자라면 스페이서와 라이너의 다양한 조합을 이용하여 복수회의 주입이 행해져 특정 용도에 적절한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성할 수 있음을 알 것이다. 이들 공정 중 임의의 것이 도펀트를 주입하는데 이용될 수 있으며, 이상의 설명은 본 실시형태를 전술한 단계에 제한하는 것을 의도하지 않는다.
도 4a 내지 도 4d는 도 2a 내지 도 2d에서와 유사한 절단선을 따른 단면도를 도시하고 있으며, 추가로 소스/드레인 영역(305) 위에서의 컨택 에칭 정지층(401) 및 층간 유전체(ILD)층(403)의 퇴적을 도시하고 있다. 컨택 에칭 정지층(401)은 추가 처리로 인해 발생하는 손상으로부터 하부 구조를 보호하고 추가 에칭 공정에 대한 제어 포인트를 제공하기 위해 사용된다. 일 실시형태에, 컨택 에칭 정지층(401)은 플라즈마 강화 화학적 기상 퇴적(PECVD)을 사용하여 실리콘 질화물로 형성될 수 있지만, 질화물, 산질화물, 탄화물, 붕화물, 이들의 조합 등과 같은 다른 재료, 및 저압 CVD(LPCVD), PVD 등과 같은, 컨택 에칭 정지층(401)을 형성하는 대안의 기술을 대안적으로 사용할 수도 있다. 컨택 에칭 정지층(401)은 약 50 Å 내지 약 2,000 Å, 예컨대 약 200 Å의 두께를 가질 수 있다.
ILD층(403)은 붕소 인 규산염 유리(BPSG) 등의 재료를 포함할 수 있지만, 임의의 적절한 유전체가 사용될 수도 있다. ILD층(403)은 PECVD 등의 공정을 사용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 대안으로 사용될 수도 있다. ILD층(403)은 약 100 Å와 약 3,000 Å 사이의 두께로 형성될 수 있다.
도 4a 내지 도 4d는 추가로, ILD층(403)이 형성되었다면, ILD층(403)과 컨택 에칭 정지층(401)이 제1 스페이서(301), 제2 스페이서(303), 및 더미 게이트 전극(117)과 평탄화될 수 있는 것도 도시하고 있다. 일 실시형태에서, ILD층(403), 컨택 에칭 정지층(401), 제1 스페이서(301), 및 제2 스페이서(303)는 예컨대 화학적 기계 연마 공정과 같은 평탄화 공정을 사용하여 평탄화될 수 있지만, 임의의 적절한 공정이 사용될 수도 있다. 평탄화 공정은 게이트 마스크(119)를 제거하는 데에도 사용된다.
도 5a 내지 도 5d는 도 2a 내지 도 2d에서와 유사한 절단선을 따른 단면도를 도시하고 있으며, 추가로 코어 영역(103)과 I/O 영역(105) 둘 다에서의 더미 게이트 전극(117)의 제거를 도시하고 있다. 일 실시형태에 있어서, 더미 게이트 전극(117)은, 예컨대 더미 게이트 전극(117)의 재료에 대해 선택적인 에칭제를 사용하는 하나 이상의 습식 또는 건식 에칭 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적절한 제거 공정이 사용될 수도 있다.
도 5a 내지 도 5d는 추가로, 더미 게이트 전극(117)이 코어 영역(103)과 I/O 영역(105) 둘 다에서 제거되었으면, I/O 영역(105) 내의 구조를 보호하기 위해 I/O 영역(105) 내의 구조 위에 마스크(501)가 배치될 수 있는 것도 도시하고 있다. 일 실시형태에서, 마스크(501)은 예컨대 코어 영역(103)을 노출시키면서 I/O 영역(105)을 보호하기 위한 노출 및 현상 공정을 사용하여, 분배된 다음 패터닝되는 폴리머계 포토레지스트 등의 감광성 재료일 수 있다. 그러나, 하드 마스크 재료와 같은 임의의 적절한 재료, 및 퇴적 및 패터닝 공정과 같은 임의의 적절한 공정이 마스크(501)를 형성하는 데에 사용될 수도 있다.
마스크(501)가 형성되고 I/O 영역(105) 내의 구조가 보호되었다면, 도 5a와 도 5b는, 코어 영역(103)에서, 제2 스페이서(303)에 의해 덮이는 제1 스페이서(301)의 부분을 제거하지 않고서 제2 스페이서(303)의 측벽을 따라 정렬되는 제1 스페이서(301)의 부분을 제거하고 제1 스페이서 잔여부(503)를 형성하기 위해 제1 스페이서(301)가 패터닝되는 것을 도시하고 있다. 일 실시형태에서, 제1 스페이서(301)의 패터닝은, 제2 스페이서(303)의 재료는 사실상 에칭하지 않고서 제1 스페이서(301)의 재료에 대해 선택적인 에칭제를 사용한, 화학적 에칭, 플라즈마 에칭, 습식 세정, 이들의 조합 등과 같은 하나 이상의 에칭 공정을 사용하여 수행될 수 있다.
일 실시형태에서, 제1 스페이서 잔여부(503)를 형성하기 위한 제거 공정은 제1 스페이서 잔여부(503)가 제2 스페이서(303)의 측벽과 동일 종단(coterminous)이며 이 측벽을 따라 정렬되도록, 인접한 제2 스페이서(303)의 측벽으로부터 제1 스페이서(301)를 완전히 제거한다. 이와 같이, 제1 스페이서 잔여부(503)는 제2 스페이서(303)의 퇴적 두께(예컨대, 5 Å 내지 500 Å)와 동일한 폭을 가질 수 있다. 그러나, 다른 실시형태에서는 제1 스페이서(301)가 제2 스페이서(303)의 측벽에 인접한 채로 있을 수도 있거나 그렇지 않다면 제1 스페이서 잔여부(503)가 핀(113)의 상부 표면과 평행한 방향으로 리세싱되도록 에칭될 수도 있다.
제1 스페이서(301)의 부분을 제거하고 제1 스페이서 잔여부(503)를 제거함으로써, 코어 영역(103) 내에 위치한 스페이서의 수("a")는 I/O 영역(105) 내에 위치한 스페이서의 수("b")보다 b-a ≥ 1만큼 작아지도록 감소될 수 있다. 또한, 스페이서의 조합(예컨대, 제1 스페이서(301)와 제2 스페이서(302))의 두께는 I/O 영역(105) 내의 스페이서의 조합의 두께(예컨대, 10 Å-1,000 Å)의 감소 없이, 코어 영역(103) 내의 구조에 대해 감소될 수 있다(예컨대, 5 Å-5,000 Å). 이와 같이, 커패시턴스 및 누설 위험이 I/O 영역(105)에서 저감되어, 코어 영역(103) 내에 위치한 디바이스의 성능 열화 없이 더 큰 전압으로 동작할 수 있다.
또한, 일부 실시형태에서, 제1 스페이서(301)의 패터닝 및 제1 스페이서 잔여부(503)의 형성은, 더미 게이트 전극(117) 아래에서 코어 영역(103) 내에 위치한 제1 격리 영역(111)의 일부도 제거할 수 있다. 실시형태에서, 제1 격리 영역(111)은, I/O 영역(105) 내에는 대응하는 리세스가 형성되지 않고서(I/O 영역(105)은 마스크(501)의 존재로 계속 보호되기 때문임) 제1 격리 영역(111)의 만곡된 오목한 표면을 갖는 리세스(505)가 형성되도록, 제거될 수 있다. 일 실시형태에서, 리세스(505)는 약 3 Å 내지 약 500 Å, 예컨대 약 30 Å의 제1 깊이(D1)로 형성될 수 있고, 제 폭(W1)을 가질 수 있다. 그러나, 임의의 적절한 치수가 사용될 수도 있다.
도 6a 내지 도 6d는 도 2a 내지 도 2d에서와 유사한 절단선을 따른 단면도를 도시하고 있으며, 추가로 코어 영역(103)에서의 더미 게이트 유전체(115)의 일부의 제거를 도시하고 있다. 이러한 제거가 코어 영역(103) 내에 더미 게이트 유전체 잔여부(601)를 형성하지만, 또한 마스크(501)의 존재(도 5c 내지 도 5d 참조) 때문에, 더미 게이트 유전체(115)는 그 공정이 미치지 않으며, I/O 영역(105) 내에 그대로 유지된다. 일 실시형태에서, 더미 게이트 유전체(115)는, 제2 스페이서(303)의 재료 또는 제1 스페이서 잔여부(503)는 사실상 에칭하지 않고서 더미 게이트 유전체(115)의 재료에 대해 선택적인 에칭제를 사용한, 화학적 에칭, 플라즈마 에칭, 습식 세정, 이들의 조합 등과 같은 하나 이상의 에칭 공정을 사용하여 패터닝될 수 있다.
일 실시형태에서, 더미 게이트 유전체 잔여부(601)를 형성하기 위한 제거 공정은, 더미 게이트 유전체 잔여부(601)가 제2 스페이서(303)의 측벽 및/또는 제1 스페이서 잔여부(503)와 동일 종단이며 이들과 정렬되도록, 더미 게이트 유전체(115)의 재료를 제거한다. 이와 같이, 더미 게이트 유전체 잔여부(601)는 제2 스페이서(303)의 퇴적 두께(예컨대, 5 Å 내지 500 Å)와 동일한 폭을 가질 수 있다. 그러나, 다른 실시형태에서, 더미 게이트 유전체 잔여부(601)는, 더미 게이트 유전체 잔여부(601)가 핀(113)의 상부 표면과 평행한 방향으로 리세싱되도록 에칭될 수 있다.
도 6c와 도 6d는 추가로, 더미 게이트 유전체 잔여부(601)가 형성되었으면, 추가 처리를 위해 I/O 영역(105)을 노출시키도록 마스크(501)가 제거될 수 있는 것을 도시하고 있다. 마스크(501)가 포토레지스트인 실시형태에서는, 마스크(501)가 애싱 공정을 사용하여 제거될 수 있고, 이에 의해 마스크(501)의 온도는 포토레지스트의 열분해를 유도하도록 상승되고, 열분해된 재료는 쉽게 제거될 수 있다. 그러나, 다른 실시형태에서는, 에칭 공정이 마스크(501)를 제거하는 데에 사용될 수 있고 임의의 적절한 제거 공정도 사용될 수 있다.
도 7a 내지 도 7d는 도 2a 내지 도 2d에서와 유사한 절단선을 따른 단면도를 도시하고 있으며, 추가로 더미 게이트 전극(117)의 제거로 남겨진 영역 내에서의 제1 게이트 스택(701)의 형성을 도시하고 있다. 일 실시형태에서, 제1 게이트 스택(701)을 형성하기 위한 공정은 일련의 층을 퇴적함으로써 시작될 수 있다. 일 실시형태에서, 일련의 층은 계면층, 제1 유전체층, 제1 금속층, 및 제1 p금속 일함수층을 포함할 수 있다(이들 각각은 명확성을 위해 도 7a 내지 도 7d에서 개별적으로 도시되지 않는다).
선택적으로, 계면층은 제1 유전체층의 형성 이전에 형성될 수도 있다. 일 실시형태에서, 계면층은 인시추 스트림 제너레이션(in situ steam generation, ISSG)과 같은 공정, 화학적 기상 퇴적 또는 원자층 퇴적과 같은 퇴적을 통해 형성된 실리콘 이산화물과 같은 재료일 수 있다. 다른 실시형태에서, 계면층은 약 5 Å 내지 약 20 Å, 예컨대 약 10 Å의 두께까지 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 하이-k 재료일 수 있다. 퇴적 공정을 사용하는 실시형태에서는 계면층이 등각으로 형성될 수 있고, ISSG를 사용하는 실시형태에서는, 계면층이 측벽을 따라 연장하지 않고 개구부의 바닥을 따라 형성될 수도 있다.
계면층이 형성되면, 제1 유전체 재료가 계면층 위에 캐핑층으로서 형성될 수 있다. 일 실시형태에 있어서, 제1 유전체 재료는 원자층 퇴적, 화학적 기상 퇴적 등의 공정을 통해 퇴적된 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등의 하이-k 재료이다. 제1 유전체 재료는 약 5 Å 내지 약 200 Å의 제2 두께까지 퇴적될 수 있지만, 임의의 적절한 재료와 두께가 사용될 수도 있다.
선택적으로, 제1 금속 재료 또는 금속 게이트 캐핑층은 제1 유전체 재료에 인접하여 배리어층으로서 형성될 수 있고, TaN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN 등의 금속 재료, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속-질화물, 전이 금속-규산염, 금속의 산질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 이들의 조합 등으로 형성될 수 있다. 제1 금속 재료는 원자층 퇴적, 화학적 기상 퇴적, 스퍼터링 등의 퇴적 공정을 사용하여 약 5 Å 내지 약 200 Å의 두께까지 퇴적될 수 있지만, 임의의 적절한 퇴적 공정 또는 두께가 사용될 수도 있다.
제1 p금속 일함수층은 제1 금속 재료에 인접하여 형성될 수 있으며, 특정 실시형태에서는, 제1 금속 재료와 유사할 수도 있다. 예를 들어, 제1 p금속 일함수층은 W, Al, Cu, TiN, Ti, TiAlN, Ta, TaN, Co, Ni, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, AlCu, Mo, MoSi2, WN 등의 금속 재료, 다른 금속 산화물, 금속 질화물, 금속 규산염, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-규산염, 금속의 산질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 이들의 조합 등으로 형성될 수 있다. 또한, 제1 p금속 일함수층은 원자층 퇴적, 화학적 기상 퇴적, 스퍼터링 등의 퇴적 공정을 사용하여 약 5 Å 내지 약 500 Å의 제4 두께까지 퇴적될 수 있지만, 임의의 적절한 퇴적 공정 또는 두께가 사용될 수도 있다.
제1 p금속 일함수층이 형성되었다면, 제1 n금속 일함수층이 퇴적될 수 있다. 일 실시형태에서, 제1 n금속 일함수층은 W, Cu, AlCu, TiAlC, TiAlN, Ti, TiN, Ta, TaN, Co, Ni, Ag, Al, TaAl, TaAlC, TaC, TaCN, TaSiN, Mn, Zr 등의 재료, 기타 적절한 n타입 일함수 재료, 또는 이들의 조합일 수 있다. 예를 들어, 제1 n금속 일함수층은 원자층 퇴적(ALD) 공정, CVD 공정 등을 사용하여 약 5 Å 내지 약 5000 Å, 예컨대 약 30 Å의 제6 두께까지 퇴적될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 제1 n금속 일함수층을 형성하는 데에 사용될 수도 있다.
제1 게이트 스택(701) 내에는 또한 글루층과 충전용 금속이 퇴적된다. 제1 n금속 일함수층이 형성되었다면, 상부의 충전용 금속을 하부의 제1 n금속 일함수층과 접착시킬 뿐만 아니라 충전용 금속의 형성을 위한 핵생성층을 제공하는 것을 돕기 위해 글루층이 형성될 수 있다. 일 실시형태에서, 글루층은 티탄 질화물과 같은 재료일 수도 있거나 그렇지 않다면 제1 n금속 일함수층과 유사한 재료일 수도 있으며, 약 10 Å 내지 약 100 Å의 예컨대 약 50 Å의 제7 두께까지 ALD과 같은 유사한 공정을 사용하여 형성될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 사용될 수도 있다.
글루층이 형성되었다면, 글루층을 사용하여 개구부의 잔여부를 충전하기 위해 충전용 금속이 퇴적된다. 일 실시형태에서, 충전용 재료는 텅스텐, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 재료일 수 있고, 도금, 화학적 기상 퇴적, 원자층 퇴적, 물리적 기상 퇴적, 이들의 조합 등과 같은 퇴적 공정을 사용하여 형성될 수 있다. 추가로, 충전용 재료는 약 1000 Å 내지 약 2000 Å, 예컨대 약 1500 Å의 두께까지 퇴적될 수 있다. 그러나, 임의의 적절한 재료가 사용될 수도 있다.
도 7a 내지 도 7d는 충전용 재료가 퇴적되어 개구부를 충전하고 과충전한 후에, 제1 게이트 스택(701)을 형성하도록 재료가 평탄화될 수 있는 것도 도시하고 있다. 일 실시형태에서, 재료는 예컨대 화학적 기계 연마 공정을 사용하여 평탄화될 수 있지만, 연삭 또는 에칭과 같은 임의의 적절한 공정이 사용될 수도 있다. 간결성을 위해 명시적으로 도시하지는 않지만, 계면층은 제1 게이트 스택(701)의 하부면을 따르는 평면일 수 있고; 제1 유전체 제료, 제1 금속 재료, 제1 p금속 일함수층, 제1 n타입 일함수층, 및 글루층은 "U"자형을 가질 수 있고; 충전용 재료는 제1 게이트 스택(701)의 공간의 잔여부를 충전할 수 있다. 그러나, 임의의 적절한 형상 또는 형상의 조합이 제1 게이트 스택(701)의 다양한 층에 사용될 수도 있다.
설명한 대로 제1 게이트 스택(701)을 형성함으로써, 코어 영역(103) 내의 제1 게이트 스택(701)은 각각의 스페이서(예컨대, 제2 스페이서(303)와 제1 스페이서 잔여부(503))와 접촉한다. 그러나, I/O 영역(105)에서, 제1 게이트 스택(701)은 제1 스페이서(301)와 물리적으로 접촉하지만 거기에서 제1 스페이서(301)는 제2 스페이서(303)를 제1 게이트 스택(701)으로부터 분리시킨다.
마지막으로, 도 7a 내지 도 7d는 소스/드레인 영역(305)에 대한 제1 컨택(703)의 형성을 도시하고 있다. 일 실시형태에서, 소스/드레인 영역(305)의 일부를 노출시키기 위해 개구부가 ILD층(403) 및 컨택 에칭 정지층(401)을 통해 형성된다. 선택적으로, 제1 컨택(703)의 형성 전에, 실리사이드 컨택이 형성될 수도 있다. 실리사이드 컨택은 컨택의 쇼트키 장벽 높이를 저감시키기 위해 티탄, 니켈, 코발트, 또는 에르븀을 포함할 수 있다. 그러나, 백금, 팔라듐 등과 같은 기타 금속도 사용될 수 있다. 실리사이드화는 적절한 금속층의 블랭킷 퇴적에 이어지는 금속을 하부 노출된 실리콘과 반응시키는 어닐링 공정에 의해 수행될 수도 있다. 그런 다음 미반응 금속은 선택적 에칭 공정 등으로 제거된다. 실리사이드 컨택의 두께는 약 5 nm 내지 약 50 nm일 수 있다.
I/O 영역(105) 내에서의 스페이서는 패터닝하지 않고 코어 영역(103) 내에는 스페이서를 패터닝함으로써, 제1 게이트 스택(701)과 이들 각각 간의 커패시턴스가 개별 디바이스에 맞게 조절될 수 있다. 이와 같이, I/O 영역(105) 내의 디바이스에 인가된 더 큰 전압에 관한 커패시턴스 문제는 코어 영역(103)과 같은 다른 영역 내의 디바이스에 유사한 변화를 요구하는 일 없이 처리될 수 있다. 따라서, 이들 디바이스의 누설 전류로 인한 전기적 성능 및 수율의 열화를 저감하거나 없앨 수 있다. 마찬가지로, 제1 컨택(703)과 제1 게이트 스택(701) 사이에 사용된 공정 윈도우가 증가할 수 있다.
일 실시형태에서, 개구부를 충전 및/또는 과충전하기 위해, 제1 컨택(703)은 Al, Cu, W, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 이들의 조합 등과 같은 전도성 재료일 수 있지만, 스퍼터링, 화학적 기상 퇴적, 전기도금, 무전해 도금 등과 같은 퇴적 공정을 사용하여 임의의 적절한 재료가 퇴적될 수도 있다. 충전 또는 과충전되었다면, 개구부 외부의 임의의 퇴적된 재료는 화학적 기계 연마(CMP)과 같은 평탄화 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적절한 재료 및 형성 공정이 사용될 수도 있다. 추가로, 제1 컨택(703)은 약 5 Å 내지 약 2000 Å의 두께를 가질 수 있다.
도 8a와 도 8b는 2개보다 더 많은(예컨대, 제1 스페이서(301)와 제2 스페이서(303)보다 더 많은) 스페이서가 사용되는 또 다른 실시형태를 도시하고 있으며, 여기서 도 8a는 도 3a에서 800으로 표시된 박스의 클로즈업 도면을 나타내고, 도 8b는 도 3c에서 800으로 표시된 박스의 클로즈업 도면을 나태난다. 이 실시형태에서, 제1 스페이서(301)와 제2 스페이서(303)는 도 3a 내지 도 3d에 대해 전술한 바와 같이 형성된다. 그러나, 제1 스페이서(301)와 제2 스페이서(303) 외에, 제3 스페이서(801)와 제4 스페이서(803)도 형성된다.
일 실시형태에서, 제3 스페이서(801)는 SiN, SiON, SiOCN, SiC, SiOC, SiO2, SiC 등과 같은 실리콘계 재료를 포함할 수 있거나, 다른 실시형태에서는, SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx 등과 같은 금속계 재료를 포함할 수 있고, 약 5 Å 내지 약 500 Å의 두께까지 형성될 수 있다. 일 실시형태에서, 제3 스페이서(801)는 물리적 기상 퇴적, 화학적 기상 퇴적과 같은 퇴적 공정, 산화와 같은 처리, 이들의 조합 등을 초기에 사용하여 형성될 수 있다. 그러나, 임의의 적절한 재료, 두께, 및 형성 방법도 사용할 수 있다.
제3 스페이서(801)가 형성되었다면, 제4 스페이서(803)가 제3 스페이서(801) 위에 형성될 수 있다. 제4 스페이서(803)는 제3 스페이서(801) 위에 형성될 수 있는데, 제3 스페이서(801)와는 상이한 에칭 특성을 갖는 상이한 재료를 제공하기 위해 사용될 수 있다. 이와 같이, 제4 스페이서(803)는 SiN, SiON, SiOCN, SiC, SiOC, SiO2, SiC 등과 같은 실리콘계 재료를 포함할 수 있거나, 다른 실시형태에서는, SiGeO, SiAsO, GeOx, AsOx, SiP, SiPO, SiTiO, TiOx, CuOx, CoOx와 같은 금속계 재료를 포함할 수 있다. 일 실시형태에서, 제4 스페이서(803)는 물리적 기상 퇴적, 화학적 기상 퇴적, 원자층 퇴적, 이들의 조합 등의 퇴적 공정을 사용하여, 약 5 Å 내지 약 500 Å의 두께까지 형성될 수 있다. 그러나, 임의의 적절한 재료, 두께, 및 형성 방법도 사용할 수 있다.
도 8a와 도 8b는 추가로, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803)의 재료가 블랭킷 퇴적되었다면, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803)의 재료는 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803)를 형성하도록 패터닝될 수 있는 것도 도시하고 있다. 일 실시형태에서, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803)의 재료는 구조의 수평 표면으로부터 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803)를 제거하기 위해, 반응성 이온 에칭과 같은 하나 이상의 이등성 에칭 공정을 사용하여 패터닝된다. 그러나, 임의의 적절한 패터닝 공정이 사용될 수도 있다.
이해하고 있는 바와 같이, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803)의 재료의 패터닝 후에, 마지막 퇴적된 스페이서(예컨대, 제4 스페이서(803))를 제외한 스페이서 각각(예컨대, 제1 스페이서(301), 제2 스페이서(303), 및 제3 스페이서(801))은 패터닝 공정 후에 "L"자형을 갖게 된다. 추가로, 마지막 퇴적된 스페이서(예컨대, 제4 스페이서(803))는 "L"자형을 갖지 않고, 그보다는 본 도면에서는 수직 측벽을 갖는다.
도 9a와 도 9b는 (I/O 영역(105) 내의 디바이스 상에서의 스페이서 수보다 코어 영역(103) 내의 디바이스 상에서의 스페이서 수를 더 적게 하기 위해) I/O 영역(105) 내의 제1 스페이서(301)는 에칭하지 않고서 코어 영역(103) 내의 제1 스페이서(301)를 에칭하고 제1 스페이서 잔여부(503)를 형성하는 제거 공정을 도시하고 있다. 일 실시형태에서, 예컨대 I/O 영역(105)은 보호하고 제2 스페이서(303)에서 멈추는 동안 제1 스페이서(301)의 부분을 제거하기 위해 이방성 에칭 공정을 사용함으로써 도 5a 내지 도 5d에 대해 전술한 바와 같이 제거 공정이 수행될 수 있다. 그러나, 임의의 적절한 공정이 사용될 수도 있다.
원한다면, 제1 스페이서 잔여부(503)가 형성되었다면, 제1 게이트 스택(701)은 (코어 영역(103) 내에서) 제1 스페이서 잔여부(503) 및 제2 스페이서(303)에 인접하여 그리고 I/O 영역(105) 내에서 스페이서(예컨대, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803))에 인접하여 형성될 수 있다. 일 실시형태에 있어서, 제1 게이트 스택(701)은 도 7a 내지 도 7d에 대해 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 사용될 수도 있다.
이 때에 제1 게이트 스택(701)이 형성되지 않는다면, 도 10a와 도 10b는 제2 스페이서(303)를 에칭하고 제2 스페이서 잔여부(1001)를 형성하는 또 다른 제거 공정을 도시하고 있다. 일 실시형태에서, 제1 스페이서 잔여부(503)를 형성하기 위한 제거 공정은 제2 스페이서 잔여부(1001)가 제3 스페이서(801)의 측벽과 동일 종단이며 그 측벽을 따라 정렬되도록, 인접한 제3 스페이서(801)의 측벽으로부터 제2 스페이서(303)를 완전히 제거한다. 그러나, 다른 실시형태에서는 제2 스페이서(303)가 제3 스페이서(801)의 측벽에 인접한 채로(그러나, 감소된 두께로) 있을 수도 있거나 그렇지 않다면 제2 스페이서 잔여부(1001)가 핀(113)의 상부 표면과 평행한 방향으로 리세싱되도록 에칭될 수도 있다.
코어 영역(103)에 제2 스페이서 잔여부(1001)를 형성함으로써, 제2 스페이서 잔여부(1001)의 폭은 제3 스페이서(801)의 폭과 같을 수 있고(폭제2 스페이서 잔여부 - 폭제3 스페이서 = 0), 제3 스페이서(801)의 폭은 제4 스페이서의 폭보다 클 수 있다(폭제3 스페이서 - 폭제4 스페이서 > 0). 그러나, I/O 영역에서는, 스페이서의 패터닝이 없었고, 각 스페이서의 폭은 나중 퇴적된 상부의 스페이서의 폭보다 크다(폭하부 스페이서 - 폭상부 스페이서 > 0). 그러나, 임의의 적절한 폭도 사용될 수 있다.
이 경우에도, 이 제조 단계에서 원한다면, 제2 스페이서 잔여부(1001)가 형성되었다면, 제1 게이트 스택(701)은 (코어 영역(103) 내에서) 제1 스페이서 잔여부(503) 및 제2 스페이서 잔여부(1001)에 인접하여 그리고 I/O 영역(105) 내에서 스페이서(예컨대, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803))에 인접하여 형성될 수 있다. 일 실시형태에 있어서, 제1 게이트 스택(701)은 도 7a 내지 도 7d에 대해 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 사용될 수도 있다.
이 때에 제1 게이트 스택(701)이 형성되지 않는다면, 도 11a와 도 11b는 제3 스페이서(801)를 에칭하고 제3 스페이서 잔여부(1101)를 형성하는 또 다른 제거 공정을 도시하고 있다. 일 실시형태에서, 제3 스페이서 잔여부(1101)를 형성하기 위한 제거 공정은 제3 스페이서 잔여부(1101)가 제4 스페이서(803)의 측벽과 동일 종단이며 이 측벽을 따라 정렬되도록, 인접한 제4 스페이서(803)의 측벽으로부터 제3 스페이서(801)를 완전히 제거한다. 그러나, 다른 실시형태에서는 제3 스페이서(801)가 제4 스페이서(803)의 측벽에 인접한 채로(그러나, 감소된 두께로) 있을 수도 있거나 그렇지 않다면 제3 스페이서 잔여부(1101)가 핀(113)의 상부 표면과 평행한 방향으로 리세싱되도록 에칭될 수도 있다.
복수의 스페이서(예컨대, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801), 및 제4 스페이서(803))를 형성한 다음에 이들 스페이서 중 적어도 일부(예컨대, 제1 스페이서(301), 제2 스페이서(303), 및 제3 스페이서(801))를 순차적으로 에칭함으로써, 스페이서 제거 후에 다층 스페이서의 잔여부로부터 스페이서 더미(a pile of spacer)(1003)가 형성되는데, 스페이서 더미(1003)는 제4 스페이서(803), 제3 스페이서 잔여부(1101), 제2 스페이서 잔여부(1001), 및 제1 스페이서 잔여부(503)를 포함한다. 이 실시형태에서, 스페이서 더미(1103)의 바닥 상에 위치한 잔여부(예컨대, 제3 스페이서 잔여부(1101), 제2 스페이서 잔여부(1001), 및 제1 스페이서 잔여부(503))는 최초 퇴적되었을 때의 재료와 동일한 두께를 가질 수 있으며, 스페이서 더미의 상부(예컨대, 에칭되지 않은 제4 스페이서(803))는 약 5 Å 내지 약 500 Å, 예컨대 약 50 Å의 두께를 갖는 것과 같이, 동일한 방향으로 훨씬 더 큰 두께를 갖는다. 이 두께 또는 스페이서 더미(1103)의 두께가 너무 얇다면, 동작 전압 윈도우가 확장될 수 없지만, 이 두께 또는 스페이서 더미(1103)의 두께가 너무 크면, 트랜지스터 밀도에 영향을 미쳐 동일한 표면적에 포함될 트랜지스터의 수가 적어질 것이다.
스페이서 더미(1103)가 형성되었다면, 제1 게이트 스택(701)은 (코어 영역(103) 내에서) 스페이서 더미(1103)에 인접하여 그리고 I/O 영역(105) 내에서 스페이서(예컨대, 제1 스페이서(301), 제2 스페이서(303), 제3 스페이서(801) 및 제4 스페이서(803))에 인접하여 형성될 수 있다. 일 실시형태에 있어서, 제1 게이트 스택(701)은 도 7a 내지 도 7d에 대해 전술한 바와 같이 형성될 수 있다. 그러나, 임의의 적절한 재료 및 공정이 사용될 수도 있다.
추가로, 마지막 퇴적된 게이트 스페이서가 노출된 후(예컨대, 제3 스페이서 잔여부(1101)가 형성된 후)에만 제1 게이트 스택(701)이 형성되는 것으로 설명되었지만, 이것은 예시로 의도된 것이며, 이 실시형태에 제한되는 것이 의도되지는 않는다. 그보다는, 제 게이트 스택(701)은, 예컨대 제2 스페이서 잔여부(1001)의 형성 이전 또는 제3 스페이서 잔여부(1101)의 형성 이전과 같이, 제1 스페이서 잔여부(503)의 형성 이후의 임의의 시점에 형성될 수 있다. 제1 게이트 스택(701)과 제1 컨택(703) 사이의 커패시턴스를 조절하기 위해 스페이서와 스페이서 잔여부의 임의의 적절한 조합이 사용될 수 있다.
예를 들어, 도 12a와 도 12b는 사용될 수 있는 스페이서의 조합의 추가 실시형태를 도시하고 있으며, 도 12a는 도 7a에서 코어 영역 내의 1200으로 표시된 점선 박스로 강조된 위치에서의 실시형태를 도시하고, 도 12b는 도 7c에서 1200으로 표시된 점선 박스로 강조된 위치에서의 실시형태를 도시하고 있다. 일 실시형태에서, 제4 스페이서(803)는 SiONx로 형성되고, 제3 스페이서(801)는 SiNx로 형성되고, 제2 스페이서(303)는 SiOCN로 형성되고, 제1 스페이서(301)는 SiO2로 형성된다. 또한, I/O 영역(105)를 제외한 코어 영역(103)에서, 제1 스페이서(301)의 적어도 일부는 제1 게이트 스택(701)이 제2 스페이서(303)에 인접하게 형성되도록 제거된다.
도 13a 및 도 13b는 도 12a 및 도 12b와 유사한 실시형태를 도시하고 있으며, 도 13a는 도 7a에서 코어 영역 내의 1200으로 표시된 점선 박스로 강조된 위치에서의 실시형태를 도시하고, 도 13b는 도 7c에서 1200으로 표시된 점선 박스로 강조된 위치에서의 실시형태를 도시하고 있다. 이 실시형태에서, 도 12a와 도 12b에 대해 설명한 실시형태와 마찬가지로, 제4 스페이서(803)는 SiONx로 형성되고, 제3 스페이서(801)는 SiNx로 형성되고, 제2 스페이서(303)는 SiOCN로 형성되고, 제1 스페이서(301)는 SiO2로 형성된다. 그러나, 이 실시형태에서는, 제1 스페이서(301)뿐만 아니라 제2 스페이서(303)도 에칭되고 패터닝된다. 이와 같이, I/O 영역(105)를 제외한 코어 영역(103)에서, 제2 스페이서(303) 및 제1 스페이서(301)의 적어도 일부는 제1 게이트 스택(701)이 제3 스페이서(801)에 인접하게 형성되도록 제거된다.
일 실시형태에서, 반도체 디바이스는, 제1 영역 내의 제1 핀과 제2 영역 내의 제2 핀을 포함하는 기판과, 상기 제1 핀 위의 제1 게이트 스택 및 상기 제2 핀 위의 제2 게이트 스택과, 상기 제1 게이트 스택에 인접한 제1 복수의 스페이서로서, 상기 제1 복수의 스페이서는 제1 폭을 갖고, 상기 제1 복수의 스페이서 중 적어도 2개의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는 것인, 상기 제1 복수의 스페이서와, 상기 제2 게이트 스택에 인접하고 상기 제1 폭보다 큰 제2 폭을 갖는 제2 복수의 스페이서를 포함하고, 상기 제2 복수의 스페이서 중 제1 스페이서는 상기 제2 복수의 스페이서 내에서 상기 제2 게이트 스택을 각각의 다른 스페이서로부터 분리시킨다. 일 실시형태에서, 상기 제2 복수의 스페이서 중 상기 제1 스페이서는 "L"자형 구조를 갖는다. 일 실시형태에서, 상기 제1 복수의 스페이서의 각각의 스페이서는 제1 폭을 갖는다. 일 실시형태에서, 상기 제1 복수의 스페이서는 적어도 3개의 스페이서를 포함하고, 상기 제1 복수의 스페이서 내의 각각의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는다. 일 실시형태에서, 상기 제2 복수의 스페이서 중 제2 스페이서는 제1 폭을 갖는다. 일 실시형태에서, 상기 반도체 디바이스는, 상기 제1 복수의 스페이서와 상기 제1 핀 사이에 위치하며 제1 폭을 갖는 제1 게이트 유전체와, 상기 제2 게이트 스택과 상기 제2 핀 사이에 위치한 제2 게이트 유전체를 더 포함한다. 일 실시형태에서, 상기 제1 영역은 코어 영역이고, 상기 제2 영역은 I/O 영역이며, 상기 제1 복수의 스페이서는 상기 제2 복수의 스페이서와는 상이한 층을 가지며, 상기 제1 게이트 스택은 제1 전압원에 접속되고, 상기 제2 게이트 스택은 상기 제1 전압원과는 상이한 제2 전압원에 접속된다.
다른 실시형태에서, 반도체 디바이스는, 제1 반도체 핀 위에서 제1 게이트 스택에 인접한 스페이서 더미(pile)로서, 상기 스페이서 더미 내의 각각의 스페이서는 상기 스페이서 더미 내의 상부 스페이서보다 크지 않은 폭을 가지며, 상기 스페이서 더미는 제1 폭을 갖고 반도체 기판의 코어 영역 내에 위치하는 것인, 상기 스페이서 더미와, 제2 반도체 핀 위에서 제2 게이트 스택에 인접한 제1 복수의 스페이서를 포함하고, 상기 제1 복수의 스페이서 중 적어도 하나는 "L"자형을 가지며, 상기 제1 복수의 스페이서는 상기 제1 폭보다 큰 제2 폭을 갖는다. 일 실시형태에서, 상기 제1 복수의 스페이서 내에 위치한 각각의 재료는 상기 스페이서 더미 내에도 위치할 수 있다. 일 실시형태에서, 상기 스페이서 더미 내의 각각의 스페이서는 제1 폭을 갖는다. 일 실시형태에서, 상기 스페이서 더미 내의 적어도 하나의 스페이서는 상기 스페이서 더미 내의 인접한 스페이서로부터 리세싱된다. 일 실시형태에서, 상기 제1 게이트 스택은 상기 제2 게이트 스택의 폭보다 작은 폭을 갖는다. 일 실시형태에서, 상기 반도체 디바이스는, 상기 제1 반도체 핀에 인접한 얕은 트렌치 격리부를 더 포함하고, 상기 제1 게이트 스택은 상기 얕은 트렌치 격리부의 리세스로 연장된다. 일 실시형태에서, 상기 스페이서 더미는 적어도 4개의 스페이서를 포함한다.
또 다른 실시형태에서, 반도체 디바이스를 제조하는 방법은, 제1 반도체 핀 위에서 제1 더미(dummy) 게이트 전극에 인접하여 그리고 제2 반도체 핀 위에서 제2 더미 게이트 전극에 인접하여 제1 재료를 퇴적하는 단계와, 상기 제1 재료에 인접하여 제2 재료를 퇴적하는 단계와, 상기 제1 더미 게이트 전극에 인접하여 제1 스페이서와 제2 스페이서를 그리고 상기 제2 더미 게이트 전극에 인접하여 제3 스페이서와 제4 스페이서를 형성하도록 상기 제1 재료와 상기 제2 재료를 패터닝하는 단계와, 상기 제1 더미 게이트 전극과 상기 제2 더미 게이트 전극을 제거하는 단계와, 상기 제2 스페이서의 제2 재료의 측벽을 노출하고 스페이서 더미(pile)를 형성하도록 상기 제1 스페이서의 제1 재료를 에칭하는 단계로서, 상기 측벽은 상기 제1 반도체 핀의 주표면과 수직이고, 상기 제1 재료 에칭 단계는 상기 제3 스페이서 또는 상기 제4 스페이서를 에칭하지 않는 것인, 상기 제1 재료 에칭 단계와, 상기 스페이서 더미에 인접하여 제1 게이트 전극을 형성하는 단계와, 상기 제3 스페이서에 인접하여 제2 게이트 전극을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 방법은, 상기 제2 재료에 인접하여 제3 재료를 퇴적하는 단계와, 상기 제3 재료의 측벽을 노출하고 상기 스페이서 더미를 형성하도록 상기 제2 재료를 에칭하는 단계를 더 포함한다. 일 실시형태에서, 상기 방법은, 상기 제3 재료에 인접하여 제4 재료를 퇴적하는 단계와, 상기 제4 재료의 측벽을 노출하고 상기 스페이서 더미를 형성하도록 상기 제3 재료를 에칭하는 단계를 더 포함한다. 일 실시형태에서, 상기 방법은, 상기 제1 재료를 에칭한 후에, 상기 제2 반도체 핀 위의 제2 게이트 유전체는 에칭하지 않고서 상기 제1 반도체 핀 위의 제1 게이트 유전체를 에칭하는 단계를 더 포함한다. 일 실시형태에서, 상기 제1 반도체 핀은 반도체 기판의 코어 영역 내에 위치하고, 상기 제2 반도체 핀은 상기 반도체 기판의 I/O 영역 내에 위치한다. 일 실시형태에서, 상기 방법은 상기 제1 재료를 에칭한 후에 얕은 트렌치 격리 영역을 리세싱하는 단계를 더 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 반도체 디바이스에 있어서,
제1 영역 내의 제1 핀과 제2 영역 내의 제2 핀을 포함하는 기판과,
상기 제1 핀 위의 제1 게이트 스택 및 상기 제2 핀 위의 제2 게이트 스택과,
상기 제1 게이트 스택에 인접한 제1 복수의 스페이서로서, 상기 제1 복수의 스페이서는 제1 폭을 갖고, 상기 제1 복수의 스페이서 중 적어도 2개의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는 것인, 상기 제1 복수의 스페이서와,
상기 제2 게이트 스택에 인접하고 상기 제1 폭보다 큰 제2 폭을 갖는 제2 복수의 스페이서를 포함하고,
상기 제2 복수의 스페이서 중 제1 스페이서는 상기 제2 복수의 스페이서 내에서 상기 제2 게이트 스택을 각각의 다른 스페이서로부터 분리시키는, 반도체 디바이스.
2. 제1항에 있어서, 상기 제2 복수의 스페이서 중 상기 제1 스페이서는 "L"자형 구조를 갖는, 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 복수의 스페이서의 각각의 스페이서는 제1 폭을 갖는, 반도체 디바이스.
4. 제1항에 있어서, 상기 제1 복수의 스페이서는 적어도 3개의 스페이서를 포함하고, 상기 제1 복수의 스페이서 내의 각각의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는, 반도체 디바이스.
5. 제1항에 있어서, 상기 제2 복수의 스페이서 중 제2 스페이서는 제1 폭을 갖는, 반도체 디바이스.
6. 제1항에 있어서,
상기 제1 복수의 스페이서와 상기 제1 핀 사이에 위치하며 제1 폭을 갖는 제1 게이트 유전체와,
상기 제2 게이트 스택과 상기 제2 핀 사이에 위치한 제2 게이트 유전체를 더 포함하는, 반도체 디바이스.
7. 제1항에 있어서, 상기 제1 영역은 코어 영역이고, 상기 제2 영역은 I/O 영역이며, 상기 제1 복수의 스페이서는 상기 제2 복수의 스페이서와는 상이한 층을 가지며, 상기 제1 게이트 스택은 제1 전압원에 접속되고, 상기 제2 게이트 스택은 상기 제1 전압원과는 상이한 제2 전압원에 접속되는, 반도체 디바이스.
8. 반도체 디바이스에 있어서,
제1 반도체 핀 위에서 제1 게이트 스택에 인접한 스페이서 더미(pile)로서, 상기 스페이서 더미 내의 각각의 스페이서는 상기 스페이서 더미 내의 상부 스페이서보다 크지 않은 폭을 가지며, 상기 스페이서 더미는 제1 폭을 갖고 반도체 기판의 코어 영역 내에 위치하는 것인, 상기 스페이서 더미와,
제2 반도체 핀 위에서 제2 게이트 스택에 인접한 제1 복수의 스페이서를 포함하고,
상기 제1 복수의 스페이서 중 적어도 하나는 "L"자형을 가지며, 상기 제1 복수의 스페이서는 상기 제1 폭보다 큰 제2 폭을 갖는, 반도체 디바이스.
9. 제8항에 있어서, 상기 제1 복수의 스페이서 내에 위치한 각각의 재료는 상기 스페이서 더미 내에도 위치할 수 있는, 반도체 디바이스.
10. 제8항에 있어서, 상기 스페이서 더미 내의 각각의 스페이서는 제1 폭을 갖는, 반도체 디바이스.
11. 제8항에 있어서, 상기 스페이서 더미 내의 적어도 하나의 스페이서는 상기 스페이서 더미 내의 인접한 스페이서로부터 리세싱되는, 반도체 디바이스.
12. 제8항에 있어서, 상기 제1 게이트 스택은 상기 제2 게이트 스택의 폭보다 작은 폭을 갖는, 반도체 디바이스.
13. 제8항에 있어서, 상기 제1 반도체 핀에 인접한 얕은 트렌치 격리부를 더 포함하고, 상기 제1 게이트 스택은 상기 얕은 트렌치 격리부의 리세스로 연장되는, 반도체 디바이스.
14. 제8항에 있어서, 상기 스페이서 더미는 적어도 4개의 스페이서를 포함하는, 반도체 디바이스.
15. 반도체 디바이스를 제조하는 방법에 있어서,
제1 반도체 핀 위에서 제1 더미(dummy) 게이트 전극에 인접하여 그리고 제2 반도체 핀 위에서 제2 더미 게이트 전극에 인접하여 제1 재료를 블랭킷 퇴적하는 단계와,
상기 제1 재료에 인접하여 제2 재료를 블랭킷 퇴적하는 단계와,
상기 제1 더미 게이트 전극에 인접하여 제1 스페이서와 제2 스페이서를 그리고 상기 제2 더미 게이트 전극에 인접하여 제3 스페이서와 제4 스페이서를 형성하도록 상기 제1 재료와 상기 제2 재료를 패터닝하는 단계로서, 상기 패터닝은 하나 이상의 이방성 에칭 공정을 사용하여 적어도 부분적으로 수행되는 것인, 상기 패터닝 단계와,
상기 제1 더미 게이트 전극과 상기 제2 더미 게이트 전극을 제거하는 단계와,
상기 제2 스페이서의 제2 재료의 측벽을 노출하고 스페이서 더미(pile)를 형성하도록 상기 제1 스페이서의 제1 재료를 에칭하는 단계로서, 상기 측벽은 상기 제1 반도체 핀의 주표면과 수직이고, 상기 제1 재료 에칭 단계는 상기 제3 스페이서 또는 상기 제4 스페이서를 에칭하지 않는 것인, 상기 제1 재료 에칭 단계와,
상기 스페이서 더미에 인접하여 제1 게이트 전극을 형성하는 단계와,
상기 제3 스페이서에 인접하여 제2 게이트 전극을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
16. 제15항에 있어서,
상기 제2 재료에 인접하여 제3 재료를 퇴적하는 단계와,
상기 제3 재료의 측벽을 노출하고 상기 스페이서 더미를 형성하도록 상기 제2 재료를 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
17. 제16항에 있어서,
상기 제3 재료에 인접하여 제4 재료를 퇴적하는 단계와,
상기 제4 재료의 측벽을 노출하고 상기 스페이서 더미를 형성하도록 상기 제3 재료를 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
18. 제15항에 있어서, 상기 제1 재료를 에칭한 후에, 상기 제2 반도체 핀 위의 제2 게이트 유전체는 에칭하지 않고서 상기 제1 반도체 핀 위의 제1 게이트 유전체를 에칭하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.
19. 제15항에 있어서, 상기 제1 반도체 핀은 반도체 기판의 코어 영역 내에 위치하고, 상기 제2 반도체 핀은 상기 반도체 기판의 I/O 영역 내에 위치하는, 반도체 디바이스 제조 방법.
20. 제15항에 있어서, 상기 제1 재료를 에칭한 후에 얕은 트렌치 격리 영역을 리세싱하는 단계를 더 포함하는, 반도체 디바이스 제조 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    제1 영역 내의 제1 핀과 제2 영역 내의 제2 핀을 포함하는 기판과,
    상기 제1 핀 위의 제1 게이트 스택 및 상기 제2 핀 위의 제2 게이트 스택과,
    상기 제1 게이트 스택에 인접한 제1 복수의 스페이서로서, 상기 제1 복수의 스페이서는 제1 폭을 갖고, 상기 제1 복수의 스페이서 중 적어도 2개의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는 것인, 상기 제1 복수의 스페이서와,
    상기 제2 게이트 스택에 인접하고 상기 제1 폭보다 큰 제2 폭을 갖는 제2 복수의 스페이서
    를 포함하고,
    상기 제2 복수의 스페이서 중 제1 스페이서는 상기 제2 복수의 스페이서 내에서 상기 제2 게이트 스택을 각각의 다른 스페이서로부터 분리시키는, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제2 복수의 스페이서 중 상기 제1 스페이서는 "L"자형 구조를 갖는, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 복수의 스페이서의 각각의 스페이서는 제1 폭을 갖는, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제1 복수의 스페이서는 적어도 3개의 스페이서를 포함하고, 상기 제1 복수의 스페이서 내의 각각의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는, 반도체 디바이스.
  5. 제1항에 있어서, 상기 제2 복수의 스페이서 중 제2 스페이서는 제1 폭을 갖는, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 제1 복수의 스페이서와 상기 제1 핀 사이에 위치하며 제1 폭을 갖는 제1 게이트 유전체와,
    상기 제2 게이트 스택과 상기 제2 핀 사이에 위치한 제2 게이트 유전체를 더 포함하는, 반도체 디바이스.
  7. 제1항에 있어서, 상기 제1 영역은 코어 영역이고, 상기 제2 영역은 I/O 영역이며, 상기 제1 복수의 스페이서는 상기 제2 복수의 스페이서와는 상이한 층을 가지며, 상기 제1 게이트 스택은 제1 전압원에 접속되고, 상기 제2 게이트 스택은 상기 제1 전압원과는 상이한 제2 전압원에 접속되는, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    제1 반도체 핀 위에서 제1 게이트 스택에 인접한 스페이서 더미(pile)로서, 상기 스페이서 더미 내의 각각의 스페이서는 상기 스페이서 더미 내의 상부 스페이서보다 크지 않은 폭을 가지며, 상기 스페이서 더미는 제1 폭을 갖고 반도체 기판의 코어 영역 내에 위치하는 것이며, 상기 스페이서 더미의 적어도 2개의 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하는 측벽을 갖는 것인, 상기 스페이서 더미와,
    제2 반도체 핀 위에서 제2 게이트 스택에 인접한 제1 복수의 스페이서
    를 포함하고,
    상기 제1 복수의 스페이서 중 적어도 하나는 "L"자형을 가지며, 상기 제1 복수의 스페이서는 상기 제1 폭보다 큰 제2 폭을 갖고, 상기 제1 복수의 스페이서 중 제1 스페이서는 상기 제1 복수의 스페이서 내에서 상기 제2 게이트 스택을 각각의 다른 스페이서로부터 분리시키는 것인, 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 반도체 핀에 인접한 얕은 트렌치 격리부를 더 포함하고, 상기 제1 게이트 스택은 상기 얕은 트렌치 격리부의 리세스로 연장되는, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체 핀 위에서 제1 더미(dummy) 게이트 전극에 인접하여 그리고 제2 반도체 핀 위에서 제2 더미 게이트 전극에 인접하여 제1 재료를 블랭킷 퇴적하는 단계와,
    상기 제1 재료에 인접하여 제2 재료를 블랭킷 퇴적하는 단계와,
    상기 제1 더미 게이트 전극에 인접하여 제1 스페이서와 제2 스페이서를 그리고 상기 제2 더미 게이트 전극에 인접하여 제3 스페이서와 제4 스페이서를 형성하도록 상기 제1 재료와 상기 제2 재료를 패터닝하는 단계로서, 상기 패터닝은 하나 이상의 이방성 에칭 공정을 사용하여 적어도 부분적으로 수행되는 것인, 상기 패터닝 단계와,
    상기 제1 더미 게이트 전극과 상기 제2 더미 게이트 전극을 제거하는 단계와,
    상기 제2 스페이서의 제2 재료의 측벽을 노출하고 스페이서 더미(pile)를 형성하도록 상기 제1 스페이서의 제1 재료를 에칭하는 단계로서, 상기 측벽은 상기 제1 반도체 핀의 주표면과 수직이고, 상기 제1 재료 에칭 단계는 상기 제3 스페이서 또는 상기 제4 스페이서를 에칭하지 않는 것인, 상기 제1 재료 에칭 단계와,
    상기 스페이서 더미에 인접하여 제1 게이트 전극을 형성하는 단계와,
    상기 제3 스페이서에 인접하여 제2 게이트 전극을 형성하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
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