CN112151540A - 半导体器件及制造方法 - Google Patents

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林士尧
高魁佑
赖启胜
林志翰
孙维中
张铭庆
陈昭成
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  • Thin Film Transistor (AREA)

Abstract

本公开涉及半导体器件及制造方法。提供了一种半导体器件和方法，由此在衬底的第一区域和第二区域中形成一系列间隔体。第一区域中的一系列间隔体被图案化，而第二区域中的一系列间隔体被保护，以便将第一区域中的间隔体的性质与第二区域中的间隔体的性质分隔开。

Description

半导体器件及制造方法
技术领域
本公开总体涉及半导体器件及制造方法。
背景技术
半导体器件用于各种电子应用，例如个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底上方按顺序地沉积绝缘层或电介质层、导电层和半导体材料层，并且使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，从而允许更多的组件被集成到给定的区域中。然而，随着最小特征尺寸的减小，出现了其他应该解决的问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：衬底，所述衬底包括第一区域中的第一鳍部和第二区域中的第二鳍部；位于所述第一鳍部上方的第一栅极堆叠和位于所述第二鳍部上方的第二栅极堆叠；与所述第一栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体具有第一宽度，其中，所述第一多个间隔体的至少两个间隔体具有与所述第一栅极堆叠实体接触的侧壁；以及与所述第二栅极堆叠相邻的第二多个间隔体，所述第二多个间隔体具有大于所述第一宽度的第二宽度，其中，所述第二多个间隔体中的第一间隔体将所述第二栅极堆叠与所述第二多个间隔体内的每个其他间隔体间隔开。
根据本公开的另一实施例，提供了一种半导体器件，包括：与第一半导体鳍部上方的第一栅极堆叠相邻的间隔体堆，其中，所述间隔体堆内的每个间隔体的宽度不大于所述间隔体堆内的顶部间隔体，所述间隔体堆具有第一宽度并且位于半导体衬底的核心区域中；以及与第二半导体鳍部上方的第二栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体中的至少一个间隔体具有“L”形状，所述第一多个间隔体具有大于所述第一宽度的第二宽度。
根据本公开的又一实施例，提供了一种制造半导体器件的方法，所述方法包括：在第一半导体鳍部上方邻近第一虚设栅极电极并且在第二半导体鳍部上方邻近第二虚设栅极电极毯式沉积第一材料；邻近所述第一材料毯式沉积第二材料；对所述第一材料和所述第二材料进行图案化，以形成与所述第一虚设栅极电极相邻的第一间隔体和第二间隔体以及与所述第二虚设栅极电极相邻的第三间隔体和第四间隔体，其中，所述图案化是至少部分地使用一种或多种各向异性蚀刻工艺来执行的；去除所述第一虚设栅极电极和所述第二虚设栅极电极；蚀刻所述第一间隔体的所述第一材料，以暴露所述第二间隔体的所述第二材料的侧壁并形成间隔体堆，所述侧壁与所述第一半导体鳍部的主表面垂直，其中，蚀刻所述第一材料不会蚀刻所述第三间隔体或所述第四间隔体；邻近所述间隔体堆形成第一栅极电极；以及邻近所述第三间隔体形成第二栅极电极。
附图说明
在结合附图进行阅读时，可以通过下面的具体实施方式最佳地理解本公开的各个方面。要注意的是，根据行业的标准惯例，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意地增大或减小。
图1示出了根据一些实施例的具有核心区域和I/O区域的半导体衬底。
图2A-2D示出了根据一些实施例的核心区域和I/O区域的截面视图。
图3A-3D示出了根据一些实施例的间隔体的形成。
图4A-4D示出了根据一些实施例的层间电介质的形成。
图5A-5D示出了根据一些实施例的间隔体的图案化。
图6A-6D示出了根据一些实施例的电介质去除。
图7A-7D示出了根据一些实施例的栅极堆叠的形成。
图8A-8B示出了根据一些实施例的四个间隔体的形成。
图9A-9B示出了根据一些实施例的四个间隔体的第一图案化。
图10A-10B示出了根据一些实施例的四个间隔体的第二图案化。
图11A-11B示出了根据一些实施例的四个间隔体的第三图案化，以用于形成间隔体堆(pile)。
图12A-12B示出了根据一些实施例的单个间隔体的图案化。
图13A-13B示出了根据一些实施例的两个间隔体的图案化。
具体实施方式
以下公开内容提供了许多不同的实施例或示例，以用于实现本发明的不同特征。下面描述了组件和布置的具体示例以简化本公开。当然，这些只是示例，并不旨在要进行限制。例如，在下面的描述中，在第二特征上方或在第二特征上形成第一特征可以包括第一特征和第二特征直接接触形成的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征的实施例，使得第一特征和第二特征可以不直接接触。此外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的，其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，可以在本文中使用空间相关术语，例如“下面”、“下方”、“下”、“上方”、“上”等，来描述如图中所示的一个元素或特征与另一个(或多个)元素或特征的关系。除了图中所描绘的定向之外，空间相关术语还旨在包含正在使用或操作的器件的不同定向。装置可以以其他方式定向(旋转90度或在其他定向上)，并且本文使用的空间相对描述符也可以被相应地解释。
现在将针对特定结构来描述实施例，例如16纳米及更高技术世代的FinFET器件。然而，实施例并非如此受限，并且可以在下文特别讨论的应用之外的各种应用中使用。
现在参考图1，示出了包括具有核心区域103和I/O区域105的衬底101(为清楚起见，在图1中被示出为不连续的，但通常是作为半导体晶圆而连续的)的半导体器件100的透视图。在核心区域103内，器件可以连接到第一电压源(例如，第一高电压)和第一接地端(ground)(例如，第一低电压源)，并且可以包括用于执行半导体器件100的期望功能的逻辑器件、存储器器件、这些器件的组合等。在I/O区域105内，器件可以连接到不同于第一电压源(例如，较高电压源)的第二电压源(例如，第二高电压)以及与第一接地端相同或不同的第二接地端(例如，第二低电压源)，并且可以包括用于将信号发送到半导体器件100和从半导体器件100接收信号的器件。然而，可以利用任何合适的区域和任何合适的功能。
衬底101可以是硅衬底，但是可以使用其他衬底，例如绝缘体上半导体(SOI)、应变SOI和绝缘体上硅锗。衬底101可以是p型半导体，但在其他实施例中，衬底101可以是n型半导体。
在其他实施例中，衬底101可以被选择为将特别地提高由衬底101形成的器件的性能(例如，提高载流子迁移率)的材料。例如，在一些实施例中，衬底101的材料可以被选择为外延生长的半导体材料层，例如外延生长的硅锗，其有助于提高对由外延生长的硅锗形成的器件的性能的一些测量。然而，虽然这些材料的使用能够提高器件的一些性能特性，但是这些相同材料的使用可能影响器件的其他性能特性。
在核心区域103内形成多个第一鳍式场效应晶体管(FinFET)107，为了清楚起见，图1中仅示出了一个这样的器件。在核心区域103中形成的器件中，可以实现更少的鳍部以形成相应的晶体管，并且相邻栅极之间的间隔(因此，中间源极/漏极区域的宽度)可以小于其他区域(例如，I/O区域105)。
在I/O区域105内形成多个第二FinFET 108，为了清楚起见，图1中仅示出了一个这样的器件。在I/O区域105内形成的器件中，可以实现更多的鳍部以形成相应的晶体管，并且相邻栅极之间的间隔(因此，中间源极/漏极区域的宽度)可以大于其他区域(例如，核心区域103)。I/O区域105中的结构可以与核心区域103中的对应结构同时形成。
在第一隔离区域111的最终形成中，可以形成衬底101的部分来作为初始步骤。可以使用掩蔽层(图1中未单独示出)以及合适的蚀刻工艺来去除衬底101的部分。例如，掩蔽层可以是硬掩模，硬掩模包括通过诸如化学气相沉积(CVD)之类的工艺形成的氮化硅，但是还可以利用其他材料(例如，氧化物、氮氧化物、碳化硅、这些材料的组合等)以及其他工艺(例如，等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或甚至后跟氮化的氧化硅形成)。一旦形成掩蔽层，则可以通过合适的光刻工艺来图案化掩蔽层，以暴露衬底101将被去除的那些部分。
然而，如本领域技术人员将认识到的，上述形成掩蔽层的工艺和材料不是可用于保护衬底101的部分同时暴露衬底101的其他部分的唯一方法。任何合适的工艺(例如经图案化和显影的光致抗蚀剂)可以用于暴露衬底101要被去除的部分。所有这样的方法完全旨在被包括在本实施例的范围内。
一旦已形成掩蔽层并将掩蔽层图案化，可以去除衬底101的部分。可以通过诸如反应离子刻蚀(RIE)之类的合适工艺来去除暴露的衬底101，以便去除衬底101的部分，但是可以使用任何合适的工艺。在实施例中，可以从衬底101的表面去除衬底101的部分到小于约
Figure BDA0002503904890000051
的第一深度，例如约
Figure BDA0002503904890000052
然而，如本领域普通技术人员将认识到的，上述工艺仅是一种可能的工艺，并不意味着是唯一的实施例。相反，可以使用可去除衬底101的部分的任何合适的工艺，并且可以使用包括任何数量的掩蔽和去除步骤的任何合适的工艺。
另外，掩蔽和蚀刻工艺另外地从衬底101的保持未被去除的那些部分形成鳍部113。为了方便起见，鳍部113在图中被示出为与衬底101分隔开，但是分隔的实体指示可能存在，也可能不存在。如下文所述，可以使用这些鳍部113以形成多栅极FinFET晶体管的沟道区域。虽然图1仅示出了由衬底101形成的两个鳍部113，但是可以使用任何数量的鳍部113。
鳍部113可以被形成为使得它们在衬底101的表面具有约5nm到约80nm(例如约30nm)的宽度。此外，可以通过任何合适的方法来图案化鳍部113。例如，可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来图案化鳍部113。通常，双图案化或多图案工艺结合光刻和自对齐工艺，允许图案被创建有例如比在其他情况下使用单一直接光刻工艺可获得的更小间距。例如，在一个实施例中，在衬底上方形成牺牲层，并且使用光刻工艺将该牺牲层图案化。使用自对齐工艺在经图案化的牺牲层旁边形成间隔体。然后去除牺牲层，并且然后可以使用剩余的间隔体来图案化鳍部113。
一旦已形成鳍部113，则可以沉积电介质材料并且可以使电介质材料凹陷以形成第一隔离区域111。电介质材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。在可选的清洁和内衬步骤之后，可以使用化学气相沉积(CVD)方法(例如HARP工艺)、高密度等离子体CVD方法或本领域已知的其他合适的形成方法来形成电介质材料。
沉积工艺可以填充或过量填充鳍部113周围的区域，并且然后可以通过诸如化学机械抛光(CMP)、蚀刻、这些的组合等之类合适的工艺来从鳍部113上去除多余的材料。在实施例中，去除工艺也去除了位于鳍部113上方的任何电介质材料，使得去除电介质材料将暴露鳍部113的表面，以用于进一步的处理步骤。
一旦被平坦化，则电介质材料随后可以从鳍部113的表面凹陷。可以进行凹陷以暴露与鳍部113的顶表面相邻的鳍部113的侧壁的至少一部分。可以通过将鳍部113的顶面浸入诸如HF之类的蚀刻剂中来使用湿法蚀刻使电介质材料凹陷，但是可以使用其他蚀刻剂(例如H2)以及其他方法(例如，反应离子蚀刻、利用诸如NH3/NF3之类的蚀刻剂的干法蚀刻、化学氧化物去除或干法化学清洁)。电介质材料可以凹陷到距离鳍部113的表面大约
Figure BDA0002503904890000061
到大约
Figure BDA0002503904890000062
之间的距离，例如大约
Figure BDA0002503904890000063
此外，凹陷还可以去除位于鳍部113上方的任何剩余的电介质材料，以确保鳍部113被暴露以进行进一步的处理。
然而，如本领域普通技术人员将认识到的，上述步骤可能只是用于填充和凹陷电介质材料的整个工艺流程的一部分。例如，还可以利用内衬步骤、清洁步骤、退火步骤、间隙填充步骤、这些步骤的组合等。所有可能的处理步骤完全旨在被包括在本实施例的范围内。
在形成第一隔离区域111之后，可以在每个鳍部113上方形成虚设栅极电介质115和虚设栅极电极117，虚设栅极电极117位于虚设栅极电介质115上方。在实施例中，可以通过热氧化、化学气相沉积、溅射或本领域中已知并用于形成栅极电介质的任何其他方法形成虚设栅极电介质115。根据栅极电介质形成的技术，鳍部113顶部上的虚设栅极电介质115的厚度可以不同于鳍部113的侧壁上的栅极电介质的厚度。
虚设栅极电介质115可以包括厚度从约3埃到约100埃(例如约10埃)的诸如二氧化硅或氮氧化硅之类的材料。虚设栅极电介质115可以由高介电常数(高k)材料(例如，相对介电常数大于约5)形成，例如氧化镧(La2O3)、氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)或氧化锆(ZrO2)或其组合，其等效氧化物厚度约为0.5埃至约100埃，例如约10埃或更小。此外，二氧化硅、氮氧化硅和/或高k材料的任何组合也可以用于虚设栅极电介质115。
虚设栅极电极117可以包括导电或非导电材料，并且可以从包含多晶硅的组中选择，但是可以使用任何合适的材料或材料组合。可以通过化学气相沉积(CVD)、溅射沉积或本领域已知并用于沉积导电材料的其他技术来沉积虚设栅极电极117。虚设栅极电极117的厚度可在约
Figure BDA0002503904890000071
到约
Figure BDA0002503904890000072
Figure BDA0002503904890000073
的范围内。虚设栅极电极117的顶表面可以具有非平坦顶表面，并且可以在虚设栅极电极117的图案化或栅极蚀刻之前进行平坦化。此时，离子可以或可以不被引入虚设栅极电极117。例如，可以通过离子注入技术来引入离子。
一旦被形成，则可以将虚设栅极电极117图案化。经图案化的虚设栅极电极117限定位于虚设栅极电介质115下面的鳍部113的每一侧的多个沟道区域。可以通过使用例如本领域已知的沉积和光刻技术在虚设栅极电极117上沉积和图案化栅极掩模119，来形成经图案化的虚设栅极电极117。栅极掩模119可以包括常用的掩模和牺牲材料，例如(但不限于)氧化硅、氮氧化硅、SiCON、SiC、SiOC和/或氮化硅，并且可以沉积到约
Figure BDA0002503904890000081
到约
Figure BDA0002503904890000082
的厚度。可以使用干法蚀刻工艺蚀刻虚设栅极电极117以形成经图案化的虚设栅极电极117。
图2A-2D示出了沿图1所示的切割线的各种截面视图。例如，图2A示出了位于核心区域103内沿鳍部113的第一FinFET 107的沿线A-A的截面视图(例如，“鳍部切割”视图)，而图2B示出了沿邻近鳍部113的切口的第一FET 107的沿线B-B的截面视图(例如，“非鳍部切割”视图)。类似地，图2C示出了位于I/O区域105内的第二FinFET 108沿线C-C线的截面视图(例如，“鳍部切割”视图)，而图2D示出了位于I/O区域105内沿邻近鳍部113的切口的第二FinFET 108的沿线D-D线的截面视图(例如，“非鳍部切割”视图)。在这些图中，为了清楚起见，已去除了衬底101。
此外，如图2A-2D可以看出，在形成于核心区域103的器件和形成于I/O区域105的器件中，虚设栅极电极117的宽度可能不同。例如，在核心区域103中，虚设栅极电极117的第一宽度W1可以在约
Figure BDA0002503904890000083
到约
Figure BDA0002503904890000084
之间，例如约
Figure BDA0002503904890000085
而在I/O区域105中，虚设栅极电极117的第二宽度W2可以在约
Figure BDA0002503904890000086
到约
Figure BDA0002503904890000087
之间，例如约
Figure BDA0002503904890000088
然而，可以使用任何合适的宽度。
图3A-3D示出了沿着与图2A-2D类似的切割线的截面视图，并另外示出了在核心区域103和I/O区域105中邻近虚设栅极电极117形成的第一间隔体301和第二间隔体303。在实施例中，第一间隔体301的材料可以包括硅基材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2、SiC等，或者在其他实施例中，可以包括金属基材料，例如SiGeO、SiAsO、GeOx、AsOx、SiP、SiPO、SiTiO、TiOx、CuOx、CoOx等，并且可以形成为约
Figure BDA0002503904890000089
约到
Figure BDA00025039048900000810
之间的厚度。在实施例中，可以通过初始地使用诸如物理气相沉积、化学气相沉积、原子层沉积、诸如氧化之类的处理、这些工艺的组合等之类沉积工艺来形成第一间隔体301。然而，可以使用任何合适的材料、厚度和形成方法。
第二间隔体303可以形成在第一间隔体301上方，并且可以用于提供与第一间隔体301具有不同蚀刻特性的不同材料。因此，在第一间隔体301为SiN的实施例中，第二间隔体303的材料可以是SiOCN，但是在其他实施例中，第二间隔体303可以是硅基材料，例如SiN、SiON、SiC、SiOC、SiO2、SiC等，或者在其他实施例中，可以包括金属基材料，例如SiGeO、SiAsO、GeOx、AsOx，SiP，SiPO，SiTiO，TiOx，CuOx，CoOx等等。在实施例中，第二间隔体303可以使用沉积工艺(例如物理气相沉积、化学气相沉积、原子层沉积、这些的组合等)形成，其厚度在约
Figure BDA0002503904890000091
到约
Figure BDA0002503904890000092
之间。但是，可以使用任何合适的材料、厚度和形成方法。
图3A-3D另外示出了一旦第一间隔体301和第二间隔体303的材料已被毯式沉积，则第一间隔体301和第二间隔体303的材料可以被图案化，以形成第一间隔体301和第二间隔体303。在实施例中，使用一种或多种各向异性蚀刻工艺(例如反应离子蚀刻)对第一间隔体301和第二间隔体303的材料进行图案化，以便从结构的水平表面去除第一间隔体301和第二间隔体303。然而，可以使用任何合适的图案化工艺。
另外，虽然图3A-3D中仅示出了第一间隔体301和第二间隔体303，但实施例不限于仅存在两个间隔体。相反，可以邻近虚设栅极电极117形成任何合适数量的间隔体。例如，具有不同材料的单独的间隔体的数量可以在三个间隔体到十个间隔体之间。
在实施例中，用于从结构的水平表面去除第一间隔体301和第二间隔体303的一种或多种各向异性蚀刻工艺的图案化工艺也可用于凹陷第一隔离区域111的通过图案化工艺而暴露的部分。因此，未被经图案化的虚设栅极电极117和经图案化的第一间隔体301以及经图案化的第二间隔体303覆盖的第一隔离区域111可以被凹陷到低于第一隔离区域111被覆盖的部分的水平，从而在第一隔离区域111内形成冠形或鳍形。然而，在其他实施例中，第一隔离区域111未被凹陷，并且第一隔离区域111的任何合适的图案化完全旨在被包括在实施例的范围内。
图3A-3D另外示出了从那些不受经图案化的虚设栅极电极117、第一间隔体301和第二间隔体303保护的区域去除鳍部113，以及源极区域/漏极区域305的再生长。可以通过使用经图案化的虚设栅极电极117、第一间隔体301和第二间隔体303作为硬掩模的反应离子蚀刻(RIE)、或者通过任何其他合适的去除工艺，来从那些不受经图案化的虚设栅极电极117、第一间隔体301和第二间隔体303保护的区域去除鳍部113。可以继续去除，直到鳍部113与第一隔离区域111的表面共面(如图所示)或低于该表面。
在一些实施例中，在核心区域103和I/O区域105之间，鳍部113的材料的去除将是不均匀的。例如，相对于去除核心区域103中的鳍部113的材料，去除I/O区域105内的鳍部113的材料可能以提高的速率进行。因此，通过去除而形成的开口将在I/O区域105中比在核心区域103中延伸得更深。然而，在其他实施例中，开口可以延伸至类似深度。
一旦鳍部113的这些部分被去除，则源极/漏极区域305可以与每个鳍部113接触地再生长。在实施例中，源极/漏极区域305可以再生长，并且在一些实施例中，源极/漏极区域305可以再生长以形成应力源，该应力源将应力传递到位于经图案化的虚设栅极电极117下面的鳍部113的沟道区域。在鳍部113包括硅并且FinFET是p型器件的实施例中，源极/漏极区域305可以通过选择性外延工艺而再生长有具有不同于沟道区域的晶格常数的材料(例如硅)或其他材料(例如硅锗)。外延生长工艺可以使用诸如硅烷、二氯硅烷、锗烷等之类前体，并且可以持续大约5分钟到大约120分钟，例如大约30分钟。
在实施例中，源极/漏极区域305可以被形成为具有约
Figure BDA0002503904890000101
到约
Figure BDA0002503904890000102
之间的厚度和高于第一隔离区域111约
Figure BDA0002503904890000103
到约
Figure BDA0002503904890000104
之间(例如约
Figure BDA0002503904890000105
Figure BDA0002503904890000106
)的高度。在本实施例中，源极/漏极区域305可以被形成为具有高于第一隔离区域111的上表面约5nm到约250nm之间的高度，例如约100nm。此外，由于蚀刻不均匀，I/O区域105中的源极/漏极区域305的高度可以大于核心区域103中的源极/漏极区域305的高度。例如，I/O区域105中的源极/漏极区域305的高度可以在约
Figure BDA0002503904890000107
到约
Figure BDA0002503904890000108
之间，例如约
Figure BDA0002503904890000109
而核心区域103中的源极/漏极区域305的高度可以在约
Figure BDA00025039048900001010
到约
Figure BDA00025039048900001011
之间，例如约
Figure BDA00025039048900001012
然而，虽然本文描述了特定尺寸和形状，但这些尺寸和形状旨在是说明性的且不旨在进行限制。相反，可以利用源极/漏极区域305的任何合适的尺寸和形状，并且在制造工艺中，尺寸和形状可能受到许多参数的影响。例如，源极/漏极区域305的尺寸和形状可能受到以下参数的影响：栅极堆叠的尺寸和间距(例如，在核心区域103和I/O区域105之间的不同栅极堆叠将导致其各自的源极/漏极区域305的不同宽度)、用于为源极/漏极区域305腾出空间的蚀刻类型、在外延生长源极/漏极区域305期间所使用的参数等。所有这些参数差异及其对源极/漏极区域305的尺寸和形状的相应影响完全旨在被包括在实施例的范围内。
一旦形成了源极/漏极区域305，则可以通过注入适当的掺杂剂来将掺杂剂注入源极/漏极区域305，以补充鳍部113中的掺杂剂。例如，可以注入p型掺杂剂(例如硼、镓、铟等)以形成PMOS器件。替代地，可以注入n型掺杂剂(例如磷、砷、锑等)以形成NMOS器件。可以使用经图案化的虚设栅极电极117、第一间隔体301和第二间隔体303作为掩模来注入这些掺杂剂。应当注意，本领域的普通技术人员将认识到，可以使用许多其他工艺、步骤等来注入掺杂剂。例如，本领域普通技术人员将认识到，可以使用间隔体和内衬的各种组合来执行多个注入物，以形成具有适合特定用途的特定形状或特性的源极/漏极区域。这些工艺中的任何一种可用于注入掺杂剂，并且上述描述并不意味着将本实施例限制为上述步骤。
图4A-4D示出了沿与图2A-2D类似的切割线的截面视图，并且另外示出了在源极/漏极区域305上方沉积接触蚀刻停止层401和层间电介质(ILD)层403。接触蚀刻停止层401用于保护下层结构免受进一步处理造成的损坏，并为进一步蚀刻处理提供控制点。在一个实施例中，可以使用等离子体增强化学气相沉积(PECVD)由氮化硅形成接触蚀刻停止层401，但是可以替代地使用其他材料(例如，氮化物、氮氧化物、碳化物、硼化物、其组合等)以及形成接触蚀刻停止层401的替代技术(例如低压CVD(LPCVD)、PVD等)。接触蚀刻停止层401的厚度可以在大约
Figure BDA0002503904890000111
到大约
Figure BDA0002503904890000112
之间，例如大约
Figure BDA0002503904890000113
ILD层403可以包括诸如硼磷硅酸盐玻璃(BPSG)之类的材料，但是可以使用任何合适的电介质。可以使用诸如PECVD之类的工艺来形成ILD层403，但是可以替代地使用诸如LPCVD之类的其他工艺。ILD层403可以被形成为其厚度在大约
Figure BDA0002503904890000121
到大约
Figure BDA0002503904890000122
之间。
图4A-4D另外示出了一旦已形成了ILD层403，则ILD层403和接触蚀刻停止层401可以与第一间隔体301、第二间隔体303和虚设栅极电极117平坦化。在实施例中，可以使用例如平坦化工艺(例如，化学机械抛光工艺)来平坦化ILD层403、接触蚀刻停止层401、第一间隔体301和第二间隔体303，但是可以使用任何合适的工艺。平坦化工艺还用于去除栅极掩模119。
图5A-5D示出了沿与图2A-2D相似的切割线的截面视图，并且另外示出了在核心区域103和I/O区域105两者中去除虚设栅极电极117。在实施例中，可以使用例如一种或多种湿法或干法蚀刻工艺来去除虚设栅极电极117，所述蚀刻工艺利用对虚设栅极电极117的材料有选择性的蚀刻剂。然而，可以使用任何合适的一种或多种去除工艺。
图5A-5D另外示出了一旦已从核心区域103和I/O区域105两者中去除了虚设栅极电极117，则可以在I/O区域105内的结构上方设置掩模501，以保护I/O区域105内的结构。在实施例中，掩模501可以是光敏材料，例如聚合物基光致抗蚀剂，其被分发并随后使用例如曝光和显影工艺来图案化，以在曝光核心区域103的同时保护I/O区域105。然而，可以使用任何合适的材料(例如硬掩模材料)和任何合适的工艺(例如沉积和图案化工艺)来形成掩模501。
一旦形成了掩模501并且I/O区域105内的结构已被保护，图5A-5B示出了在核心区域103中，第一间隔体301被图案化以去除第一间隔体301的沿第二间隔体303的侧壁对齐的那些部分，而不去除第一间隔体301的被第二间隔体303覆盖的那些部分，并且形成第一间隔体剩余部分503。在实施例中，可以使用例如一种或多种蚀刻工艺(例如化学蚀刻、等离子体蚀刻、湿法清洁、这些的组合等)，使用对第一间隔体301的材料有选择性的蚀刻剂来执行第一间隔体301的图案化，而不显著地蚀刻第二间隔体303的材料。
在实施例中，用于形成第一间隔体剩余部分503的去除工艺将第一间隔体301从第二间隔体303的相邻侧壁完全去除，使得第一间隔体剩余部分503与第二间隔体303的侧壁相连并对齐。因此，第一间隔剩余部分503的宽度可以等于第二间隔体303的沉积厚度(例如，在
Figure BDA0002503904890000131
到
Figure BDA0002503904890000132
之间)。然而，在其他实施例中，第一间隔体301可以保持与第二间隔体303的侧壁相邻(但具有减小的厚度)，或可以被蚀刻以使得第一间隔体剩余部分503在平行于鳍部113的顶表面的方向上凹陷。
通过去除第一间隔体301的部分并形成第一间隔体剩余部分503，位于核心区域103内的间隔体数量(“a”)可以减少到低于位于I/O区域105内的间隔体数量(“b”)，使得b-a≥1。另外，对于核心区域103内的那些结构，可以减小间隔体的组合(例如，第二间隔体303以及第一间隔体301)的厚度(例如，
Figure BDA0002503904890000133
)，而不减小I/O区域105内的间隔体的组合的厚度(例如，
Figure BDA0002503904890000134
)。因此，可以降低以较大电压工作的I/O区域105中的电容和泄漏风险，而不降低位于核心区域103内的器件的性能。
另外，在一些实施例中，第一间隔体301的图案化和第一间隔体剩余部分503的形成还可以去除第一隔离区域111的位于虚设栅极电极117下方的核心区域103内的一部分。在实施例中，可以去除第一隔离区域111，使得凹陷505形成有第一隔离区域111的弯曲凹面，而不在I/O区域105内形成对应的凹陷(因为I/O区域105仍然受到掩模501的存在的保护)。在实施例中，凹陷505所形成的第一深度D1可以在约
Figure BDA0002503904890000135
到约
Figure BDA0002503904890000136
Figure BDA0002503904890000137
之间，例如约
Figure BDA0002503904890000138
并且可以具有第一宽度W1。然而，可以使用任何合适的尺寸。
图6A-6D示出了沿与图2A-2D相似的切割线的截面视图，并且另外示出了去除核心区域103中的虚设栅极电介质115的一部分。这样的去除在核心区域103内形成虚设栅极电介质剩余部分601，旦通过掩模501的存在(参见图5C-5D)，虚设栅极电介质115未被工艺接触并且在I/O区域105内保持完整。在实施例中，可以使用例如一种或多种蚀刻工艺(例如化学蚀刻、等离子体蚀刻、湿法清洁、这些的组合等)，使用对虚设栅极电介质115的材料有选择性的蚀刻剂来图案化虚设栅极电介质115，而不显著地蚀刻第二间隔体303或第一间隔体剩余部分503的材料。
在一个实施例中，用于形成虚设栅极电介质剩余部分601的去除工艺去除了虚设栅极电介质115的材料，使得虚设栅极电介质剩余部分601与第二间隔体303和/或第一间隔体剩余部分503的侧壁相连并对齐。因此，虚设栅极电介质剩余部分601的宽度可以等于第二间隔体303的沉积厚度(例如，在
Figure BDA0002503904890000141
到
Figure BDA0002503904890000142
之间)。然而，在其他实施例中，可以蚀刻虚设栅极电介质剩余部分601，使得虚设栅极电介质剩余部分601在平行于鳍部113的顶表面的方向上凹陷。
图6C-6D另外示出了一旦形成了虚设栅极电介质剩余部分601，则可以去除掩模501以暴露I/O区域105，以进行进一步处理。在掩模501是光致抗蚀剂的实施例中，可以使用灰化工艺来去除掩模501，由此提高掩模501的温度以引起光致抗蚀剂的热分解，在此之后可容易去除分解的材料。然而，在其他实施例中，可以利用蚀刻工艺来去除掩模501，并且可以利用任何合适的去除工艺。
图7A-7D示出了沿与图2A-2D相似的切割线的截面视图，并且另外示出了在通过去除虚设栅极电极117而留下的区域内形成第一栅极堆叠701。在实施例中，可以通过沉积一系列层来开始形成第一栅极堆叠701的工艺。在实施例中，该一系列层可以包括界面层、第一电介质材料、第一金属材料和第一p-金属功函数层(为清楚起见，图7A-7D中未分别示出每一层)。
可选地，可以在形成第一电介质材料之前形成界面层。在实施例中，界面层可以是通过诸如原位蒸汽生成(ISSG)之类的工艺、或诸如化学气相沉积或原子层沉积之类的沉积工艺而形成的诸如二氧化硅之类的材料。在另一实施例中，界面层可以是诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些材料的组合等之类的高k材料，其第一厚度在约
Figure BDA0002503904890000143
到约
Figure BDA0002503904890000144
之间，例如约
Figure BDA0002503904890000145
在利用沉积工艺的实施例中，可以共形地形成界面层，而在利用ISSG的实施例中，界面层可以沿开口的底部形成，而不沿侧壁延伸。
一旦形成了界面层，则第一电介质材料可以在界面层上方被形成为帽盖层(capping layer)。在实施例中，第一电介质材料是诸如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、LaO、ZrO、Ta2O5、这些材料的组合等之类的高k材料，第一电介质材料通过诸如原子层沉积、化学气相沉积等之类的工艺沉积。第一电介质材料可以被沉积到约
Figure BDA0002503904890000151
到约
Figure BDA0002503904890000152
Figure BDA0002503904890000153
之间的第二厚度，但可以使用任何合适的材料和厚度。
可选地，第一金属材料或金属栅极帽盖层可以邻近所述第一电介质材料形成来作为阻挡层，并且可以由以下材料形成：诸如TaN、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ru、Mo、WN之类的金属材料、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些材料的组合等。可以使用沉积工艺(例如原子层沉积、化学气相沉积、溅射等)将第一金属材料沉积到约
Figure BDA0002503904890000154
到约
Figure BDA0002503904890000155
之间的第三厚度，但是可以使用任何合适的沉积工艺或厚度。
第一p-金属功函数层可以邻近第一金属材料形成，并且在特定实施例中，可以类似于第一金属材料。例如，第一p-金属功函数层可以由以下材料形成：诸如W、Al、Cu、TiN、Ti、TiAlN、Ta、TaN、Co、Ni、TaC、TaCN、TaSiN、TaSi2、NiSi2、Mn、Zr、ZrSi2、TaN、Ru、AlCu、Mo、MoSi2、WN之类的金属材料、其他金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、这些材料的组合等。此外，可以使用沉积工艺(例如原子层沉积、化学气相沉积、溅射等)将第一p-金属功函数层沉积到约
Figure BDA0002503904890000156
到约
Figure BDA0002503904890000157
之间的第四厚度，但是可以使用任何合适的沉积工艺或厚度。
一旦形成了第一p-金属功函数层，则可以沉积第一n-金属功函数层。在实施例中，第一n-金属功函数层可以是诸如W、Cu、AlCu、TiAlC、TiAlN、Ti、TiN、Ta、TaN、Co、Ni、Ag、Al、TaAl、TaAlC、TaC、TaCN、TaSiN、Mn、Zr之类的材料、其他合适的n型功函数材料或其组合。例如，可以利用原子层沉积(ALD)工艺、CVD工艺等将第一n-金属功函数层沉积到约
Figure BDA0002503904890000158
至约
Figure BDA0002503904890000159
之间(例如约
Figure BDA00025039048900001510
)的第六厚度。然而，可以使用任何合适的材料和工艺来形成第一n-金属功函数层。
在第一栅极堆叠701内还沉积了粘合层和填充材料。一旦形成了第一n-金属功函数层，则可以形成粘合层，以帮助将上层填充材料与下层第一n-金属功函数层粘合，并为填充材料的形成提供成核层。在实施例中，粘合层可以是诸如氮化钛之类的材料，或者可以是类似于第一n-金属功函数层的材料，并且可以使用类似的工艺(例如ALD)形成到大约
Figure BDA0002503904890000161
到大约
Figure BDA0002503904890000162
之间的第七厚度，例如大约
Figure BDA0002503904890000163
然而，可以使用任何合适的材料和工艺。
一旦形成了粘合层，则沉积填充材料以使用粘合层填充开口的剩余部分。在实施例中，填充材料可以是诸如钨、Al、Cu、AlCu、W、Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、Ta、TaN、Co、Ni、这些材料的组合等之类的材料，并且可以使用诸如电镀、化学气相沉积、原子层沉积、物理气相沉积、这些工艺的组合等之类的沉积工艺形成。另外，填充材料可以被沉积到在约
Figure BDA0002503904890000164
到约
Figure BDA0002503904890000165
之间(例如约
Figure BDA0002503904890000166
)的厚度。然而，可以使用任何合适的材料。
图7A-7D进一步示出了在已沉积填充材料以填充和过量填充开口之后，可以将材料平坦化以形成第一栅极堆叠701。在实施例中，可以使用例如化学机械抛光工艺来将材料平坦化，但是可以使用任何合适的工艺，例如研磨或蚀刻。虽然为清楚起见未明确示出，但界面层可以沿第一栅极堆叠701的底表面成平面；第一电介质材料、第一金属材料、第一p-金属功函数层、第一n-金属功函数层和粘合层可以具有“U”形；并且填充材料可以填充第一栅极堆叠701的空间的剩余部分。然而，任何合适的形状或形状的组合可用于第一栅极堆叠701的各个层。
通过形成所述的第一栅极堆叠701，核心区域103内的第一栅极堆叠701与每个间隔体(例如，第二间隔体303以及第一间隔体剩余部分503)接触。然而，在I/O区域105中，第一栅极堆叠701与第一间隔体301实体接触，但其中第一间隔体301将第二间隔体303与第一栅极堆叠701分隔开。
最后，图7A-7D示出了到源极/漏极区域305的第一接触部(contact)703的形成。在实施例中，通过ILD层403和接触蚀刻停止层401形成开口，以暴露源极/漏极区域305的一部分。可选地，在形成第一接触部703之前，可以形成硅化物接触部。硅化物接触部可以包括钛、镍、钴或铒，以降低接触部的肖特基势垒高度。然而，还可以使用其他金属，例如铂、钯等。可以通过适当的金属层的毯式沉积来执行硅化，然后进行退火步骤，这使金属与下层暴露的硅发生反应。然后去除未反应的金属，例如利用选择性蚀刻工艺。硅化物接触部的厚度可以在约5nm到约50nm之间。
通过对核心区域103内的间隔体进行图案化而不对I/O区域105内的间隔体进行图案化，第一栅极堆叠701与其相应的接触部之间的电容可以针对各个器件进行调整。因此，可以处理与施加到I/O区域105中的器件的较大电压相关的电容问题，而不需要对诸如核心区域103的其他区域中的器件进行类似的改变。因此，可以减少或消除由于这些器件的泄漏电流而导致的电性能和产量降低。类似地，可以增加在第一接触部703和第一栅极堆叠701之间使用的工艺窗口。
在实施例中，第一接触部703可以是导电材料，例如Al、Cu、W、Co、Ti、Ta、Ru、TiN、TiAl、TiAlN、TaN、TaC、NiSi、CoSi、这些材料的组合等，但是可以使用诸如溅射、化学气相沉积、电镀、化学镀等之类沉积工艺将任何合适的材料沉积到开口中，以填充和/或过量填充开口。一旦填充或过量填充，则可以使用平坦化工艺(例如化学机械抛光(CMP))来去除开口之外的任何沉积材料。然而，可以使用任何合适的材料和形成工艺。另外，第一接触部703的厚度可以在约
Figure BDA0002503904890000171
到约
Figure BDA0002503904890000172
之间。
图8A-8B示出了使用两个以上间隔体(例如，不止第一间隔体301和第二间隔体303)的另一实施例，其中图8A示出了图3A中标记为800的框的近视图，并且其中图8B示出了图3C中标记为800的框的近视图。在本实施例中，第一间隔体301和第二间隔体303如上文关于图3A-3D所述形成。然而，除了第一间隔体301和第二间隔体303之外，还形成了第三间隔体801和第四间隔体803。
在实施例中，第三间隔体801可以包括硅基材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2、SiC等，或在其他实施例中，可以包括金属基材料，例如SiGeO、SiAsO、GeOx、AsOx、SiP、SiPO、SiTiO、TiOx、CuOx、CoOx等，并且可以形成在约
Figure BDA0002503904890000181
到约
Figure BDA0002503904890000182
之间的厚度。在实施例中，可以通过初始地使用诸如物理气相沉积、化学气相沉积、诸如氧化之类的处理、这些的组合等沉积工艺来形成第三间隔体801。然而，可以使用任何合适的材料、厚度和形成方法。
一旦形成了第三间隔体801，则可以在第三间隔体801上方形成第四间隔体803。第四间隔体803可以形成在第三间隔体801上方，并且可以用于提供与第三间隔体801具有不同蚀刻特性的不同材料。因此，第四间隔体803可以是硅基材料，例如SiN、SiON、SiOCN、SiC、SiOC、SiO2、SiC等，或者在其他实施例中，可以包括金属基材料，例如SiGeO、SiAsO、GeOx、AsOx、SiP、SiPO、SiTiO、TiOx、CuOx、CoOx。在实施例中，可以使用诸如物理气相沉积、化学气相沉积、原子层沉积、这些的组合等之类的沉积工艺来形成第四间隔体803，其厚度在约
Figure BDA0002503904890000183
到约
Figure BDA0002503904890000184
之间。然而，可以使用任何合适的材料、厚度和形成方法。
图8A-8B另外示出了一旦第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803的材料被毯式沉积，则第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803的材料可以被图案化以形成第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803。在实施例中，使用一种或多种各向异性蚀刻工艺(例如反应离子蚀刻)对第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803的材料进行图案化，以从结构的水平表面去除第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803。然而，可以使用任何合适的图案化工艺。
如可以看出的，在对第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803的材料进行图案化之后，除了最后沉积的间隔体(例如，第四间隔体803)以外的每个间隔体(例如，第一间隔体301、第二间隔体303和第三间隔体801)在图案化工艺之后具有“L”形状。另外，最后沉积的间隔体(例如，第四间隔体803)不具有“L”形状，而是在该视图中具有竖直侧壁。
图9A-9B示出了蚀刻核心区域103内的第一间隔体301并形成第一间隔体剩余部分503而不蚀刻I/O区域105内的第一间隔体301的去除工艺(使得在核心区域103内的器件上的间隔体的数量小于在I/O区域105内的器件上的间隔体的数量)。在实施例中，可以如上文关于图5A-5D所述执行去除工艺，例如通过保护I/O区域105以及使用各向异性蚀刻工艺来去除第一间隔体301的部分，而在第二间隔体303上停止蚀刻。然而，可以使用任何合适的工艺。
如果需要，一旦形成了第一间隔体剩余部分503，则可以邻近第一间隔体剩余部分503和第二间隔体303(在核心区域103内)并且邻近I/O区域105内的间隔体(例如，第一间隔体301、第二间隔体303、第三间隔体801以及第四间隔体803)形成第一栅极堆叠701。在实施例中，可以如关于图7A-7D所述形成第一栅极堆叠701。然而，可以使用任何合适的材料和工艺。
如果此时未形成第一栅极堆叠701，图10A-10B示出了蚀刻第二间隔体303并形成第二间隔体剩余部分1001的另一去除工艺。在实施例中，用于形成第一间隔体剩余部分503的去除工艺从第三间隔体801的相邻侧壁完全去除第二间隔体303，而在第三间隔体801上停止，使得第二间隔体剩余部分1001与第三间隔体801的侧壁相连并对齐。然而，在其他实施例中，第二间隔体303可保持与第三间隔体801的侧壁相邻(但具有减小的厚度)，或可以被蚀刻以使得第二间隔体剩余部分1001在平行于鳍部113的顶表面的方向上凹陷。
通过在核心区域103中形成第二间隔体剩余部分1001，第二间隔体剩余部分1001的宽度可以等于第三间隔体801的宽度(宽度第二间隔体剩余部分-宽度第三间隔体＝0)，而第三间隔体801的宽度可以大于第四间隔体的宽度(宽度第三间隔体-宽度第四间隔体>0)。然而，在I/O区域中，其中没有间隔体的图案化，每个间隔体的宽度大于随后沉积的上层间隔体的宽度(宽度下间隔体-宽度上间隔体>0)。然而，可以使用任何合适的宽度。
此外，如果在制造的这一阶段需要，则一旦形成了第二间隔体剩余部分1001，可以邻近第一间隔体剩余部分503和第二间隔体剩余部分1001(在核心区域103内)并邻近I/O区域105内的间隔体(例如，第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803)形成第一栅极堆叠701。在实施例中，可以如上面关于图7A-7D所述形成第一栅极堆叠701。然而，可以使用任何合适的材料和工艺。
如果此时未形成第一栅极堆叠701，图11A-11B示出了蚀刻第三间隔体801并形成第三间隔体剩余部分1101的另一去除工艺。在实施例中，用于形成第三间隔体剩余部分1101的去除工艺将第三间隔体801从第四间隔体803的相邻侧壁完全去除，使得第三间隔体剩余部分1101与第四间隔体803的侧壁相连并对齐。然而，在其他实施例中，第三间隔体801可以保持与第四间隔体803的侧壁相邻(但具有减小的厚度)，或者可以被蚀刻以使得第三间隔体剩余部分1101在平行于鳍部113的顶表面的方向上凹陷。
通过形成多个间隔体(例如，第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803)，并然后按顺序地蚀刻这些间隔体中的至少一些(例如，第一间隔体301、第二间隔体303和第三间隔体801)，间隔体堆1103由间隔体去除之后的多层间隔体的剩余部分形成，其中间隔体堆1103包括第四间隔体803、第三间隔体剩余部分1101、第二间隔体剩余部分1001和第一间隔体剩余部分503。在本实施例中，位于间隔体堆1103的底部的剩余部分(例如，第三间隔体剩余部分1101、第二间隔体剩余部分1001和第一间隔体剩余部分503)的厚度可以与原始沉积时的材料相同，而间隔体堆的顶部(例如，未蚀刻的第四间隔体803)在相同方向上具有大得多的厚度，例如具有在约
Figure BDA0002503904890000201
到约
Figure BDA0002503904890000202
之间的厚度，例如约
Figure BDA0002503904890000203
如果该厚度或间隔体堆1103的厚度太薄，则工作电压窗口不能被放大，而如果该厚度或间隔体堆1103的厚度太大，则会对晶体管密度产生影响，从而导致在相同表面积中包含的晶体管更少。
一旦形成了间隔体堆1103，则可以邻近间隔体堆1103(在核心区域103内)并且邻近I/O区域105内的间隔体(例如，第一间隔体301、第二间隔体303、第三间隔体801和第四间隔体803)形成第一栅极堆叠701。在实施例中，可以如上面关于图7A-7D所述形成第一栅极堆叠701。然而，可以使用任何合适的材料和工艺。
另外，虽然第一栅极堆叠701被描述为仅在最后沉积的栅极间隔体被曝光之后(例如，在形成了第三间隔体剩余部分1101之后)才形成，但这旨在是说明性的而不是旨在限制实施例。相反，第一栅极堆叠701可以在形成第一间隔体剩余部分503之后在任何点处形成，例如在形成第二间隔体剩余部分1001之前或在形成第三间隔体剩余部分1101之前。间隔体和间隔体剩余部分的任何合适的组合可用于修改第一栅极堆叠701和第一接触部703之间的电容。
例如，图12A-12B示出了可使用的间隔体组合的附加实施例，图12A示出了核心区域中的在图7A中由标记为1200的虚线框突出显示的位置处的实施例，图12B示出了在图7C中由标记为1200的虚线框突出显示的位置处的实施例。在实施例中，第四间隔体803由SiONx形成，第三间隔体801由SiNx形成，第二间隔体303由SiOCN形成，第一间隔体301由SiO2形成。此外，在核心区域103但不在I/O区域105中，去除第一间隔体301的至少一部分，使得第一栅极堆叠701邻近第二间隔体303而形成。
图13A-13B示出了与图12A-12B类似的实施例，其中图13A示出了核心区域中的在图7A中由标记为1200的虚线框突出显示的位置处的实施例，图13B示出了在图7C中由标记为1200的虚线框突出显示的位置处的实施例。在本实施例中，与关于图12A-12B描述的实施例类似，第四间隔体803由SiONx形成，第三间隔体801由SiNx形成，第二间隔体303由SiOCN形成，第一间隔体301由SiO2形成。然而，在本实施例中，不仅蚀刻第一间隔体301，而且还蚀刻和图案化第二间隔体303。因此，在核心区域103但不在I/O区域105中，去除第一间隔体301和第二间隔体303的至少一部分，使得第一栅极堆叠701邻近第三间隔体801而形成。
在实施例中，一种半导体器件包括：衬底，所述衬底包括第一区域中的第一鳍部和第二区域中的第二鳍部；位于所述第一鳍部上方的第一栅极堆叠和位于所述第二鳍部上方的第二栅极堆叠；与所述第一栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体具有第一宽度，其中，所述第一多个间隔体的至少两个间隔体具有与所述第一栅极堆叠实体接触的侧壁；以及与所述第二栅极堆叠相邻的第二多个间隔体，所述第二多个间隔体具有大于所述第一宽度的第二宽度，其中，所述第二多个间隔体中的第一间隔体将所述第二栅极堆叠与所述第二多个间隔体内的每个其他间隔体间隔开。在实施例中，所述第二多个间隔体中的所述第一间隔体具有“L”形结构。在实施例中，所述第一多个间隔体中的每一个间隔体具有所述第一宽度。在实施例中，所述第一多个间隔体包括至少三个间隔体，并且其中，所述第一多个间隔体内的每个间隔体具有与所述第一栅极堆叠实体接触的侧壁。在实施例中，所述第二多个间隔体中的第二个间隔体具有所述第一宽度。在实施例中，所述半导体器件还包括：第一栅极电介质，所述第一栅极电介质位于所述第一多个间隔体与所述第一鳍部之间，所述第一栅极电介质具有所述第一宽度；以及第二栅极电介质，所述第二栅极电介质位于所述第二栅极堆叠与所述第二鳍部之间。在实施例中，所述第一区域为核心区域，并且所述第二区域为I/O区域，其中，所述第一多个间隔体具有与所述第二多个间隔体不同的层，并且其中，所述第一栅极堆叠连接到第一电压源，并且所述第二栅极堆叠连接到不同于所述第一电压源的第二电压源。
在另一实施例中，一种半导体器件包括：与第一半导体鳍部上方的第一栅极堆叠相邻的间隔体堆，其中，所述间隔体堆内的每个间隔体的宽度不大于所述间隔体堆内的顶部间隔体，所述间隔体堆具有第一宽度并且位于半导体衬底的核心区域中；以及与第二半导体鳍部上方的第二栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体中的至少一个间隔体具有“L”形状，所述第一多个间隔体具有大于所述第一宽度的第二宽度。在实施例中，位于所述第一多个间隔体内的每种材料也位于所述间隔体堆内。在实施例中，所述间隔体堆内的每个间隔体具有所述第一宽度。在实施例中，所述间隔体堆内的至少一个间隔体被从所述间隔体堆内的相邻间隔体凹陷。在实施例中，所述第一栅极堆叠的宽度小于所述第二栅极堆叠的宽度。在实施例中，所述半导体器件还包括与所述第一半导体鳍部相邻的浅沟槽隔离，所述第一栅极堆叠延伸至所述浅沟槽隔离的凹陷中。在实施例中，所述间隔体堆包括至少四个间隔体。
在又一实施例中，一种制造半导体器件的方法包括：在第一半导体鳍部上方邻近第一虚设栅极电极并且在第二半导体鳍部上方邻近第二虚设栅极电极毯式沉积第一材料；邻近所述第一材料毯式沉积第二材料；对所述第一材料和所述第二材料进行图案化，以形成与所述第一虚设栅极电极相邻的第一间隔体和第二间隔体以及与所述第二虚设栅极电极相邻的第三间隔体和第四间隔体，其中，所述图案化是至少部分地使用一种或多种各向异性蚀刻工艺来执行的；去除所述第一虚设栅极电极和所述第二虚设栅极电极；蚀刻所述第一间隔体的所述第一材料，以暴露所述第二间隔体的所述第二材料的侧壁并形成间隔体堆，所述侧壁与所述第一半导体鳍部的主表面垂直，其中，蚀刻所述第一材料不会蚀刻所述第三间隔体或所述第四间隔体；邻近所述间隔体堆形成第一栅极电极；以及邻近所述第三间隔体形成第二栅极电极。在实施例中，所述方法还包括：邻近所述第二材料沉积第三材料；以及蚀刻所述第二材料，以暴露所述第三材料的侧壁并形成所述间隔体堆。在实施例中，所述方法还包括：邻近所述第三材料沉积第四材料；以及蚀刻所述第三材料，以暴露所述第四材料的侧壁并形成所述间隔体堆。在实施例中，所述方法还包括：在蚀刻所述第一材料之后，蚀刻所述第一半导体鳍部上方的第一栅极电介质，而不蚀刻所述第二半导体鳍部上方的第二栅极电介质。在实施例中，所述第一半导体鳍部位于半导体衬底的核心区域内，所述第二半导体鳍部位于所述半导体衬底的I/O区域内。在实施例中，所述方法还包括在蚀刻所述第一材料之后使浅沟槽隔离区域凹陷。
以上概述了若干实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以执行相同的目的和/或实现本文介绍的实施例的相同优点。本领域技术人员还应当认识到，这样的等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本文中进行各种改变、替换和变换。
示例1.一种半导体器件，包括：衬底，所述衬底包括第一区域中的第一鳍部和第二区域中的第二鳍部；位于所述第一鳍部上方的第一栅极堆叠和位于所述第二鳍部上方的第二栅极堆叠；与所述第一栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体具有第一宽度，其中，所述第一多个间隔体的至少两个间隔体具有与所述第一栅极堆叠实体接触的侧壁；以及与所述第二栅极堆叠相邻的第二多个间隔体，所述第二多个间隔体具有大于所述第一宽度的第二宽度，其中，所述第二多个间隔体中的第一间隔体将所述第二栅极堆叠与所述第二多个间隔体内的每个其他间隔体间隔开。
示例2.根据示例1所述的半导体器件，其中，所述第二多个间隔体中的所述第一间隔体具有“L”形结构。
示例3.根据示例1所述的半导体器件，其中，所述第一多个间隔体中的每一个间隔体具有所述第一宽度。
示例4.根据示例1所述的半导体器件，其中，所述第一多个间隔体包括至少三个间隔体，并且其中，所述第一多个间隔体内的每个间隔体具有与所述第一栅极堆叠实体接触的侧壁。
示例5.根据示例1所述的半导体器件，其中，所述第二多个间隔体中的第二个间隔体具有所述第一宽度。
示例6.根据示例1所述的半导体器件，还包括：第一栅极电介质，所述第一栅极电介质位于所述第一多个间隔体与所述第一鳍部之间，所述第一栅极电介质具有所述第一宽度；以及第二栅极电介质，所述第二栅极电介质位于所述第二栅极堆叠与所述第二鳍部之间。
示例7.根据示例1所述的半导体器件，其中，所述第一区域为核心区域，并且所述第二区域为I/O区域，其中，所述第一多个间隔体具有与所述第二多个间隔体不同的层，并且其中，所述第一栅极堆叠连接到第一电压源，并且所述第二栅极堆叠连接到不同于所述第一电压源的第二电压源。
示例8.一种半导体器件，包括：与第一半导体鳍部上方的第一栅极堆叠相邻的间隔体堆，其中，所述间隔体堆内的每个间隔体的宽度不大于所述间隔体堆内的顶部间隔体，所述间隔体堆具有第一宽度并且位于半导体衬底的核心区域中；以及与第二半导体鳍部上方的第二栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体中的至少一个间隔体具有“L”形状，所述第一多个间隔体具有大于所述第一宽度的第二宽度。
示例9.根据示例8所述的半导体器件，其中，位于所述第一多个间隔体内的每种材料也位于所述间隔体堆内。
示例10.根据示例8所述的半导体器件，其中，所述间隔体堆内的每个间隔体具有所述第一宽度。
示例11.根据示例8所述的半导体器件，其中，所述间隔体堆内的至少一个间隔体被从所述间隔体堆内的相邻间隔体凹陷。
示例12.根据示例8所述的半导体器件，其中，所述第一栅极堆叠的宽度小于所述第二栅极堆叠的宽度。
示例13.根据示例8所述的半导体器件，还包括与所述第一半导体鳍部相邻的浅沟槽隔离，所述第一栅极堆叠延伸至所述浅沟槽隔离的凹陷中。
示例14.根据示例8所述的半导体器件，其中，所述间隔体堆包括至少四个间隔体。
示例15.一种制造半导体器件的方法，所述方法包括：在第一半导体鳍部上方邻近第一虚设栅极电极并且在第二半导体鳍部上方邻近第二虚设栅极电极毯式沉积第一材料；邻近所述第一材料毯式沉积第二材料；对所述第一材料和所述第二材料进行图案化，以形成与所述第一虚设栅极电极相邻的第一间隔体和第二间隔体以及与所述第二虚设栅极电极相邻的第三间隔体和第四间隔体，其中，所述图案化是至少部分地使用一种或多种各向异性蚀刻工艺来执行的；去除所述第一虚设栅极电极和所述第二虚设栅极电极；蚀刻所述第一间隔体的所述第一材料，以暴露所述第二间隔体的所述第二材料的侧壁并形成间隔体堆，所述侧壁与所述第一半导体鳍部的主表面垂直，其中，蚀刻所述第一材料不会蚀刻所述第三间隔体或所述第四间隔体；邻近所述间隔体堆形成第一栅极电极；以及邻近所述第三间隔体形成第二栅极电极。
示例16.根据示例15所述的方法，还包括：邻近所述第二材料沉积第三材料；以及蚀刻所述第二材料，以暴露所述第三材料的侧壁并形成所述间隔体堆。
示例17.根据示例16所述的方法，还包括：邻近所述第三材料沉积第四材料；以及蚀刻所述第三材料，以暴露所述第四材料的侧壁并形成所述间隔体堆。
示例18.根据示例15所述的方法，还包括：在蚀刻所述第一材料之后，蚀刻所述第一半导体鳍部上方的第一栅极电介质，而不蚀刻所述第二半导体鳍部上方的第二栅极电介质。
示例19.根据示例15所述的方法，其中，所述第一半导体鳍部位于半导体衬底的核心区域内，所述第二半导体鳍部位于所述半导体衬底的I/O区域内。
示例20.根据示例15所述的方法，还包括在蚀刻所述第一材料之后，使浅沟槽隔离区域凹陷。

Claims (10)

1.一种半导体器件，包括：
衬底，所述衬底包括第一区域中的第一鳍部和第二区域中的第二鳍部；
位于所述第一鳍部上方的第一栅极堆叠和位于所述第二鳍部上方的第二栅极堆叠；
与所述第一栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体具有第一宽度，其中，所述第一多个间隔体的至少两个间隔体具有与所述第一栅极堆叠实体接触的侧壁；以及
与所述第二栅极堆叠相邻的第二多个间隔体，所述第二多个间隔体具有大于所述第一宽度的第二宽度，其中，所述第二多个间隔体中的第一间隔体将所述第二栅极堆叠与所述第二多个间隔体内的每个其他间隔体间隔开。
2.根据权利要求1所述的半导体器件，其中，所述第二多个间隔体中的所述第一间隔体具有“L”形结构。
3.根据权利要求1所述的半导体器件，其中，所述第一多个间隔体中的每一个间隔体具有所述第一宽度。
4.根据权利要求1所述的半导体器件，其中，所述第一多个间隔体包括至少三个间隔体，并且其中，所述第一多个间隔体内的每个间隔体具有与所述第一栅极堆叠实体接触的侧壁。
5.根据权利要求1所述的半导体器件，其中，所述第二多个间隔体中的第二个间隔体具有所述第一宽度。
6.根据权利要求1所述的半导体器件，还包括：
第一栅极电介质，所述第一栅极电介质位于所述第一多个间隔体与所述第一鳍部之间，所述第一栅极电介质具有所述第一宽度；以及
第二栅极电介质，所述第二栅极电介质位于所述第二栅极堆叠与所述第二鳍部之间。
7.根据权利要求1所述的半导体器件，其中，所述第一区域为核心区域，并且所述第二区域为I/O区域，其中，所述第一多个间隔体具有与所述第二多个间隔体不同的层，并且其中，所述第一栅极堆叠连接到第一电压源，并且所述第二栅极堆叠连接到不同于所述第一电压源的第二电压源。
8.一种半导体器件，包括：
与第一半导体鳍部上方的第一栅极堆叠相邻的间隔体堆，其中，所述间隔体堆内的每个间隔体的宽度不大于所述间隔体堆内的顶部间隔体，所述间隔体堆具有第一宽度并且位于半导体衬底的核心区域中；以及
与第二半导体鳍部上方的第二栅极堆叠相邻的第一多个间隔体，所述第一多个间隔体中的至少一个间隔体具有“L”形状，所述第一多个间隔体具有大于所述第一宽度的第二宽度。
9.根据权利要求8所述的半导体器件，其中，位于所述第一多个间隔体内的每种材料也位于所述间隔体堆内。
10.一种制造半导体器件的方法，所述方法包括：
在第一半导体鳍部上方邻近第一虚设栅极电极并且在第二半导体鳍部上方邻近第二虚设栅极电极毯式沉积第一材料；
邻近所述第一材料毯式沉积第二材料；
对所述第一材料和所述第二材料进行图案化，以形成与所述第一虚设栅极电极相邻的第一间隔体和第二间隔体以及与所述第二虚设栅极电极相邻的第三间隔体和第四间隔体，其中，所述图案化是至少部分地使用一种或多种各向异性蚀刻工艺来执行的；
去除所述第一虚设栅极电极和所述第二虚设栅极电极；
蚀刻所述第一间隔体的所述第一材料，以暴露所述第二间隔体的所述第二材料的侧壁并形成间隔体堆，所述侧壁与所述第一半导体鳍部的主表面垂直，其中，蚀刻所述第一材料不会蚀刻所述第三间隔体或所述第四间隔体；
邻近所述间隔体堆形成第一栅极电极；以及
邻近所述第三间隔体形成第二栅极电极。
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