KR102244329B1 - 반도체 디바이스 및 제조 방법 - Google Patents

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Abstract

반도체 디바이스 및 반도체 디바이스를 제조하는 방법이 제공된다. 실시예에서, 게이트 스택 내의 일 함수 층 내의 댕글링 본드 및 결함을 감소시키기 위해 패시베이션 공정이 이용된다. 패시베이션 공정은 댕글링 본드와 반응하여 댕글링 본드를 패시베이팅할 패시베이션 요소를 도입한다. 또한, 일부 실시예에서 페시베이션 요소는 다른 요소를 트래핑하고, 그들이 구조물의 다른 부분으로 확산되는 것을 감소 또는 방지할 것이다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURE}
반도체 디바이스는 예를 들어, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 기기와 같은 다양한 전자 응용물에서 이용된다. 반도체 디바이스들은 일반적으로 반도체 기판 상부에 절연 층 또는 유전체 층, 도전 층, 및 반도체 재료 층을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에 회로 컴포넌트 및 요소를 형성함으로써 제조된다.
반도체 산업은 주어진 면적에 더 많은 컴포넌트를 집적할 수 있는, 최소 피처 크기를 계속 감소시킴으로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 계속 향상시킨다. 그러나, 최소 피처 크기가 감소됨에 따라, 해결해야 할 추가적인 문제가 발생한다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1는 일부 실시예에 따른 반도체 핀의 형성의 사시도를 예시한다.
도 2는 일부 실시예에 따른 소스/드레인의 형성을 예시한다.
도 3는 일부 실시예에 따른 게이트 스택을 위한 재료의 형성을 예시한다.
도 4는 일부 실시예에 따른 패시베이션 공정을 예시한다.
도 5는 일부 실시예에 따른 막 재료의 퇴적을 예시한다.
도 6은 일부 실시예에 따른 캡의 형성을 예시한다.
아래의 발명개시는 본 발명의 여러 피처들을 구현하는 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간략화하기 위해서 컴포넌트 및 배열의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 여기서 사용되는 공간 상대적인 기술어는 마찬가지로 적절하게 해석될 수 있다.
실시예들은 이제 5 nm 또는 3 nm 기술 노드에 대해 다수의 문턱 전압을 갖는 finFET 디바이스를 포함하는 특정 실시예와 관련하여 설명될 것이다. 그러나, 실시예들은 여기에 제공된 예들에 제한되지 않고, 아이디어들은 다양한 실시예들에서 구현될 수 있다.
도 1을 참조하면, finFET 디바이스와 같은 반도체 디바이스(100)의 사시도가 예시된다. 일 실시예에서, 반도체 디바이스(100)는 기판(101) 및 제 1 트렌치(103)를 포함한다. 기판(101)은 실리콘 기판일 수 있지만, 절연체 상의 반도체(semiconductor-on-insulator; SOI), 변형된 SOI 및 절연체 상의 실리콘 게르마늄과 같은 다른 기판이 사용될 수도 있다. 기판(101)은 p형 반도체일 수 있지만, 다른 실시예에서는 n형 반도체일 수 있다.
다른 실시예에서, 기판(101)은 기판(101)으로부터 형성된 디바이스의 성능을 특히 증대시키는(예를 들어, 캐리어 이동도를 증대시키는) 재료가 되도록 선택될 수 있다. 예를 들어, 일부 실시예에서, 기판(101)의 재료는 에피택셜 성장된 실리콘 게르마늄으로부터 형성된 디바이스의 성능 측정치의 일부를 증대시키는데 도움이 되는 에피택셜 성장된 실리콘 게르마늄과 같은 에피택셜 성장된 반도체 재료의 층이 되도록 선택될 수 있다. 그러나, 이러한 재료의 사용은 디바이스의 성능 특성의 일부를 증대시킬 수 있지만, 이들 동일한 재료의 사용은 디바이스의 다른 성능 특성에 영향을 줄 수 있다. 예를 들어, 에피택셜 성장된 실리콘 게르마늄의 사용은 (실리콘에 관하여) 디바이스의 계면 및 전하 결함(Dit)을 저하시킬 수 있다. 본원에 설명된 실시예는 계면 및 전하 결함(Dit)의 저하를 개선하는데 도움이 될 수 있다.
제 1 트렌치(103)는 제 1 격리 영역(105)의 최종 형성에 있어서 초기 단계로서 형성될 수 있다. 제 1 트렌치(103)는 적합한 에칭 공정와 함께 마스킹 층(도 1에 별도로 도시되지 않음)을 사용하여 형성될 수 있다. 예를 들어, 마스킹 층은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 공정을 통해 형성된 실리콘 질화물을 포함하는 하드 마스크일 수 있지만, 산화물, 산질화물, 실리콘 탄화물, 이들의 조합 등의 다른 재료, 및 플라즈마 강화 화학적 기상 증착(plasma enhanced chemical vapor deposition; PECVD), 저압 화학적 기상 증착(low pressure chemical vapor deposition; LPCVD), 또는 질화(nitridation)가 후속되는 실리콘 산화물 형성과 같은 다른 공정이 이용될 수 있다. 일단 형성되면, 마스킹 층은 제 1 트렌치(103)를 형성하기 위해 제거될 것인 기판(101)의 이들 부분들을 노출시키기 위해 적합한 포토리소그래피 공정을 통해 패터닝될 수 있다.
그러나, 당업자는, 마스킹 층을 형성하기 위해 상술된 공정 및 재료들이 제 1 트렌티(103)의 형성을 위해 기판(101)의 다른 부분들을 노출시키면서 기판(101)의 부분들을 보호하기 위해 사용될 수 있는 유일한 방법은 아님을 인지할 것이다. 제 1 트렌치(103)를 형성하기 위해 제거될 기판(101)의 부분을 노출시키기 위해 패터닝되고 현상된 포토레지스트와 같은 임의의 적합한 공정이 이용될 수 있다. 이러한 방법 모두는 본 실시예의 범위 내에 포함되도록 완전히 의도된다.
일단 마스킹 층이 형성되고 패터닝되면, 기판(101) 내에 제 1 트렌치(103)가 형성된다. 노출된 기판(101)은, 기판(101) 내에 제 1 트렌치(103)를 형성하기 위해, 반응성 이온 에칭(reactive ion etching; RIE)과 같은 적합한 공정을 통해 제거될 수 있지만, 임의의 적합한 공정이 사용될 수도 있다. 일 실시예에서, 제 1 트렌치(103)는 약 2,500Å과 같이, 기판(101)의 표면으로부터 약 5,000Å 미만의 제 1 깊이를 갖도록 형성될 수 있다.
그러나, 당업자가 인지할 수 있는 바와 같이, 제 1 트렌치(103)를 형성하기 위해 상술된 공정은 단지 하나의 잠재적인 공정이며, 유일한 실시예인 것을 의미하지는 않는다. 오히려, 제 1 트렌치(103)가 형성될 수 있는 임의의 적합한 공정이 이용될 수 있으며, 임의의 수의 마스킹 및 제거 단계를 포함하는 임의의 적합한 공정이 사용될 수 있다.
제 1 트렌치(103)를 형성하는 것에 더하여, 마스킹 및 에칭 공정은 제거되고 남아있는 기판(101)의 부분으로부터 핀(107)을 추가로 형성한다. 편의상, 그 분리의 물리적 표시가 존재할 수도 있고 존재하지 않을 수도 있지만, 핀(107)은 점선에 의해 기판(101)으로부터 분리된 것으로 도시되어 있다. 이들 핀(107)은 후술하는 바와 같이 다중 게이트 FinFET 트랜지스터의 채널 영역을 형성하는데 사용될 수 있다. 도 1은 기판(101)으로부터 형성된 3개의 핀(107)만을 예시하지만, 임의의 개수의 핀(107)이 사용될 수 있다.
핀(107)은 기판(101)의 표면에서 약 5 nm 내지 약 80 nm, 예를 들어 약 30 nm의 폭을 갖도록 형성될 수 있다. 추가적으로, 핀(107)은 약 10 nm 내지 약 100 nm, 예를 들어 약 50 nm의 거리만큼 서로 이격될 수 있다. 이러한 방식으로 핀(107)을 이격시킴으로써, 핀(107)은 공통 게이트(이후 더 논의됨)를 공유하기에 충분히 가까우면서 별도의 채널 영역을 각각 형성할 수 있다.
또한, 핀(107)은 임의의 적합한 방법으로 패터닝될 수 있다. 예를 들어, 핀(107)은 더블-패터닝 또는 멀티-패터닝 공정을 포함한, 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피 및 자기-정렬 공정으로 결합되고, 이는 단일, 다이렉트(direct) 포토리소그래피 공정을 사용하여 얻어진 것보다 작은 피치를 갖는 패턴이 생성될 수 있게 한다. 예를 들어, 일실시예에 있어서, 희생 층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기-정렬 공정을 사용하여 패터닝된 희생 층과 나란히 형성된다. 희생 층은 그 후 제거되고, 남아있는 스페이서는 그 후 핀(107)을 패터닝하기 위해 사용될 수 있다.
제 1 트렌치(103) 및 핀(107)이 형성되면, 제 1 트렌치(103)는 유전체 재료로 충전될 수 있고 유전체 재료는 제 1 트렌치(103) 내에서 리세스되어 제 1 격리 영역(105)을 형성할 수 있다. 유전체 재료는 산화물 재료, 고밀도 플라즈마(high-density plasma; HDP) 산화물 등일 수 있다. 유전체 재료는 화학적 기상 증착(CVD) 방법(예를 들어, HARP 공정), 고밀도 플라즈마 CVD 방법, 또는 당업계에 공지된 바와 같은 다른 적합한 형성 방법을 사용하여 제 1 트렌치(103)의 선택적 세정 및 라이닝 후에 형성될 수 있다.
유전체 재료로 제 1 트렌치(103) 및 기판(101)을 과충전한 후에, 화학 기계적 연마(chemical mechanical polishing; CMP), 에칭, 이들의 조합 등과 같은 적합한 공정을 통해 제 1 트렌치(103) 및 핀(107) 외측의 과잉 재료를 제거함으로써, 제 1 트렌치(103)가 충전될 수 있다. 일 실시예에서, 제거 공정은 핀(107) 위에 또한 위치된 임의의 유전체 재료를 제거하여, 그 유전체 재료의 제거가 추가의 처리 단계를 위해 핀(107)의 표면을 노출시키도록 한다.
제 1 트렌치(103)가 유전체 재료로 충전되면, 그 후 유전체 재료는 핀(107)의 표면으로부터 리세스될 수 있다. 리세스는 핀(107)의 상단 표면에 인접하여 핀(107)의 측벽의 적어도 일부분을 노출시키도록 수행될 수 있다. 유전체 재료는 HF와 같은 에칭제로 핀(107)의 상단 표면을 디핑(dipping)함으로써 습식 에칭을 사용하여 리세스될 수 있지만, H2와 같은 다른 에칭제, 및 반응성 이온 에칭, NH3/NF3와 같은 에칭제를 이용한 건식 에칭, 화학적 산화물 제거, 또는 건식 화학 세정과 같은 다른 방법이 사용될 수 있다. 유전체 재료는 약 50 Å 내지 약 500 Å, 예를 들어, 약 400 Å의 핀(107)의 표면으로부터의 거리까지 리세스될 수 있다. 추가적으로, 리세스는 또한 핀(107) 위에 위치된 임의의 잔여 유전체 재료를 제거하여 핀(107)이 추가의 처리를 위해 노출되도록 보장할 수 있다.
그러나, 당업자가 인지할 바와 같이, 상술된 단계들은 유전체 재료를 충전하고 리세스하는데 사용되는 전체 공정 흐름의 단지 일부일 수 있다. 예를 들어, 라이닝 단계, 세정 단계, 어닐링 단계, 갭 충전 단계, 이들의 조합 등이 또한 유전체 재료로 제 1 트렌치(103)을 형성하고 충전하는데 이용될 수 있다. 잠재적인 공정 단계 모두는 본 실시예의 범위 내에 포함되도록 완전히 의도된다.
제 1 격리 영역(105)이 형성된 후에, 더미 게이트 유전체(109), 더미 게이트 유전체(109) 위의 더미 게이트 전극(111), 및 제 1 스페이서(113)가 각각의 핀(107) 위에 형성될 수 있다. 일 실시예에서, 더미 게이트 유전체(109)는 열 산화, 화학적 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위한 당업계에서 공지되고 사용되는 임의의 다른 방법에 의해 형성될 수 있다. 게이트 유전체 형성 기술에 의존하여, 핀(107)의 상부 상의 더미 게이트 유전체(109)의 두께는 핀(107)의 측벽 상의 게이트 유전체의 두께와는 상이할 수 있다.
더미 게이트 유전체(109)는 약 3 옹스트롬 내지 약 100 옹스트롬, 예를 들어 약 10 옹스트롬의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(109)는 란타늄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합과 같은 고 유전율(고-k) 재료[예를 들어, 약 5보다 큰 비유전율(relative permittivity)]로부터, 약 0.5 옹스트롬 내지 약 100 옹스트롬, 예를 들어 약 10 옹스트롬 이하의 등가 산화물 두께를 가지고 형성될 수 있다. 추가적으로, 실리콘 이산화물, 실리콘 산질화물 및/또는 고-k 재료의 임의의 조합이 또한 더미 게이트 유전체(109)에 사용될 수 있다.
더미 게이트 전극(111)은 전도성 또는 비전도성 재료를 포함 할 수 있으며, 폴리실리콘, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등을 포함한 그룹으로부터 선택될 수 있다. 더미 게이트 전극(111)은 화학적 기상 증착(CVD), 스퍼터 증착 또는 전도성 재료를 퇴적하기 위해 당업계에서 공지되고 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트 전극(111)의 두께는 약 5 Å 내지 약 200 Å의 범위 내일 수 있다. 더미 게이트 전극(111)의 상단 표면은 비평면 상단 표면을 가질 수 있고, 더미 게이트 전극(111)의 패터닝 또는 게이트 에칭 전에 평탄화될 수 있다. 이때, 더미 게이트 전극(111)에 이온이 도입될 수 있거나 도입되지 않을 수 있다. 이온은 예를 들어, 이온 주입 기술에 의해 도입될 수 있다.
일단 형성되면, 더미 게이트 유전체(109) 및 더미 게이트 전극(111)은 핀(107) 위에 일련의 스택(115)을 형성하도록 패터닝될 수 있다. 스택(115)은 더미 게이트 유전체(109) 아래의 핀(107)의 각각의 측부에 위치된 다수의 채널 영역을 규정한다. 예를 들어, 당업계에 공지된 퇴적 및 포토리소그래피 기술을 이용하여 더미 게이트 전극(111) 상에 게이트 마스크(도 1에 별도로 도시되지 않음)를 퇴적 및 패터닝함으로써 스택(115)이 형성될 수 있다. 게이트 마스크는 실리콘 산화물, 실리콘 산질화물, SiCON, SiC, SiOC 및/또는 실리콘 질화물과 같은(그러나, 이들에 한정되지 않음) 일반적으로 사용되는 마스킹 및 희생 재료를 통합할 수 있고, 약 5 Å 내지 약 200 Å의 두께로 퇴적될 수 있다. 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 건식 에칭 공정을 사용하여 에칭되어 패터닝된 스택(115)을 형성 할 수 있다.
일단 스택(115)이 패터닝되면, 제 1 스페이서(113)가 형성될 수 있다. 제 1 스페이서(113)는 스택(115)의 대향 측부 상에 형성될 수 있다. 제 1 스페이서(113)는 전형적으로 이전에 형성된 구조물 상에 스페이서 층(도 1에 별도로 도시되지 않음)을 블랭킷 퇴적함으로써 형성된다. 스페이서 층은 SiN, 산질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있으며, 화학적 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터링, 및 당업계에 공지된 다른 방법과 같은, 그러한 층을 형성하기 위해 이용되는 방법에 의해 형성될 수 있다. 스페이서 층은 상이한 에칭 특성을 갖는 상이한 재료 또는 제 1 격리 영역(105) 내의 유전체 재료와 동일한 재료를 포함 할 수 있다. 그 다음, 제 1 스페이서(113)는 구조물의 수평 표면으로부터 스페이서 층을 제거하기 위해 예를 들어 하나 이상의 에칭에 의해 패터닝되어 제 1 스페이서(113)를 형성할 수 있다.
일 실시예에서, 제 1 스페이서(113)은 약 5 Å 내지 약 500 Å의 두께를 갖도록 형성될 수 있다. 추가적으로, 일단 제 1 스페이서(113)가 형성되면, 하나의 스택(115)에 인접한 제 1 스페이서(113)는 또다른 스택(115)에 인접한 제 1 스페이서(113)로부터 약 5 nm 내지 약 200 nm, 예들 들어 20 nm의 거리만큼 이격될 수 있다. 그러나, 임의의 적합한 두께 및 거리가 이용될 수 있다.
도 2는 스택(115) 및 제 1 스페이서(113)에 의해 보호되지 않는 영역으로부터의 핀(107)의 제거 및 소스/드레인 영역(201)의 재성장을 예시한다. 스택(115) 및 제 1 스페이서(113)에 의해 보호되지 않는 영역으로부터의 핀(107)의 제거는 하드 마스크로서 스택(115) 및 제 1 스페이서(113)를 사용하는 반응성 이온 에칭(RIE)에 의해, 또는 임의의 다른 적합한 제거 공정에 의해 수행될 수 있다. 핀(107)이 제 1 격리 영역(105)의 표면과 동일 평면 상에 있거나(예시된 바와 같이) 그 아래 있을 때까지 제거가 계속될 수 있다.
핀(107)의 이들 부분이 제거되면, 더미 게이트 전극(111)을 덮도록 하드 마스크(별도로 도시되지 않음)가 배치되고 패터닝되어 성장을 방지하고, 소스/드레인 영역(201)은 각각의 핀(107)과 접촉하여 재성장될 수 있다. 일 실시예에서, 소스/드레인 영역(201)은 재성장될 수 있고, 일부 실시예에서, 소스/드레인 영역(201)은 재성장되어 스택(115) 아래에 위치된 핀(107)의 채널 영역에 응력을 가하는 스트레서(stressor)를 형성할 수 있다. 핀(107)이 실리콘을 포함하고 FinFET이 p형 디바이스인 일 실시예에서, 소스/드레인 영역(201)은 실리콘과 같은 재료, 또는 채널 영역과는 상이한 격자 상수를 갖는 실리콘 게르마늄과 같은 다른 재료를 이용한 선택적 에피택셜 공정을 통해 재성장될 수 있다. 에피택셜 성장 공정은 실란, 디클로로실란, 게르만 등의 전구체를 사용할 수 있으며, 약 5 분 내지 약 120 분, 예를 들어 약 3 분 동안 계속될 수 있다.
일 실시예에서, 소스/드레인 영역(201)은 약 5 Å 내지 1000 Å의 두께, 및 약 10 Å 내지 약 500 Å, 예를 들어 200 Å의 제 1 격리 영역(105)의 높이를 갖도록 형성될 수 있다. 이 실시예에서, 소스/드레인 영역(201)은 제 1 격리 영역(105)의 상부 표면 위의 높이가 약 5 nm 내지 약 250 nm, 예를 들어 약 100nm가 되도록 형성될 수 있다. 그러나, 임의의 적합한 높이가 이용될 수 있다.
일단 소스/드레인 영역(201)이 형성되면, 도펀트는 핀(107) 내의 도펀트를 보완하도록 적절한 도펀트를 주입함으로써 소스/드레인 영역(201)에 주입될 수 있다. 예를 들어, 붕소, 갈륨, 인듐 등과 같은 p형 도펀트가 주입되어 PMOS 디바이스를 형성할 수 있다. 대안적으로, 인, 비소, 안티몬 등과 같은 n형 도펀트가 주입되어 NMOS 디바이스를 형성할 수 있다. 이들 도펀트는 스택(115) 및 제 1 스페이서(113)를 마스크로서 사용하여 주입될 수 있다. 당업자는 많은 다른 공정들, 단계들 등이 도펀트를 주입하기 위해 사용될 수 있음을 알 것이다. 예를 들어, 당업자는 특정 목적에 적합한 특정 형상 또는 특성을 갖는 소스/드레인 영역을 형성하기 위해 스페이서 및 라이너의 다양한 조합을 사용하여 복수의 주입이 수행될 수 있다는 것을 알 것이다. 이들 공정 중 임의의 공정이 도펀트를 주입하는데 사용될 수 있으며, 상기 설명은 본 실시예를 상기 제시된 단계들로 제한하는 것을 의미하지 않는다.
추가적으로, 이 때, 소스/드레인 영역(201)의 형성 동안에 더미 게이트 전극(111)을 덮는 하드 마스크가 제거된다. 실시예에서, 하드 마스크는 예를 들어, 하드 마스크의 재료에 선택적인 습식 또는 건식 에칭 공정을 사용하여 제거될 수 있다. 그러나, 임의의 적합한 제거 공정이 이용될 수 있다.
도 2는 또한 스택(115) 및 소스/드레인 영역(201) 위의 층간 유전체(inter-layer dielectric; ILD) 층(203)(하부 구조물을 보다 명확히 도시하기 위해 도 2에서 점선으로 도시됨)의 형성을 도시한다. ILD 층(203)은 붕소 인 실리케이트 유리(boron phosphorous silicate glass; BPSG)와 같은 재료를 포함 할 수 있지만, 임의의 적합한 유전체가 사용될 수도 있다. ILD 층(203)은 PECVD와 같은 공정을 이용하여 형성될 수 있지만, LPCVD와 같은 다른 공정이 대안적으로 사용될 수도 있다. ILD 층(203)은 약 100 Å 내지 약 3000 Å의 두께로 형성될 수 있다. 일단 형성되면, ILD 층(203)은 예를 들어 화학 기계적 연마 공정과 같은 평탄화 공정을 사용하여 제 1 스페이서(113)로 평탄화될 수 있지만, 임의의 적합한 공정이 이용될 수도 있다.
도 3은 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료의 제거 및 대체를 더 잘 도시하기 위해 도 2의 라인 3-3'을 따른 단면도를 도시한다. 일 실시예에서, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)는 예를 들어, 더미 게이트 전극(111) 및 더미 게이트 유전체(109)의 재료에 선택적인 에칭제를 이용하는 하나 이상의 습식 또는 건식 에칭 공정을 사용하여 제거될 수 있다. 그러한, 임의의 제거 공정 또는 공정들이 이용될 수 있다.
일단 더미 게이트 전극(111) 및 더미 게이트 유전체(109)가 제거되면, 제 1 게이트 스택(603)을 형성하는 공정은 일련의 층을 퇴적함으로써 시작될 수 있다. 일 실시예에서, 일련의 층은 계면 층(301), 제 1 유전체 재료(303), 제 1 금속 재료(305) 및 제 1 p-금속 일 함수 층(307)을 포함할 수 있다.
선택적으로, 계면 층(301)은 제 1 유전체 재료(303)의 형성 이전에 형성될 수 있다. 일 실시예에서, 계면 층(301)은 ISSG(in situ steam generation)과 같은 공정 또는 화학적 기상 증착 또는 원자 층 증착과 같은 퇴적 공정을 통해 형성된 실리콘 이산화물과 같은 재료일 수 있다. 다른 실시예에서, 계면 층(301)은 약 5 Å 내지 약 20 Å, 예를 들어 약 10 Å의 제 1 두께까지의 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, 이들의 조합 등과 같은 고-k 재료일 수 있다. 퇴적 공정을 이용하는 실시예에서, 계면 층(301)은 도시된 바와 같이 컨포멀하게 형성될 수 있지만, ISSG가 사용되는 실시예에서 계면 층(301)은 제 1 스페이서(113)의 측벽을 따라 연장하지 않고 개구부의 저부을 따라 형성될 수 있다.
계면 층(301)이 형성되면, 제 1 유전체 재료(303)는 계면 층(301) 위에 캐 핑 층으로서 형성될 수 있다. 일 실시예에서, 제 1 유전체 재료(303)는 원자 층 증착, 화학적 기상 증착 등과 같은 공정을 통해 퇴적된 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5 또는 이들의 조합 등과 같은 고-k 재료이다. 제 1 유전체 재료(303)는 약 5 Å 내지 약 200 Å의 제 2 두께로 퇴적될 수 있지만, 임의의 적합한 재료 및 두께가 이용될 수도 있다.
선택적으로, 제 1 금속 재료(305) 또는 금속 게이트 캡핑 층은 배리어 층으로서 제 1 유전체 재료(303)에 인접하여 형성될 수 있으며, TaN, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등의 금속 재료로 형성될 수 있다. 제 1 금속 재료(305)는 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 공정을 사용하여 약 5 Å 내지 약 500 Å의 제 3 두께로 퇴적될 수 있지만, 임의의 적합한 퇴적 공정 또는 두께가 사용될 수도 있다.
제 1 p-금속 일 함수 층(307)은 제 1 금속 재료(305)에 인접하여 형성될 수 있고, 특정 실시예에서 제 1 금속 재료(305)와 유사할 수 있다. 예를 들어, 제 1 p-금속 일 함수 층(307)은 TiN, Ti, TiAlN, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Al, Mo, MoSi2, WN, 다른 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트, 금속의 산질화물, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합 등의 금속 재료로 형성될 수 있다. 또한, 제 1 p-금속 일 함수 층(307)은 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 공정을 이용하여 약 5 Å 내지 약 500 Å의 제 4 두께로 증착될 수 있지만, 임의의 적합한 퇴적 공정 또는 두께가 사용될 수 있다.
도 3은 또한 제 1 n-금속 일 함수 층(309)의 증착을 도시한다. 일실시예에서, 제 1 n-금속 일 함수 층(309)은 TiAlC, TiAlN, Ti, Ag, Al, TaAl, TaAlC, TaC, TaCN, TaSiN, Mn, Zr, 다른 적합한 n형 일 함수 재료, 또는 이들의 조합과 같은 재료일 수 있다. 예를 들어, 제 1 n-금속 일 함수 층(309)은 원자 층 증착(ALD) 공정, CVD 공정 등을 이용하여 약 20 Å 내지 50 Å, 예를 들어 약 30 Å의 제 6 두께로 증착될 수 있다. 그러나, 임의의 적합한 재료 및 공정이 제 1 n-금속 일 함수 층(309)을 형성하는데 이용될 수 있다.
그러나, 제 1 n-금속 일 함수 층(309)의 퇴적 이후에, 제 1 n-금속 일 함수 층(309)의 재료(예를 들어, TiAlC)는 원하는 만큼 높은 품질을 가지지 않는다. 특히, 제 1 n-금속 일 함수 층(309)은 다수의 댕글링 결합(dangling bond) 및 결함을 가질 것이다. 제 1 n-금속 일 함수 층(309)이 퇴적될 때 혼자 남는다면, 댕글링 본드 및 결함은 제 1 n-금속 일 함수 층(309)으로부터 요소(예를 들어, 알루미늄)의 일부가 바람직하지 않게 확산되게 하여, 핀(107) 내의 하부 채널과 계면 층(301) 사이에 위치된 디바이스의 계면 결함(Dit)의 악화를 초래할 수 있다. 이러한 악화는 디바이스의 전체 성능의 감소로 이어질 수 있다.
도 4는 존재하는 댕글링 본드를 패시베이팅하는 것을 돕고 또한 그렇지 않으면 구조물의 전체 두께를 증가시키는 일없이 확산될 수 있는 요소를 포착하는 것을 돕기 위해 수행되는 패시베이션 공정 또는 처리 공정(401으로 라벨링된 화살표에 의해 도 4에서 표시됨)을 도시한다. 일 실시예에서, 패시베이션 공정(401)은 불소 등의 하나 이상의 적합한 패시베이팅 요소(passivating element)를 이용하여 퇴적 공정과 함께 인 시츄(in-situ)로 수행될 수 있다.
불소가 이용되는 특정 실시예에서, 불소는 불소 원자를 함유하는 가스 전구체를 이용하여 제 1 n-금속 일 함수 층(309)에 도입될 수 있다. 예를 들어, 일부 실시예에서 불소는 텅스텐 불화물(WFx), 질소 불화물(NFx), 티타늄 불화물(TiFx), 탄탈륨 불화물(TaFx), 하프늄 불화물(HfFx), 이들의 조합 등(여기서 x는 1 내지 6임)의 불소 함유 전구체와 같은 패시베이션 전구체를 도입함으로써 제 1 n-금속 일 함수 층(309)에 도입될 수 있다. 그러나, 소망의 패시베이팅 요소에 기반한 임의의 적합한 패시베이션 전구체가 이용될 수 있다.
일 실시예에서, 패시베이션 공정(401)은 패시베이션 챔버 내의 제 1 n-금속 일 함수 층(309)에 패시베이션 전구체를 도입함으로써 개시될 수 있다. 이러한 도입은 패시베이션 전구체를 패시베이션 챔버 내로 운반하기 위해 아르곤과 같은 캐리어 가스를 사용하여 수행될 수 있다. 결합된 패시베이션 전구체 및 캐리어 가스는 약 100 sccm 내지 약 6,000 sccm의 유속으로 패시베이션 챔버 내로 도입될 수 있다.
패시베이션 챔버 내에서, 패시베이션 전구체는 제 1 n-금속 일 함수 층(309) 내에서 화학 반응을 개시하도록 제 1 n-금속 일 함수 층(309)과 접촉될 수 있다. 일부 실시예에서, 화학 반응은 약 25 ℃ 내지 약 500 ℃, 예를 들어 약 300 ℃의 온도 및 약 0.5 torr 내지 약 50 torr의 압력에서 패시베이션 챔버 내에서 수행될 수 있다. 그러나, 임의의 적합한 파라미터가 이용될 수 있다.
패시베이션 전구체로서 불소 전구체를 이용하는 실시예에서, 패시베이션 공정(401)을 이용함으로써, 불소 전구체(예를 들어, WF6) 내에 존재하는 불소는 제 1 n-금속 일 함수 층(309) 내의 알루미늄과 반응할 것이다. 이러한 반응은 알루미늄 불화물과 같은 불소 부산물을 생성할 것이다.
일부 실시예에서, 패시베이션 공정(401)은 불소를 제 1 n-금속 일 함수 층(309)에 통합하기 위해 수행될 수 있다. 이와 같이, 패시베이션 공정(401)은 약 1 초 내지 약 1 시간, 예를 들어 약 30 초 내지 약 60 초의 시간 동안 수행될 수 있다. 이러한 시간 주기 동안, 패시베이션 공정(401)은 제 1 n-금속 일 함수 층(309)이 약 1 %-atomic 내지 약 30 %-atomic의 불소 농도를 갖게 할 수 있다. 그러나, 임의의 적합한 불소 농도 및 임의의 적합한 시간이 이용될 수 있다.
추가적으로, 일부 실시예에서, 불소 전구체 내에 존재하는 다른 요소는 제 1 n-금속 일 함수 층(309)의 상단 표면 내에 적어도 부분적으로 통합될 수 있다. 예를 들어, 텅스텐 불화물(WF6)이 불소 전구체로서 이용되는 실시예에서, 텅스텐 물화물 내의 텅스텐의 적어도 일부분은 (불소가 알루미늄과 반응한 후) 제 1 n-금속 일 함수 층(309)의 상단 표면으로 통합될 것이다. 일부 실시예에서, 텅스텐은 제 1 n-금속 일 함수 층(309)의 상단 표면을 따라, 10 %-weight 미만의, 예를 들어 약 2 %-weight 내지 약 3 %-weight의 농도를 가질 수 있다. 그러나, 임의의 적합한 농도가 이용될 수 있다.
패시베이션 공정(401)을 이용함으로써, 패시베이션 전구체 내에 존재하는 패시베이팅 요소(예를 들어, 불소)가 구조물 내로 확산되어 반응할 것이다. 이와 같이, 제 1 p-금속 일 함수 층(307), 제 1 금속 재료(305), 제 1 유전체 재료(303) 및 계면 층(301)의 각각에 농도 구배가 존재하여 Dit이 개선될 수 있다.
패시베이션 요소(예를 들어, 불소)를 구조물에 도입함으로써, 그렇지 않으면 존재할 댕글링 본드 및 결함이 패시베이팅 요소(예를 들어, 불소)의 도입에 의해 감소될 것이다. 추가적으로, 이러한 감소는 제 1 n-금속 일 함수 층(309)의 두께를 증가시키지 않고 달성될 수 있다. 특히, 패시베이팅 요소는 댕글링 본드와 반응할 것이고, 따라서 댕글링 본드를 패시베이팅시키고 결함을 수리할 것이다. 이와 같이, 제 1 n-금속 일 함수 층(309)이 제 6 두께로 유지되면서, 패시베이션 공정(401)을 통해 댕글링 본드의 수와 결함의 수가 감소될 것이다.
추가적으로, 제 1 n-금속 일 함수 층(309)이 바람직하게 확산될 수 있는, 재료(TiAlC) 내의 알루미늄과 같은 하나 이상의 원소를 가질 수 있는 재료를 포함하는 실시예에서, 패시베이션 공정(401)은 요소의 확산을 감소시키거나 없애는 것을 돕는 추가의 이점을 가진다. 예를 들어, 패시베이팅 원소(예를 들어, 불소)는 제 1 n-금속 일 함수 층(309) 내에 존재하는 알루미늄의 적어도 일부와 반응할 것이다. 불소가 제 1 n-금속 일 함수 층(309) 내에 존재하는 알루미늄과 본딩하여 알루미늄 불화물을 형성함으로써, 알루미늄은 적어도 부분적으로 트래핑되고 구조물의 다른 영역으로 많이 확산될 수 없다. 이와 같이, 각각의 하부 층에 여전히 농도 구배가있을 수 있지만, 농도 구배는 감소되거나, 일부 실시예에서는 제거될 수 있다.
특정 실시예에서, 불소로 알루미늄을 트래핑함으로써, 패시베이팅 요소에 본딩된 알루미늄은 제 1 p-금속 일 함수 층(307), 제 1 금속 재료(305), 제 1 유전체 재료(303) 및 계면 층(301)과 같은 하부 구조물로 확산될 수 없다. 확산될 수 있는 알루미늄의 양을 감소시킴으로써, 이들 하부 층으로 확산될 알루미늄의 전체 량이 또한 감소될 수 있다. 일부 실시예에서, 알루미늄은 제 1 유전체 재료(303) 및 계면 층(301)으로 확산되는 것이 완전히 방지될 수 있다.
도 5는 글루 층(501) 및 충전 재료(503)의 퇴적을 도시한다. 일단 제 1 n-금속 일 함수 층(309)이 형성되면, 글루 층(501)은 상부 충전 재료(503)를 하부 제 1 n-금속 일 함수 층(309)과 점착시키는 것을 도울뿐만 아니아, 충전 재료(503)의 형성을 위한 핵생성(nucleation) 층을 제공하기 위해 형성될 수 있다. 일 실시예에서, 글루 층(501)은 티타늄 질화물과 같은 재료이거나, 그 외 제 1 n-금속 일 함수 층(309)과 유사한 재료일 수 있고, ALD와 같은 유사한 공정을 사용하여 약 10 Å 내지 약 100 Å, 예를 들어 약 50 Å의 제 7 두께로 형성될 수 있다. 그러나, 임의의 적합한 재료 및 공정이 이용될 수 있다.
글루 층(501)이 형성되면, 충전 재료(503)가 글루 층(501)을 사용하여 개구부의 나머지를 충전하기 위해 퇴적된다. 일 실시예에서, 충전 재료(503)는 텅스텐, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합 등과 같은 재료일 수 있고, 도금, 화학적 기상 증착, 원자 층 증착, 물리적 기상 증착, 이들의 조합 등에 의해 형성될 수 있다. 추가적으로, 충전 재료(503)는 약 1000 Å 내지 약 2000 Å, 예를 들어 약 1500 Å의 두께로 퇴적될 수 있다. 그러나, 임의의 적합한 재료가 이용될 수 있다.
도 6은, 충전 재료(503)가 개구부부를 퇴적되어 개구부를 충전하고 과충전한 후에, 재료가 평탄화되어 제 1 게이트 스택(603)을 형성할 수 있음을 도시한다. 일 실시예에서, 재료는 예를 들어, 화학 기계적 연마 공정을 이용하여 제 1 스페이서(113)로 평탄화될 수 있지만, 연삭 또는 에칭과 같은 임의의 적합한 공정이 이용될 수도 있다.
제 1 게이트 스택(603)의 재료가 형성되고 평탄화된 후에, 제 1 게이트 스택(603)의 재료는 리세스되어 캡핑 층(601)으로 캡핑될 수 있다. 일 실시예에서, 제 1 게이트 스택(603)의 재료는 예를 들어, 제 1 게이트 스택의 재료에 선택적으로 에칭제를 사용하는 습식 또는 건식 에칭 공정을 사용하여 리세스될 수 있다. 일 실시예에서, 제 1 게이트 스택(603)의 재료는 약 5 nm 내지 약 150 nm, 예를 들어 약 120 nm의 거리만큼 리세스될 수 있다. 그러나, 임의의 적합한 공정 및 거리가 이용될 수 있다.
제 1 게이트 스택(603)이 리세스되면, 캡핑 층(601)이 퇴적되어 제 1 스페이서(113)로 평탄화된다. 일 실시예에서, 캡핑 층(601)은 SiN, SiON, SiCON, SiC, SiOC, 이들의 조합 등의 재료이고, 원자 층 증착, 화학적 기상 증착, 스퍼터링 등과 같은 퇴적 공정을 사용하여 퇴적될 수 있다. 캡핑 층(601)은 약 5 Å 내지 200 Å의 두께로 퇴적된 후, 캡핑 층(601)이 제 1 스페이서(113)와 동일 평면 상에 있도록 화학 기계적 연마와 같은 평탄화 공정을 이용하여 평탄화될 수 있다.
여기에 설명된 실시예를 이용함으로써, 제 1 n-금속 일 함수 층(309)으로부터의 알루미늄의 확산이 감소되거나 없어질 수 있다. 이와 같이, 더 적은 알루미늄이 다양한 층으로 확산하고, 특히 제 1 유전체 재료(303) 및 계면 층(301)으로 확산하는 알루미늄의 양 및 계면 층(301) 및 제 1 유전체 재료(303)의 계면 및 전하 결함(Dit)은 최소화될 수 있다. 일반적으로 도움을 주는 것에 더하여, 전하 결함의 이러한 감소는 보다 바람직하지만 더 높은 계면 및 전하 결함을 갖는 실리콘 게르마늄과 같은 재료가 핀(107) 내의 채널을 위한 재료로서 이용될 때 특히 유용하다.
추가적으로, 확산의 영향을 감소시키는 이점은 후속 공정 윈도우의 감소없이 감소될 수 있다. 특히, 본 명세서에서 기술된 바와 같은 패시베이션 공정(401)을 이용함으로써, 제 1 n-금속 일 함수 층(309)의 퇴적 전후에 추가적인 층이 필요하지 않으며, 패시베이션 공정(401)은 제 1 n-금속 일 함수 층(309)에 추가의 두께를 추가하지 않을 것이다. 이와 같이, 충전 재료(503)의 퇴적과 같은 후속 공정을 위한 갭 충전 윈도우는 원하는 이익을 여전히 얻으면서 넓게 유지될 수 있다.
일실시예에서, 반도체 디바이스를 제조하는 방법이 제공되고, 방법은, 반도체 핀 위에 게이트 유전체를 퇴적하는 단계; 게이트 유전체 위에 제 1 p-금속 일 함수 층을 퇴적하는 단계; 제 1 p-금속 일 함수 층 위에 제 1 n-금속 일 함수 층을 퇴적하는 단계; 및 불소 함유 가스에 제 1 n-금속 일 함수 층을 노출시키는 단계를 포함한다. 일실시예에서, 불소 함유 가스는 텅스텐 불화물이다. 일실시예에서, 제 1 n-금속 일 함수 층을 퇴적하는 단계는 티타늄 알루미늄 탄화물을 퇴적한다. 일실시예에서, 텅스텐 불화물은 티타늄 알루미늄 탄화물 내의 알루미늄과 반응한다. 일실시예에서, 노출시키는 단계는 제 1 n-금속 일 함수 층의 상단 표면 내의 텅스텐 농도를 증가시킨다. 일실시예에서, 방법은 제 1 n-금속 일 함수 층을 노출시키는 단계 후에, 제 1 n-금속 일 함수 층 위에 글루(glue) 층을 퇴적하는 단계를 더 포함한다. 일실시예에서, 제 1 n-금속 일 함수 층은 제 1 n-금속 일 함수 층을 노출시키기는 단계 전에 제 1 두께를 갖고, 제 1 n-금속 일 함수 층을 노출시키는 단계 후에 제 1 두께를 가진다.
또다른 실시예에서, 반도체 디바이스를 제조하는 방법이 제공되고, 방법은, 반도체 핀 위의 게이트 유전체 및 제 1 p-금속 일 함수 층 위에 있고 제 1 p-금속 일 함수 층과 물리적으로 접촉하는 제 1 n-금속 일 함수 층을 퇴적하는 단계; 및 제 1 n-금속 일 함수 층 내의 제 1 요소를 트래핑하는 단계를 포함하고, 상기 트래핑하는 단계는 패시베이팅(passivating) 전구체에 제 1 n-금속 일 함수 층을 노출시킴으로써 적어도 부분적으로 수행된다. 일실시예에서, 패시베이팅 전구체는 불소 함유 가스이다. 일실시예에서, 불소 함유 가스는 텅스텐 불화물이다. 일실시예에서, 불소 함유 가스는 질소 불화물이다. 일실시예에서, 불소 함유 가스는 텅스텐 하프늄 불화물이다. 일실시예에서, 불소 함유 가스는 탄탈륨 불화물이다. 일실시예에서, 제 1 n-금속 일 함수 층을 노출시키는 것은, 25 ℃ 내지 500 ℃의 온도에서 30 초 내지 60 초의 시간 동안 수행된다.
또다른 실시형태에서, 반도체 핀; 반도체 핀 위의 게이트 유전체; 게이트 유전체 위의 제 1 p-금속 일 함수 층; 제 1 p-금속 일 함수 층 위에 있고 이 제 1 p-금속 일 함수 층과 물리적으로 접촉하는 제 1 n-금속 일 함수 층으로서, 0이 아닌 텅스텐 농도를 가지는 영역을 포함하는 제 1 n-금속 일 함수 층; 및 제 1 p-금속 일 함수 층과 제 1 n-금속 일 함수 층 모두 내에 위치된 알루미늄을 포함하는 반도체 디바이스를 제공하고, 알루미늄의 농도 구배는 제 1 n-금속 일 함수 층 및 제 1 p-금속 일 함수 층으로부터 연장되지만 게이트 유전체 내로 연장되기 전에 끝난다. 일실시예에서, 제 1 n-금속 일 함수 층은 티타늄 알루미늄 탄화물을 포함한다. 일실시예에서, 제 1 p-금속 일 함수 층은 티타늄 질화물을 포함한다. 일실시예에서, 제 1 n-금속 일 함수 층 내의 불소 농도는 약 1%-atomic 내지 약 30 %-atomic 사이이다. 일실시예에서, 0이 아닌 텅스텐 농도는 약 2 %-weight 내지 약 3 %-weight 사이이다. 일실시예에서, 반도체 디바이스는, 제 1 n-금속 일 함수 층 위의 글루 층; 글루 층 위의 충전 재료; 및 충전 재료 위의 유전체 캡핑 층을 더 포함한다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 핀 위에 게이트 유전체를 퇴적하는 단계;
상기 게이트 유전체 위에 제 1 p-금속 일 함수 층을 퇴적하는 단계;
상기 제 1 p-금속 일 함수 층 위에 제 1 n-금속 일 함수 층을 퇴적하는 단계; 및
불소 함유 가스에 제 1 n-금속 일 함수 층을 노출시키는 단계
를 포함하는, 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서,
상기 불소 함유 가스는 텅스텐 불화물인 것인, 반도체 디바이스 제조 방법.
실시예 3. 실시예 2에 있어서,
상기 제 1 n-금속 일 함수 층을 퇴적하는 단계는 티타늄 알루미늄 탄화물을 퇴적하는 것인, 반도체 디바이스 제조 방법.
실시예 4. 실시예 3에 있어서,
상기 텅스텐 불화물은 상기 티타늄 알루미늄 탄화물 내의 알루미늄과 반응하는 것인, 반도체 디바이스 제조 방법.
실시예 5. 실시예 4에 있어서,
상기 노출시키는 단계는 상기 제 1 n-금속 일 함수 층의 상단 표면 내의 텅스텐 농도를 증가시키는 것인, 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 n-금속 일 함수 층을 노출시키는 단계 후에, 상기 제 1 n-금속 일 함수 층 위에 글루(glue) 층을 퇴적하는 단계
를 더 포함하는, 반도체 디바이스 제조 방법.
실시예 7. 실시예 1에 있어서,
상기 제 1 n-금속 일 함수 층은 상기 제 1 n-금속 일 함수 층을 노출시키기는 단계 전에 제 1 두께를 갖고, 상기 제 1 n-금속 일 함수 층을 노출시키는 단계 후에 상기 제 1 두께를 가지는 것인, 반도체 디바이스 제조 방법.
실시예 8. 반도체 디바이스를 제조하는 방법에 있어서,
반도체 핀 위의 게이트 유전체 및 제 1 p-금속 일 함수 층 위에 있고 상기 제 1 p-금속 일 함수 층과 물리적으로 접촉하는 제 1 n-금속 일 함수 층을 퇴적하는 단계; 및
상기 제 1 n-금속 일 함수 층 내의 제 1 요소를 트래핑(trapping)하는 단계로서, 패시베이팅(passivating) 전구체에 상기 제 1 n-금속 일 함수 층을 노출시킴으로써 적어도 부분적으로 수행되는, 상기 트래핑하는 단계
를 포함하는, 반도체 디바이스 제조 방법.
실시예 9. 실시예 8에 있어서,
상기 패시베이팅 전구체는 불소 함유 가스인 것인, 반도체 디바이스 제조 방법.
실시예 10. 실시예 9에 있어서,
상기 불소 함유 가스는 텅스텐 불화물인 것인, 반도체 디바이스 제조 방법.
실시예 11. 실시예 9에 있어서,
상기 불소 함유 가스는 질소 불화물인 것인, 반도체 디바이스 제조 방법.
실시예 12. 실시예 9에 있어서,
상기 불소 함유 가스는 텅스텐 하프늄 불화물인 것인, 반도체 디바이스 제조 방법.
실시예 13. 실시예 9에 있어서,
상기 불소 함유 가스는 탄탈륨 불화물인 것인, 반도체 디바이스 제조 방법.
실시예 14. 실시예 9에 있어서,
상기 제 1 n-금속 일 함수 층을 노출시키는 것은, 25 ℃ 내지 500 ℃의 온도에서 30 초 내지 60 초의 시간 동안 수행되는 것인, 반도체 디바이스 제조 방법.
실시예 15. 반도체 디바이스에 있어서,
반도체 핀;
상기 반도체 핀 위의 게이트 유전체;
상기 게이트 유전체 위의 제 1 p-금속 일 함수 층;
상기 제 1 p-금속 일 함수 층 위에 있고 상기 제 1 p-금속 일 함수 층과 물리적으로 접촉하는 제 1 n-금속 일 함수 층으로서, 0이 아닌 텅스텐 농도를 가지는 영역을 포함하는, 상기 제 1 n-금속 일 함수 층; 및
상기 제 1 p-금속 일 함수 층과 상기 제 1 n-금속 일 함수 층 모두 내에 위치된 알루미늄으로서, 상기 알루미늄의 농도 구배는 상기 제 1 n-금속 일 함수 층 및 상기 제 1 p-금속 일 함수 층으로부터 연장되지만 상기 게이트 유전체 내로 연장되기 전에 끝나는 것인, 상기 알루미늄
을 포함하는, 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
상기 제 1 n-금속 일 함수 층은 티타늄 알루미늄 탄화물을 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서,
상기 제 1 p-금속 일 함수 층은 티타늄 질화물을 포함하는 것인, 반도체 디바이스.
실시예 18. 실시예 15에 있어서,
상기 제 1 n-금속 일 함수 층 내의 불소 농도는 약 1 %-atomic 내지 약 30 %-atomic 사이인 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서,
상기 0이 아닌 텅스텐 농도는 약 2 %-weight 내지 약 3 %-weight 사이인 것인, 반도체 디바이스.
실시예 20. 실시예 15에 있어서,
상기 제 1 n-금속 일 함수 층 위의 글루 층;
상기 글루 층 위의 충전 재료; 및
상기 충전 재료 위의 유전체 캡핑 층
을 더 포함하는, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 핀 위에 게이트 유전체를 퇴적하는 단계;
    상기 게이트 유전체 위에 제 1 p-금속 일 함수 층을 퇴적하는 단계;
    상기 제 1 p-금속 일 함수 층 위에 제 1 n-금속 일 함수 층을 퇴적하는 단계; 및
    불소 함유 가스에 제 1 n-금속 일 함수 층의 표면을 노출시키는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 불소 함유 가스는 텅스텐 불화물인 것인, 반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 제 1 n-금속 일 함수 층을 퇴적하는 단계는 티타늄 알루미늄 탄화물을 퇴적하는 것인, 반도체 디바이스 제조 방법.
  4. 제 3 항에 있어서,
    상기 텅스텐 불화물은 상기 티타늄 알루미늄 탄화물 내의 알루미늄과 반응하는 것인, 반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    상기 노출시키는 단계는 상기 제 1 n-금속 일 함수 층의 상단 표면 내의 텅스텐 농도를 증가시키는 것인, 반도체 디바이스 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 1 n-금속 일 함수 층의 표면을 노출시키는 단계 후에, 상기 제 1 n-금속 일 함수 층 위에 글루(glue) 층을 퇴적하는 단계
    를 더 포함하는, 반도체 디바이스 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 n-금속 일 함수 층은 상기 제 1 n-금속 일 함수 층의 표면을 노출시키기는 단계 전에 제 1 두께를 갖고, 상기 제 1 n-금속 일 함수 층의 표면을 노출시키는 단계 후에 상기 제 1 두께를 가지는 것인, 반도체 디바이스 제조 방법.
  8. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 핀 위의 게이트 유전체 및 제 1 p-금속 일 함수 층 위에 있고 상기 제 1 p-금속 일 함수 층과 물리적으로 접촉하는 제 1 n-금속 일 함수 층을 퇴적하는 단계; 및
    상기 제 1 n-금속 일 함수 층 내의 제 1 요소(element)를 트래핑(trapping)하는 단계로서, 불소를 포함하는 패시베이팅(passivating) 전구체에 상기 제 1 n-금속 일 함수 층의 표면을 노출시킴으로써 적어도 부분적으로 수행되는, 상기 트래핑하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  9. 반도체 디바이스에 있어서,
    반도체 핀;
    상기 반도체 핀 위의 게이트 유전체;
    상기 게이트 유전체 위의 제 1 p-금속 일 함수 층;
    상기 제 1 p-금속 일 함수 층 위에 있고 상기 제 1 p-금속 일 함수 층과 물리적으로 접촉하는 제 1 n-금속 일 함수 층으로서, 0이 아닌 텅스텐 농도를 가지는 영역을 포함하는, 상기 제 1 n-금속 일 함수 층; 및
    상기 제 1 p-금속 일 함수 층과 상기 제 1 n-금속 일 함수 층 모두 내에 위치된 알루미늄으로서, 상기 알루미늄의 농도 구배는 상기 제 1 n-금속 일 함수 층 및 상기 제 1 p-금속 일 함수 층으로부터 연장되지만 상기 게이트 유전체 내로 연장되기 전에 끝나는 것인, 상기 알루미늄
    을 포함하고, 상기 제 1 n-금속 일 함수 층 내의 알루미늄의 적어도 일부는 불소에 의해 트래핑되는 것인, 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 1 n-금속 일 함수 층 위의 글루 층;
    상기 글루 층 위의 충전 재료; 및
    상기 충전 재료 위의 유전체 캡핑 층
    을 더 포함하는, 반도체 디바이스.
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