DE102019110533A1 - Halbleitervorrichtung und herstellungsverfahren - Google Patents

Halbleitervorrichtung und herstellungsverfahren Download PDF

Info

Publication number
DE102019110533A1
DE102019110533A1 DE102019110533.1A DE102019110533A DE102019110533A1 DE 102019110533 A1 DE102019110533 A1 DE 102019110533A1 DE 102019110533 A DE102019110533 A DE 102019110533A DE 102019110533 A1 DE102019110533 A1 DE 102019110533A1
Authority
DE
Germany
Prior art keywords
layer
metal
workwork
work function
fluorine
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019110533.1A
Other languages
English (en)
Other versions
DE102019110533B4 (de
Inventor
Hsin-Yi Lee
Hsuan-Yu Tung
Chin-You Hsu
Cheng-Lung Hung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102019110533A1 publication Critical patent/DE102019110533A1/de
Application granted granted Critical
Publication of DE102019110533B4 publication Critical patent/DE102019110533B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28247Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82345MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0646PN junctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41791Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/785Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Es sind Halbleitervorrichtungen und Verfahren zur Herstellung von Halbleitervorrichtungen vorgesehen. In bestimmten Ausführungsformen wird ein Passivierungsprozess verwendet, um hängende Bindungen und Defekte in Austrittsarbeitsschichten in einem Gatestapel zu verringern. Der Passivierungsprozess führt ein Passivierungselement ein, das mit den hängenden Bindungen reagiert, um die hängenden Bindungen zu passivieren. Zusätzlich fangen in einigen Ausführungsformen die Passivierungselemente andere Elemente ein und verringern oder verhindern, dass sie in andere Teile der Struktur diffundieren.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende, oder dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren etc.) durch kontinuierliche Verkleinerung der minimalen Elementgröße, was es ermöglicht, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Da jedoch die minimalen Elementgrößen verringert werden, entstehen zusätzliche Probleme, die gelöst werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt eine Perspektivansicht einer Ausbildung von Halbleiterfinnen gemäß einigen Ausführungsformen.
    • 2 zeigt die Ausbildung von Source/Drain-Bereichen gemäß einigen Ausführungsformen.
    • 3 zeigt die Ausbildung von Materialien für einen Gatestapel gemäß einigen Ausführungsformen.
    • 4 zeigt einen Passivierungsprozess gemäß einigen Ausführungsformen.
    • 5 zeigt eine Abscheidung eines Füllmaterials gemäß einigen Ausführungsformen.
    • 6 zeigt eine Ausbildung einer Kappe gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in einer anderen Ausrichtung) und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
  • Ausführungsformen werden nun mit Bezug auf bestimmte Beispiele beschrieben, die FinFET-Vorrichtungen mit mehreren Schwellenspannungen für Knoten mit 5 nm oder 3 nm Technologie umfassen. Die Ausführungsformen sind jedoch nicht auf die hierin angegebenen Beispiele beschränkt, und die Ideen können in einer breiten Vielfalt von Ausführungsformen implementiert werden.
  • Unter Bezugnahme auf 1 ist eine Perspektivansicht einer Halbleitervorrichtung 100 wie etwa einer FinFET-Vorrichtung gezeigt. In einer Ausführungsform umfasst die Halbleitervorrichtung 100 ein Substrat 101 und erste Gräben 103. Das Substrat 101 kann ein Siliziumsubstrat sein, obwohl andere Substrate, wie Halbleiter-auf-Isolator (SOI), verspanntes SOI und Silizium-Germanium-auf-Isolator, verwendet werden könnten. Das Substrat 101 kann ein p-Halbleiter sein, obwohl es in weiteren Ausführungsformen ein n-Halbleiter sein könnte.
  • In weiteren Ausführungsformen kann das Substrat 101 so gewählt werden, dass es ein Material ist, das insbesondere die Leistung der aus dem Substrat 101 ausgebildeten Vorrichtungen erhöht (z. B. die Ladungsträgermobilität erhöht). Zum Beispiel kann in einigen Ausführungsformen das Material des Substrats 101 so gewählt werden, dass es eine Schicht aus epitaktisch gezüchtetem Halbleitermaterial ist, wie zum Beispiel epitaktisch gezüchtetem Silizium-Germanium, was dazu beiträgt, einige der Leistungskennzahlen der aus dem epitaktisch gezüchtetem Silizium-Germanium ausgebildeten Vorrichtungen zu steigern. Während die Verwendung dieser Materialien einige der Leistungseigenschaften der Vorrichtungen verbessern kann, kann die Verwendung dieser Materialien andere Leistungseigenschaften der Vorrichtungen beeinflussen. Beispielsweise kann die Verwendung von epitaktisch gezüchtetem Silizium-Germanium die Grenzflächen- und Ladungsdefekte (Dit) der Vorrichtung (verglichen mit Silizium) verschlechtern. Hier beschriebene Ausführungsformen können dazu beitragen, die Verschlechterung der Grenzflächen- und Ladungsdefekte (Dit) zu verringern.
  • Die ersten Gräben 103 können als ein Anfangsschritt bei der schlussendlichen Ausbildung erster Isolationsbereiche 105 ausgebildet werden. Die ersten Gräben 103 können unter Verwendung einer Maskierungsschicht (in 1 nicht getrennt gezeigt) zusammen mit einem geeigneten Ätzprozess ausgebildet werden. Beispielsweise kann die Maskierungsschicht eine Hartmaske sein, die Siliziumnitrid umfasst, das durch ein Verfahren wie chemische Gasphasenabscheidung (CVD) ausgebildet wird, obwohl andere Materialien wie Oxide, Oxynitride, Siliziumkarbid, Kombinationen davon oder dergleichen und andere Prozesse wie plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Niederdruck-Gasphasenabscheidung (LPCVD) oder sogar Siliziumoxidbildung, gefolgt von Nitrierung verwendet werden können. Nachdem sie ausgebildet ist, kann die Maskierungsschicht durch einen geeigneten photolithographischen Prozess strukturiert werden, um jene Teile des Substrats 101 freizulegen, die entfernt werden, um die ersten Gräben 103 auszubilden.
  • Ein Fachmann wird jedoch erkennen, dass die oben beschriebenen Prozesse und Materialien zum Ausbilden der Maskierungsschicht nicht das einzige Verfahren sind, das zum Schützen von Teilen des Substrats 101 verwendet werden kann, während andere Teile des Substrats 101 für die Ausbildung der ersten Gräben 103 freigelegt werden. Es kann ein beliebiger geeigneter Prozess, wie beispielsweise ein strukturierter und entwickelter Photoresist, verwendet werden, um Teile des Substrats 101 freizulegen, die zur Ausbildung der ersten Gräben 103 entfernt werden sollen. Alle derartigen Verfahren sollen vollständig im Umfang der vorliegenden Ausführungsformen enthalten sein.
  • Nachdem eine Maskierungsschicht ausgebildet und strukturiert worden ist, werden die ersten Gräben 103 in dem Substrat 101 ausgebildet. Das freigelegte Substrat 101 kann durch einen geeigneten Prozess wie beispielsweise reaktives Ionenätzen (RIE) entfernt werden, um die ersten Gräben 103 in dem Substrat 101 auszubilden, obwohl jeder geeignete Prozess verwendet werden kann. In einer Ausführungsform können die ersten Gräben 103 so ausgebildet werden, dass sie eine erste Tiefe von weniger als etwa 5.000 Å von der Oberfläche des Substrats 101 aufweisen, beispielsweise etwa 2.500 Å.
  • Wie ein Fachmann jedoch erkennen wird, ist der oben beschriebene Prozess zum Ausbilden der ersten Gräben 103 lediglich ein möglicher Prozess und soll nicht die einzige Ausführungsform sein. Vielmehr kann ein beliebiger geeigneter Prozess verwendet werden, durch den die ersten Gräben 103 ausgebildet werden können, und es kann ein beliebiger geeigneter Prozess einschließlich einer beliebigen Anzahl von Maskierungs- und Entfernungsschritten verwendet werden.
  • Zusätzlich zum Ausbilden der ersten Gräben 103 bildet der Maskierungs- und Ätzprozess zusätzlich Finnen 107 aus jenen Abschnitten des Substrats 101 aus, die nicht entfernt werden. Der Einfachheit halber sind die Finnen 107 in den Figuren so gezeigt, dass sie durch eine gestrichelte Linie von dem Substrat 101 getrennt sind, obwohl ein physischer Hinweis auf die Trennung vorhanden sein kann, aber nicht muss. Diese Finnen 107 können verwendet werden, um den Kanalbereich von Mehrfachgate-FinFET-Transistoren auszubilden, wie nachstehend beschrieben wird. Während 1 nur drei Finnen 107 zeigt, die aus dem Substrat 101 ausgebildet sind, kann eine beliebige Anzahl von Finnen 107 verwendet werden.
  • Die Finnen 107 können so ausgebildet werden, dass sie an der Oberfläche des Substrats 101 eine Breite zwischen etwa 5 nm und etwa 80 nm aufweisen, beispielsweise etwa 30 nm. Zusätzlich können die Finnen 107 durch einen Abstand zwischen etwa 10 nm und etwa 100 nm, beispielsweise etwa 50 nm, voneinander beabstandet sein. Durch eine solche Beabstandung der Finnen 107 können die Finnen 107 jeweils einen getrennten Kanalbereich bilden, während sie immer noch nahe genug liegen, um ein gemeinsames Gate zu teilen (wie weiter unten beschrieben wird).
  • Weiterhin können die Finnen 107 durch irgendein geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 107 unter Verwendung eines oder mehrerer Photolithographieprozesse, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse, strukturiert werden. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden neben der strukturierten Opferschicht unter Verwendung eines selbstjustierten Prozesses ausgebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen 107 zu strukturieren.
  • Nachdem die ersten Gräben 103 und die Finnen 107 ausgebildet worden sind, können die ersten Gräben 103 mit einem Dielektrikum gefüllt werden, und das Dielektrikum kann in den ersten Gräben 103 vertieft werden, um die ersten Isolationsbereiche 105 auszubilden. Das Dielektrikum kann ein Oxidmaterial, ein hochdichtes Plasma-Oxid (HDP-Oxid) oder dergleichen sein. Das Dielektrikum kann nach einer optionalen Reinigung und Auskleidung der ersten Gräben 103 entweder unter Verwendung eines chemischen Gasphasenabscheidungsverfahrens (CVD-Verfahrens) (z. B. des HARP-Prozesses), eines CVD-Verfahrens mit hochdichtem Plasma oder eines anderen geeigneten Ausbildungsverfahrens ausgebildet werden, das in der Technik bekannt ist.
  • Die ersten Gräben 103 können gefüllt werden, indem die ersten Gräben 103 und das Substrat 101 mit dem Dielektrikum überfüllt werden und dann das überschüssige Material außerhalb der ersten Gräben 103 und der Finnen 107 durch einen geeigneten Prozess wie chemisch-mechanisches Polieren (CMP), eine Ätzung, eine Kombination davon oder dergleichen entfernt wird. In einer Ausführungsform entfernt der Entfernungsprozess jegliches Dielektrikum, das sich oberhalb der Finnen 107 befindet, so dass das Entfernen des Dielektrikums die Oberfläche der Finnen 107 weiteren Verarbeitungsschritten aussetzt.
  • Nachdem die ersten Gräben 103 mit dem Dielektrikum gefüllt worden sind, kann das Dielektrikum von der Oberfläche der Finnen 107 weg vertieft werden. Die Vertiefung kann durchgeführt werden, um zumindest einen Teil der Seitenwände der Finnen 107 benachbart zu der oberen Fläche der Finnen 107 freizulegen. Das Dielektrikum kann unter Verwendung eines Nassätzens durch Eintauchen der oberen Fläche der Finnen 107 in ein Ätzmittel wie HF vertieft werden, obwohl andere Ätzmitteln, wie H2, und andere Verfahren, wie beispielsweise ein reaktives Ionenätzen, ein Trockenätzverfahren mit Ätzmitteln wie NH3/NF3, chemische Oxidentfernung oder trockenchemische Reinigung, verwendet werden können. Das Dielektrikum kann auf einen Abstand von der Oberfläche der Finnen 107 von etwa 50 Å bis etwa 500 Å, beispielsweise etwa 400 Å, vertieft werden. Zusätzlich kann die Vertiefung auch jegliches übrig gebliebene Dielektrikum entfernen, das sich über den Finnen 107 befindet, um sicherzustellen, dass die Finnen 107 für die weitere Verarbeitung freiliegen.
  • Wie ein Fachmann erkennen wird, können die oben beschriebenen Schritte jedoch nur ein Teil des gesamten Prozessablaufs sein, der zum Füllen und Vertiefen des Dielektrikums verwendet wird. Beispielsweise können Auskleidungsschritte, Reinigungsschritte, Temperschritte, Lückenfüllschritte, Kombinationen davon und dergleichen auch verwendet werden, um die ersten Gräben 103 auszubilden und mit dem Dielektrikum zu füllen. Alle möglichen Prozessschritte sollen vollständig im Umfang der vorliegenden Ausführungsform enthalten sein.
  • Nachdem die ersten Isolationsbereiche 105 ausgebildet worden sind, können ein Dummy-Gatedielektrikum 109, eine Dummy-Gateelektrode 111 über dem Dummy-Gatedielektrikum 109 und erste Abstandshalter 113 über jeder der Finnen 107 ausgebildet werden. In einer Ausführungsform kann das Dummy-Gatedielektrikum 109 durch thermische Oxidation, chemische Gasphasenabscheidung, Sputtern oder andere bekannte und in der Technik zum Ausbilden eines Gatedielektrikums verwendete Verfahren ausgebildet werden. In Abhängigkeit von der Technik der Gatedielektrikums-Ausbildung kann sich die Dicke des Dummy-Gatedielektrikums 109 auf der Oberseite der Finnen 107 von der Dicke des Gatedielektrikums auf der Seitenwand der Finnen 107 unterscheiden.
  • Das Dummy-Gatedielektrikum 109 kann ein Material wie beispielsweise Siliziumdioxid oder Siliziumoxynitrid mit einer Dicke im Bereich von etwa 3 Angström bis etwa 100 Angström, wie beispielsweise etwa 10 Angström, umfassen. Das Dummy-Gatedielektrikum 109 kann aus einem Material mit hoher Permittivität (High-k-Material) (z. B. mit einer relativen Permittivität von mehr als etwa 5), wie Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxynitrid (HfON) oder Zirkoniumoxid (ZrO2) oder Kombinationen davon, mit einer Oxidäquivalentdicke von etwa 0,5 Angström bis etwa 100 Angström, wie beispielsweise etwa 10 Angström oder weniger, ausgebildet werden. Zusätzlich kann jede Kombination von Siliziumdioxid, Siliziumoxynitrid und/oder High-k-Materialien für das Dummy-Gatedielektrikum 109 verwendet werden.
  • Die Dummy-Gateelektrode 111 kann ein leitfähiges oder nichtleitfähiges Material umfassen und kann aus einer Gruppe ausgewählt sein, die Polysilizium, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen davon oder dergleichen umfasst. Die Dummy-Gateelektrode 111 kann durch chemische Gasphasenabscheidung (CVD), Sputter-Abscheidung oder andere in der Technik bekannte und zum Abscheiden leitfähiger Materialien verwendete Techniken abgeschieden werden. Die Dicke der Dummy-Gateelektrode 111 kann im Bereich von etwa 5 Å bis etwa 200 Å liegen. Die obere Fläche der Dummy-Gateelektrode 111 kann eine nicht planare obere Fläche aufweisen und kann vor dem Strukturieren der Dummy-Gateelektrode 111 oder dem Ätzen der Gates planarisiert werden. An diesem Punkt können, müssen aber keine Ionen in die Dummy-Gateelektrode 111 eingeführt werden. Die Ionen können beispielsweise durch Ionenimplantationstechniken eingeführt werden.
  • Nachdem sie ausgebildet sind, können das Dummy-Gatedielektrikum 109 und die Dummy-Gateelektrode 111 strukturiert werden, um eine Reihe von Stapeln 115 über den Finnen 107 auszubilden. Die Stapel 115 definieren mehrere Kanalbereiche, die sich auf jeder Seite der Finnen 107 unterhalb des Dummy-Gatedielektrikums 109 befinden. Die Stapel 115 können durch Abscheiden und Strukturieren einer Gatemaske (in 1 nicht getrennt gezeigt) auf der Dummy-Gateelektrode 111 beispielsweise unter Verwendung in der Technik bekannter Abscheidungs- und Photolithographietechniken ausgebildet werden. Die Gatemaske kann üblicherweise verwendete Maskierungs- und Opfermaterialien umfassen, wie beispielsweise (ohne Einschränkung) Siliziumoxid, Siliziumoxynitrid, SiCON, SiC, SiOC und/oder Siliziumnitrid, und kann auf eine Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden. Die Dummy-Gateelektrode 111 und das Dummy-Gatedielektrikum 109 können unter Verwendung eines Trockenätzprozesses geätzt werden, um die strukturierten Stapel 115 auszubilden.
  • Nachdem die Stapel 115 strukturiert wurden, können die ersten Abstandshalter 113 ausgebildet werden. Die ersten Abstandshalter 113 können an gegenüberliegenden Seiten der Stapel 115 ausgebildet werden. Die ersten Abstandshalter 113 werden üblicherweise ausgebildet, indem eine Abstandshalterschicht (in 1 nicht getrennt gezeigt) auf der zuvor ausgebildeten Struktur deckend abgeschieden wird. Die Abstandshalterschicht kann SiN, Oxynitrid, SiC, SiON, SiOCN, SiOC, Oxid und dergleichen umfassen und kann durch Verfahren ausgebildet werden, die zum Ausbilden einer solchen Schicht verwendet werden, wie chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD, Sputtern, und andere in der Technik bekannte Verfahren. Die Abstandshalterschicht kann ein anderes Material mit anderen Ätzeigenschaften oder dasselbe Material wie das Dielektrikum in den ersten Isolationsbereichen 105 aufweisen. Die ersten Abstandshalter 113 können dann strukturiert werden, beispielsweise durch eine oder mehrere Ätzungen, um die Abstandshalterschicht von den horizontalen Oberflächen der Struktur zu entfernen, um die ersten Abstandshalter 113 auszubilden.
  • In einer Ausführungsform können die ersten Abstandshalter 113 so ausgebildet werden, dass sie eine Dicke zwischen etwa 5 Å und etwa 500 Å haben. Zusätzlich kann, nachdem die ersten Abstandshalter 113 ausgebildet sind, ein erster Abstandshalter 113, der zu einem Stapel 115 benachbart ist, von einem ersten Abstandshalter 113, der zu einem anderen Stapel 115 benachbart ist, um einen Abstand zwischen etwa 5 nm und etwa 200 nm getrennt sein, beispielsweise etwa 20 nm. Es können jedoch beliebige geeignete Dicken und Abstände verwendet werden.
  • 2 zeigt ein Entfernen der Finnen 107 aus den Bereichen, die nicht durch die Stapel 115 und die ersten Abstandshalter 113 geschützt sind, und ein Nachzüchten der Source/Drain-Bereiche 201. Das Entfernen der Finnen 107 aus den Bereichen, die nicht durch die Stapel 115 und die ersten Abstandshalter 113 geschützt sind, kann durch ein reaktives Ionenätzen (RIE) unter Verwendung der Stapel 115 und der ersten Abstandshalter 113 als Hartmasken oder durch irgendeinen anderen geeigneten Entfernungsprozess durchgeführt werden. Das Entfernen kann fortgesetzt werden, bis die Finnen 107 entweder plan mit (wie gezeigt) oder unterhalb der Oberfläche der ersten Isolationsbereiche 105 liegen.
  • Nachdem diese Teile der Finnen 107 entfernt worden sind, wird eine Hartmaske (nicht getrennt gezeigt) angeordnet und so strukturiert, dass sie die Dummy-Gateelektrode 111 bedeckt, um ein Wachstum zu verhindern, und die Source/Drain-Bereiche 201 können in Kontakt mit jeder der Finnen 107 nachgezüchtet werden. In einer Ausführungsform können die Source/Drain-Bereiche 201 nachgezüchtet werden und in einigen Ausführungsformen können die Source/Drain-Bereiche 201 so nachgezüchtet werden, dass sie einen Stressor bilden, der eine Belastung auf den Kanalbereichen der Finnen 107 ausübt, der sich unter den Stapeln 115 befindet. In einer Ausführungsform, in der die Finnen 107 Silizium umfassen und der FinFET eine p-Vorrichtung ist, können die Source/Drain-Bereiche 201 durch einen selektiven Epitaxieprozess mit einem Material wie Silizium oder auch einem Material wie Silizium-Germanium nachgezüchtet werden, das eine andere Gitterkonstante als die Kanalbereiche aufweist. Der epitaktische Wachstumsprozess kann Vorläufer wie Silan, Dichlorsilan, German und dergleichen verwenden und kann zwischen etwa 5 Minuten und etwa 120 Minuten dauern, beispielsweise etwa 30 Minuten.
  • In einer Ausführungsform können die Source/Drain-Bereiche 201 so ausgebildet werden, dass sie eine Dicke zwischen etwa 5 Å und etwa 1000 Å und eine Höhe über den ersten Isolationsbereichen 105 zwischen etwa 10 Å und etwa 500 Å aufweisen, beispielsweise etwa 200 Å. In dieser Ausführungsform können die Source/Drain-Bereiche 201 so ausgebildet werden, dass sie eine Höhe über der oberen Fläche der ersten Isolationsbereiche 105 zwischen etwa 5 nm und etwa 250 nm aufweisen, beispielsweise etwa 100 nm. Es kann jedoch jede geeignete Höhe verwendet werden.
  • Nachdem die Source/Drain-Bereiche 201 ausgebildet sind, können Dotierstoffe in die Source/Drain-Bereiche 201 implantiert werden, indem solche geeigneten Dotierstoffe implantiert werden, die die Dotierstoffe in den Finnen 107 zu ergänzen. Beispielsweise können p-Dotierstoffe wie Bor, Gallium, Indium oder dergleichen implantiert werden, um eine PMOS-Vorrichtung auszubilden. Alternativ können n-Dotierstoffe wie Phosphor, Arsen, Antimon oder dergleichen implantiert werden, um eine NMOS-Vorrichtung auszubilden. Diese Dotierstoffe können unter Verwendung der Stapel 115 und der ersten Abstandshalter 113 als Masken implantiert werden. Man beachte, dass ein Fachmann erkennen wird, dass viele andere Prozesse, Schritte oder dergleichen verwendet werden können, um die Dotierstoffe zu implantieren. Beispielsweise wird der Fachmann erkennen, dass eine Mehrzahl von Implantierungen unter Verwendung verschiedener Kombinationen von Abstandshaltern und Auskleidungen durchgeführt werden können, um Source/Drain-Bereiche auszubilden, die eine spezifische Form oder Eigenschaften aufweisen, die für einen bestimmten Zweck geeignet sind. Jeder dieser Prozesse kann verwendet werden, um die Dotierstoffe zu implantieren, und die obige Beschreibung soll die vorliegenden Ausführungsformen nicht auf die oben gezeigten Schritte einschränken.
  • Zusätzlich wird an diesem Punkt die Hartmaske entfernt, die die Dummy-Gateelektrode 111 während der Ausbildung der Source/Drain-Bereiche 201 bedeckt hat. In einer Ausführungsform kann die Hartmaske unter Verwendung z. B. eines Nass- oder Trockenätzprozesses entfernt werden, der für das Material der Hartmaske selektiv ist. Jedoch kann jeder geeignete Entfernungsprozess verwendet werden.
  • 2 zeigt auch die Ausbildung einer dielektrischen Zwischenschicht (ILD-Schicht) 203 (in 2 gestrichelt gezeigt, um die darunter liegenden Strukturen deutlicher zu zeigen) über den Stapeln 115 und den Source/Drain-Bereichen 201. Die ILD-Schicht 203 kann ein Material wie Borphosphorsilikatglas (BPSG) umfassen, obwohl jedes geeignete Dielektrikum verwendet werden kann. Die ILD-Schicht 203 kann unter Verwendung eines Prozesses wie PECVD ausgebildet werden, obwohl alternativ andere Prozesse wie LPCVD verwendet werden können. Die ILD-Schicht 203 kann mit einer Dicke zwischen etwa 100 Å und etwa 3000 Å ausgebildet werden. Nachdem sie ausgebildet ist, kann die ILD-Schicht 203 mit den ersten Abstandshaltern 113 unter Verwendung z. B. eines Planarisierungsprozesses planarisiert werden, beispielsweise eines chemisch-mechanischen Polierprozesses, obwohl jeder geeignete Prozess verwendet werden kann.
  • 3 zeigt eine Querschnittsansicht von 2 entlang der Linie 3-3', um ein Entfernen und Ersetzen des Materials der Dummy-Gateelektrode 111 und des Dummy-Gatedielektrikums 109 besser zu zeigen. In einer Ausführungsform können die Dummy-Gateelektrode 111 und das Dummy-Gatedielektrikum 109 unter Verwendung z. B. eines oder mehrerer Nass- oder Trockenätzprozesse entfernt werden, die Ätzmittel verwenden, die für die Materialien der Dummy-Gateelektrode 111 und des Dummy-Gatedielektrikums 109 selektiv sind. Es kann jedoch ein beliebiger geeigneter Entfernungsprozess oder geeignete Entfernungsprozesse verwendet werden.
  • Nachdem die Dummy-Gateelektrode 111 und das Dummy-Gatedielektrikum 109 entfernt worden sind, kann ein Prozess zum Ausbilden eines ersten Gatestapels 603 durch Abscheiden einer Reihe von Schichten begonnen werden. In einer Ausführungsform kann die Reihe von Schichten eine Grenzflächenschicht 301, ein erstes Dielektrikum 303, ein erstes Metallmaterial 305 und eine erste p-Metallaustrittsarbeitsschicht 307 umfassen.
  • Die Grenzflächenschicht 301 kann optional vor der Ausbildung des ersten Dielektrikums 303 ausgebildet werden. In einer Ausführungsform kann die Grenzflächenschicht 301 ein Material wie Siliziumdioxid sein, das durch einen Prozess wie In-situ-Dampferzeugung (ISSG) oder einen Abscheidungsprozess wie chemische Gasphasenabscheidung oder Atomlagenabscheidung ausgebildet wird. In einer weiteren Ausführungsform kann die Grenzflächenschicht 301 ein High-k-Material wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, Kombinationen davon oder dergleichen mit einer ersten Dicke von etwa 5 Å bis etwa 20 Å sein, beispielsweise etwa 10 Å. In Ausführungsformen, die einen Abscheidungsprozess verwenden, kann die Grenzflächenschicht 301 wie gezeigt konform ausgebildet werden, während in Ausführungsformen, in denen ISSG verwendet wird, die Grenzflächenschicht 301 entlang des Bodens der Öffnung ausgebildet werden kann, ohne dass sie sich entlang der Seitenwände der ersten Abstandhalter 113 erstreckt.
  • Nachdem die Grenzflächenschicht 301 ausgebildet ist, kann das erste Dielektrikum 303 als Deckschicht über der Grenzflächenschicht 301 ausgebildet werden. In einer Ausführungsform ist das erste Dielektrikum ein High-k-Material wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, Kombinationen von diesen oder dergleichen, das durch ein Verfahren wie Atomlagenabscheidung, chemische Gasphasenabscheidung oder dergleichen abgeschieden wird. Das erste Dielektrikum 303 kann bis zu einer zweiten Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden, obwohl jedes geeignete Material und jede geeignete Dicke verwendet werden können.
  • Das erste Metallmaterial 305, oder die Metallgate-Deckschicht, kann optional benachbart zu dem ersten Dielektrikum 303 als Sperrschicht ausgebildet werden und kann aus einem metallischen Material wie TaN, Ti, TiAIN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ru, Mo, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxynitriden von Metallen, Metallaluminaten, Zirkoniumsilikat, Zirkoniumaluminat, Kombinationen von diesen oder dergleichen bestehen. Das erste Metallmaterial 305 kann unter Verwendung eines Abscheidungsprozesses wie Atomlagenabscheidung, chemische Gasphasenabscheidung, Sputtern oder dergleichen mit einer dritten Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden, obwohl jeder geeignete Abscheidungsprozess oder jede geeignete Dicke verwendet werden können.
  • Die erste p-Metallaustrittsarbeitsschicht 307 kann benachbart zu dem ersten Metallmaterial 305 ausgebildet werden und kann in einer bestimmten Ausführungsform dem ersten Metallmaterial 305 ähneln. Beispielsweise kann die erste p-Metallaustrittsarbeitsschicht 307 aus einem metallischen Material wie TiN, Ti, TiAlN, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Al, Mo, MoSi2, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxynitriden von Metallen, Metallaluminaten, Zirkoniumsilikat, Zirkoniumaluminat, Kombinationen davon oder dergleichen bestehen. Zusätzlich kann die erste p-Metallaustrittsarbeitsschicht 307 unter Verwendung eines Abscheidungsprozesses wie Atomlagenabscheidung, chemische Gasphasenabscheidung, Sputtern oder dergleichen auf eine vierte Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden werden, obwohl jeder geeigneter Abscheidungsprozess oder jede geeignete Dicke verwendet werden können.
  • 3 zeigt auch eine Abscheidung einer ersten n-Metallaustrittsarbeitsschicht 309. In einer Ausführungsform kann die erste n-Metallaustrittsarbeitsschicht 309 ein Material wie TiAIC, TiAlN, Ti, Ag, Al, TaAl, TaAlC, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon sein. Zum Beispiel kann die erste n-Metallaustrittsarbeitsschicht 309 unter Verwendung eines Atomlagenabscheidungsprozesses (ALD-Prozesses), eines CVD-Prozesses oder dergleichen mit einer sechsten Dicke zwischen etwa 20 Å und etwa 50 Å abgeschieden werden, beispielsweise etwa 30 Å. Es können jedoch beliebige geeignete Materialien und Prozesse verwendet werden, um die erste n-Metallaustrittsarbeitsschicht 309 auszubilden.
  • Nach der Abscheidung der ersten n-Metallaustrittsarbeitsschicht 309 weist das Material der ersten n-Metallaustrittsarbeitsschicht 309 (z. B. TiAlC) jedoch nicht die gewünschte Qualität auf. Insbesondere weist die erste n-Metallaustrittsarbeitsschicht 309 eine hohe Anzahl von hängenden (d. h. ungebundenen) Bindungen und Defekten auf. Wenn die erste n-Metallaustrittsarbeitsschicht 309 abgeschieden ist, führen die hängenden Bindungen und Defekte zu einer unerwünschten Diffusion einiger der Elemente (z. B. Aluminium) von der ersten n-Metallaustrittsarbeitsschicht 309 weg, was zu einer Verschlechterung der Grenzflächendefekte (Dit) der Vorrichtung zwischen der Grenzflächenschicht 301 und dem darunter liegenden Kanal in der Finne 107 führen kann. Eine solche Verschlechterung kann zu einer Verringerung der Gesamtleistung der Vorrichtung führen.
  • 4 zeigt einen Passivierungsprozess (in 4 durch die mit 401 bezeichneten Pfeile gezeigt), oder Behandlungsprozess, der durchgeführt wird, um ein Passivieren der vorhandenen hängenden Bindungen zu unterstützen und zudem um ein Einfangen von Elementen zu unterstützen, die ansonsten diffundieren könnten, ohne die Gesamtdicke der Struktur zu erhöhen. In einer Ausführungsform kann der Passivierungsprozess 401 in situ mit dem Abscheidungsprozess und unter Verwendung eines oder mehrerer geeigneter Passivierungselemente wie Fluor oder dergleichen durchgeführt werden.
  • In bestimmten Ausführungsformen, in denen Fluor verwendet wird, kann das Fluor unter Verwendung eines gasförmigen Vorläufers, der Fluoratome enthält, in die erste n-Metallaustrittsarbeitsschicht 309 eingeführt werden. Zum Beispiel kann in einigen Ausführungsformen das Fluor in die erste n-Metallaustrittsarbeitsschicht 309 eingeführt werden, indem ein Passivierungsvorläufer, beispielsweise ein fluorhaltiger Vorläufer wie Wolframfluorid (WFx), Stickstofffluorid (NFx), Titanfluorid (TiFx), Tantalfluorid (TaFx), Hafniumfluorid (HfFx), Kombinationen davon oder dergleichen, eingeführt wird, wobei x zwischen 1 und 6 liegen kann. Es kann jedoch jeder geeignete Passivierungsvorläufer verwendet werden, der auf dem gewünschten Passivierungselement aufbaut.
  • In einer Ausführungsform kann der Passivierungsprozess 401 gestartet werden, indem der Passivierungsvorläufers in die erste n-Metallaustrittsarbeitsschicht 309 in einer Passivierungskammer eingeführt wird. Ein solches Einführen kann unter Verwendung eines Trägergases wie Argon durchgeführt werden, um den Passivierungsvorläufer in die Passivierungskammer zu befördern. Die Kombination des Passivierungsvorläufers und des Trägergases können in die Passivierungskammer mit einer Strömungsrate zwischen etwa 100 sccm und etwa 6000 sccm eingeführt werden.
  • In der Passivierungskammer kann der Passivierungsvorläufer mit der ersten n-Metallaustrittsarbeitsschicht 309 in Kontakt gebracht werden, so dass eine chemische Reaktion in der ersten n-Metallaustrittsarbeitsschicht 309 ausgelöst wird. In einigen Ausführungsformen kann die chemische Reaktion in der Passivierungskammer bei einer Temperatur zwischen etwa 25 °C und etwa 500 °C, beispielsweise etwa 300 °C, und bei einem Druck zwischen etwa 0,5 Torr und etwa 50 Torr durchgeführt werden. Es können jedoch beliebige geeignete Parameter verwendet werden.
  • In Ausführungsformen, die einen fluorhaltigen Vorläufer als Passivierungsvorläufer verwenden, reagiert bei Verwendung des Passivierungsprozesses 401 das in dem Fluorvorläufer (z. B. WF6) vorhandene Fluor mit Aluminium in der ersten n-Metallaustrittsarbeitsschicht 309. Eine solche Reaktion erzeugt Fluor-Nebenprodukte wie Aluminiumfluorid.
  • In einigen Ausführungsformen kann der Passivierungsprozess 401 durchgeführt werden, um das Fluor in die erste n-Metallaustrittsarbeitsschicht 309 einzubauen. Als solches kann der Passivierungsprozess 401 für eine Zeit zwischen etwa 1 Sekunde und etwa 1 Stunde durchgeführt werden, wie beispielsweise zwischen etwa 30 Sekunden und etwa 60 Sekunden. Für diese Zeiträume kann der Passivierungsprozess 401 bewirken, dass die erste n-Metallaustrittsarbeitsschicht 309 eine Fluorkonzentration zwischen etwa 1% Atomanteil und etwa 30% Atomanteil aufweist. Es können jedoch beliebige geeignete Fluorkonzentrationen und beliebige geeignete Zeiträume verwendet werden.
  • Zusätzlich können in einigen Ausführungsformen die anderen Elemente, die in dem Fluorvorläufer vorhanden sind, zumindest teilweise in die obere Fläche der ersten n-Metallaustrittsarbeitsschicht 309 eingebaut werden. Beispielsweise wird in einer Ausführungsform, in der Wolframfluorid (WF6) als Fluorvorläufer verwendet wird, mindestens ein Teil des Wolframs in dem Wolframfluorid in die obere Fläche der ersten n-Metallaustrittsarbeitsschicht 309 eingebaut (nachdem das Fluor mit dem Aluminium reagiert hat). In einigen Ausführungsformen kann das Wolfram eine Konzentration entlang der oberen Fläche der ersten n-Metallaustrittsarbeitsschicht 309 aufweisen, die weniger als 10 % Gewichtsanteil beträgt, beispielsweise zwischen etwa 2 % Gewichtsanteil und etwa 3 % Gewichtsanteil. Es kann jedoch jede geeignete Konzentration verwendet werden.
  • Durch Verwendung des Passivierungsprozesses 401 kann das Passivierungselement (z. B. Fluor), das in dem Passivierungsvorläufer vorhanden ist, in die Struktur diffundieren und mit dieser reagieren. Als solches wird ein Konzentrationsgradient in jeder der ersten p-Metallaustrittsarbeitsschicht 307, des ersten Metallmaterials 305, des ersten Dielektrikums 303 und der Grenzflächenschicht 301 vorhanden sein, so dass das Dit verbessert werden kann.
  • Durch das Einführen des Passivierungselements (z. B. Fluor) in die Struktur werden die ansonsten vorhandenen hängenden Bindungen und Defekte durch das Einführen der Passivierungselemente (z. B. Fluor) verringert. Zusätzlich kann diese Verringerung erreicht werden, ohne eine Zunahme der Dicke der ersten n-Metallaustrittsarbeitsschicht 309 zu verursachen. Insbesondere reagieren die Passivierungselemente mit den hängenden Bindungen, wodurch die hängenden Bindungen passiviert und die Defekte repariert werden. Als solches werden die Anzahl von hängenden Bindungen und die Anzahl von Defekten durch den Passivierungsprozess 401 verringert, während die erste n-Metallaustrittsarbeitsschicht 309 bei der sechsten Dicke bleibt.
  • Zusätzlich hat in Ausführungsformen, in denen die erste n-Metallaustrittsarbeitsschicht 309 ein Material umfasst, das ein oder mehrere Elemente aufweisen kann, die unerwünscht diffundieren können, wie beispielsweise das Aluminium in dem TiAlC-Material, der Passivierungsprozess 401 den zusätzlichen Vorteil, dazu beizutragen, dass die Diffusion des Elements verringert oder beseitigt wird. Beispielsweise reagiert das Passivierungselement (z. B. Fluor) mit mindestens einem Teil des Aluminiums, das in der ersten n-Metallaustrittsarbeitsschicht 309 vorhanden ist. Durch Binden des Fluors an das Aluminium, das in der ersten n-Metallaustrittsarbeitsschicht 309 vorhanden ist, so dass Aluminiumfluorid gebildet wird, wird das Aluminium zumindest teilweise eingefangen und kann nicht so stark in andere Bereiche der Struktur diffundieren. Als solches kann, während in jeder darunterliegenden Schicht noch ein Konzentrationsgradient vorhanden sein kann, der Konzentrationsgradient verringert oder in einigen Ausführungsformen beseitigt werden.
  • In einer bestimmten Ausführungsform kann durch Einfangen des Aluminiums mit Fluor das an das Passivierungselement gebundene Aluminium nicht in die darunterliegenden Strukturen diffundieren, wie beispielsweise die erste p-Metallaustrittsarbeitsschicht 307, das erste Metallmaterial 305, das erste Dielektrikum 303 und die Grenzflächenschicht 301. Durch Verringern der Menge an Aluminium, die diffundieren kann, kann auch die Gesamtmenge an Aluminium verringert werden, die in diese darunterliegenden Schichten diffundiert. In einigen Ausführungsformen kann vollständig verhindert werden, dass Aluminium in das erste Dielektrikum 303 und die Grenzflächenschicht 301 diffundiert.
  • 5 zeigt die Abscheidung einer Klebstoffschicht 501 und eines Füllmaterials 503. Nachdem die erste n-Metallaustrittsarbeitsschicht 309 ausgebildet worden ist, kann die Klebeschicht 501 ausgebildet werden, um dazu beizutragen, das darüberliegende Füllmaterial 503 mit der darunterliegenden ersten n-Metallaustrittsarbeitsschicht 309 zu verkleben, sowie eine Keimbildungsschicht für die Ausbildung des Füllmaterials 503 bereitzustellen. In einer Ausführungsform kann die Klebeschicht 501 ein Material wie Titannitrid sein oder kann auch ein Material ähnlich der ersten n-Metallaustrittsarbeitsschicht 309 sein und kann unter Verwendung eines ähnlichen Prozesses wie beispielsweise ALD mit einer siebten Dicke von zwischen etwa 10 Å und etwa 100 Å ausgebildet werden, beispielsweise etwa 50 Å. Es können jedoch beliebige geeignete Materialien und Prozesse verwendet werden.
  • Nachdem die Klebeschicht 501 ausgebildet worden ist, wird das Füllmaterial 503 abgeschieden, um einen Rest der Öffnung unter Verwendung der Klebeschicht 501 zu füllen. In einer Ausführungsform kann das Füllmaterial 503 ein Material wie Wolfram, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen davon oder dergleichen sein und kann unter Verwendung eines Abscheidungsprozesses wie Plattieren, chemische Gasphasenabscheidung, Atomlagenabscheidung, physikalische Gasphasenabscheidung, Kombinationen davon oder dergleichen ausgebildet werden. Zusätzlich kann das Füllmaterial 503 mit einer Dicke zwischen etwa 1000 Å und etwa 2000 Å abgeschieden werden, beispielsweise etwa 1500 Å. Es kann jedoch jedes geeignete Material verwendet werden.
  • 6 zeigt, wie nach dem Abscheiden des Füllmaterials 503 zum Füllen und Überfüllen der Öffnung die Materialien planarisiert werden können, um den ersten Gatestapel 603 auszubilden. In einer Ausführungsform können die Materialien mit den ersten Abstandshaltern 113 z. B. unter Verwendung eines chemisch-mechanischen Polierprozesses planarisiert werden, obwohl jeder geeignete Prozess, wie Schleifen oder Ätzen, verwendet werden kann.
  • Nachdem die Materialien des ersten Gatestapels 603 ausgebildet und planarisiert wurden, können die Materialien des ersten Gatestapels 603 vertieft und mit einer Deckschicht 601 bedeckt werden. In einer Ausführungsform können die Materialien des ersten Gatestapels 603 unter Verwendung z. B. von Nass- oder Trockenätzprozessen vertieft werden, die Ätzmittel verwenden, die für die Materialien des ersten Gatestapels 603 selektiv sind. In einer Ausführungsform können die Materialien des ersten Gatestapels 603 um einen Abstand zwischen etwa 5 nm und etwa 150 nm, beispielsweise etwa 120 nm, vertieft werden. Es kann jedoch jeder geeignete Prozess und jeder geeignete Abstand verwendet werden.
  • Nachdem die Materialien des ersten Gatestapels 603 vertieft wurden, kann die Deckschicht 601 abgeschieden und mit den ersten Abstandshaltern 113 planarisiert werden. In einer Ausführungsform ist die Deckschicht 601 ein Material wie SiN, SiON, SiCON, SiC, SiOC, Kombinationen davon oder dergleichen, das unter Verwendung eines Abscheidungsprozesses wie Atomlagenabscheidung, chemische Gasphasenabscheidung, Sputtern oder dergleichen abgeschieden wird. Die Deckschicht 601 kann mit einer Dicke zwischen etwa 5 Å und etwa 200 Å abgeschieden und dann unter Verwendung eines Planarisierungsprozesses wie chemisch-mechanisches Polieren planarisiert werden, so dass die Deckschicht 601 planar mit den ersten Abstandhaltern 113 ist.
  • Durch Verwenden der hier beschriebenen Ausführungsformen kann die Diffusion von Aluminium aus der ersten n-Metallaustrittsarbeitsschicht 309 verringert oder beseitigt werden. Als solches diffundiert weniger Aluminium in die verschiedenen Schichten und insbesondere kann die Menge an Aluminium, die in das erste Dielektrikum 303 und die Grenzflächenschicht 301 diffundiert und die Grenzflächen- und Ladungsdefekte (Dit) des ersten Dielektrikums 303 und der Grenzflächenschicht 301 negativ beeinflusst, minimiert werden. Eine solche Verringerung der Ladungsdefekte wird, abgesehen davon, dass sie allgemein nützlich ist, besonders hilfreich, wenn Materialien wie Silizium-Germanium, die bevorzugter sein können, jedoch höhere Grenzflächen- und Ladungsdefekte aufweisen, als das Material für den Kanal in der Finne 107 verwendet werden.
  • Darüber hinaus können die Vorteile der Verringerung der Diffusionswirkung erreicht werden, ohne die nachfolgenden Prozessfenster zu verkleinern. Insbesondere werden durch Verwenden des Passivierungsprozesses 401, wie hierin beschrieben, keine zusätzlichen Schichten vor oder nach dem Abscheiden der ersten n-Metallaustrittsarbeitsschicht 309 benötigt, und der Passivierungsprozess 401 fügt der ersten n-Metallaustrittsarbeitsschicht 309 keine zusätzliche Dicke zu. Somit können die Lückenfüllfenster für die nachfolgende Verarbeitung, wie die Abscheidung des Füllmaterials 503, breit gehalten werden, während immer noch die gewünschten Vorteile erzielt werden.
  • In einer Ausführungsform eines Verfahrens zum Herstellen einer Halbleitervorrichtung umfasst das Verfahren: Abscheiden eines Gatedielektrikums über einer Halbleiterfinne; Abscheiden einer ersten p-Metallaustrittsarbeitsschicht über dem Gatedielektrikum; Abscheiden einer ersten n-Metallaustrittsarbeitsschicht über der ersten p-Metallaustrittsarbeitsschicht; und Aussetzen der ersten n-Metallaustrittsarbeitsschicht einem fluorhaltigen Gas. In einer Ausführungsform ist das fluorhaltige Gas Wolframfluorid. In einer Ausführungsform scheidet das Abscheiden der ersten n-Metallaustrittsarbeitsschicht Titanaluminiumkarbid ab. In einer Ausführungsform reagiert das Wolframfluorid mit Aluminium in dem Titanaluminiumkarbid. In einer Ausführungsform erhöht das Aussetzen eine Wolframkonzentration in einer oberen Fläche der ersten n-Metallaustrittsarbeitsschicht. In einer Ausführungsform umfasst das Verfahren ferner ein Abscheiden einer Klebstoffschicht über der ersten n-Metallaustrittsarbeitsschicht nach dem Aussetzen der ersten n-Metallaustrittsarbeitsschicht. In einer Ausführungsform hat die erste n-Metallaustrittsarbeitsschicht eine erste Dicke vor dem Aussetzen der ersten n-Metallaustrittsarbeitsschicht und hat die erste Dicke nach dem Aussetzen der ersten n-Metallaustrittsarbeitsschicht.
  • In einer weiteren Ausführungsform, einem Verfahren zum Herstellen einer Halbleitervorrichtung, umfasst das Verfahren: Abscheiden einer ersten n-Metallaustrittsarbeitsschicht über und in physischem Kontakt mit einer ersten p-Metallaustrittsarbeitsschicht und einem Gatedielektrikum über einer Halbleiterfinne; und Einfangen eines ersten Elements in der ersten n-Metallaustrittsarbeitsschicht, wobei das Einfangen zumindest teilweise durchgeführt wird, indem die erste n-Metallaustrittsarbeitsschicht einem Passivierungsvorläufer ausgesetzt wird. In einer Ausführungsform ist der Passivierungsvorläufer ein fluorhaltiges Gas. In einer Ausführungsform ist das fluorhaltige Gas Wolframfluorid. In einer Ausführungsform ist das fluorhaltige Gas Stickstofffluorid. In einer Ausführungsform ist das fluorhaltige Gas Wolframhafniumfluorid. In einer Ausführungsform ist das fluorhaltige Gas Tantalfluorid. In einer Ausführungsform wird das Aussetzen der ersten n-Metallaustrittsarbeitsschicht bei einer Temperatur zwischen 25 °C und 500 °C und für eine Zeit zwischen 30 Sekunden und 60 Sekunden durchgeführt.
  • In noch einer weiteren Ausführungsform umfasst eine Halbleitervorrichtung: eine Halbleiterfinne; ein Gatedielektrikum über der Halbleiterfinne; eine erste p-Metallaustrittsarbeitsschicht über dem Gatedielektrikum; eine erste n-Metallaustrittsarbeitsschicht über und in physischem Kontakt mit der ersten p-Metallaustrittsarbeitsschicht, wobei die erste n-Metallaustrittsarbeitsschicht einen Bereich mit einer Wolframkonzentration ungleich Null umfasst; und Aluminium, das sich sowohl in der ersten p-Metallaustrittsarbeitsschicht als auch in der ersten n-Metallaustrittsarbeitsschicht befindet, wobei sich ein Konzentrationsgradient des Aluminiums von der ersten n-Metallaustrittsarbeitsschicht und der ersten p-Metallaustrittsarbeitsschicht erstreckt, jedoch endet, bevor er sich in das Gatedielektrikum erstreckt. In einer Ausführungsform umfasst die erste n-Metallaustrittsarbeitsschicht Titanaluminiumkarbid. In einer Ausführungsform umfasst die erste p-Metallaustrittsarbeitsschicht Titannitrid. In einer Ausführungsform liegt eine Fluorkonzentration in der ersten n-Metallaustrittsarbeitsschicht zwischen etwa 1% Atomanteil und etwa 30% Atomanteil. In einer Ausführungsform liegt die Wolframkonzentration ungleich Null zwischen etwa 2 % Gewichtsanteil und etwa 3 % Gewichtsanteil. In einer Ausführungsform umfasst die Halbleitervorrichtung ferner eine Klebeschicht über der ersten n-Metallaustrittsarbeitsschicht; ein Füllmaterial über der Klebeschicht; und eine dielektrische Deckschicht über dem Füllmaterial
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Abscheiden eines Gatedielektrikums über einer Halbleiterfinne; Abscheiden einer ersten p-Metallaustrittsarbeitsschicht über dem Gatedielektrikum; Abscheiden einer ersten n-Metallaustrittsarbeitsschicht über der ersten p-Metallaustrittsarbeitsschicht; und Aussetzen der ersten n-Metallaustrittsarbeitsschicht einem fluorhaltigen Gas.
  2. Verfahren nach Anspruch 1, wobei das fluorhaltige Gas Wolframfluorid ist.
  3. Verfahren nach Anspruch 2, wobei das Abscheiden der ersten n-Metallaustrittsarbeitsschicht Titanaluminiumkarbid abscheidet.
  4. Verfahren nach Anspruch 3, wobei das Wolframfluorid mit Aluminium in dem Titanaluminiumkarbid reagiert.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Aussetzen eine Wolframkonzentration in einer oberen Fläche der ersten n-Metallaustrittsarbeitsschicht erhöht.
  6. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend ein Abscheiden einer Klebeschicht über der ersten n-Metallaustrittsarbeitsschicht nach dem Aussetzen der ersten n-Metallaustrittsarbeitsschicht.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste n-Metallaustrittsarbeitsschicht vor dem Aussetzen der ersten n-Metallaustrittsarbeitsschicht eine erste Dicke und nach dem Aussetzen der ersten n-Metallaustrittsarbeitsschicht die erste Dicke aufweist.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Abscheiden einer ersten n-Metallaustrittsarbeitsschicht über und in physischem Kontakt mit einer ersten p-Metallaustrittsarbeitsschicht und einem Gatedielektrikum über einer Halbleiterfinne; und Einfangen eines ersten Elements in der ersten n-Metallaustrittsarbeitsschicht, wobei das Einfangen zumindest teilweise durchgeführt wird, indem die erste n-Metallaustrittsarbeitsschicht einem Passivierungsvorläufer ausgesetzt wird.
  9. Verfahren nach Anspruch 8, wobei der Passivierungsvorläufer ein fluorhaltiges Gas ist.
  10. Verfahren nach Anspruch 9, wobei das fluorhaltige Gas Wolframfluorid ist.
  11. Verfahren nach Anspruch 9, wobei das fluorhaltige Gas Stickstofffluorid ist.
  12. Verfahren nach Anspruch 9, wobei das fluorhaltige Gas Wolframhafniumfluorid ist.
  13. Verfahren nach Anspruch 9, wobei das fluorhaltige Gas Tantalfluorid ist.
  14. Verfahren nach einem der Ansprüche 9 bis 13, wobei das Aussetzen der ersten n-Metallaustrittsarbeitsschicht bei einer Temperatur zwischen 25 °C und 500 °C und für eine Zeit zwischen 30 Sekunden und 60 Sekunden durchgeführt wird.
  15. Halbleitervorrichtung, umfassend: eine Halbleiterfinne; ein Gatedielektrikum über der Halbleiterfinne; eine erste p-Metallaustrittsarbeitsschicht über dem Gatedielektrikum; eine erste n-Metallaustrittsarbeitsschicht über und in physischem Kontakt mit der ersten p-Metallaustrittsarbeitsschicht, wobei die erste n-Metallaustrittsarbeitsschicht einen Bereich mit einer Wolframkonzentration ungleich Null umfasst; und Aluminium, das sich sowohl in der ersten p-Metallaustrittsarbeitsschicht als auch in der ersten n-Metallaustrittsarbeitsschicht befindet, wobei sich ein Konzentrationsgradient des Aluminiums von der ersten n-Metallaustrittsarbeitsschicht und der ersten p-Metallaustrittsarbeitsschicht erstreckt, jedoch endet, bevor er sich in das Gatedielektrikum erstreckt.
  16. Halbleitervorrichtung nach Anspruch 15, wobei die erste n-Metallaustrittsarbeitsschicht Titanaluminiumkarbid umfasst.
  17. Halbleitervorrichtung nach Anspruch 15 oder 16, wobei die erste p-Metallaustrittsarbeitsschicht Titannitrid umfasst.
  18. Halbleitervorrichtung nach einem der Ansprüche 15 bis 17, wobei eine Fluorkonzentration in der ersten n-Metallaustrittsarbeitsschicht zwischen etwa 1% Atomanteil und etwa 30% Atomanteil liegt.
  19. Halbleitervorrichtung nach einem der Ansprüche 15 bis 18, wobei die Wolframkonzentration ungleich Null zwischen etwa 2 % Gewichtsanteil und etwa 3 % Gewichts anteil liegt.
  20. Halbleitervorrichtung nach einem der Ansprüche 15 bis 19, ferner umfassend: eine Klebeschicht über der ersten n-Metallaustrittsarbeitsschicht; ein Füllmaterial über der Klebeschicht; und eine dielektrische Deckschicht über dem Füllmaterial.
DE102019110533.1A 2019-04-18 2019-04-24 Halbleitervorrichtung und herstellungsverfahren Active DE102019110533B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/388,200 US11257921B2 (en) 2019-04-18 2019-04-18 Semiconductor device and method of manufacture
US16/388,200 2019-04-18

Publications (2)

Publication Number Publication Date
DE102019110533A1 true DE102019110533A1 (de) 2020-10-22
DE102019110533B4 DE102019110533B4 (de) 2024-02-22

Family

ID=72660602

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019110533.1A Active DE102019110533B4 (de) 2019-04-18 2019-04-24 Halbleitervorrichtung und herstellungsverfahren

Country Status (5)

Country Link
US (2) US11257921B2 (de)
KR (1) KR102244329B1 (de)
CN (1) CN111834223A (de)
DE (1) DE102019110533B4 (de)
TW (1) TWI764132B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116635985A (zh) * 2020-12-21 2023-08-22 华为技术有限公司 场效应晶体管及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180261459A1 (en) * 2015-10-20 2018-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. System for pre-deposition treatment of a work-function metal layer

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3826213A (en) * 1971-06-15 1974-07-30 R Riebandt Self-steering system
US3729634A (en) * 1971-09-20 1973-04-24 Recognition Systems Automatic beam ratio control system for holography
US3887106A (en) * 1973-11-07 1975-06-03 Ibm Ticket cartridge and hopper and stacker therefor
US9312260B2 (en) * 2010-05-26 2016-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits and manufacturing methods thereof
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8586436B2 (en) 2012-03-20 2013-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a variety of replacement gate types including replacement gate types on a hybrid semiconductor device
TWI597783B (zh) 2012-04-26 2017-09-01 應用材料股份有限公司 製造金屬閘極的方法
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) * 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US20150132938A1 (en) * 2013-11-13 2015-05-14 Intermolecular, Inc. Methods and Systems for Forming Reliable Gate Stack on Semiconductors
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
US9972694B2 (en) * 2015-10-20 2018-05-15 Taiwan Semiconductor Manufacturing Company, Ltd. Atomic layer deposition methods and structures thereof
US9502307B1 (en) * 2015-11-20 2016-11-22 International Business Machines Corporation Forming a semiconductor structure for reduced negative bias temperature instability
US10276390B2 (en) * 2016-04-13 2019-04-30 Globalfoundries Inc. Method and apparatus for reducing threshold voltage mismatch in an integrated circuit
US10879370B2 (en) * 2016-12-15 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Etching back and selective deposition of metal gate
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
KR20200089764A (ko) * 2017-12-15 2020-07-27 엔테그리스, 아이엔씨. 플라즈마 플러드 건(pfg) 작동을 위해 불소 함유 가스 및 불활성 가스를 사용하는 방법 및 어셈블리
US20190252259A1 (en) * 2018-02-11 2019-08-15 United Microelectronics Corp. Method for forming semiconductor structure
US10304835B1 (en) * 2018-08-15 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10867864B2 (en) * 2018-09-27 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
EP3636590A1 (de) * 2018-10-09 2020-04-15 IMEC vzw Verfahren zur formung eines silizidgates für ein halbleiterbauelement

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180261459A1 (en) * 2015-10-20 2018-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. System for pre-deposition treatment of a work-function metal layer

Also Published As

Publication number Publication date
US20220173222A1 (en) 2022-06-02
US11257921B2 (en) 2022-02-22
TWI764132B (zh) 2022-05-11
TW202040700A (zh) 2020-11-01
CN111834223A (zh) 2020-10-27
KR102244329B1 (ko) 2021-04-27
DE102019110533B4 (de) 2024-02-22
KR20200123370A (ko) 2020-10-29
US12068388B2 (en) 2024-08-20
US20200335598A1 (en) 2020-10-22

Similar Documents

Publication Publication Date Title
DE102015113184B4 (de) Behandlung vor der Abscheidung und Atomlagenabscheidungs- (ALD) -Prozess und dabei gebildete Strukturen
DE102017117797B4 (de) Halbleitervorrichtung und Methoden der Herstellung
DE102017115111B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102021110710A1 (de) Nanoschicht-feldeffekttransistorvorrichtung und herstellungsverfahren
DE102021116181A1 (de) Transistor-gatestrukturen und verfahren zum bilden derselben
DE102018125392A1 (de) Bildung stickstoffhaltiger Lagen als Oxidationsblockadelagen
DE102020119099B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102020120658A1 (de) Transistorgates und Verfahren zu deren Herstellung
DE102021109560A1 (de) Transistor-gate-strukturen und verfahren zu deren bildung
DE102021107846A1 (de) Halbleitervorrichtung und verfahren
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102021104817B4 (de) Halbleitervorrichtung und verfahren
DE102021113257A1 (de) Halbleiterbauelement und Verfahren
DE102019110533B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
DE102021113003B4 (de) Nano-fet-halbleiterbauelement und verfahren zur bildung
DE102020104370B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102021106776A1 (de) Mehrschichtige maskenschicht und verfahren zum bilden derselben
DE102020119425A1 (de) Halbleitervorrichtung und Verfahren
DE102018107721B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102017126544B4 (de) Verfahren zur herstellung von halbleitervorrichtungen
DE102020114860A1 (de) Transistor-gates und verfahren zum bilden davon
DE102020101450A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102018130833B4 (de) Halbleitervorrichtung und Herstellungsverfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division