DE102018125392A1 - Bildung stickstoffhaltiger Lagen als Oxidationsblockadelagen - Google Patents

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Wan-Yi Kao
Chung-Chi Ko
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Abstract

Ein Verfahren enthält die Bildung einer Siliziumlage auf einem Wafer, die Bildung einer Oxidlage in Kontakt mit der Siliziumlage, und nach Bildung der Oxidlage das Glühen des Wafers in einer Umgebung, die Ammoniak (NH3) umfasst, um eine dielektrische Barrierelage zwischen und in Kontakt mit der Siliziumlage und der Oxidlage zu bilden. Die dielektrische Barrierelage umfasst Silizium und Stickstoff.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der folgenden provisorischen U.S.-Patentanmeldung: Anmeldung mit Seriennr. 62/691,901 , eingereicht am 29. Juni 2018, mit Titel „Forming Nitrogen-Containing Layers as Oxidation Blocking Layers“; diese Anmeldung ist hierin durch Verweis eingeschlossen.
  • ALLGEMEINER STAND DER TECHNIK
  • Transistoren sind grundlegende Bauelemente in integrierten Schaltkreisen. In der bisherigen Entwicklung von integrierten Schaltkreisen, werden Fin-Field-Effect-Transistoren (FinFETs) gebildet, um planare Transistoren zu ersetzen. In der Bildung von FinFETs werden Halbleiterfinnen gebildet, und Dummygates werden an den Halbleiterfinnen gebildet. Gate-Abstandhalter werden an den Seitenwänden der Dummygatestapel gebildet. Die Dummygatestapel werden entfernt, um Gräben zwischen den Gateabstandhaltern gebildet. Ersatzgates werden dann in den Gräben gebildet.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung sind am besten über die folgende ausführliche Beschreibung zu verstehen, wenn diese zusammen mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass dem Standardverfahren der Branche entsprechend verschiedene Eigenschaften nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Eigenschaften können tatsächlich willkürlich vergrößert oder verkleinert werden, um die Erklärung klarer zu machen.
    • 1 bis 16 illustrieren die Querschnittsansichten und perspektivischen Ansichten der Zwischenstadien in der Bildung eines Fin- Field-Effect-Transistors (FinFET) nach einigen Ausführungsformen.
    • 17A und 17B illustrieren Querschnittsansichten von FinFETs nach einigen Ausführungsformen.
    • 18 illustriert einen Prozessablauf für die Bildung eines FinFET nach einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zur Umsetzung verschiedener Funktionen der Erfindung bereit. Spezifische Beispiele von Bestandteilen und Anordnungen sind nachfolgend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sind nicht als einschränkend vorgesehen. Beispielsweise kann die Formung eines ersten Merkmals oder eines zweiten Merkmals in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Merkmale in direktem Kontakt geformt sind, und sie kann außerdem Ausführungsformen enthalten, in denen weitere Merkmale zwischen dem ersten und zweiten Merkmal geformt werden können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen müssen. Weiterhin kann die vorliegende Offenbarung Referenzziffern und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und diktiert nicht für sich eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe wie „darunterliegend“, „darunter“, „unterer“, „darüberliegend“, „oberer“ und ähnliches hierin für eine einfachere Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) wie in den Figuren illustriert zu beschreiben. Die räumlich relativen Begriffe sollten zusätzlich zu der Ausrichtung, die in den Figuren dargestellt ist, verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb umfassen. Die Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Bezeichner, die hierin verwendet werden, können ebenfalls entsprechend ausgelegt werden.
  • Ein Fin-Field-Effect-Transistor (FinFET) und das Verfahren der Bildung desselben werden nach einigen Ausführungsformen bereitgestellt. Die Zwischenstufen der Bildung des FinFET werden nach einigen Ausführungsformen illustriert. Einige Variationen einiger Ausführungsformen werden besprochen. Durch die verschiedenen Ansichten und illustrativen Ausführungsformen werden gleiche Referenznummern verwendet, um gleiche Elemente anzugeben. Nach einigen Ausführungsformen der vorliegenden Offenbarung werden Siliziumnitridmonolagen durch Glühen in Ammoniak gebildet. Die Siliziumnitridmonolagen befinden sich zwischen Oxidregionen und Halbleiterregionen, sodass die Siliziumnitridmonolagen die Halbleiterregionen vor Oxidation schützen können, vor allem in nachfolgenden Glühprozessen, während denen Sauerstoff in die Halbleiterregionen migrieren und eine negative Oxidierung der Halbleiterregionen verursachen kann.
  • 1 bis 16 und 17A und 17B illustrieren die perspektivischen Ansichten der Zwischenstadien in der Bildung einer FinFET nach einigen Ausführungsformen der vorliegenden Offenbarung. Die Prozesse, die in 1 bis 16 und 17A und 17B gezeigt sind, sind auch schematisch im Prozessablauf 200 zu sehen, wie in 18 gezeigt.
  • 1 illustriert eine perspektivische Ansicht der anfänglichen Struktur. Die Anfangsstruktur enthält Wafer 10, der das Substrat 20 enthält. Das Substrat 20 kann ferner Substrat (Abschnitt) 20-1 enthalten. Substrat 20-1 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Silizium-Germanium-Substrat oder ein Substrat, das aus anderen Halbleitermaterialien gebildet ist, sein kann. Substrat 20-1 kann auch ein Bulk-Substrat oder ein Halbleiter-auf-Isolator-Substrat sein.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung ist die illustrierte Region eine Vorrichtungsregion vom Typ p, der ein Transistor vom Typ p such wie ein Fin-Field-Effect-Transistor (FinFET) vom Typ p gebildet werden soll. Die epitaktische Halbleiterlage 20-2 kann epitaktisch auf dem Substrat 20-1 aufgebaut werden, um Substrat 20 zu bilden. Beispielsweise kann die epitaktische Halbleiterlage 20-2 aus Silizium-Germanium (SiGe) oder Germanium (ohne Silizium darin) gebildet sein. Der atomische Prozentsatz von Germanium in der epitaktischen Halbleiterlage 20-2 kann höher sein als der atomische Prozentsatz des Germaniums im Substratabschnitt 20-1. Nach einigen Ausführungsformen der vorliegenden Offenbarung liegt der atomische Prozentsatz in der epitaktischen Halbleiterlage 20-2 (bei Bildung aus SiGe) im Bereich zwischen etwa 30 Prozent und 100 Prozent. Die epitaktische Halbleiterlage 20-2 kann auch aus SiP, SiC, SiPC, SiGeB oder einem III-V-Verbindungs-Halbleiter wie InP, GaAs, AlAs, InAs, InAlAs, InGaAs oder etwas Ähnlichem geformt werden. Die epitaktische Halbleiterlage 20-2 kann auch im Wesentlichen frei von Silizium sein, beispielsweise mit einem Siliziumanteil von unter 1 Prozent.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung ist die illustrierte Region eine Vorrichtungsregion vom Typ p, der ein Transistor vom Typ p such wie ein FinFET vom Typ p gebildet werden soll. Dementsprechend kann eine epitaktische Halbleiterlage 20-2 gebildet werden. Nach einigen Ausführungsformen der vorliegenden Offenbarung ist die illustrierte Region eine Vorrichtungsregion vom Typ n, der ein Transistor vom Typ p such wie ein FinFET vom Typ n gebildet werden soll. Die epitaktische Lage 20-2 kann sich in die Region der Vorrichtung vom Typ p erstrecken. Wenn ein FinFET vom Typ n gebildet wird, weist die jeweilige Vorrichtungsregion möglicherweise keine darin gebildete epitaktische Lage 20-2 auf. Die Region der Vorrichtung vom Typ p und die Region des FinFET vom Typ n können sich auf demselben Wafer und einem selben Vorrichtungs-Die befinden. Dementsprechend wird eine gestrichelte Linie zwischen den Substratabschnitten 20-1 und 20-2 gezogen, um z zeigen, dass die epitaktische Lage 20-2 in der illustrierten Vorrichtungsregion existieren kann, aber nicht muss.
  • Die Padlage 22 und die Maskenlage 24 können auf dem Halbleitersubstrat 20 gebildet sein. Die Padlage 22 kann ein Dünnfilm sein, der aus Siliziumoxid gebildet ist. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die Padoxidlage 22 in einem Thermaloxidierungsprozess gebildet, wobei eine obere Flächenlage des Halbleitersubstrats 20 oxidiert wird. Die Padlage 22 wirkt als Klebelage zwischen dem Halbleitersubstrat 20 und der Maskenlage 24. Die Padlage 22 kann auch als Ätzstopplage zum Ätzen der Maskenlage 24 wirken. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die Maskenlage 24 aus Siliziumnitrid gebildet, etwa unter Verwendung von chemischer Niederdruckgasphasenabscheidung (LPCVD). Nach anderen Ausführungsformen der vorliegenden Offenbarung wird die Maskenlage 24 durch Thermal-Nitrierung von Silizium, plasmaverstärkter chemischer Gasphasenabscheidung (PECVD), oder plasmaanodische Nitrierung. Die Maskenlage 24 wird bei den nachfolgenden Photolithographieverfahren als eine Hartmaske verwendet.
  • Mit Verweis auf 2 werden die Maskenlage 24 und Padlage 22 geätzt, wodurch das zugrundeliegende Halbleitersubstrat 20 freigelegt wird. Das freigelegt Halbleitersubstrat 20 wird dann geätzt und bildet Gräben 26. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 202 illustriert. Die Abschnitte des Halbleitersubstrats 20 zwischen benachbarten Gräben 26 werden nachfolgend als Halbleiterstreifen 30 bezeichnet. Abschnitte der Gräben 26 können die Form von Streifen aufweisen (bei Blick in der Draufsicht auf den Wafer 100), die parallel zueinander laufen, und Gräben 26, die nahe beieinander liegen. Nach einigen Ausführungsformen der vorliegenden Offenbarung ist das Seitenverhältnis (das Verhältnis Tiefe zu Breite) der Gräben 26 größer als etwa 7, und kann größer sein als etwa 10. Auch, wenn ein Halbleiterstreifen 30 illustriert ist, können mehrere Halbleiterstreifen parallel zueinander gebildet werden, wobei Gräben 26 die mehreren Halbleiterstreifen voneinander trennen. Nach einigen Ausführungsformen, in denen die epitaktische Halbleiterlage 20-2 gebildet wird, befinden sich die Böden der Gräben 26 tiefer, als die Schnittstelle 23 zwischen dem Substratabschnitt 20-1 und der epitaktischen Halbleiterlage 20-2. Die Schnittstelle 23 ist außerdem die Unterfläche der epitaktischen Halbleiterlage 20-2.
  • Bezüglich 3 wird die Siliziumlage 32 einigen Ausführungsformen der vorliegenden Offenbarung abgelagert. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 204 illustriert. Die Abscheidung kann durch ein konformes Abscheidungsverfahren wie chemische Dampfphasenabscheidung (CVD) erfolgen. Die Siliziumlage 32 kann frei oder im Wesentlichen frei von anderen Elementen sein wie Germanium, Kohlenstoff oder ähnlichem. Beispielsweise kann der atomische Prozentsatz von Silizium in der Siliziumlage 32 höher als etwa 95 Prozent sein. Die Siliziumlage 32 kann als kristalline Siliziumlage oder Polysiliziumlage gebildet sein, die etwa durch Anpassung der Temperatur und der Wachstumsrate im Abscheidungsprozess erreicht werden kann. Die Siliziumlage 32 kann eine Dicke von mehr als 10Å aufweise, sodass sie in nachfolgenden Verfahren als effektive Stickstoffblockadelage dienen kann. Die Dicke der Siliziumlage 32 kann im Bereich zwischen etwa 10Å und etwa 20Å liegen.
  • Wenn in den vorherigen Schritten die epitaktische Lage 20-2 gebildet wird, wird die Siliziumlage 32 gebildet. In der Region, in der die epitaktische Lage 20-2 nicht gebildet wird, und eine Gesamtheit eines Halbleiterstreifens 30 aus Silizium gebildet wird, kann die Siliziumlage 32 gebildet werden, muss dies jedoch nicht (da der Halbleiterstreifen 30 selbst aus Silizium gebildet ist). In 3 ist die Siliziumlage 32 mit gestrichelten Linien gezeigt, um anzuzeigen, dass sie nach verschiedenen Ausführungsformen gebildet sein kann, aber nicht muss.
  • Eine sauerstoffhaltige dielektrische Lage (die eine Oxidlage sein kann) 34 wird dann auf der Siliziumlage 32 abgelagert. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 206 illustriert. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die sauerstoffhaltige dielektrische Lage 34 aus Siliziumoxid (SiO2) gebildet. Nach anderen Ausführungsformen der vorliegenden Offenbarung wird eine sauerstoffhaltige dielektrische Lage 34 aus Siliziumoxikarbid (SiOC), Siliziumoxinitrid (SiON), Siliziumoxikohlenstoffnitrid (SiOCN) oder dergleichen gebildet. Das Bildungsverfahren kann ein konformes Abscheidungsverfahren wie Atomlagenabscheidung (ALD), CVD oder dergleichen enthalten. Die Dicke der sauerstoffhaltigen dielektrischen Lage 34 wird dünn genug gewählt, damit Stickstoffatome sie im nachfolgenden Glühverfahren durchdringen können, aber dick genug, um als Barriere für Stickstoffatome zu bedienen, sodass sich Stickstoffatome in nachfolgenden Prozessen zwischen der sauerstoffhaltigen dielektrischen Lage 34 und der Siliziumlage 32 sammeln können. Nach einigen Ausführungsformen der vorliegenden Offenbarung liegt die Dicke der sauerstoffhaltigen dielektrischen Lage 34 im Bereich zwischen etwa 15Å und etwa 50Å. Wenn die Dicke der sauerstoffhaltigen dielektrischen Lage 34 außerhalb dieses Bereichs liegt, erlaubt die sauerstoffhaltige dielektrische Lage 34 entweder nicht das Durchdringen der Stickstoffatome, oder ist nicht in der Lage, Stickstoffatome zu halten, um sich zwischen Lagen 32 und 34 auf eine vorgesehene Dicke zu sammeln.
  • 4 illustriert die Bildung einer (ersten) dielektrischen Barrierelage 36 zwischen der sauerstoffhaltigem dielektrischen Lage 34 und der Siliziumlage 32. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die Bildung durch Wärmebehandlung von Wafer 10 in einer Umgebung erreicht, die Ammoniak (NH3) enthält. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die Bildung durch Wärmebehandlung von Wafer 10 in einer Umgebung erreicht, die N2, N2H2 oder dergleichen enthält. Die Umgebung kann eine Prozesskammer sein. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 208 illustriert. Nach einigen Ausführungsformen der vorliegenden Offenbarung liegt der Druck des NH3 im Bereich zwischen etwa 0,5 torr und etwa 10 torr. Die Temperatur der Wärmebehandlung kann im Bereich zwischen etwa 500 °C und etwa 700 °C liegen, und die Behandlungszeit kann im Bereich zwischen etwa 20 Minuten und etwa 40 Minuten liegen. Nach anderen Ausführungsformen der vorliegenden Offenbarung liegt die Temperatur der Wärmebehandlung im Bereich zwischen etwa 900 °C und etwa 1.100 °C liegen, und die Behandlungszeit kann im Bereich zwischen etwa 1 Millisekunde und etwa 5 Millisekunden liegen. Während der Wärmebehandlung, wird kein Plasma erzeugt und die Wärmebehandlung wird daher in einer plasmafreien Umgebung ausgeführt.
  • Als Ergebnis der Behandlung in der NH3-haltigen Umgebung dringen Stickstoffatome in NH3 durch die sauerstoffhaltige dielektrische Lage 34. Der Sauerstoff in der sauerstoffhaltigen dielektrischen Lage 34 macht die sauerstoffhaltige dielektrische Lage 34 durchlässig für Stickstoffatome, die diese durchdringen. Nachdem die Stickstoffatome im NH3 durch die sauerstoffhaltige dielektrische Lage 34 dringen, werden die durchgedrungenen Stickstoffatome durch die Siliziumlage 32 blockiert, die eine effektive Blockierlage für Stickstoff ist. Stickstoffatome werden so zwischen der sauerstoffhaltigen dielektrischen Lage 34 und der Siliziumlage 32 gesammelt, um die dielektrische Barrierelage 36 zu bilden. Nach einigen Ausführungsformen der vorliegenden Offenbarung umfasst die silizium-und-stickstoffhaltige dielektrische Barrierelage 36 Silizium, Nitrid und möglicherweise Kohlenstoff und Sauerstoff. Die dielektrische Barrierelage 36 kann als eine konforme Lage oder eine im Wesentlichen konforme Lage gebildet werden, wobei die sauerstoffhaltige dielektrische Lage 34 die Siliziumlage 32 kontaktiert beide existieren. Der atomische Prozentsatz des Stickstoffs in der dielektrischen Barrierelage 36 kann höher sein, als etwa 30 Prozent, und kann im Bereich zwischen etwa 40 Prozent und etwa 70 Prozent liegen. Die dielektrische Barrierelage 36 kann eine kleine Menge an Wasserstoff, Sauerstoff und Kohlenstoff enthalten (beispielsweise weniger als etwa 20 atomische Prozent in Kombination). Die dielektrische Barrierelage kann einen mittleren Abschnitt mit einem atomischen Spitzenprozentsatz Stickstoff, und Abschnitte der gegenüberliegenden Seite auf gegenüberliegenden Seiten des mittleren Abschnitts aufweisen, wobei die gegenüberliegenden Abschnitte schrittweise geringere atomische Stickstoffprozentsätze aufweisen, als der mittlere Abschnitt. Dementsprechend verringern sich in einer Richtung, die von dem mittleren Abschnitt zu der Siliziumlage 32 hin weist, verringern sich die atomischen Prozentsätze von Stickstoff und Sauerstoff Schrittweise, und der atomische Prozentsatz des Siliziums steigt schrittweise in der dielektrischen Barrierelage 36. In einer Richtung, die von dem mittleren Abschnitt (der Spitze des Stickstoffs) zu der sauerstoffhaltigen dielektrischen Lage 34 hin weist, steigen die atomischen Prozentsätze von Stickstoff und Sauerstoff Schrittweise an, und der atomische Prozentsatz von Silizium und Stickstoff sinkt schrittweise in der dielektrischen Barrierelage 36. Nach einigen Ausführungsformen sind die Kohlenstoffprozentsätze in Lagen 32, 34 und 36 nahe beieinander.
  • Es versteht sich, dass die Dicke der dielektrischen Barrierelage 36 durch verschiedene Faktoren beeinflusst wird, wie etwa durch die Zusammensetzung und die Dicke der sauerstoffhaltigen dielektrischen Lage 34. Beispielsweise kann eine dickere sauerstoffhaltige dielektrische Lage 34 zu einer dickeren dielektrischen Barrierelage 36 führen. Eine dickere dielektrische Barrierelage 36 wird jedoch durch einer längere Behandlungszeit und/oder höhere Behandlungstemperatur gebildet. Nach einigen Ausführungsformen der vorliegenden Offenbarung liegt die Dicke der dielektrischen Barrierelage 36 im Bereich zwischen etwa 1Å und etwa 10Å. Dementsprechend wird, damit die Dicke der dielektrischen Barrierelage 36 in den wünschenswerten Bereich fällt, eine angemessene Dicke der sauerstoffhaltigen dielektrischen Lage 34 übernommen. Weiter können Experimente auf Beispielwafers unter Verwendung verschiedener Kombinationen von Prozessbedingungen/Faktoren verwendet werden (wie etwa der Dicke der Lage 34, der Glühzeit und Glühtemperatur usw.), um einen Satz Prozessfaktoren /(und Bedingungen) zu finden, sodass die Dicke der daraus entstehenden dielektrischen Barrierelage 36 in den wünschenswerten (Ziel-) Bereich fällt. Die wünschenswerte Dicke der dielektrischen Barrierelage 36 und deren Wirkung werden auch in nachfolgenden Absätzen besprochen. Die Dicke der dielektrischen Barrierelage 36 kann geringer sein, als die Dicke der Siliziumlage 32 und die Dicke der sauerstoffhaltigen dielektrischen Lage 34. Außerdem kann die Dicke der Siliziumlage 32 geringer sein, als die Dicke der sauerstoffhaltigen dielektrischen Lage 34.
  • In der ersten Stufe der Behandlung werden weitere Stickstoffatome aus der NH3-haltigen Umgebung zu der Siliziumlage 32 diffundiert. Nachdem die Stickstoffatome akkumuliert werden, werden immer mehr Stickstoffatome aus der akkumulierten dielektrischen Barrierelage 36 zurück zu der NH3-haltigen Umgebung diffundiert. Wenn die Behandlung lange genug dauert, wird ein Gleichgewicht hergestellt, und die Dicke der dielektrischen Barrierelage 36 bleibt im Wesentlichen unverändert erhalten, auch, wenn das glühen verlängert wird.
  • Das dielektrische Material 40 wird dann gebildet, um die verbleibenden Abschnitte der Gräben 26 zu füllen, und dann geglättet, was zu der Struktur aus 5 führt. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 210 illustriert. Das Bildungsverfahren des Dielektrikums 40 kann aus den Verfahren fließfähige chemische Gasphasenabscheidung (FCVD), Spin-On-Beschichtung, CVD, ALD, hochdichte plasmachemische Gasphasenabscheidung (HDPCVD), Niederdruck-CVD (LPCVD) und dergleichen gewählt werden.
  • Nach einigen Ausführungsformen in denen FCVD verwendet wird, wird ein silizium-und-stickstoffhaltiger Vorläufer (beispielsweise Trisilylamin (TSA) oder Disilylamin (DSA)) verwendet, und das entstehende dielektrische Material 40 ist daher fließfähig, nach alternativen Ausführungsformen der vorliegenden Offenbarung wird das fließfähige dielektrische Material 40 unter Verwendung eines alkylaminosilanbasierten Vorläufers gebildet. Während der Abscheidung wird das Plasma eingeschaltet, um die gasförmigen Vorläufer zu aktivieren, um die fließfähigen Oxide zu bilden. Nachdem das dielektrische Material 40 gebildet wird, wird ein Glüh-/Härteprozess durchgeführt, der das fließfähige dielektrische Material 40 zu einem festen Dielektrikum umwandelt. Das gehärtete dielektrische Material wird auch als Dielektrikum 40 bezeichnet.
  • Nach einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung wird das Glühen in einer sauerstoffhaltigen Umgebung durchgeführt. Die Glühtemperatur kann höher sein, als etwa 200 °C, beispielsweise in einem Temperaturbereich zwischen etwa 200 °C und etwa 700 °C. Während der Wärmebehandlung wird ein sauerstoffhaltiger Prozess in der Prozesskammer durchgeführt, in der der Wafer 10 platziert wird. Das sauerstoffhaltige Prozessgas kann Sauerstoff (O2), Ozon (O3) oder Kombinationen daraus enthalten. Dampf (H2O) kann ebenfalls verwendet werden. Als Ergebnis der Wärmebehandlung wird das dielektrische Material 40 gehärtet und verfestigt. Das daraus entstehende dielektrische Material 40 kann ein Oxid sein. Ein Planarisierungsprozess wie ein chemisch-mechanischer Politur-(CMP) Prozess oder ein mechanischer Schleifprozess können durchgeführt werden, um die obere Fläche des Dielektrikums 40 zu glätten. In dem Planarisierungsprozess kann die harte Maske 24 als Stopplage verwendet werden.
  • Bei der Härtung des Dielektrikums 40 kann Sauerstoff von dem Dielektrikum 40 in den Halbleiterstreifen 30 migrieren, was die Oxidierung der äußeren Abschnitte des Halbleiterstreifens 30 verursacht. Dies führt zu ungewünschtem Ausdünnen des Halbleiterstreifens 30. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Barrierelage 36 als Blockadelage aus Sauerstoff gebildet, die verhindert, dass Sauerstoff den Halbleiterstreifen 30 erreicht. Eine dickere dielektrische Barrierelage 36 ist effektiver für die Blockade von Sauerstoff. Andererseits zieht eine dickere dielektrische Barrierelage 36 mehr Ladungen im Halbleiterstreifen 30 und dem zugrundeliegenden Abschnitt von Substrat 20 an, und führt damit dazu, dass mehr Ladungen in der Siliziumlage 32 und den daran angrenzenden Abschnitten des Substrats 20 und des Halbleiterstreifens 30 angesammelt werden. Die ladungsakkumulierte Lage bildet einen Kanal für Ableitstrom. Dementsprechend kann die dielektrische Barrierelage 36 nicht zu dick sein. Um die Wirkung der Blockade von Sauerstoff auszugleichen, ohne eine negative Erhöhung des Ableitstroms zu verursachen, kann die Dicke der dielektrischen Barrierelage 36 im Bereich zwischen 1Å und etwa 10Å gewählt werden.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung zeigt die Kombination der sauerstoffhaltigen dielektrischen Lage 34 und der dielektrischen Barrierelage 36 gute Ergebnisse in der Verringerung von Lecks und dem Verhindern von Oxidierung (durch die dielektrische Barrierelage 36). Die guten Ergebnisse liegen daran, dass die sauerstoffhaltige dielektrische Lage 34 vorliegt, die keine Ladungen anzieht, und ferner an der begrenzten Dicke der dielektrischen Barrierelage 36.
  • Als nächstes werden, wie in 6 dargestellt, die dielektrischen Regionen, einschließlich der Siliziumlage 32, dielektrischen Barrierelage 36 und sauerstoffhaltigen dielektrischen Lage 34 ausgeschnitten und die entstehenden dielektrischen Regionen werden als dielektrische Regionen 42 bezeichnet. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 212 illustriert. In der gesamten Beschreibung werden die dielektrischen Regionen 42 abwechselnd als Isolierungsregionen 42 oder Shallow-Trench-Isolation- (STI) Regionen 42 bezeichnet. Der Abschnitt des Halbleiterstreifens 30 (und der Abschnitt der Siliziumlage 32), der höher liegt, als die STI-Regionen 42, werden als vorspringende (Halbleiter-) Finne 44 bezeichnet. Nach einigen Ausführungsformen der vorliegenden Offenbarung liegen die oberen Flächen der STI-Regionen 42 höher, als die untere Fläche 23 der epitaktischen Lage 20-2 (wenn diese gebildet ist). Das Ausschneiden der dielektrischen Regionen kann mit einem Trockenätzprozess durchgeführt werden, in dem HF3 und NH3 als Ätzgase verwendet werden. Nach alternativen Ausführungsformen der vorliegenden Offenbarung wird das Ausschneiden der dielektrischen Regionen unter Verwendung eines Nassätzprozesse ausgeführt. Die Ätzchemikalie kann beispielsweise eine HF-Lösung umfassen.
  • In den oben illustrierten Ausführungsformen können mit jedem geeigneten Verfahren Halbleiterfinnen gebildet werden. Beispielsweise können die Halbleiterfinnen unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie und selbstausgerichtete Prozesse, was die Erstellung von Strukturen erlaubt, die beispielsweise Anstellwinkel aufweisen, die kleiner sind, als sonst unter Verwendung eines einzelnen direkten Photolithographieprozesses möglich wäre. Beispielsweise wird in einer Ausführungsform eine Opferlage über einem Substrat gebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandhalter werden zusammen mit der strukturierten Opferlage unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferlage wird dann entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die Finnen zu strukturieren.
  • Mit Verweis auf 7 werden Dummygatestapel 46 gebildet, um die vorspringende Finne 44 zu kreuzen. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 214 illustriert. Der Dummygatestapel 46 kann Dummygate-Dielektrika 48 und Dummygate-Elektroden 50 über den Dummygate-Dielektrika 48 enthalten. Dummygate-Dielektrika 48 könne aus Siliziumoxid oder anderen Dielektrika gebildet sein. Dummygate-Elektroden 50 können beispielsweise unter Verwendung von Polysilizium oder amorphem Silizium gebildet sein, und andere Materialien können verwendet werden. Jeder der Dummygatestapel 46 kann auch eine (oder mehrere) harte Maskenlage 52 über der Dummygate-Elektrode 50 enthalten. Die harten Maskenlagen 52 können aus Siliziumnitrid, Siliziumoxid, Siliziumkohlenstoffnitrid oder mehreren Lagen davon gebildet sein. Der Dummygatestapel 46 kann über einer einzigen oder mehreren vorspringenden Finnen 44 und/oder STI-Regionen 42 kreuzen. Dummygatestapel 46 weisen außerdem Längsrichtungen auf, die rechtwinklig zu den Längsrichtungen der vorspringenden Finne 44 verlaufen. Die Bildung von Dummygatestapel 46 enthält die Abscheidung einer Dummygate-Dielektrikumslage, die Abscheidung einer Gateelektrodenlage über der Dummygate-Dielektrikumslage, die Abscheidung einer harten Maskenlage und die Strukturierung der Stapellagen zur Bildung des Dummygate-Stapels 46.
  • Als nächstes werden mit Verweis auf 8 Gateabstandhalter 54 an den Seitenwänden des Dummygate-Stapels 46 gebildet. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 216 illustriert. Die Bildung von Gateabstandhaltern 54 kann die Abscheidung einer dielektrischen Deckenlage und die Durchführung eines anisotropen Ätzens zur Entfernung der horizontalen Abschnitte der dielektrischen Lage enthalten, sodass Gateabstandhalter 54 an den Seitenwänden des Dummygate-Stapels 46 zurückbleiben. Nach einigen Ausführungsformen der vorliegenden Offenbarung werden Gateabstandhalter 54 aus einem sauerstoffhaltigen Dielektrikum (einem Oxid) wie SiO2, SiOC, SiOCN, oder dergleichen gebildet. Nach einigen Ausführungsformen der vorliegenden Offenbarung können die Gateabstandhalter 54 auch ein dielektrisches Nichtoxidmaterial wie Siliziumnitrid enthalten.
  • Mit Verweis auf 9 erfolgt eine Wärmebehandlung zur Bildung der silizium-und-stickstoffhaltigen Lage 56. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 218 illustriert. Die Behandlung ist ähnlich wie der Behandlungsprozess für die Bildung der dielektrischen Barrierelage 36. Die Prozessdetails können im Wesentlichen die gleichen sein, wie die Prozessdetails für die Bildung der dielektrischen Barrierelage 36, und werden daher hierin nicht wiederholt. Die Details (wie etwa die Zusammensetzung, Dicke usw.) der entstehenden silizium-und-stickstoffhaltigen Lage 56 können ähnlich wie die der Siliziumnitridlagen 36 sein. Während der gesamten Beschreibung wird die, silizium-und-stickstoffhaltigen Lage 56 alternativ als Siliziumnitridlage 56 bezeichnet, wobei sie jedoch auch andere Elemente enthalten kann, wie Kohlenstoff, Sauerstoff oder dergleichen. Nach einigen Ausführungsformen, in denen Dummygate-Elektroden 50 aus Polysilizium oder amorphem Silizium gebildet werden, dienen Dummygate-Elektroden 50 als Blockierlage für die Blockade von Stickstoffatomen, und daher wird keine weitere Siliziumlage zum Zweck der Blockade der Stickstoffatome gebildet. Nach alternativen Ausführungsformen, in denen Gateelektroden 50 aus einem Nichtsiliziummaterial (wie amorphem Kohlenstoff) gebildet sind, wird eine weitere Siliziumlage (nicht dargestellt) auf den Seitenwänden des Dummygate-Stapels 46 gebildet, bevor Gateabstandhalter 54 gebildet werden. Dementsprechend wird die Siliziumnitridlage 56 zwischen der weiteren Siliziumlage und dem Gateabstandhalter 54 gebildet. In den folgenden Absätzen werden die Siliziumnitridlagen 56 und Gateabstandhalter 54 in Kombination als Gateabstandhalter 58 bezeichnet.
  • Nach alternativen Ausführungsformen der vorliegenden Offenbarung wird die Wärmebehandlung für die Bildung der Siliziumnitridlage 56 übersprungen, und die Siliziumnitridlage 56 wird daher nicht gebildet.
  • In einem nachfolgenden Schritt wird ein Ätzprozess (nachfolgend bezeichnet als Finnenausschneiden) durchgeführt, um die Abschnitte der vorspringenden Finne 44 zu ätzen, die nicht von dem Dummygate-Stapel 46 und den Gateabstandhaltern 58 bedeckt werden, was zu der Struktur aus 10 führt. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 220 illustriert. Das Ausschneiden der vorspringenden Finne 44 kann durch einen anisotropen Ätzprozess erfolgen und die Abschnitte der vorspringenden Finne 44 direkt unter den Dummygate-Stapeln 46 und Gateabstandhaltern 58 sind daher geschützt und werden nicht geätzt. Die oberen Flächen des ausgeschnittenen Halbleiterstreifens 30 können nach einigen Ausführungsformen niedriger sein, als die oberen Fläche 42A der STI-Regionen 42. Ausschnitte 60 werden entsprechend zwischen den STI-Regionen 42 gebildet. Ausschnitte 60 befinden sich an den gegenüberliegenden Seiten des Dummygate-Stapels 46. Beim Ausschneiden werden auch die Abschnitte der Siliziumlage 32, die höher als die unteren Flächen 60A der Ausschnitte 60 sind, geätzt, sodass die Seitenwände der Siliziumnitridlagen 36 freigelegt werden. Die unteren Flächen 60A können auch höher als, gleich wie, oder niedriger als die Schnittstelle 23 sein. Dementsprechend können verbleibende Abschnitte der epitaktischen Halbleiterlage 20-2 direkt unter den Ausschnitten 60 sein, müssen dies jedoch nicht.
  • Als nächstes werden epitaktische Regionen (Source/Drain-Regionen) 62 durch selektiven Aufbau eines Halbleitermaterials von den Ausschnitten 60 gebildet, was zu der Struktur in 11 führt. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 222 illustriert. Nach einigen Ausführungsformen der vorliegenden Offenbarung enthalten die epitaktischem Regionen 62 Siliziumgermanium, Silizium oder Siliziumkohlenstoff. Abhängig davon, ob der entstehende FinFET ein FinFET vom Typ p oder ein FinFET vom Typ n ist, kann eine Verunreinigung vom Typ p oder vom Typ n vor Ort mit dem epitaktischen Verfahren dotiert werden. Wenn beispielsweise der entstehende FinFET ein FinFET vom Typ p ist, kann Siliziumgermaniumbor (SiGeB), GeB oder dergleichen aufgebaut werden. Wenn andererseits der entstehende FinFET ein FinFET vom Typ n ist, kann Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP) oder dergleichen, aufgebaut werden. Nach alternativen Ausführungsformen der vorliegenden Offenbarung werden epitaktische Regionen 62 aus einem III-V-Verbindungshalbleiter wie GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehreren Lagen davon gebildet. Nachdem die epitaktischen Regionen 62 die Ausschnitte 60 vollständig füllen, beginnen die epitaktischen Regionen 62, sich horizontal auszubreiten und Facetten können gebildet werden.
  • Nach dem epitaktischen Schnitt können epitaktische Regionen 62 ferner mit einer Verunreinigung vom Typ p oder Typ n implantiert werden, um Source- und Drain-Regionen zu bilden, die auch unter Verwendung der Referenzziffer 62 bezeichnet werden. Nach alternativen Ausführungsformen der vorliegenden Offenbarung wird der Implantierungsprozess übersprungen, wenn epitaktische Regionen 62 vor Ort während der Epitaxie mit einer Verunreinigung vom Typ p oder Typ n dotiert werden.
  • Nach alternativen Ausführungsformen der vorliegenden Offenbarung werden statt des Ausschneidens der vorspringenden Finne 44 und des Wiederaufbaus der Source-/Drain-Regionen 62, Belag-Source-/Drain-Regionen gebildet. Nach diesem Ausführungsformen wird die vorspringende Finne 44 wie in 9 dargestellt, nicht ausgeschnitten, und die epitaktischen Regionen (nicht dargestellt) werden an der vorspringenden Finne 44 aufgebaut. Das Material der aufgebauten epitaktischen Regionen kann ähnlich wie das Material des epitaktischen Halbleitermaterials 62 sein, wie in 11 dargestellt, abhängig davon, ob der entstehende FinFET ein FinFET vom Typ p oder Typ n ist. Dementsprechend enthalten die Source-/Drain-Regionen 62 die vorspringende Finne 44 und die epitaktischen Regionen. Eine Implantierung kann (muss aber nicht) durchgeführt werden, um eine Verunreinigung vom Typ n oder Typ p zu implantieren.
  • 12 illustriert eine perspektivische Ansicht der Struktur nach der Bildung einer Kontaktätzstopplage (CESL) 66 und eines Zwischenlagendielektrikums (ILD) 68. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 224 illustriert. Die CESL 66 kann aus Siliziumnitrid, Siliziumkohlenstoffnitrid oder dergleichen gebildet sein. Die CESL 66 kann unter Verwendung eines konformen Abscheidungsverfahrens wie etwa ALD oder CVD gebildet sein. Das ILD 68 kann ein Dielektrikum enthalten, das etwa unter Verwendung von FCVD, Spin-on Coating, CVD oder anderer Abscheidungsverfahren gebildet wird. Das ILD 68 kann auch als einem sauerstoffhaltigen Dielektrikum gebildet sein, das ein siliziumoxidbasiertes Material wie Tetraethylorthosilikat- (TEOS) Oxid, ein plasmaverstärktes CVD- (PECVD) Oxid (SiO2), Phosphosilikatgas (PSG), Borosilikatglas (BSG), borondotiertes Phosphosilikatglas (BPSG) oder dergleichen sein kann. Ein Planarisierungsprozess wie ein chemisch-mechanischer Politur- (CMP) Prozess oder ein mechanischer Schleifprozess wird durchgeführt, um die oberen Flächen des ILD 68, der Dummygate-Stapel 46 und der Gateabstandhalter 58 zueinander zu glätten. Bei der Bildung des ILD 68 kann ein Glühprozess verwendet werden. Nach einigen Ausführungsformen der vorliegenden Offenbarung wirkt die Siliziumnitridlage 56 als die Blockadelage, um das Eindringen von Sauerstoff und das Erreichen der vorspringenden Finne 44 (in 12 nicht zu sehen, siehe 6 und 7) zu blockieren.
  • Als nächstes werden die Dummygate-Stapel 46, die harte Maskenlagen 52, Dummygate-Elektroden 50 und Dummygate-Dielektrika 48 enthalten, in einem oder mehreren Ätzprozessen geätzt, was zur Bildung der Gräben 70 zwischen gegenüberliegenden Abschnitten der Gateabstandhalter 58 führt, wie in 13 gezeigt. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 226 illustriert. Der Ätzprozess kann beispielsweise durch Trockenätzen ausgeführt werden. Plasma in dem Ätzprozess ebenfalls eingeschaltet werden. Die Ätzgase werden basierend auf dem zu ätzenden Material gewählt. Wenn beispielsweise harte Masken 36 Siliziumnitrid enthalten, kann das Ätzgas fluorinhaltige Prozessgase wie CF4/O2/N2, NF3/O2, SF6 oder SF6/O2, oder dergleichen enthalten. Dummygate-Elektroden 50 können unter Verwendung von C2F6, CF4, SO2, der Mischung von HBr, Cl2 und O2, der Mischung von HBr, Cl2 und O2, oder der Mischungen von HBr, Cl2, O2 und CF2 usw. geätzt werden. Dummygate-Dielektrika 48 können unter Verwendung der Mischung von NF3 und NH3 oder der Mischung von HF und NH3 geätzt werden. Wenn Siliziumlagen an den Seitenwänden des Dummygate-Stapels 46 gebildet werden, werden auch die Siliziumlagen entfernt.
  • Aufgrund des Ätzens der Dummygate-Stapel 46 werden die Siliziumnitridlagen 56 zu den Gräben 70 hin offengelegt. In dem Ätzprozess können Siliziumnitridlagen 56 ausgedünnt werden, etwa auf eine Dicke im Bereich zwischen etwa 1Å und etwa 5Å liegen. Nach einer Ausführungsform, in der die ursprünglichen Siliziumnitridlagen 56 sehr dünn sind, bevor die Dummygate-Stapel 46 entfernt werden, können die Siliziumnitridlagen 56 auch als Ergebnis des Ätzens entfernt werden. Daher werden die Seitenwände der Gateabstandhalter 54 zu den Gräben 70 hin offengelegt. Die Siliziumnitridlagen 56 mit einem hohen Stickstoffanteil sind widerstandsfähiger gegen den Schaden durch das Plasma, das zum Ätzen der Dummygate-Stapel 46 verwendet wird.
  • Als nächstes werden mit Verweis auf 14, (Ersatz-) Gatestapel 72 gebildet, die Gatedielektrika 74 und Gateelektroden 76 enthalten. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 228 illustriert. Die Bildung der Gatestapel 72 enthält die Bildung/Abscheidung von mehreren Lagen und dann die Durchführung eines Planarisierungsprozesses wie einem CMP-Prozess oder einem mechanischen Schleifprozess. Gatedielektrika 74 erstrecken sich in die Gräben 70 (13). Nach einigen Ausführungsformen der vorliegenden Offenbarung enthalten Gatedielektrika 74 Grenzschichtlagen (ILs) 78 (17A und 17B) als untere Teile. ILs 78 werden auf den offengelegten Flächen der vorspringenden Finne 44 gebildet. ILs 78 können eine Oxidlage wie eine Siliziumoxidlage enthalten, die durch die Wärmeoxidation der vorspringenden Finne 44, einen chemischen Oxidierungsprozess oder einen Abscheidungsprozess gebildet wird. Gatedielektrika 74 können auch dielektrische Lagen 80 mit hohem k-Wert (9B) enthalten, die über ILs 78 gebildet sind. Dielektrische Lagen mit hohem k-Wert 80 können ein Dielektrikum mit hohem k-Wert wie HfO2, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder dergleichen enthalten. Die dielektrische Konstante (k-Wert) des Dielektrikums mit hohem k-Wert ist höher als 3,9, und kann höher als etwa 7,0 sein. Dielektrische Lagen 80 mit hohem k-Wert werden als konforme Lagen gebildet und erstrecken sich an den Seitenwänden der vorspringenden Finne 44 und den Seitenwänden der Gateabstandhalter 58. Nach einigen Ausführungsformen der vorliegenden dielektrischen Lage 80 mit hohem k-Wert unter Verwendung von ALD oder CVD gebildet.
  • Erneut mit Verweis auf 14 werden Gateelektroden 76 auf Gatedielektrika 74 gebildet und füllen die verbleibenden Abschnitte der Gräben, die durch den entfernten Dummygate-Stapel hinterlassen wurden. Die Zwischenlagen in den Gateelektroden 76 sind in 14 nicht getrennt dargestellt, während in Wirklichkeit die Zwischenlagen voneinander durch Unterschiede ihrer Zusammensetzungen unterschieden werden können. Die Abscheidung von zumindest unteren Zwischenlagen kann unter Verwendung konformer Abscheidungsverfahren wie ALD oder CVD erfolgen, sodass die Dicke der vertikalen Abschnitte und die Dicke der horizontalen Abschnitte der Gateelektroden 76 (jeder der Zwischenlagen) sich im Wesentlichen entsprechen.
  • Die Gateelektroden 76 können mehrere Lagen enthalten, einschließlich, und nicht beschränkt auf eine Titansiliziumnitrid- (TSN) Lage, eine Tantalnitrid- (TaN) Lage, eine Titaniumnitrid- (TiN) Lage, eine Titaniumaluminum- (TiAl) Lage, eine weitere TiN- und/oder TaN Lage, und ein Füllermetall. Einige dieser Lagen definieren die Arbeitsfunktion der jeweiligen FinFET. Weiter können sich die Metalllagen eines FinFET vom Typ p und die Metalllagen eines FinFET vom Typ n voneinander unterscheiden, sodass die Arbeitsfunktionen der Metalllagen sich für die jeweiligen FinFETs vom Typ p oder vom Typ n eignet. Das Füllermetall kann Aluminium, Kupfer oder Kobalt enthalten.
  • Als nächstes werden, wie in 15 gezeigt, harte Masken 82 gebildet. Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält die Bildung der harten Masken 82 das Ausschneiden von Ersatzgatestapeln 72 durch Ätzen zur Bildung von Ausschnitten, Füllen eines Dielektrikums in die Ausschnitte und Durchführung einer Planarisierung zum Entfernen der überschüssigen Abschnitte des Dielektrikums. Die verbleibenden Abschnitte des Dielektrikums sind harte Masken 82. Nach einigen Ausführungsformen der vorliegenden Offenbarung werden harte Masken 82 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxykarbid, Siliziumoxykohlenstoffnitrid oder dergleichen gebildet.
  • 16 illustriert die nachfolgenden Schritte zur Bildung von Kontaktsteckern. Kontaktöffnungen werden zuerst durch Ätzen in ILD 68 und CESL 66 gebildet, um Source-/Drain-Regionen 62 zu bilden. Silizidregionen 84 und Source-/Drain-Kontaktstecker 86 werden dann gebildet, um sich in ILD 68 und CESL 66 zu erstrecken. Der jeweilige Prozess ist in dem in 18 gezeigten Prozessablauf als Prozess 230 illustriert. Die oberen Kanten der Siliziumnitridlagen 36 können mit den Silizidregionen 84 oder mit den Source-/Drain-Kontaktsteckern 86 in Kontakt stehen, je nachdem, wobei sich die Silizidregionen 84 erstrecken. Alternativ können die oberen Kanten der Siliziumnitridlagen 36 mit den Source-/Drain-Regionen 62 in Kontakt stehen.
  • In einem nachfolgenden Schritt wird wie in 17A gezeigt eine Ätzstopplage 88 gebildet, gefolgt von der Bildung von ILD 90. 17A zeigt eine Querschnittsansicht von derselben Ebene, die Linie A-A in 16 enthält. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird die Ätzstopplage 88 aus SiN, SiCN, SiC, SiOCN oder einem anderen Dielektrikum gebildet. Das Bildungsverfahren kann PECVD, ALD, CVD oder dergleichen enthalten. Das Material von ILD 90 kann aus denselben Kandidatenmaterialen (und Verfahren) zur Bildung des ILD 68 gewählt werden, und die ILDs 68 und 90 können aus denselben oder anderen Dielektrika gebildet werden. Nach einigen Ausführungsformen der vorliegenden Offenbarung wird das ILD 90 unter Verwendung von PECVD, FCVD, Spin-on-Coating oder dergleichen gebildet und kann Siliziumoxid (SiO2) enthalten.
  • ILD 90 und die Ätzstopplage 88 sind geätzt, um Öffnungen zu bilden. Das Ätzen kann etwa unter Verwendung von reaktivem Ionenätzen (RIE) erfolgen. Der Gatekontaktstecker 92 und die Source-/Drain-Kontaktstecker 94 werden in den Öffnungen gebildet, um sich elektrische mit Gateelektroden 76 bzw. Source-/Drain-Kontaktsteckern 86 zu verbinden. So wird FinFET 96 gebildet.
  • 17B illustriert eine Querschnittsansicht des FinFET 96, die von einer anderen Ebene beschafft wurde, die dieselbe Ebene ist, die Linie B-B in 16 enthält. 17B illustriert die Siliziumnitridlagen 34 und 56 im Verhältnis zu anderen Merkmalen.
  • Die Ausführungsformen der vorliegenden Offenbarung haben einige vorteilhafte Merkmale. Durch Bildung von Siliziumnitridlagen wird das vorteilhafte Merkmal von Siliziumnitridlagen, die verhindern, dass Sauerstoff die Finnen erreichen und oxidieren, erreicht. Andererseits sind die Siliziumnitridlagen sehr dünn und führen daher nicht zu einem negativen Anstieg der Ableitströme. Die dünne Siliziumnitridlage und die Oxidlage bilden daher zusammen gute oxidationsresistente und lecksichere Barrieren.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren die Bildung einer Siliziumlage auf einem Wafer, die Bildung einer Oxidlage in Kontakt mit der Siliziumlage, und nach Bildung der Oxidlage das Glühen des Wafers in einer Umgebung, die Ammoniak (NH3) umfasst, um eine dielektrische Barrierelage zwischen und in Kontakt mit der Siliziumlage und der Oxidlage zu bilden. Die dielektrische Barrierelage umfasst Silizium und Stickstoff. Nach einer Ausführungsform umfasst die Bildung der dielektrischen Barrierelage das Glühen des Wafers in einer Umgebung, die Ammoniak umfasst (NH3). Nach einer Ausführungsform erfolgt das Glühen bei einer Temperatur in einem Bereich zwischen etwa 500 °C und etwa 700 °C, mit einer Glühdauer in einem Bereich zwischen etwa 20 Minuten und etwa 40 Minuten. Nach einer Ausführungsform erfolgt das Glühen bei einer Temperatur in einem Bereich zwischen etwa 900 °C und etwa 1.100 °C, mit einer Glühdauer in einem Bereich zwischen etwa 1 Millisekunde und etwa 5 Millisekunden. Nach einer Ausführungsform wird während des Glühens das Plasma abgeschaltet. Nach einer Ausführungsform umfasst die Bildung der dielektrischen Barrierelage: Lenken von Stickstoffatomen, sodass diese die Oxidlage durchdringen, wobei die Stickstoffatome durch die Siliziumlage blockiert sind. Nach einer Ausführungsform umfasst die Bildung der Siliziumlage den epitaktischen Aufbaue einer kristallinen Siliziumlage. Nach einer Ausführungsform umfasst die Bildung der Siliziumlage die Abscheidung einer Polysiliziumlage. Nach einer Ausführungsform ist die Siliziumlage im Wesentlichen frei von Germanium, und die Siliziumlage wird auf einer germaniumhaltigen Halbleiterregion gebildet. Nach einer Ausführungsform ist die Siliziumlage eine Dummygate-Elektrode und das Verfahren umfasst ferner die Entfernung der Dummygate-Elektrode zum Offenlegen der dielektrischen Barrierelage.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält ein Verfahren das Ätzen eines Halbleitersubstrats eines Wafers zur Bildung von Gräben, wobei sich ein Halbleiterstreifen zwischen den Gräben befindet; die Abscheidung einer Siliziumlage, die sich auf den Seitenwänden des Halbleiterstreifens erstreckt; die Abscheidung einer sauerstoffhaltigen dielektrischen Lage auf der Siliziumlage; das Glühen des Wafers in einer Umgebung, die Ammoniak umfasst; die Bildung von isolierenden Regionen in den Gräben; das Ausschneiden der isolierenden Regionen, wobei ein oberer Abschnitt des Halbleiterstreifens, der höher ist, als die oberen Flächen der ausgeschnittenen isolierenden Regionen eine Halbleiterfinne bilden; Bildung eines Gatestapels auf der Halbleiterfinne; und Bildung von Source-/Drain-Regionen basierend auf der Halbleiterfinne, wobei die Source-/Drain-Regionen sich auf gegenüberliegenden Seiten des Gatestapels befinden. Nach einer Ausführungsform führt das Glühen dazu, dass die dielektrische Barrierelage zwischen der Siliziumlage und der sauerstoffhaltigen dielektrischen Lage gebildet wird. Nach einer Ausführungsform erfolgt das Glühen bei einer Temperatur in einem Bereich zwischen etwa 500 °C und etwa 700 °C, mit einer Glühdauer in einem Bereich zwischen etwa 20 Minuten und etwa 40 Minuten. Nach einer Ausführungsform erfolgt das Glühen bei einer Temperatur in einem Bereich zwischen etwa 900 °C und etwa 1.100 °C, mit einer Glühdauer in einem Bereich zwischen etwa 1 Millisekunde und etwa 5 Millisekunden. In einer Ausführungsform enthält das Verfahren ferner den epitaktischen Aufbau einer germaniumhaltigen Halbleiterlage über einem Siliziumsubstrat, wobei die germaniumhaltige Halbleiterlage und das Siliziumsubstrat in Kombination das Halbleitersubstrat bilden, und die Siliziumlage gebildet ist, um einen verbleibenden Abschnitt der germaniumhaltigen Halbleiterlage in dem Halbleiterstreifen zu kontaktieren.
  • Nach einigen Ausführungsformen der vorliegenden Offenbarung enthält eine Vorrichtung ein Halbleitersubstrat; eine isolierende Region, die sich in das Halbleitersubstrat erstreckt, wobei die isolierende Region umfasst: eine dielektrische Barrierelage; und eine Oxidlage auf der dielektrischen Barrierelage; eine Halbleiterfinne, die höher vorspringt, als eine obere Fläche der dielektrischen Barrierelage; und einen Halbleiterstreifen, der durch die Halbleiterfinne überlappt wird, wobei der Halbleiterstreifen mit der dielektrischen Barrierelage in Kontakt steht. Nach eine Ausführungsform umfasst der Halbleiterstreifen: einen unteren Abschnitt, wobei der untere Abschnitt Silizium umfasst und frei ist von Germanium; und einen oberen Abschnitt, der umfasst: einen inneren Abschnitt, der aus einem germaniumhaltigen Halbleitermaterial gebildet ist; und einen äußeren Abschnitt, der aus Silizium gebildet ist, wobei der äußere Abschnitt im Wesentlichen frei von Germanium ist, und der äußere Abschnitt die dielektrische Barrierelage kontaktiert. Nach einer Ausführungsform befindet sich eine Schnittstelle zwischen dem unteren Abschnitt und dem oberen Abschnitt auf einer Zwischenebene zwischen einer oberen Fläche und einer unteren Fläche der isolierenden Region. Nach einer Ausführungsform weist die dielektrische Barrierelage eine Dicke in einem Bereich zwischen etwa 1Å und etwa 10Å auf. Nach einer Ausführungsform umfasst die dielektrische Barrierelage ferner Kohlenstoff und Sauerstoff.
  • Obiges umschreibt Merkmale mehrerer Ausführungsformen, sodass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen. Fachleuten sollte bekannt sein, dass sie die vorliegende Offenbarung leicht als Grundlage für den Entwurf oder die Modifizierung anderer Verfahren und Strukturen verwenden können, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile der hierin vorgestellten Ausführungsformen zu erreichen. Fachleute sollten außerdem verstehen, dass solche entsprechenden Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Abänderungen hieran vornehmen können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 62/691901 [0001]

Claims (20)

  1. Verfahren, umfassend Bildung einer Siliziumlage auf einem Wafer; Bildung einer Oxidlage in Kontakt mit der Siliziumlage; und nach Bildung der Oxidlage, Glühen des Wafers in einer Umgebung, die Ammoniak (NH3) umfasst, um eine dielektrische Barrierelage zwischen, und in Kontakt mit, der Siliziumlage und der Oxidlage zu bilden, wobei die dielektrische Barrierelage Silizium und Stickstoff umfasst.
  2. Verfahren nach Anspruch 1, ferner nach dem Glühen, das Entfernen eines Abschnitts der Siliziumlage umfassend.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Glühen bei einer Temperatur in einem Bereich zwischen etwa 500 °C und etwa 700 °C, mit einer Glühdauer in einem Bereich zwischen etwa 20 Minuten und etwa 40 Minuten, erfolgt.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Glühen bei einer Temperatur in einem Bereich zwischen etwa 900 °C und etwa 1.100 °C, mit einer Glühdauer in einem Bereich zwischen etwa 1 Millisekunde und etwa 5 Millisekunden, erfolgt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Glühen in einer plasmafreien Umgebung erfolgt.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Bildung der dielektrischen Barrierelage umfasst: Lenkung von Stickstoffatomen zum Durchdringen der Oxidlage, wobei die Stickstoffatome durch die Siliziumlage blockiert werden.
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Bildung der Siliziumlage den epitaktischen Aufbau einer kristallinen Siliziumlage oder die Abscheidung einer Polysiliziumlage umfasst.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die dielektrische Barrierelage eine Spitzenstickstoffkonzentration zwischen der Siliziumlage und der Oxidlage enthält, und atomische Prozentsätze des Stickstoffs schrittweise von einem mittleren Abschnitt der dielektrischen Barrierelage aus zur Siliziumlage hin zurückgehen, und atomische Prozentsätze von Stickstoff schrittweise von dem mittleren Abschnitt der dielektrischen Barrierelage aus zur Oxidlage hin zurückgehen.
  9. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Siliziumlage im Wesentlichen frei von Germanium ist, und die Siliziumlage auf einer germaniumhaltigen Halbleiterregion gebildet wird.
  10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die Siliziumlage eine Dummygate-Elektrode ist und das Verfahren ferner die Entfernung der Dummygate-Elektrode zum Offenlegen der dielektrischen Barrierelage umfasst.
  11. Verfahren, umfassend: Ätzung eines Halbleitersubstrats eines Wafers zur Bildung von Gräben, wobei sich ein Halbleiterstreifen zwischen den Gräben befindet; Abscheidung einer Siliziumlage, die sich auf Seitenwänden des Halbleiterstreifens erstreckt; Abscheidung einer sauerstoffhaltigen dielektrischen Lage auf der Siliziumlage; Glühen des Wafers in einer Umgebung, die Ammoniak umfasst; Bildung von isolierenden Regionen in den Gräben; Ausschneiden der isolierenden Regionen, wobei ein oberer Abschnitt des Halbleiterstreifens, der höher ist, als die oberen Flächen der ausgeschnittenen isolierten Regionen eine Halbleiterfinne bilden; Bildung eines Gatestapels auf der Halbleiterfinne; und Bildung von Source-/Drain-Regionen basierend auf der Halbleiterfinne, wobei sich die Source-/Drain-Regionen auf gegenüberliegenden Seiten des Gatestapels befinden.
  12. Verfahren nach Anspruch 11, wobei das Glühen dazu führt, dass die dielektrische Barrierelage zwischen der Siliziumlage und der sauerstoffhaltigen dielektrischen Lage gebildet wird.
  13. Verfahren nach Anspruch 11 oder 12, wobei das Glühen bei einer Temperatur in einem Bereich zwischen etwa 500 °C und etwa 700 °C, mit einer Glühdauer in einem Bereich zwischen etwa 20 Minuten und etwa 40 Minuten, erfolgt.
  14. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 13, wobei das Glühen bei einer Temperatur in einem Bereich zwischen etwa 900 °C und etwa 1.100 °C, mit einer Glühdauer in einem Bereich zwischen etwa 1 Millisekunde und etwa 5 Millisekunden, erfolgt.
  15. Verfahren nach einem der vorhergehenden Ansprüche 11 bis 14, ferner umfassend den epitaktischen Aufbau einer germaniumhaltigen Halbleiterlage über einem Siliziumsubstrat, wobei die germaniumhaltige Halbleiterlage und das Siliziumsubstrat in Kombination das Halbleitersubstrat bilden, und die Siliziumlage gebildet ist, um einen verbleibenden Abschnitt der germaniumhaltigen Halbleiterlage in dem Halbleiterstreifen zu kontaktieren.
  16. Vorrichtung, umfassend: ein Halbleitersubstrat; eine isolierende Region, die sich in das Halbleitersubstrat erstreckt, wobei die isolierende Region umfasst: eine dielektrische Barrierelage, die Silizium und Stickstoff umfasst; und eine Oxidlage auf der dielektrischen Barrierelage; eine Halbleiterfinne, die höher vorspringt, als eine obere Fläche der dielektrischen Barrierelage; und einen Halbleiterstreifen, der durch die Halbleiterfinne überlappt wird, wobei der Halbleiterstreifen mit der dielektrischen Barrierelage in Kontakt steht.
  17. Vorrichtung nach Anspruch 16, wobei der Halbleiterstreifen umfasst: einen unteren Abschnitt, wobei der untere Abschnitt Silizium umfasst und frei von Germanium ist; und einen oberen Abschnitt, umfassend: einen inneren Abschnitt, der aus germaniumhaltigem Halbleitermaterial gebildet ist; und einen äußeren Abschnitt, der aus Silizium gebildet ist, wobei der äußere Abschnitt im Wesentlichen frei von Germanium ist, und der äußere Abschnitt die dielektrische Barrierelage kontaktiert.
  18. Vorrichtung nach Anspruch 17, wobei sich eine Schnittstelle zwischen dem unteren Abschnitt und dem oberen Abschnitt auf einer Zwischenebene zwischen einer oberen Fläche und einer unteren Fläche der isolierenden Region befindet.
  19. Vorrichtung nach einem der vorhergehenden Ansprüche 16 bis 18, wobei die dielektrische Barrierelage eine Dicke in einem Bereich zwischen etwa 1Å und etwa 10Å aufweist.
  20. Vorrichtung nach einem der vorhergehenden Ansprüche 16 bis 19, wobei die dielektrische Barrierelage ferner Kohlenstoff und Sauerstoff umfasst.
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