DE102017128577A1 - Ätzprofilsteuerung von polysiliziumstrukturen von halbleitervorrichtungen - Google Patents

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    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

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Abstract

Ein Verfahren zum Bilden von ersten und zweiten Finnen-Feldeffekttransistoren (finFETs) auf einem Substrat umfasst das Bilden erster und zweiter Finnenstrukturen entsprechend der ersten und zweiten finFETs auf dem Substrat und das Bilden erster und zweiter Oxidregionen mit ersten und zweiten Dicken entsprechend auf oberen Flächen der ersten und zweiten Finnenstrukturen. Das Verfahren umfasst ferner das Bilden dritter und vierter Oxidregionen mit dritten und vierten Dicken entsprechend auf Seitenwänden auf den ersten und zweiten Finnenstrukturen. Die ersten und zweiten Dicken sind entsprechend größer als die dritten und vierten Dicken. Das Verfahren umfasst ferner das Bilden einer ersten Polysiliziumstruktur auf den ersten und dritten Oxidregionen und das Bilden einer zweiten Polysiliziumstruktur auf den zweiten und vierten Oxidregionen. Das Verfahren umfasst zudem das Bilden von ersten und zweiten Source/Drain-Regionen entsprechend auf ersten und zweiten ausgesparten Abschnitten der ersten und zweiten Finnenstrukturen und das Ersetzen der ersten und zweiten Polysiliziumstrukturen entsprechend mit ersten und zweiten Gatestrukturen.

Description

  • Diese Anmeldung beansprucht die Priorität der einstweiligen US-Patentanmeldung Nr. 62/552,241 , mit dem Titel „Etch Profile Control of Polysilicon Structures of Semiconductor Devices“, eingereicht am 30. August 2017, die hierin durch Bezugnahme vollständig aufgenommen wird.
  • ALLGEMEINER STAND DER TECHNIK
  • Mit Fortschritten in der Halbleitertechnologie gab es eine steigende Nachfrage nach höherer Speicherkapazität, schnelleren Verarbeitungssystemen, höherer Leistung und geringeren Kosten. Um diesen Anforderungen gerecht zu werden, fährt die Halbleiterindustrie fort, die Abmessungen von Halbleitervorrichtungen, wie Metalloxidhalbleiter-Feldeffekttransistoren (MOSFETs), die planare MOSFETs und Finnen-Feldeffekttransistoren (finFETs) umfassen, zu verkleinern. Ein derartiges Verkleinern hat die Komplexität von Halbleiterherstellungsprozessen vergrößert.
  • Figurenliste
  • Aspekte dieser Offenbarung werden aus der folgenden ausführlichen Beschreibung am besten verstanden, wenn sie mit den begleitenden Figuren gelesen werden. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstäblich gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale zur Übersichtlichkeit der Erörterung willkürlich vergrößert oder verkleinert sein.
    • Die 1A-1B sind isometrische Ansichten von Finnen-Feldeffekttransistoren (finFETs) gemäß einigen Ausführungsformen.
    • Die 2A-2B sind Querschnittansichten von finFETs gemäß einigen Ausführungsformen.
    • 3 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von finFETs gemäß einigen Ausführungsformen.
    • Die 4A-11A und 4B-11B sind isometrische Ansichten von finFETs bei verschiedenen Stufen ihres Fertigungsprozesses gemäß einigen Ausführungsformen.
    • Die 12A-12B sind Querschnittansichten von finFETs gemäß einigen Ausführungsformen.
    • 13 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von finFETs gemäß einigen Ausführungsformen.
    • Die 14A-19A und 14B-19B sind isometrische Ansichten von finFETs bei verschiedenen Stufen ihres Fertigungsprozesses gemäß einigen Ausführungsformen.
  • Veranschaulichende Ausführungsformen werden jetzt unter Bezugnahme auf die begleitenden Zeichnungen beschrieben. In den Zeichnungen geben gleiche Bezugsnummern im Allgemeinen identische, funktionell ähnliche und/oder strukturell ähnliche Elemente an.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele bereit, um unterschiedliche Merkmale des bereitgestellten Gegenstandes zu implementieren. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht begrenzen. Beispielsweise kann die Bildung eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und zweiten Merkmalen gebildet sein können, sodass die ersten und zweiten Merkmale nicht in direktem Kontakt sein können. Wie hierin verwendet bedeutet die Bildung eines ersten Merkmals auf einem zweiten Merkmal, dass das erste Merkmal in direktem Kontakt mit dem zweiten Merkmal gebildet wird. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hier verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Die Finnen können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen unter Verwendung eines oder mehrerer Fotolithographieprozesse einschließlich Doppelstrukturierungs- oder Mehrstrukturierungsprozessen strukturiert werden. Generell kombinieren Doppelstrukturierungs- oder Mehrstrukturierungsprozesse Fotolithografie- und Selbstausrichtungsprozesse, was ermöglicht, Strukturen herzustellen, die beispielsweise Teilungen aufweisen, die kleiner sind als das, was anderweitig unter Verwendung eines einzelnen direkten Fotolithographieprozesses erreichbar ist. Bei einigen Ausführungsformen wird beispielsweise eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithographieprozesses strukturiert. Abstandselemente werden entlang der strukturierten Opferschicht unter Verwendung eines Selbstausrichtungsprozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandselemente können dann verwendet werden, um die Finnen zu strukturieren.
  • Es ist zu beachten, dass Bezugnahmen in der Beschreibung auf „eine Ausführungsform“, „eine beispielhafte Ausführungsform“, „beispielhaft“ darauf hinweisen, dass die beschriebene Ausführungsform ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft umfassen kann, aber dass nicht unbedingt jede Ausführungsform das besondere Merkmal, die besondere Struktur oder die bestimmte Eigenschaft umfassen muss. Außerdem beziehen sich solche Ausdrücke nicht unbedingt auf die gleiche Ausführungsform. Wenn ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft im Zusammenhang mit einer Ausführungsform beschrieben ist, wäre dies Teil der Kenntnis eines Fachmanns, ein solches Merkmal, eine solche Struktur oder Eigenschaft im Zusammenhang mit anderen Ausführungsformen zu bewirken, unabhängig davon, ob dies ausführlich beschrieben ist oder nicht.
  • Es versteht sich, dass die Ausdrucksweise oder Terminologie hierin zum Zweck der Beschreibung und nicht zur Begrenzung dient, sodass die Terminologie oder Ausdrucksweise der vorhandenen Beschreibung durch einen Fachmann auf dem Gebiet bzw. den Gebieten angesichts der Lehren hierin zu interpretieren ist.
  • Wie hierin verwendetbezeichnet der Begriff „Selektivität“ das Verhältnis der Ätzgeschwindigkeiten von zwei Materialien unter den gleichen Ätzbedingungen.
  • Wie hierin verwendet, gibt der Begriff „ungefähr“ den Wert einer gegebenen Quantität an, die basierend auf einem speziellen Technologieknoten, der mit der betreffenden Halbleitervorrichtung in Zusammenhang steht, variieren kann. Basierend auf dem speziellen Technologieknoten kann der Begriff „ungefähr“ einen Wert einer gegebenen Quantität angeben, die innerhalb von beispielsweise 10 bis 30 % des Wertes (z. B. ±10 %, ±20 % oder ±30 % des Wertes) variiert.
  • Wie hierin verwendet gibt der Begriff „im Wesentlichen“ an, dass der Wert einer gegebenen Quantität um ±5 % des Wertes variiert.
  • Wie hierin verwendet beschreibt der Begriff „Substrat“ ein Material, auf das anschließend Materialschichten hinzugefügt werden. Das Substrat selbst kann strukturiert sein. Oben auf das Substrat hinzugefügte Materialien können strukturiert werden oder können unstrukturiert bleiben. Des Weiteren kann das Substrat eine Vielzahl von Halbleitermaterialien wie z. B. Silizium, Germanium, Galliumarsenid, Indiumphosphid usw. sein. Alternativ kann das Substrat aus einem elektrisch nicht leitenden Material wie z. B. ein Glas- oder Saphirwafer hergestellt sein.
  • Wie hierin verwendet bezeichnet der Begriff „High-k“ eine hohe Dielektrizitätskonstante. Auf dem Gebiet von Halbleitervorrichtungsstrukturen und Herstellungsverfahren bezeichnet High-k eine Dielektrizitätskonstante, die größer ist als die Dielektrizitätskonstante von SiO2 (z. B. größer als 3,9).
  • Wie hierin verwendet bezeichnet der Begriff „Low-k“ eine kleine Dielektrizitätskonstante. Auf dem Gebiet von Halbleitervorrichtungsstrukturen und Herstellungsverfahren bezeichnet Low-k eine Dielektrizitätskonstante, die kleiner ist als die Dielektrizitätskonstante von SiO2 (z. B. kleiner als 3,9).
  • Wie hierin verwendet definiert der Begriff „Typ p“ eine Struktur, Schicht und/oder Region als mit p-Dotierstoffen, wie z. B. Bor, dotiert.
  • Wie hierin verwendet definiert der Begriff „Typ n“ eine Struktur, Schicht und/oder Region als mit n-Dotierstoffen, wie z. B. Phosphor, dotiert.
  • Wie hierin verwendet, bedeutet der Begriff „vertikal“ nominell senkrecht zur Fläche eines Substrats.
  • Wie hierin verwendet bezeichnet der Begriff „kritische Abmessung“ die Größe der kleinsten Merkmalsgröße (z. B. Linienbreite) von einem finFET und/oder einem Element einer integrierten Schaltung.
  • Diese Offenbarung stellt beispielhafte Verfahren zum Verbessern von Ätzprofilen von Polysiliziumstrukturen von Eingang-/Ausgangs- (IO) -Vorrichtungen (z. B. IO-finFETs) und/oder Nicht-IO-Vorrichtungen (z. B. Nicht-IO-finFETs) von integrierten Schaltungen bereit. Die Polysiliziumstrukturen können innerhalb von Räumen mit hohem Seitenverhältnis (z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen angrenzenden Finnenstrukturen der IO- und/oder Nicht-IO-Vorrichtungen hergestellt sein. Die beispielhaften Verfahren können schützende Regionen auf den Finnenstrukturen bilden, um die verbesserten Ätzprofile der Polysiliziumstrukturen ohne wesentlichen Schaden an den Finnenstrukturen zu erlangen. Das Verbessern der Ätzprofile der Polysiliziumstrukturen kann dabei unterstützen, das anschließende Bilden von Gatestrukturen (z. B. Austauschmetallgatestrukturen) von den IO- und/oder Nicht-IO-Vorrichtungen zu verbessern und daher dabei zu unterstützen, die Leistung und Zuverlässigkeit der IO- und/oder Nicht-IO-Vorrichtungen zu verbessern.
  • Die beispielhaften Verfahren können auch dabei unterstützen, im Wesentlichen Polysiliziumrückstände in den Räumen mit hohem Seitenverhältnis zwischen den angrenzenden Finnenstrukturen der IO- und/oder Nicht-IO-Vorrichtungen während des Bildens der Polysiliziumstrukturen zu reduzieren oder zu eliminieren. Die wesentliche Reduzierung oder Eliminierung des Polysiliziumrückstandes kann dabei unterstützen, im Wesentlichen Stromverlust zwischen anschließend gebildeten Source/Drain- (S/D) -Regionen und Gatestrukturen der IO- und Nicht-IO-Vorrichtungen zu reduzieren oder zu eliminieren und daher dabei zu unterstützen, die Leistung und Zuverlässigkeit der IO- und/oder Nicht-IO-Vorrichtungen zu verbessern.
  • Die IO-Vorrichtungen können Teile von peripheren Schaltungen (z. B. IO-Schaltungen) sein, die in Umfangsregionen (die auch als „IO-Regionen“ oder „Hochspannungsregionen“ bezeichnet werden können) der integrierten Schaltung (IC) gebildet sind. Im Gegensatz dazu können die Nicht-IO-Vorrichtungen Teile von Kernschaltungen sein (die auch als „Logikschaltungen“ oder „Speicherschaltungen“ bezeichnet sein können), die in Kernregionen (welche auch als „Logikregionen“ oder „Speicherregionen“ bezeichnet sein können) der IC gebildet sind. Die IO-Vorrichtungen können konfiguriert sein, die Ein-/Ausgangsspannungen/-ströme der IC zu behandeln und einen größeren Betrag an Spannungs- oder Stromschwankung zu tolerieren als die Nicht-IO-Vorrichtungen. Bei einigen Ausführungsformen werden die Nicht-IO-Vorrichtungen als Kernvorrichtungen, Logikvorrichtungen und/oder Speichervorrichtungen bezeichnet, die nicht konfiguriert sind, die Ein-/Ausgangs-Spannungen/Ströme direkt zu behandeln. Bei einigen Ausführungsformen umfassen die Nicht-IO-Vorrichtungen Logikgatter, wie z. B. NAND, NOR, INVERTER oder eine Kombination davon. Bei einigen Ausführungsformen umfassen die Nicht-IO-Vorrichtungen eine Speichervorrichtung wie z. B. eine statischer RAM-Speicher- (SRAM) -Vorrichtung.
  • Die 1A und 1B sind entsprechend isometrische Ansichten eines IO-finFET 100A und eines Nicht-IO-finFET 100B gemäß einiger Ausführungsformen. Die nachfolgende Beschreibung von Elementen in 1A findet auf Elemente mit den gleichen Anmerkungen in 1B Anwendung, sofern nicht anders angegeben. Es ist zu beachten, dass die Ansichten der finFETs 100A und 100B in den entsprechenden 1A und 1B für Veranschaulichungszwecke gezeigt sind und nicht maßstäblich gezeichnet sein können.
  • Bei einigen Ausführungsformen findet die vorstehende Beschreibung von IO- und Nicht-IO-Vorrichtungen auf die IO- und Nicht-IO-finFETs 100A und 100B entsprechend Anwendung, sofern nicht anders angegeben. Die IO- und Nicht-IO-finFETs 100A und 100B können Teil einer gleichen integrierten Schaltung (IC) (nicht gezeigt) sein und können auf entsprechenden Substraten 102A und 102B gebildet sein, die Teil eines gleichen Substrats sind, obwohl sie in den entsprechenden 1A und 1B der Einfachheit halber separat veranschaulicht sind. Bei einigen Ausführungsformen können die IO- und Nicht-IO-finFETs 100A und 100B entsprechend die flachen Grabenisolation- (STI) -Regionen 104A und 104B, die Finnenstrukturen 106A und 106B, Source/Drain- (S/D) -Regionen 108A und 108B, die Gatestrukturen 110A und 110B, Abstandselemente 120A und 120B, Ätzstoppschichten (ESLs) 122A und 122B und die Zwischenschichtdielektrikum- (ILD) -Schichten 124A und 124B umfassen. Bei einigen Ausführungsformen können die IO- und Nicht-IO-finFETs 100A und 100B entweder n-finFETs oder p-finFETs sein. Bei einigen Ausführungsformen können die IO- und Nicht-IO-finFETs 100A und 100B entsprechend n- und p-finFETs oder p- und n-finFETs sein.
  • Obwohl die 1A und 1B IO- und Nicht-finFETs 100A und 100B zeigen, von denen jeder die entsprechenden zwei Finnenstrukturen 106A und 106B aufweisen, können die IO- und Nicht-finFETs 100A und 100B jeweils eine oder mehrere Finnenstrukturen ähnlich den entsprechenden Finnenstrukturen 106A und 106B aufweisen. Bei einigen Ausführungsformen kann sich der Abstand zwischen den Finnenstrukturen 106A vom Abstand zwischen den Finnenstrukturen 106B unterscheiden. Bei einigen Ausführungsformen kann die IC ein oder mehrere IO- und Nicht-IO-finFETs ähnlich den entsprechenden IO- und Nicht-finFETs 100A und 100B aufweisen.
  • Die Substrate 102A und 102B können jeweils physikalisches Material sein, auf dem entsprechend IO- und Nicht-finFETs 100A und 100B gebildet sind. Die Substrate 102A und 102B können jeweils ein Halbleitermaterial wie z. B., aber nicht beschränkt auf, Silizium sein. Bei einigen Ausführungsformen umfasst jedes der Substrate 102A und 102B ein kristallines Siliziumsubstrat (z. B. Wafer). Bei einigen Ausführungsformen umfasst das Substrat 102 (i) einen Elementhalbleiter wie Germanium; (ii) einen Verbindungshalbleiter einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; (iii) einen Legierungshalbleiter einschließlich Siliziumgermaniumcarbid, Siliziumgermanium, Galliumarsenphosphid, Galliumindiumphosphid, Galliumindiumarsenid, Galliumindiumarsenphosphid, Aluminiumindiumarsenid und/oder Aluminiumgalliumarsenid; oder (iv) eine Kombination davon. Ferner können die Substrate 102A und 102B jeweils abhängig von Designanforderungen (z. B. p-Substrat oder n-Substrat) dotiert sein. Bei einigen Ausführungsformen können die Substrate 102A und 102B jeweils mit p-Dotierstoffen (z. B. Bor, Indium, Aluminium oder Gallium) oder n-Dotierstoffen (z. B. Phosphor oder Arsen) dotiert sein. Bei einigen Ausführungsformen können die Substrate 102A und 102B zueinander Dotierstoffe des entgegengesetzten Typs aufweisen.
  • Die STI-Regionen 104A und 104B stellen eine Potenzialtrennung an die IO- und Nicht-finFETs 100A und 100B zueinander und zu angrenzenden aktiven und passiven Elementen (nicht hierin veranschaulicht), die in die Substrate 102A und 102B integriert oder darauf abgeschieden sind, bereit. Die STI-Regionen 104A und 104B können jeweils aus einem Dielektrikum hergestellt werden. Bei einigen Ausführungsformen können die STI-Regionen 104A und 104B jeweils Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertes Silikatglas (FSG), ein Low-k-Dielektrikum und/oder ein anderes geeignetes Isoliermaterial umfassen. Bei einigen Ausführungsformen können die STI-Regionen 104A und 104B jeweils eine mehrschichtige Struktur umfassen. Bei einigen Ausführungsformen können die STI-Regionen 104A und 104B während der Herstellung der IO- und Nicht-IO-finFETs 100A und 100B im Wesentlichen gleichzeitig gebildet werden.
  • Die Finnenstrukturen 106A und 106B verlaufen entlang einer Y-Achse und durch entsprechende Gatestrukturen 110A und 110B. die Abschnitte der Finnenstrukturen 106A und 106B, die sich über entsprechenden STI-Regionen 104A und 104B erstrecken, können von entsprechenden Gatestrukturen 110A und 110B umhüllt sein (nicht gezeigt in den 1A und 1B; gezeigt in den 2A und 2B). Bei einigen Ausführungsformen können die Finnenstrukturen 106A und 106B jeweils Material ähnlich den Substraten 102A und 102B umfassen. Bei einigen Ausführungsformen können die Finnenstrukturen 106A und 106B jeweils aus einem fotolithografischen Strukturieren und einem Ätzen von den entsprechenden Substraten 102A und 102B gebildet werden. Basierend auf der Offenbarung hierin, ist zu beachten, dass andere Materialien für die Finnenstrukturen 106A und 106B sich innerhalb des Umfangs und Sinns dieser Offenbarung befinden. Bei einigen Ausführungsformen können die Finnenstrukturen 106A und 106B während der Herstellung der IO- und Nicht-IO-finFETs 100A und 100B im Wesentlichen gleichzeitig gebildet werden.
  • Die Finnenstrukturen 106A und 106B und die S/D-Regionen 108A und 108B sind Strom führende Strukturen für die entsprechenden IO- und Nicht-IO-finFETs 100A und 100B. Kanalregionen (nicht gezeigt) der IO- und Nicht-IO-finFETs 100A und 100B können in Abschnitten ihrer entsprechenden Finnenstrukturen 106A und 106B gebildet werden, die unter entsprechenden Gatestrukturen 110A und 110B liegen. Die S/D-Regionen 108A und 108B können jeweils aus der oberen Fläche von entsprechenden Finnenstrukturen 106A und 106B epitaktisch gebildet werden, nachdem ein Rückätzprozess an Abschnitten der Finnenstrukturen 106A und 106B ausgeführt wurde, die nicht unter entsprechenden Gatestrukturen 110 und 110A liegen. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B im Wesentlichen gleichzeitig während der Herstellung der IO- und Nicht-IO-finFETs 100A und 100B gebildet werden. Die S/D-Regionen 108A und 108B bilden entsprechende Grenzflächen 109A und 109B mit den Finnenstrukturen 106A und 106B. Bei einigen Ausführungsformen sind die Grenzflächen 109A und 109B auf der gleichen Ebene wie obere Flächen der STI-Regionen 104A und/oder 104B. Bei einigen Ausführungsformen sind die Grenzflächen 109A und 109B unter den Ebenen der oberen Fläche der STI-Regionen 104A und/oder 104B.
  • Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B wie gezeigt in den 1A und 1B entsprechend unverschmolzen sein. Alternativ zu den S/D-Regionen 108A und 108B können die IO- und Nicht-finFETs 100A und 100B eine verschmolzene epitaktische S/D-Region (nicht gezeigt) auf den Finnenstrukturen 106A und 106B aufweisen. Die S/D-Regionen 108A und 108B können jeweils ein epitaktisch gewachsenes Halbleitermaterial umfassen. Bei einigen Ausführungsformen ist das epitaktisch gewachsene Halbleitermaterial das gleiche Material wie das Material der Substrate 102A und/oder 102B. Bei einigen Ausführungsformen umfasst das epitaktisch gewachsene Halbleitermaterial ein von dem Material der Substrate 102A und/oder 102B verschiedenes Material. Das epitaktisch gewachsene Halbleitermaterial kann umfassen: (i) ein Halbleitermaterial, wie z. B. Germanium oder Silizium; (ii) ein Verbindungshalbleitermaterial, wie z. B. Galliumarsenid und/oder Aluminiumgalliumarsenid; oder (iii) eine Halbleiterlegierung, wie z. B. Siliziumgermanium und/oder Galliumarsenidphosphid. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B entsprechende Höhen H1 und H2 im Bereich von ungefähr 15 nm bis zu ungefähr 25 nm aufweisen. Bei einigen Ausführungsformen können die Höhen H1 und H2 gleich oder verschieden sein.
  • Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B durch (i) chemische Gasphasenabscheidung (CVD), wie z. B. durch Niederdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), Höchstvakuum-CVD (UHVCVD), reduzierter Druck-CVD (RPCVD) oder jede geeignete CVD; (ii) Molekularstrahlepitaxie- (MBE) -Prozesse; (iii) jeden geeigneten epitaktischen Prozess; oder (iv) eine Kombination davon gewachsen werden. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B durch einen Prozess des epitaktischen Abscheidens/Teilätzens gewachsen werden, der den Prozess des epitaktischen Abscheidens/Teilätzens mindestens einmal wiederholt. Ein solcher wiederholter Abscheiden/Teilätzen-Prozess wird auch „zyklischer Abscheiden-Ätzen- (CDE) -Prozess“ genannt. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B durch selektives epitaktisches Aufwachsen (SEG) gewachsen werden, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum des Halbleitermaterials auf den freiliegenden Flächen der Finnenstrukturen 106A und 106B, aber nicht auf Isoliermaterial (z. B. Dielektrikum der STI-Regionen 104A und 104B) zu fördern.
  • Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B Typ p oder n sein. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B eine entgegengesetzte Dotierungsart zueinander aufweisen. Bei einigen Ausführungsformen können die p-S/D-Regionen 108A und 108B SiGe umfassen und während eines Aufwachsprozesses unter Verwendung von p-Dotierstoffen wie z. B. Bor, Indium oder Gallium in situ dotiert werden. Für das In-Situ-p-Dotieren können p-Dotierungsvorläufer wie z. B., aber nicht beschränkt auf, Diboran (B2H6), Bortrifluorid (BF3) und/oder andere p-Dotierungsvorläufer verwendet werden.
  • Bei einigen Ausführungsformen kann jede der p-S/D-Regionen 108A und 108B mehrere Teilregionen (nicht gezeigt) aufweisen, die SiGe umfassen und sich voneinander basierend auf beispielsweise der Dotierungskonzentration, den Aufwachsprozessbedingungen und/oder der relativen Konzentration von Ge in Bezug auf Si unterscheiden können. Bei einigen Ausführungsformen kann jede der Teilregionen Dicken aufweisen, die sich ähnlich sind oder sich voneinander unterscheiden, und die Dicken können von ungefähr 0,5 nm bis zu ungefähr 5 nm reichen. Bei einigen Ausführungsformen kann der Atomprozentsatz von Ge in Teilregionen, die den Grenzflächen 109A und 109B am nahesten sind, kleiner sein als der Atomprozentsatz von Ge in Teilregionen, die von den Grenzflächen 109A und 109B am weitesten entfernt sind. Bei einigen Ausführungsformen können die Teilregionen, die den Grenzflächen 109A und 109B am nahesten sind, Ge in einem Bereich von ungefähr 15 Atomprozent bis zu ungefähr 35 Atomprozent umfassen, während die Teilregionen, die von den Grenzflächen 109A und 109B am weitesten entfernt sind, Ge in einem Bereich von ungefähr 25 Atomprozent bis zu ungefähr 50 Atomprozent umfassen können, wobei jegliche verbleibende Atomprozent in den Teilregionen Si sind.
  • Die mehreren Teilregionen der S/D-p-Regionen 108A und 108B können unter einem Druck von ungefähr 10 Torr bis zu ungefähr 300 Torr und bei einer Temperatur von ungefähr 500 °C bis zu ungefähr 700 °C unter Verwendung von Reaktionsgasen wie HCL als ein Ätzmittel, GeH4 als Ge-Vorläufer, Dichlorsilan (DCS) und/oder SiH4 als Si-Vorläufer, B2H6 als B-Dotierstoff-Vorläufer, H2 und/oder N2 epitaktisch gewachsen werden. Um eine unterschiedliche Konzentration von Ge in den mehreren Teilregionen zu erreichen, wird das Verhältnis eines Volumenstroms von Ge zu Si-Vorläufern während deren entsprechendem Wachstumsprozess gemäß einiger Ausführungsformen variiert. Ein Ge-zu-Si-Vorläufer-Volumenstrom-Verhältnis in einem Bereich von ungefähr 9 bis zu ungefähr 25 kann beispielsweise während des epitaktischen Aufwachsens der Teilregionen verwendet werden, die sich am nahesten an den Grenzflächen 109 befinden, während ein Ge-zu-Si-Vorläufer-Volumenstrom-Verhältnis von kleiner als ungefähr 6 während des epitaktischen Aufwachsens der Teilregionen, die von den Grenzflächen 109A und 109B am Weitesten entfernt sind, verwendet werden kann.
  • Die mehreren Teilregionen der S/D-p-Regionen 108A und 108B können gemäß einiger Ausführungsformen eine variierende p-Dotierstoff-Konzentration zueinander aufweisen. Beispielsweise können die Teilregionen, die den Grenzflächen 109A und 109B am nahesten sind, undotiert sein oder eine Dotierkonzentration von kleiner (z. B. eine Dotierkonzentration kleiner als ungefähr 8×1020 Atome/cm3) als die Dotierkonzentrationen (z. B. eine Dotierkonzentration in einem Bereich von ungefähr 1×1020 bis zu ungefähr 3×1022 Atome/cm3) von den Teilregionen, die von den Grenzflächen 109A und 109B am weitesten entfernt sind, aufweisen.
  • Bei einigen Ausführungsformen können die n-S/D-Regionen 108A und 108B jeweils Si umfassen und während eines Aufwachsprozesses unter Verwendung von n-Dotierstoffen, wie z. B. Phosphor oder Arsen, in situ dotiert werden. Für das In-situ-n-Dotieren können n-Dotierungsvorläufer, wie z. B., aber nicht beschränkt auf, Phosphin (PH3), Arsin (AsH3) und/oder andere n-Dotierungsvorläufer verwendet werden. Bei einigen Ausführungsformen kann jede der n-S/D-Regionen 108A und 108B mehrere n-Teilregionen aufweisen. Abgesehen von der Art der Dotierstoffe können die mehreren n-Teilregionen den mehreren p-Teilregionen in der Dicke, der relativen Ge-Konzentration in Bezug auf Si, der Dotierkonzentration und/oder den Aufwachsprozessbedingungen ähnlich sein.
  • Basierend auf der Offenbarung hierin ist zu beachten, dass andere Materialien, Dicken, Ge-Konzentrationen und Dotierkonzentrationen für die mehreren n- und/oder p-Teilregionen sich innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Die Gatestruktur 110A von IO-finFET 100A umfasst eine IO-Oxidschicht 114A, eine Dielektrikumschicht 116A und eine Gateelektrode 118A. Bei einigen Ausführungsformen kann die IO-Oxidschicht 114A eine Dicke 114At im Bereich von ungefähr 1 nm bis zu ungefähr 3 nm aufweisen und die Dielektrikumschicht 116A kann eine Dicke 116A im Bereich von ungefähr 1 nm bis zu ungefähr 5 nm aufweisen. Bei einigen Ausführungsformen können die IO-Oxidschicht 114A und die Dielektrikumschicht 116A kombiniert die Gatedielektrikumschicht von IO-finFET 100A bilden. Bei einigen Ausführungsformen kann sich die IO-Oxidschicht 114A entlang einer Y-Achse auf eine Weise erstrecken, sodass ein Abschnitt des IO-Oxids 114A unter und in Kontakt mit der Dielektrikumschicht 116A sein kann und ein anderer Abschnitt des IO-Oxids 114 unter und in Kontakt mit den Abstandselementen 120A sein kann, wie es in 1A gezeigt ist.
  • Im Gegensatz zu Gatestruktur 110A kann die Gatestruktur 110B von Nicht-IO-finFET 100B die Dielektrikumschicht 116B und die Gateelektrode 118B umfassen und jede IO-Oxidschicht ausschließen. Bei einigen Ausführungsformen kann die Dielektrikumschicht 116B eine Dicke 116A im Bereich von ungefähr 1 nm bis zu ungefähr 5 nm aufweisen. Bei einigen Ausführungsformen kann die Dielektrikumschicht 116A ohne jede zusätzliche IO-Oxidschicht, wie die IO-Oxidschicht 114A, die Gatedielektrikumschicht von Nicht-IO-finFET 100B bilden. Bei einigen Ausführungsformen kann die Gatedielektrikumschicht von IO-finFET 100A dicker sein als die Gatedielektrikumschicht von Nicht-IO-finFET 100B. Die dickere Gatedielektrikumschicht von IO-finFET 100A kann verglichen mit der Kernschaltung der IC dabei unterstützen, eine höhere Spannung/einen höheren Strom zu behandeln, die bzw. der an der Peripherie und/oder der IO-Schaltung der IC mit den IO- und Nicht-IO-finFETs 100A und 100B angelegt wird.
  • Bei einigen Ausführungsformen umfasst der Nicht-IO-finFET 100B keine Oxidschichten 114B unter der Gatestruktur 110B, kann aber Oxidschichten 114B unter den Abstandselementen 120B wie gezeigt in 1B umfassen. Bei einigen Ausführungsformen kann die Oxidschicht 114B eine vertikale Dicke im Bereich von ungefähr 1 nm bis zu ungefähr 3 aufweisen.
  • Bei einigen Ausführungsformen können die Dielektrikumschichten 116A und 116B und die Gateelektroden 118A und 118B im Wesentlichen gleichzeitig durch einen Gateaustauschprozess während der Herstellung der IO- und Nicht-IO-finFETs 100A und 100B gebildet werden. Die Gatestrukturen 110A und 110B können die entsprechenden horizontalen Dimensionen entlang einer Y-Achse (z. B. Gatelängen) Lg1 und Lg2 aufweisen, die gemäß einiger Ausführungsformen von ungefähr 5 nm bis zu ungefähr 50 nm reichen. Bei einigen Ausführungsformen können die Gateelektroden 118A und 118B horizontale Dimensionen aufweisen (z. B. entlang Gatelängen), die zueinander gleich oder unterschiedlich sind.
  • Bei einigen Ausführungsformen können die Dielektrikumschichten 116A und 116B jeweils Siliziumoxid umfassen und durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet sein. Bei einigen Ausführungsformen können die Dielektrikumschichten 116A und 116B jeweils (i) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxinitrid, (ii) ein High-k-Dielektrikum wie z. B. Hafniumoxid (HfO2), Titanoxid (TiO2), Hafniumzirkonoxid (HfZrO), Tantaloxid (Ta2O3), Hafniumsilikat (HfSiO4), Zirkonoxid (ZrO2), Zirkoniumsilikat (ZrSiO2), (iii) ein High-k-Dielektrikum mit Oxiden von Lithium (Li), Beryllium (Be), Magnesium (Mg), Calcium (Ca), Strontium (SR), Scandium (Sc), Yttrium (Y), Zirconium (Zr), Aluminium (Al), Lanthan (La), Cerium (CE), Praseodym (Pr), Neodym (Nd), Samarium (Sm), Europium (Eu), Gadolinium (Gd), Terbium (Tb), Dysprosium (Dy), Holmium (Ho), Erbium (Er), Thulium (Tm), Ytterbium (Yb) oder Lutetium (Lu) oder (iv) eine Kombination davon umfassen. High-k-Dielektrikum-Schichten können durch ALD und/oder andere geeignete Verfahren gebildet werden. Bei einigen Ausführungsformen können die Dielektrikumschichten 116A und 116B jeweils eine einzelne Schicht oder einen Stapel von Isoliermaterialschichten umfassen. Basierend auf der Offenbarung hierin ist zu beachten, dass sich andere Materialien und Bildungsverfahren für die Dielektrikumschichten 116A und 116B innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Bei einigen Ausführungsformen können die IO-Oxidschicht 114A und die Oxidschicht 114B jeweils Siliziumoxid umfassen und durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), Elektronenstrahlverdampfung oder einen anderen geeigneten Prozess gebildet sein. Basierend auf der Offenbarung hierin ist zu beachten, dass andere Oxidmaterialien und Bildungsverfahren für die IO-Oxidschicht 114A und die Oxidschicht 114B sich innerhalb des Umfangs und Sinns dieser Offenbarung befinden. Bei einigen Ausführungsformen können die Oxidschichten 114A und 114B im Wesentlichen gleichzeitig während der Herstellung der IO- und Nicht-IO-finFETs 100A und 100B abgeschieden werden.
  • Die Gateelektroden 118A und 118B können jeweils eine Gateaustrittsarbeitsmetallschicht (nicht gezeigt) und eine Gatemetallfüllschicht (nicht gezeigt) umfassen. Bei einigen Ausführungsformen können die Gateaustrittsarbeitsmetallschichten und Gatemetallfüllschichten der Gateelektroden 118A und 118B im Wesentlichen gleichzeitig durch einen Gateaustauschprozess während der Herstellung der IO- und Nicht-IO-finFETs 100A und 100B gebildet werden. Bei einigen Ausführungsformen sind Gateaustrittsarbeitsmetallschichten auf den Dielektrikumschichten 116A und 116B angeordnet. Die Gateaustrittsarbeitsmetallschichten können jeweils eine einzelne Metallschicht oder einen Stapel von Metallschichten umfassen. Der Metallschichtenstapel kann Metalle mit Austrittsarbeiten umfassen, die sich ähnlich sind oder sich unterscheiden. Bei einigen Ausführungsformen kann die Gateaustrittsarbeitsmetallschicht beispielsweise Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN), Nickelsilizid (NiSi), Kobaltsilicid (CoSi), Silber (AG), Tantalkarbid (TaC), Tantalsiliziumnitrid (TaSiN), Tantalcarbonitrid (TaCN), Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Wolframnitrid (WN), Metalllegierungen und/oder Kombinationen davon umfassen. Die Gateaustrittsarbeitsmetallschicht kann unter Verwendung eines geeigneten Prozesses wie ALD, CVD, PVD, Plattieren oder Kombinationen davon gebildet werden. Bei einigen Ausführungsformen weist die Gateaustrittsarbeitsmetallschicht eine Dicke in einem Bereich von ungefähr 2 nm bis zu ungefähr 15 nm auf. Basierend auf der Offenbarung hierin ist zu beachten, dass sich andere Materialien, Bildungsverfahren und Dicken für die Gateaustrittsarbeitsmetallschicht innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Die Gatemetallfüllschichten können jeweils eine einzelne Metallschicht oder einen Stapel von Metallschichten umfassen. Der Stapel von Metallschichten kann zueinander unterschiedliche Metalle umfassen. Bei einigen Ausführungsformen können die Gatemetallfüllschichten jeweils ein geeignetes leitendes Material wie z. B. Ti, Silber (AG), Al, Titanaluminiumnitrid (TiAlN), Tantalkarbid (TaC), Tantalcarbonitrid (TaCN), Tantalsiliziumnitrid (TaSiN), Mangan (Mn), Zr, Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Wolframnitrid (WN), Kupfer (Cu), Wolfram (W), Cobalt (Co), Nickel (Ni), Titancarbid (TiC), Titanaluminiumcarbid (TiAlC), Tantalaluminiumcarbid (TaAlC), Metalllegierungen und/oder Kombinationen davon umfassen. Die Gatemetallfüllschichten können durch ALD, PVD, CVD oder einen anderen geeigneten Abscheidungsprozess gebildet werden. Basierend auf der Offenbarung hierin ist zu beachten, dass sich andere Materialien und Bildungsverfahren für die Gatemetallfüllschicht innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Die Abstandselemente 120A und 120B bilden Seitenwände der entsprechenden Gatestrukturen 110A und 110B und sind in Kontakt mit den entsprechenden Dielektrikumschichten 116A und 116B. Die Abstandselemente 120A und 120B können jeweils Isoliermaterial wie z. B. Siliziumoxid, Siliziumnitrid, ein Low-k-Material oder eine Kombination davon umfassen. Die Abstandselemente 120A und 120B können jeweils ein Low-k-Material mit einer Dielektrizitätskonstante von kleiner als 3,9 (z. B. kleiner als 3,5, 3 oder 2,8) aufweisen. Bei einigen Ausführungsformen kann jedes der Abstandselemente 120A und 120B entsprechende Dicken 102At und 120Bt in einem Bereich von ungefähr 7 nm bis zu ungefähr 10 nm aufweisen. Basierend auf der Offenbarung hierin ist zu beachten, dass sich andere Materialien und Dicken für die Abstandselemente 120A und 120B innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Die Ätzstoppschichten (ESLs) 122A und 122B können konfiguriert sein, die entsprechenden S/D-Regionen 108A und 108B während des anschließenden Verarbeitens der IO- und Nicht-IO-finFETs 100A und 100B zu schützen. Dieser Schutz kann beispielsweise während des Bildens der ILD-Schichten 124A und 124B und/oder von Kontaktstrukturen (nicht gezeigt) vorgesehen werden. Die ESLs 122A und 122B können auf Seitenwänden der entsprechenden Abstandselemente 122A und 122B angeordnet sein. Bei einigen Ausführungsformen können die ESLs 122A und 122B jeweils beispielsweise Siliziumnitrid (SiNx), Siliziumoxid (SiOx), Siliziumoxinitrid (SiON), Siliziumkarbid (SiC), Siliziumcarbonitrid (SiCN), Bornitrid (BN), Siliziumbornitrid (SiBN), Siliziumkohlenstoffbornitrid (SiCBN) oder eine Kombination davon umfassen. Bei einigen Ausführungsformen können die ESLs 122A und 122B jeweils Siliziumnitrid oder Siliziumoxid, das durch chemische Niederdruck-Gasphasenabscheidung (LPCVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung (CVD) gebildet ist, oder Siliziumoxid, das durch einen Prozess mit hohem Seitenverhältnis (HARP) gebildet ist, umfassen. Bei einigen Ausführungsformen können die ESLs 122A und 122B jeweils entsprechend eine Dicke 122At und 122Bt in einem Bereich von ungefähr 3 nm bis 10 nm oder von ungefähr 10 nm bis zu ungefähr 30 nm aufweisen. Basierend auf der Offenbarung hierin ist zu beachten, dass sich andere Materialien, Bildungsverfahren und Dicken für die ESLs 122A und 122B innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Die ILD-Schichten 124A und 124B können entsprechend auf den ESLs 122A und 122B angeordnet sein und jede der ILD-Schichten 124A und 124B kann ein Dielektrikum umfassen, das unter Verwendung eines Abscheidungsverfahrens abgeschieden ist, das für fließfähige Dielektrika (z. B. fließfähiges Siliziumoxid, fließfähiges Siliziumnitrid, fließfähiges Siliziumoxinitrid, fließfähiges Siliziumkarbid oder fließfähiges Siliziumoxidkarbid) geeignet ist. Es kann beispielsweise fließfähiges Siliziumoxid unter Verwendung von fließfähiger CVD (FCVD) abgeschieden werden. Bei einigen Ausführungsformen ist das Dielektrikum Siliziumoxid. Bei einigen Ausführungsformen können die ILD-Schichten 124A und 124B eine vertikale Dicke entlang einer Z-Achse in einem Bereich von ungefähr 50 nm bis zu ungefähr 200 nm aufweisen. Basierend auf der Offenbarung hierin ist zu beachten, dass sich andere Materialien, Dicken und Bildungsverfahren für ILD-Schichten 124A und 124B innerhalb des Umfangs und Sinns dieser Offenbarung befinden.
  • Die 1A-1B zeigen entsprechend eine Gatestruktur 110A und 110B für IO- und Nicht-IO-finFETs. Basierend auf der Offenbarung hierin, ist jedoch zu beachten, dass die IO- und Nicht-IO-finFETs 100A und/oder 100B zusätzliche Gatestrukturen aufweisen können, die ähnlich und parall zu den entsprechenden Gatestrukturen 110A und 110B sind. Außerdem können die IO- und Nicht-IO-finFETs 100A und/oder 100B in eine integrierte Schaltung durch die Verwendung anderer Strukturkomponenten, wie Gatekontaktstrukturen, S/D-Kontaktstrukturen, leitende Durchkontaktierungen, leitende Leitungen, Dielektrikumschichten, Passivierungsschichten usw., aufgenommen werden, die der Eindeutigkeit halber ausgelassen sind. Basierend auf der Offenbarung hierin ist zu beachten, dass die Querschnittsformen von STI-Regionen 104A und 104B, Finnenstrukturen 106A und 106B, S/D-Regionen 108A und 108B, Gatestrukturen 110A und 110B und Abstandselementen 120A und 120B veranschaulichend sind und nicht begrenzen sollen.
  • Die 2A und 2B sind entsprechend Querschnittansichten entlang den Linien A-A und B-B der IO- und Nicht-IO-finFETs 100A und 100B der 1A und 1B gemäß einiger Ausführungsformen. Elemente in den 2A und 2B mit den gleichen Anmerkungen wie bei Elementen in den 1A und 1B sind vorstehend beschrieben. Es ist zu beachten, dass die Ansichten der IO- und Nicht-IO-finFETs 100A und 100B in den 2A und 2B für Veranschaulichungszwecke gezeigt sind und nicht maßstäblich gezeichnet sein können. Basierend auf der Offenbarung hierin ist zu beachten, dass die Querschnittsformen der STI-Regionen 104A und 104B, Finnenstrukturen 106A und 106B und Gatestrukturen 110A und 110B, die in den 2A und 2B gezeigt sind, veranschaulichend sind und nicht begrenzen sollen.
  • Wie gezeigt in 2A, hüllen sich die IO-Oxidschicht 114A, Dielektrikumschicht 116A und Gateelektrode 118A von IO-finFET 100A um Abschnitte der Finnenstrukturen 106A, die sich über die STI-Region 104A erstrecken. Bei einigen Ausführungsformen weist die IO-Oxidschicht 114A einen ersten Abschnitt 114A1 mit einer ersten Dicke 114At1 auf oberen Flächen 106As von Abschnitten der Finnenstrukturen 106A, die sich über der STI-Region 104A erstrecken, auf und einen zweiten Abschnitt 114A2 mit einer zweiten Dicke 114At2 auf einer oberen Fläche 104As der STI-Region 104A und auf Seitenwänden von Abschnitten der Finnenstrukturen 106A, die sich über der STI-Region 104A erstrecken, auf. Bei einigen Ausführungsformen kann die Dicke 114At1 um einen Wert im Bereich von ungefähr 0,5 nm bis zu ungefähr 3 nm größer als die Dicke 114At2 sein. Die Dicke 114At1 kann gemäß einiger Ausführungsformen von ungefähr 2 nm bis zu ungefähr 5 nm reichen und die Dicke 114At2 kann von ungefähr 1 nm bis zu ungefähr 3 nm reichen.
  • Die dickeren Abschnitte 114A1 der IO-Oxidschicht 114A auf den oberen Flächen 106As können dabei unterstützen, die Finnenstrukturen 106A während des Strukturierens und Ätzens der Polysiliziumstruktur zu schützen (Element 842A gezeigt in 8A), die anschließend durch die Gatestruktur 110A in einem Gateaustauschprozess ersetzt werden kann. Das Vorhandensein dieser schützenden dickeren Abschnitte 114A1 der IO-Oxidschicht 114A kann eine längere Ätzzeit ermöglichen als sie in anderen finFETs zum Entfernen des Polysiliziums von Räumen mit hohem Seitenverhältnis 230A(z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den Finnenstrukturen 106A verwendet werden, ohne im Wesentlichen die Finnenstrukturen 106A während des Bildens der Polysiliziumstrukturen (Element 842A gezeigt in 8A) zu ätzen und/oder zu beschädigen. Die längere Ätzzeit kann dabei unterstützen, einen Polysiliziumrückstand in den Räumen 230A im Wesentlichen zu reduzieren oder zu eliminieren und daher die Leistung und Zuverlässigkeit des IO-finFET 100A zu verbessern. Daher kann die IO-Oxidschicht 114A als eine Schutzoxidschicht agieren und auch einen Teil der Gatedielektrikumschicht von IO-finFET 100A bilden.
  • Bei einigen Ausführungsformen können die dickeren Abschnitte 114A1 der IO-Oxidschicht 114A auf oberen Flächen 106As der Finnenstrukturen 106A gebildet werden. Solche dickeren Abschnitte 114A1 auf oberen Flächen 106As können durch Bilden von dotiertem amorphem Si (a-Si) (gezeigt in 6A) auf oberen Flächen 106As gefolgt vom Abscheiden einer Oxidschicht auf der dotierten a-Si-Schicht und einer Hochtemperaturglühbehandlung des dotierten a-Si und der abgeschiedenen Oxidschicht ausgeführt werden. Das dotierte a-Si-kann während des Abscheidens der Oxidschicht und während der Hochtemperaturglühbehandlung oxidiert werden. Das oxidierte dotierte a-Si und Abschnitte der abgeschiedenen Oxidschicht auf oberen Flächen 106As können kombiniert die dickeren Abschnitte 114A1 der IO-Oxidschicht 114A mit der ersten Dicke 114At1 bilden. Der Prozess des Bildens der dickeren IO-Oxidschicht 114A auf oberen Flächen 106As wird in weiteren Details unter Bezugnahme auf die 5A-7A und 5B-7B beschrieben.
  • Bei einigen Ausführungsformen können wie gezeigt in 2A die Abschnitte 228A des dotierten a-Si unoxidiert verbleiben und eine Zwischenschicht zwischen oberen Flächen 106As und der IO-Oxidschicht 114A bilden. Die Abschnitte 228A können eine vertikale Dicke im Bereich von ungefähr 0,01 nm bis zu ungefähr 5 nm aufweisen. Bei einigen Ausfiihrungsformen können die Abschnitte 228A in IO-finFET 100A nicht vorhanden sein, wenn es kein unoxidierts dotiertes a-Si gibt.
  • Bei einigen Ausführungsformen können Abschnitte der Finnenstrukturen 106A, die sich über der STI-Region 104A erstrecken, jeweils eine vertikale Höhe im Bereich von ungefähr 40 nm bis zu ungefähr 60 nm aufweisen, jeweils eine Breite im Bereich von ungefähr 5 nm bis zu ungefähr 10 nm aufweisen und einen Finne-zu-Finne-Abstand im Bereich von ungefähr 20 nm bis zu ungefähr 30 nm aufweisen.
  • Unter Bezugnahme auf 2B, hüllen sich ähnlich wie bei IO-finFET 100A die Dielektrikumschicht 116B und Gateelektrode 118B von Nicht-IO-finFET 100B um Abschnitte der Finnenstrukturen 106B, die sich über der STI-Region 104B erstrecken. Außerdem kann wie gezeigt in 2B im Gegensatz zu dem IO-finFET 100A der Nicht-IO-finFET 100B keine IO-Oxidschicht aufweisen, die der IO-Oxidschicht 114A auf der oberen Fläche 104Bs der STI-Region 104B und zwischen der Dielektrikumschicht 116B und Abschnitten der Finnenstrukturen 106B, die sich über der STI-Region 104B erstrecken, ähnlich ist. Jedoch kann, wie nachfolgend unter Bezugnahme auf die 5B-11B beschrieben, eine Schutzoxidschicht (nicht gezeigt in 2B; Element 114B gezeigt in den 1B und 7B) ähnlich der IO-Oxidschicht 114A (vorstehend beschrieben unter Bezugnahme auf 2A) verwendet werden, um die Finnenstrukturen 106B während des Bildens von Polysiliziumstrukturen (Element 842B gezeigt in 8B) des Nicht-IO-finFET 100B zu schützen. Die Schutzoxidschicht 114B kann vor dem Bilden der Gatestruktur 110B entfernt werden. Ähnlich der IO-Oxidschicht 114A kann die Schutzoxidschicht eine längere Ätzzeit zum Entfernen von Polysilizium von Räumen mit hohem Seitenverhältnis 230B(z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den Finnenstrukturen 106B ermöglichen, ohne im Wesentlichen die Finnenstrukturen 106B während des Bildens der Polysiliziumstrukturen (Element 842B gezeigt in 8B) zu ätzen und/oder zu beschädigen. Die längere Ätzzeit kann dabei unterstützen, einen Polysiliziumrückstand in den Räumen 230B im Wesentlichen zu reduzieren oder zu eliminieren und daher die Leistung und Zuverlässigkeit des Nicht-IO-finFET 100B verbessern.
  • Ferner kann im Gegensatz zu IO-finFET 100A der Nicht-IO-finFET 100B eine Oxidschicht 232 aufweisen, die um Abschnitte der Finnenstrukturen 106B gehüllt ist, die sich gemäß einiger Ausführungsformen über der STI-Region 104B und nicht auf der oberen Fläche 104Bs der STI-Region 104B erstrecken. Bei einigen Ausführungsformen können die Abschnitte der Oxidschicht 232 auf der oberen Fläche 106Bs oder auf den Abschnitten 228B und Abschnitte der Oxidschicht 232 auf Seitenwänden von Finnenstrukturen 106B im Wesentlichen eine gleiche Dicke zueinander aufweisen. Die Oxidschicht 232 kann während eines Nassreinigungsprozesses nach dem Entfernen der Schutzoxidschicht des Nicht-IO-finFET 100B gebildet werden. Bei einigen Ausführungsformen kann die Oxidschicht 232 eine Dicke im Bereich von ungefähr 0,5 nm bis zu ungefähr 2 nm aufweisen.
  • Bei einigen Ausführungsformen kann der Nicht-IO-finFET 100B ähnlich den Abschnitten 228A von IO-finFET 100A unoxidierte Abschnitte 228B von dotiertem a-Si aufweisen, das eine Zwischenschicht zwischen den oberen Flächen 106Bs und der Oxidschicht 232 bildet. Die Abschnitte 228B können eine vertikale Dicke im Bereich von ungefähr 0,01 nm bis zu ungefähr 5 nm aufweisen. Bei einigen Ausführungsformen können die Abschnitte 228B im Nicht-IO-finFET 100B nicht vorhanden sein, wenn es kein unoxidierts dotiertes a-Si gibt.
  • Bei einigen Ausführungsformen können Abschnitte der Finnenstrukturen 106B, die sich über der STI-Region 104B erstrecken, jeweils eine vertikale Höhe im Bereich von ungefähr 40 nm bis zu ungefähr 60 nm aufweisen, jeweils eine Breite im Bereich von ungefähr 5 nm bis zu ungefähr 10 nm aufweisen und einen Finne-zu-Finne-Abstand im Bereich von ungefähr 20 nm bis zu ungefähr 30 nm aufweisen. Bei einigen Ausführungsformen können die Finnenstrukturen 106A und 106B Höhen, Breiten und einen Finne-zu-Finne-Abstand aufweisen, die zueinander gleich oder unterschiedlich sind.
  • 3 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 300 zum Herstellen der 10- und Nicht-IO-finFETs 100A und 100B, wie beschrieben unter Bezugnahme auf die 1A-2A und 1B-2B, gemäß einiger Ausführungsformen. Zu Veranschaulichungszwecken werden die Arbeitsvorgänge, die in 3 veranschaulicht sind, unter Bezugnahme auf den beispielhaften Fertigungsprozess zum Herstellen der Vorrichtungen 100A und 100B wie veranschaulicht in den 4A-11A und den 4B-11B entsprechend beschrieben. Die 4A-11A und 4A-11B sind isometrische Ansichten der entsprechenden IO- und Nicht-IO-finFETs 100A und 100B bei verschiedenen Stufen ihrer Herstellung gemäß einiger Ausführungsformen. Arbeitsvorgänge können abhängig von spezifischen Anwendungen in einer unterschiedlichen Reihenfolge ausgeführt oder nicht ausgeführt werden. Es sei klargestellt, dass das Verfahren 300 keine kompletten IO- und Nicht-IO-finFETs 100A und 100B herstellt. Dementsprechend versteht es sich, dass zusätzliche Prozesse vor, während und nach dem Verfahren 300 vorgesehen werden können, und dass einige andere Prozesse nur kurz hierin beschrieben sein können. Elemente in den 4A-11A und 4B-11B mit den gleichen Anmerkungen wie bei Elementen in den 1A-1B und 2A-2B sind vorstehend beschrieben.
  • Bei Arbeitsvorgang 305 werden Finnenstrukturen von ersten und zweiten finFETs auf einem Substrat gebildet. Wie gezeigt in den 4A und 4B, werden die Finnenstrukturen 106A des IO-finFET 100A und die Finnenstrukturen 106B des Nicht-IO-finFET 100B im Wesentlichen gleichzeitig auf entsprechenden Substraten 102A und 102B gebildet. Die Substrate 102A und 102B können unterschiedliche Teile des gleichen Substrats sein. Die Finnenstrukturen 106A und 106B können gebildet werden, indem gleichzeitig die entsprechenden Substrate 102A und 102B durch strukturierte Hartmaskenschichten 434 und 436 geätzt werden, die auf ungeätzten Substraten 102A und 102B gebildet sind. Bei einigen Ausführungsformen ist die Hartmaskenschicht 434 eine Dünnschicht einschließlich Siliziumoxid, das beispielsweise unter Verwendung eines Thermooxidationsverfahrens gebildet ist. Bei einigen Ausführungsformen kann die Hartmaskenschicht 436 aus Siliziumnitrid unter Verwendung von beispielsweise chemischer Niederdruck-Gasphasenabscheidung (LPCVD) oder plasmaunterstützter CVD (PECVD) gebildet werden.
  • Unter Bezugnahme auf 3 wird bei Arbeitsvorgang 310 eine Isoliermaterialschicht für STI-Regionen abgeschieden und die strukturierten Hartmaskenschichten werden entfernt, um innerhalb der Isoliermaterialschicht ausgesparte Regionen zu bilden. Es kann beispielsweise eine Isoliermaterialschicht 104* auf den Strukturen der 4A und 4B ganzflächig abgeschieden werden gefolgt von einem chemisch-mechanischen Polieren- (CMP) -Prozess und einem Ätzprozess, um die Strukturen der 5A und 5B im Wesentlichen gleichzeitig zu bilden. Der CMP-Prozess kann im Wesentlichen die obere Fläche 104s* von der Isoliermaterialschicht 104* mit der oberen Fläche 436s der Hartmaskenschicht 436 koplanarisieren (nicht dargestellt). Dem CMP-Prozess kann ein Ätzprozess (z. B. Reaktionsionenätzen unter Verwendung eines chlorbasierten Ätzmittels) folgen, um die Hartmaskenschichten 434 und 436 zu entfernen und die ausgesparten Regionen 538A und 538B innerhalb der Isoliermaterialschicht 104* zu bilden. Bei einigen Ausführungsformen können die ausgesparten Regionen 538A und 538B jeweils eine Höhe 538t im Bereich von ungefähr 5 nm bis zu ungefähr 20 nm aufweisen.
  • Bei einigen Ausführungsformen kann die Isoliermaterialschicht 104* beispielsweise Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertes Silikatglas (FSG) oder ein Low-k-Dielektrikum umfassen. Bei einigen Ausführungsformen kann die Isoliermaterialschicht 104* unter Verwendung eines fließfähigen chemischen Gasphasenabscheidungs- (FCVD) -Prozesses, eines hochdichten Plasma- (HDP) -CVD-Prozesses unter Verwendung von Silan (SiH4) und Sauerstoff (O2) als reagierende Vorläufer abgeschieden werden. Bei einigen Ausführungsformen kann die Isoliermaterialschicht 104* unter Verwendung eines Unteratmosphären-CVD- (SACVD) -Prozesses oder eines Prozesses mit hohem Seitenverhältnis (HARP) gebildet werden, wobei die Prozessgase Tetraethoxysilan (TEOS) und/oder Ozon (O3) umfassen können. Bei einigen Ausführungsformen kann die Isoliermaterialschicht 104* unter Verwendung eines Aufschleuderdielektrikums (SOD), wie z. B. Wasserstoffsilsesquioxan (HSQ) oder Methylsilsesquioxan (MSQ) gebildet werden.
  • Unter Bezugnahme auf 3 werden bei Arbeitsvorgang 315 dotierte amorphe Si- (a-Si) -Schichten innerhalb der ausgesparten Regionen gebildet und STI-Regionen gebildet. Es kann beispielsweise eine Schicht aus a-Si auf den Strukturen der 5A und 5B ganzflächig abgeschieden werden gefolgt von einem chemisch-mechanischen Polieren- (CMP) -Prozess, einem Dotierungsprozess und einem Ätzprozess, um die Strukturen der 6A und 6B im Wesentlichen gleichzeitig zu bilden. Die Schicht aus a-Si kann unter Verwendung von beispielsweise einem CVD-, PVD- oder ALD-Prozess ganzflächig abgeschieden werden. Der CMP-Prozess kann im Wesentlichen die obere Fläche der Schicht aus a-Si mit der oberen Fläche 104s* der Isoliermaterialschicht 104* koplanarisieren (nicht dargestellt), sodass die ausgesparten Regionen 538A und 538B mit Schichten aus a-Si (nicht gezeigt) gefüllt werden. Bei einigen Ausführungsformen können, anstatt des ganzflächigen Abscheidens der a-Si-Schicht, a-Si-Schichten epitaktisch auf oberen Flächen 106As und 106Bs gewachsen werden, um entsprechende ausgesparte Regionen 538A und 538B zu füllen gefolgt von einem CMP-Prozess, um im Wesentlichen obere Flächen der a-Si-Epitaxieschichten mit der oberen Fläche 104s* von der Isoliermaterialschicht 104* zu koplanarisieren.
  • Dem CMP-Prozess kann ein Dotierungsprozess (z. B. Ionenimplantation) folgen, um Dotierstoffe, wie z. B. Fluor oder Sauerstoff, in die a-Si-Schichten innerhalb der ausgesparten Regionen 538A und 538B einzuführen, um die dotierten a-Si-Schichten 640A und 640B zu bilden. Die Konzentration von Dotierstoffen in den a-Si-Schichten 640A und 640B kann von ungefähr 1×1015 bis zu ungefähr 1×1023 Atome/cm3 reichen. Bei einigen Ausführungsformen können die Dotierstoffe in die Schichten aus a-Si bei Raumtemperatur und bei einer Energie im Bereich von ungefähr 2 keV bis zu ungefähr 10 keV ioneninmplantiert werden. Bei einigen Ausführungsformen kann der CMP-Prozess nach dem Dotierungsprozess ausgeführt werden, anstatt vor dem Dotierungsprozess. Bei einigen Ausführungsformen können die dotierten a-Si-Schichten 640A und 640B entsprechende Dicken 640At und 640Bt im Bereich von ungefähr 5 nm bis zu ungefähr 20 nm aufweisen.
  • Der Bildung von dotierten a-Si-Schichten 640A und 640B kann ein Ätzprozess zum Rückätzen der Isoliermaterialschicht 104* und zum im Wesentlichen gleichzeitigen Bilden der STI-Regionen 104A und 104B wie gezeigt in den 6A und 6B folgen. Das Zurückätzen der Isoliermaterialschicht 104* kann beispielsweise durch einen Trockenätzprozess, einen Nassätzprozess oder eine Kombination davon ausgeführt werden. Bei einigen Ausführungsformen kann der Trockenätzprozess das Verwenden eines Plasmatrockenätzens mit einer Gasmischung mit Octafluorcyclobutan (C4F8), Argon (Ar), Sauerstoff (O2) und Helium (He), Fluoroform (CHF3) und He, Tetrafluorkohlenstoff (CF4), Difluoromethan (CH2F2), Chlor (Cl2) und O2, Bromwasserstoff (HBr), O2und He oder einer Kombination davon mit einem Druck im Bereich von ungefähr 1 mTorr bis zu ungefähr 5 mTorr umfassen. Bei einigen Ausführungsformen kann der Nassätzprozess das Verwenden einer verdünnten Fluorwasserstoffsäuren- (DHF) -Behandlung, einer Ammoniumperoxidmischung (APM), einer Schwefelperoxidmischung (SPM), von heißem deionisiertem Wasser (DI-Wasser) oder eine Kombination davon umfassen. Bei einigen Ausführungsformen kann der Nassätzprozess das Verwenden eines Ätzprozesses umfassen, der Ammoniak (NH3) und Fluorwasserstoffsäure (HF) als Ätzmittel und Inertgase, wie z. B. Ar, Xenon (Xe), He oder eine Kombination davon, verwendet. Bei einigen Ausführungsformen kann der Volumenstrom von HF und NH3, der im Ätzprozess verwendet wird, jeweils von ungefähr 10 sccm bis zu ungefähr 100 sccm (z. B. ungefähr 20 sccm, 30 sccm oder 40 sccm) reichen. Bei einigen Ausführungsformen kann der Ätzprozess bei einem Druck im Bereich von ungefähr 5 mTorr bis zu ungefähr 100 mTorr (z. B. ungefähr 20 mTorr, ungefähr 30 mTorr oder über 40mTorr) und einer hohen Temperatur im Bereich von ungefähr 50°C bis zu ungefähr 120°C ausgeführt werden.
  • Unter Bezugnahme auf 3 werden in Arbeitsvorgang 320 eine IO-Oxidschicht und eine Schutzoxidschicht auf entsprechenden Finnenstrukturen der ersten und zweiten finFETs gebildet. Beispielsweise kann ein Oxidschichtmaterial auf den Strukturen der 6A und 6B ganzflächig abgeschieden werden gefolgt von einem Hochtemperaturglühprozess, um die IO-Oxidschicht 114A und Schutzoxidschicht 114B im Wesentlichen gleichzeitig wie gezeigt in den entsprechenden 7A und 7B zu bilden. Die Oxidschichten 114A und 114B können Abschnitte einer gleichen durchgehenden Oxidschicht sein. Das Oxidschichtmaterial kann beispielsweise Siliziumoxid umfassen und kann durch CVD, Atomlagenabscheidung (ALD), plasmaunterstützte ALD (PEALD), physikalische Gasphasenabscheidung (PVD), Elektronenstrahlverdampfung oder einem anderen geeigneten Prozess gebildet werden. Bei einigen Ausführungsformen kann das Oxidschichtmaterial unter Verwendung von PEALD bei einer Energie im Bereich von ungefähr 400 W bis zu ungefähr 500 W und bei einer Temperatur im Bereich von ungefähr 300°C bis zu ungefähr 500°C abgeschieden werden.
  • Der Abscheidung des Oxidschichtmaterials kann ein Hochtemperaturglühprozess folgen. Bei einigen Ausführungsformen können die Strukturen der 6A und 6B nach der Abscheidung des Oxidschichtmaterials einem Trockenglühprozess unter Sauerstoffgasströmung bei einer Temperatur im Bereich von ungefähr 800°C bis zu ungefähr 1050°C unterworfen werden. Die Sauerstoffvorläuferkonzentration kann in einem Bereich von ungefähr 0,5 % bis zu ungefähr 5 % des gesamten Gasvolumenstroms liegen. Dieser Hochtemperaturglühprozess kann dotierte a-Si-Schichten von Abschnitten 640A und 640B in das OxidSchichten umwandeln, die Abschnitte von entsprechenden Oxidschichten 114A und 114B über entsprechenden oberen Flächen 106As und 106Bs, wie gezeigt, in entsprechend die 7A und 7B bilden. Bei einigen Ausführungsformen können dotierte a-Si-Schichten 640A und640B in Oxidschichten umgewandelt werden. Der Umwandlungsprozess kann aufgrund eines höheren Vorhandenseins von Sauerstoffvorläufern an den oberen Flächen von der Oberseite der dotierten a-Si-Schichten 640A und 640B beginnen. Bei einigen Ausführungsformen können Faktoren - wie beispielsweise eine höhere Glühtemperatur, eine größere Fluordotierkonzentration in der a-Si-Schicht und ein höherer Sauerstoffgasvolumenstrom - zu einer schnelleren Umwandlungsgeschwindigkeit von dotierten a-Si-Schichten führen; wiederum kann die schnellere Umwandlungsgeschwindigkeit zu einer größeren Dicke des gebildeten Siliziumoxidmaterials führen. Bei einigen Ausführungsformen kann der Umwandlungsprozess ein zeitgesteuerter Prozess sein, bei dem eine Nenndicke des umgewandelten Siliziumoxidmaterials durch Steuern der Glühzeit erreicht werden kann. Bei einigen Ausführungsformen kann der Glühprozess ein Entspannungsprozess sein, bei dem die Glühzeit zwischen ungefähr 0,5 s bis 5 s, wie beispielsweise 1 s, betragen kann. Infolge des Glühprozesses können die Abschnitte 114A1 und 114B1 der entsprechenden Oxidschichten 114A und 114B auf den entsprechenden oberen Flächen 106As und 106Bs dicker sein als die Abschnitte 114A2 und 114B2 der entsprechenden Oxidschichten 114A und 114B auf Seitenwänden der entsprechenden Finnenstrukturen 106A und 10B.
  • Die Abschnitte 114A1 und 114B1 der entsprechenden Oxidschichten 114A und 114B auf entsprechenden oberen Flächen 106As und 106Bs weisen aufgrund des Vorhandenseins von Dotierstoffen in den dotierten a-Si-Schichten 640A und 640B eine größere Dicke auf, welche die Oxidationsgeschwindigkeit während der Abscheidung des Oxidschichtmaterials auf den Strukturen der 6A und 6B erleichtern kann. Beispielsweise können während des Glühprozesses für die fluordotierten a-Si-Schichten 640A und 640B chemische Fluor-Silizium-Bindungen aufgebrochen werden und die Fluoratome können eine Oxidationsgeschwindigkeit der Siliziumatome erhöhen. Da die dotierten a-Si-Schichten 640A und 640B nicht auf Seitenwänden der entsprechenden Finnenstrukturen 106A und 106B abgeschieden werden, sind die Abschnitte 114A2 und 114B2 auf den Seitenwänden dünner als die Abschnitte 114A1 und 114B1 auf den entsprechenden oberen Flächen 106As und 106Bs. Mit der Verwendung von dotierten a-Si-Schichten 640A und 640B können als solches dickere Oxidschichten auf den oberen Flächen 106As und 106Bs der Finnenstrukturen 106A und 106B gebildet werden. Diese dickeren Abschnitte 114A1 und 114B1 auf entsprechenden oberen Flächen 106As und 106Bs können dabei unterstützen, entsprechende Finnenstrukturen 106A und 106B während des Strukturierens und Ätzens von entsprechenden Polysiliziumstrukturen zu schützen (Elemente 842A und 842B gezeigt in den 8A und 8B), die anschließend durch entsprechende Gatestrukturen 110A und 110B in einem Gateaustauschprozess ersetzt werden können.
  • Bei einigen Ausführungsformen können die Abschnitte 114A1 der IO-Oxidschicht 114A auf oberen Flächen 106As eine erste Dicke 114At1 im Bereich von ungefähr 2 nm bis zu ungefähr 5 nm aufweisen. Bei einigen Ausführungsformen können die Abschnitte 114A2 der IO-Oxidschicht 114A auf Seitenwänden der Finnenstrukturen 106A und auf der STI-Region 104A eine zweite Dicke 114At2 im Bereich von ungefähr 1 nm bis zu ungefähr 3 nm aufweisen. Bei einigen Ausführungsformen kann die Dicke 114At1 , um einen Wert im Bereich von ungefähr 0,5 nm bis zu ungefähr 3 nm größer als die Dicke 114At2 sein. Die Dicken 114Bt1 und 114Bt2 der Schutzoxidschicht 114B können im Wesentlichen gleich den entsprechenden Dicken 114At1 und 114At2 sein.
  • Ferner können die in den 7A und 7B gezeigten Abschnitte 228A und 228B der entsprechenden dotierten a-Si-Schichten 640A und 640B während des Hochtemperaturglühprozesses unoxidiert verbleiben und entsprechend Zwischenschichten zwischen den oberen Flächen 106As und der IO-Oxidschicht 114A und zwischen oberen Flächen 106Bs und der Schutzoxidschicht 114B bilden. Die Abschnitte 228A und 228B können jeweils eine vertikale Dicke im Bereich von ungefähr 0,01 nm bis zu ungefähr 5 nm aufweisen.
  • Unter Bezugnahme auf 3 werden in Arbeitsvorgang 325 Polysiliziumstrukturen auf der IO-Oxidschicht und der Schutzoxidschicht der ersten und zweiten finFETs gebildet. Beispielsweise können wie gezeigt in den 8A und 8B die Polysiliziumstrukturen 842A und 842B auf Strukturen der 7A und 7B gebildet werden. Bei einigen Ausführungsformen können vertikale Abmessungen der Polysiliziumstrukturen 842A und 842B in einem Bereich von ungefähr 90 nm bis zu ungefähr 200 nm liegen.
  • Bei einigen Ausführungsformen können die Polysiliziumstrukturen 842A und 842B im Wesentlichen gleichzeitig durch ganzflächiges Abscheiden von Polysilizium gefolgt von Fotolithografie und Ätzen des abgeschiedenen Polysiliziums gebildet werden. Der Abscheidungsprozess kann chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), andere geeignete Abscheidungsverfahren oder eine Kombination davon umfassen. Fotolithografie kann Fotoresistbeschichtung (z. B. Aufschleudern), Vorhärten, Maskenausrichten, Belichten, Aushärten nach Belichten, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. Nachhärten), andere geeignete Prozesse oder eine Kombination davon umfassen. Ätzprozesse können Trockenätzen, Nassätzen und/oder andere Ätzverfahren (z. B. reaktives Ionenätzen) umfassen.
  • Bei einigen Ausführungsformen kann das Ätzen des abgeschiedenen Polysiliziums, um die Polysiliziumstrukturen 842A und 842B zu bilden, vier Ätzschritte umfassen. Bei einigen Ausführungsformen kann der erste Polysiliziumätzschritt das Verwenden einer Gasmischung mit Bromwasserstoff (HBr), Sauerstoff (O2), Fluoroform (CHF3) und Chlor (Cl2) umfassen. Bei einigen Ausführungsformen kann der zweite Polysiliziumätzschritt das Verwenden einer Gasmischung mit HBr, O2, Cl2 und Stickstoff (N2) bei einem Druck von ungefähr 45 mtorr bis zu ungefähr 60 mtorr umfassen. Bei einigen Ausführungsformen kann der dritte Polysiliziumätzschritt das Verwenden einer Gasmischung mit HBr, O2, Cl2, N2 und Argon (Ar) bei einem Druck von ungefähr 45 mtorr bis zu ungefähr 60 mtorr umfassen. Bei einigen Ausführungsformen kann der vierte Polysiliziumätzschritt das Verwenden einer Gasmischung mit HBr, O2, Cl2 und N2 bei einem Druck von ungefähr 45 mtorr bis zu ungefähr 60 mtorr umfassen. Bei einigen Ausführungsformen kann der erste Polysiliziumätzschritt eine höhere Polysiliziumätzgeschwindigkeit aufweisen als die zweiten, dritten und/oder vierten Polysiliziumätzschritte. Der erste Polysiliziumätzschritt kann verwendet werden, um Abschnitte des ganzflächig abgeschiedenen Polysiliziums über den Finnenstrukturen 106A und 106B zu ätzen, die nicht Teil der Polysiliziumstrukturen 842A und 842B sind. Die zweiten, dritten und vierten Polysiliziumätzschritte können verwendet werden, um Abschnitte des ganzflächig abgeschiedenen Polysiliziums innerhalb der Räume mit hohem Seitenverhältnis 230A und 230B zu ätzen, die nicht Teil der Polysiliziumstrukturen 842A und 842B sind.
  • Während des Ätzens des abgeschiedenen Polysiliziums können die dickeren Abschnitte 114A1 und 114B1 der entsprechenden IO-Oxidschicht 114A und Schutzoxidschicht 114B auf den entsprechenden oberen Flächen 106As und 106Bs dabei unterstützen, die entsprechenden Finnenstrukturen 106A und 106B davor zu schützen, geätzt und/oder beschädigt zu werden. Das Vorhandensein dieser dickeren Abschnitte 114A1 und 114B1 kann eine längere Ätzzeit ermöglichen als die bei anderen finFETs zum Entfernen des abgeschiedenen Polysiliziums von Räumen mit hohem Seitenverhältnis 230A und 230B (z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den entsprechenden Finnenstrukturen 106A und 106B verwendeten. Die längere Ätzzeit kann dabei unterstützen, einen Polysiliziumrückstand in den Räumen 230A und 230B im Wesentlichen zu reduzieren oder zu eliminieren und daher die Leistung und Zuverlässigkeit der IO- und Nicht-IO-finFETs 100A und 100B zu verbessern.
  • Bei einigen Ausführungsformen können die Polysiliziumstrukturen 842A und 842B und Hartmaskenschichten 844A, 844B, 846A und 846B in einem Gateaustauschprozess während des anschließenden Verarbeitens ersetzt werden, um die vorstehend beschriebenen Gatestrukturen 110A und 110B zu bilden. Bei einigen Ausführungsformen können die Hartmaskenschichten 844A und 846A und die Hartmaskenschichten 844B und 846B auf den entsprechenden Polysiliziumstrukturen 842A und 842B strukturiert werden, um die Polysiliziumstrukturen 842A und 842B vor anschließenden Verarbeitungsschritten zu schützen. Die Hartmaskenschichten 844A, 846A, 844B und 846B können jeweils Isoliermaterial wie z. B. Siliziumnitrid umfassen.
  • Unter Bezugnahme auf 3 werden in Arbeitsvorgang 330 Abstandselemente auf Seitenwänden der Polysiliziumstrukturen und epitaktische S/D-Regionen gebildet. Wie gezeigt in den 9A und 9B, können die Abstandselemente 120A und 120B beispielsweise im Wesentlichen gleichzeitig auf Seitenwänden der entsprechenden Polysiliziumstrukturen 842A und 842B gebildet werden und epitaktische S/D-Regionen 108A und 108B können im Wesentlichen gleichzeitig auf ausgesparten Abschnitten der entsprechenden Finnenstrukturen 106A und 106B gebildet werden.
  • Das Bilden der Abstandselemente 120A und 120B kann das ganzflächige Abscheiden eines Isoliermaterials (z. B. ein Oxid- oder ein Nitridmaterial) auf den Strukturen der 8A und 8B durch einen CVD-, einen PVD- oder einen ALD-Prozess gefolgt von Fotolithografie und einem Ätzprozess (z. B. reaktives Ionenätzen oder ein anderer Trockenätzprozess unter Verwendung eines chlor- oder fluorbasierten Ätzmittels) umfassen. Die Abstandselemente 120A und 120B können jeweils entsprechend eine Dicke 120At und 120Bt in einem Bereich von ungefähr 5 nm bis zu ungefähr 15 nm gemäß einiger Ausführungsformen aufweisen.
  • Dem Bilden der Abstandselemente 120A und 120B kann ein Zurückätzen der Abschnitte der Finnenstrukturen 106A und 106B folgen, die nicht durch die entsprechenden Polysiliziumstrukturen 842A und 842B und die Abstandselemente 120A und 120B abgedeckt sind. Bei einigen Ausführungsformen kann ein Vorspannungsätzprozess zum Zurückätzen dieser Abschnitte der Finnenstrukturen 106A und 106B ausgeführt werden. Der Ätzprozess kann bei einem Druck von ungefähr 1 mTorr bis zu ungefähr 1000 mTorr, einem Strom von ungefähr 50 W bis zu ungefähr 1000 W, einer Vorspannung von ungefähr 20 V bis zu ungefähr 500V, bei einer Temperatur von ungefähr 40°C bis zu ungefähr 60°C und unter Verwendung von HBr und/oder Cl2 als Ätzgase ausgeführt werden. Während des Ätzprozesses können die Polysiliziumstrukturen 842A und 842B davor geschützt werden, durch die entsprechenden Hartmaskenschichten 844A und 846A und die Hartmaskenschichten 844B und 846B geätzt zu werden.
  • Dem Rückätzprozess kann das epitaktische Aufwachsen der S/D-Regionen 108A und 108B auf den ausgesparten Abschnitten der entsprechenden Finnenstrukturen 106A und 106B folgen. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B durch (i) chemische Gasphasenabscheidung (CVD) wie z. B. durch Niederdruck-CVD (LPCVD), Atomlagen-CVD (ALCVD), Höchstvakuum-CVD (UHVCVD), reduzierter Druck-CVD (RPCVD) oder jede geeignete CVD; (ii) Molekularstrahlepitaxie- (MBE) -Prozesse; (iii) jeden geeigneten epitaktischen Prozess; oder (iv) eine Kombination davon gewachsen werden. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B durch einen Prozess des epitaktischen Abscheidens/Teilätzens gewachsen werden, der den Prozess des epitaktischen Abscheidens/Teilätzens mindestens einmal wiederholt. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B durch selektives epitaktisches Aufwachsen (SEG) gewachsen werden, wobei ein Ätzgas hinzugefügt wird, um das selektive Wachstum des Halbleitermaterials auf den ausgesparten Abschnitten der entsprechenden Finnenstrukturen 106A und 106B, aber nicht auf Isoliermaterial (z. B. Dielektrikum von STI-Regionen 104A und 104B), zu fördern.
  • Bei einigen Ausführungsformen können beide der S/D-Regionen 108A und 108B Typ p oder n sein. Bei einigen Ausführungsformen können die S/D-Regionen 108A und 108B eine entgegengesetzte Dotierungsart zueinander aufweisen. Bei einigen Ausführungsformen kann der Typ p der S/D-Regionen 108A und 108B SiGe umfassen und während eines Aufwachsprozesses unter Verwendung von p-Dotierstoffen wie z. B. Bor, Indium oder Gallium in situ dotiert werden. Für das In-Situ-p-Dotieren können p-Dotierungsvorläufer, wie z. B., aber nicht beschränkt auf, Diboran (B2H6), Bortrifluorid (BF3) und/oder andere p-Dotierungsvorläufer verwendet werden. Bei einigen Ausführungsformen kann der Typ n der S/D-Regionen 108A und 108B Si umfassen und während eines Aufwachsprozesses unter Verwendung von n-Dotierstoffen, wie z. B. Phosphor oder Arsen, in situ dotiert werden. Für das In-situ-n-Dotieren können n-Dotierungsvorläufer, wie z. B., aber nicht beschränkt auf, Phosphin (PH3), Arsin (AsH3) und/oder andere n-Dotierungsvorläufer verwendet werden.
  • Bei einigen Ausführungsformen können statt des Zurückätzens der Abschnitte der Finnenstrukturen 106A und 106B und des anschließenden Wachsens der S/D-Regionen 108A und 108B auf den ausgesparten Abschnitten der Finnenstrukturen 106A und 106B, die S/D-Regionen 108A und 108B auf den entsprechenden Finnenstrukturen 106A und 106B epitaktisch gewachsen werden, die sich über den STI-Regionen 104A und 104B erstrecken und nicht durch die entsprechenden Polysiliziumstrukturen 842A und 842B und Abstandselemente 120A und 120B abgedeckt sind.
  • Unter Bezugnahme auf 3, wer in Arbeitsvorgang 335 die Polysiliziumstrukturen entfernt. Beispielsweise können die Polysiliziumstrukturen 842A und 842B zusammen mit den Hartmaskenschichten 844A, 846A, 844B und 846B von den IO- und Nicht-IO-finFETs 100A und 100B entfernt werden, um die Strukturen der 10A und 10B zu bilden. Das Entfernen der Polysiliziumstrukturen 842A und 842B und der Hartmaskenschichten 844A, 846A, 844B und 846B kann unter Verwendung eines Trockenätzprozesses (z. B. Reaktionsionenätzen) oder eines Nassätzprozesses ausgeführt werden. Bei einigen Ausführungsformen können die im Trockenätzprozess verwendeten Gasätzmittel Chlor, Fluor, Brom oder eine Kombination davon umfassen. Bei einigen Ausführungsformen kann ein NH4OH-Nassätzen verwendet werden, um die Polysiliziumstrukturen 842A und 842B zu entfernen, oder ein Trockenätzen gefolgt von einem Nassätzprozess kann verwendet werden, um die Polysiliziumstrukturen 842A und 842B zu entfernen.
  • Bei einigen Ausführungsformen können vor dem Entfernen der Polysiliziumstrukturen 842A und 842B, die ESLs 122A und 122B und die ILD-Schichten 124A und 124B wie gezeigt, in den 10A und 10B gebildet werden. Bei einigen Ausführungsformen können die ESLs 122A und 122B jeweils beispielsweise SiNx, SiON, SiC, SiCN, BN, SiBN, SiCBN oder eine Kombination davon umfassen. Bei einigen Ausführungsformen können die ESLs 122A und 122B jeweils Siliziumnitrid umfassen, das durch chemische Niederdruck-Gasphasenabscheidung (LPCVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung (CVD) oder Atomlagenabscheidung (ALD) gebildet ist. Bei einigen Ausführungsformen können die ILD-Schichten 124A und 124B jeweils ein Dielektrikum umfassen. Das Dielektrikum der ILD-Schichten 124A und 124B kann unter Verwendung eines Abscheidungsverfahrens abgeschieden werden, das für fließfähige Dielektrika (z. B. fließfähiges Siliziumoxid) geeignet ist. Beispielsweise kann fließfähiges Siliziumoxid für die ILD-Schichten 124A und 124B unter Verwendung von fließfähiger CVD (FCVD) abgeschieden werden.
  • Unter Bezugnahme auf 3 wird in Arbeitsvorgang 340 eine Schicht aus Fotolack (PR) abgeschieden, um freigelegte Abschnitte der IO-Oxidschicht des ersten finFET zu maskieren und selektiv freigelegte Abschnitte der Schutzoxidschicht des zweiten finFET zu entfernen. Beispielsweise kann eine Schicht aus PR 1150 auf der Struktur von 10A abgeschieden werden, um die Struktur von 11A zu bilden. Dem Abscheiden der Schicht aus PR 1150 kann ein Ätzprozess folgen, um freigelegte Abschnitte der Schutzoxidschicht 114B selektiv zu entfernen, die sich unter der Polysiliziumstruktur 842B befanden. Die Schicht aus PR 1150 unterstützt dabei, die IO-Oxidschicht 114A davor zu schützen, während des selektiven Ätzens der freigelegten Abschnitte der Schutzoxidschicht 114B geätzt zu werden. Das Entfernen der freigelegten Abschnitte der Schutzoxidschicht 114B kann unter Verwendung eines Trockenätzprozesses (z. B. Reaktionsionenätzen), eines Nassätzprozesses (z. B. unter Verwendung von verdünntem HF) oder einer Kombination davon ausgeführt werden. Bei einigen Ausführungsformen können die im Trockenätzprozess verwendeten Gasätzmittel Chlor, Fluor, Brom oder eine Kombination davon umfassen. Dem Entfernen der freigelegten Abschnitte der Schutzoxidschicht 114B kann das Entfernen der Schicht aus PR 1150 folgen.
  • Unter Bezugnahme auf 3 werden in Arbeitsvorgang 345 Gatestrukturen über den Finnenstrukturen gebildet. Es werden beispielsweise die Gatestrukturen 110A und 110B in den entsprechenden Strukturen der 11A und 11B nach dem Entfernen der Schicht aus PR 1150 gebildet, um die entsprechenden Strukturen der 1A und 1B zu bilden. Das Bilden von jeder der Gatestrukturen 110A und 110B kann im Wesentlichen das gleichzeitige Abscheiden von entsprechenden Dielektrikumschichten 116A und 116B umfassen. Die Dielektrikumschichten 116A und 116B können jeweils Siliziumoxid umfassen und können durch CVD, Atomlagenabscheidung (ALD), physikalische Gasphasenabscheidung (PVD), Elektronenstrahlverdampfung oder einem anderen geeigneten Prozess gebildet werden. Bei einigen Ausführungsformen können die Dielektrikumschichten 116A und 116B jeweils (i) eine Schicht aus Siliziumoxid, Siliziumnitrid und/oder Siliziumoxinitrid, (ii) ein High-k-Dielektrikum, wie z. B. Hafniumoxid (HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, (iii) ein High-k-Dielektrikum mit Oxiden von Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb oder Lu oder (iv) eine Kombination davon umfassen. High-k-Dielektrikum-Schichten können durch ALD und/oder andere geeignete Verfahren gebildet werden. Bei einigen Ausführungsformen können die Dielektrikumschichten 116A und 116B jeweils eine einzelne Schicht oder einen Stapel von Isoliermaterialschichten umfassen.
  • Dem Abscheiden der Dielektrikumschichten 116A und 116B kann im Wesentlichen das gleichzeitige Abscheiden der Gateelektroden 118A und 118B folgen. Die Gateelektroden 118A und 118B können jeweils eine einzelne Metallschicht oder einen Stapel von Metallschichten umfassen. Der Stapel von Metallschichten kann zueinander unterschiedliche Metalle umfassen. Bei einigen Ausführungsformen kann die Gateelektrode 124 ein geeignetes leitendes Material, wie z. B. Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, Metalllegierungen und/oder Kombinationen davon umfassen. Die Gateelektrode 124 kann durch ALD, PVD, CVD oder einen anderen geeigneten Abscheidungsprozess gebildet werden.
  • Die abgeschiedenen Dielektrikumschichten 116A und 116B und Gateelektroden 118A und 118B können durch einen CMP-Prozess planarisiert werden. Der CMP-Prozess kann im Wesentlichen obere Flächen der Dielektrikumschichten 116A und 116B und der Gateelektroden 118A und 118B mit oberen Flächen der ILD-Schichten 124A und 124B wie gezeigt in den 1A und 1B koplanarisieren.
  • Die 12A und 12B sind entsprechend Querschnittansichten entlang den Linien A-A und B-B der IO- und Nicht-IO-finFETs 100A und 100B der 1A und 1B gemäß einiger Ausführungsformen. Die Beschreibung von Elementen in den 1A-2A und 1B-2B findet auf Elemente in den 12A und 12B mit den gleichen Anmerkungen Anwendung, sofern nicht anders angegeben. Es ist zu beachten, dass die Ansichten der IO- und Nicht-IO-finFETs 100A und 100B in den 12A und 12B für Veranschaulichungszwecke gezeigt sind und nicht maßstäblich gezeichnet sein können. Basierend auf der Offenbarung hierin ist zu beachten, dass die Querschnittsformen der STI-Regionen 104A und 104B, Finnenstrukturen 106A und 106B und Gatestrukturen 110A und 110B, die in den 12A und 12B gezeigt sind, veranschaulichend sind und nicht begrenzen sollen.
  • Wie gezeigt in 12A, können sich die IO-Oxidschicht 114A, Dielektrikumschicht 116A und Gateelektrode 118A von IO-finFET 100A um Abschnitte der Finnenstrukturen 106A hüllen, die sich über die STI-Region 104A erstrecken. Bei einigen Ausführungsformen kann die IO-Oxidschicht 114A einen ersten Abschnitt 114A3 mit einer ersten Dicke 114At3 auf oberen Flächen 106As von Abschnitten der Finnenstrukturen 106A, die sich über der STI-Region 104A erstrecken, aufweisen und kann einen zweiten Abschnitt 114A4 mit einer zweiten Dicke 114At4 auf einer oberen Fläche 104As der STI-Region 104A und auf Seitenwänden von Abschnitten der Finnenstrukturen 106A, die sich über der STI-Region 104A erstrecken, aufweisen. Bei einigen Ausführungsformen kann die Dicke 114At3 um einen Wert im Bereich von ungefähr 0,5 nm bis zu ungefähr 3 nm größer als die Dicke 114At4 sein. Die Dicke 114At1 kann gemäß einiger Ausführungsformen von ungefähr 2 nm bis zu ungefähr 5 nm reichen und die Dicke 114At2 kann von ungefähr 1 nm bis zu ungefähr 3 nm reichen. Bei einigen Ausführungsformen kann wie gezeigt in 12A jeder der Abschnitte 114A3 eine Breite 114Aw1 aufweisen, die größer ist als die Breite 114Aw2 , die eine Summe der Breiten von einer von den Finnenstrukturen 106A und ihrer Seitenwände ist. Bei einigen Ausführungsformen erstreckt sich wie gezeigt in 12A jeder der Abschnitte 114A3 seitlich über Seitenwände der Abschnitte 114A4 um einen Wert von ungefähr 0,1 nm bis zu ungefähr 1 nm hinaus.
  • Die dickeren Abschnitte 114A3 der IO-Oxidschicht 114A auf den oberen Flächen 106As können dabei unterstützen, die Finnenstrukturen 106A während des Strukturierens und Ätzens der Polysiliziumstruktur zu schützen (Element 842A gezeigt in 17A), die anschließend durch die Gatestruktur 110A in einem Gateaustauschprozess ersetzt werden kann. Das Vorhandensein dieser schützenden dickeren Abschnitte 114A3 kann eine längere Ätzzeit ermöglichen als sie in anderen finFETs zum Entfernen des Polysiliziums von Räumen mit hohem Seitenverhältnis 230A (z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den Finnenstrukturen 106A verwendet werden, ohne im Wesentlichen die Finnenstrukturen 106A während des Bildens der Polysiliziumstrukturen (Element 842A gezeigt in 17A) zu ätzen und/oder zu beschädigen. Die längere Ätzzeit kann dabei unterstützen, einen Polysiliziumrückstand in den Räumen 230A im Wesentlichen zu reduzieren oder zu eliminieren und daher die Leistung und Zuverlässigkeit des Nicht-IO-finFET 100A verbessern.
  • Bei einigen Ausführungsformen können die dickeren Abschnitte 114A3 der IO-Oxidschicht 114A auf oberen Flächen 106As der Finnenstrukturen 106A gewachsen werden. Ein derartiges dickeres Wachstum von dickeren Abschnitten 114A3 auf oberen Flächen 106As kann durch das Bilden einer Oxidschicht (gezeigt in 16A) auf oberen Flächen 106As gefolgt von einer Sauerstoffplasmabehandlung der abgeschiedenen Oxidschicht ausgeführt werden. Der Prozess des Wachsens von dickeren Abschnitten 114A3 der IO-Oxidschicht 114A auf oberen Flächen 106As wird in weiteren Details unter Bezugnahme auf 16A beschrieben.
  • Unter Bezugnahme auf 12B, können sich ähnlich wie bei IO-finFET 100A die Dielektrikumschicht 116B und Gateelektrode 118B von Nicht-IO-finFET 100B um Abschnitte der Finnenstrukturen 106B hüllen, die sich über der STI-Region 104B erstrecken. Außerdem kann wie gezeigt in 12B im Gegensatz zu dem IO-finFET 100A der Nicht-IO-finFET 100B keine IO-Oxidschicht aufweisen, die der IO-Oxidschicht 114A auf der oberen Fläche 104Bs der STI-Region 104B und zwischen der Dielektrikumschicht 116B und Abschnitten der Finnenstrukturen 106B, die sich über der STI-Region 104B erstrecken, ähnlich ist. Jedoch kann, wie nachfolgend unter Bezugnahme auf die 16 beschrieben, eine Schutzoxidschicht (nicht gezeigt in 12B; Element 114B gezeigt in den 1B und 16B) ähnlich der IO-Oxidschicht 114A (vorstehend beschrieben unter Bezugnahme auf 12A) verwendet werden, um die Finnenstrukturen 106B während des Bildens von Polysiliziumstrukturen (Element 842B gezeigt in 17B) des Nicht-IO-finFET 100B zu schützen. Die Schutzoxidschicht 114B kann vor dem Bilden der Gatestruktur 110B entfernt werden. Ähnlich der IO-Oxidschicht 114A kann die Schutzoxidschicht eine längere Ätzzeit zum Entfernen von Polysilizium von Räumen mit hohem Seitenverhältnis 230B(z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den Finnenstrukturen 106B ermöglichen, ohne im Wesentlichen die Finnenstrukturen 106B während des Bildens der Polysiliziumstrukturen (Element 842B gezeigt in 8B) zu ätzen und/oder zu beschädigen. Die längere Ätzzeit kann dabei unterstützen, einen Polysiliziumrückstand in den Räumen 230B im Wesentlichen zu reduzieren oder zu eliminieren und daher die Leistung und Zuverlässigkeit des Nicht-IO-finFET 100B verbessern.
  • 13 ist ein Ablaufdiagramm eines beispielhaften Verfahrens 1300 zum Herstellen von IO- und Nicht-IO-finFETs 100A und 100B wie vorstehend beschrieben unter Bezugnahme auf die 1A, 1B, 12A und 12B gemäß einiger Ausführungsformen. Zu Veranschaulichungszwecken werden die Arbeitsvorgänge, die in 13 veranschaulicht sind, unter Bezugnahme auf den beispielhaften Fertigungsprozess zum Herstellen der Vorrichtungen 100A und 100B wie veranschaulicht in den 14A-19A und den 14B-19B entsprechend beschrieben. Die 14A-19A und 14A-19B sind isometrische Ansichten der entsprechenden IO- und Nicht-IO-finFETs 100A und 100B bei verschiedenen Stufen ihrer Herstellung gemäß einiger Ausführungsformen. Arbeitsvorgänge können abhängig von spezifischen Anwendungen in einer unterschiedlichen Reihenfolge ausgeführt oder nicht ausgeführt werden. Es sei klargestellt, dass das Verfahren 1300 keine kompletten IO- und Nicht-IO-finFETs 100A und 100B herstellt. Dementsprechend versteht es sich, dass zusätzliche Prozesse vor, während und nach dem Verfahren 1300 vorgesehen werden können, und dass einige andere Prozesse nur kurz hierin beschrieben sein können. Elemente in den 14A-19A und 14B-19B mit den gleichen Anmerkungen wie bei Elementen in den 1A-1B und 12A-12B sind vorstehend beschrieben.
  • Bei Arbeitsvorgang 1305 werden Finnenstrukturen von ersten und zweiten finFETs auf einem Substrat gebildet. Wie gezeigt in den 14A und 14B, werden die Finnenstrukturen 106A des IO-finFET 100A und die Finnenstrukturen 106B des Nicht-IO-finFET 100B im Wesentlichen gleichzeitig auf entsprechenden Substraten 102A und 102B wie beschrieben unter Bezugnahme auf die 4A und 4B gebildet.
  • Unter Bezugnahme auf 13 wird bei Arbeitsvorgang 1310 eine Isoliermaterialschicht für STI-Regionen abgeschieden und die strukturierten Hartmaskenschichten werden entfernt, um innerhalb der Isoliermaterialschicht ausgesparte Regionen zu bilden. Beispielsweise kann eine Isoliermaterialschicht 104* auf den Strukturen der 14A und 14B ganzflächig abgeschieden werden gefolgt von einem chemisch-mechanischen Polieren- (CMP) -Prozess und einem Ätzprozess, um die Strukturen der 15A und 5B im Wesentlichen gleichzeitig wie beschrieben unter Bezugnahme auf die 5A und 5B zu bilden.
  • Unter Bezugnahme auf 13 werden in Arbeitsvorgang 1315 STI-Regionen gebildet und eine IO-Oxidschicht und eine Schutzoxidschicht auf entsprechenden Finnenstrukturen der ersten und zweiten finFETs gebildet. Wie gezeigt in den 16A und 16B, können die STI-Regionen 104A und 104B und die IO-Oxidschicht 114A und die Schutzoxidschicht 114B gebildet werden. Die Bildung der STI-Regionen 104A und 104B kann einen Ätzprozess zum Rückätzen einer Schicht von Isoliermaterial 104* (15A und 15B) wie beschrieben unter Bezugnahme auf die 6A und 6B umfassen. Dem Bilden der STI-Regionen 104A und 104B kann eine Abscheidung einer Schicht eines Oxidmaterials und eine Sauerstoffplasmabehandlung folgen, um die IO-Oxidschicht 114A und die Schutzoxidschicht 114B im Wesentlichen gleichzeitig zu bilden.
  • Das Oxidschichtmaterial kann beispielsweise Siliziumoxid umfassen und kann durch CVD, Atomlagenabscheidung (ALD), plasmaunterstützte ALD (PEALD), physikalische Gasphasenabscheidung (PVD), Elektronenstrahlverdampfung oder einem anderen geeigneten Prozess gebildet werden. Bei einigen Ausführungsformen kann das Oxidschichtmaterial unter Verwendung von PEALD bei einer Energie im Bereich von ungefähr 400 W bis zu ungefähr 500 W und bei einer Temperatur im Bereich von ungefähr 300°C bis zu ungefähr 500°C abgeschieden werden. Die Dicke des abgeschiedenen Oxidmaterials kann zwischen ungefähr 2,5 nm bis zu ungefähr 4 nm (z. B. 3 nm) betragen.
  • Dem Abscheidungsprozess kann eine Sauerstoffplasmabehandlung des abgeschiedenen Oxidschichtmaterials bei einer Energie im Bereich von ungefähr 400 W bis zu ungefähr 600 W folgen. Die Sauerstoffplasmabehandlung kann eine anisotrope Behandlung sein, die dabei unterstützt, Abschnitte des abgeschiedenen Oxidschichtmaterials durch Umwandeln von oberen Abschnitten der Finnenstrukturen 106A und 106B in Siliziumoxidmaterial dicker zu machen. Aufgrund größerer Konzentrationen von Sauerstoffvorläufern, die obere Flächen der Finnenstrukturen 106A und 106B umgeben, kann die Sauerstoffplasmabehandlung obere Abschnitte der Finnenstrukturen 106A und 106B in Siliziumoxid umwandeln, kann aber nicht Abschnitte des abgeschiedenen Oxidschichtmaterials im Wesentlichen dicker machen, die sich auf Seitenwänden der Finnenstrukturen 106A und 106B befinden. Die Sauerstoffplasmabehandlung kann die oberen Flächen von Finnenstrukturen in Siliziumoxid umwandeln und kann auch einen Abschnitt der Seitenwandflächen, die sich oben auf Finnenstrukturen befinden, in Siliziumoxid umwandeln, was darin resultiert, dass in der Plattform dicker geformte Abschnitte 114A3 und 114B3 vorhanden sind, wie vorstehend beschrieben unter Bezugnahme auf die 12A. Der Sauerstoffplasmabehandlungsprozess kann bei ungefähr Raumtemperatur für einen geeigneten Zeitraum wie z. B. in einem Bereich von ungefähr 3 s bis zu ungefähr 30 s (z. B. 3 s bis 30 s) ausgeführt werden. Die Sauerstoffvorläuferkonzentration des Sauerstoffgasvolumenstroms kann zwischen 10 % bis zu ungefähr 30 % (z. B. 10 % bis 30 %) betragen. Bei einigen Ausfiihrungsformen können Faktoren - wie beispielsweise eine höhere Plasmaenergie, eine längere Behandlungszeit und ein höherer Sauerstoffgasvolumenstrom - zu einer größeren Dicke des gebildeten Siliziumoxidmaterials führen. Bei einigen Ausführungsformen kann der Behandlungsprozess ein zeitgesteuerter Prozess sein, bei dem eine Nenndicke des umgewandelten Siliziumoxidmaterials durch Steuern der Behandlungszeit erreicht werden kann.
  • Unter Bezugnahme auf 13 werden in Arbeitsvorgang 1320 Polysiliziumstrukturen auf der IO-Oxidschicht und der Schutzoxidschicht der ersten und zweiten finFETs gebildet und epitaktische S/D-Regionen werden gebildet. Wie gezeigt in den 17A und 17B, können die Polysiliziumstrukturen 842A und 842B auf entsprechenden Strukturen der 16A und 16B gebildet werden, die Abstandselemente 120A und 120B können im Wesentlichen gleichzeitig auf Seitenwänden von entsprechenden Polysiliziumstrukturen 842A und 842B gebildet werden und epitaktische S/D-Regionen 108A und 108B können im Wesentlichen gleichzeitig auf ausgesparten Abschnitten der entsprechenden Finnenstrukturen 106A und 106B gebildet werden, wie beschrieben unter Bezugnahme auf die 8A-9A und 8B-9B.
  • Während des Bildens der Polysiliziumstrukturen 842A und 842B können die dickeren Abschnitte 114A3 und 114B3 (gezeigt in den 12A-12B und 16A-16B) der entsprechenden IO-Oxidschicht 114A und Schutzoxidschicht 114B auf entsprechenden oberen Flächen 106As und 106Bs dabei unterstützen, die entsprechenden Finnenstrukturen 106A und 106B davor zu schützen, geätzt und/oder beschädigt zu werden. Das Vorhandensein dieser dickeren Abschnitte 114A3 und 114B3 kann eine längere Ätzzeit ermöglichen als die bei anderen finFETs zum Entfernen des abgeschiedenen Polysiliziums von Räumen mit hohem Seitenverhältnis 230A und 230B (z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen den entsprechenden Finnenstrukturen 106A und 106B verwendeten. Die längere Ätzzeit kann dabei unterstützen, einen Polysiliziumrückstand in den Räumen 230A und 230B (gezeigt in den 16A und 16B) im Wesentlichen zu reduzieren oder zu eliminieren und daher die Leistung und Zuverlässigkeit der IO- und Nicht-IO-finFETs 100A und 100B zu verbessern.
  • Unter Bezugnahme auf 13, werden in Arbeitsvorgang 1325 die Polysiliziumstrukturen entfernt. Die Polysiliziumstrukturen 842A und 842B zusammen mit den Hartmaskenschichten 844A, 846A, 844B und 846B können beispielsweise entfernt werden, um die Strukturen der 18A und 18B zu bilden. Das Entfernen der Polysiliziumstrukturen 842A und 842B und der Hartmaskenschichten 844A, 846A, 844B und 846B, kann wie beschrieben unter Bezugnahme auf die 10A und 10B ausgeführt werden. Bei einigen Ausführungsformen können vor dem Entfernen der Polysiliziumstrukturen 842A und 842B die ESLs 122A und 122B und die ILD-Schichten 124A und 124B wie beschrieben unter Bezugnahme auf die 10A und 108 gebildet werden.
  • Unter Bezugnahme auf 13 wird in Arbeitsvorgang 1330 eine Schicht aus Fotolack (PR) abgeschieden, um freigelegte Abschnitte der IO-Oxidschicht des ersten finFET zu maskieren und selektiv freigelegte Abschnitte der Schutzoxidschicht des zweiten finFET zu entfernen. Beispielsweise kann eine Schicht aus PR 1150 auf der Struktur von 18A abgeschieden werden, um die Struktur von 19A zu bilden. Dem Abscheiden der Schicht aus PR 1150 kann ein Ätzprozess folgen, um freigelegte Abschnitte der Schutzoxidschicht 114B selektiv zu entfernen, die sich unter der Polysiliziumstruktur 842B in 17A befanden. Die Schicht aus PR 1150 unterstützt dabei, die IO-Oxidschicht 114A davor zu schützen, während des selektiven Ätzens der freigelegten Abschnitte der Schutzoxidschicht 114B geätzt zu werden. Das Entfernen der freigelegten Abschnitte der Schutzoxidschicht 114B kann unter Verwendung eines Trockenätzprozesses (z. B. Reaktionsionenätzen), eines Nassätzprozesses (z. B. unter Verwendung von verdünntem HF) oder einer Kombination davon ausgeführt werden. Bei einigen Ausführungsformen können die im Trockenätzprozess verwendeten Gasätzmittel Chlor, Fluor, Brom oder eine Kombination davon umfassen. Dem Entfernen der freigelegten Abschnitte der Schutzoxidschicht 114B kann das Entfernen der Schicht aus PR 1150 folgen.
  • Unter Bezugnahme auf 13 werden in Arbeitsvorgang 335 Gatestrukturen über den Finnenstrukturen gebildet. Es werden beispielsweise die Gatestrukturen 110A und 110B in den entsprechenden Strukturen der 19A und 19B nach dem Entfernen der Schicht aus PR 1150 gebildet, um die entsprechenden Strukturen der 1A und 1B wie vorstehend beschrieben in Arbeitsvorgang 345 zu bilden.
  • Die vorstehenden Ausführungsformen beschreiben Strukturen und Verfahren zum Verbessern von Ätzprofilen von Polysiliziumstrukturen (z. B. die Polysiliziumstrukturen 842A und/oder 842B) von IO-Vorrichtungen (z. B. IO-finFET 100A) und/oder Nicht-IO-Vorrichtungen (z. B. Nicht-IO-finFET 100B) von integrierten Schaltungen. Die Polysiliziumstrukturen können innerhalb von Räumen mit hohem Seitenverhältnis (z. B. Seitenverhältnis größer als 1:15, 1:18 oder 1:20) zwischen angrenzenden Finnenstrukturen (z. B. der Finnenstrukturen 106A und/oder 106B) von den IO- und/oder Nicht-IO-Vorrichtungen hergestellt werden. Die beispielhaften Verfahren können schützende Regionen (z. B. die Oxidschichten 114A und/oder 114B) auf den Finnenstrukturen bilden, um die verbesserten Ätzprofile der Polysiliziumstrukturen ohne eines wesentlichen Schadens an den Finnenstrukturen zu erlangen. Das Verbessern der Ätzprofile der Polysiliziumstrukturen kann dabei unterstützen, das anschließende Bilden von Gatestrukturen (z. B. der Gatestrukturen 110A und/oder 110B) von den 10- und/oder Nicht-IO-Vorrichtungen zu verbessern und daher dabei zu unterstützen, die Leistung und Zuverlässigkeit der IO- und/oder Nicht-IO-Vorrichtungen zu verbessern.
  • Die beispielhaften Verfahren können auch dabei unterstützen, im Wesentlichen Polysiliziumrückstände in den Räumen mit hohem Seitenverhältnis zwischen den angrenzenden Finnenstrukturen der IO- und/oder Nicht-IO-Vorrichtungen während des Bildens der Polysiliziumstrukturen zu reduzieren oder zu eliminieren. Die wesentliche Reduzierung oder Eliminierung des Polysiliziumrückstandes kann dabei unterstützen, im Wesentlichen Stromverlust zwischen anschließend gebildeten Source/Drain- (S/D) -Regionen und Gatestrukturen der IO- und Nicht-IO-Vorrichtungen zu reduzieren oder zu eliminieren und daher dabei zu unterstützen, die Leistung und Zuverlässigkeit der IO- und/oder Nicht-IO-Vorrichtungen zu verbessern.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Bilden von ersten und zweiten Finnen-Feldeffekttransistoren (finFETs) auf einem Substrat das Bilden erster und zweiter Finnenstrukturen entsprechend der ersten und zweiten finFETs auf dem Substrat und das Bilden erster und zweiter Oxidregionen mit ersten und zweiten Dicken entsprechend auf oberen Flächen der ersten und zweiten Finnenstrukturen. Das Verfahren umfasst ferner das Bilden dritter und vierter Oxidregionen mit dritten und vierten Dicken entsprechend auf Seitenwänden auf den ersten und zweiten Finnenstrukturen. Die ersten und zweiten Dicken sind entsprechend größer als die dritten und vierten Dicken. Das Verfahren umfasst ferner das Bilden einer ersten Polysiliziumstruktur auf den ersten und dritten Oxidregionen und das Bilden einer zweiten Polysiliziumstruktur auf den zweiten und vierten Oxidregionen. Das Verfahren umfasst zudem das Bilden von ersten und zweiten Source/Drain-Regionen entsprechend auf ersten und zweiten ausgesparten Abschnitten der ersten und zweiten Finnenstrukturen und das Ersetzen der ersten und zweiten Polysiliziumstrukturen entsprechend mit ersten und zweiten Gatestrukturen..
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Bilden von ersten und zweiten Finnen-Feldeffekttransistoren (finFETs) auf einem Substrat entsprechend das Bilden erster und zweiter Finnenstrukturen der ersten und zweiten finFETs auf dem Substrat. Das Verfahren umfasst ferner das Bilden einer ersten Oxidschicht auf der ersten Finnenstruktur und das Bilden einer zweiten Oxidschicht auf der zweiten Finnenstruktur. Eine erste Dicke eines ersten Abschnitts von der ersten Oxidschicht auf einer oberen Fläche der ersten Finnenstruktur ist größer als eine zweite Dicke eines zweiten Abschnitts der ersten Oxidschicht auf einer Seitenwand der ersten Finnenstruktur. Eine erste Dicke eines ersten Abschnitts der zweiten Oxidschicht auf einer oberen Fläche der zweiten Finnenstruktur ist als eine zweite Dicke eines zweiten Abschnitts der zweiten Oxidschicht auf einer Seitenwand der zweiten Finnenstruktur. Das Verfahren umfasst ferner das Bilden erster und zweiter Polysiliziumstrukturen entsprechend auf den ersten und zweiten Oxidschichten und das Bilden erster und zweiter Source/Drain-Regionen entsprechend auf ersten und zweiten ausgesparten Abschnitten der ersten und zweiten Finnenstrukturen.
  • Bei einigen Ausführungsformen umfasst eine Halbleitervorrichtung erste und zweite Finnen-Feldeffekttransistoren (finFETs) auf einem Substrat. Der erste finFET umfasst eine erste Finnenstruktur auf dem Substrat, eine erste epitaktische Source/Drain-Region auf der ersten Finnenstruktur und eine erste Gatestruktur mit einer ersten Oxidschicht auf der ersten Finnenstruktur. Eine erste Dicke eines ersten Abschnitts von der ersten Oxidschicht auf einer oberen Fläche der ersten Finnenstruktur ist größer als eine zweite Dicke eines zweiten Abschnitts der ersten Oxidschicht auf einer Seitenwand der ersten Finnenstruktur. Der zweite finFET umfasst eine zweite Finnenstruktur auf dem Substrat, eine zweite epitaktische Source/Drain-Region auf der zweiten Finnenstruktur und eine zweite Gatestruktur mit einer zweiten Oxidschicht auf der zweiten Finnenstruktur. Eine erste Dicke eines ersten Abschnitts der zweiten Oxidschicht auf einer oberen Fläche der zweiten Finnenstruktur ist im Wesentlichen gleich einer zweiten Dicke eines zweiten Abschnitts der zweiten Oxidschicht auf einer Seitenwand der zweiten Finnenstruktur.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Bilden von Finnen-Feldeffekttransistoren (finFET) auf einem Substrat das Bilden einer Finnenstruktur auf dem Substrat, das Bilden einer ersten Oxidregion mit einer ersten Dicke auf einer oberen Fläche der Finnenstruktur und das Bilden einer zweiten Oxidregion mit einer zweiten Dicke auf einer Seitenwand auf der Finnenstruktur. Die erste Dicke ist größer als die zweite Dicke. Das Verfahren umfasst ferner das Bilden einer Polysiliziumstruktur auf den ersten und zweiten Oxidregionen, das Bilden epitaktischer Source/Drain-Regionen auf einem ausgesparten Abschnitt der Finnenstruktur und das Ersetzen der Polysiliziumstruktur mit Gatestrukturen.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Bilden eines Finnen-Feldeffekttransistors (finFET) auf einem Substrat das Bilden einer Finnenstruktur auf dem Substrat und das Bilden einer Oxidschicht auf der Finnenstruktur. Eine erste Dicke eines ersten Abschnitts der Oxidschicht auf einer oberen Fläche der Finnenstruktur ist größer als eine zweite Dicke eines zweiten Abschnitts der Oxidschicht auf einer Seitenwand der Finnenstruktur. Das Verfahren umfasst ferner das Bilden einer Polysiliziumstruktur auf der Oxidschicht und das Bilden einer Source/Drain-Region auf ausgesparten Abschnitten der Finnenstruktur.
  • Bei einigen Ausführungsformen umfasst ein Finnen-Feldeffekttransistor (finFET) eine Finnenstruktur auf einem Substrat, eine epitaktische Source/Drain-Region auf der Finnenstruktur und eine Gatestruktur. Die Gatestruktur umfasst eine Oxidschicht auf der Finnenstruktur, eine Dielektrikumschicht auf der Oxidschicht und eine Gateelektrode auf der Dielektrikumschicht. Eine erste Dicke eines ersten Abschnitts der Oxidschicht auf einer oberen Fläche der Finnenstruktur ist größer als eine zweite Dicke eines zweiten Abschnitts der Oxidschicht auf einer Seitenwand der Finnenstruktur.
  • Die vorstehende Offenbarung beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • US 62552241 [0001]

Claims (20)

  1. Verfahren zum Bilden von ersten und zweiten Finnen-Feldeffekttransistoren (finFETs) auf einem Substrat, wobei das Verfahren umfasst: Bilden erster und zweiter Finnenstrukturen der ersten und zweiten finFETs entsprechend auf dem Substrat; Bilden erster und zweiter Oxidregionen mit ersten und zweiten Dicken entsprechend auf oberen Flächen der ersten und zweiten Finnenstrukturen; Bilden dritter und vierter Oxidregionen mit dritten und vierten Dicken entsprechend auf Seitenwänden auf den ersten und zweiten Finnenstrukturen, wobei die ersten und zweiten Dicken entsprechend größer sind als die dritten und vierten Dicken; Bilden einer ersten Polysiliziumstruktur auf den ersten und dritten Oxidregionen; Bilden einer zweiten Polysiliziumstruktur auf den zweiten und vierten Oxidregionen; Bilden erster und zweiter Source/Drain-Regionen entsprechend auf ersten und zweiten ausgesparten Abschnitten der ersten und zweiten Finnenstrukturen; und Ersetzen der ersten und zweiten Polysiliziumstrukturen entsprechend mit ersten und zweiten Gatestrukturen.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten und zweiten Oxidregionen umfasst: Bilden von ersten und zweiten amorphen Bereichen entsprechend auf den ersten und zweiten Finnenstrukturen, wobei die ersten und zweiten amorphen Bereiche jeweils ein amorphes Material aufweisen; Dotieren der ersten und zweiten amorphen Bereiche; Abscheiden erster und zweiter Oxidschichten entsprechend auf den ersten und zweiten amorphen Bereichen und entsprechend auf Seitenwänden von den ersten und zweiten Finnenstrukturen; und Glühen der ersten und zweiten amorphen Bereiche und der ersten und zweiten Oxidschichten.
  3. Verfahren nach Anspruch 2, wobei das Bilden der ersten und zweiten amorphen Bereiche umfasst: Abscheiden einer Isoliermaterialschicht auf den ersten und zweiten Finnenstrukturen; Bilden erster und zweiter ausgesparter Regionen entsprechend innerhalb der Isoliermaterialschicht und auf den ersten und zweiten Finnenstrukturen; Abscheiden einer Schicht des amorphen Materials auf der Isoliermaterialschicht, um die ersten und zweiten ausgesparten Regionen zu füllen; und Entfernen von Abschnitten der Schicht des amorphen Materials auf der Isoliermaterialschicht, um im Wesentlichen eine obere Fläche der Isoliermaterialschicht mit oberen Flächen anderer Abschnitte der Schicht des amorphen Materials innerhalb der ersten und zweiten ausgesparten Regionen zu koplanarisieren.
  4. Verfahren nach Anspruch 2 oder 3, wobei eine vertikale Abmessung der ersten oder zweiten amorphen Region von ungefähr 5 nm bis zu ungefähr 20 nm reicht.
  5. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der ersten und zweiten Oxidregionen umfasst: Bilden erster und zweiter amorpher Siliziumregionen entsprechend auf den ersten und zweiten Finnenstrukturen; Dotieren der ersten und zweiten amorphen Siliziumregionen unter Verwendung eines Fluor- oder Sauerstoffdotierstoffs; Abscheiden erster und zweiter Oxidschichten entsprechend auf den ersten und zweiten amorphen Siliziumbereichen; und Glühen der ersten und zweiten amorphen Siliziumregionen und der ersten und zweiten Oxidschichten.
  6. Verfahren nach einem der vorstehenden Ansprüche, wobei die erste oder zweite Dicke um einen Wert im Bereich von ungefähr 0,5 nm bis zu ungefähr 3 nm größer ist als die dritte oder vierte Dicke.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei das Ersetzen der ersten und zweiten Polysiliziumstrukturen entsprechend mit den ersten und zweiten Gatestrukturen umfasst: Entfernen der ersten und zweiten Polysiliziumstrukturen; Abscheiden einer Fotolackschicht auf Abschnitten der ersten und dritten Oxidregionen, die durch Entfernen der ersten Polysiliziumstruktur freigelegt sind; Ätzen von Abschnitten der zweiten und vierten Oxidregionen, die durch Entfernen der zweiten Polysiliziumstruktur freigelegt sind; Bilden der ersten Gatestruktur auf den Abschnitten der ersten und dritten Oxidregionen; und Bilden der zweiten Gatestruktur auf den Abschnitten der zweiten und vierten Oxidregionen.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden der ersten Polysiliziumstruktur auf den ersten und dritten Oxidregionen umfasst: Abscheiden einer Polysiliziumschicht auf den ersten und zweiten Oxidregionen; und Ätzen erster und zweiter Abschnitte der Polysiliziumschicht mit entsprechend ersten und zweiten Ätzgeschwindigkeiten, wobei die erste Ätzgeschwindigkeit größer ist als die zweite Ätzgeschwindigkeit.
  9. Verfahren zum Bilden von ersten und zweiten Finnen-Feldeffekttransistoren (finFETs) auf einem Substrat, wobei das Verfahren umfasst: Bilden erster und zweiter Finnenstrukturen der ersten und zweiten finFETs entsprechend auf dem Substrat; Bilden einer ersten Oxidschicht auf der ersten Finnenstruktur, wobei eine erste Dicke eines ersten Abschnitts der ersten Oxidschicht auf einer oberen Fläche der ersten Finnenstruktur größer ist als eine zweite Dicke eines zweiten Abschnitts der ersten Oxidschicht auf einer Seitenwand der ersten Finnenstruktur; Bilden einer zweiten Oxidschicht auf der zweiten Finnenstruktur, wobei eine erste Dicke eines ersten Abschnitts der zweiten Oxidschicht auf einer oberen Fläche der zweiten Finnenstruktur größer ist als eine zweite Dicke eines zweiten Abschnitts der zweiten Oxidschicht auf einer Seitenwand der zweiten Finnenstruktur; Bilden erster und zweiter Polysiliziumstrukturen entsprechend auf den ersten und zweiten Oxidschichten; und Bilden erster und zweiter Source/Drain-Regionen entsprechend auf ersten und zweiten ausgesparten Abschnitten der ersten und zweiten Finnenstrukturen.
  10. Verfahren nach Anspruch 9, wobei die erste Dicke des ersten Abschnitts der ersten Oxidschicht um einen Wert im Bereich von ungefähr 0,5 nm bis zu ungefähr 3 nm größer ist als die zweite Dicke des zweiten Abschnitts der ersten Oxidschicht.
  11. Verfahren nach Anspruch 9 oder 10, wobei sich der erste Abschnitt von der ersten Oxidschicht um einen Wert im Bereich von ungefähr 0,1 nm bis zu ungefähr 1 nm seitlich über eine Seitenwand des zweiten Abschnitts der ersten Oxidschicht hinaus erstreckt.
  12. Verfahren nach einem der vorstehenden Ansprüche 9 bis 11, wobei das Bilden der ersten und zweiten Oxidschichten umfasst: Abscheiden eines Oxidschichtmaterials auf den ersten und zweiten Finnenstrukturen; und Behandeln des abgeschiedenen Oxidschichtmaterials mit einem Sauerstoffplasma.
  13. Verfahren nach einem der vorstehenden Ansprüche 9 bis 12, wobei das Bilden der ersten und zweiten Oxidschichten umfasst: Abscheiden eines Oxidschichtmaterials auf den ersten und zweiten Finnenstrukturen; und Behandeln des abgeschiedenen Oxidschichtmaterials mit einem Sauerstoffplasma bei einer Energie im Bereich von ungefähr 400 W bis zu ungefähr 600 W.
  14. Verfahren nach einem der vorstehenden Ansprüche 9 bis 13, ferner umfassend das Ersetzen der ersten und zweiten Polysiliziumstrukturen entsprechend mit ersten und zweiten Gatestrukturen.
  15. Verfahren nach Anspruch 14, wobei das Ersetzen der ersten und zweiten Polysiliziumstrukturen entsprechend mit den ersten und zweiten Gatestrukturen umfasst: Entfernen der ersten und zweiten Polysiliziumstrukturen; Abscheiden einer Fotolackschicht auf Abschnitten der ersten Oxidschicht, die durch Entfernen der ersten Polysiliziumstruktur freigelegt ist; Ätzen von Abschnitten der zweiten Oxidschicht, die durch Entfernen der zweiten Polysiliziumstruktur freigelegt ist; Bilden der ersten Gatestruktur auf den Abschnitten der ersten Oxidschicht; und Bilden der zweiten Gatestruktur auf den Abschnitten der zweiten Oxidschicht.
  16. Halbleitervorrichtung umfassend: einen ersten Finnen-Feldeffekttransistor (finFET) auf einem Substrat, wobei der erste finFET umfasst: eine erste Finnenstruktur auf dem Substrat, eine erste epitaktische Source/Drain-Region auf der ersten Finnenstruktur und eine erste Gatestruktur mit einer ersten Oxidschicht auf der ersten Finnenstruktur, wobei eine erste Dicke eines ersten Abschnitts der ersten Oxidschicht auf einer oberen Fläche der ersten Finnenstruktur größer ist als eine zweite Dicke eines zweiten Abschnitts der ersten Oxidschicht auf einer Seitenwand der ersten Finnenstruktur; und einen zweiten finFET auf dem Substrat, wobei der zweite finFET umfasst: eine zweite Finnenstruktur auf dem Substrat, eine zweite epitaktische Source/Drain-Region auf der zweiten Finnenstruktur und eine zweite Gatestruktur mit einer zweiten Oxidschicht auf der zweiten Finnenstruktur, wobei eine erste Dicke eines ersten Abschnitts der zweiten Oxidschicht auf einer oberen Fläche der zweiten Finnenstruktur im Wesentlichen gleich einer zweiten Dicke eines zweiten Abschnitts der zweiten Oxidschicht auf einer Seitenwand der zweiten Finnenstruktur ist.
  17. Halbleitervorrichtung nach Anspruch 16, ferner umfassend erste und zweite Schichten aus amorphem Silizium auf den oberen Flächen von den ersten und zweiten Finnenstrukturen.
  18. Halbleitervorrichtung nach Anspruch 16 oder 17, wobei die erste Dicke des ersten Abschnitts der ersten Oxidschicht um einen Wert im Bereich von ungefähr 0,5 nm bis zu ungefähr 3 nm größer ist als die zweite Dicke des zweiten Abschnitts der ersten Oxidschicht.
  19. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 16 bis 18, wobei die erste Gatestruktur ferner umfasst: eine Dielektrikumschicht auf der ersten Oxidschicht; und eine Gateelektrode auf der Dielektrikumschicht.
  20. Halbleitervorrichtung nach einem der vorstehenden Ansprüche 16 bis 19, ferner umfassend Abstandselemente auf Seitenwänden der ersten Gatestruktur, wobei sich die erste Oxidschicht unter den Abstandselementen erstreckt.
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