DE102020101450A1 - Halbleitervorrichtung und Herstellungsverfahren - Google Patents

Halbleitervorrichtung und Herstellungsverfahren Download PDF

Info

Publication number
DE102020101450A1
DE102020101450A1 DE102020101450.3A DE102020101450A DE102020101450A1 DE 102020101450 A1 DE102020101450 A1 DE 102020101450A1 DE 102020101450 A DE102020101450 A DE 102020101450A DE 102020101450 A1 DE102020101450 A1 DE 102020101450A1
Authority
DE
Germany
Prior art keywords
layer
inhibitor
dielectric
metal
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102020101450.3A
Other languages
English (en)
Inventor
Jian-Jou LIAN
Chun-Neng LIN
Chieh-Wei Chen
Tzu-Ang Chiang
Ming-Hsi Yeh
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020101450A1 publication Critical patent/DE102020101450A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/04Etching, surface-brightening or pickling compositions containing an inorganic acid
    • C09K13/06Etching, surface-brightening or pickling compositions containing an inorganic acid with organic material
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23FNON-MECHANICAL REMOVAL OF METALLIC MATERIAL FROM SURFACE; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL; MULTI-STEP PROCESSES FOR SURFACE TREATMENT OF METALLIC MATERIAL INVOLVING AT LEAST ONE PROCESS PROVIDED FOR IN CLASS C23 AND AT LEAST ONE PROCESS COVERED BY SUBCLASS C21D OR C22F OR CLASS C25
    • C23F1/00Etching metallic material by chemical means
    • C23F1/10Etching compositions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Composite Materials (AREA)
  • Inorganic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Weting (AREA)

Abstract

In einem Nassätzprozess zum Strukturieren einer Metallschicht wie einer p-Metallaustrittsarbeitsschicht über einer Dielektrikumschicht wie einer High-k-Gatedielektrikumschicht wird eine Selektivität der Nassätzlösung zwischen der Metallschicht und der Dielektrikumschicht erhöht, indem ein Inhibitor verwendet wird. Der Inhibitor weist solche Inhibitoren wie eine Phosphorsäure, eine Carbonsäure, eine Aminosäure oder eine Hydroxylgruppe auf.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl von Elektronikanwendungen wie beispielsweise Personal-Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Betriebsmitteln verwendet. Halbleitervorrichtungen werden üblicherweise hergestellt, indem sequenziell isolierende Schichten oder Dielektrikumschichten, leitende Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden werden, und indem die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um darauf Schaltungskomponenten und -elemente zu bilden.
  • Die Halbleiterindustrie fährt fort die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Strukturgröße zu verbessern, die es erlaubt, mehr Komponenten in einem bestimmten Bereich zu integrieren. Da jedoch die minimalen Merkmalsgrößen reduziert sind, ergeben sich zusätzliche Probleme, die adressiert werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 veranschaulicht eine perspektivische Ansicht einer Bildung von Halbleiterfinnen gemäß einigen Ausführungsformen.
    • Die 2A bis 2B veranschaulichen die Bildung einer High-k-Dielektrikumschicht und der ersten p-Metallaustrittsarbeitsschicht gemäß einigen Ausführungsformen.
    • Die 3A bis 3B veranschaulichen eine Strukturierung einer unteren Antireflexionsschicht gemäß einigen Ausführungsformen.
    • Die 4A bis 4B veranschaulichen einen Ätzprozess gemäß einigen Ausführungsformen.
    • Die 5A bis 5B veranschaulichen die Bildung einer Gatestruktur gemäß einigen Ausführungsformen.
    • Die 6A bis 6B veranschaulichen die Bildung einer Verkappungsschicht gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Es werden nachfolgend spezielle Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränken. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und die zweiten Merkmale in direktem Kontakt gebildet sind, und auch Ausführungsformen, bei denen zusätzliche Funktionen zwischen den ersten und den zweiten Merkmalen gebildet sein können, sodass die ersten und die zweiten Merkmale nicht in direktem Kontakt sein können. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient zum Zweck der Einfachheit und Übersichtlichkeit und diktiert nicht an sich eine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Ferner können räumlich relative Begriffe, wie „darunter“, „unter“, „untere“, „über“, „obere“ und dergleichen zur Erleichterung der Erörterung hierin verwendet sein, um die Beziehung eines Elements oder Merkmals zu einem bzw. zu anderen Elementen oder Merkmalen wie veranschaulicht in den Figuren zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der Ausrichtung, die in den Figuren gezeigt ist, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder beim Betrieb der Vorrichtung umfassen. Die Vorrichtung kann anderweitig ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen) und die hierin verwendeten räumlichen relativen Beschreiber können desgleichen dementsprechend interpretiert werden.
  • Es werden jetzt Ausführungsformen in Bezug auf spezielle Beispiele einschließlich finFET-Vorrichtungen beschrieben. Die Ausführungsformen sind jedoch nicht auf die hierin bereitgestellten Beispiele beschränkt und die Ideen können in einer Vielzahl von Ausführungsformen implementiert werden.
  • Unter jetziger Bezugnahme auf 1 ist eine perspektivische Ansicht einer Halbleitervorrichtung 100 wie eine finFET-Vorrichtung veranschaulicht. Bei einer Ausführungsform weist die Halbleitervorrichtung 100 ein Substrat 101 und die ersten Gräben 103 auf. Das Substrat 101 kann ein Siliziumsubstrat sein, obwohl andere Substrate, wie Halbleiter auf Isolator (SOI), verspanntes SOI und Siliziumgermanium auf Isolator, verwendet werden könnten. Das Substrat 101 kann ein p-Halbleiter sein, obwohl es bei anderen Ausführungsformen ein n-Halbleiter sein könnte.
  • Die ersten Gräben 103 können als ein erster Schritt in der letztendlichen Bildung der ersten Isolierungsregionen 105 gebildet werden. Die ersten Gräben 103 können unter Verwendung einer Maskierungsschicht (nicht separat veranschaulicht in 1) zusammen mit einem geeigneten Ätzprozess gebildet werden. Die Maskierungsschicht kann beispielsweise eine Hartmaske sein, die Siliziumnitrid aufweist, das durch einen Prozess wie chemische Gasphasenabscheidung (CVD) gebildet ist, obwohl andere Materialien, wie Oxide, Oxinitride, Siliziumcarbid, Kombinationen davon, oder dergleichen, und andere Prozesse, wie beispielsweise plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Niederdruck-Gasphasenabscheidung (LPCVD) oder sogar Siliziumoxidbildung gefolgt von Nitridbildung verwendet werden können. Sobald sie gebildet ist, kann die Maskierungsschicht durch einen geeigneten Photolithografieprozess strukturiert werden, um diejenigen Abschnitte des Substrats 101 freizulegen, die entfernt werden, um die ersten Gräben 103 zu bilden.
  • Ein Fachmann wird jedoch erkennen, dass die Prozesse und Materialien, die vorstehend beschrieben sind, um die Maskierungsschicht zu bilden, nicht das einzige Verfahren sind, das verwendet werden kann, um Abschnitte des Substrats 101 während des Freilegens anderer Abschnitte des Substrats 101 zur Bildung der ersten Gräben 103 zu schützen. Es kann jeder geeignete Prozess, wie ein strukturierter und entwickelter Fotolack, alternativ verwendet werden, um Abschnitte des Substrats 101 freizulegen, die zu entfernen sind, um die ersten Gräben 103 zu bilden. Alle diese Verfahren sollen vollständig im Umfang der vorliegenden Ausführungsformen umfasst sein.
  • Sobald eine Maskierungsschicht gebildet und strukturiert wurde, werden die ersten Gräben 103 in dem Substrat 101 gebildet. Das freigelegte Substrat 101 kann durch einen geeigneten Prozess wie reaktives Ionenätzen (RIE) entfernt werden, um die ersten Gräben 103 im Substrat 101 zu bilden, obwohl jeder geeignete Prozess verwendet werden kann. Bei einer Ausführungsform können die ersten Gräben 103 gebildet werden, sodass sie eine erste Tiefe von kleiner als ungefähr 5.000 Ä von der Fläche des Substrats 101 aufweisen, wie beispielsweise ungefähr 2.500 Å.
  • Ein Durchschnittsfachmann wird erkennen, dass der vorstehend beschriebene Prozess, um die ersten Gräben 103 zu bilden, jedoch lediglich ein potenzieller Prozess ist und nicht die einzige Ausführungsform sein soll. Vielmehr kann jeder geeignete Prozess, durch den die ersten Gräben 103 gebildet werden können, verwendet werden, und jeder geeignete Prozess einschließlich jeglicher Anzahl an Maskier- und Entfernungsschritten kann verwendet werden.
  • Zusätzlich zum Bilden der ersten Gräben 103 bildet der Maskier- und Ätzprozess zusätzlich die Finnen 107 von denjenigen Abschnitten des Substrats 101, die nicht entfernt werden. Der Einfachheit halber wurden die Finnen 107 in den Figuren durch eine gestrichelte Linie als von dem Substrat 101 getrennt veranschaulicht, obwohl ein physischer Hinweis auf die Trennung vorhanden oder nicht vorhanden sein kann. Diese Finnen 107 können wie nachfolgend beschrieben verwendet werden, um die Kanalregion von Mehrfachgate-FinFET-Transistoren zu bilden. Während 1 nur vier Finnen 107 veranschaulicht, die aus dem Substrat 101 gebildet sind, kann jegliche Anzahl an Finnen 107 verwendet werden.
  • Die Finnen 107 können derart gebildet sein, dass sie eine Breite an der Fläche des Substrats 101 zwischen ungefähr 5 nm und ungefähr 80 nm, wie beispielsweise ungefähr 30 nm, aufweisen. Zusätzlich können die Finnen 107 voneinander durch einen Abstand von zwischen ungefähr 10 nm und ungefähr 100 nm, wie beispielsweise ungefähr 50 nm, beabstandet sein. Indem die Finnen 107 in einer derartigen Weise beabstandet sind, können die Finnen 107 jeweils eine getrennte Kanalregion bilden, während sie immer noch nahe genug sind, um ein gemeinsames Gate zu teilen (weiter unten beschrieben).
  • Sobald die ersten Gräben 103 und die Finnen 107 gebildet wurden, können die ersten Gräben 103 mit einem Dielektrikum gefüllt werden und das Dielektrikum kann innerhalb der ersten Gräben 103 ausgespart werden, um die ersten Isolierungsregionen 105 zu bilden. Das Dielektrikum kann ein Oxidmaterial, ein Hochdichteplasma-Oxid (HDP-Oxid) oder dergleichen sein. Das Dielektrikum kann nach einem optionalen Reinigen und Auskleiden der ersten Gräben 103 unter Verwendung von entweder einem chemischen Gasphasenabscheidungs-Verfahren (CVD-Verfahren) (z. B. der HARP-Prozess), einem Hochdichteplasma-CVD-Verfahren oder einem anderen geeigneten Bildungsverfahren wie es auf dem Fachgebiet bekannt ist gebildet werden.
  • Die ersten Gräben 103 können durch Überfüllen der ersten Gräben 103 und des Substrats 101 mit dem Dielektrikum und dann Entfernen des überschüssigen Materials außerhalb der ersten Gräben 103 und der Finnen 107 durch einen geeigneten Prozess wie beispielsweise chemisch-mechanisches Polieren (CMP), ein Ätzen, eine Kombination aus diesen oder dergleichen, gefüllt werden. Bei einer Ausführungsform entfernt der Entfernungsprozess auch jedes Dielektrikum, das sich über den Finnen 107 befindet, sodass das Entfernen des Dielektrikums die Fläche der Finnen 107 für weitere Verarbeitungsschritte freilegt.
  • Sobald wurden die ersten Gräben 103 mit dem Dielektrikum gefüllt wurden, kann das Dielektrikum kann dann von der Fläche der Finnen 107 weg ausgespart werden. Das Aussparen kann ausgeführt werden, um mindestens einen Abschnitt der Seitenwände der Finnen 107 neben der oberen Fläche der Finnen 107 freizulegen. Das Dielektrikum kann unter Verwendung eines Nassätzens durch Eintauchen der oberen Fläche der Finnen 107 in ein Ätzmittel wie HF ausgespart werden, obwohl andere Ätzmittel, wie beispielsweise H2, und andere Verfahren, wie beispielsweise ein reaktives Ionenätzen, ein Trockenätzen mit Ätzmitteln wie NH3/NF3, chemisches Oxidentfernen oder Trockenchemikalienreinigen verwendet werden können. Das Dielektrikum kann auf einen Abstand von der Fläche der Finnen 107 zwischen ungefähr 50 Ä und ungefähr 500 Ä, wie beispielsweise ungefähr 400 Ä, ausgespart werden. Zusätzlich kann das Aussparen auch jedes übrige Dielektrikum entfernen, das sich über den Finnen 107 befindet, um sicherzustellen, dass die Finnen 107 für eine weitere Verarbeitung freigelegt werden.
  • Ein Durchschnittsfachmann wird jedoch erkennen, dass die vorstehend beschriebenen Schritte nur ein Teil des gesamten Prozessablaufs sein können, der verwendet wird, um das Dielektrikum zu füllen und auszusparen. Es können beispielsweise auch Auskleidungsschritte, Reinigungsschritte, Temperschritte, Spaltenfüllschritte, Kombinationen davon und dergleichen verwendet werden, um die ersten Gräben 103 mit dem Dielektrikum zu bilden und zu füllen. Alle der potenziellen Prozessschritte sollen vollständig im Umfang der vorliegenden Ausführungsform umfasst sein.
  • Nachdem die ersten Isolierungsregionen 105 gebildet wurden, können ein Dummygatedielektrikum 109, eine Dummygateelektrode 111 über dem Dummygatedielektrikum 109 und erste Abstandselemente 113 über jeder der Finnen 107 gebildet werden. Bei einer Ausführungsform kann das Gatedielektrikum 109 durch Thermooxidation, chemische Gasphasenabscheidung, Sputtern oder jegliche anderen bekannten Verfahren, die auf dem Fachgebiet bekannt sind und verwendet werden, gebildet werden, um ein Gatedielektrikum zu bilden. Abhängig von der Technik der Gatedielektrikumbildung kann sich die Dicke des Dummygatedielektrikums 109 oben auf den Finnen 107 von der Gatedielektrikumdicke an der Seitenwand der Finnen 107 unterscheiden.
  • Das Dummygatedielektrikum 109 kann ein Material wie Siliziumdioxid oder Siliziumoxinitrid mit einer Dicke im Bereich von ungefähr 3 Angström bis zu ungefähr 100 Angström, wie beispielsweise ungefähr 10 Angström aufweisen. Das Dummygatedielektrikum 109 kann aus einem Material mit einer hohen Dielektrizitätskonstante (High-k) (z. B. mit einer Dielektrizitätskonstante von größer als ungefähr 5), wie beispielsweise Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (Hf02), Hafniumoxinitrid (HfON) oder Zirkonoxid (Zr02) oder Kombinationen davon, mit einer äquivalenten Oxiddicke von ungefähr 0,5 Angström bis zu ungefähr 100 Angström, wie beispielsweise ungefähr 10 Angström oder weniger, gebildet sein. Zusätzlich kann jede Kombination aus Siliziumdioxid, Siliziumoxinitrid und/oder High-k-Materialien auch für das Dummygatedielektrikum 109 verwendet werden.
  • Die Dummygateelektrode 111 kann ein leitendes oder nicht leitendes Material aufweisen und kann aus einer Gruppe ausgewählt werden, die Polysilizium, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen davon oder dergleichen aufweist. Die Dummygateelektrode 111 kann durch chemische Gasphasenabscheidung (CVD), Sputterabscheidung oder andere Techniken, die auf dem Fachgebiet bekannt sind und für das Abscheiden leitfähiger Materialien verwendet werden, abgeschieden werden. Die Dicke der Dummygateelektrode 111 kann im Bereich von ungefähr 5
    Figure DE102020101450A1_0001
    bis zu ungefähr 200
    Figure DE102020101450A1_0002
    liegen. Die obere Fläche der Dummygateelektrode 111 kann eine nichtplanare obere Fläche aufweisen und kann vor dem Strukturieren der Dummygateelektrode 111 oder dem Gateätzen planarisiert werden. Ionen können in die Dummygateelektrode 111 an diesem Punkt eingeführt werden oder nicht. Ionen können beispielsweise durch Ionenimplantationstechniken eingeführt werden.
  • Sobald sie gebildet sind, können das Dummygatedielektrikum 109 und die Dummygateelektrode 111 strukturiert werden, um eine Reihe von Stapeln 115 über den Finnen 107 zu bilden. Die Stapel 115 definieren mehrere Kanalregionen, die sich auf jeder Seite der Finnen 107 unter dem Dummygatedielektrikum 109 befinden. Die Stapel 115 können durch Abscheiden und Strukturieren einer Gatemaske (nicht separat veranschaulicht in 1) auf der Dummygateelektrode 111 unter Verwendung von beispielsweise auf dem Fachgebiet bekannten Abscheidungs- und Fotolithografietechniken gebildet werden. Die Gatemaske kann allgemein verwendete Maskier- und Opfermaterialien, wie beispielsweise (aber nicht beschränkt auf) Siliziumoxid, Siliziumoxinitrid, SiCON, SiC, SiOC und/oder Siliziumnitrid, einschließen und kann zu einer Dicke zwischen ungefähr 5 Å
    Figure DE102020101450A1_0003
    und ungefähr 200 Å
    Figure DE102020101450A1_0004
    abgeschieden werden. Die Dummygateelektrode 111 und das Dummygatedielektrikum 109 können unter Verwendung eines Trockenätzprozesses geätzt werden, um die strukturierten Stapel 115 zu bilden.
  • Sobald die Stapel 115 strukturiert wurden, können die ersten Abstandselemente 113 gebildet werden. Die ersten Abstandselemente 113 können auf gegenüberliegenden Seiten der Stapel 115 gebildet werden. Die ersten Abstandselemente 113 werden typischerweise gebildet, indem eine Abstandsschicht (nicht separat veranschaulicht in 1) auf der zuvor gebildeten Struktur ganzflächig abgeschieden wird. Die Abstandsschicht kann SiN, Oxinitrid, SiC, SiON, SiOCN, SiOC, Oxid und dergleichen aufweisen und kann durch Verfahren gebildet werden, die verwendet werden, um solch eine Schicht zu bilden, wie beispielsweise chemische Gasphasenabscheidung (CVD), plasmaunterstützte CVD, Sputtern und andere auf dem Fachgebiet bekannte Verfahren. Die Abstandsschicht kann ein unterschiedliches Material mit unterschiedlichen Ätzeigenschaften oder das gleiche Material wie das Dielektrikum innerhalb der ersten Isolierungsregionen 105 aufweisen. Die ersten Abstandselemente 113 können dann beispielsweise durch ein oder mehrere Ätzvorgänge strukturiert werden, um die Abstandsschicht von den Horizontalflächen der Struktur zu entfernen, um die ersten Abstandselemente 113 zu bilden.
  • Bei einer Ausführungsform können die ersten Abstandselemente 113 gebildet werden, sodass sie eine Dicke zwischen ungefähr 5 Å
    Figure DE102020101450A1_0005
    und ungefähr 500 Å
    Figure DE102020101450A1_0006
    aufweisen. Sobald die ersten Abstandselemente 113 gebildet wurden, kann zusätzlich ein erstes Abstandselement 113 neben einem Stapel 115 von einem ersten Abstandselement 113 neben einem anderen Stapel 115 durch einen Abstand von zwischen ungefähr 5 nm und ungefähr 200 nm, wie beispielsweise ungefähr 20 nm, getrennt werden. Es können jedoch jegliche geeigneten Dicken und Abstände verwendet werden.
  • Optional, obwohl nicht veranschaulicht in 1, kann bei einigen Ausführungsformen ein Entfernen der Finnen 107 von denjenigen Bereichen, die nicht durch die Stapel 115 und die ersten Abstandselemente 113 geschützt sind, und ein Neuwachsen von Source/Drain-Regionen ausgeführt werden. Das Entfernen der Finnen 107 von den Bereichen, die nicht durch die Stapel 115 und die ersten Abstandselemente 113 geschützt sind, kann durch ein reaktives Ionenätzen (RIE) unter Verwendung der Stapel 115 und der ersten Abstandselemente 113 als Hartmasken oder durch jeden anderen geeigneten Entfernungsprozess ausgeführt werden. Das Entfernen kann fortgesetzt werden, bis die Finnen 107 entweder mit der Fläche der ersten Isolierungsregionen 105 planar sind oder sich darunter befinden.
  • Sobald diese Abschnitte der Finnen 107 entfernt wurden, wird eine Hartmaske (nicht separat veranschaulicht) angeordnet und strukturiert, um die Dummygateelektrode 111 abzudecken und Wachstum zu verhindern, und die Source/Drain-Regionen können in Kontakt mit jeder der Finnen 107 neu gewachsen werden. Bei einer Ausführungsform können die Source/Drain-Regionen neu gewachsen werden und bei einigen Ausführungsformen können die Source/Drain-Regionen neu gewachsen werden, um einen Stressor zu bilden, der den Kanalregionen der Finnen 107, die sich unter dem Stapel 115 befinden, spannungsbeansprucht. Bei einer Ausführungsform, bei der die Finnen 107 Silizium aufweisen und der FinFET eine p-Vorrichtung ist, können die Source/Drain-Regionen durch einen selektiven Epitaxieprozess mit einem Material wie Silizium oder aber einem Material wie Siliziumgermanium, das eine unterschiedliche Gitterkonstante aufweist als die Kanalregionen, neu gewachsen werden. Der Aufwachsprozess kann Vorläufer wie Silan, Dichlorsilan, Germaniumtetrahydrid und dergleichen, verwenden und kann sich für zwischen ungefähr 5 Minuten und ungefähr 120 Minuten, wie beispielsweise ungefähr 30 Minuten, fortsetzen.
  • Bei einer Ausführungsform können die Source/Drain-Regionen gebildet werden, sodass sie eine Dicke zwischen ungefähr 5 Å
    Figure DE102020101450A1_0007
    und ungefähr 1000 Å
    Figure DE102020101450A1_0008
    und eine Höhe über den ersten Isolierungsregionen 105 zwischen ungefähr 10 A und ungefähr 500 Å
    Figure DE102020101450A1_0009
    wie beispielsweise ungefähr 200 Å
    Figure DE102020101450A1_0010
    aufweisen. Bei dieser Ausführungsform können die Source/Drain-Regionen gebildet werden, sodass sie eine Höhe über der oberen Fläche der ersten Isolierungsregionen 105 zwischen ungefähr 5 nm und ungefähr 250 nm, wie beispielsweise ungefähr 100 nm, aufweisen. Es kann jedoch jede geeignete Höhe verwendet werden.
  • Sobald die Source/Drain-Regionen gebildet sind, können Dotierstoffe durch Implantieren geeigneter Dotierstoffe in die Source/Drain-Regionen, um die Dotierstoffe in den Finnen 107 zu ergänzen, implantiert werden. P-Dotierstoffe wie Bor, Gallium, Indium oder dergleichen können beispielsweise implantiert werden, um eine PMOS-Vorrichtung zu bilden. Alternativ können n-Dotierstoffe wie Phosphor, Arsen, Antimon oder dergleichen implantiert werden, um eine NMOS-Vorrichtung zu bilden. Diese Dotierstoffe können unter Verwendung der Stapel 115 und der ersten Abstandselemente 113 als Masken implantiert werden. Es sei angemerkt, dass ein Durchschnittsfachmann erkennen wird, dass viele andere Prozesse, Schritte oder dergleichen zur Implantation der Dotierstoffe verwendet werden können. Ein Durchschnittsfachmann wird beispielsweise erkennen, dass mehrere Implantierungen unter Verwendung verschiedener Kombinationen von Abstandselementen und Auskleidungen ausgeführt werden können, um Source/Drain-Regionen mit einer spezifischen Form oder Charakteristik, die für einen speziellen Zweck geeignet ist, zu bilden. Irgendwelche dieser Prozesse können verwendet werden, um die Dotierstoffe zu implantieren und die vorstehende Beschreibung ist nicht dazu beabsichtigt, die vorliegenden Ausführungsformen auf die vorstehend dargestellten Schritte zu begrenzen.
  • Zusätzlich wird an diesem Punkt die Hartmaske, welche die Dummygateelektrode 111 während der Bildung der Source/Drain-Regionen abgedeckt hat, entfernt. Bei einer Ausführungsform kann die Hartmaske unter Verwendung von z. B. einem Nass- oder Trockenätzprozess entfernt werden, der gegenüber dem Material der Hartmaske selektiv ist. Es kann jedoch jeder geeignete Entfernungsprozess verwendet werden.
  • 2A veranschaulicht eine Bildung einer Zwischenschichtdielektrikumschicht (ILD-Schicht) 201, wobei 2B eine Querschnittansicht von 2A veranschaulicht und 2B zwei zusätzliche Finnen 107 in der Querschnittansicht veranschaulicht. Während in 2A eine erste Region 207 des Substrats 101 und eine zweite Region 209 des Substrats 101 veranschaulicht ist, ist in 2B zusätzlich auch eine dritte Region 211 des Substrats 101 und eine vierte Region 213 des Substrats 101 veranschaulicht.
  • Die ILD-Schicht 201 kann ein Material wie Borphosphorsilikatglas (BPSG) aufweisen, obwohl jegliche geeigneten Dielektrika verwendet werden können. Die ILD-Schicht 201 kann unter Verwendung eines Prozesses wie PECVD gebildet werden, obwohl andere Prozesse, wie beispielsweise LPCVD, alternativ verwendet werden können. Die ILD-Schicht 201 kann zu einer Dicke zwischen ungefähr 100 Ä und ungefähr 3.000 Ä gebildet werden. Sobald sie gebildet ist, kann die ILD-Schicht 201 mit den ersten Abstandselementen 113 (zur Übersichtlichkeit nicht separat veranschaulicht in den 2A bis 2B) unter Verwendung von z. B. einem Planarisierungsprozess wie einem chemisch-mechanischen Polierprozess planarisiert werden, obwohl jeder geeignete Prozess verwendet werden kann.
  • Die 2A bis 2B veranschaulichen auch ein Entfernen des Materials der Dummygateelektrode 111 und des Dummygatedielektrikums 109. Bei einer Ausführungsform kann die Dummygateelektrode 111 und das Dummygatedielektrikum 109 unter Verwendung von z. B.einem oder mehreren Nass- oder Trockenätzprozessen entfernt werden, die Ätzmittel verwenden, die gegenüber dem Material der Dummygateelektrode 111 und des Dummygatedielektrikums 109 selektiv sind. Es können jedoch jeder geeignete Entfernungsprozess bzw. jegliche geeigneten Entfernungsprozesse verwendet werden.
  • Sobald die Dummygateelektrode 111 und das Dummygatedielektrikum 109 entfernt wurden, kann ein Prozess zum Ersetzen der Dummygateelektrode 111 und des Dummygatedielektrikums 109 durch Abscheiden einer Reihe von Schichten begonnen werden. Bei einer Ausführungsform kann die Reihe von Schichten eine optionale Zwischenschicht (nicht separat veranschaulicht), ein erstes Dielektrikum 203 und eine erste p-Metallaustrittsarbeitsschicht 205 aufweisen.
  • Optional kann die Zwischenschicht vor der Bildung des ersten Dielektrikums 203 gebildet werden. Bei einer Ausführungsform kann die Zwischenschicht ein Material wie Siliziumdioxid sein, das durch einen Prozess wie In-situ-Dampferzeugung (ISSG) gebildet ist. Bei einer weiteren Ausführungsform kann die Zwischenschicht ein High-k-Material wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, Kombinationen davon oder dergleichen zu einer ersten Dicke zwischen ungefähr 5 Å
    Figure DE102020101450A1_0011
    und ungefähr 20 Å
    Figure DE102020101450A1_0012
    wie beispielsweise ungefähr 10 Å
    Figure DE102020101450A1_0013
    sein. Es kann jedoch jedes geeignete Material oder jeder geeignete Prozess zur Bildung verwendet werden.
  • Sobald die Zwischenschicht gebildet ist, kann das erste Dielektrikum 203 über der Zwischenschicht gebildet werden. Bei einer Ausführungsform ist das erste Dielektrikum 203 ein High-k-Material wie HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, Kombinationen davon oder dergleichen, das durch einen Prozess wie Atomlagenabscheidung, chemische Gasphasenabscheidung oder dergleichen abgeschieden ist. Das erste Dielektrikum 203 kann zu einer zweiten Dicke zwischen ungefähr 5 Å
    Figure DE102020101450A1_0014
    und ungefähr 200 Å
    Figure DE102020101450A1_0015
    abgeschieden werden, obwohl jedes geeignete Material und jede geeignete Dicke verwendet werden kann.
  • Die erste p-Metallaustrittsarbeitsschicht 205 kann neben dem ersten Dielektrikum 203 gebildet werden. Bei einer Ausführungsform kann die erste p-Metallaustrittsarbeitsschicht 205 aus einem metallischen Material wie Titannitrid gebildet werden, das dotiert ist mit Silizium (TSN), TiN, Ti, TiAlN, TaC, TaCN, TaSiN, TaSi2, NiSi2, Mn, Zr, ZrSi2, TaN, Ru, Al, Mo, Mosen2, WN, anderen Metalloxiden, Metallnitriden, Metallsilikaten, Übergangsmetalloxiden, Übergangsmetallnitriden, Übergangsmetallsilikaten, Oxinitriden von Metallen, Metallaluminaten, Zirkoniumsilicat, Zirconiumaluminat, Kombinationen davon oder dergleichen. Zusätzlich kann die erste p-Metallaustrittsarbeitsschicht 205 unter Verwendung eines Abscheidungsprozesses, wie Atomlagenabscheidung, chemische Gasphasenabscheidung, Sputtern oder dergleichen, zu einer vierten Dicke zwischen ungefähr 5 Å
    Figure DE102020101450A1_0016
    und ungefähr 200 Å
    Figure DE102020101450A1_0017
    abgeschieden werden, obwohl jeder geeignete Abscheidungsprozess oder jede geeignete Dicke verwendet werden kann.
  • Die 2A bis 2B veranschaulichen zusätzlich erste Schritte in einem Prozess zum Entfernen der ersten p-Metallaustrittsarbeitsschicht 205 von der ersten Region 207, der dritten Region 211 und der vierten Region 213, aber nicht von der zweiten Region 209. Bei einer Ausführungsform kann das Entfernen durch Anordnen eines ersten Fotolacks 215 über der zweiten Region 209 initiiert werden. Der erste Fotolack 215 kann ein Dreifachschichtfotolack mit einer unteren Antireflektionsbeschichtungs-Schicht (BARC-Schicht) 217, einer Zwischenmaskenschicht 219 und einer oberen lichtempfindlichen Schicht 221 sein. Die BARC-Schicht 217 wird bei der Vorbereitung für eine Anwendung der oberen lichtempfindlichen Schicht 221 angewandt. Die BARC-Schicht 217, dient dazu, wie ihr Name vermuten lässt, die unkontrollierte und unerwünschte Reflexion von Energie (z. B. Licht) zurück in die darüberliegende obere lichtempfindliche Schicht 221 während einer Belichtung der oberen lichtempfindlichen Schicht 221 zu verhindern, wodurch verhindert wird, dass das reflektierende Licht Reaktionen in einer unerwünschten Region der oberen lichtempfindlichen Schicht 221 verursacht. Zusätzlich kann die BARC-Schicht 217 verwendet werden, um eine ebene Oberfläche bereitzustellen und dabei zu unterstützen, die negativen Auswirkungen der Energie zu reduzieren, die in einem Winkel auftrifft.
  • Die Zwischenmaskenschicht 219 kann über der BARC-Schicht 217 angeordnet werden. Bei einer Ausführungsform ist die Zwischenmaskenschicht 219 ein Hartmaskenmaterial wie Siliziumnitrid, Oxide, Oxinitride, Siliziumcarbid, Kombinationen davon oder dergleichen. Das Hartmaskenmaterial für die Zwischenmaskenschicht 219 kann durch einen Prozess wie chemische Gasphasenabscheidung (CVD) gebildet werden, obwohl andere Prozesse, wie beispielsweise plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Niederdruck-Gasphasenabscheidung (LPCVD), Aufschleudern oder sogar Siliziumoxidbildung gefolgt von Nitridbildung alternativ verwendet werden können. Jedes geeignete Verfahren oder jede geeignete Kombination aus Verfahren, um das Hartmaskenmaterial zu bilden oder aber anzuordnen, kann verwendet werden und alle diese Verfahren oder Kombinationen sollen vollständig im Umfang der Ausführungsformen umfasst sein. Die Zwischenmaskenschicht 219 kann zu einer Dicke zwischen ungefähr 100Å und ungefähr 800 Ä, wie beispielsweise ungefähr 300 Å gebildet werden.
  • Bei einer Ausführungsform wird die obere lichtempfindliche Schicht 221 über der Zwischenmaskenschicht 219 unter Verwendung von z. B. einem Aufschleuderprozess aufgebracht und weist ein Fotolackpolymerharz zusammen mit einer oder mehreren fotoaktiven Verbindungen (PACs) in einem Fotolacklösungsmittel auf. Die PACs adsorbieren die strukturierte Lichtquelle und erzeugen ein Reaktionsmittel in denjenigen Abschnitten der oberen lichtempfindlichen Schicht 221, die freigelegt werden, wodurch eine anschließende Reaktion mit dem Fotolackpolymerharz bewirkt wird, das entwickelt werden kann, um die strukturierte Energiequelle innerhalb der oberen lichtempfindlichen Schicht 221 zu replizieren.
  • Sobald jede der BARC-Schicht 217, der Zwischenmaskenschicht 219 und der oberen lichtempfindlichen Schicht 221 aufgebracht wurde, wird die obere lichtempfindliche Schicht 221 einer strukturierten Energiequelle (z. B. Licht) ausgesetzt und entwickelt, um die zweite Region 209 abzudecken, ohne die erste Region 207, die dritte Region 211 und die vierte Region 213 abzudecken. Bei einer Ausführungsform wird die obere lichtempfindliche Schicht 221 strukturiert, sodass sie eine Breite zwischen ungefähr 60 nm und ungefähr 160 nm, wie beispielsweise ungefähr 120 nm aufweist. Es kann jedoch jede geeignete Breite verwendet werden.
  • Die 3A bis 3B veranschaulichen, dass, sobald die obere lichtempfindliche Schicht 221, strukturiert wurde, die obere lichtempfindliche Schicht 221 dann als eine Maske verwendet werden kann, um die Struktur in die Zwischenmaskenschicht 219 zu erweitern. Bei einer Ausführungsform kann die Struktur der oberen lichtempfindlichen Schicht 221 unter Verwendung von beispielsweise einem oder mehreren Ätzprozessen, wie beispielsweise einem oder mehreren reaktiven Ionenätzvorgängen, erweitert werden. Es kann jedoch jedes geeignete Verfahren verwendet werden, um die Struktur der oberen lichtempfindlichen Schicht 221 zu erweitern.
  • Sobald die Zwischenmaskenschicht 219 strukturiert wurde, kann die Struktur der Zwischenmaskenschicht 219 zusätzlich als eine weitere Maske verwendet werden, um die Struktur in die BARC-Schicht 217 zu erweitern. Bei einer Ausführungsform kann die Struktur der Zwischenmaskenschicht 219 unter Verwendung von beispielsweise einem oder mehreren Ätzprozessen, wie beispielsweise einem oder mehreren reaktiven Ionenätzvorgängen erweitert werden. Es kann jedoch jedes geeignete Verfahren verwendet werden, um die Struktur der Zwischenmaskenschicht 219 zu erweitern.
  • Die 3A bis 3B veranschaulichen zusätzlich, dass, während des Strukturierens der Zwischenmaskenschicht 219 und/oder der BARC-Schicht 217, die obere lichtempfindliche Schicht 221 verbraucht werden kann. Beispielsweise können die Ätzmittel, die zum Strukturieren der Zwischenmaskenschicht 219 und/oder der BARC-Schicht 217 verwendet werden, auch die obere lichtempfindliche Schicht 221 ätzen, wenn auch mit einer geringeren Rate. Die obere lichtempfindliche Schicht 221 wird immer noch als eine Maske verwendet, obwohl am Ende des Strukturierens der BARC-Schicht 217 die obere lichtempfindliche Schicht 221 vollständig entfernt sein kann. Wenn nicht, kann ein optionaler Veraschungsprozess verwendet werden, um die obere lichtempfindliche Schicht 221 zu entfernen. Es kann jedoch jeder andere geeignete Prozess verwendet werden, um die obere lichtempfindliche Schicht 221 zu entfernen.
  • Die 4A bis 4B veranschaulichen, dass, sobald die erste p-Metallaustrittsarbeitsschicht 205 in der zweiten Region 209 freigelegt wurde, die erste p-Metallaustrittsarbeitsschicht 205 in der ersten Region 207, der dritten Region 211 und der vierten Region 213 durch eine Anwendung einer Nassätzlösung entfernt werden kann (dargestellt in 4B durch mit 401 bezeichneten „X‟e). Optional kann, vor dem Entfernen der ersten p-Metallaustrittsarbeitsschicht 205, die Zwischenmaskenschicht 219 entfernt werden. Bei einer Ausführungsform kann die Zwischenmaskenschicht 219 unter Verwendung eines geeigneten Ätzprozesses wie einem Nassätzprozess entfernt werden, der ein Ätzmittel verwendet, das gegenüber dem Material der Zwischenmaskenschicht 219 selektiv ist. Es kann jedoch jeder geeignete Entfernungsprozess verwendet werden, um die Zwischenmaskenschicht 219 zu entfernen.
  • Bei einer Ausführungsform kann die erste p-Metallaustrittsarbeitsschicht 205 in der ersten Region 207, der dritten Region 211 und der vierten Region 213 unter Verwendung von einem oder mehreren Ätzprozessen, wie beispielsweise ein Nassätzprozess oder ein Trockenätzprozess, entfernt werden, der gegenüber dem Material der ersten p-Metallaustrittsarbeitsschicht 205 (z. B. Titannitrid) selektiv ist und stoppt, ohne das Material der darunterliegenden Materialien (z. B. das erste Dielektrikum 203) erheblich zu entfernen oder zu beschädigen.
  • Bei einer Ausführungsform, bei der die erste p-Metallaustrittsarbeitsschicht 205 unter Verwendung eines Nassätzprozesses entfernt wird, kann die Nassätzlösung 401 verwendet werden, die nicht nur die erste p-Metallaustrittsarbeitsschicht 205 entfernt, sondern auch dabei unterstützt, jedes unerwünschte Ätzen und Entfernen des darunterliegenden ersten Dielektrikums 203 zu hemmen. Bei einer speziellen Ausführungsform weist die Nassätzlösung 401 ein Metallätzmittel, einen Oxidator, einen Inhibitor und ein Lösungsmittel auf.
  • Das Metallätzmittel kann ein Ätzmittel sein, das verwendet werden kann, um mit den freigelegten Abschnitten der ersten p-Metallaustrittsarbeitsschicht 205 zu reagieren und sie zu entfernen. Während das exakte Metallätzmittel mindestens teilweise vom Material abhängig ist, das für die erste p-Metallaustrittsarbeitsschicht 205 ausgewählt wird, kann bei einer Ausführungsform, bei der die erste p-Metallaustrittsarbeitsschicht 205 Titannitrid ist, das mit Silizium (TSN) dotiert ist, das Metallätzmittel ein Ätzmittel, wie beispielsweise Tetramethylammoniumhydroxid(TMAH), Ammoniumhydroxid (NH4OH),Tetrabutylammoniumhydroxid(TBAH), ein Hydroxyamin, Kombinationen davon oder dergleichen, sein. Es kann jedoch auch jedes geeignete Metallätzmittel verwendet werden.
  • Optional kann auch ein Oxidans in die Nassätzlösung 401 hinzugefügt werden, um die Ätzeigenschaften des Nassätzprozesses zu modifizieren, wie beispielsweise durch Beschleunigen des Ätzens des Materials der ersten p-Metallaustrittsarbeitsschicht 205. Bei einigen Ausführungsformen kann das Oxidans eine Chemikalie wie Wasserstoffperoxid (H2O2), Salpetersäure (HNO3), Chlorsäure (HClO3), Perchlorsäure (HClO4), Kombinationen davon oder dergleichen aufweisen. Es kann jedoch jedes geeignete Oxidans verwendet werden.
  • Um den Schaden abzuschwächen oder zu reduzieren, der anderweitig an dem ersten Dielektrikum 203 durch das Metallätzmittel und den Oxidator verursacht würde, wird der Inhibitor in die Nassätzlösung 401 hinzugefügt. Bei einigen Ausführungsformen ist der Inhibitor ein organischer Inhibitor für die High-k-Dielektrikumschicht, der dabei unterstützt, das darunterliegende erste Dielektrikum 203 vor dem Reagieren mit oder des adsorbiert werdens durch die freiliegenden Flächen des ersten Dielektrikums 203 zu schützen, sobald die Flächen des ersten Dielektrikums 203 durch Entfernen der ersten p-Metallaustrittsarbeitsschicht 205 freigelegt wurden.
  • Sobald der Inhibitor mit der Fläche des ersten Dielektrikums 203 reagiert hat oder durch diese adsorbiert wurde, ist der Inhibitor auf der Fläche des ersten Dielektrikums 203 an Ort und Stelle und unterstützt dabei, einen Schaden an dem darunterliegenden ersten Dielektrikum 203 auf mehrere Arten und Weisen zu verhindern. Mit der Anwesenheit des Inhibitors auf der Fläche des ersten Dielektrikums 203 unterstützen sterische Kräfte, die durch die Größe der Moleküle des Inhibitors verursacht sind, dabei, zu verhindern, dass das Metallätzmittel oder der Oxidator mit dem Material des darunterliegenden ersten Dielektrikums 203 in Berührung kommt.
  • Bei einer weiteren Ausführungsform kann der Inhibitor derart ausgewählt werden, dass er speziell die physikalischen Eigenschaften zu dem ersten Dielektrikum 203 der Fläche wechselt und dabei unterstützt, Reaktionen mit dem Metallätzmittel oder dem Oxidator zu verhindern. Bei einigen Ausführungsformen, bei denen die Vorreaktionsfläche des ersten Dielektrikums 203 hydrophil ist, kann der Inhibitor beispielsweise derart ausgewählt werden, dass er mit der Fläche reagiert und die Fläche des ersten Dielektrikums 203 von, hydrophil auf hydrophob ändert. Solch eine Modifikation unterstützt dabei, zu verhindern, dass das Ätzmittel (das hydrophil sein kann) mit der Fläche des ersten Dielektrikums 203 in Berührung kommt und damit reagiert.
  • Bei einigen Ausführungsformen kann der Inhibitor eine Säure wie eine Phosphorsäure sein. Bei spezifischen Ausführungsformen kann die Phosphorsäure die folgende Struktur aufweisen:
    Figure DE102020101450A1_0018
    wobei R und R' jeweils eine Alkygruppe, eine Alkoxygruppe, eine Amingruppe und Estergruppe oder eine Phenylgruppe sein können. Bei bestimmten Ausführungsformen, bei denen der Inhibitor eine Phosphorsäure ist, kann der Inhibitor Di-(2-ethylhexyl)phosphorsäure, Dihexylphosphorsäure, Ethylhexadecylphosphat, n-Butyl-octylhydrogenphosphat, Diisoamylphosphorsäure, Ethyloctylphosphat, Kombinationen davon oder dergleichen sein. Es kann jedoch jede geeignete Phosphorsäure verwendet werden.
  • Während des Ätzens der ersten p-Metallaustrittsarbeitsschicht 205 reagiert der Inhibitor, wobei der Inhibitor eine Phosphorsäure ist, bei einer Ausführungsform mit nicht nur der Fläche des ersten Dielektrikums 203, sondern auch mit dem Oxidator (z. B., H202). Diese Reaktionen resultieren in einer R-PO32--Gruppe, die an die Fläche des ersten Dielektrikums 203 gebunden wird. Diese Gruppe wird daran arbeiten, sowohl die Reaktion des ersten Dielektrikums 203 sterisch zu verhindern als auch die Fläche des ersten Dielektrikums 203 derart zu wechseln, dass sie hydrophob wird. Beide arbeiten zusammen, um Reaktionen zwischen dem Metallätzmittel und der Fläche des ersten Dielektrikums 203 zu reduzieren oder zu eliminieren und dabei zu unterstützen, einen Schaden an dem ersten dielektrischen Material 203 zu reduzieren oder zu verhindern.
  • Bei einer weiteren Ausführungsform kann der Inhibitor eine Säure wie eine Carbonsäure sein. Bei spezifischen Ausführungsformen kann die Carbonsäure die folgende Struktur aufweisen:
    Figure DE102020101450A1_0019
    wobei R eine C2-C8-Kohlenstoffkette oder eine Phenylgruppe sein kann. Bei einer speziellen Ausführungsform, bei welcher der Inhibitor eine Carbonsäure ist, kann der Inhibitor Propansäure, Butansäure, Pentansäure, Hexansäure, Heptansäure, Octansäure, Nonansäure und Kombinationen dergleichen sein. Es kann jedoch jede geeignete Carbonsäure verwendet werden.
  • Bei dieser Ausführungsform reagiert während des Ätzens der ersten p-Metallaustrittsarbeitsschicht 205 der Inhibitor, wobei der Inhibitor eine Carbonsäure ist, mit der Fläche des ersten Dielektrikums 203, sobald das erste Dielektrikum 203 freigelegt wurde. Diese Reaktionen resultieren in einer R-COO--Gruppe, die an die Fläche des ersten Dielektrikums 203 gebunden wird. Diese Gruppe wird daran arbeiten, sowohl die Reaktion des ersten Dielektrikums 203 sterisch zu verhindern als auch die Fläche des ersten Dielektrikums 203 derart zu wechseln, dass sie hydrophob wird. Beide arbeiten zusammen, um Reaktionen zwischen dem Metallätzmittel und der Fläche des ersten Dielektrikums 203 zu reduzieren oder zu eliminieren und dabei zu unterstützen, einen Schaden an dem ersten dielektrischen Material 203 zu reduzieren oder zu verhindern.
  • Bei noch einer weiteren Ausführungsform kann der Inhibitor eine Säure wie eine Aminosäure sein. Bei spezifischen Ausführungsformen kann die Aminosäure die folgende Struktur aufweisen:
    Figure DE102020101450A1_0020
    wobei R eine Alkygruppe, eine Amingruppe, eine Estergruppe oder eine Phenylgruppe sein kann. Bei einer speziellen Ausführungsform, bei welcher der Inhibitor eine Aminosäure ist, kann der Inhibitor Glycin, Alanin, Phenylalanin, Tyrosin, Glutamat, Methionin, Cystein, Leucin, Kombinationen davon oder dergleichen sein. Es kann jedoch jede geeignete Aminosäure verwendet werden.
  • Bei dieser Ausführungsform reagiert während des Ätzens der ersten p-Metallaustrittsarbeitsschicht 205 der Inhibitor, wobei der Inhibitor eine Aminosäure ist, mit der Fläche des ersten Dielektrikums 203, sobald das erste Dielektrikum 203 freigelegt wurde. Diese Reaktionen resultieren in einer R-NH-Gruppe, die an die Fläche des ersten Dielektrikums 203 gebondet wird. Diese Gruppe wird daran arbeiten, sowohl die Reaktion des ersten Dielektrikums 203 sterisch zu verhindern als auch die Fläche des ersten Dielektrikums 203 derart zu wechseln, dass sie hydrophob wird. Beide arbeiten zusammen, um Reaktionen zwischen dem Metallätzmittel und der Fläche des ersten Dielektrikums 203 zu reduzieren oder zu eliminieren und dabei zu unterstützen, einen Schaden an dem ersten dielektrischen Material 203 zu reduzieren oder zu verhindern.
  • Bei noch einer weiteren Ausführungsform kann der Inhibitor ein Molekül mit einer Hydroxylgruppe (OH) daran sein. Bei spezifischen Ausführungsformen kann die Hydroxylgruppe die folgende Struktur aufweisen:
    Figure DE102020101450A1_0021
    wobei R eine Alkygruppe, eine Alkoxygruppe, eine Amingruppe, eine Estergruppe oder eine Phenylgruppe sein kann. Bei einer speziellen Ausführungsform, bei welcher der Inhibitor eine OH-Gruppe aufweist, kann der Inhibitor Ethylenglykol, Diethylenglykol, Triethylenglykol, Elthylenglykolbutylether, Carbitol, Kombinationen davon oder dergleichen sein. Es kann jedoch jedes geeignete Molekül mit einer Hydroxylgruppe verwendet werden.
  • Bei dieser Ausführungsform wird, während des Ätzens der ersten p-Metallaustrittsarbeitsschicht 205, der Inhibitor, wobei der Inhibitor eine OH-Gruppe aufweist, Wasserstoff sein, das an die Fläche des ersten Dielektrikums 203 gebunden wird, sobald das erste Dielektrikum 203 freigelegt wurde. Diese Wasserstoffbindungen resultieren in einer R-O--Gruppe, die an die Fläche des ersten Dielektrikums 203 gebunden wird. Diese Gruppe wird daran arbeiten, sowohl die Reaktion des ersten Dielektrikums 203 sterisch zu verhindern als auch die Fläche des ersten Dielektrikums 203 derart zu wechseln, dass sie hydrophob wird. Beide arbeiten zusammen, um Reaktionen zwischen dem Metallätzmittel und der Fläche des ersten Dielektrikums 203 zu reduzieren oder zu eliminieren und dabei zu unterstützen, einen Schaden an dem ersten dielektrischen Material 203 zu reduzieren oder zu verhindern.
  • Um die Nassätzlösung 401 herzustellen, kann jedes von dem Metallätzmittel, dem Oxidans und dem Inhibitor in ein Lösungsmittel gelegt werden, um die Komponenten zu mischen und ein Verfahren für den Transport und die Verteilung der Nassätzlösung 401 bereitzustellen. Bei einigen Ausführungsformen kann das Lösungsmittel Ethylenglykol, Diethylenglykol, N-Hydroxyethyl-2-pyrrolidon (HEP), Dimethylsulfoxid (DMOS), Sulfolan, Kombinationen davon oder dergleichen sein. Es kann jedoch jedes geeignete Lösungsmittel verwendet werden.
  • Die individuellen Komponenten der Nassätzlösung 401 werden zu einer Konzentration gemischt, die ausreichend ist, um die erste p-Metallaustrittsarbeitsschicht 205 zu entfernen, ohne das darunterliegende erste Dielektrikum 203 übermäßig zu ätzen oder zu beschädigen. Bei einer Ausführungsform kann das Metallätzmittel zu einer Konzentration zwischen ungefähr 2 %-vol und ungefähr 10 %-vol, wie beispielsweise ungefähr 4,5 %-vol, gemischt werden. Zusätzlich kann das Oxidans zu einer Konzentration zwischen ungefähr 5 %-vol und ungefähr 20 %-vol, wie beispielsweise ungefähr 12 %-vol, gemischt werden. Letztendlich kann der Inhibitor zu einer Nicht-Null-Konzentration von kleiner als ungefähr 5 %-vol, wie beispielsweise 0,5 %-vol, gemischt werden. Indem alle diese Komponenten (und alle anderen gewünschten Komponenten) in das Lösungsmittel gegeben werden, kann das Lösungsmittel eine Konzentration zwischen ca. 30 %-vol und ca. 90 %-vol, wie beispielsweise ca. 75 %-vol, aufweisen. Wenn die Konzentrationen für das Metallätzmittel und das Oxidans über diesen Prozentsätzen liegen, dann kann der unerwünschte Verlust des ersten Dielektrikums 203 erfolgen. Wenn der Inhibitor 5 %-vol überschreitet, dann kann zusätzlich die Ätzrate der ersten p-Metallaustrittsarbeitsschicht 205 unerwünscht gehemmt werden. Es können jedoch jegliche geeigneten Konzentrationen verwendet werden.
  • Sobald die Nassätzlösung 401 hergestellt wurde, kann die Nassätzlösung 401 auf die erste p-Metallaustrittsarbeitsschicht 205 aufgebracht werden, um das Abätzen der ersten p-Metallaustrittsarbeitsschicht 205 zu beginnen. Bei einer Ausführungsform kann die Nassätzlösung 401 unter Verwendung eines Tauchverfahrens auf die erste p-Metallaustrittsarbeitsschicht 205 aufgebracht werden. Es kann jedoch jeder geeignete Prozess des Kontaktierens der Nassätzlösung 401 mit dem Material der ersten p-Metallaustrittsarbeitsschicht 205 verwendet werden, wie beispielsweise Puddle-Prozesse, Aufsprühprozesse, Kombinationen davon oder dergleichen.
  • Zusätzlich kann der Nassätzprozess, der die Nassätzlösung 401 verwendet, bei einer Temperatur zwischen ungefähr 25°C und ungefähr 70 °C, wie beispielsweise ungefähr 45 °C ausgeführt werden. Ferner kann der Nassätzprozess fortgesetzt werden, bis das Material der ersten p-Metallaustrittsarbeitsschicht 205 entfernt und die erste Dielektrikumschicht 203 freigelegt wurde, wie beispielsweise zwischen ungefähr 30 Sekunden und ungefähr 360 Sekunden, wie beispielsweise ungefähr 120 Sekunden. Es kann jedoch jede geeignete Temperatur und Zeit verwendet werden.
  • Bei einigen Ausführungsformen kann die Bearbeitungszeit erweitert werden, um ein Überätzen bereitzustellen und sicherzustellen, dass die erste p-Metallaustrittsarbeitsschicht 205 entfernt wurde. Bei diesen Ausführungsformen kann es ein Überätzverhältnis zwischen ungefähr 100 % bis zu ungefähr 300 % geben. Bei solchen Ausführungsformen, bei denen die p-Metallätzrate 20 Å/min und die erste p-Metallaustrittsarbeitsschicht 205 20 Å beträgt, würde die Bearbeitungszeit einschließlich des Überätzens von 100 % ungefähr 2 Minuten betragen.
  • Während des Nassätzprozesses, während das erste Dielektrikum 203 freigelegt wird, reagiert der Inhibitor innerhalb der Nassätzlösung 401 mit der jetzt freiliegenden Fläche. Während der Inhibitor reagiert und individuelle Moleküle auf der Fläche des ersten Dielektrikums 203 anordnet, wird ferner eine Schutzschicht 403 über freiliegenden Flächen des ersten Dielektrikums 203 gebildet. Die Schutzschicht 403 wird eine Monoschicht dick sein und bei einigen Ausführungsformen die Fläche des ersten Dielektrikums 203 von hydrophil zu hydrophob wechseln.
  • Bei einigen Ausführungsformen nimmt die Schutzschicht 403 einen Abschnitt des Inhibitors von der Nassätzlösung 401 auf. Bei einer Ausführungsform, bei welcher der Inhibitor eine Phosphorsäure ist, nimmt die Schutzschicht 403 beispielsweise einen Teil der Phosphorsäure, wie beispielsweise Phosphor, auf, während bei einer Ausführungsform, bei welcher der Inhibitor eine Carbonsäure ist, die Schutzschicht 403 einen Teil der Carbonsäure, wie beispielsweise Kohlenstoff, aufnimmt. Bei einer Ausführungsform, bei welcher der Inhibitor eine Aminosäure ist, nimmt die Schutzschicht 403 einen Teil der Phosphorsäure, wie beispielsweise Stickstoff, auf, während bei einer Ausführungsform, bei welcher der Inhibitor eine Hydroxylgruppe aufweist, die Schutzschicht 403, die Schutzschicht 403 einen Teil der Hydroxylgruppe, wie beispielsweise Sauerstoff, aufnimmt.
  • Indem die Schutzschicht 403 gebildet wird, arbeitet der Inhibitor innerhalb der Nassätzlösung 401, um die Selektivität zwischen der ersten p-Metallaustrittsarbeitsschicht 205 und dem ersten Dielektrikum 203 zu erhöhen. Bei einigen Ausführungsformen kann die Selektivität zwischen der ersten p-Metallaustrittsarbeitsschicht 205 und dem ersten Dielektrikum 203 zwischen ungefähr 1:1 und ungefähr 1:100, wie beispielsweise ungefähr 1:20, betragen. Solch ein Anstieg in der Selektivität reduziert Schäden an dem ersten Dielektrikum 203, die unerwünschte Wechsel in der Schwellenspannung, dem Metallgateleckstrom oder der gesamten Zuverlässigkeit der Vorrichtungen verursachen kann.
  • Sobald die erste p-Metallaustrittsarbeitsschicht 205 geätzt wurde, während die erste Dielektrikumschicht 203 geschützt wurde, kann die Nassätzlösung 401 von dem ersten Dielektrikum 203 entfernt werden und die Schutzschicht 403 entfernt werden. Bei einer Ausführungsform kann die Schutzschicht 403 unter Verwendung einer Spüllösung entfernt werden, wie beispielsweise einer Wasser- oder Lösungsmittelspülung; einer Waschlösung, wie beispielsweise einer deionisierten Wasser- oder IPA-Waschlösung; oder sogar einer Plasmabehandlung, wie beispielsweise einer Argonplasmabehandlung. Es kann jedoch jedes geeignete Verfahren zum Entfernen der Schutzschicht 403 verwendet werden.
  • Die 5A bis 5B veranschaulichen, dass, sobald die erste p-Metallaustrittsarbeitsschicht 205 entfernt wurde, die BARC-Schicht 217 entfernt werden kann und eine erste n-Metallaustrittsarbeitsschicht 501, eine Klebeschicht 503 und ein Füllmaterial 505 über der ersten Region 207, der zweiten Region 209, der dritten Region 211 und der vierten Region 213 abgeschieden werden kann. Bei einer Ausführungsform kann die BARC-Schicht 217 unter Verwendung eines Prozesses wie Veraschen entfernt werden, wobei eine Temperatur der BARC-Schicht 217 erhöht wird, bis die BARC-Schicht 217 eine thermische Zersetzung erfährt und dann entfernt werden kann. Es kann jedoch jedes geeignete Verfahren verwendet werden, um die BARC-Schicht 217 zu entfernen.
  • Sobald die BARC-Schicht 217 entfernt wurde, kann die erste n-Metallaustrittsarbeitsschicht 501 gebildet werden. Bei einer Ausführungsform kann die erste n-Metallaustrittsarbeitsschicht 501 ein Material wie Ti, Ag, Al, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, andere geeignete n-Austrittsarbeitsmaterialien oder Kombinationen davon sein. Die erste n-Metallaustrittsarbeitsschicht 501 kann beispielsweise unter Verwendung eines Atomlagenabscheidungsprozesses (ALD-Prozesses), CVD-Prozesses oder dergleichen zu einer sechsten Dicke zwischen ungefähr 20 Å und ungefähr 50 Å, wie beispielsweise ungefähr 30 Å, abgeschieden werden. Es können jedoch jegliche geeigneten Materialien und Prozesse verwendet werden, um die erste n-Metallaustrittsarbeitsschicht 501 zu bilden.
  • Sobald die erste n-Metallaustrittsarbeitsschicht 501 gebildet wurde, kann die Klebeschicht 503 gebildet werden, um dabei zu unterstützen, das darüberliegende Füllmaterial 505 an die darunterliegende erste n-Metallaustrittsarbeitsschicht 501 anzuhaften sowie eine Nukleierungsschicht für die Bildung des Füllmaterials 505 bereitzustellen. Bei einer Ausführungsform kann die die Klebeschicht 503 ein Material wie Titannitrid oder aber ein Material sein, das der ersten n-Metallaustrittsarbeitsschicht 501 ähnlich sein kann und unter Verwendung eines ähnlichen Prozesses wie ALD zu einer siebten Dicke zwischen ungefähr 10 Å und ungefähr 100 Å, wie beispielsweise ungefähr 50 Å, gebildet werden kann. Es können jedoch jegliche geeigneten Materialien und Prozesse verwendet werden.
  • Sobald die Klebeschicht 503 gebildet wurde, wird das Füllmaterial 505 abgeschieden, um einen Rest der Öffnung unter Verwendung der Klebeschicht 503 zu füllen. Bei einer Ausführungsform kann das Füllmaterial 505 ein Material wie Wolfram, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen davon oder dergleichen sein und kann unter Verwendung eines Abscheidungsprozesses wie Plattieren, chemische Gasphasenabscheidung, Atomlagenabscheidung, physikalische Gasphasenabscheidung, Kombinationen davon oder dergleichen gebildet werden. Zusätzlich kann das Füllmaterial 505 zu einer Dicke zwischen ungefähr 1000 Ä und ungefähr 2000 Ä, wie beispielsweise ungefähr 1500 Ä, abgeschieden werden. Es kann jedoch jedes geeignete Material verwendet werden.
  • Die 6A bis 6B veranschaulichen, dass, nachdem das Füllmaterial 505 abgeschieden wurde, um die Öffnung zu füllen und zu überfüllen, die Materialien innerhalb jeder der Öffnungen der ersten Region 207, der zweiten Region 209, der dritten Region 211 und der vierten Region 213 planarisiert werden können. Bei einer Ausführungsform können die Materialien mit den ersten Abstandselementen 113 unter Verwendung von z. B. einem chemisch-mechanischen Polierprozess planarisiert werden, obwohl jeder geeignete Prozess, wie beispielsweise Schleifen oder Ätzen, verwendet werden kann.
  • Nachdem die Materialien gebildet und planarisiert wurden, können die Materialien ausgespart und mit einer Verkappungsschicht 601 verkappt werden. Bei einer Ausführungsform können die Materialien unter Verwendung von z. B. einem Nass- oder Trockenätzprozess ausgespart werden, der gegenüber den Materialien selektive Ätzmittel verwendet. Bei einer Ausführungsform können die Materialien in einem Abstand von zwischen ungefähr 5 nm und ungefähr 150 nm, wie beispielsweise ungefähr 120 nm, ausgespart werden. Es kann jedoch jeder geeignete Prozess und jeder geeignete Abstand verwendet werden.
  • Sobald die Materialien ausgespart wurden, kann die Verkappungsschicht 601 abgeschieden und mit den ersten Abstandselementen 113 planarisiert werden. Bei einer Ausführungsform ist die Verkappungsschicht 601 ein Material wie SiN, SiON, SiCON, SiC, SiOC, Kombinationen davon oder dergleichen, das unter Verwendung eines Abscheidungsprozesses wie Atomlagenabscheidung, chemische Gasphasenabscheidung, Sputtern oder dergleichen abgeschieden wird. Die Verkappungsschicht 601 kann zu einer Dicke zwischen ungefähr 5 Å und ungefähr 200 Å abgeschieden und dann unter Verwendung eines Planarisierungsprozesses wie chemisch-mechanisches Polieren derart planarisiert werden, dass die Verkappungsschicht 601 mit den ersten Abstandselementen 113 planar ist.
  • Indem der Inhibitor innerhalb der Nassätzlösung 401 verwendet wird, um die Selektivität zwischen dem High-k-Dielektrikum 203 und der ersten p-Metallaustrittsarbeitsschicht 205 zu erhöhen, kann das High-k-Dielektrikum 203 während des Ätzprozesses geschützt werden. Bei einigen Ausführungsformen kann der Schaden, der durch den Nassätzprozess auftritt, um mehr als 60 % verbessert werden. Derartige Verbesserungen unterstützen dabei, einen robusteren Prozess zu erreichen, und unterstützen auch dabei, jegliche unerwünschten Schwellenspannungsverschiebungen, Metallgateleckstrom und Zuverlässigkeitsprobleme zu verhindern, da die Herstellungsprozesse immer kleiner werden, wie beispielsweise zu Fünf-Nanometer-Prozessknoten und darunter.
  • Bei einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: das Bilden einer p-Metallaustrittsarbeitsschicht über einer High-k-Dielektrikumschicht; und das Aufbringen einer Nassätzlösung auf die p-Metallaustrittsarbeitsschicht, um einen Abschnitt der p-Metallaustrittsarbeitsschicht zu entfernen, wobei die Nassätzlösung umfasst: ein Metallätzmittel; einen Inhibitor für die High-k-Dielektrikumschicht; und ein Lösungsmittel. Bei einer Ausführungsform ist die High-k-Dielektrikumschicht Hafniumoxid. Bei einer Ausführungsform ist der Inhibitor eine Phosphorsäure. Bei einer Ausführungsform ist der Inhibitor eine Carbonsäure. Bei einer Ausführungsform ist der Inhibitor eine Aminosäure. Bei einer Ausführungsform umfasst der Inhibitor eine Hydroxylgruppe. Bei einer Ausführungsform umfasst das Verfahren ferner das Bilden einer Schutzschicht auf einer freiliegenden Fläche der High-k-Dielektrikumschicht, nachdem die High-k-Dielektrikumschicht freigelegt wurde.
  • Bei einer weiteren Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung: das Abscheiden einer ersten p-Austrittsarbeitsschicht auf einer High-k-Dielektrikumschicht; und das Ätzen der ersten p-Austrittsarbeitsschicht mit einer Nassätzlösung, um einen ersten Abschnitt einer High-k-Dielektrikumschicht freizulegen, wobei die High-k-Dielektrikumschicht mit der Nassätzlösung reagiert, um eine Schutzschicht auf der High-k-Dielektrikumschicht zu bilden. Bei einer Ausführungsform weist die Schutzschicht Phosphor, Stickstoff oder Kohlenstoff auf. Bei einer Ausführungsform weist die Nassätzlösung auf: ein Lösungsmittel; ein erstes Metallätzmittel; einen Oxidator; und einen Inhibitor. Bei einer Ausführungsform weist der Inhibitor eine oder mehrere von einer Phosphorsäure, einer Carbonsäure oder einer Aminosäure auf. Bei einer Ausführungsform bildet die Schutzschicht eine hydrophobe Fläche. Bei einer Ausführungsform weist die High-k-Dielektrikumschicht Hafniumoxid und die erste p-Austrittsarbeitsschicht Titannitrid. Bei einer Ausführungsform beträgt eine Selektivität der Nassätzlösung zwischen dem Titannitrid und der High-k-Dielektrikumschicht mindestens 100:1.
  • Bei noch einer weiteren Ausführungsform weist eine Ätzlösung auf: ein Lösungsmittel; ein erstes Metallätzmittel; einen Oxidator; und einen Inhibitor, der eine oder mehrere von einer Phosphorsäure, einer Carbonsäure oder einer Aminosäure aufweist. Bei einer Ausführungsform weist der Inhibitor Di-(2-ethylhexyl)phosphorsäure auf. Bei einer Ausführungsform weist der Inhibitor die Carbonsäure auf. Bei einer Ausführungsform weist der Inhibitor Glycin auf. Bei einer Ausführungsform weist der Inhibitor eine Konzentration von kleiner als ungefähr 5 % auf. Bei einer Ausführungsform weist die Ätzlösung eine Selektivität zwischen Titannitrid und Hafniumoxid von mindestens 100:1 auf.
  • Das vorhergehende beschreibt Merkmale von mehreren Ausführungsformen, sodass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann sollte offensichtlich sein, dass er ohne Weiteres die vorliegende Offenbarung als eine Basis verwenden kann, um andere Prozesse und Strukturen zu konzipieren oder zu modifizieren, um die gleichen Zwecke auszuführen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu erreichen. Der Fachmann sollte auch realisieren, dass solche äquivalenten Aufbauten nicht vom Sinn und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hierin vornehmen kann, ohne vom Sinn und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Bilden einer p-Metallaustrittsarbeitsschicht über einer Dielektrikumschicht; und Aufbringen einer Nassätzlösung auf die p-Metallaustrittsarbeitsschicht, um einen Abschnitt der p-Metallaustrittsarbeitsschicht zu entfernen, wobei die Nassätzlösung umfasst: ein Metallätzmittel; einen Inhibitor für die High-k-Dielektrikumschicht; und ein Lösungsmittel.
  2. Verfahren nach Anspruch 1, wobei die Dielektrikumschicht Hafniumoxid ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei der Inhibitor eine Phosphorsäure ist.
  4. Verfahren nach Anspruch 1 oder 2, wobei der Inhibitor eine Carbonsäure ist.
  5. Verfahren nach Anspruch 1 oder 2, wobei der Inhibitor eine Aminosäure ist.
  6. Verfahren nach Anspruch 1 oder 2, wobei der Inhibitor eine Hydroxylgruppe umfasst.
  7. Verfahren nach einem der vorstehenden Ansprüche, ferner umfassend das Bilden einer Schutzschicht auf einer freiliegenden Fläche der Dielektrikumschicht, nachdem die Dielektrikumschicht freigelegt wurde.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren umfasst: Abscheiden einer ersten p-Austrittsarbeitsschicht auf einer High-k-Dielektrikumschicht; und Ätzen der ersten p-Austrittsarbeitsschicht mit einer Nassätzlösung, um einen ersten Abschnitt einer High-k-Dielektrikumschicht freizulegen, wobei die High-k-Dielektrikumschicht mit der Nassätzlösung reagiert, um eine Schutzschicht auf der High-k-Dielektrikumschicht zu bilden.
  9. Verfahren nach Anspruch 8, wobei die Schutzschicht Phosphor, Stickstoff oder Kohlenstoff umfasst.
  10. Verfahren nach Anspruch 8 oder 9, wobei die Nassätzlösung umfasst: ein Lösungsmittel; ein erstes Metallätzmittel; einen Oxidator; und einen Inhibitor.
  11. Verfahren nach einem der vorstehenden Ansprüche 8 bis 10, wobei der Inhibitor eine oder mehrere von einer Phosphorsäure, einer Carbonsäure oder einer Aminosäure umfasst.
  12. Verfahren nach einem der vorstehenden Ansprüche 8 bis 11, wobei die Schutzschicht eine hydrophobe Fläche bildet.
  13. Verfahren nach einem der vorstehenden Ansprüche 8 bis 12, wobei die High-k-Dielektrikumschicht Hafniumoxid umfasst und die erste p-Austrittsarbeitsschicht Titannitrid umfasst.
  14. Verfahren nach Anspruch 13, wobei eine Selektivität der Nassätzlösung zwischen dem Titannitrid und der High-k-Dielektrikumschicht mindestens 100:1 beträgt.
  15. Ätzlösung aufweisend: ein Lösungsmittel; ein erstes Metallätzmittel; einen Oxidator; und einen Inhibitor, der eine oder mehrere von einer Phosphorsäure, einer Carbonsäure oder einer Aminosäure aufweist.
  16. Ätzlösung nach Anspruch 15, wobei der Inhibitor Di-(2-ethylhexyl)phosphorsäure aufweist.
  17. Ätzlösung nach Anspruch 15 oder 16, wobei der Inhibitor die Carbonsäure aufweist.
  18. Ätzlösung nach Anspruch 15 oder 16, wobei der Inhibitor Glycin aufweist.
  19. Ätzlösung nach Anspruch 15 oder 16, wobei der Inhibitor eine Konzentration von weniger als ungefähr 5 Vol.-% aufweist.
  20. Ätzlösung nach einem der vorstehenden Ansprüche 15 bis 19, wobei die Ätzlösung eine Selektivität zwischen Titannitrid und Hafniumoxid von mindestens 100:1 aufweist.
DE102020101450.3A 2020-01-17 2020-01-22 Halbleitervorrichtung und Herstellungsverfahren Pending DE102020101450A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/746,239 US11309190B2 (en) 2020-01-17 2020-01-17 Semiconductor device and method of manufacture
US16/746,239 2020-01-17

Publications (1)

Publication Number Publication Date
DE102020101450A1 true DE102020101450A1 (de) 2021-07-22

Family

ID=76650447

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020101450.3A Pending DE102020101450A1 (de) 2020-01-17 2020-01-22 Halbleitervorrichtung und Herstellungsverfahren

Country Status (5)

Country Link
US (2) US11309190B2 (de)
KR (1) KR102421863B1 (de)
CN (1) CN113140509A (de)
DE (1) DE102020101450A1 (de)
TW (1) TWI759071B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230057017A (ko) * 2021-10-21 2023-04-28 삼성전자주식회사 유기 박막 트랜지스터 및 그 제조 방법, 박막 트랜지스터 어레이 패널 및 전자 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831088B2 (en) 2010-10-06 2017-11-28 Entegris, Inc. Composition and process for selectively etching metal nitrides

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4443864B2 (ja) * 2002-07-12 2010-03-31 株式会社ルネサステクノロジ レジストまたはエッチング残さ物除去用洗浄液および半導体装置の製造方法
KR100664403B1 (ko) * 2005-01-31 2007-01-03 테크노세미켐 주식회사 에칭 잔류물 세정용 조성물 및 이를 이용한 세정방법
WO2009064336A1 (en) * 2007-11-16 2009-05-22 Ekc Technology, Inc. Compositions for removal of metal hard mask etching residues from a semiconductor substrate
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US9546321B2 (en) * 2011-12-28 2017-01-17 Advanced Technology Materials, Inc. Compositions and methods for selectively etching titanium nitride
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
WO2014087925A1 (ja) * 2012-12-03 2014-06-12 三菱瓦斯化学株式会社 半導体素子用洗浄液及びそれを用いた洗浄方法
WO2014138064A1 (en) * 2013-03-04 2014-09-12 Advanced Technology Materials, Inc. Compositions and methods for selectively etching titanium nitride
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US9431304B2 (en) * 2014-12-22 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for metal gates
KR20180060489A (ko) 2016-11-29 2018-06-07 삼성전자주식회사 식각용 조성물 및 이를 이용한 반도체 장치 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9831088B2 (en) 2010-10-06 2017-11-28 Entegris, Inc. Composition and process for selectively etching metal nitrides

Also Published As

Publication number Publication date
US20210225660A1 (en) 2021-07-22
TW202129748A (zh) 2021-08-01
US20220246442A1 (en) 2022-08-04
KR102421863B1 (ko) 2022-07-18
US11309190B2 (en) 2022-04-19
TWI759071B (zh) 2022-03-21
CN113140509A (zh) 2021-07-20
KR20210093710A (ko) 2021-07-28

Similar Documents

Publication Publication Date Title
DE102017128577B4 (de) Ätzprofilsteuerung von polysiliziumstrukturen von halbleitervorrichtungen
DE102015113184A1 (de) Behandlung vor der Abscheidung und Atomlagenabscheidungs- (ALD) -Prozess und dabei gebildete Strukturen
DE102017117797B4 (de) Halbleitervorrichtung und Methoden der Herstellung
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102020104621A1 (de) Halbleitervorrichtung mit einem cut-metallgate und ein herstellungsverfahren
DE102020119099B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102021116181A1 (de) Transistor-gatestrukturen und verfahren zum bilden derselben
DE102019118375A1 (de) FinFET-Vorrichtung und Verfahren zum Bilden derselbigen
DE102021109560A1 (de) Transistor-gate-strukturen und verfahren zu deren bildung
DE102018122665A1 (de) Sockelentfernung in metallschnittverfahren
DE102023105387A1 (de) Unter epitaxie isolationsstruktur
DE102019101165A1 (de) Gate-abstandshalterstruktur und verfahren zu deren herstellung
DE102021113257A1 (de) Halbleiterbauelement und Verfahren
DE102021104817A1 (de) Halbleitervorrichtung und verfahren
DE102021100467A1 (de) Halbleitervorrichtung und verfahren
DE102020101450A1 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102018101016B4 (de) Verfahren zum Schneiden von Metall-Gates und daraus gebildete Strukturen
US11735426B2 (en) Semiconductor device and method of manufacture
DE102019110533B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102017127658A1 (de) Halbleitervorrichtung und verfahren
DE102021108841A1 (de) Transistor-gate-struktur und verfahren zum bilden derselben
DE102021116076A1 (de) Halbleitervorrichtung und verfahren
DE102020132620A1 (de) Halbleitervorrichtung und Verfahren
DE102020102548A1 (de) Selbstausrichtende kontaktanordnung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication