DE102020119099B4 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung Download PDF

Info

Publication number
DE102020119099B4
DE102020119099B4 DE102020119099.9A DE102020119099A DE102020119099B4 DE 102020119099 B4 DE102020119099 B4 DE 102020119099B4 DE 102020119099 A DE102020119099 A DE 102020119099A DE 102020119099 B4 DE102020119099 B4 DE 102020119099B4
Authority
DE
Germany
Prior art keywords
contact
width
layer
spacer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102020119099.9A
Other languages
English (en)
Other versions
DE102020119099A1 (de
Inventor
Ching-Feng Fu
Guan-Ren Wang
Yun-Min Chang
Yu-Lien Huang
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102020119099A1 publication Critical patent/DE102020119099A1/de
Application granted granted Critical
Publication of DE102020119099B4 publication Critical patent/DE102020119099B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L21/823425—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures manufacturing common source or drain regions between a plurality of conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

Halbleitervorrichtung, aufweisend:einen ersten Gate-Stapel (205) angrenzend an einen zweiten Gate-Stapel (205) über einer Halbleiterfinne (107) über einem Substrat (101);einen ersten Kontakt (901) angeordnet zwischen dem ersten Gate-Stapel (205) und dem zweiten Gate-Stapel (205), der erste Kontakt (901) in elektrischer Verbindung mit einem Source-/Drain-Bereich (201), der erste Kontakt (901) aufweisend eine erste Breite (WB) angeordnet in einem ersten Abstand vom Substrat (101) und eine zweite Breite (WT) angeordnet in einem zweiten Abstand vom Substrat (101), welcher größer als der erste Abstand ist, wobei die zweite Breite (WT) zwischen 10 nm und 60 nm beträgt und die erste Breite (WB) um ein Ausmaß von mehr als Null und weniger als 5 nm geringer ist als die zweite Breite (WT); undeinen Luftspalt (1001) angeordnet zwischen dem ersten Kontakt (901) und dem ersten Gate-Stapel (205).

Description

  • STAND DER TECHNIK
  • Halbleitervorrichtungen werden in einer Vielzahl elektronischer Anwendungen, wie zum Beispiel Personalcomputern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten unter Verwendung von Lithografie zum Bilden von Schaltungskomponenten und Elementen auf diesen hergestellt.
  • Durch laufende Verkleinerungen der minimalen Merkmalsgröße, welche es erlauben, mehr Komponenten in eine bestimmte Fläche zu integrieren, verbessert die Halbleiterindustrie fortwährend die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren, etc.). Die Verkleinerung der minimalen Merkmalsgrößen zieht jedoch zusätzliche Probleme nach sich, welche behoben werden müssen. Die Druckschrift DE 10 2019 218 267 A1 offenbart Vorrichtung mit einem Substrat und mindestens eine über dem Substrat gebildete Finne. Mindestens ein Transistor ist mit der Finne an einem oberen Abschnitt der Finne integriert. Der Transistor umfasst einen aktiven Bereich, der ein Source, ein Drain und einen Kanalbereich zwischen Source und Drain umfasst. Über dem Kanalbereich ist eine Gate-Struktur gebildet und die Gate-Struktur umfasst ein HKMG und einen Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind. Jeder der Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines Grabensilizidbereichs gebildet wird, und der Luftspalt wird unterhalb einer Oberseite des HKMG gebildet. Über dem aktiven Bereich wird ein Gate-Kontakt gebildet. Die Druckschrift DE 10 2019 110 004 A1 offenbart ein Verfahren zum Herstellen einer integrierten Schaltkreisstruktur, wobei das Verfahren die folgenden Schritte aufweist: Herstellen eines ersten Source-/Drain-Kontaktstifts über und in elektrischer Verbindung mit einem Source-/DrainBereich eines Transistors; Herstellen einer ersten dielektrischen Hartmaske, die einen Gate-Stapel überdeckt; Aussparen des ersten Source-/Drain-Kontaktstifts, um eine erste Aussparung zu erzeugen; Herstellen einer zweiten dielektrischen Hartmaske in der ersten Aussparung; Aussparen einer Zwischenschichtdielektrikum-Schicht, um eine zweite Aussparung zu erzeugen; und Herstellen einer dritten dielektrischen Hartmaske in der zweiten Aussparung. Die dritte dielektrische Hartmaske kontaktiert die erste dielektrische Hartmaske und die zweite dielektrische Hartmaske.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1 stellt Schritte in einem Prozess zum Bilden einer FinFET-Vorrichtung im Einklang mit einigen Ausführungsformen dar.
    • 2 stellt die Bildung von Source-/Drain-Bereichen im Einklang mit einigen Ausführungsformen dar.
    • 3 stellt eine Querschnittsansicht von 2 im Einklang mit einigen Ausführungsformen dar.
    • 4 stellt die Bildung eines Zwischenschichtdielektrikums im Einklang mit einigen Ausführungsformen dar.
    • 5 stellt eine Bildung einer Trägerschicht im Einklang mit einigen Ausführungsformen dar.
    • 6 stellt eine Bildung einer Opferschicht im Einklang mit einigen Ausführungsformen dar.
    • 7 stellt eine Bildung von Abstandselementen im Einklang mit einigen Ausführungsformen dar.
    • 8 stellt eine Strukturierung der Trägerschicht im Einklang mit einigen Ausführungsformen dar.
    • 9 stellt eine Bildung eines ersten Kontakts im Einklang mit einigen Ausführungsformen dar.
    • 10A - 10B stellen eine Bildung von Luftspalten im Einklang mit einigen Ausführungsformen dar.
    • 11A - 11C stellen eine Bildung eines Gerüsts im Einklang mit einigen Ausführungsformen dar.
    • 12A - 12D stellen eine Bildung von Luftspalten im Gerüst im Einklang mit einigen Ausführungsformen dar.
    • 13A - 13D stellen die Bildung eines darüberliegenden Zwischenschichtdielektrikums im Einklang mit einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden..
  • Nunmehr bezugnehmend auf 1 ist eine perspektivische Ansicht einer Halbleitervorrichtung 100, wie zum Beispiel einer FinFET-Vorrichtung, dargestellt. In einer Ausführungsform weist die Halbleitervorrichtung 100 ein Substrat 101 mit ersten darin gebildeten Gräben 103 auf. Das Substrat 101 kann ein Siliziumsubstrat sein, obwohl auch andere Substrate, wie zum Beispiel Halbleiter-auf-Isolator (SOI), gespanntes SOI und Silizium-Germanium auf Isolator, verwendet werden können. Das Substrat 101 kann ein p-Halbleiter sein, obwohl es in anderen Ausführungsform auch ein n-Halbleiter sein könnte.
  • Die ersten Gräben 103 können als ein erster Schritt der endgültigen Bildung erster Isolationsbereiche 105 gebildet werden. Die ersten Gräben 103 können unter Verwendung einer Maskierungsschicht (in 1 nicht eigens dargestellt) zusammen mit einem geeigneten Ätzprozess gebildet werden. Die Maskierungsschicht kann zum Beispiel eine Hartmaske sein, welche Siliziumnitrid gebildet durch einen Prozess wie zum Beispiel chemische Dampfabscheidung (CVD), enthält, obwohl auch andere Materialien, wie zum Beispiel Oxide, Oxynitride, Siliziumkarbid, Kombinationen davon oder dergleichen, sowie andere Prozesse, wie zum Beispiel plasmaverstärkte chemische Dampfabscheidung (PECVD), chemische Niederdruckdampfabscheidung (LPCVD) oder sogar Siliziumoxidbildung gefolgt von Nitrierung, verwendet werden können. Nach ihrer Bildung kann die Maskierungsschicht durch einen geeigneten fotolithografischen Prozess strukturiert werden, um jene Abschnitte des Substrats 101 freizulegen, welche entfernt werden, um die ersten Gräben 103 zu bilden.
  • Wie Fachleute auf dem Gebiet erkennen werden, sind die oben zum Bilden der Maskierungsschicht beschriebenen Prozesse und Materialien jedoch nicht die einzigen Verfahren, welche verwendet werden können, um Abschnitte des Substrats 101 zu schützen und zugleich andere Abschnitte des Substrats 101 für die Bildung der ersten Gräben 103 freizulegen. Ein beliebiger geeigneter Prozess, wie zum Beispiel ein strukturierter und entwickelter Fotolack, kann dazu verwendet werden, Abschnitte des Substrats 101, welche zum Bilden der ersten Gräben 103 zu entfernen sind, freizulegen. Alle diese Verfahren sind jedenfalls dazu bestimmt, im Umfang der vorliegenden Offenbarung enthalten zu sein.
  • Sobald eine Maskierungsschicht gebildet und strukturiert worden ist, werden die ersten Gräben 103 im Substrat 101 gebildet. Das freigelegte Substrat 101 kann durch einen geeigneten Prozess, wie zum Beispiel reaktive Ionenstrahlätzung (RIE), entfernt werden, um die ersten Gräben 103 im Substrat 101 zu bilden, wobei auch ein beliebiger anderer geeigneter Prozess verwendet werden kann. In einer Ausführungsform können die ersten Gräben 103 derart gebildet werden, dass sie eine erste Tiefe von weniger als ungefähr 500 nm von der Oberfläche des Substrats 101, zum Beispiel ungefähr 250 nm, aufweisen.
  • Fachleute auf dem Gebiet werden jedoch erkennen, dass der oben beschriebe Prozess zum Bilden der ersten Gräben 103 nur ein möglicher Prozess ist und keinesfalls als einzige Ausführungsform vorgesehen ist. Vielmehr kann ein beliebiger geeigneter Prozess, durch welchen die ersten Gräben 103 gebildet werden können, verwendet werden, und ein beliebiger geeigneter Prozess, unter anderem auch mit einer beliebigen Anzahl von Maskierungs- und Entfernungsschritten, kann verwendet werden.
  • Zusätzlich zum Bilden der ersten Gräben 103, bildet der Maskierungs- und Ätzprozess darüber hinaus Finnen 107 aus jenen Abschnitten des Substrats 101, welche nicht entfernt werden. Der Einfachheit halber sind die Finnen 107 in den Figuren durch eine gestrichelte Linie als getrennt vom Substrat 101 dargestellt, wobei eine physische Anzeige der Trennung jedoch vorhanden sein kann, oder auch nicht. Diese Finnen 107 können wie oben erörtert dazu verwendet werden, den Kanalbereich von Mehrfach-Gate-FinFET-Transistoren zu bilden. Während 1 nur zwei aus dem Substrat 101 gebildete Finnen 107 darstellt, kann eine beliebige Anzahl von Finnen 107 verwendet werden.
  • Die Finnen 107 können derart gebildet werden, dass sie eine Breite an der Oberfläche des Substrats 101 von zwischen ungefähr 5 nm und ungefähr 80 nm, zum Beispiel ungefähr 30 nm, aufweisen. Darüber hinaus können die Finnen 107 in einem Abstand von zwischen ungefähr 10 nm und ungefähr 100 nm, zum Beispiel ungefähr 50 nm, voneinander beabstandet sein. Durch Beabstandung der Finnen 107 in einer solchen Weise, können die Finnen 107 jeweils einen getrennten Kanalbereich bilden, während sie einander nach wie vor nahe genug sind, um ein gemeinsames Gate (wie in der Folge näher erörtert) zu benutzen.
  • Sobald die ersten Gräben 103 und die Finnen 107 gebildet worden sind, können die ersten Gräben 103 mit einem dielektrischen Material gefüllt werden, und das dielektrische Material kann innerhalb der ersten Gräben 103 vertieft werden, um die ersten Isolationsbereiche 105 zu bilden. Das dielektrische Material kann ein Oxidmaterial, ein hochdichtes Plasmaoxid (HDP-Oxid) oder dergleichen sein. Das dielektrische Material kann nach einem optionalen Reinigen und Auskleiden der ersten Gräben 103 unter Verwendung entweder eines chemischen Dampfabscheidungsverfahrens (CVD-Verfahrens) (z.B. des HARP-Prozesses), eines hochdichten Plasma-CVD-Verfahrens oder eines anderen geeigneten im Stand der Technik bekannten Verfahrens gebildet werden.
  • Die ersten Gräben 103 können durch Überfüllen der ersten Gräben 103 und des Substrats 101 mit dem dielektrischen Material und nachfolgendes Entfernen des überschüssigen Materials außerhalb der ersten Gräben 103 und der Finnen 107 durch einen geeigneten Prozess, wie zum Beispiel chemisch-mechanisches Polieren (CMP), eine Ätzung, eine Kombination derselben oder dergleichen, gefüllt werden. In einer Ausführungsform entfernt der Entfernungsprozess auch jegliches dielektrische Material, welches über den Finnen 107 angeordnet ist, sodass die Entfernung des dielektrischen Materials die Oberfläche der Finnen 107 für weitere Bearbeitungsschritte freilegt.
  • Sobald die ersten Gräben 103 mit dem dielektrischen Material gefüllt worden sind, kann das dielektrische Material von der Oberfläche der Finnen 107 weg vertieft werden. Das Vertiefen kann vorgenommen werden, um mindestens einen Abschnitt der Seitenwände der Finnen 107 angrenzend an die obere Fläche der Finnen 107 freizulegen. Das dielektrische Material kann unter Verwendung einer Nassätzung durch Eintauchen der oberen Fläche der Finnen 107 in ein Ätzmittel, wie zum Beispiel HF, vertieft werden, obwohl auch andere Ätzmittel, wie zum Beispiel H2, und andere Verfahren, wie zum Beispiel eine reaktive Ionenätzung, eine Trockenätzung mit Ätzmitteln wie NH3/NF3, chemische Oxidentfernung oder chemische Trockenreinigung, verwendet werden können. Das dielektrische Material kann bis zu einem Abstand von der Oberfläche der Finnen 107 von zwischen ungefähr 5 nm und ungefähr 50 nm, zum Beispiel ungefähr 40 nm, vertieft werden. Darüber hinaus kann das Vertiefen auch jegliches verbliebene dielektrische Material, welches sich über den Finnen 107 befindet, entfernen, um sicherzustellen, dass die Finnen 107 für eine weitere Bearbeitung freigelegt sind.
  • Wie Durchschnittsfachleute erkennen werden, können die oben beschriebenen Schritte jedoch nur einen Teil des Gesamtprozessablaufs sein, welcher zum Füllen und Vertiefen des dielektrischen Materials verwendet wird. Zum Beispiel können auch Auskleidungschritte, Reinigungsschritte, Temperschnitte, Lückenfüllungsschritte, Kombinationen derselben und dergleichen dazu verwendet werden, die ersten Gräben 103 zu bilden und mit dem dielektrischen Material zu füllen. Sämtliche der möglichen Prozessschritte sind jedenfalls dazu bestimmt, im Umfang der vorliegenden Ausführungsform enthalten zu sein.
  • Nachdem die ersten Isolationsbereiche 105 gebildet worden sind, können ein Dummy-Gate-Dielektrikum 109, eine Dummy-Gate-Elektrode 111 über dem Dummy-Gate-Dielektrikum 109 und erste Abstandselemente 113 über jeder der Finnen 107 gebildet werden. In einer Ausführungsform kann das Dummy-Gate-Dielektrikum durch thermische Oxidation, chemische Dampfabscheidung, Zerstäubung/Sputtern oder beliebige andere Verfahren, welche im Stand der Technik bekannt sind und zum Bilden eines Gate-Dielektrikums verwendet werden, gebildet werden. Abhängig von der Technik der Bildung des Gate-Dielektrikums, kann sich die Dicke des Dummy-Gate-Dielektrikums 109 an der Oberseite der Finnen 107 von der Dicke des Gate-Dielektrikums an der Seitenwand der Finnen 107 unterscheiden.
  • Das Dummy-Gate-Dielektrikum 109 kann ein Material, wie zum Beispiel Siliziumdioxid oder Siliziumoxynitrid, mit einer Dicke im Bereich von ungefähr 0,3 nm bis ungefähr 10 nm, zum Beispiel ungefähr 1 nm, enthalten. Das Dummy-Gate-Dielektrikum 109 kann aus einem Material mit hoher Dielektrizitätskonstante (hohem k) (z.B. mit einer relativen Dielektrizitätskonstante von mehr als ungefähr 5), wie zum Beispiel Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Hafniumoxid (HfO2), Hafniumoxynitrid (HfON) oder Zirconiumoxid (ZrO2) oder Kombinationen davon, mit einer äquivalenten Oxiddicke von ungefähr 0,05 nm bis ungefähr 10 nm, zum Beispiel ungefähr 1 nm oder weniger, gebildet werden. Darüber hinaus kann auch jegliche Kombination von Siliziumdioxid, Siliziumoxynitrid und/oder Materialien mit hohem k für das Dummy-Gate-Dielektrikum 109 verwendet werden.
  • Die Dummy-Gate-Elektrode 111 kann ein leitfähiges Material enthalten, welches zum Beispiel aus einer Gruppe umfassend W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen derselben oder dergleichen ausgewählt sein kann. Die Dummy-Gate-Elektrode 111 kann durch chemische Aufdampfung (CVD), Aufsputtern oder andere im Stand der Technik bekannte und zum Abscheiden leitfähiger Materialien verwendete Techniken abgeschieden/aufgebracht werden. Die Dicke der Dummy-Gate-Elektrode 111 kann im Bereich von ungefähr 0,5 nm bis ungefähr 20 nm liegen. Die obere Fläche der Dummy-Gate-Elektrode 111 kann eine nicht-planare Oberfläche aufweisen, und kann vor dem Strukturieren der Dummy-Gate-Elektrode 111 oder der Gate-Ätzung planarisiert werden. Ionen können zu diesem Zeitpunkt in die Dummy-Gate-Elektrode 111 eingebracht sein/werden oder auch nicht. Ionen können zum Beispiel durch Ionenimplantationstechniken eingebracht werden.
  • Nach ihrer Bildung können das Dummy Gate-Dielektrikum 109 und die Dummy-Gate-Elektrode 111 strukturiert werden, um eine Reihe von Stapeln 115 über den Finnen 107 zu bilden. Die Stapel 115 definieren mehrere Kanalbereiche, welche an jeder der Seiten der Finnen 107 unterhalb des Dummy-Gate-Dielektrikums 108 angeordnet sind. Die Stapel 115 können durch Abscheiden und Strukturieren einer Gate-Maske (in 1 nicht eigens dargestellt) auf der Dummy-Gate-Elektrode 111 zum Beispiel unter Verwendung von im Stand der Technik bekannten Abscheidungs- und Fotolithografietechniken gebildet werden. Die Gate-Maske kann üblicherweise verwendete Maskierungs- und Opfermaterialien, wie zum Beispiel (aber nicht beschränkt auf) Siliziumoxid, Siliziumoxynitrid, SiCON, SiC, SiOC, und/oder Siliziumnitrid, enthalten, und kann bis zu einer Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm abgeschieden werden. Die Dummy-Gate-Elektrode 111 und das Dummy-Gate-Dielektrikum 109 können unter Verwendung eines Trockenätzprozesses geätzt werden, um die strukturierten Stapel 115 zu bilden.
  • Sobald die Stapel 115 strukturiert worden sind, können die ersten Abstandselemente 113 gebildet werden. Die ersten Abstandselemente 113 können an gegenüberliegenden Seiten der Stapel 115 gebildet werden. Die ersten Abstandselemente 113 werden typischerweise durch ganzflächiges Abscheiden einer Abstandselementschicht (in 1 nicht eigens dargestellt) auf der zuvor gebildeten Struktur gebildet. Die Abstandselementschicht kann SiN, Oxynitrid, SiC, SiON, SiOCN, SiOC, Oxid und dergleichen enthalten, und kann durch Verfahren, welche zum Bilden einer solchen Schicht verwendet werden, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte CVD, Sputtern und andere im Stand der Technik bekannte Verfahren, gebildet werden. Die Abstandselementschicht kann ein anderes Material mit anderen Ätzeigenschaften oder dasselbe Material wie das dielektrische Material innerhalb der ersten Isolationsbereiche 105 enthalten. Die ersten Abstandselemente 113 können dann strukturiert werden, zum Beispiel durch eine oder mehrere Ätzungen zum Entfernen der Abstandselementschicht von den horizontalen Flächen de Struktur, um die ersten Abstandselemente 113 zu bilden.
  • In einer Ausführungsform können die ersten Abstandselemente 113 derart gebildet werden, dass sie eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 50 nm, zum Beispiel ungefähr 5 nm, aufweisen. Nachdem die ersten Abstandselemente 113 gebildet worden sind, kann ein erstes Abstandselement 113 angrenzend an einen Stapel 115 darüber hinaus um einen Abstand von zwischen ungefähr 5 nm und ungefähr 200 nm, zum Beispiel 20 nm, von einem ersten Abstandselement 113 angrenzend an einen weiteren Stapel 115 beabstandet sein. Es können jedoch sämtliche geeigneten Dicken und Abstände verwendet werden.
  • Darüber hinaus und optional können die ersten Isolationsbereiche 105 und das darunterliegende Substrat 101 weiter strukturiert werden, um zusätzliche Isolation zwischen Bauelementen bereitzustellen. In einer besonderen Ausführungsform (welche in 1 zur besseren Klarheit nicht dargestellt ist, jedoch in der Folge in 12D ersichtlich ist) können die ersten Isolationsbereiche 105 und das darunterliegende Substrat 101 geätzt werden, um Kronen zu bilden, wobei jede Krone des Substrats 101 mehrere Finnen 107, zum Beispiel zwei Finnen 107, aufweist. In einer Ausführungsform kann das Substrat 101 unter Verwendung eines fotolithografischen Maskierungs- und Ätzprozesses strukturiert werden, es können aber auch beliebige andere geeignete Strukturierungsprozesse verwendet werden.
  • 2 stellt eine Entfernung der Finnen 107 aus jenen Bereichen, welche durch die Stapel 115 und die ersten Abstandselemente 113 nicht geschützt sind, und ein Neuaufwachsen der Source-/Drain-Bereiche 201 dar. Die Entfernung der Finnen 107 aus jenen Bereichen, welche nicht durch die Stapel 115 und die ersten Abstandselemente 113 geschützt sind, kann durch eine reaktive Ionenätzung (RIE) vorgenommen werden, wobei die Stapel 115 und die ersten Abstandselemente 113 als Hartmasken verwendet werden. Es kann jedoch ein beliebiger geeigneter Prozess verwendet werden.
  • Sobald diese Abschnitte der Finnen 107 entfernt worden sind, wird eine Hartmaske (nicht eigens dargestellt) angeordnet und strukturiert, um die Dummy-Gate-Elektrode 111 zur Verhinderung eines Aufwachsens abzudecken, und die Source-/Drain-Bereiche 201 können in Kontakt mit jeder der Finnen 107 neu aufgewachsen werden. In einer Ausführungsform können die Source-/Drain-Bereiche 201 neu aufgewachsen werden, und in einigen Ausführungsformen können die Source-/Drain-Bereiche 201 neu aufgewachsen werden, um einen Stressor zu bilden, welcher eine Spannung auf die Kanalbereiche der Finnen 107, welche unter den Stapeln 115 angeordnet sind, ausüben wird. In einer Ausführungsform, in welcher die Finnen 107 Silizium enthalten und der FinFET eine p-Vorrichtung ist, können die Source-/Drain-Bereiche 201 durch einen selektiven epitaxialen Prozess mit einem Material, wie zum Beispiel Silizium oder ein anderes Material, wie zum Beispiel Silizium-Germanium, welches eine andere Gitterkonstante aufweist als die Kanalbereiche, neu aufgewachsen werden. In anderen Ausführungsformen können die Source-/Drain-Bereiche 201 Materialien, wie zum Beispiel GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, Kombinationen derselben oder dergleichen, enthalten. Der epitaxiale Aufwachsprozess kann Vorläufer, wie zum Beispiel Silan, Dichlorsilan, Germanium und dergleichen, verwenden, und kann zwischen ungefähr 5 Minuten und ungefähr 120 Minuten, zum Beispiel ungefähr 30 Minuten, andauern.
  • In einer Ausführungsform können die Source-/Drain-Bereiche 201 derart gebildet werden, dass sie eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 100 nm aufweisen, und können eine Höhe über den ersten Isolationsbereichen 105 von zwischen ungefähr 1 nm und ungefähr 50 nm, zum Beispiel ungefähr 20 nm, aufweisen. In dieser Ausführungsform können die Source-/Drain-Bereiche 201 derart gebildet werden, dass sie eine Höhe über der oberen Fläche der ersten Isolationsbereiche 105 von zwischen ungefähr 5 nm und ungefähr 250 nm, zum Beispiel ungefähr 100 nm, aufweisen. Es kann jedoch eine beliebige geeignete Höhe verwendet werden.
  • Sobald die Source-/Drain-Bereiche 201 gebildet worden sind, können Dotierstoffe in die Source-/Drain-Bereiche 201 implantiert werden, indem geeignete Dotierstoffe implantiert werden, welche die Dotierstoffe in den Finnen 107 ergänzen. Zum Beispiel können p-Dotierstoffe, wie zum Beispiel Bor, Gallium, Indium oder dergleichen, implantiert werden, um eine PMOS-Vorrichtung zu bilden. Alternativ dazu können n-Dotierstoffe, wie zum Beispiel Phosphor, Arsen, Antimon oder dergleichen, implantiert werden, um eine NMOS-Vorrichtung zu bilden. Diese Dotierstoffe können unter Verwendung der Stapel 115 und der ersten Abstandselemente 113 als Masken implantiert werden. Es ist zu beachten, dass durchschnittliche Fachleute erkennen werden, dass viele anderen Prozesse, Schritte oder dergleichen verwendet werden können, um die Dotierstoffe zu implantieren. Zum Beispiel werden durchschnittliche Fachleute erkennen, dass eine Mehrzahl von Implantationen unter Verwendung verschiedener Kombinationen von Abstandselementen und Auskleidungen vorgenommen werden können, um Source-/Drain-Bereiche zu bilden, welche eine bestimmte Form oder Eigenschaft geeignet für einen bestimmten Zweck aufweisen. Ein beliebiger dieser Prozesse kann dazu verwendet werden, die Dotierstoffe zu implantieren, und die obige Beschreibung ist nicht als Einschränkung der vorliegenden Erfindung auf die oben präsentierten Schritte gedacht.
  • Darüber hinaus wird an dieser Stelle die Hartmaske, welche die Dummy-Gate-Elektrode 111 während der Bildung der Source-/Drain-Bereiche 201 abgedeckt hatte, entfernt. In einer Ausführungsform kann die Hartmaske zum Beispiel unter Verwendung eines Nass- oder Trockenätzprozesses entfernt werden, welcher selektiv für das Material der Hartmaske ist. Es kann jedoch ein beliebiger geeigneter Entfernungsprozess verwendet werden.
  • 2 stellt auch die Bildung einer dielektrischen Zwischenschicht (ILD-Schicht) 203 (in 2 in gestrichelten Linien dargestellt, um die darunterliegenden Strukturen deutlicher darzustellen) über den Stapeln 115 und den Source-/Drain-Bereichen 201 dar. Die ILD-Schicht 203 kann ein Material, wie zum Beispiel Bor-Phosphor-Silikatglas (BPSG) enthalten, aber ein beliebiges geeignetes Dielektrikum kann verwendet werden. Die ILD-Schicht 203 kann unter Verwendung eines Prozesses, wie zum Beispiel PECVD gebildet werden, obwohl alternativ dazu auch andere Prozesses, wie zum Beispiel LPCVD, verwendet werden können. Die ILD-Schicht 203 kann bis zu einer Dicke von zwischen ungefähr 10 nm und ungefähr 300 nm gebildet werden. Nach ihrer Bildung kann die ILD-Schicht 203 zum Beispiel unter Verwendung eines Planarisierungsprozesses, zum Beispiel eines chemisch-mechanischen Polierprozesses, auf die ersten Abstandselemente 113 planarisiert werden, obwohl jeder geeignete Prozess verwendet werden kann.
  • Optional kann auf Wunsch eine erste Ätzstoppschicht 202 (welche in 2 zur besseren Klarheit nicht dargestellt ist, jedoch in der Folge in Bezug auf 3 dargestellt ist) vor der Abscheidung der ILD-Schicht 203 (zum Beispiel über den Source-/Drain-Bereichen 201) über der Struktur gebildet werden. In einer Ausführungsform kann die erste Ätzstoppschicht 202 aus Siliziumnitrid unter Verwendung von plasmaverstärkter chemischer Dampfabscheidung (PECVD) gebildet werden, obwohl auch andere Materialien, wie zum Beispiel SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, andere Dielektrika, Kombinationen davon oder dergleichen, und alternative Techniken zum Bilden der ersten Ätzstoppschicht 202, wie zum Beispiel Niederdruck-CVD (LPCVD), PVD oder dergleichen, als Alternative verwendet werden können. Die erste Ätzstoppschicht 202 kann eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm, oder zwischen ungefähr 0,5 nm und ungefähr 5 nm, aufweisen.
  • 3 stellt eine Querschnittsansicht der Struktur von 2 entlang der Linie 3-3' dar, während sie auch zusätzliche Strukturen zeigt, welche in 2 nicht dargestellt sind, und auch darstellt, dass nach der Bildung der ersten Ätzstoppschicht 202 und der ILD-Schicht 203 das Material der Dummy-Gate-Elektrode 111 und des Dummy-Gate-Dielektrikums 109 entfernt und ersetzt werden kann, um einen Gate-Stapel 205 zu bilden. In einer Ausführungsform kann die Dummy-Gate-Elektrode 111 zum Beispiel unter Verwendung eines Nass- oder Trockenätzprozesses entfernt werden, welcher Ätzmittel, welche selektive für das Material der Dummy-Gate-Elektrode 111 sind, verwendet. Es kann jedoch ein beliebiger geeigneter Entfernungsprozess verwendet werden.
  • Sobald die Dummy-Gate-Elektrode 111 entfernt worden ist, können die zurückbleibenden Öffnungen neu befüllt werden, um einen Gate-Stapel 205 zu bilden. In einer bestimmten Ausführungsform enthält der Gate-Stapel 205 ein erstes dielektrisches Material, einen ersten metallischen Werkstoff, einen zweiten metallischen Werkstoff und einen dritten metallischen Werkstoff. In einer Ausführungsform ist das erste dielektrische Material ein Material mit hohem k, wie zum Beispiel HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5, Kombinationen derselben oder dergleichen, abgeschieden durch einen Prozess, wie zum Beispiel Atomlagenabscheidung, chemische Dampfabscheidung oder dergleichen. Das erste dielektrische Material kann bis zu einer Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm, abgeschieden werden, wobei beliebige geeignete Materialien und Dicken verwendet werden können.
  • Der erste metallische Werkstoff kann angrenzend an das erste dielektrische Material gebildet werden und kann aus einem metallischen Werkstoff wie zum Beispiel Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, andere Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat, Kombinationen derselben oder dergleichen gebildet werden. Der erste metallische Werkstoff kann unter Verwendung eines Abscheidungsprozesses, wie zum Beispiel Atomlagenabscheidung, chemische Dampfabscheidung, Zerstäubung oder dergleichen, bis zu einer Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm abgeschieden werden, obwohl beliebige geeignete Abscheidungsprozesse oder Dicken verwendet werden können.
  • Der zweite metallische Werkstoff kann angrenzend an den ersten metallischen Werkstoff gebildet werden, und kann in einer bestimmten Ausführungsform gleich dem ersten metallischen Werkstoff sein. Zum Beispiel kann der zweite metallische Werkstoff aus einem metallischen Werkstoff, wie zum Beispiel Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, andere Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Oxynitride von Metallen, Metallaluminate, Zirkoniumsilikat, Zirkoniumaluminat, Kombinationen derselben oder dergleichen, gebildet werden. Darüber hinaus kann der zweite metallische Werkstoff unter Verwendung eines Abscheidungsprozesses, wie zum Beispiel Atomlagenabscheidung, chemische Dampfabscheidung, Zerstäubung oder dergleichen, bis zu einer Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm abgeschieden werden, obwohl beliebige geeignete Abscheidungsprozesse oder Dicken verwendet werden können.
  • Der dritte metallische Werkstoff füllt einen Rest der Öffnung, welche nach der Entfernung der Dummy-Gate-Elektrode 111 zurückgeblieben ist, aus. In einer Ausführungsform ist der dritte metallische Werkstoff ein metallischer Werkstoff, wie zum Beispiel W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, Kombinationen derselben oder dergleichen, und kann unter Verwendung eines Abscheidungsprozesses, wie zum Beispiel Atomlagenabscheidung, chemische Dampfabscheidung, Zerstäubung oder dergleichen gebildet werden, um die Öffnung, welche nach der Entfernung der Dummy-Gate-Elektrode 111 zurückgeblieben ist, zu füllen und/oder zu überfüllen. In einer bestimmten Ausführungsform kann der dritte metallische Werkstoff bis zu einer Dicke von zwischen ungefähr 0,5 nm und ungefähr 50 nm, abgeschieden werden, wobei beliebige geeignete Materialien, Abscheidungsprozesse und Dicken verwendet werden können.
  • Sobald die Öffnung, welche nach der Entfernung der Dummy-Gate-Elektrode 111 zurückgeblieben ist, gefüllt worden ist, können die Materialien planarisiert werden, um jegliches Material, welches außerhalb der durch die Entfernung der Dummy-Gate-Elektrode 111 zurückgebliebenen Öffnung angeordnet ist, zu entfernen. In einer bestimmten Ausführungsform kann die Entfernung unter Verwendung eines Planarisierungsprozesses, wie zum Beispiel chemisch-mechanisches Polieren, vorgenommen werden. Es kann jedoch ein beliebiger geeigneter Planarisierungs- und Entfernungsprozess verwendet werden.
  • Nachdem die Materialien des Gate-Stapels 205 gebildet und planarisiert worden sind, können die Materialien des Gate-Stapels 205 optional vertieft und mit einer Kappenschicht (nicht getrennt dargestellt) abgedeckt werden. In einer Ausführungsform können die Materialien des Gate-Stapels 205 zum Beispiel unter Verwendung eines Nass- oder Trockenätzprozesses, welcher Ätzmittel, welche selektiv für den Gate-Stapel 205 sind, verwendet, vertieft werden. In einer Ausführungsform können die Materialien des Gate-Stapels 205 um einen Abstand von zwischen ungefähr 5 nm und ungefähr 150 nm, zum Beispiel ungefähr 120 nm, vertieft werden. Es können jedoch beliebige geeignete Prozesse und Abstände verwendet werden.
  • Sobald die Materialien des Gate-Stapels 205 vertieft worden sind, kann die Kappenschicht abgeschieden und auf die ersten Abstandselemente 113 planarisiert werden. In einer Ausführungsform ist die Kappenschicht ein Material, wie zum Beispiel SiN, SiON, SiCON, SiC, SiOC, Kombinationen derselben oder dergleichen, abgeschieden unter Verwendung eines Abscheidungsprozesses, wie zum Beispiel Atomlagenabscheidung, chemische Dampfabscheidung, Zerstäubung oder dergleichen. Die Kappenschicht kann bis zu einer Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm abgeschieden und dann unter Verwendung eines Planarisierungsprozesses, wie zum Beispiel chemisch-mechanisches Polieren, derart planarisiert werden, dass die Kappenschicht komplanar mit den ersten Abstandselementen 113 ist.
  • Darüber hinaus kann an dieser Stelle oder an jeder anderen geeigneten Stelle der Fertigung ein Schnittmetall-Gate-Prozess dazu verwendet werden, einen Schnittmetall-Gate-Bereich 1105 zu bilden, wobei ein solcher Prozess in 3 nicht ersichtlich ist, jedoch in der Folge in Bezug auf 11B ersichtlich ist. In einem solchen Prozess kann ein Abschnitt der Materialien des Gate-Stapels 205 entfernt werden, um einen Abschnitt des Gate-Stapels 205 von einem weiteren Abschnitt des Gate-Stapels 205 zu trennen, wodurch tatsächlich zwei getrennte Gates gebildet werden. In einer Ausführungsform kann der Entfernungsprozess unter Verwendung eines lithografischen Maskierungsprozesses gefolgt von einem oder mehreren Ätzprozessen ausgeführt werden.
  • Sobald die Entfernungsprozesse die gewünschten Abschnitte der Gate-Stapel 205 entfernt und getrennte Gate-Strukturen gebildet haben, kann die durch die Entfernung zurückgebliebene Öffnung gefüllt werden. In einer Ausführungsform kann die Öffnung mit einem dielektrischen Material, wie zum Beispiel Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, ein dielektrisches Material mit hohem k, Kombinationen derselben oder dergleichen, gefüllt und/oder überfüllt werden. Nach seiner Abscheidung kann das Material zum Beispiel unter Verwendung eines chemisch-mechanischen Polierprozesses planarisiert werden.
  • 4 stellt eine Bildung einer zweiten Ätzstoppschicht 401 über den Gate-Stapeln 205 dar. In einer Ausführungsform kann die zweite Ätzstoppschicht 401 aus Siliziumnitrid unter Verwendung von plasmaverstärkter chemischer Dampfabscheidung (PECVD) gebildet werden, obwohl auch andere Materialien, wie zum Beispiel SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, andere Dielektrika, Kombinationen davon oder dergleichen, und alternative Techniken zum Bilden der zweiten Ätzstoppschicht 401, wie zum Beispiel Niederdruck-CVD (LPCVD), PVD oder dergleichen, verwendet werden können. Die zweite Ätzstoppschicht 401 kann eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm, oder zwischen ungefähr 0,5 nm und ungefähr 5 nm, aufweisen.
  • 4 stellt darüber hinaus die Bildung einer zweiten ILD-Schicht 403 dar. Die zweite ILD-Schicht 403 kann ein Oxidmaterial, wie zum Beispiel SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, enthalten, oder auch ein beliebiges anderes geeignetes Material, wie zum Beispiel Bor-Phosphor-Silikatglas (BPSG), obwohl auch jedes andere geeignete Dielektrikum verwendet werden kann. Die zweite ILD-Schicht 403 kann unter Verwendung eines Prozesses, wie zum Beispiel PECVD gebildet werden, obwohl alternativ dazu auch andere Prozesse, wie zum Beispiel LPCVD, verwendet werden können. Die zweite ILD-Schicht 403 kann bis zu einer Dicke von zwischen ungefähr 0,7 nm und ungefähr 300 nm, zum Beispiel 70 nm, gebildet werden. Nach ihrer Bildung kann die zweite ILD-Schicht 403 zum Beispiel unter Verwendung eines Planarisierungsprozesses, wie zum Beispiel eines chemisch-mechanischen Polierprozesses, planarisiert werden, obwohl auch jeder andere geeignete Prozess verwendet werden kann.
  • 4 stellt darüber hinaus eine Bildung einer ersten Öffnung 405 durch die zweite ILD-Schicht 403, die zweite Ätzstoppschicht 401, durch die ILD-Schicht 203 und durch die erste Ätzstoppschicht 202 dar, mit welcher die Source-/Drain-Bereiche 201 in Vorbereitung auf die Bildung eines ersten Kontakts 901 (welcher in 4 nicht dargestellt ist, jedoch in der Folge in Bezug auf 9 dargestellt und beschrieben ist) freigelegt werden. In einer Ausführungsform kann die erste Öffnung 405 gebildet werden, indem zunächst ein Fotolack über den Source-/Drain-Bereichen 201 platziert und strukturiert wird. In einer Ausführungsform ist der Fotolack ein dreischichtiger Fotolack mit einer Antireflexionsunterbeschichtung (BARC), einer Zwischenmaskenschicht und einer oberen Fotolackschicht. Es können jedoch beliebige geeignete Arten von lichtempfindlichem Material oder Kombinationen von Materialien verwendet werden.
  • Sobald der Fotolack platziert worden ist, wird der Fotolack strukturiert. In einer Ausführungsform kann der Fotolack strukturiert werden, indem ein lichtempfindliches Material innerhalb des Fotolacks (zum Beispiel die obere Fotolackschicht im dreischichtigen Fotolack) zum Beispiel durch eine Fotomaske/Strichplatte einer strukturierten Energiequelle (zum Beispiel Licht) ausgesetzt wird. Die Auswirkung der Energie verursacht eine chemische Reaktion in jenen Teilen des lichtempfindlichen Materials, auf welche die strukturierte Energiequelle eingewirkt hat, wodurch die physikalischen Eigenschaften der belichteten Abschnitte des Fotolacks derart modifiziert werden, dass sich die physikalischen Eigenschaften der belichteten Abschnitte des Fotolacks von den physikalischen Eigenschaften der unbelichteten Abschnitte des Fotolacks unterscheiden. Dann kann der Fotolack zum Beispiel mit einem Entwickler (nicht eigens dargestellt) entwickelt werden, um den belichteten Abschnitt des Fotolacks vom unbelichteten Abschnitt des Fotolacks zu trennen.
  • In einer Ausführungsform wird der Fotolack derart strukturiert, dass er eine Öffnung bildet, welche die zweite ILD-Schicht 403 freilegt. Sobald der Fotolack strukturiert worden ist, kann die erste Öffnung 405 unter Verwendung des Fotolack als eine Maske gebildet werden. In einer Ausführungsform kann die erste Öffnung 405 gebildet werden, indem ein oder mehrere reaktive Ionenätzprozesse dazu verwendet werden, die erste Öffnung 405 durch die zweite ILD-Schicht 403, die zweite Ätzstoppschicht 401 und die ILD-Schicht 203 zu bilden. Darüber hinaus wird die erste Öffnung 405 auch derart gebildet, dass sie sich durch einen unteren Abschnitt der zweiten Ätzstoppschicht 202 erstreckt und die Source-/Drain-Bereiche 201 freilegt, während entlang der Seitenwände der ersten Öffnung 405 nach wie vor ein Abschnitt der zweiten Ätzstoppschicht 202 verbleibt. Es können jedoch beliebige geeignete Prozesse dazu verwendet werden, die erste Öffnung 405 zu bilden.
  • Sobald die erste Öffnung 405 gebildet worden ist, kann der Fotolack entfernt werden. In einer Ausführungsform kann der Fotolack entfernt werden, indem zum Beispiel ein Veraschungsprozess verwendet wird, wodurch eine Temperatur des Fotolacks erhöht wird, bis der Fotolack einer thermischen Zersetzung ausgesetzt wird, wonach der Fotolack dann problemlos entfernt werden kann. Es kann jedoch auch jeder beliebige andere geeignete Entfernungsprozess, wie zum Beispiel eine Nassätzung, verwendet werden.
  • 5 stellt eine Bildung einer Trägerschicht 501 innerhalb der ersten Öffnung 405 und angrenzend an die Source-/Drain-Bereiche 201 dar. In einer Ausführungsform kann die Trägerschicht 501 ein Material, wie zum Beispiel ein Oxidmaterial wie Siliziumoxid, Silizium-Germaniumoxid oder Germaniumoxid, sein. Es kann jedoch ein beliebiges geeignetes Material verwendet werden.
  • In einer Ausführungsform kann die Trägerschicht 501 derart gebildet werden, dass die Trägerschicht 501 entlang eines Bodens der ersten Öffnung 405 angeordnet ist und innerhalb der ersten Öffnung 405 Platz für die Bildung des ersten Kontakts 901 freilässt. In einer Ausführungsform kann die Trägerschicht 501 als ein natives Oxidmaterial gebildet werden, wobei das freiliegende Material der darunterliegenden Source-/Drain-Bereiche 201 entweder gewollt oder indem es einer sauerstoffhaltigen Umgebung zum Bilden eines Oxidmaterials ausgesetzt wird oxidiert wird. In einer Ausführungsform, in welcher das freiliegende Material gewollt oxidiert wird, kann die Oxidation durch einen Prozess, wie zum Beispiel einen Ionenbeschuss mit Sauerstoff gefolgt von einem Veraschungsprozess in einer Umgebungsluft, erfolgen. Somit wird die Trägerschicht 501 angrenzend an die Source-/Drain-Bereiche 201 entlang eines Bodens der ersten Öffnung 405 gebildet.
  • Obwohl mehrere Oxidationsprozesse zum Bilden der Trägerschicht 501 innerhalb der ersten Öffnung 405 beschrieben worden sind, dienen diese nur der Veranschaulichung und sind nicht als Einschränkung auszulegen. Vielmehr kann jegliches geeignete Verfahren zum Bilden der Trägerschicht 501 verwendet werden. Alle diese Verfahren sind jedenfalls dazu bestimmt, im Umfang der Ausführungsformen enthalten zu sein.
  • In einer Ausführungsform kann die Trägerschicht 501 bis zu einer Dicke gebildet werden, welche ausreicht, um eine strukturelle Unterstützung für nachfolgend gefertigte Strukturen (in der Folge näher beschrieben) bereitzustellen. Somit kann die Trägerschicht 501 in einigen Ausführungsformen mit einer ersten Dicke Ti von zwischen ungefähr 0,5 nm und ungefähr 5 nm, zum Beispiel ungefähr 2 nm bis 4 nm, gebildet werden. Es können jedoch beliebige geeignete Dicken verwendet werden.
  • 6 stellt eine Bildung von Opferabstandselementen 601 innerhalb der ersten Öffnungen 405 und über der Trägerschicht 501 dar. In einer Ausführungsform werden die Opferabstandselemente 601 aus einem Material, wie zum Beispiel Silizium, SiGe, SiC, SiP, SiCP, Kombinationen derselben oder dergleichen, gebildet, obwohl beliebige geeignete Materialien verwendet werden können. Die Opferabstandselemente 601 können gebildet werden, indem zunächst eine Opferabstandselementschicht (nicht eigens dargestellt) unter Verwendung eines Verfahrens, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte CVD, Sputtern und andere im Stand der Technik bekannte Verfahren, gebildet wird. Die Opferabstandselemente 601 können dann strukturiert werden, zum Beispiel durch eine oder mehrere anisotrope Ätzungen (zum Beispiel eine oder mehrere reaktive Ionenätzungen) zum Entfernen der Opferabstandselementschicht von den horizontalen Flächen der Struktur, um die Opferabstandselemente 601 zu bilden.
  • In einer Ausführungsform können die Opferabstandselemente 601 derart gebildet werden, dass sie eine zweite Dicke T2 aufweisen, welche ausreichend ist, um einen Luftspalt 1001 (in 6 nicht dargestellt, jedoch in der Folge in Bezug auf 10A dargestellt und beschrieben) zur elektrischen Isolation bereitzustellen. Somit kann die zweite Dicke T2 zwischen ungefähr 1 nm und ungefähr 6 nm, zum Beispiel ungefähr 2 nm bis 3 nm, betragen. Es können jedoch beliebige geeignete Dicken verwendet werden.
  • 7 stellt eine Abscheidung eines zweiten Abstandselementes 701 angrenzend an die Opferabstandselemente innerhalb der ersten Öffnung 405 bereit. In einer Ausführungsform werden die zweiten Abstandselemente 701 durch ganzflächiges Abscheiden einer zweiten Abstandselementschicht (in 7 nicht eigens dargestellt) auf der zuvor gebildeten Struktur gebildet. Die zweite Abstandselementschicht kann SiN, Oxynitrid, SiC, SiON, SiOCN, SiOC, Oxid und dergleichen enthalten, und kann durch Verfahren, welche zum Bilden einer solchen Schicht verwendet werden, wie zum Beispiel chemische Dampfabscheidung (CVD), plasmaverstärkte CVD, Sputtern und andere im Stand der Technik bekannte Verfahren, gebildet werden. Die zweiten Abstandselemente 701 können dann strukturiert werden, zum Beispiel durch eine oder mehrere anisotrope Ätzungen (zum Beispiel eine oder mehrere reaktive Ionenätzungen) zum Entfernen der zweiten Abstandselementschicht von den horizontalen Flächen der Struktur, um die zweiten Abstandselemente 701 zu bilden.
  • In einer Ausführungsform kann das zweite Abstandselement 701 derart gebildet werden, dass es eine dritte Dicke T3 aufweist, welche ausreicht, mit dem Luftspalt 1001 zusammenzuarbeiten, um die elektrische Isolation des nachfolgend gebildeten ersten Kontakts 901 zu unterstützen. Somit kann die dritte Dicke T3 zwischen ungefähr 1 nm und ungefähr 6 nm, zum Beispiel ungefähr 2 nm bis 3 nm, betragen. Es können jedoch beliebige geeignete Dicken verwendet werden.
  • Nachdem die zweiten Abstandselemente 701 gebildet worden sind, ist die Breite der ersten Öffnungen 405 im Vergleich zu den ursprünglichen Größen der ersten Öffnungen 405 verringert worden. Darüber hinaus kann in Ausführungsformen, in welchen reaktive Ionenätzungen verwendet worden sind, um die Opferabstandselemente 601 und die zweiten Abstandselemente 701 zu bilden, eine obere Breite der ersten Öffnungen 405 größer sein, als eine untere Breite der ersten Öffnungen 405. Zum Beispiel können in einigen Ausführungsformen die ersten Öffnungen 405 eine erste Breite Wi entlang einer oberen Fläche der zweiten ILD-Schicht 403 von zwischen ungefähr 10 nm und ungefähr 60 nm, zum Beispiel ungefähr 17 nm, aufweisen, und können auch eine zweite Breite W2 angrenzend an die Trägerschicht 501 aufweisen, welche geringer ist als die erste Breite Wi. In einer Ausführungsform kann die zweite Breite W2 um zwischen ungefähr 0 und 5 nm, zum Beispiel um ungefähr 2 nm, geringer sein als die erste Breite W1. Zum Beispiel kann die zweite Breite W2 zwischen ungefähr 10 nm und ungefähr 60 nm, zum Beispiel ungefähr 15 nm, betragen. Es können jedoch beliebige geeignete Breiten verwendet werden.
  • 8 stellt eine Strukturierung der Trägerschicht 501 durch die zweiten Abstandselemente 701 dar. In einer Ausführungsform kann die Trägerschicht 501 unter Verwendung eines Ätzprozesses, wie zum Beispiel eines anisotropen Trockenätzprozesses mit Ätzmitteln selektiv für das Material der Trägerschicht 501, ohne nennenswerte Entfernung des Materials der zweiten Abstandselemente 701 strukturiert werden. In einer Ausführungsform, in welcher das Material der Trägerschicht 501 ein natives Oxid ist und das Material der zweiten Abstandselemente 701 Siliziumnitrid ist, kann ein Ätzsystem, wie zum Beispiel ein ladungsgekoppeltes anisotropes Plasmaätzsystem, verwendet werden.
  • Durch Strukturieren der Trägerschicht 501 mit einem anisotropen Ätzsystem wird ein sehr glattes Abstandselementprofil erzielt. Ferner wird die Öffnung durch die Trägerschicht 501 auf die Seiten der zweiten Abstandselemente 701 ausgerichtet, sodass die erste Öffnung 405 durch die Trägerschicht 501 eine dritte Breite W3 aufweist, welche gleich der zweiten Breite W2 ist. Es können jedoch beliebige geeignete Breiten verwendet werden.
  • 8 stellt darüber hinaus eine optionale Bildung von Silizidkontakten 801 innerhalb der Source-/Drain-Bereiche 201 dar. Die Silizidkontakte 801 können Titan, Nickel, Kobalt oder Erbium enthalten, um die Höhe der Schottky-Barriere des Kontakts zu verringern. Es können jedoch auch andere Metalle, wie zum Beispiel Platin, Palladium und dergleichen, verwendet werden. Die Silizidierung kann durch ganzflächige Abscheidung einer angemessenen Metallschicht gefolgt von einem Temperschritt, welcher bewirkt, dass das Metall mit dem darunterliegenden freiliegenden Silizium reagiert, vorgenommen werden. Nicht umgesetztes Metall wird dann entfernt, zum Beispiel durch einen selektiven Ätzprozess, wodurch die Silizidkontakte 801 mit auf die Seitenwände der Trägerschicht 501 ausgerichteten Seitenwänden zurückbleiben. Die Dicke der Silizidkontakte 801 kann zwischen ungefähr 0,5 nm und ungefähr 200 nm betragen.
  • 9 stellt dar, dass nach der Bildung der Silizidkontakte 801 ein erster Kontakt 901 gebildet wird. In einer Ausführungsform kann der erste Kontakt 901 ein leitfähiges Material, wie zum Beispiel Co, Al, Cu, W, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, Legierungen derselben, Kombinationen derselben oder dergleichen, sein, und kann unter Verwendung eines Abscheidungsprozesses von unten nach oben, wie zum Beispiel Elektroplattieren, stromloses Plattieren, Kombinationen derselben oder dergleichen, abgeschieden werden, um die erste Öffnung 405 zu füllen und/oder zu überfüllen. Es kann jedoch auch ein beliebiger geeigneter Abscheidungsprozess, wie zum Beispiel Zerstäubung/Sputtern, chemische Dampfabscheidung oder dergleichen, verwendet werden.
  • Sobald das Material des ersten Kontakts 901 gebildet worden ist, um die erste Öffnung 405 zu füllen und/oder zu überfüllen, kann jegliches abgeschiedene Material außerhalb der ersten Öffnung 405 unter Verwendung eines Planarisierungsprozesses, wie zum Beispiel chemisch-mechanisches Polieren (CMP), entfernt werden. Es können jedoch beliebige geeignete Materialien und Bildungsprozesse verwendet werden. Somit wird der erste Kontakt 901 planarisiert, um komplanar mit dem Material der zweiten ILD-Schicht 403, der zweiten Abstandselemente 701 und des Opferabstandselements 601 zu sein.
  • Darüber hinaus kann der Planarisierungsprozess in einigen Ausführungsformen auch dazu verwendet werden, die Höhe der zweiten ILD-Schicht 403 zu verringern und jegliche rauen Profile oder sonstigen Defekte zu entfernen. In einigen Ausführungsformen kann die Höhe der zweiten ILD-Schicht 403 um einen Abstand von ungefähr 52 nm verringert werden, sodass die zweite ILD-Schicht 403 eine endgültige Höhe von zwischen ungefähr 10 nm und ungefähr 25 nm, zum Beispiel ungefähr 18 nm, aufweisen kann. Es kann jedoch eine beliebige geeignete Höhe verwendet werden.
  • 10A stellt eine Entfernung der Opferabstandselemente 601 zur Bildung eines Luftspalts 1001 zwischen den zweiten Abstandselementen 701 und den ersten Abstandselementen 113 dar. In einer Ausführungsform können die Opferabstandselemente 601 entfernt werden, indem ein Ätzprozess, wie zum Beispiel ein isotroper Ätzprozess, welcher ein Ätzmittel selektiv für das Material der Opferabstandselemente 601 verwendet, ohne nennenswerte Entfernung von Material der zweiten Abstandselemente 701 und unter Verwendung der Trägerschicht 501 als eine Ätzstoppschicht, verwendet wird. Während das exakte Ätzmittel mindestens zum Teil von den Materialien der Opferabstandselemente 601 und der zweiten Abstandselemente 701 abhängt, kann somit in einer Ausführungsform, in welcher die Opferabstandselemente 601 Silizium sind und die zweiten Abstandselemente 701 Siliziumnitrid sind, ein isotropes Ätzmittel, wie zum Beispiel NF3, H2 und/oder NH3 vermengt mit einem Inertgas, wie zum Beispiel Helium, verwendet werden, um die Opferabstandselemente 601 mit einem System, wie zum Beispiel ein radikales Flächenbehandlungssystem, einen isotropen chemischen Ätzer oder dergleichen, zu entfernen. Es kann jedoch ein beliebiges geeignetes Ätzmittel oder ein beliebiger Ätzprozess verwendet werden.
  • Durch Abscheidung des Materials der Opferabstandselemente 601, Strukturierung des Materials der Opferabstandselemente 601 und dann Entfernen des Materials der Opferabstandselemente 601, wird der Luftspalt 1001 mit unterschiedlichen Breiten gebildet. In einer Ausführungsform kann der Luftspalt 1001 eine vierte Breite W4 entlang einer oberen Fläche des Luftspalts 1001 angrenzend an die zweite ILD-Schicht 403 von zwischen ungefähr 1 nm und ungefähr 6 nm, zum Beispiel ungefähr 2 nm bis 3 nm, aufweisen. Desgleichen kann der Luftspalt 1001 eine fünfte Breite W5 angrenzend an die Trägerschicht 501 von zwischen ungefähr 1 nm und ungefähr 6 nm, zum Beispiel ungefähr 2 nm bis 3 nm, aufweisen. Es können jedoch beliebige geeignete Breiten verwendet werden.
  • Durch Bilden des ersten Kontakts 901 in der Trichterform, wobei der erste Kontakt 901 eine veränderliche Breite aufweisen kann, da sich der erste Kontakt 901 vom Substrat 101 weg erstreckt, kann der erste Kontakt 901 einen größeren Sockel und eine größere Kontaktgrenzfläche, auf welcher der erste Kontakt 901 aufsitzt, aufweisen. Wird die physische Unterstützung von den Opferabstandselementen 601 entfernt, um den Luftspalt 1001 zu bilden, wird somit der erste Kontakt 901 die zusätzliche Unterstützung des breiteren Sockels aufweisen, um die durch die Entfernung der Opferabstandselemente 601 verringerte Unterstützung auszugleichen. Mit einer solchen zusätzlichen Unterstützung ist es weniger wahrscheinlich, dass der erste Kontakt 901 von Problemen in Zusammenhang mit schwächeren Strukturen, wie zum Beispiel Kippen, betroffen ist.
  • Darüber hinaus wird die Verwendung der Trägerschicht 501, welche sich zwischen dem ersten Kontakt 901 und der ersten Ätzstoppschicht 202 erstreckt, auch dazu beitragen, ein Kippen des ersten Kontakts 901 zu verringern. Zum Beispiel wird die Trägerschicht 501 zusätzliche Unterstützung für den unteren Abschnitt des ersten Kontakts 901 bereitstellen, wodurch der erste Kontakt 901 stabilisiert wird und die Wahrscheinlichkeit eines Kippens des ersten Kontakts 901 aufgrund mangelnder Unterstützung verringert wird.
  • 10B stellt eine Querschnittsansicht der Struktur von 10A durch die Linie B - B' dar, wobei der erste Kontakt 901 eine physische Verbindung mit einem einzelnen Source-/Drain-Bereich 201 herstellt. Wie man erkennen kann, erstreckt sich die Trägerschicht 501 vom ersten Kontakt 901, um physischen Kontakt mit der ersten Ätzstoppschicht 202, und in einigen Ausführungsformen mit der ILD-Schicht 203, herzustellen. Die Trägerschicht 501 gemeinsam mit dem breiteren Sockel des ersten Kontakts 901 helfen dabei, zusätzliche strukturelle Unterstützung für den ersten Kontakt 901 nach der Bildung der Luftspalten 1001 bereitzustellen.
  • Die 11A - 11C stellen noch eine weitere Ausführungsform dar, welche entweder für sich selbst oder zusätzlich zu jeder der bereits beschriebenen Ausführungsformen verwendet werden kann, um dabei zu helfen, das Kippen des ersten Kontakts 901 nach der Entfernung der Opferabstandselemente 601 zu verhindern, wobei 11A eine Fortsetzung des zuvor in Bezug auf die 1-9 dargestellten Prozesses darstellt, 11B eine Ansicht von oben nach unten der Struktur, welche in 11A dargestellt ist (wobei 11A eine Querschnittsansicht von 11B durch die Linie A - A' ist) darstellt, und wobei 11C eine weitere Querschnittsansicht entlang der in 11B dargestellten Linie C - C' darstellt. In dieser Ausführungsform wird zusätzlich zur oder anstelle der Unterstützung des ersten Kontakts 901 unter Verwendung der Trägerschicht 501 oder der erhöhten Breite des ersten Kontakts 901, ein Gerüst 1101 gebildet und dazu verwendet, zur Unterstützung der Struktur des ersten Kontakts 901 während und nach der Bildung des Luftspalts 1001 (welcher in den 11A - 11C nicht zu sehen ist, jedoch in der Folge in Bezug auf die 12A - 12C zu sehen und dargestellt ist) beizutragen.
  • In einer Ausführungsform kann das Gerüst 1101 über dem ersten Kontakt 901 jedoch vor der Entfernung der Opferabstandselemente 601 gebildet werden, und kann ein dielektrisches Material, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, ein dielektrisches Material mit hohem k, Kombinationen derselben oder dergleichen, sein. Darüber hinaus kann das Gerüst 1101 unter Verwendung eines Abscheidungsprozesses, wie zum Beispiel chemischer Aufdampfung, physikalischer Aufdampfung, Atomlagenabscheidung, Kombinationen derselben oder dergleichen, bis zu einer Dicke von zwischen ungefähr 5 nm und ungefähr 200 nm, zum Beispiel ungefähr 10 nm, gebildet werden. Es können jedoch beliebige geeignete Prozesse und Dicken verwendet werden.
  • Sobald das Material des Gerüsts 1101 ganzflächig abgeschieden worden ist, wird das Material des Gerüsts 1101 strukturiert, um zweite Öffnungen 1103 zu bilden, welche einen Abschnitt der oberen Fläche der Opferabstandselemente 601 und des ersten Kontakts 901 freilegen (wie in 11A ersichtlich ist), jedoch nicht die gesamte obere Fläche des ersten Kontakts 901 freilegen (wie in 11C ersichtlich ist). Somit ist das Gerüst während der Entfernung der Opferabstandselemente 601 an der richtigen Stelle und in physischem Kontakt mit einem Abschnitt des ersten Kontakts 901, und ist in der Lage, zusätzliche Unterstützung bereitzustellen. In einer Ausführungsform kann das Material des Gerüsts 1101 zum Beispiel unter Verwendung eines fotolithografischen Maskierungs- und Ätzprozesses strukturiert werden. Es kann jedoch ein beliebiger geeigneter Prozess verwendet werden.
  • 11B stellt dar, dass die zweite Öffnung 1103 als ein Oval gebildet sein kann. Die Darstellung der zweiten Öffnung 1103 als ein Oval dient jedoch nur als Veranschaulichung und ist nicht als Einschränkung auszulegen, da eine beliebige geeignete Form für die zweite Öffnung 1103 verwendet werden kann. Zum Beispiel kann die zweite Öffnung 1103 eine quadratische, eine rechteckige oder eine beliebige andere geeignete Form aufweisen. Alle diese Formen sind jedenfalls dazu bestimmt, im Umfang der Ausführungsformen enthalten zu sein.
  • Darüber hinaus können die zweite Öffnungen 1103 derart bemessen sein, dass sie eine geeignete Entfernung der Opferabstandselemente 601 aus den zweiten Öffnungen 1103 ermöglichen (wie in der Folge in Bezug auf die 12A - 12C beschrieben ist). In einer besonderen Ausführungsform können die zweiten Öffnungen 1103 derart gebildet werden, dass sie eine sechste Breite W6 von zwischen ungefähr 10 nm und ungefähr 100 nm, zum Beispiel ungefähr 30 nm, und eine erste Länge Li von zwischen ungefähr 10 nm und ungefähr 50 nm, zum Beispiel ungefähr 20 nm, aufweisen. Es können jedoch beliebige geeignete Breiten und Längen verwendet werden.
  • Darüber hinaus können in einigen Ausführungsformen mehrere der zweiten Öffnungen 1103 auf einem einzigen ersten Kontakt 901 gebildet werden, um sicherzustellen, dass es genügend zweite Öffnungen 1103 gibt, um die Opferabstandselemente 601 zu entfernen. Zum Beispiel können in einer Ausführungsform, in welcher der erste Kontakt 901 eine zweite Länge L2 von zwischen ungefähr 50 nm und ungefähr 1000 nm, zum Beispiel ungefähr 100 nm, aufweist, zwei zweite Öffnungen 1103 über dem ersten Kontakt 901 gebildet werden, während kürzere erste Kontakte 901 nur eine einzige zweite Öffnung 1103 verwenden können.
  • Die 12A - 12C stellen dar, dass sobald die zweiten Öffnungen 1103 innerhalb des Gerüsts 1101 gebildet und strukturiert worden sind, die Opferabstandselemente 601 entfernt werden können, um die Luftspalten 1001 zu bilden, wobei 12B eine Sicht von oben der in 12A dargestellten Struktur darstellt (wobei 12A eine Querschnittsansicht von 12B durch die Linie A - A' ist), und wobei 12C eine weitere Querschnittsansicht entlang der in 12B dargestellten Linie C - C' darstellt. In einer Ausführungsform kann die Bildung der Luftspalten 1001 vorgenommen werden, wie oben unter Bezugnahme auf 10A beschrieben. Zum Beispiel kann ein Prozess dazu verwendet werden, Kontakte durch die zweiten Öffnungen 1103 herzustellen und das Material der Opferabstandselemente 601 zu entfernen. Es kann jedoch ein beliebiges geeignetes Verfahren zum Entfernen des Materials der Opferabstandselemente 601 und zum Bilden der Luftspalten 1001 verwendet werden.
  • Durch das Bilden und Strukturieren des Gerüsts 1101 vor der Entfernung der Opferabstandselemente 601 ist das Gerüst 1101 jedoch während der Entfernung der Opferabstandselemente 601 vorhanden und kann zusätzliche Unterstützung des ersten Kontakts 901 bereitstellen. Mit der durch das Gerüst 1101 bereitgestellten zusätzlichen Unterstützung besteht eine geringe Wahrscheinlichkeit, dass der erste Kontakt 901 kippt oder sich während der nachfolgenden Bearbeitung auf andere Weise bewegt. Mit einer geringeren Wahrscheinlichkeit, dass sich der erste Kontakt 901 bewegt, besteht somit eine geringere Wahrscheinlichkeit, dass Defekte auftreten, wodurch sich die Effizienz des gesamten Fertigungsprozesses verbessert.
  • In einer Ausführungsform, welche das Gerüst 1101 verwendet, kann der erste Kontakt 901 zum Beispiel einen ersten Winkel α entlang einer ersten Seite des ersten Kontakts 901 aufweisen, und kann auch einen zweiten Winkel β entlang einer entgegengesetzten Seite des ersten Kontakts 901 aufweisen. Mit der Verwendung des Gerüsts 1101 oder irgendwelcher der anderen hierin beschriebenen Ausführungsformen kann der erste Winkel α gleich dem zweiten Winkel β sein, und jeder der Winkel kann innerhalb von ungefähr -2 bis ungefähr +2 Grad des anderen liegen, und die Winkel können in anderen Ausführungsformen einen Unterschied von o° aufweisen. Darüber hinaus kann der erste Kontakt 901 an der Position bleiben, an welcher er gebildet worden ist (z.B. in einem rechten Winkel von 90° zu einer Fläche des Substrats 101). Mit anderen Worten kann der Luftspalt 1001 an jeder Seite des ersten Kontakts 901 ähnliche oder dieselben Breiten aufweisen (z.B. die vierte Breite W4).
  • Wie aus 12A ersichtlich, sind nach der Entfernung des Materials der Opferabstandselemente 601 die Luftspalten 1001, welche unter den zweiten Öffnungen 1103 angeordnet sind, durch die zweiten Öffnungen 1103 freigelegt. Wie in 12C dargestellt, hinterlassen jene Abschnitte der Opferabstandselemente 601, welche durch das Gerüst 1101 abgedeckt waren, Luftspalten 1001, welche nicht freiliegen, sondern durch das Gerüst 1101 abgedeckt bleiben. Darüber hinaus können sich die Luftspalten 1001 in Ausführungsformen, in welchen mehrere zweite Öffnungen 1103 über einem einzigen ersten Kontakt 901 angeordnet sind, unter dem Gerüst 1101 von einer ersten der zweiten Öffnungen 1103 zu einer zweiten der zweiten Öffnungen 1103 erstrecken.
  • 12D stellt eine Querschnittsansicht entlang der Linie D - D' von 12B dar, welche eine Längsansicht des ersten Kontakts 901 darstellt. Wie dargestellt wird das Gerüst 1101 abgeschieden und strukturiert, um zusätzliche strukturelle Unterstützung für den ersten Kontakt 901 bereitzustellen, während es trotzdem Öffnungen für die Entfernung des Materials der Opferabstandselemente 601 ermöglicht. Somit können die Luftspalten 1001 gebildet werden, während zugleich eine unerwünschte Bewegung des ersten Kontakts 901, welche zu Defekten während des Fertigungsprozesses führen könnte, verhindert wird.
  • Die 13A - 13D stellen die weitere Bearbeitung dar, welche die Bildung einer dritten Ätzstoppschicht 1303 und eines dritten ILD 1301 über dem ersten Kontakt 901, über der zweiten ILD-Schicht 403 und über dem Gerüst 1101 umfasst, wobei 13B eine Ansicht von oben der in 13A dargestellten Struktur darstellt (wobei 13A eine Querschnittsansicht von 13B durch die Linie A - A' ist), wobei 13C eine weitere Querschnittsansicht entlang der in 13B dargestellten Linie C - C' darstellt, und wobei 13D noch eine weitere Querschnittsansicht entlang der in 13B dargestellten Linie D - D' darstellt. In einer Ausführungsform kann die dritte Ätzstoppschicht 1303 aus Siliziumnitrid unter Verwendung von plasmaverstärkter chemischer Dampfabscheidung (PECVD) gebildet werden, obwohl alternativ dazu auch andere Materialien, wie zum Beispiel SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, andere Dielektrika, Kombinationen davon oder dergleichen, und alternative Techniken zum Bilden der dritten Ätzstoppschicht 1303, wie zum Beispiel Niederdruck-CVD (LPCVD), PVD oder dergleichen, verwendet werden können. Die dritte Ätzstoppschicht 1303 kann eine Dicke von zwischen ungefähr 0,5 nm und ungefähr 20 nm, oder zwischen ungefähr 0,5 nm und ungefähr 5 nm, aufweisen.
  • Die dritte ILD-Schicht 1301 kann ein Oxidmaterial, wie zum Beispiel SiON, SiCON, SiC, SiOC, SiCxNy, SiOx, enthalten, obwohl auch beliebige andere geeignete Materialien, wie zum Beispiel Bor-Phosphor-Silikatglas (BPSG), oder auch jedes andere geeignete Dielektrikum verwendet werden können. Die dritte ILD-Schicht 1301 kann unter Verwendung eines Prozesses, wie zum Beispiel PECVD gebildet werden, obwohl alternativ dazu auch andere Prozesses, wie zum Beispiel LPCVD, verwendet werden können. Die dritte ILD-Schicht 1301 kann bis zu einer Dicke von zwischen ungefähr 10 nm und ungefähr 300 nm gebildet werden.
  • Wie aus 13A ersichtlich ist, ist während der Abscheidung der dritten Ätzstoppschicht 1303 und des dritten ILD 1301 die Form des Gerüsts 1101 zusammen mit den zweiten Öffnungen 1103 nicht planar. Somit wird auch das abgeschiedene Material der dritten Ätzstoppschicht 1303 und des dritten ILD 1301 aufgrund der darunterliegenden Form nicht planar sein. Somit werden Abschnitte der dritten Ätzstoppschicht 1303 kippen, da sich das dritte ILD 1301 über den zweiten Öffnungen 1103 bewegt.
  • Wie in 13C ersichtlich ist, sind die dritte Ätzstoppschicht 1303 und das dritte ILD 1301 jedoch über jenen Abschnitten des Gerüsts 1101, in welchen keine zweite Öffnung 1103 angeordnet ist, über einer planaren Fläche des Gerüsts 1101 angeordnet. Somit werden auch jene Abschnitte der dritten Ätzstoppschicht 1303 und des dritten ILD 1301, welche über der planaren Fläche des Gerüsts 1101 angeordnet sind, nicht planar sein, sogar während sich das dritte ILD 1301 über die Luftspalten 1001 erstreckt.
  • Wie in 13D ersichtlich ist, kann das dritte ILD 1301 darüber hinaus in einigen Ausführungsformen sowohl planare als auch nicht planare Abschnitte aufweisen, während es sich über den ersten Kontakt 901 erstreckt. In dieser Ausführungsform kann das dritte ILD 1301 über jenen Abschnitten des ersten Kontakts 901, welche auch durch das Gerüst 1101 abgedeckt sind, eine planare Fläche aufweisen. Über jenen Abschnitten des ersten Kontakts 901, welche nicht durch das Gerüst 1101 abgedeckt sind (z.B. wo die zweiten Öffnungen 1103 gebildet worden sind), wird das dritte ILD 1301 jedoch eine nicht planare Fläche aufweisen, wobei das dritte ILD 1301 in die zweiten Öffnungen 1103 kippt.
  • Falls erwünscht, kann eine weitere Bearbeitung vorgenommen werden, während das dritte ILD 1301 in einem planaren und nicht planaren Zustand belassen wird. In anderen Ausführungsform kann das dritte ILD 1301 jedoch vor einer zusätzlichen Bearbeitung planarisiert werden. Somit kann ein Planarisierungprozess, wie zum Beispiel chemisch-mechanisches Polieren, verwendet werden, um das dritte ILD 1301 zu planarisieren. Ein beliebiger geeigneter Planarisierungsprozess kann verwendet werden.
  • 12A kann auch dazu verwendet werden, eine weitere Ausführungsform zu beschreiben, in welcher die Trägerschicht 501 (obwohl in 12A die Trägerschicht 501 dargestellt ist) und das Gerüst 1101 weggelassen werden, in welchen der erste Kontakt 901 jedoch trotzdem eine verbesserte Stabilität aufweist. In dieser Ausführungsform wird der erste Kontakt 901 ohne die Trägerschicht 501 gebildet, und der erste Kontakt 901 wird mit einem übertriebenen Unterschied zwischen einer oberen Breite WT des ersten Kontakts 901 und einer unteren Breite WB des ersten Kontakts 901 gebildet. In einigen Ausführungsformen kann die obere Breite WT mindestens 5 nm größer sein als die untere Breite WB sodass die obere Breite WT zwischen ungefähr 10 nm und ungefähr 60 nm, zum Beispiel ungefähr 15 nm, beträgt, während die untere Breite WB zwischen ungefähr 10 nm und ungefähr 60 nm, zum Beispiel ungefähr 13 nm, beträgt. Es können jedoch beliebige geeignete Breiten verwendet werden.
  • Durch Erhöhen der Größe der oberen Breite WT im Verhältnis zur unteren Breite WB wird die Gesamtstruktur im Vergleich zu Strukturen, welche im Verhältnis zur unteren Breite WB eine kleinere obere Breite WT aufweisen, eine verbesserte Struktur aufweisen. Insbesondere durch Bilden eines großen oberen Abschnitts wird die Zunahme der Masse vom breiteren Abschnitt dazu dienen, den ersten Kontakt 901 für die weitere Bearbeitung zu stabilisieren. Somit ist der erste Kontakt 901 besser in der Lage, den Belastungen zu widerstehen, was zu weniger Defekten und Kurzschlüssen durch eine Bewegung des ersten Kontakts 901 führt.
  • Durch Verwenden eines oder mehrerer Gerüste 1101, die Trägerschicht 501 oder den Unterschied der Breiten des ersten Kontakts 901, kann dem ersten Kontakt 901 während und nach der Entfernung der Opferabstandselemente 601 und der Bildung der Luftspalten 1001 zusätzliche Unterstützung bereitgestellt werden. Durch Bereitstellen zusätzlicher struktureller Unterstützung ist es weniger wahrscheinlich, dass sich der erste Kontakt 901 während der Bearbeitung verschiebt und bewegt (z.B. kippt). Durch Verringern der Wahrscheinlichkeit, dass sich der erste Kontakt 901 bewegen wird, werden weniger Defekte auftreten, die effektive Kapazität kann bewahrt werden, es wird weniger Kurzschlüsse geben und ein effizienterer Prozess kann erlangt werden.
  • Darüber hinaus sind die hierin beschriebenen Ausführungsformen zwar in Bezug auf eine bestimmte Ausführungsform zum Bilden des ersten Kontakts 901 in physischer und elektrischer Verbindung mit den Source-/Drain-Bereichen 201 beschrieben worden, wobei dies jedoch nur der Veranschaulichung dient und nicht als Einschränkung der Ausführungsformen auszulegen ist. Vielmehr können die hierin dargelegten Ideen in einer Vielzahl von Strukturen verwendet werden. Zum Beispiel können die Ausführungsformen auch bei der Bildung eines Kontakts (z.B. des ersten Kontakts 901) zum Gate-Stapel 205 umgesetzt werden. Diese und andere geeignete Ausführungsformen können verwendet werden, und sämtliche dieser Ausführungsformen sind jedenfalls dazu bestimmt, im Umfang der vorliegenden Ausführungsformen enthalten zu sein.
  • Im Einklang mit einer Ausführungsform weist eine Halbleitervorrichtung auf: einen ersten Gate-Stapel angrenzend an einen zweiten Gate-Stapel über einer Halbleiterfinne über einem Substrat; einen ersten Kontakt angeordnet zwischen dem ersten Gate-Stapel und dem zweiten Gate-Stapel, der erste Kontakt in elektrischer Verbindung mit einem Source-/Drain-Bereich, der erste Kontakt aufweisend eine erste Breite angeordnet in einem ersten Abstand vom Substrat und eine zweite Breite angeordnet in einem zweiten Abstand vom Substrat, welcher größer als der erste Abstand ist, wobei die zweite Breite zwischen ungefähr 10 nm und ungefähr 60 nm beträgt, und die erste Breite um ein Ausmaß von mehr als Null und weniger als ungefähr 5 nm geringer ist als die zweite Breite; und einen Luftspalt angeordnet zwischen dem ersten Kontakt und dem ersten Gate-Stapel. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine Trägerschicht auf, welche sich weg vom ersten Kontakt und unter den Luftspalt erstreckt. In einer Ausführungsform enthält die Trägerschicht ein Oxidmaterial. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein Gerüstmaterial in physischem Kontakt mit dem ersten Kontakt auf, wobei sich der Luftspalt von einem vom Gerüstmaterial nicht abgedeckten Punkt zu einem vom Gerüstmaterial abgedeckten Punkt erstreckt. In einer Ausführungsform weist die Halbleitervorrichtung ferner ein Abstandselement zwischen dem Luftspalt und dem ersten Gate-Stapel auf, wobei sich ein Abschnitt des ersten Kontakts zwischen dem Abstandselement und dem Source-/Drain-Bereich in einer Richtung lotrecht zu einer Hauptfläche des Substrats erstreckt. In einer Ausführungsform ist die erste Breite um ein Ausmaß von mehr als ungefähr 2 nm geringer als die zweite Breite. In einer Ausführungsform beträgt die zweite Breite zwischen ungefähr 10 nm und ungefähr 60 nm.
  • Im Einklang mit einer weiteren Ausführungsform weist eine Halbleitervorrichtung auf: einen ersten Kontakt in elektrischer Verbindung mit einem Source-/Drain-Bereich eines Finnenfeldeffekttransistors; ein Abstandselement angrenzend an den ersten Kontakt; einen Luftspalt angeordnet an einer dem ersten Kontakt gegenüberliegenden Seite des Abstandselements; ein Gerüst in physischem Kontakt mit einem ersten Abschnitt einer oberen Fläche des ersten Kontakts, einen zweiten Abschnitt der oberen Fläche des ersten Kontakts, welche durch das Gerüst freigelegt ist, wobei sich der Luftspalt unter das Gerüst erstreckt; und eine Ätzstoppschicht, welche den Luftspalt abdeckt, wobei das Gerüst zwischen der Ätzstoppschicht und dem zweiten Abschnitt der oberen Fläche des ersten Kontakts angeordnet ist. In einer Ausführungsform weist die Halbleitervorrichtung ferner eine Trägerschicht angrenzend an einen ersten Abschnitt des ersten Kontakts auf, wobei der erste Kontakt auch einen zweiten Abschnitt über dem ersten Abschnitt, und einen dritten Abschnitt über dem zweite Abschnitt aufweist, wobei der erste Abschnitt und der dritte Abschnitt jeweils breiter sind als der zweite Abschnitt. In einer Ausführungsform erstreckt sich die Trägerschicht zwischen dem ersten Kontakt und einer Ätzstoppschicht, wobei die Ätzstoppschicht über dem Source-/Drain-Bereich angeordnet ist. In einer Ausführungsform erstreckt sich die Trägerschicht unter dem Luftspalt. In einer Ausführungsform weist der Source-/Drain-Bereich ein Silizidmaterial auf, wobei das Silizidmaterial Seitenwände aufweist, welche auf Seitenwände der Trägerschicht ausgerichtet sind. In einer Ausführungsform erstreckt sich die Ätzstoppschicht zumindest teilweise in das Gerüst hinein.
  • Im Einklang mit noch einer weiteren Ausführungsform umfasst ein Verfahren zur Herstellung einer Halbleitervorrichtung: Bilden einer ersten Öffnung in einer dielektrischen Schicht, um einen leitfähigen Bereich freizulegen, wobei die dielektrische Schicht über einer Halbleiterfinne angeordnet ist; Bilden einer Trägerschicht innerhalb der ersten Öffnung; nach dem Bilden der Trägerschicht Bilden eines Opferabstandselements entlang von Seitenwänden der ersten Öffnung; Bilden eines Abstandselements angrenzend an das Opferabstandselement; Ätzen der Trägerschicht, um den leitfähigen Bereich wieder freizulegen; Abscheiden/Aufbringen eines ersten Kontakts angrenzend an das Abstandselement und die Trägerschicht; und Entfernen des Opferabstandselements zum Bilden eines Luftspalts. In einer Ausführungsform umfasst das Verfahren ferner: Bilden eines Gerüsts über dem ersten Kontakt vor dem Entfernen des Opferabstandselements; und Strukturieren des Gerüst zum Bilden mindestens einer zweiten Öffnung durch das Gerüst, wobei die mindestens eine zweite Öffnung einen ersten Abschnitt des Opferabstandselements freilegt, während ein zweiter Abschnitt des Opferabstandselements nach dem Strukturieren des Gerüsts weiterhin durch das Gerüst abgedeckt bleibt, wobei das Entfernen des Opferabstandselements einen ersten Teil des Opferabstandselements durch die mindestens eine zweite Öffnung entfernt. In einer Ausführungsform bildet das Strukturieren des Gerüsts mindestens zwei zweite Öffnungen, wobei das Entfernen des Opferabstandselements den ersten Teil des Opferabstandselements durch eine erste der mindestens zwei zweiten Öffnung entfernt, und wobei das Entfernen des Opferabstandselements einen zweiten Teil des Opferabstandselements durch eine zweite der mindestens zwei zweiten Öffnungen entfernt. In einer Ausführungsform weist der erste Kontakt eine untere Breite und eine obere Breite, welcher größer als die untere Breite ist, auf. In einer Ausführungsform ist die untere Breite um ein Ausmaß von mehr als Null und weniger als ungefähr 5 nm geringer als die obere Breite. In einer Ausführungsform umfasst das Verfahren ferner das Abscheiden/Aufbringen einer dielektrischen Schicht zum Abdecken des Luftspalts. In einer Ausführungsform bildet das Bilden der Trägerschicht die Trägerschicht in physischem Kontakt mit einer Kontaktätzstoppschicht angrenzend an ein zweites Abstandselement.

Claims (20)

  1. Halbleitervorrichtung, aufweisend: einen ersten Gate-Stapel (205) angrenzend an einen zweiten Gate-Stapel (205) über einer Halbleiterfinne (107) über einem Substrat (101); einen ersten Kontakt (901) angeordnet zwischen dem ersten Gate-Stapel (205) und dem zweiten Gate-Stapel (205), der erste Kontakt (901) in elektrischer Verbindung mit einem Source-/Drain-Bereich (201), der erste Kontakt (901) aufweisend eine erste Breite (WB) angeordnet in einem ersten Abstand vom Substrat (101) und eine zweite Breite (WT) angeordnet in einem zweiten Abstand vom Substrat (101), welcher größer als der erste Abstand ist, wobei die zweite Breite (WT) zwischen 10 nm und 60 nm beträgt und die erste Breite (WB) um ein Ausmaß von mehr als Null und weniger als 5 nm geringer ist als die zweite Breite (WT); und einen Luftspalt (1001) angeordnet zwischen dem ersten Kontakt (901) und dem ersten Gate-Stapel (205).
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend eine Trägerschicht (501), welche sich weg vom ersten Kontakt (901) und unter den Luftspalt (1001) erstreckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Trägerschicht (501) ein Oxidmaterial enthält.
  4. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend ein Gerüstmaterial (1101) in physischem Kontakt mit dem ersten Kontakt (901), wobei sich der Luftspalt (1001) von einem vom Gerüstmaterial (1101) nicht abgedeckten Punkt zu einem vom Gerüstmaterial (1101) abgedeckten Punkt erstreckt.
  5. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend ein Abstandselement (701) zwischen dem Luftspalt (1001) und dem ersten Gate-Stapel (205), wobei sich ein Abschnitt des ersten Kontakts (901) zwischen dem Abstandselement und dem Source-/Drain-Bereich (201) in einer Richtung lotrecht zu einer Hauptfläche des Substrats (101) erstreckt.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die erste Breite (WB) um ein Ausmaß von mehr als ungefähr 2 nm geringer ist als die zweite Breite (WT).
  7. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Breite (WT) zwischen ungefähr 10 nm und ungefähr 60 nm beträgt.
  8. Halbleitervorrichtung, aufweisend: einen ersten Kontakt (901) in elektrischer Verbindung mit einem Source-/Drain-Bereich (201) eines Finnenfeldeffekttransistors; ein Abstandselement (701) angrenzend an den ersten Kontakt (901); einen Luftspalt (1001) angeordnet an einer dem ersten Kontakt (901) gegenüberliegenden Seite des Abstandselements (701); ein Gerüst (1101) in physischem Kontakt mit einem ersten Abschnitt einer oberen Fläche des ersten Kontakts (901), einen zweiten Abschnitt der oberen Fläche des ersten Kontakts (901), welche durch das Gerüst (1101) freigelegt ist, wobei sich der Luftspalt (1001) unter dem Gerüst (1101) erstreckt; und eine Ätzstoppschicht (1303), welche den Luftspalt (1001) überdeckt, wobei das Gerüst (1101) zwischen der Ätzstoppschicht und dem zweiten Abschnitt der oberen Fläche des ersten Kontakts (901) angeordnet ist.
  9. Halbleitervorrichtung nach Anspruch 8, ferner aufweisend eine Trägerschicht (501) angrenzend an einen ersten Abschnitt des ersten Kontakts (901) auf, wobei der erste Kontakt (901) auch einen zweiten Abschnitt über dem ersten Abschnitt, und einen dritten Abschnitt über dem zweiten Abschnitt aufweist, wobei der erste Abschnitt und der dritte Abschnitt jeweils breiter sind als der zweite Abschnitt.
  10. Halbleitervorrichtung nach Anspruch 9, wobei sich die Trägerschicht (501) zwischen dem ersten Kontakt (901) und einer Ätzstoppschicht (401) erstreckt, wobei die Ätzstoppschicht (401) über dem Source-/Drain-Bereich (201) angeordnet ist.
  11. Halbleitervorrichtung nach Anspruch 10, wobei sich die Trägerschicht (501) unter dem Luftspalt (1001) erstreckt.
  12. Halbleitervorrichtung nach Anspruch 10, wobei der Source-/Drain-Bereich (201) ein Silizidmaterial aufweist, wobei das Silizidmaterial Seitenwände aufweist, welche auf Seitenwände der Trägerschicht (501) ausgerichtet sind.
  13. Halbleitervorrichtung nach Anspruch 8, wobei sich die Ätzstoppschicht (401) mindestens zum Teil in das Gerüst (1101) erstreckt.
  14. Verfahren zum Herstellen einer Halbleitervorrichtung, das Verfahren umfassend: Bilden einer ersten Öffnung (405) in einer dielektrischen Schicht (403) zum Freilegen eines leitfähigen Bereichs (201), wobei die dielektrische Schicht (403) über einer Halbleiterfinne (107) angeordnet ist; Bilden einer Trägerschicht (501) innerhalb der ersten Öffnung (405); Bilden eines Opferabstandselements (601) entlang von Seitenwänden der ersten Öffnung (405) nach dem Bilden der Trägerschicht (501); Bilden eines Abstandselements (701) angrenzend an das Opferabstandselement (601); Ätzen der Trägerschicht (501) zum erneuten Freilegen des leitfähigen Bereichs (201); Abscheiden oder Aufbringen durch Abscheiden eines ersten Kontakts (901) angrenzend an das Abstandselement (701) und die Trägerschicht (501); und Entfernen des Opferabstandselements (601) zum Bilden eines Luftspalts (1001).
  15. Verfahren nach Anspruch 14, ferner umfassend: Bilden eines Gerüsts (1101) über dem ersten Kontakt (901) vor dem Entfernen des Opferabstandselements (601); und Strukturieren des Gerüsts (1101) zum Bilden mindestens einer zweiten Öffnung (1103) durch das Gerüst (1101), wobei die mindestens eine zweite Öffnung (1103) einen ersten Abschnitt des Opferabstandselements (601) freilegt, während ein zweiter Abschnitt des Opferabstandselements (601) nach dem Strukturieren des Gerüsts (1101) weiterhin durch das Gerüst (1101) abgedeckt bleibt, wobei das Entfernen des Opferabstandselements (601) einen ersten Teil des Opferabstandselements (601) durch die mindestens eine zweite Öffnung entfernt.
  16. Verfahren nach Anspruch 15, wobei das Strukturieren des Gerüsts (1101) mindestens zwei zweite Öffnungen (1103) bildet, wobei das Entfernen des Opferabstandselements (601) den ersten Teil des Opferabstandselements (601) durch eine erste der mindestens zwei zweiten Öffnungen (1103) entfernt, und wobei das Entfernen des Opferabstandselements (601) einen zweiten Teil des Opferabstandselements (601) durch eine zweite der mindestens zwei zweiten Öffnungen (1103) entfernt.
  17. Verfahren nach Anspruch 14, wobei der erste Kontakt (901) eine untere Breite (WB) und eine obere Breite (WT), welcher größer als die untere Breite (WB) ist, aufweist.
  18. Verfahren nach Anspruch 17, wobei die untere Breite (WB) um ein Ausmaß von mehr als Null und weniger als ungefähr 5 nm geringer ist als die obere Breite (WT).
  19. Verfahren nach Anspruch 14, ferner umfassend das Abscheiden/Aufbringen einer dielektrischen Zwischenschicht (1303) zum Abdecken des Luftspalts (1001).
  20. Verfahren nach Anspruch 14, wobei das Bilden der Trägerschicht (501) die Trägerschicht in physischem Kontakt mit einer Kontaktätzstoppschicht angrenzend an ein zweites Abstandselement bildet.
DE102020119099.9A 2020-06-30 2020-07-21 Halbleitervorrichtung und verfahren zu ihrer herstellung Active DE102020119099B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/917,306 US11355637B2 (en) 2020-06-30 2020-06-30 Semiconductor device and method
US16/917,306 2020-06-30

Publications (2)

Publication Number Publication Date
DE102020119099A1 DE102020119099A1 (de) 2021-12-30
DE102020119099B4 true DE102020119099B4 (de) 2022-06-23

Family

ID=77677548

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020119099.9A Active DE102020119099B4 (de) 2020-06-30 2020-07-21 Halbleitervorrichtung und verfahren zu ihrer herstellung

Country Status (5)

Country Link
US (3) US11355637B2 (de)
KR (1) KR102434614B1 (de)
CN (1) CN113410229A (de)
DE (1) DE102020119099B4 (de)
TW (1) TWI815134B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355637B2 (en) * 2020-06-30 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220030455A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치
KR20220030456A (ko) * 2020-09-01 2022-03-11 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019110004A1 (de) 2018-10-23 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Schlitzkontakte und verfahren zu deren herstellung
DE102019218267A1 (de) 2019-01-02 2020-07-02 Globalfoundries Inc. Verfahren zur Herstellung von Luftspaltabstandhaltern und einem Gate-Kontakt über einem aktiven Bereich und resultierende Vorrichtung

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153498B2 (en) 2013-07-22 2015-10-06 Globalfoundries Inc. Methods of forming semiconductor device with self-aligned contact elements and the resulting devices
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9716154B2 (en) * 2015-12-17 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having a gas-filled gap
US9716158B1 (en) * 2016-03-21 2017-07-25 International Business Machines Corporation Air gap spacer between contact and gate region
US10164104B2 (en) * 2016-11-04 2018-12-25 Globalfoundries Inc. Method to form air-gap spacers and air-gap spacer-containing structures
US10128334B1 (en) 2017-08-09 2018-11-13 Globalfoundries Inc. Field effect transistor having an air-gap gate sidewall spacer and method
KR102376508B1 (ko) 2017-11-16 2022-03-18 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10395991B2 (en) * 2017-12-04 2019-08-27 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10861953B2 (en) 2018-04-30 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Air spacers in transistors and methods forming same
US10553492B2 (en) 2018-04-30 2020-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Selective NFET/PFET recess of source/drain regions
US11043425B2 (en) * 2018-08-31 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of reducing parasitic capacitance in semiconductor devices
US10923565B2 (en) 2018-09-27 2021-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned contact air gap formation
US11121236B2 (en) * 2018-09-28 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with air spacer and stress liner
US10971408B2 (en) 2018-10-31 2021-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Contact air gap formation and structures thereof
US11355637B2 (en) * 2020-06-30 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019110004A1 (de) 2018-10-23 2020-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Schlitzkontakte und verfahren zu deren herstellung
DE102019218267A1 (de) 2019-01-02 2020-07-02 Globalfoundries Inc. Verfahren zur Herstellung von Luftspaltabstandhaltern und einem Gate-Kontakt über einem aktiven Bereich und resultierende Vorrichtung

Also Published As

Publication number Publication date
TWI815134B (zh) 2023-09-11
DE102020119099A1 (de) 2021-12-30
KR20220002035A (ko) 2022-01-06
US11355637B2 (en) 2022-06-07
TW202203378A (zh) 2022-01-16
US20210408276A1 (en) 2021-12-30
US20220302298A1 (en) 2022-09-22
US20240006534A1 (en) 2024-01-04
CN113410229A (zh) 2021-09-17
KR102434614B1 (ko) 2022-08-19
US11735667B2 (en) 2023-08-22

Similar Documents

Publication Publication Date Title
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102019117191A1 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102017118199A1 (de) Finfet-vorrichtung und ausbildungsverfahren
DE102020119099B4 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102015108837B4 (de) Verfahren zur Herstellung eines FinFET und FinFET-Struktur
DE102015109820A1 (de) Metallgate-Schema für Bauelement und Verfahren zum Ausbilden
DE102019102135B4 (de) Verfahren zum herstellen einer halbleitervorrichtung
DE102017124226B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE102017117797B4 (de) Halbleitervorrichtung und Methoden der Herstellung
DE102017127554B3 (de) Halbleiterfabrikationsverfahren mit Vermeidung von Gatehöhenverlust in Planarisierungsprozessen
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019111297B4 (de) Halbleiter-Bauelement und Verfahren
DE102019123627A1 (de) Finnen-feldeffekttransistorvorrichtung und verfahren zu deren herstellung
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020114655A1 (de) Finnen-feldeffekttransistorvorrichtung mit kontaktstopen mit einspringendem profil
DE102023101602A1 (de) Metallgatestruktur und verfahren zu deren herstellung
DE102017127658B4 (de) Halbleitervorrichtung und verfahren
DE102017126435B4 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102019128469B4 (de) Finnenfeldeffekttransistorbauelement und verfahren zu dessen herstellung
DE102019110533B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102021113053A1 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102021112360A1 (de) Halbleitervorrichtung und verfahren
DE102017124223B4 (de) Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final