DE102019218267A1 - Verfahren zur Herstellung von Luftspaltabstandhaltern und einem Gate-Kontakt über einem aktiven Bereich und resultierende Vorrichtung - Google Patents

Verfahren zur Herstellung von Luftspaltabstandhaltern und einem Gate-Kontakt über einem aktiven Bereich und resultierende Vorrichtung Download PDF

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Abstract

Vorrichtung mit einem Substrat und mindestens eine über dem Substrat gebildete Finne. Mindestens ein Transistor ist mit der Finne an einem oberen Abschnitt der Finne integriert. Der Transistor umfasst einen aktiven Bereich, der ein Source, ein Drain und einen Kanalbereich zwischen Source und Drain umfasst. Über dem Kanalbereich ist eine Gate-Struktur gebildet und die Gate-Struktur umfasst ein HKMG und einen Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind. Jeder der Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines Grabensilizidbereichs gebildet wird, und der Luftspalt wird unterhalb einer Oberseite des HKMG gebildet. Über dem aktiven Bereich wird ein Gate-Kontakt gebildet.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf Luftspaltabstandshalter und Gate-Kontakte, die über einem aktiven Bereich in einem Feldeffekttransistor vom Finnen-Typ (FinFET) ausgebildet sind, und Verfahren zu deren Herstellung.
  • HINTERGRUND
  • Bei der bestehenden Verarbeitung bieten Luftspaltabstandhalter eine Reduzierung der Kapazität gegenüber herkömmlichen Abstandhaltern, was zu einer Leistungssteigerung führt. Durch die Bildung des Gate-Kontaktes über der aktiven Fläche können Vorteile bei der Skalierung nach unten erzielt werden. Obwohl sowohl Luftspaltabstandhalter als auch Gate-Kontakte über aktiven Bereichen wünschenswerte Vorteile für Halbleiterbauelemente aufweisen, da sie sich weiterhin in fortgeschrittene Technologieknoten vertiefen, gelten sie aufgrund von zugrundeliegenden Problemen, d.h. negativen Wechselwirkungen zwischen dem Gate-Kontakt und den Luftspaltabstandhaltern sowie zwischen dem Source/Drain-Kontakt und den Luftspaltabstandhaltern, als unvereinbar.
  • Frühere Luftspalt-Abstandshalter-Schemata bilden eine Opfergate-Kappe und Abstandshalter für die Gate-Seitenwände, gefolgt von der Kontaktbildung zwischen Source und Drain. Die Abstandhalter der Gate-Seitenwände und die Gate-Kappe werden mit einem tiefen reaktiven lonenätzen (RIE) zurückgeätzt, das die Integrität des Grabensilizids (trench silicide, TS) und des High-K-Metal-Gates (HKMG) beeinträchtigen kann. Eine nicht-konforme Nitridabscheidung wird gebildet, um eine Opfergate-Kappe und einen Luftspaltabstandshalter erneut zu bilden. Die Opfergate-Kappe ist jedoch sehr niedrig und kann während der Kontaktbildung zwischen Source und Drain leicht durchbrochen werden, wodurch der Luftspalt geöffnet wird und Probleme mit schleichendem Durchtritt entstehen.
  • Es besteht daher ein Bedarf an einer Vorrichtung mit verbesserten Luftspaltabstandhaltern, die vollständig mit dem Gate-Kontakt über dem aktiven Bereich kompatibel sind, der zugrundeliegende Probleme umgeht, zwischen dem Gate-Kontakt und den Luftspaltabstandhaltern sowie zwischen dem Source/Drain-Kontakt und den Luftspaltabstandhaltern, und einem entsprechenden Verfahren zur Herstellung der Vorrichtung.
  • ZUSAMMENFASSUNG
  • Ein Aspekt der vorliegenden Erfindung ist eine Logik- oder Speicherzelle mit einem Luftspalt, der unterhalb einer Oberseite eines Gate-Metalls ausgebildet ist, um zu verhindern, dass der Gate-Kontakt mit dem Luftspalt in Kontakt kommt, selbst wenn der Gate-Kontakt über einem aktiven Bereich liegt. In ähnlicher Weise ist ein weiterer Aspekt der vorliegenden Erfindung eine Logik- oder Speicherzelle mit einem Luftspalt, der unterhalb einer Oberseite eines Gate-Metalls ausgebildet ist, um zu verhindern, dass der Source/Drain-Kontakt mit dem Luftspalt in Kontakt kommt.
  • Ein weiterer Aspekt der vorliegenden Erfindung ist ein Verfahren zum Bilden eines Luftspalts, der unterhalb einer Oberseite eines Gate-Metalls gebildet wird, um zu verhindern, dass der Gate-Kontakt mit dem Luftspalt in Kontakt kommt, selbst wenn der Gate-Kontakt über einem aktiven Bereich liegt. Ebenso ist ein weiterer Aspekt der vorliegenden Erfindung ein Prozess der Bildung eines Luftspalts unterhalb einer Oberseite eines Gate-Metalls, um zu verhindern, dass der Source/Drain-Kontakt mit dem Luftspalt in Kontakt kommt.
  • Gemäß der vorliegenden Erfindung können einige technische Effekte teilweise durch eine Vorrichtung erreicht werden, die ein Substrat und mindestens eine über dem Substrat gebildete Finne umfasst. Mindestens ein Transistor ist mit der Finne an einem oberen Abschnitt der Finne integriert. Der Transistor umfasst einen aktiven Bereich, der ein Source, ein Drain und einen Kanalbereich zwischen Source und Drain umfasst. Über dem Kanalbereich ist eine Gate-Struktur gebildet und die Gate-Struktur umfasst ein HKMG und Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG gebildet sind. Jeder der Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines Grabensilizidbereichs (TS-Bereichs) ausgebildet ist, und der Luftspalt wird unterhalb einer Oberseite des HKMG ausgebildet. Über dem aktiven Bereich wird ein Gate-Kontakt gebildet.
  • Ein weiterer Aspekt der vorliegenden Erfindung ist ein Verfahren, das das Bilden von mindestens einer Finne auf einem Halbleitersubstrat umfasst. Es wird mindestens ein aktiver Bereich mit einem Source, einem Drain und einem Kanalbereich zwischen Source und Drain gebildet. Über dem Kanalbereich wird mindestens eine Gate-Struktur gebildet. Die Gate-Struktur umfasst ein HKMG und einen Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG gebildet sind. Jeder der Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines TS-Bereichs ausgebildet ist. Der Luftspalt bildet sich unterhalb einer Oberseite der Gateelektrode. Über der Gateelektrode wird ein Gate-Kontakt gebildet.
  • Ein weiterer Aspekt der vorliegenden Erfindung ist eine Vorrichtung, die ein Substrat und eine erste Finne und eine zweite Finne umfasst, die über dem Substrat ausgebildet sind. Ein erster Transistor ist mit der ersten Finne an einem oberen Abschnitt der ersten Finne integriert und ein zweiter Transistor ist mit der zweiten Finne an einem oberen Abschnitt der zweiten Finne integriert. Der erste und zweite Transistor umfassen jeweils einen aktiven Bereich mit einem Source, einem Drain und einem Kanalbereich zwischen Source und Drain. Über dem Kanalbereich wird eine Gate-Struktur gebildet. Die Gate-Struktur umfasst ein HKMG und einen Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind. Jeder Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines TS-Bereichs ausgebildet ist, und der Luftspalt wird unterhalb einer Oberseite des HKMG ausgebildet. Über dem aktiven Bereich des ersten Transistors wird ein selbstausgerichteter Gate-Kontakt gebildet und ein selbstausgerichteter Source/Drain-Kontakt wird über Source oder Drain des zweiten Transistors gebildet.
  • Zusätzliche Aspekte und technische Auswirkungen der vorliegenden Erfindung sind für den Fachmann aus der folgenden detaillierten Beschreibung leicht ersichtlich, in der Ausführungsformen der vorliegenden Erfindung lediglich zur Veranschaulichung des besten Modus beschrieben werden, der für die Durchführung der vorliegenden Erfindung in Betracht gezogen wird. Wie sich herausstellen wird, ist die vorliegende Erfindung zu anderen und unterschiedlichen Ausführungsformen in der Lage und ihre einzelnen Details sind in verschiedener offensichtlicher Hinsicht veränderbar, ohne von der vorliegenden Erfindung abzuweichen. Dementsprechend sind die Zeichnungen und Beschreibungen als illustrativ und nicht als beschränkend anzusehen. Die Vorteile der vorliegenden Erfindung können realisiert und erhalten werden, wie in den beigefügten Ansprüchen besonders hervorgehoben wird.
  • Figurenliste
  • Die vorliegende Erfindung wird exemplarisch und nicht beschränkend in den Figuren der beiliegenden Zeichnung veranschaulicht, in der gleichartige Bezugszeichen auf ähnliche Elemente verweisen und in der:
    • 1 eine Draufsicht auf eine Logik- oder Speicherzelle gemäß einer exemplarischen Ausführungsform ist;
    • 2 bis 8 schematisch Querschnittsansichten eines Prozessablaufs zum Bilden einer Logik- oder Speicherzellenvorrichtung mit Luftspaltabstandshaltern in einem FinFET entlang der Schnittlinien A-A' gemäß einer exemplarischen Ausführungsform veranschaulichen;
    • 9 eine weitere Draufsicht auf die Logik- oder Speicherzelle gemäß einer exemplarischen Ausführungsform ist; und
    • 10 und 11 schematisch Querschnittsansichten des Prozessablaufs zur Bildung von selbstausrichtenden Gate-Kontakten und Source/Drain-Kontakten in einem FinFET entlang der Schnittlinien B-B' gemäß einer exemplarischen Ausführungsform darstellen.
  • DETAILLIERTE BESCHREIBUNG
  • In der folgenden Beschreibung sind zu Erklärungszwecken zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis exemplarischer Ausführungsformen zu ermöglichen. Es sollte jedoch ersichtlich sein, dass exemplarische Ausführungsformen ohne diese spezifischen Details oder mit einer gleichwertigen Anordnung praktiziert werden können. In anderen Fällen werden bekannte Strukturen und Vorrichtungen in Blockdiagrammform dargestellt, um unnötige Verschleierungen exemplarischer Ausführungsformen zu vermeiden. Darüber hinaus sind, sofern nicht anders angegeben, alle Zahlen, die Mengen, Verhältnisse und numerische Eigenschaften von Inhaltsstoffen, Reaktionsbedingungen usw. ausdrücken, die in der Spezifikation und den Ansprüchen verwendet werden, so zu verstehen, dass sie in allen Fällen durch den Begriff „ungefähr“ modifiziert sind.
  • Die vorliegende Erfindung befasst sich mit Problemen im Zusammenhang mit der Bildung von Luftspaltabstandshaltern, um unerwünschte Wechselwirkungen zwischen dem Gate-Kontakt und den Luftspaltabstandshaltern sowie zwischen dem Source/Drain-Kontakt und den Luftspaltabstandshaltern zu vermeiden. Die Probleme werden unter anderem durch die Bildung von Luftspaltabstandhaltern entlang eines TS-Bereichs gelöst. Der Luftspalt befindet sich nur auf einer unteren Ebene des Luftspaltabstandshalters, die sich unterhalb der Oberseite des Metallgates befindet.
  • Vorrichtungen gemäß den Ausführungsformen der vorliegenden Erfindung umfassen ein Substrat und mindestens eine Finne, die über dem Substrat ausgebildet ist. Mindestens ein Transistor ist mit der Finne an einem oberen Abschnitt der Finne integriert. Der Transistor umfasst einen aktiven Bereich, der ein Source, ein Drain und ein Kanalbereich zwischen Source und Drain umfasst. Über dem Kanalbereich ist eine Gate-Struktur gebildet und die Gate-Struktur umfasst einen HKMG und Luftspaltabstandhalter, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind. Jeder der Luftspaltabstandhalter umfasst einen Luftspalt, der entlang eines TS-Bereichs gebildet ist, und der Luftspalt ist unterhalb einer Oberseite des HKMG gebildet. Über dem aktiven Bereich ist ein Gate-Kontakt gebildet.
  • Noch weitere Aspekte, Merkmale und technische Auswirkungen sind dem Fachmann aus der folgenden detaillierten Beschreibung leicht ersichtlich, wobei bevorzugte Ausführungsformen nur zur Veranschaulichung des als am besten betrachteten Modus gezeigt und beschrieben werden. Die Erfindung ist zu anderen und unterschiedlichen Ausführungsformen fähig und ihre einzelnen Details können in verschiedener offensichtlicher Hinsicht modifiziert sein. Dementsprechend sind die Zeichnungen und die Beschreibung als anschaulich und nicht als beschränkend anzusehen.
  • 1 veranschaulicht schematisch eine Draufsicht auf eine Logik- oder Speicherzelle mit Gates 101 und Finnen 103. Die Schnittlinie A-A' ist entlang einer der Finnen 103 über dem Gate 101 dargestellt. 2 veranschaulicht schematisch eine Querschnittsansicht entlang der Schnittlinie A-A' von 1. Gate-Strukturen 101 einer Logik- oder Speicherzelle können beispielsweise Replacement-Metal-Gate-Strukturen (RMG-Strukturen) sein, bei denen die Gates quer und senkrecht zu zuvor gebildeten Halbleiterfinnen 103 und einem Halbleitersubstrat 105 angeordnet sind. Der RMG-Prozess beginnt mit Dummy-Gate-Strukturen, um die Source- und Drain-Implantation selbstauszurichten, und entfernt dann die Dummy-Gate-Strukturen und ersetzt sie durch das HKMG 101, wie in den 1 bis 11 dargestellt ist.
  • Das Substrat 105 kann jedes Substrat umfassen, das Silizium umfasst, einschließlich, aber nicht beschränkend, Silizium (Si), einkristallines Silizium, polykristallines Silizium, amorphes Silizium, Silizium auf Nichts (silicon-on-nothing, SON), Silizium auf Isolator (silicon-oninsulator, SOI) oder Silizium auf Austauschisolator (silicon-on-replacement-insulator, SRI) oder Siliziumgermaniumsubstrate und dergleichen. Das Substrat 105 kann zusätzlich oder stattdessen verschiedene Isolierungen, Dotierungen und/oder Vorrichtungseigenschaften aufweisen. Das Substrat 105 kann andere geeignete elementare Halbleiter umfassen, wie beispielsweise Germanium (Ge) im Kristall, einen Verbindungshalbleiter, wie Siliziumkarbid (SiC), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs) und/oder Indiumantimonid (InSb) oder Kombinationen davon; einen Legierungshalbleiter, der GaAsP, AllnAs, GaInAs, GaInP oder GalnAsP oder Kombinationen davon umfasst.
  • Gemäß der Darstellung in 2 werden die Finnen 103 auf dem Substrat 105 gebildet, so dass sie sich von dort nach oben erstrecken, und ein Flachgrabenisolationsbereich (STI) (in dieser Querschnittsansicht nicht dargestellt) wird auf dem Substrat 105 zwischen den Finnen 103 gebildet. Jede Dummy-Gate-Struktur ist oberhalb des STI und angrenzend an ein Paar von Finnen 103 in einem jeweiligen Kanalbereich ausgebildet.
  • In 2 wird dann um jede Dummy-Gate-Struktur herum ein Gate-Seitenwand-Abstandhalter 107 gebildet, wobei bekannte Techniken verwendet werden, z.B. ein Abscheiden einer dielektrischen Abstandhaltermaterialschicht konform um jede Dummy-Gate-Struktur herum und ein anschließendes Durchführen eines anisotropen Ätzverfahrens, um das dielektrische Abstandhaltermaterial von horizontalen Oberflächen jeder Dummy-Gate-Struktur und STI zu entfernen. Der verbleibende vertikale Abschnitt der dielektrischen Abstandhaltermaterialschicht auf den Seitenwänden jeder Dummy-Gate-Struktur wird zu Gate-Seitenwandabstandhaltern 107. Gate-Seitenwangenabstandhalter 107 können aus einem Low-K-Material wie Materialien auf Siliziumoxidbasis (SiO2, SiOC, SiOCN, etc.) oder Materialien auf Siliziumnitridbasis (SiN, SiBCN, SiCN, etc.) oder anderen Materialien mit ähnlichen funktionellen Eigenschaften gebildet werden.
  • Epitaktische Source-Drain-Kontakte 109 werden, z.B. durch ein epitaktisches Wachstum an den Kanten der Finnen 103 zwischen den Dummy-Gate-Strukturen gebildet. In freiliegenden Abschnitten der Finnen 103 werden Source-Drain-Bereiche gebildet, die an einen jeweiligen Kanalbereich angrenzen, so dass der Kanalbereich seitlich zwischen den Source-Drain-Aussparungen positioniert ist. Die epitaktischen Source-Drain-Kontakte 109 werden dann beispielsweise mit einem epitaktischen Halbleiterabscheidungsprozess gebildet. In einem Fall können die epitaktischen Source-Drain-Kontakte 109 aus siliziumhaltigem Phosphor (Si:P) in einem n-Typ-FET oder mit Bor (SiGe:B) dotiertem Siliziumgermanium, Ge% [30-50%] in einem p-Typ-FET gebildet werden.
  • Jede Dummy-Gate-Struktur wird selektiv entfernt, um eine Gate-Öffnung bereitzustellen, die einen Kanalbereich freilegt. Ein durch den RMG-Prozess gebildeter Gate-Stapel umfasst typischerweise eine oder mehrere dielektrische Gate-Schichten und eine oder mehrere Metallschichten, die auf die dielektrischen Gate-Schichten aufgebracht sind, um Gate-Öffnungen zu füllen. Die Materialien und Dicken der dielektrischen Schichten und Metallschichten des Gate-Stapels werden nach der Austrittsarbeit und FET-Leitfähigkeitstypen ausgewählt. So umfasst beispielsweise die endgültige Gate-Struktur ein Zwischenschichtoxid und eine dielektrische High-K-Gate-Schicht. Die dielektrische High-K-Gate-Schicht kann aus einem dielektrischen Material mit einer Dielektrizitätskonstante von mehr als 3,9 gebildet werden, z.B. Hafnium(IV)oxid (HfO2), Zirkondioxid (ZrO2) oder jedem anderen Material mit ähnlichen funktionellen Eigenschaften. Die Schichten innerhalb der Gate-Struktur sind in den Zeichnungen zur Vereinfachung nicht dargestellt. Techniken zur selektiven Entfernung von Dummy-Gate-Strukturen und zur Bildung des endgültigen Gate-Stapels und der selbstausgerichteteKontaktkappe (SAC-Kappe) sind in der Technik bekannt und werden in dieser Spezifikation weggelassen, damit sich der Leser auf die wesentlichen Aspekte der offenbarten Methoden konzentrieren kann. Jeder Gate-Struktur-Post-RMG-Prozess umfasst das HKMG 101, eine SAC-Kappe 111 und einen Gate-Seitenwandabstandshalter 107, wie in 2 dargestellt ist. Zu den Materialien für das Gate gehören Metalle, ausgewählt aus Titannitrid (TiN), Tantalnitrid (TaN), Titanaluminium (TiAl), aluminiumdotiertes Titancarbid (TiAIC), Titancarbid (TiC), Wolfram (W) und/oder Kobalt (Co). Zu den Materialien für die SAC-Kappe 111 gehören Siliziumnitrid (SiN) oder andere geeignete Materialien mit ähnlichen Eigenschaften.
  • In 2 wird ein OPL 115 über einem Zwischenschichtdielektrikum (ILD) 113, wie beispielsweise Siliziumdioxid (SiO2), und über der Struktur als strukturierende Schicht aufgebracht. Gemäß einer Ausführungsform der vorliegenden Erfindung kann das OPL 115 ein organisches Polymer einschließlich Kohlenstoff, Wasserstoff und Stickstoff sein. Nicht beschränkende Beispiele für das OPL 115 sind JSR HM8006, JSR HM8014, AZ UM10M2, Shin Etsu ODL 102 oder andere ähnliche handelsübliche Materialien von Anbietern wie JSR, TOK, Sumitomo, Rohm & Haas usw. Das OPL 115 kann z.B. durch Schleuderbeschichtung abgeschieden werden und überschüssiges OPL 115 wird zurück geätzt. Auf dem OPL 115 wird eine Antireflexionsschicht (nicht dargestellt), z.B. aus Titandioxid (TiO2), eine siliziumbasierte Antireflexionsschicht (SiARC), Niedertemperatur-Siliziumoxid (LTO), Siliziumoxynitrid (SiON) oder ein anderes Material mit ähnlichen funktionellen Eigenschaften, sowie ein Photolackstapel (nicht dargestellt) aufgebracht. Nach der strukturierenden Lithographie werden TS-Aussparungen 117 durch RIE oder ähnliche Ätzprozesse im aktiven Bereich der Vorrichtung gebildet. Während der Bildung der TS-Aussparungen 117 kann es während des RIE zu einer signifikanten Gate-Abstandhaltererosion 107a und einer teilweisen Gate-Kappenerosion 111a kommen.
  • Gemäß der Darstellung in 3 wird eine Füllung mit OPL 119 durchgeführt und dann so vertieft, dass die OPL 119 die TS-Aussparung 117 füllt. Ein oberer Abschnitt des OPL 119 liegt unter einem oberen Abschnitt des HKMG 101. In 4 wird eine selektive Abstandshalterentfernung durchgeführt, um Gate-Abstandshalter 107 zwischen den HKMGs 101 und den epitaktischen Source-Drain-Kontakten 109 zu entfernen. Ein wichtiger Vorteil, der mit diesem Schritt erreicht wird, ist die Entfernung des Gate-Abstandshalter 107, da der größte Teil des Gate-Abstandshalters 107 bereits in einem oberen Bereich freigelegt ist und leicht durch eine isotrope Ätzung entfernt werden kann, die bezüglich der Gate-Kappe 111 und dem OPL 119 selektiv ist.
  • Gemäß der Darstellung in 5 werden die Luftspaltabstandshalter 121 durch einen Abscheideschritt und Abstandshalter-RIE gebildet. Der Luftspalt 123 wird unter einer Oberseite des HKMG 101 gebildet, um eine Interaktion mit dem Luftspalt 123 zu verhindern. Luftspaltabstandhalter 121 weisen eine Abstandhalterbreite von 5 bis 15 nm auf und sind aus einem Low-K-Material wie Materialien auf Siliziumoxidbasis (SiO2, SiOC, SiOCN usw.) oder Materialien auf Siliziumnitridbasis (SiN, SiBCN, SiCN, etc.) oder anderen Materialien mit ähnlichen funktionellen Eigenschaften gebildet. Das Abstandhaltermaterial wird unter Verwendung eines konformen Abscheidungsprozesses abgeschieden, wie einer Atomlagenabscheidung (ALD), einer plasmagestützten chemischen Gasphasenabscheidung (PECVD) und einem Abschnürungsmechanismus, um die Einkapselung des Luftspaltes 123 auszulösen. Die Luftspaltabstandhalter sind entlang einem TS-Bereich angeordnet. Der Luftspalt 123 wird zwischen dem HKMG 101 und dem OPL 119 gebildet. Gemäß der Darstellung in 6 wird der OPL 119 durch Ätzen, Veraschen oder andere geeignete Techniken entfernt, um Öffnungen 125 über eptitaktischen Source-Drain-Kontakten 109 zu bilden.
  • In 7 werden TS-Kontakte 127 durch einen Metallisierungsprozess gebildet. In einer Ausführungsform werden die TS-Kontakte 127 durch Abscheiden von Wolfram (W), Kobalt (Co) oder Ruthenium (Ru) gebildet, gefolgt von einem Aussparungsschritt, um überschüssiges Metall zu entfernen. In einem Fall kann vor dem Bilden der TS-Kontakte 127 in den Öffnungen 125 ein TS-Liner (nicht dargestellt) gebildet werden. So kann beispielsweise der TS-Liner passend zu den Materialien der TS-Kontakte 127 ausgewählt werden, z.B. kann der TS-Liner bei TS-Kontakten 127 aus W aus Titan (Ti) gebildet sein. Die Aussparung der TS-Kontakte 127 ist über einer Oberseite des HKMG 101 gebildet. In bestimmten Ausführungsformen kann die Aussparung 10 bis 30 Nanometer über der Oberseite des HKMG 101 liegen.
  • In 8 ist über den TS-Kontakten 127 eine TS-Kappe 129 gebildet. Freiliegende Teile der Luftspaltabstandhalter 121 werden durch einen Ätzschritt entfernt, wie beispielsweise heiße Phosphorsäure für Abstandhaltermaterialien auf Nitridbasis oder Flusssäure für Abstandhaltermaterialien auf Oxidbasis. Anschließend werden über den TS-Kontakten 127 TS-Kappen 129 gebildet. In bestimmten Ausführungsformen können die TS-Kappen aus Siliziumkarbid (SiC) oder anderen geeigneten Materialien mit ähnlichen Eigenschaften gebildet werden. Ein chemisch-mechanisches Polieren (CMP) kann durchgeführt werden, um überschüssige TS-Kappen 129 zu entfernen, die zu der Gate-Kappe 111 im Wesentlichen koplanar sind.
  • 9 veranschaulicht schematisch eine weitere Draufsicht einer Logik- oder Speicherzelle mit Gates 101 und Finnen 103. Die Schnittlinie B-B' ist entlang der Finnen 103 und über die Gates 101 in zwei verschiedenen Bereichen des Substrats 105 dargestellt. Es sind der Gate-Kontakt 131 und der Source/Drain-Kontakt 133 sowie die TS-Kontakte 127 dargestellt.
  • Die 10 und 11 veranschaulichen schematisch Querschnittsansichten entlang der Schnittlinie B-B' von 9. Es wird ein selbstausgerichteter RIE durchgeführt, um eine Öffnung 135 für die Gate-Kontakte 131 und eine Öffnung 137 für den Source/Drain-Kontakt 133 zu bilden. Die Öffnung 135 erstreckt sich durch die ILD 136 nach unten bis zu einer Oberseite des HKMG 101. Die Gate-Kappe 111 wird entfernt und Teile der TS-Kappen 129 werden durch den RIE entfernt. Die Öffnung 135 befindet sich über dem aktiven Bereich, erreicht aber nicht die Luftspalte 123, die sich unterhalb einer Oberseite des HKMG 101 befinden. Dadurch werden elektrische Kurzschlüsse verhindert. Der Prozess der vorliegenden Erfindung ist voll kompatibel mit dem Gate-Kontakt über der aktiven Fläche. Die Öffnung 137 erstreckt sich durch ILD 136 nach unten zu den TS-Kontakten 127 und den Luftspaltabstandshaltern 121, erreicht aber nicht die Luftspalte 123, die sich in der Nähe des Bodens oder der unteren Ebene der Luftspaltabstandshalter 121 befinden. Dadurch werden elektrische Kurzschlüsse verhindert. Gemäß der Darstellung in 11 wird ein Metallisierungsprozess durchgeführt, um ein Metall in den Öffnungen 135 und 137 abzuscheiden, um entsprechend den Gate-Kontakt 131 und den Source/Drain-Kontakt 133 zu bilden. Es kann ein CMP-Schritt durchgeführt werden, um überschüssige Metallisierung bis hinunter zu einer Oberseite der ILD 136 zu entfernen.
  • Die Ausführungsformen der vorliegenden Erfindung können mehrere technische Effekte erzielen, einschließlich der Bereitstellung von verbesserten Luftspaltabstandshaltern, die vollständig mit dem Gate-Kontakt über der aktiven Fläche kompatibel sind und weder für dem Gate-Kontakt zugrundeliegenden Problemen, noch dem Source/Drain-Kontakt zugrundeliegenden Problemen anfällig sind. Ausführungsformen der vorliegenden Erfindung sind in verschiedenen industriellen Anwendungen nützlich, wie z.B. Mikroprozessoren, Smartphones, Mobiltelefone, Mobiltelefone, Set-Top-Boxen, DVD-Recorder und -Player, Automobilnavigation, Drucker und Peripheriegeräte, Netzwerk- und Telekommunikationsgeräte, Spielsysteme und Digitalkameras. Die vorliegende Erfindung genießt daher die industrielle Anwendbarkeit in allen Arten von Halbleitervorrichtungen einschließlich Logik- oder Speicherzellen, insbesondere am 14 nm-Technologieknoten und darüber hinaus.
  • In der vorangegangenen Beschreibung wird die vorliegende Erfindung mit Bezug auf besonders exemplarische Ausführungsformen beschrieben. Es wird jedoch ersichtlich sein, dass verschiedene Änderungen und Ergänzungen vorgenommen werden können, ohne vom breiteren Geist und Umfang der vorliegenden Erfindung, wie in den Ansprüchen dargelegt, abzuweichen. Die Spezifikationen und Zeichnungen sind daher als veranschaulichend und nicht als einschränkend zu betrachten. Es versteht sich, dass die vorliegende Erfindung in der Lage ist, verschiedene andere Kombinationen und Ausführungsformen zu verwenden und dass sie im Rahmen des hierin ausgedrückten erfinderischen Konzepts Änderungen oder Modifikationen vornehmen kann.

Claims (20)

  1. Vorrichtung, umfassend: ein Substrat; mindestens eine Finne, die über dem Substrat gebildet ist; mindestens einen Transistor, der mit der Finne an einem oberen Abschnitt der Finne integriert ist, wobei der Transistor umfasst: einen aktiven Bereich, der ein Source, ein Drain und einen Kanalbereich zwischen Source und Drain umfasst; eine Gate-Struktur über dem Kanalbereich, wobei die Gate-Struktur ein Metallgate mit hoher Dielektrizitätskonstante (HKMG) und Luftspaltabstandshalter umfasst, die an gegenüberliegenden Seitenwänden des HKMG gebildet sind, wobei jeder der Luftspaltabstandhalter einen Luftspalt umfasst, der entlang eines Grabensilizidbereichs (TS-Bereichs) gebildet ist, und der Luftspalt unterhalb einer Oberseite des HKMG gebildet ist; und einen Gate-Kontakt, der über dem aktiven Bereich gebildet ist.
  2. Vorrichtung nach Anspruch 1, wobei der TS-Bereich eine TS-Metallisierung umfasst, die über Source und Drain gebildet ist.
  3. Vorrichtung nach Anspruch 2, ferner umfassend eine TS-Kappe, die über der TS-Metallisierung gebildet ist.
  4. Vorrichtung nach Anspruch 1, wobei die TS-Kappe Siliziumkarbid (SiC) umfasst.
  5. Vorrichtung nach Anspruch 2, ferner umfassend einen Source/Drain-Kontakt, der über der TS-Metallisierung in einem zweiten Bereich des Substrats gebildet ist, wobei der Gate-Kontakt und der Source/Drain-Kontakt selbstausgerichtet sind.
  6. Vorrichtung nach Anspruch 1, wobei Source und Drain epitaktische Source und Drain sind.
  7. Verfahren, umfassend: ein Bilden von mindestens einer Finne auf einem Halbleitersubstrat; ein Bilden von mindestens einem aktiven Bereich mit einem Source, einem Drain und einem Kanalbereich zwischen Source und Drain; ein Bilden von mindestens einer Gate-Struktur über dem Kanalbereich, wobei die Gate-Struktur ein Metallgate mit hoher Dielektrizitätskonstante (HKMG) und Luftspaltabstandhalter umfasst, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind, wobei jeder der Luftspaltabstandhalter einen Luftspalt umfasst, der entlang eines Grabensilizidbereichs (TS-Bereichs) gebildet ist, und der Luftspalt unterhalb einer Oberseite der Gateelektrode gebildet ist; und ein Bilden eines Gate-Kontaktes über der Gateelektrode.
  8. Verfahren nach Anspruch 7, wobei der TS-Bereich die TS-Metallisierung über Source und Drain umfasst.
  9. Verfahren nach Anspruch 8, ferner umfassend: ein Bilden einer TS-Kappe über der TS-Metallisierung.
  10. Verfahren nach Anspruch 9, wobei die TS-Kappe Siliziumkarbid (SiC) umfasst.
  11. Verfahren nach Anspruch 9, ferner umfassend: ein Bilden eines selbstausgerichteten Gate-Kontaktes über der Gateelektrode.
  12. Verfahren nach Anspruch 11, ferner umfassend: ein Bilden eines Source/Drain-Kontaktes über der TS-Metallisierung in einem zweiten Bereich des Substrats für eine zweite Gate-Struktur.
  13. Verfahren nach Anspruch 7, wobei Source und Drain epitaktische Source und Drain sind.
  14. Verfahren nach Anspruch 11, wobei die Luftspaltabstandshalter ein Material u mfassen, das ausgewählt ist aus einem Material auf Siliziumoxidbasis oder einem Material auf Siliziumnitridbasis.
  15. Vorrichtung, umfassend: ein Substrat; eine erste Finne und eine zweite Finne, die über dem Substrat gebildet sind; einen ersten Transistor, der mit der ersten Finne an einem oberen Abschnitt der ersten Finne integriert ist, und einen zweiten Transistor, der mit der zweiten Finne an einem oberen Abschnitt der zweiten Finne integriert ist, wobei der erste und der zweite Transistor jeweils umfassen: einen aktiven Bereich, der ein Source, ein Drain und einen Kanalbereich zwischen Source und Drain umfasst; eine Gate-Struktur über dem Kanalbereich, wobei die Gate-Struktur ein Metallgate mit hoher Dielektrizitätskonstante (HKMG) und Luftspaltabstandshalter umfasst, die an gegenüberliegenden Seitenwänden des HKMG ausgebildet sind, wobei jeder der Luftspaltabstandhalter einen Luftspalt umfasst, der entlang eines Grabensilizidbereichs (TS-Bereichs) gebildet ist, und der Luftspalt unterhalb einer Oberseite des HKMG gebildet ist; einen selbstausgerichteten Gate-Kontakt, der über dem aktiven Bereich des ersten Transistors gebildet ist; und einen selbstausgerichteten Source/Drain-Kontakt, der über Source oder Drain des zweiten Transistors gebildet ist.
  16. Vorrichtung nach Anspruch 15, wobei der TS-Bereich eine TS-Metallisierung umfasst, die über Source und Drain gebildet ist.
  17. Vorrichtung nach Anspruch 16, ferner umfassend eine TS-Kappe, die über der TS-Metallisierung ausgebildet ist.
  18. Vorrichtung nach Anspruch 1, wobei die TS-Kappe Siliziumkarbid (SiC) umfasst.
  19. Vorrichtung nach Anspruch 17, ferner umfassend einen Source/Drain-Kontakt, der über der TS-Metallisierung in einem zweiten Bereich des Substrats gebildet ist, wobei der Gate-Kontakt und der Source/Drain-Kontakt selbstausgerichtet sind.
  20. Vorrichtung nach Anspruch 15, wobei: Source und Drain epitaktische Source und Drain sind, und die Luftspaltabstandshalter ein Material umfassen, das ausgewählt ist aus einem Material auf Siliziumoxidbasis oder einem Material auf Siliziumnitridbasis.
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