DE102019206975B4 - FinFET-Vorrichtung und Verfahren zur Herstellung - Google Patents

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Abstract

Vorrichtung, umfassend:FinFETs, die über einem Substrat gebildet sind, wobei einer der FinFETs einen epitaktischen Source/Drain-Bereich, im Folgenden S/D-Epi- Bereich (209) genannt, umfasst, der an den Seiten eines Metallgates mit einer Schicht mit hoher Dielektrizitätskonstante, im Folgenden HKMG (201) genannt, gebildet ist;eine zwischen den FinFETs gebildete Schicht mit niedriger Dielektrizitätskonstante (229);einen Gate-Kontakt (203), der, im Querschnitt betrachtet, auf einer oberen Oberfläche des HKMG (201) gebildet ist und der Gate-Kontakt (203) nicht mit dem S/D-Epi-Bereich (209) in Kontakt steht;einen Source/Drain-Kontakt (217) über dem S/D-Epi-Bereich (209); undSeitenwandabstandshalter (219) an gegenüberliegenden Seiten des HKMG (201) zwischen dem HKMG (201) und dem Source/Drain-Kontakt (217) sowie dem S/D-Epi-Bereich (209), wobei die Seitenwandabstandshalter (219) zumindest um einen Bereich des HKMG (201) unterhalb dem Gate-Kontakt (203) nicht vorhanden sind, sondern stattdessen die Schicht mit niedriger Dielektrizitätskonstante (229), die nach der Bildung der Seitenwandabstandshalter abgeschieden wurde.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft die Halbleiterfertigung. Die vorliegende Erfindung betrifft insbesondere die Herstellung von Feldeffekttransistoren vom Finnentyp (FinFET).
  • Hintergrund
  • In der Elektronik sind FinFETs beim Schalten, Verstärken, Filtern usw. üblich. FinFETs zeigen ein ideales Kurzkanalverhalten und umfassen einen Kanal, der in einer vertikalen Finne ausgebildet ist. Die FinFET-Struktur kann unter Verwendung von Layout- und Verarbeitungsschritten hergestellt werden, die denjenigen ähnlich sind, die für herkömmliche planare Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) verwendet werden.
  • Es gibt ständig wachsende Forderungen nach einer höheren Dichte und Leistungsfähigkeit, die mit integrierten Schaltungsvorrichtungen verbunden sind, die bestimmte Konstruktionsmerkmale erfordern, wie etwa geringere Gatelängen, eine hohe Zuverlässigkeit und bessere Herstellung. Die fortgesetzte Verringerung von kritischen Abmessungen hat die Einschränkungen herkömmlicher Fertigungstechniken in Frage gestellt. Es werden daher neue Vorrichtungsstrukturen erforscht, um die FinFET-Leistung zu verbessern und weitere Vorrichtungsskalierungen zu ermöglichen.
  • Die herkömmliche Grabensilizidverarbeitung führt zu einem Überätzen des Gate-Kontaktaussparung, die S/D-Epi-Bereiche erreichen und zu einem elektrischen Kurzschluss führen kann. 1 zeigt in einer Querschnittsansicht einen Überätzbereich 101, der um ein Metallgate 103 mit hoher Dielektrizitätskonstante (HKMG) gebildet ist. Sobald die Aussparung mit einem Metall gefüllt ist, um den Gate-Kontakt 105 zu bilden, steht der Gate-Kontakt 105 mit dem S/D-Epi-Bereich 107 in Kontakt. Diese Art von Kurzschluss kann auch während des Austauschkontakts mit Isolationstechniken mit einer niedrigen Dielektrizitätskonstante auftreten, die zu einem Überätzen führen, wodurch ein Hohlraum entsteht, der sich bis zum S/D-Epi-Bereich 107 erstrecken kann.
  • Es besteht daher ein Bedarf an einer Methodik, die die Herstellung von FinFET-Bauelementen ohne Kurzschlüsse zwischen Gate-Kontakt und S/D-Epi ermöglicht.
  • Bekannt sind dabei Verfahren zur Herstellung von Gatekontaktstrukturen auf FinFETs mit S/D-Epi-Bereichen und einer Schicht mit niedriger Dielektrizitätskonstante sowie entsprechende Vorrichtungen aus den Schriften US 2017 / 0 125 530 A1 , DE 10 2018 208 546 A1 und US 2015 / 0 206 754 A1 . US 2015 / 0 235 897 A1 lehrt ferner das Bilden einer amorphen Siliziumschicht und einer Oxidschicht zur Herstellung von FinFETs mit epitaktischen Source/Drain-Bereichen.
  • Zusammenfassung
  • Erfindungsgemäß ist eine Vorrichtung nach Anspruch 1 oder ein Verfahren nach Anspruch 4.
  • Figurenliste
  • Die vorliegende Erfindung ist beispielhaft und nicht einschränkend in den Figuren der beigefügten Zeichnung dargestellt, in der sich gleiche Bezugszeichen auf ähnliche Elemente beziehen und in denen:
    • 1 schematisch in Querschnittsansichten eine gemäß einer herkömmlichen Bearbeitung hergestellte FinFET-Vorrichtung zeigt, die zu Kurzschlüssen zwischen einem Gate-Kontakt und dem S/D-Epi führt.
    • 2A schematisch in einer Draufsicht eine FinFET-Vorrichtung mit Gate-Kontakt zeigt, die gemäß einer beispielhaften Ausführungsform hergestellt ist.
    • 2B - 2D schematisch in Querschnittsansichten entlang mehrerer Linien von 2A eine FinFET-Vorrichtung gemäß einer beispielhaften Ausführungsform veranschaulicht;
    • 2E schematisch in einer Draufsicht eine FinFET-Vorrichtung gemäß einer beispielhaften Ausführungsform zeigt; und
    • 2F bis 2W schematisch in Querschnittsansichten entlang mehrerer Linien von 2E Prozessschritte zum Herstellen einer FinFET-Vorrichtung gemäß einer beispielhaften Ausführungsform zeigen.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis von beispielhaften Ausführungsformen zu ermöglichen. Es sollte jedoch ersichtlich sein, dass beispielhafte Ausführungsformen ohne diese spezifischen Details oder mit einer äquivalenten Anordnung ausgeführt werden können.
  • Die vorliegende Erfindung befasst sich mit den aktuellen Problemen des Gate-Kontakts und der nahe gelegenen S/D-Epi-Bereiche, die mit der Herstellung einer herkömmlichen FinFET-Vorrichtung einhergehen, und löst diese. Die Methodik gemäß Ausführungsformen der vorliegenden Erfindung umfasst ein Bilden eines FinFET über einem Substrat, wobei der FinFET einen S/D-Epi-Bereich umfasst, der an den Seiten eines Gates gebildet ist; ein Bilden einer α-Si-Schicht in einer Vertiefung über dem S/D-Epi; ein Bilden einer Oxidschicht über der α-Si-Schicht; ein Bilden einer Nicht-TS-Isolationsöffnung über dem Substrat; ein Bilden einer Schicht mit niedriger Dielektrizitätskonstante in der Nicht-TS-Isolationsöffnung; ein Entfernen der Oxidschicht und der α-Si-Schicht; ein Bilden einer Öffnung über dem Gate und einer Öffnung über dem S/D-Epi-Bereich; und ein Bilden eines Gate-Kontakts in der Öffnung über dem Gate und eines S/D-Epi-Kontakts über der Öffnung über dem S/D-Epi-Bereich.
  • Weitere Aspekte, Merkmale und technische Wirkungen sind für den Fachmann aus der folgenden detaillierten Beschreibung ohne weiteres ersichtlich, in der bevorzugte Ausführungsformen gezeigt und beschrieben sind, einfach durch Veranschaulichung des besten Modus. Die Erfindung ist für andere und unterschiedliche Ausführungsformen geeignet, und ihre verschiedenen Details können in verschiedener offensichtlicher Hinsicht modifiziert werden. Dementsprechend sind die Zeichnungen und die Beschreibung als veranschaulichend.
  • 2A ist eine Draufsicht einer FinFET-Vorrichtung, die Metallgates 201 oder HKMGs 201 sowie den Gate-Kontakt 203 und die S/D-Kontakte 205 gemäß einer beispielhaften Ausführungsform umfasst. 2B ist eine Querschnittsansicht entlang der Linie A-A` von 2A. In 2B sind Metallgates oder HKMGs 201 im Querschnitt gezeigt. In diesem Beispiel sind HKMGs 201 dargestellt. Nitridkappen 207 sind über zwei der HKMGs 201 gebildet, während eine der HKMGs 201 einen Gate-Kontakt 203 aufweist, der auf die obere Oberfläche des einen HKMG 201 begrenzt ist. Die Nitridkappen 207 können aus Siliziumnitrid (SiN) gebildet sein. Der Gate-Kontakt 203 ist aus einem Metall gebildet und kann aus Tantal, Wolfram, Titan oder Aluminium ausgewählt werden. Der Gate-Kontakt 203 ist auf die obere Oberfläche des mittleren HKMG 201 begrenzt und erstreckt sich nicht bis zu den S/D-Epi-Bereichen 209, die im Hintergrund von 2B dargestellt sind. Wie in 2B gezeigt, können die HKMGs 201 eine dielektrische High-k-Schicht 211 umfassen. Die dielektrische High-k-Schicht 211 kann HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3 usw. enthalten. Das HKMG kann ein Metall oder Metall enthalten Verbindung wie Mo, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi und/oderandere geeignete leitfähige Materialien. Eine dielektrische Schicht 229 mit niedriger Dielektrizitätskonstante (low-k) befindet sich auf den Seiten der HKMGs 201 in 2B. Der STI-Bereich 213 ist zwischen den Rippen gebildet. Die HKMGs 201 in 2B befinden sich in direktem Kontakt mit der Low-k-Dielektrikumsschicht 229 in dem Nicht-TS-Isolationsbereich. Ein low-k ist ein Material mit einer relativ zu Siliziumdioxid (SiO2) kleinen Dielektrizitätskonstante. Die Dielektrizitätskonstante von SiO2 beträgt 3,9. Beispiele für Low-k-Materialien für die Schicht 229 umfassen SiOC oder SiC, die eine Dielektrizitätskonstante unter 3,9 aufweisen.
  • 2C ist eine Querschnittsansicht entlang der Linie B-B' von 2A. Die S/D-Epi-Bereiche 209 sind in dieser Ansicht im Vordergrund dargestellt. Es wird ein epitaktisches Aufwachsprozess durchgeführt, um das Halbleitermaterial der Siliziumfinnen 215 mit einer epitaktisch gewachsenen Schicht oder „Epi“-Schicht zu verbinden. Über dem S/D-Bereich 209 werden S/D-Kontakte 217 aus Metall ausgebildet. Die Ausgangs-FinFET-Struktur kann auf einem beliebigen geeigneten Substrat gebildet werden, wie etwa einem Silizium-auf-Isolator (SOI), Silizium-Germanium (SiGe) oder einem Bulk-Halbleitersubstrat. Eine Vielzahl von Halbleiterfinnen 215 wird auf dem Substrat unter Verwendung einer beliebigen im Fachgebiet geeigneten Technik gebildet, einschließlich eines Strukturierung einer Fotolack/Hartmaske und eines Ätzens. Das Halbleitermaterial für die Finnen 215 und für den S/D-Epi-Bereich 209 kann das gleiche sein (z. B. Silizium, SiGe). Der Flachgrabenisolationsbereich (STI-Bereich) 213 ist zwischen Finnen angeordnet. Der STI-Bereich kann Siliziumdioxid (SiO2) umfassen. Die Finnenbereiche, die nicht unter den HKMG-Strukturen liegen, werden dann optional dotiert, um S/D-Epi-Bereiche 209 zu bilden. Die S/D-Epi-Bereiche 209 sind an gegenüberliegenden Seiten der HKMGs 201 gebildet. Die Finnen 215 umfassen die Kanäle eines FinFET und werden mit dem S/D-Epi-Bereich 209 des FinFET gekoppelt. Auf den Seiten der HKMGs 201 in 2 sind Seitenwandabstandshalter 219 dargestellt. 2D ist eine Querschnittsansicht entlang der Linie C-C' von 2A.
  • 2E ist eine Draufsicht auf eine FinFET-Vorrichtung, die Polysilizium-Dummy-Gates 201a und S/D-Epi-Bereiche umfasst. 2F ist eine Querschnittsansicht entlang der Linie A-A' von 2E. In Fig. In 2F umfassen die Polysilizium-Dummy-Gates Seitenwandabstandshalter 219 und S/D-Epi-Bereiche 209, die an gegenüberliegenden Seiten der Polysilizium-Dummy-Gates 201a gebildet sind. Über den oberen Oberflächen der Polysilizium-Dummy-Gates 201a sind SiN-Kappen 207 gebildet. 2G ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die Finnen 215 umfassen die Kanäle eines FinFET und sind mit dem S/D-Epi-Bereich 209 des FinFET gekoppelt. Über den S/D-Epi-Bereichen 209 werden Öffnungen 221 gebildet. 2G ist eine Querschnittsansicht entlang der Linie B-B' von 2E.
  • 2H ist eine Querschnittsansicht entlang der Linie A-A` von 2E. 2I ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die Öffnungen 221 (2F und 2G) sind mit einem zweilagigen Zwischenschichtdielektrikum (ILD) gefüllt. Die zweilagigen ILD umfasst eine untere Photolackschicht 223 und eine obere dielektrische Kappe 225. Die untere Photolackschicht 223 ist eine Opferschicht. Die obere dielektrische Kappe 225 ist aus einem Oxid mit SiO2 mit einer Dicke von 0,01 bis 0,7 µm gebildet.
  • 2J und 2K veranschaulichen in Querschnittsansichten ein Ablösen des Polysilizium-Dummy-Gates 201a und eine Abscheidung zum Metallgateaustausch (replacement metal gate, RMG), um HGMGs 201 zu bilden. 2J ist eine Querschnittsansicht entlang der Linie A-A` von 2E. 2K ist eine Querschnittsansicht entlang der Linie B-B' von 2E.
  • 2L ist eine Querschnittsansicht entlang der Linie A-A` von 2E. 2M ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Ein erster Abschnitt der zweilagigen ILD, einschließlich der unteren Photolackschicht 223 und der oberen dielektrischen Kappe 225, wird von einem Nicht-TS-Isolationsbereich 227 über dem STI-Bereich 213 in 2L entfernt. Die zweilagige ILD in 2M verbleibt über dem S/D-Epi-Bereich 209.
  • 2N ist eine Querschnittsansicht entlang der Linie A-A` von 2E. 2W ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die Seitenwandabstandshalter 219 werden aus dem Nicht-TS-Isolationsbereich 227 entfernt, wie in 2N gezeigt ist.
  • 2P ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2Q ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Ein Low-k-Dielektrikum 229 wird in dem Nicht-TS-Isolationsbereich 227 abgeschieden und planarisiert, wie in 2P gezeigt ist.
  • 2R ist eine Querschnittsansicht entlang der Linie A-A` von 2E. 2S ist eine Querschnittsansicht entlang der Linie B-B' von 2E. In 2T wird die zweilagige ILD über dem S/D-Bereich 209 entfernt, um den S/D-Bereich 209 freizulegen. Öffnungen 231 dienen dazu, dass die S/D-Epi-Kontakte in einem späteren Prozess gebildet werden.
  • 2T ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2U ist eine Querschnittsansicht entlang der Linie B-B' von 2E. In 2T wird eine optische Planarisierungsschicht (OPL) 233 über einem der HKMGs 201 abgeschieden und strukturiert. Ein reaktives lonenätzen (RIE) entfernt die Low-k-Dielektrikumsschicht 229 und die SiN-Kappe 207, um eine obere Oberfläche des HKMG 201 freizulegen, wo ein Gate-Kontakt 203 gebildet wird. In 2U füllt die OPL 233 die Öffnungen 231 über dem S/D-Epi-Bereich 209.
  • 2V ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2W ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die verbleibende OPL 233 wird entfernt. Es werden eine Silizidierung und Metallisierung durchgeführt, um den Gate-Kontakt 203 und die S/D-Epi-Kontakte 205 herzustellen. Nach dem Bilden der Kontakte 203 und 205 kann eine zusätzliche MOL-Verarbeitung durchgeführt werden.
  • Die Ausführungsformen der vorliegenden Erfindung können verschiedene technische Wirkungen erzielen, einschließlich des Verhinderns elektrischer Kurzschlüsse zwischen den Gate-Kontakten und einem nahegelegenen S/D-Epi-Bereich. Die Ausführungsformen der vorliegenden Erfindung stellen eine neuartige Verarbeitungstechnik bereit, um diese elektrischen Kurzschlüsse zu verhindern. Die vorliegende Erfindung ist in verschiedenen industriellen Anwendungen industriell einsetzbar, z. B. Mikroprozessoren, Smartphones, Mobiltelefone, Mobiltelefone, Set-Top-Boxen, DVD-Rekordern und -Player, Fahrzeugnavigation, Drucker und Peripheriegeräte, Netzwerk- und Telekommunikationsgeräte, Spielesysteme und Digitalkameras. Die vorliegende Erfindung ist daher in verschiedenen Arten von Halbleitervorrichtungen unter Verwendung von Halbleiterfinnen in den Knoten für fortschrittliche Technologie industriell einsetzbar, einschließlich 7 Nanometer und darüber hinaus.

Claims (9)

  1. Vorrichtung, umfassend: FinFETs, die über einem Substrat gebildet sind, wobei einer der FinFETs einen epitaktischen Source/Drain-Bereich, im Folgenden S/D-Epi- Bereich (209) genannt, umfasst, der an den Seiten eines Metallgates mit einer Schicht mit hoher Dielektrizitätskonstante, im Folgenden HKMG (201) genannt, gebildet ist; eine zwischen den FinFETs gebildete Schicht mit niedriger Dielektrizitätskonstante (229); einen Gate-Kontakt (203), der, im Querschnitt betrachtet, auf einer oberen Oberfläche des HKMG (201) gebildet ist und der Gate-Kontakt (203) nicht mit dem S/D-Epi-Bereich (209) in Kontakt steht; einen Source/Drain-Kontakt (217) über dem S/D-Epi-Bereich (209); und Seitenwandabstandshalter (219) an gegenüberliegenden Seiten des HKMG (201) zwischen dem HKMG (201) und dem Source/Drain-Kontakt (217) sowie dem S/D-Epi-Bereich (209), wobei die Seitenwandabstandshalter (219) zumindest um einen Bereich des HKMG (201) unterhalb dem Gate-Kontakt (203) nicht vorhanden sind, sondern stattdessen die Schicht mit niedriger Dielektrizitätskonstante (229), die nach der Bildung der Seitenwandabstandshalter abgeschieden wurde.
  2. Vorrichtung nach Anspruch 1, wobei der S/D-Epi-Bereich (209) epitaktisch gewachsenes Silizium-Germanium (SiGe) umfasst.
  3. Vorrichtung nach Anspruch 1, wobei der Gate-Kontakt (203) Tantal, Wolfram, Titan oder Aluminium umfasst.
  4. Verfahren, umfassend: ein Bilden eines FinFET über einem Substrat, wobei der FinFET ein Gate (201), einen Seitenwandabstandshalter (219) und einen epitaktischen Source/Drain-Bereich, im Folgenden S/D-Epi-Bereich (209) genannt, aufweist; ein Bilden eines ersten Dielektrikums (223, 225) über dem S/D-Epi-Bereich (209), wobei das erste Dielektrikum (223, 225) eine untere Photolackschicht (223) und eine obere Dielektrikumskappe (225) umfasst; ein Entfernen eines ersten Abschnitts des ersten Dielektrikums (223, 225) aus einem Nicht-Grabensilizid-Isolationsbereich (227); ein Entfernen des Seitenwandabstandshalters (219) von dem Gate (201) in dem Nicht-Grabensilizid-Isolationsbereich, um eine Öffnung zwischen dem Gate (201) und dem S/D-Epi-Bereich (209) zu bilden; ein Füllen der Öffnung zwischen dem Gate (201) und dem S/D-Epi-Bereich (209) mit einem zweiten Dielektrikum (229); ein Entfernen eines zweiten Abschnitts des ersten Dielektrikums (225), um die untere Photolackschicht (223) über dem S/D-Epi-Bereich (209) freizulegen; ein Entfernen der unteren Photolackschicht (223), um den S/D-Epi-Bereich (209) freizulegen; ein Entfernen einer Gatekappe (207), um das Gate (201) in einem Bereich für einen Gate-Kontakt freizulegen; und ein Bilden eines S/D-Epi-Kontakts (217) und des Gate-Kontakts (203).
  5. Verfahren nach Anspruch 4, umfassend: das Entfernen des Seitenwandabstandshalters (219) und einer Schicht mit hoher Dielektrizitätskonstante (211).
  6. Verfahren nach Anspruch 4, wobei der FinFET den S/D-Epi-Bereich (209) umfasst, der an den Seiten eines Polysilizium-Dummy-Gates (201a) gebildet ist.
  7. Verfahren nach Anspruch 6, wobei der S/D-Epi-Bereich (209) epitaktisch gewachsenes Silizium-Germanium (SiGe) umfasst.
  8. Verfahren nach Anspruch 6, ferner umfassend: ein Ersetzen des Polysilizium-Dummy-Gates (201a) durch ein Metallgate oder ein Metallgate mit einer Schicht mit hoher Dielektrizitätskonstante (201).
  9. Verfahren nach Anspruch 4, wobei der Gate-Kontakt (203) Tantal, Wolfram, Titan oder Aluminium umfasst.
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