DE102019206975A1 - FinFET-Vorrichtung und Verfahren zur Herstellung - Google Patents

FinFET-Vorrichtung und Verfahren zur Herstellung Download PDF

Info

Publication number
DE102019206975A1
DE102019206975A1 DE102019206975.4A DE102019206975A DE102019206975A1 DE 102019206975 A1 DE102019206975 A1 DE 102019206975A1 DE 102019206975 A DE102019206975 A DE 102019206975A DE 102019206975 A1 DE102019206975 A1 DE 102019206975A1
Authority
DE
Germany
Prior art keywords
gate
epi
forming
layer
over
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019206975.4A
Other languages
English (en)
Other versions
DE102019206975B4 (de
Inventor
Hui Zhang
Ruilong Xie
Scott Beasor
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102019206975A1 publication Critical patent/DE102019206975A1/de
Application granted granted Critical
Publication of DE102019206975B4 publication Critical patent/DE102019206975B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

Ein Verfahren zum Herstellen eines FinFET, um elektrische Kurzschlüsse zwischen Gate-Kontakt und Grabensilizid (TS) zu verhindern. Ausführungsformen umfassen ein Bilden eines FinFETs über einem Substrat, wobei der FinFET einen S/D-Epi-Bereich umfasst, der an den Seiten eines Gates gebildet ist; ein Bilden einer α-Si-Schicht in einer Vertiefung über dem S/D-Epi; ein Bilden einer Oxidschicht über der α-Si-Schicht; ein Bilden einer Nicht-TS-Isolationsöffnung über dem Substrat; ein Bilden einer Schicht mit niedriger Dielektrizitätskonstante in der Nicht-TS-Isolationsöffnung; ein Entfernen der Oxidschicht und der α-Si-Schicht; ein Bilden einer Öffnung über dem Gate und einer Öffnung über dem S/D-Epi-Bereich; und ein Bilden eines Gate-Kontakts in der Öffnung über dem Gate und eines S/D-Epi-Kontakts über der Öffnung über dem S/D-Epi-Bereich.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft die Halbleiterfertigung. Die vorliegende Erfindung betrifft insbesondere die Herstellung von Feldeffekttransistoren vom Finnentyp (FinFET).
  • Hintergrund
  • In der Elektronik sind FinFETs beim Schalten, Verstärken, Filtern usw. üblich. FinFETs zeigen ein ideales Kurzkanalverhalten und umfassen einen Kanal, der in einer vertikalen Finne ausgebildet ist. Die FinFET-Struktur kann unter Verwendung von Layout- und Verarbeitungsschritten hergestellt werden, die denjenigen ähnlich sind, die für herkömmliche planare Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs) verwendet werden.
  • Es gibt ständig wachsende Forderungen nach einer höheren Dichte und Leistungsfähigkeit, die mit integrierten Schaltungsvorrichtungen verbunden sind, die bestimmte Konstruktionsmerkmale erfordern, wie etwa geringere Gatelängen, eine hohe Zuverlässigkeit und bessere Herstellung. Die fortgesetzte Verringerung von kritischen Abmessungen hat die Einschränkungen herkömmlicher Fertigungstechniken in Frage gestellt. Es werden daher neue Vorrichtungsstrukturen erforscht, um die FinFET-Leistung zu verbessern und weitere Vorrichtungsskalierungen zu ermöglichen.
  • Die herkömmliche Grabensilizidverarbeitung führt zu einem Überätzen des Gate-Kontaktaussparung, die S/D-Epi-Bereiche erreichen und zu einem elektrischen Kurzschluss führen kann. 1 zeigt in einer Querschnittsansicht einen Überätzbereich 101, der um ein Metallgate 103 mit hoher Dielektrizitätskonstante (HKMG 113) gebildet ist. Sobald die Aussparung mit einem Metall gefüllt ist, um den Gate-Kontakt 105 zu bilden, steht der Gate-Kontakt 105 mit dem S/D-Epi-Bereich 107 in Kontakt. Diese Art von Kurzschluss kann auch während des Austauschkontakts mit Isolationstechniken mit einer niedrigen Dielektrizitätskonstante auftreten, die zu einem Überätzen führen, wodurch ein Hohlraum entsteht, der sich bis zum S/D-Epi-Bereich 107 erstrecken kann.
  • Es besteht daher ein Bedarf an einer Methodik, die die Herstellung von FinFET-Bauelementen ohne Kurzschlüsse zwischen Gate-Kontakt und S/D-Epi ermöglicht.
  • Zusammenfassung
  • Ein Aspekt der vorliegenden Erfindung ist ein Verfahren zum Bilden einer MOL-FinFET-Vorrichtung, die einen Kurzschluss zwischen Gate-Kontakt und S/D-Epi verhindert, und die zugehörige Vorrichtung.
  • Zusätzliche Aspekte und andere Merkmale der vorliegenden Erfindung sind in der folgenden Beschreibung dargelegt und für den Durchschnittsfachmann bei der Prüfung des Folgenden offensichtlich oder können aus der Praxis der vorliegenden Erfindung erlernt werden. Die Vorteile der vorliegenden Erfindung können realisiert und erhalten werden, wie insbesondere in den beigefügten Ansprüchen dargelegt ist.
  • Gemäß der vorliegenden Erfindung können einige technische Effekte zum Teil durch ein Verfahren erreicht werden, das umfasst: ein Bilden eines FinFET über einem Substrat, wobei der FinFET einen an Seiten eines Gates gebildeten S/D-Epi-Bereich umfasst; ein Bilden einer Schicht aus amorphem Silizium (a-Si-Schicht) in einer Vertiefung über dem S/D-Epi; ein Bilden einer Oxidschicht über der α-Si-Schicht; ein Bilden einer Nicht-Grabensilizid (Nicht-TS) -Isolationsöffnung über dem Substrat; ein Bilden einer Schicht mit niedriger Dielektrizitätskonstante in der Nicht-TS-Isolationsöffnung; ein Entfernen der Oxidschicht und der α-Si-Schicht, um eine Öffnung über dem S/D-Epi-Bereich zu bilden; und ein Bilden eines Gate-Kontakts in einer Öffnung über dem Gate und eines S/D-Epi-Kontakts über der Öffnung über dem S/D-Epi-Bereich.
  • Aspekte der vorliegenden Erfindung umfassen den FinFET mit dem S/D-Epi-Bereich, der an den Seiten eines Polysilizium-Dummy-Gates ausgebildet ist. Andere Aspekte umfassen das S/D-Epi mit epitaktisch gewachsenem Silizium-Germanium (SiGe). Weitere Aspekte umfassen ein Ersetzen des Polysilizium-Dummy-Gates durch ein Metallgate oder HKMG nach einem Bilden der Oxidschicht über der α-Si-Schicht. Ein weiterer Aspekt umfasst den Gate-Kontakt mit Tantal, Wolfram, Titan oder Aluminium. Andere Aspekte umfassen ein Bilden einer Siliziumnitridkappe über dem Gate. Ein weiterer Aspekt umfasst ein Bilden der Schicht mit niedriger Dielektrizitätskonstante aus Siliziumoxid. Ein weiterer Aspekt umfasst das Siliziumoxid, das ein Siliziumoxycarbid (SiOC) oder Siliziumcarbid (SiC) umfasst. Andere Aspekte umfassen ein Bilden und Strukturieren einer Photolackschicht über dem Substrat; und ein Ätzen durch den Fotolack, um die Öffnung über dem Gate und die Öffnung über dem S/D-Epi-Bereich zu bilden.
  • Ein weiterer Aspekt der vorliegenden Erfindung ist eine Vorrichtung, umfassend: FinFETs, die über einem Substrat gebildet sind, wobei einer der FinFETs einen S/D-Epi-Bereich umfasst, der an Seiten eines HKMG gebildet ist; eine zwischen den FinFETs gebildete Schicht mit niedriger Dielektrizitätskonstante; und einen Gate-Kontakt, der auf einer oberen Oberfläche des HKMG gebildet ist, wenn er im Querschnitt betrachtet wird und der Gate-Kontakt nicht mit dem S/D-epi-Bereich in Kontakt steht.
  • Aspekte der vorliegenden Erfindung umfassen das S/D-Epi mit epitaktisch gewachsenem SiGe. Andere Aspekte umfassen den Gate-Kontakt mit Tantal, Wolfram, Titan oder Aluminium. Noch weitere Aspekte umfassen eine Schicht mit niedriger Dielektrizitätskonstante, die Siliziumoxid ist. Ein anderer Aspekt umfasst das Siliziumoxid, das SiOC oder SiC umfasst.
  • Noch ein weiterer Aspekt der vorliegenden Erfindung ist ein Verfahren, umfassend: ein Bilden eines FinFET über einem Substrat, wobei der FinFET ein Gate, einen Seitenwandabstandshalter und einen S/D-Epi-Bereich aufweist; ein Bilden eines ersten Dielektrikums über dem S/D-Epi-Bereich, wobei das erste Dielektrikum eine untere Photolackschicht und eine obere Dielektrikumskappe umfasst; ein Entfernen eines ersten Abschnitts des ersten Dielektrikums aus einem Nicht-TS-Isolationsbereich; ein Entfernen des Seitenwandabstandshalters von dem Gate, um eine Öffnung zwischen dem Gate und dem SID-Epi-Bereich zu bilden; ein Füllen der Öffnung zwischen dem Gate und dem S/D-Epi-Bereich mit einem zweiten Dielektrikum; ein Entfernen eines zweiten Abschnitts des ersten Dielektrikums, um die untere Photolackschicht über dem S/D-Epi-Bereich freizulegen; ein Entfernen der unteren Photolackschicht, um den S/D-Epi-Bereich freizulegen; ein Entfernen einer Gatekappe, um das Gate freizulegen; und ein Bilden von S/D-Kontakten und Gate-Kontakten.
  • Aspekte der vorliegenden Erfindung umfassen ein Entfernen des Seitenwandabstandshalters und einer Schicht mit hoher Dielektrizitätskonstante. Andere Aspekte umfassen ein Bilden des FinFET mit dem S/D-Epi-Bereich, der an den Seiten eines Polysilizium-Dummy-Gates gebildet ist. Weitere Aspekte umfassen das S/D-Epi mit epitaktisch gewachsenem SiGe. Ein weiterer Aspekt umfasst ein Ersetzen des Polysilizium-Dummy-Gates durch ein Metallgate oder HKMG. Andere Aspekte umfassen den Gate-Kontakt mit Tantal, Wolfram, Titan oder Aluminium.
  • Zusätzliche Aspekte und technische Wirkungen der vorliegenden Erfindung sind für den Fachmann aus der folgenden detaillierten Beschreibung ohne weiteres ersichtlich, wobei Ausführungsformen der vorliegenden Erfindung einfach durch Veranschaulichung der besten Art und Weise beschrieben werden, die zur Ausführung der vorliegenden Erfindung in Betracht gezogen wird. Wie ersichtlich sein wird, kann die vorliegende Erfindung andere und unterschiedliche Ausführungsformen annehmen und ihre verschiedenen Details können in verschiedener offensichtlicher Hinsicht modifiziert werden, ohne von der vorliegenden Erfindung abzuweichen. Dementsprechend sind die Zeichnungen und die Beschreibung als veranschaulichend und nicht als einschränkend anzusehen.
  • Figurenliste
  • Die vorliegende Erfindung ist beispielhaft und nicht einschränkend in den Figuren der beigefügten Zeichnung dargestellt, in der sich gleiche Bezugszeichen auf ähnliche Elemente beziehen und in denen:
    • 1 schematisch in Querschnittsansichten eine gemäß einer herkömmlichen Bearbeitung hergestellte FinFET-Vorrichtung zeigt, die zu Kurzschlüssen zwischen einem Gate-Kontakt und dem S/D-Epi führt.
    • 2A schematisch in einer Draufsicht eine FinFET-Vorrichtung mit Gate-Kontakt zeigt, die gemäß einer beispielhaften Ausführungsform hergestellt ist.
    • 2B - 2D schematisch in Querschnittsansichten entlang mehrerer Linien von 2A eine FinFET-Vorrichtung gemäß einer beispielhaften Ausführungsform veranschaulicht;
    • 2E schematisch in einer Draufsicht eine FinFET-Vorrichtung gemäß einer beispielhaften Ausführungsform zeigt; und
    • 2F bis 2W schematisch in Querschnittsansichten entlang mehrerer Linien von 2E Prozessschritte zum Herstellen einer FinFET-Vorrichtung gemäß einer beispielhaften Ausführungsform zeigen.
  • Detaillierte Beschreibung
  • In der folgenden Beschreibung werden zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis von beispielhaften Ausführungsformen zu ermöglichen. Es sollte jedoch ersichtlich sein, dass beispielhafte Ausführungsformen ohne diese spezifischen Details oder mit einer äquivalenten Anordnung ausgeführt werden können. In anderen Fällen sind bekannte Strukturen und Vorrichtungen in Blockdiagrammform gezeigt, um zu vermeiden, dass beispielhafte Ausführungsformen unnötig verschleiert werden. Sofern nichts anderes angegeben ist, sind alle Zahlen, die Mengen, Verhältnisse und numerische Eigenschaften der Bestandteile, Reaktionsbedingungen usw., die in der Beschreibung und in den Ansprüchen verwendet werden, ausdrücken, in allen Fällen durch den Begriff „ungefähr“ zu verstehen.
  • Die vorliegende Erfindung befasst sich mit den aktuellen Problemen des Gate-Kontakts und der nahe gelegenen S/D-Epi-Bereiche, die mit der Herstellung einer herkömmlichen FinFET-Vorrichtung einhergehen, und löst diese. Die Methodik gemäß Ausführungsformen der vorliegenden Erfindung umfasst ein Bilden eines FinFET über einem Substrat, wobei der FinFET einen S/D-Epi-Bereich umfasst, der an den Seiten eines Gates gebildet ist; ein Bilden einer α-Si-Schicht in einer Vertiefung über dem S/D-Epi; ein Bilden einer Oxidschicht über der α-Si-Schicht; ein Bilden einer Nicht-TS-Isolationsöffnung über dem Substrat; ein Bilden einer Schicht mit niedriger Dielektrizitätskonstante in der Nicht-TS-Isolationsöffnung; ein Entfernen der Oxidschicht und der α-Si-Schicht; ein Bilden einer Öffnung über dem Gate und einer Öffnung über dem S/D-Epi-Bereich; und ein Bilden eines Gate-Kontakts in der Öffnung über dem Gate und eines S/D-Epi-Kontakts über der Öffnung über dem S/D-Epi-Bereich.
  • Weitere Aspekte, Merkmale und technische Wirkungen sind für den Fachmann aus der folgenden detaillierten Beschreibung ohne weiteres ersichtlich, in der bevorzugte Ausführungsformen gezeigt und beschrieben sind, einfach durch Veranschaulichung des besten Modus. Die Erfindung ist für andere und unterschiedliche Ausführungsformen geeignet, und ihre verschiedenen Details können in verschiedener offensichtlicher Hinsicht modifiziert werden. Dementsprechend sind die Zeichnungen und die Beschreibung als veranschaulichend und nicht als einschränkend anzusehen.
  • 2A ist eine Draufsicht einer FinFET-Vorrichtung, die Metallgates 201 oder HKMGs 201 sowie den Gate-Kontakt 203 und die S/D-Kontakte 205 gemäß einer beispielhaften Ausführungsform umfasst. 2B ist eine Querschnittsansicht entlang der Linie A-A' von 2A. In 2B sind Metallgates oder HKMGs 201 im Querschnitt gezeigt, In diesem Beispiel sind HKMGs 201 dargestellt. Nitridkappen 207 sind über zwei der HKMGs 201 gebildet, während eine der HKMGs 201 einen Gate-Kontakt 203 aufweist, der auf die obere Oberfläche des einen HKMG 201 begrenzt ist. Die Nitridkappen 207 können aus Siliziumnitrid (SiN) gebildet sein. Der Gate-Kontakt 203 ist aus einem Metall gebildet und kann aus Tantal, Wolfram, Titan oder Aluminium ausgewählt werden. Der Gate-Kontakt 203 ist auf die obere Oberfläche des mittleren HKMG 201 begrenzt und erstreckt sich nicht bis zu den S/D-Epi-Bereichen 209, die im Hintergrund von 2B dargestellt sind. Wie in 2B gezeigt, können die HKMGs 201 eine dielektrische High-k-Schicht 211 umfassen. Die dielektrische High-k-Schicht 211 kann HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3 usw. enthalten. Das HKMG kann ein Metall oder Metall enthalten Verbindung wie Mo, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi und/oder andere geeignete leitfähige Materialien. Eine dielektrische Schicht 211 mit niedriger Dielektrizitätskonstante (low-k) befindet sich auf den Seiten der HKMGs 201 in 2B. Der STI-Bereich 213 ist zwischen den Rippen gebildet. Die HKMGs 201 in 2B befinden sich in direktem Kontakt mit der Low-k-Dielektrikumsschicht 211 in dem Nicht-TS-Isolationsbereich. Ein low-k ist ein Material mit einer relativ zu Siliziumdioxid (SiO2) kleinen Dielektrizitätskonstante. Die Dielektrizitätskonstante von SiO2 beträgt 3,9. Beispiele für Low-k-Materialien für die Schicht 211 umfassen SiOC oder SiC, die eine Dielektrizitätskonstante unter 3,9 aufweisen.
  • 2C ist eine Querschnittsansicht entlang der Linie B-B' von 2A. Die SID-Epi-Bereiche 209 sind in dieser Ansicht im Vordergrund dargestellt. Es wird ein epitaktisches Aufwachsprozess durchgeführt, um das Halbleitermaterial der Siliziumfinnen 215 mit einer epitaktisch gewachsenen Schicht oder „Epi“-Schicht zu verbinden. Über dem S/D-Bereich 209 werden S/D-Kontakte 217 aus Metall ausgebildet. Die Ausgangs-FinFET-Struktur kann auf einem beliebigen geeigneten Substrat gebildet werden, wie etwa einem Silizium-auf-Isolator (SOI), Silizium-Germanium (SiGe) oder einem Bulk-Halbleitersubstrat. Eine Vielzahl von Halbleiterfinnen 215 wird auf dem Substrat unter Verwendung einer beliebigen im Fachgebiet geeigneten Technik gebildet, einschließlich eines Strukturierung einer Fotolack/Hartmaske und eines Ätzens. Das Halbleitermaterial für die Finnen 215 und für den S/D-Epi-Bereich 209 kann das gleiche sein (z. B. Silizium, SiGe). Der Flachgrabenisolationsbereich (STI-Bereich) 213 ist zwischen Finnen angeordnet. Der STI-Bereich kann Siliziumdioxid (SiO2) umfassen. Die Finnenbereiche, die nicht unter den HKMG-Strukturen liegen, werden dann optional dotiert, um S/D-Epi-Bereiche 209 zu bilden. Die S/D-Epi-Bereiche 209 sind an gegenüberliegenden Seiten der HKMGs 201 gebildet. Die Finnen 215 umfassen die Kanäle eines FinFET und werden mit dem S/D-Epi-Bereich 209 des FinFET gekoppelt. Auf den Seiten der HKMGs 201 in 2 sind Seitenwandabstandshalter 219 dargestellt. 2D ist eine Querschnittsansicht entlang der Linie C-C' von 2A.
  • 2E ist eine Draufsicht auf eine FinFET-Vorrichtung, die Polysilizium-Dummy-Gates 201a und S/D-Epi-Bereiche umfasst. 2F ist eine Querschnittsansicht entlang der Linie A-A' von 2E. In Fig. In 2F umfassen die Polysilizium-Dummy-Gates Seitenwandabstandshalter 219 und S/D-Epi-Bereiche 209, die an gegenüberliegenden Seiten der Polysilizium-Dummy-Gates 201a gebildet sind. Über den oberen Oberflächen der Polysilizium-Dummy-Gates 201a sind SiN-Kappen 219 gebildet. 2G ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die Finnen 215 umfassen die Kanäle eines FinFET und sind mit dem S/D-Epi-Bereich 209 des FinFET gekoppelt. Über den S/D-Epi-Bereichen 209 werden Öffnungen 221 gebildet. 2G ist eine Querschnittsansicht entlang der Linie B-B' von 2E.
  • 2H ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2I ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die Öffnungen 221 (2F und 2G) sind mit einem zweilagigen Zwischenschichtdielektrikum (ILD) gefüllt. Die zweilagigen ILD umfasst eine untere Photolackschicht 223 und eine obere dielektrische Kappe 225. Die untere Photolackschicht 223 ist eine Opferschicht und kann ein amorphes Silizium (α-Si) mit einer Dicke von 0,01 bis 0,7 µm umfassen. Die obere dielektrische Kappe 225 ist aus einem Oxid mit SiO2; mit einer Dicke von 0,01 bis 0,7 µm gebildet.
  • 2J und 2K veranschaulichen in Querschnittsansichten ein Ablösen des Polysilizium-Dummy-Gates 201a und eine Abscheidung zum Metallgateaustausch (replacement metal gate, RMG), um HGMGs 201 zu bilden. 2J ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2K ist eine Querschnittsansicht entlang der Linie B-B' von 2E.
  • 2L ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2M ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Ein erster Abschnitt der zweilagigen ILD, einschließlich der unteren Photolackschicht 223 und der oberen dielektrischen Kappe 225, wird von einem Nicht-TS-Isolationsbereich 227 über dem STI-Bereich 213 in 2L entfernt. Die zweilagige ILD in 2M verbleibt über dem S/D-Epi-Bereich 209.
  • 2N ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2W ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die Seitenwandabstandshalter 219 werden aus dem Nicht-TS-Isolationsbereich 227 entfernt, wie in 2N gezeigt ist.
  • 2P ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2Q ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Ein Low-k-Dielektrikum 229 wird in dem Nicht-TS-Isolationsbereich 227 abgeschieden und planarisiert, wie in 2P gezeigt ist.
  • 2R ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2S ist eine Querschnittsansicht entlang der Linie B-B' von 2E. In 2T wird die zweilagige ILD über dem S/D-Bereich 209 entfernt, um den S/D-Bereich 209 freizulegen. Öffnungen 231 dienen dazu, dass die S/D-Epi-Kontakte in einem späteren Prozess gebildet werden.
  • 2T ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2U ist eine Querschnittsansicht entlang der Linie B-B' von 2E. In 2T wird eine optische Planarisierungsschicht (OPL) 233 über einem der HKMGs 201 abgeschieden und strukturiert. Ein reaktives Ionenätzen (RIE) entfernt die Low-k-Dielektrikumsschicht 229 und die SiN-Kappe 207, um eine obere Oberfläche des HKMG 201 freizulegen, wo ein Gate-Kontakt 203 gebildet wird. In 2U füllt die OPL 233 die Öffnungen 231 über dem S/D-Epi-Bereich 209.
  • 2V ist eine Querschnittsansicht entlang der Linie A-A' von 2E. 2W ist eine Querschnittsansicht entlang der Linie B-B' von 2E. Die verbleibende OPL 233 wird entfernt. Es werden eine Silizidierung und Metallisierung durchgeführt, um den Gate-Kontakt 203 und die S/D-Epi-Kontakte 205 herzustellen. Nach dem Bilden der Kontakte 203 und 205 kann eine zusätzliche MOL-Verarbeitung durchgeführt werden.
  • Die Ausführungsformen der vorliegenden Erfindung können verschiedene technische Wirkungen erzielen, einschließlich des Verhindems elektrischer Kurzschlüsse zwischen den Gate-Kontakten und einem nahegelegenen S/D-Epi-Bereich. Die Ausführungsformen der vorliegenden Erfindung stellen eine neuartige Verarbeitungstechnik bereit, um diese elektrischen Kurzschlüsse zu verhindern. Die vorliegende Erfindung ist in verschiedenen industriellen Anwendungen industriell einsetzbar, z. B. Mikroprozessoren, Smartphones, Mobiltelefone, Mobiltelefone, Set-Top-Boxen, DVD-Rekordern und -Player, Fahrzeugnavigation, Drucker und Peripheriegeräte, Netzwerk- und Telekommunikationsgeräte, Spielesysteme und Digitalkameras. Die vorliegende Erfindung ist daher in verschiedenen Arten von Halbleitervorrichtungen unter Verwendung von Halbleiterfinnen in den Knoten für fortschrittliche Technologie industriell einsetzbar, einschließlich 7 Nanometer und darüber hinaus.
  • In der vorangehenden Beschreibung wird die vorliegende Erfindung unter Bezugnahme auf spezielle beispielhafte Ausführungsformen davon beschrieben. Es wird jedoch offensichtlich sein, dass verschiedene Modifikationen und Änderungen daran vorgenommen werden können, ohne vom breiteren Geist und Umfang der vorliegenden Offenbarung abzuweichen, wie in den Ansprüchen dargelegt. Die Beschreibung und die Zeichnungen sind dementsprechend als veranschaulichend und nicht als einschränkend anzusehen. Es versteht sich, dass die vorliegende Offenbarung in der Lage ist, verschiedene andere Kombinationen und Ausführungsformen zu verwenden und Änderungen oder Modifikationen innerhalb des Schutzumfangs des erfinderischen Konzepts, wie hierin ausgedrückt, möglich ist.

Claims (20)

  1. Vorrichtung, umfassend: Feldeffekttransistoren vom Finnentyp (FinFETs), die über einem Substrat gebildet sind, wobei einer der FinFETs einen epitaktischen Source/Drain-Bereich (S/D-Epi-Bereich) umfasst, der an den Seiten eines Metallgates mit hoher Dielektrizitätskonstante (HKMG) gebildet ist; eine zwischen den FinFETs gebildete Schicht mit niedriger Dielektrizitätskonstante; und einen Gate-Kontakt, der, im Querschnitt betrachtet, auf einer oberen Oberfläche des HKMG gebildet ist und der Gate-Kontakt nicht mit dem SID-Epi-Bereich in Kontakt steht.
  2. Vorrichtung nach Anspruch 1, wobei das S/D-Epi epitaktisch gewachsenes Silizium-Germanium (SiGe) umfasst.
  3. Vorrichtung nach Anspruch 1, wobei der Gate-Kontakt Tantal, Wolfram, Titan oder Aluminium umfasst.
  4. Vorrichtung nach Anspruch 1, eine Schicht aus Siliziumoxid mit niedriger Dielektrizitätskonstante.
  5. Verfahren nach Anspruch 4, wobei das Siliziumoxid ein Siliziumoxycarbid (SiOC) oder Siliziumcarbid (SiC) umfasst.
  6. Verfahren, umfassend: ein Bilden eines Feldeffekttransistors vom Finnentyp (FinFET) über einem Substrat, wobei der FinFET einen epitaktischen Source/Drain-Bereich (S/D-Epi) umfasst, der an Seiten eines Gates gebildet ist; ein Bilden einer amorphen Siliziumschicht (a-Si-Schicht) in einer Vertiefung über dem S/D-Epi; ein Bilden einer Oxidschicht über der α-Si-Schicht; ein Bilden einer Nicht-Grabensilizid (Nicht-TS) -Isolationsöffnung über dem Substrat; ein Bilden einer Schicht mit niedriger Dielektrizitätskonstante in der Nicht-TS-Isolationsöffnung; ein Entfernen der Oxidschicht und der α-Si-Schicht unter Bildung einer Öffnung über dem S/D-Epi-Bereich; und ein Bilden eines Gate-Kontakts in einer Öffnung über dem Gate und eines Epi-S/D-Kontakts über der Öffnung über dem Epi-S/D-Bereich.
  7. Verfahren nach Anspruch 6, wobei der FinFET den epitaktischen Source/Drain-Bereich (S/D-Epi-Bereich) umfasst, der an den Seiten eines Polysilizium-Dummy-Gates gebildet ist.
  8. Verfahren nach Anspruch 7, wobei das S/D-Epi epitaktisch gewachsenes Silizium-Germanium (SiGe) umfasst.
  9. Verfahren nach Anspruch 8, ferner umfassend: nach dem Bilden der Oxidschicht über der α-Si-Schicht ein Ersetzen des Polysilizium-Dummy-Gates durch ein Metallgate oder ein Metallgate mit hoher Dielektrizitätskonstante (HKMG).
  10. Verfahren nach Anspruch 6, wobei der Gatekontakt Tantal, Wolfram, Titan oder Aluminium umfasst.
  11. Verfahren nach Anspruch 6, ferner umfassend: ein Bilden einer Siliziumnitridkappe über dem Gate.
  12. Verfahren nach Anspruch 11, umfassend: ein Bilden der Schicht mit niedriger Dielektrizitätskonstante aus Siliziumoxid.
  13. Verfahren nach Anspruch 11, wobei das Siliziumoxid, Siliziumoxycarbid (SiOC) oder Siliziumcarbid (SiC) umfasst.
  14. Verfahren nach Anspruch 6, ferner umfassend: ein Bilden und Strukturieren einer Photolackschicht über dem Substrat; und ein Ätzen durch den Fotolack, um die Öffnung über dem Gate und die Öffnung über dem S/D-Epi-Bereich zu bilden.
  15. Verfahren, umfassend: ein Bilden eines Feldeffekttransistors vom Finnentyp (FinFET) über einem Substrat, wobei der FinFET ein Gate, einen Seitenwandabstandshalter und einen epitaktischen Source/Drain-Bereich (S/D-Epi) aufweist; ein Bilden eines ersten Dielektrikums über dem S/D-Epi-Bereich, wobei das erste Dielektrikum eine untere Photolackschicht und eine obere Dielektrikumskappe umfasst; ein Entfernen eines ersten Abschnitts des ersten Dielektrikums aus einem Nicht-Grabensilizid (Nicht-TS) -Isolationsbereich; ein Entfernen des Seitenwandabstandshalters von dem Gate, um eine Öffnung zwischen dem Gate und dem SID-Epi-Bereich zu bilden; ein Füllen der Öffnung zwischen dem Gate und dem S/D-Epi-Bereich mit einem zweiten Dielektrikum; ein Entfernen eines zweiten Abschnitts des ersten Dielektrikums, um die untere Photolackschicht über dem S/D-Epi-Bereich freizulegen; ein Entfernen der unteren Photolackschicht, um den S/D-Epi-Bereich freizulegen; ein Entfernen einer Gatekappe, um das Gate freizulegen; und ein Bilden eines S/D-Epi-Kontakts und Gate-Kontakts.
  16. Verfahren nach Anspruch 15, ferner umfassend: ein Entfernen des Seitenwandabstandshalters und einer Schicht mit hoher Dielektrizitätskonstante.
  17. Verfahren nach Anspruch 15, wobei der FinFET den S/D-Epi-Bereich umfasst, der an den Seiten eines Polysilizium-Dummy-Gates gebildet ist.
  18. Verfahren nach Anspruch 17, wobei das S/D-Epi epitaktisch gewachsenes Silizium-Germanium (SiGe) umfasst.
  19. Verfahren nach Anspruch 17, ferner umfassend: ein Ersetzen des Polysilizium-Dummy-Gates durch ein Metallgate oder ein Metallgate mit hoher Dielektrizitätskonstante (HKMG).
  20. Verfahren nach Anspruch 15, wobei der Gatekontakt Tantal, Wolfram, Titan oder Aluminium umfasst.
DE102019206975.4A 2018-05-15 2019-05-14 FinFET-Vorrichtung und Verfahren zur Herstellung Active DE102019206975B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/980,436 2018-05-15
US15/980,436 US10804379B2 (en) 2018-05-15 2018-05-15 FinFET device and method of manufacturing

Publications (2)

Publication Number Publication Date
DE102019206975A1 true DE102019206975A1 (de) 2019-11-21
DE102019206975B4 DE102019206975B4 (de) 2022-05-05

Family

ID=68419361

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019206975.4A Active DE102019206975B4 (de) 2018-05-15 2019-05-14 FinFET-Vorrichtung und Verfahren zur Herstellung

Country Status (3)

Country Link
US (1) US10804379B2 (de)
DE (1) DE102019206975B4 (de)
TW (1) TWI707471B (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10892338B2 (en) * 2018-10-24 2021-01-12 Globalfoundries Inc. Scaled gate contact and source/drain cap

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153694B2 (en) 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9390928B2 (en) 2013-10-22 2016-07-12 Globalfoundries Inc. Anisotropic dielectric material gate spacer for a field effect transistor
US9147576B2 (en) 2014-01-23 2015-09-29 International Business Machines Corporation Gate contact with vertical isolation from source-drain
US9412656B2 (en) 2014-02-14 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Reverse tone self-aligned contact
US9853110B2 (en) 2015-10-30 2017-12-26 Globalfoundries Inc. Method of forming a gate contact structure for a semiconductor device
US11088030B2 (en) 2015-12-30 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10269793B2 (en) * 2016-04-28 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions in fin field effect transistors (FinFETs) and methods of forming same
US10483169B2 (en) 2016-09-29 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET cut-last process using oxide trench fill
US9985023B1 (en) * 2017-02-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US10056473B1 (en) * 2017-04-07 2018-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10211302B2 (en) * 2017-06-28 2019-02-19 International Business Machines Corporation Field effect transistor devices having gate contacts formed in active region overlapping source/drain contacts
US10607893B2 (en) 2018-02-17 2020-03-31 Globalfoundries Inc. Middle of line structures

Also Published As

Publication number Publication date
TWI707471B (zh) 2020-10-11
TW201947763A (zh) 2019-12-16
DE102019206975B4 (de) 2022-05-05
US20190355838A1 (en) 2019-11-21
US10804379B2 (en) 2020-10-13

Similar Documents

Publication Publication Date Title
DE102016115986B4 (de) Halbleiter-bauelement und verfahren zu dessen herstellung
DE102018202897B4 (de) Austauschmetallgatestrukturierung für Nanosheet-Vorrichtungen
DE102017207777B4 (de) Luftspalt über Transistorgate und entsprechender RFSOI-Schalter
DE102016115984B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE112013001404B4 (de) Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE102013103812B4 (de) Halbleiterbauteil mit Verbindungen über mehrere Ebenen sowie Verfahren zur Ausbildung desselben
DE112018000636T5 (de) Vertikaler FET mit verringerter parasitärer Kapazität
DE102017117942A1 (de) Multi-Gate-Vorrichtung und Herstellungsverfahren dafür
DE102015106411B4 (de) Obere metallische kontaktpads als lokale verbinder von vertikaltransistoren
DE102019116606B4 (de) Multi-gate-vorrichtung und zugehörige verfahren
DE102017123950A1 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE102017126511A1 (de) Halbleiterbauelement und Herstellungsverfahren dafür
DE102015108837B4 (de) Verfahren zur Herstellung eines FinFET und FinFET-Struktur
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102019126565B4 (de) Mehrfachgatevorrichtung und zugehörige verfahren
DE102019218267A1 (de) Verfahren zur Herstellung von Luftspaltabstandhaltern und einem Gate-Kontakt über einem aktiven Bereich und resultierende Vorrichtung
DE102020130964A1 (de) Vertikal ausgerichteter komplementärer transistor
DE102019206553A1 (de) Halbleitervorrichtung mit verbesserter Gate-Source/Drain-Metallisierungsisolation
DE112004002640B4 (de) Verfahren zur Herstellung eines Stegfeldeffekttransistors, insb. eines Damaszener-Tri-Gate-FinFETs
DE102019205807B4 (de) Aktivgate-Kontakte und Verfahren zur Herstellung davon
DE102017120141A1 (de) Halbleiter-Testvorrichtung und Herstellungsverfahren dafür
DE102019119807B4 (de) Herstellungsverfahren für ein halbleiter-bauelement und ein halbleiter-bauelement
DE102018103075A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102017117865A1 (de) Verbindungsstruktur und zugehörige Verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final