DE102017120141A1 - Halbleiter-Testvorrichtung und Herstellungsverfahren dafür - Google Patents

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Abstract

Eine Halbleiter-Testvorrichtung zum Messen eines Kontaktwiderstands umfasst: erste Finnenstrukturen, wobei obere Abschnitte der ersten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen; Epitaxieschichten, welche jeweils auf den oberen Abschnitten der ersten Finnenstrukturen gebildet werden; erste leitfähige Schichten, welche jeweils auf den Epitaxieschichten gebildet werden; eine erste Kontaktschicht, welche an einem ersten Punkt auf den ersten leitfähigen Schichten angeordnet ist; eine zweite Kontaktschicht, welche an einem zweiten Punkt, der von dem ersten Punkt entfernt ist, auf den ersten leitfähigen Schichten angeordnet ist; einen ersten Kontaktfleck, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist; und einen zweiten Kontaktfleck, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist. Die Halbleiter-Testvorrichtung ist so konfiguriert, dass sie den Kontaktwiderstand zwischen der ersten Kontaktschicht und den ersten Finnenstrukturen misst, indem sie einen Strom zwischen dem ersten Kontaktfleck und dem zweiten Kontaktfleck anwendet.

Description

  • TECHNISCHES GEBIET
  • Die Offenbarung betrifft Halbleiter-Testvorrichtungen zum Messen eines Kontaktwiderstandes, Verfahren zur Herstellung der Halbleiter-Testvorrichtungen und Kontaktwiderstands-Messverfahren unter Verwendung der Halbleiter-Testvorrichtungen.
  • HINTERGRUND
  • Da die Halbleiterindustrie im Bestreben nach einer höheren Vorrichtungsdichte zu Nanometertechnologie-Prozessknoten übergegangen ist, ist die Verringerung eines Kontaktwiderstands zwischen einer Source/Drain-Epitaxieschicht und einer leitfähigen Kontaktschicht, umfassend eine Silizidschicht, eines der wichtigen Probleme. Dadurch sind Halbleiter-Testvorrichtungen (-strukturen) erforderlich geworden, durch welche der Kontaktwiderstand genauer gemessen werden kann
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten zu verstehen aus der folgenden detaillierten Beschreibung in Verbindung mit den begleitenden Figuren. Es sei hervorgehoben, dass gemäß der üblichen Praxis in der Technik verschiedene Elemente nicht maßstabsgetreu dargestellt sind und lediglich zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenen Elemente zur Verdeutlichung der Beschreibung beliebig vergrößert oder verkleinert sein.
    • 1A bis 1D zeigen verschiedene Ansichten einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A ist eine perspektivische Ansicht und 1B ist eine Querschnittsansicht einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1C und 1D zeigen Querschnittsansichten von Halbleiter-Testvorrichtungen gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
    • 2A ist eine Draufsicht (Layout) und 2B ist eine perspektivische Ansicht einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 2C ist ein entsprechender Schaltplan der Halbleiter-Testvorrichtung.
    • 3A zeigt eine perspektivische Ansicht und 3B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 4A zeigt eine perspektivische Ansicht und 4B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 5A zeigt eine perspektivische Ansicht und 5B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 6A zeigt eine perspektivische Ansicht und 6B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 7A zeigt eine perspektivische Ansicht und 7B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 8A zeigt eine perspektivische Ansicht und 8B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 9A zeigt eine perspektivische Ansicht und 9B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
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    • 11A zeigt eine perspektivische Ansicht und 11B zeigt eine Querschnittsansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 12A zeigt eine perspektivische Ansicht, 12B zeigt eine Querschnittsansicht und 12C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 13A zeigt eine perspektivische Ansicht, 13B zeigt eine Querschnittsansicht und 13C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 14A zeigt eine perspektivische Ansicht, 14B zeigt eine Querschnittsansicht und 14C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 15A zeigt eine perspektivische Ansicht, 15B zeigt eine Querschnittsansicht und 15C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 16A zeigt eine perspektivische Ansicht, 16B zeigt eine Querschnittsansicht und 16C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 17A zeigt eine perspektivische Ansicht, 17B zeigt eine Querschnittsansicht und 17C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 18A zeigt eine perspektivische Ansicht, 18B zeigt eine Querschnittsansicht und 18C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 19A zeigt eine perspektivische Ansicht, 19B zeigt eine Querschnittsansicht und 19C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 20A zeigt eine perspektivische Ansicht, 20B zeigt eine Querschnittsansicht und 20C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
    • 21A zeigt eine perspektivische Ansicht, 21B zeigt eine Querschnittsansicht und 21C ist eine abgeschnittene Ansicht einer der verschiedenen Stufen der Herstellung einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung.
  • DETAILLIERTE BESCHREIBUNG
  • Es versteht sich, dass die folgende Offenbarung viele verschiedene Ausführungsformen oder Beispiele zur Verwirklichung verschiedener Elemente der Erfindung liefert. Nachstehend werden spezielle Ausführungsformen oder Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Beispielsweise sind Abmessungen von Elementen nicht auf den offenbarten Bereich oder die offenbarten Werte beschränkt, sondern können von Prozessbedingungen und/oder gewünschten Eigenschaften der Vorrichtung abhängen. Außerdem kann in der folgenden Beschreibung die Bildung eines ersten Elements über einem zweiten Element Ausführungsformen umfassen, bei welchen das erste und zweite Element in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, bei welchen zusätzliche Elemente gebildet werden, die zwischen dem ersten und zweiten Element angeordnet sind, so dass das erste und zweite Element nicht in direktem Kontakt stehen. Verschiedene Elemente können zur Vereinfachung und Verdeutlichung beliebig in verschiedenen Maßstäben dargestellt sein.
  • Ferner können hierin zur Vereinfachung der Beschreibung Begriffe einer räumlichen Beziehung wie „unterhalb“, „unter“, „untere“, „oberhalb“, „über“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren veranschaulicht. Die Begriffe der räumlichen Beziehung sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Orientierungen der verwendeten oder in Betrieb befindlichen Vorrichtung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht sein oder andere Orientierungen aufweisen) und die hierin verwendeten Begriffe der räumlichen Beziehung können in gleicher Weise entsprechend interpretiert werden. Außerdem kann der Begriff „hergestellt aus“ entweder „umfassend“ oder „bestehend aus“ bedeuten. Der Begriff „mindestens eines aus A und B“ bedeutet „A“, „B“ oder „A und B“ und bedeutet nicht „eines aus A und eines aus B“, sofern nicht anders erklärt.
  • In der vorliegenden Offenbarung wird eine Halbleiter-Testvorrichtung zum Messen eines Kontaktwiderstands zwischen einer Source/Drain-Epitaxieschicht eines Feldeffekttransistors (FET) und einer leitfähigen Kontaktschicht, umfassend eine Silizidschicht, erläutert. Die Halbleiter-Teststruktur wird mit FETs auf demselben Substrat (Wafer) während der Herstellung der FETs hergestellt. In der vorliegenden Offenbarung bezieht sich eine Source/Drain auf eine Source und/oder einen Drain. Ferner umfasst der FET der vorliegenden Offenbarung einen planaren FET, einen Finnen-FET (FinFET) und/oder einen Gate-All-Around-FET (GAA-FET).
  • Die Kontaktschicht zu der Source/Drain-Epitaxieschicht ist eine der Schlüsselstrukturen der hochentwickelten FETs. Wenn die Kontaktfläche zwischen der Kontaktschicht und der Source/Drain-Epitaxieschicht klein ist, steigt ein Kontaktwiderstand zwischen der Kontaktschicht und der Source/Drain-Epitaxieschicht. Insbesondere, wenn die Seiten der Source/Drain-Epitaxieschicht nicht vollständig mit der Kontaktschicht in Kontakt sind, kann kein ausreichend niedriger Kontaktwiderstand erhalten werden.
  • 1A bis 1D zeigen verschiedene Ansichten einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1A ist eine perspektivische Ansicht und 1B ist eine Querschnittsansicht einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 1C und 1D zeigen Querschnittsansichten von Halbleiter-Testvorrichtungen gemäß anderen Ausführungsformen der vorliegenden Offenbarung.
  • In der vorliegenden Offenbarung sind, wie in 1A bis 1D dargestellt, die Oberseite und die Seiten der Source/Drain-Epitaxieschicht (z.B. 160) vollständig von der Kontaktschicht (z.B. 170) bedeckt (d.h. eingewickelt).
  • Wie in 1A bis 1D dargestellt, werden über einem Halbleitersubstrat 110 mehrere Halbleiter-Finnenstrukturen 120 bereitgestellt. In einigen Ausführungsformen umfasst das Substrat 110 zumindest auf seinem Oberflächenabschnitt eine monokristalline Halbleiterschicht. Das Substrat 110 kann ein monokristallines Halbleitermaterial wie z.B., ohne darauf beschränkt zu sein, Si, Ge, SiGe, GaAs, InSb, GaP, GaSb, InAIAs, InGaAs, GaSbP, GaAsSb und InP umfassen. In bestimmten Ausführungsformen ist das Substrat 110 aus kristallinem Si hergestellt.
  • Das Substrat 110 kann in seinem Oberflächenbereich eine oder mehrere (nicht dargestellte) Pufferschichten umfassen. Die Pufferschichten können dazu dienen, die Gitterkonstante allmählich von der des Substrats zu der der Source/Drain-Zonen zu ändern. Die Pufferschichten können aus epitaxial angewachsenen monokristallinen Halbleitermaterialien gebildet werden, wie z.B., ohne darauf beschränkt zu sein, Si, Ge, GeSn, SiGe, GaAs, InSb, GaP, GaSb, InAlAs, InGaAs, GaSbP, GaAsSb, GaN, GaP und InP. In einer speziellen Ausführungsform umfasst das Substrat 110 Siliziumgermanium(SiGe)-Pufferschichten, die epitaxial auf dem Siliziumsubstrat 110 angewachsen sind. Die Germaniumkonzentration der SiGe-Pufferschichten kann von 30 Atom-% Germanium für die unterste Pufferschicht bis auf 70 Atom-% Germanium für die oberste Pufferschicht steigen.
  • Der unterste Teil der Finnenstrukturen 120 ist von einer isolierenden Schicht 116 (einer Finnendeckschicht) bedeckt. Die Finnendeckschicht 116 umfasst eine oder mehrere Schichten isolierenden Materials.
  • Eine isolationsisolierende Schicht 130, z.B. eine flache Grabenisolierung (Shallow Trench Isolation, STI), ist in den Gräben über dem Substrat 110 angeordnet. Die isolationsisolierende Schicht 130 kann aus geeigneten Dielektrimumsmaterialien hergestellt sein, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Fluor-dotiertem Silikatglas (FSG), Low-k-Dielektrika wie Kohlenstoff-dotierten Oxiden, Extremely-Low-k-Dielektrika wie porösem Kohlenstoff-dotiertem Siliziumdioxid, einem Polymer wie Polyimid, Kombinationen dieser oder Ähnlichem. In einigen Ausführungsformen wird die isolationsisolierende Schicht 130 durch ein Verfahren wie CVD, Flowable-CVD (FCVD) oder ein Spin-on-Glass-Verfahren gebildet, wenngleich jedes akzeptable Verfahren angewendet werden kann.
  • Wie in 1A bis 1D dargestellt, werden obere Abschnitte 122 der Finnenstrukturen von der isolationsisolierenden Schicht 130 frei gelassen. In einigen Ausführungsformen umfassen die oberen Abschnitte 122 der Finnenstrukturen gestapelte Schichten erster Halbleiterschichten 123 und zweiter Halbleiterschichten 124, wie in 1B dargestellt. In anderen Ausführungsformen, wie in 1C dargestellt, sind die oberen Abschnitte 123 kontinuierliche Strukturen der Finnenstrukturen 120. In wiederum anderen Ausführungsformen gibt es im Wesentlichen keine oberen Abschnitte und Epitaxieschichten werden über den unteren Abschnitten der Finnenstrukturen gebildet, wie in 1D dargestellt.
  • Wie in 1A bis 1C dargestellt, wird auf entsprechenden oberen Abschnitten 122 oder 123 eine Halbleiter-Epitaxieschicht 160 gebildet. Die Halbleiter-Epitaxieschicht 160 weist dieselbe Struktur wie eine Source/Drain-Epitaxieschicht von FETs auf. In dem Fall der 1D wird über den Finnenstrukturen 120 eine Halbleiter-Epitaxieschicht 161 gebildet.
  • Ferner wird auf der Epitaxieschicht 160 eine Legierungsschicht 172 gebildet. Die Legierungsschicht 172 umfasst mindestens eines aus Si und Ge und ein oder mehrere metallische Elemente wie z.B. W, Ni, Co, Ti, Cu und/oder AI. In einigen Ausführungsformen ist die Legierungsschicht eine Silizidschicht wie z.B. WSi, CoSi, NiSi, TiSi, MoSi und/oder TaSi.
  • Über der Legierungsschicht 172 wird eine Kontaktschicht 170 angeordnet. Die Kontaktschicht 170 umfasst eine oder mehrere Schichten leitfähigen Materials wie z.B. Co, Ni, W, Ti, Ta, Cu, Al, TiN und TaN. In einigen Ausführungsformen umfasst die Kontaktschicht 170 eine Klebstoffschicht (Haftschicht) 174 und eine Körperschicht 176. In bestimmten Ausführungsformen wird die Klebstoffschicht 174 aus TiN hergestellt und die Körperschicht 176 umfasst eines oder mehreres aus Co, Ni, W, Ti, Ta, Cu und Al.
  • Wie in 1A dargestellt, wird die Kontaktschicht 170 in einer Öffnung 175 gebildet, welche in einer oder mehreren Dielektrikumsschichten gebildet wird. Wie nachstehend erläutert, umfassen die Dielektrikumsschichten in einigen Ausführungsformen eine erste Dielektrikumsschicht 140, eine zweite Dielektrikumsschicht 142, eine dritte Dielektrikumsschicht 144, eine vierte Dielektrikumsschicht 150, eine fünfte Dielektrikumsschicht 152 und eine sechste Dielektrikumsschicht 154. Die Dielektrikumsschichten sind beispielsweise aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, Fluor-dotiertem Silikatglas (FSG) oder einem Low-k-Dielektrikumsmaterial hergestellt.
  • Wie in 1A dargestellt, beträgt die Anzahl der Epitaxieschichten (Finnenschichten) innerhalb der Öffnung in einigen Ausführungsformen mindestens 5 und in anderen Ausführungsformen mindestens 10. Die maximale Anzahl kann 30 sein. Die in 1A bis 1D dargestellten Strukturen können hierin im Folgenden als eine Widerstandsmessstruktur bezeichnet werden.
  • 2A ist eine Draufsicht (Layout) und 2B ist eine perspektivische Ansicht einer Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. 2C ist ein entsprechender Schaltplan der Halbleiter-Testvorrichtung.
  • Wie in 2A dargestellt, erstrecken sich erste Finnenstrukturen 121 in der Y-Richtung und zweite Finnenstrukturen 122 erstrecken sich in der Y-Richtung und sind in der X-Richtung in Nachbarschaft zu den ersten Finnenstrukturen 121 angeordnet. Obwohl fünf erste und zweite Finnenstrukturen dargestellt sind, sind die Anzahlen der ersten und zweiten Finnenstrukturen nicht auf fünf beschränkt.
  • Eine erste Widerstandsmessstruktur 200-1 ist an einem ersten Punkt der ersten Finnenstrukturen 121 angeordnet und eine zweite Widerstandsmessstruktur 200-2 ist an einem zweiten Punkt der ersten Finnenstruktur 121 angeordnet. Der erste Punkt und der zweite Punkt weisen in einigen Ausführungsformen in der Y-Richtung einen Abstand von etwa 100 nm bis etwa 2 µm auf. Eine dritte Widerstandsmessstruktur 200-3 ist an einem dritten Punkt der zweiten Finnenstruktur 122 angeordnet. Der erste Punkt und der dritte Punkt sind im Wesentlichen an derselben Y-Position angeordnet.
  • Die Kontaktschicht 170-1 der ersten Widerstandsmessstruktur 200-1 wird über eine oder mehrere erste Verdrahtungen 111 mit einem ersten Kontaktfleck 101 verbunden, die Kontaktschicht 170-2 der zweiten Widerstandsmessstruktur 200-2 wird über eine oder mehrere zweite Verdrahtungen 112 mit einem zweiten Kontaktfleck 102 verbunden und die Kontaktschicht 170-3 der dritten Widerstandsmessstruktur 200-3 wird über eine oder mehrere dritte Verdrahtungen 113 mit einem dritten Kontaktfleck 103 verbunden.
  • Als Nächstes wird unter Bezugnahme auf 2A bis 2C ein Kontaktwiderstands-Messverfahren erläutert. Zwischen dem ersten Kontaktfleck 101 und dem zweiten Kontaktfleck 102 wird derart eine Spannung V angelegt, dass über die ersten Finnenstrukturen 121 ein Strom I zwischen der ersten Kontaktwiderstands-Messstruktur 200-1 und der zweiten Kontaktwiderstands-Messstruktur 200-1 fließt. Anschließend wird die Spannung V1 an dem ersten Kontaktfleck 101 und die Spannung V3 an dem dritten Kontaktfleck 103 gemessen. Hier ist der dritte Kontaktfleck 103 über die dritten Verdrahtungen 113 und die dritte Kontaktwiderstands-Messstruktur 200-3 elektrisch mit dem Substrat 110 verbunden, kein Strom fließt in der dritten Verdrahtung 113. Daher ist V3 im Wesentlichen die gleiche wie die Spannung VB am Substrat oder an den unteren Abschnitten der Finnenstrukturen unter der ersten Widerstandsmessstruktur 200-1. In 2C ist R1 ein Widerstand einer Durchkontaktierung oder eines Kontaktsteckabschnitts, der auf der Kontaktschicht 170-1 angeordnet ist, R2 ist ein Widerstand der Kontaktschicht 170-1, R3 ist ein Kontaktwiderstand zwischen der Kontaktschicht 170-1 und der Epitaxieschicht 160 der Source/Drain-Zone, R4 ist ein Widerstand der Wannenzone (des Bodens der Halbleiter-Finnenstrukturen 120), R5 ist ein Widerstand der Kontaktschicht 170-3, R6 ist ein Widerstand der Kontaktschicht 170-3 und R7 ist ein Widerstand einer Durchkontaktierung oder eines Kontaktsteckabschnitts, der auf der Kontaktschicht 170-3 angeordnet ist.
  • Der Kontaktwiderstand R kann durch die folgende Gleichung erhalten werden: V3 - V1 I = R = R1 + R2 + R3
    Figure DE102017120141A1_0001
  • 3A bis 21C zeigen beispielhafte aufeinander folgende Prozesse zur Herstellung der Halbleiter-Testvorrichtung gemäß einer Ausführungsform der vorliegenden Offenbarung. Es versteht sich, dass vor, während und nach Prozessen, die durch 3A bis 21C dargestellt sind, zusätzliche Operationen vorgesehen sein können, und einige der nachstehend beschriebenen Operationen können für weitere Ausführungsformen des Verfahrens ersetzt oder weggelassen werden. Die Reihenfolge der Operationen/Prozesse kann austauschbar sein. In 3A bis 21C sind die „A“-Figuren (z.B. 3A, 4A, ...) perspektivische Ansichten, die „B“-Figuren (z.B. 3B, 4B, ...) sind Querschnittsansichten entlang der X-Richtung und die „C“-Figuren (z.B. 12C, 13C, ...) sind abgeschnittene Ansichten entlang der X-Richtung.
  • Es sei angemerkt, dass die Halbleiter-Teststruktur zusammen mit funktionellen Schaltungselementen gebildet wird, z.B. FinFETs und/oder GAA-FETs.
  • Wie in 3A und 3B dargestellt, werden über einem Substrat 10 gestapelte Halbleiterschichten gebildet. Die gestapelten Halbleiterschichten umfassen erste Halbleiterschichten 24 und zweite Halbleiterschichten 26. Außerdem wird zwischen dem Substrat 10 und den gestapelten Halbleiterschichten eine Pufferschicht 20 gebildet.
  • Die ersten Halbleiterschichten 22 und die zweiten Halbleiterschichten 24 werden aus Materialien hergestellt, die unterschiedliche Gitterkonstanten aufweisen, und können eine oder mehrere Si-, Ge-, SiGe-, GaAs-, InSb-, GaP-, GaSb-, InAlAs-, InGaAs-, GaSbP-, GaAsSb- oder InP-Schichten umfassen.
  • In einigen Ausführungsformen werden die ersten Halbleiterschichten 22 und die zweiten Halbleiterschichten 24 aus Si, einer Si-Verbindung, SiGe, Ge oder einer Ge-Verbindung hergestellt. In einer Ausführungsform handelt es sich bei den ersten Halbleiterschichten 22 um Si1-xGe, wobei x größer als etwa 0,3 ist, oder Ge (x = 1,0) und bei den zweiten Halbleiterschichten 24 handelt es sich um Si1-yGe, wobei y kleiner als etwa 0,4 ist und x > y. In der vorliegenden Offenbarung bedeutet eine „M-Verbindung“ oder eine „Verbindung auf M-Basis“, dass es sich bei dem größten Teil der Verbindung um M handelt. In einer anderen Ausführungsform handelt es sich bei den zweiten Halbleiterschichten 24 um Si1-yGe, wobei y größer als etwa 0,3 ist, oder Ge und bei den ersten Halbleiterschichten 22 handelt es sich um Si1-xGe, wobei x kleiner als etwa 0,4 ist und x < y. In wiederum anderen Ausführungsformen wird die erste Halbleiterschicht 22 aus Si1-xGex hergestellt, wobei x in einem Bereich von etwa 0,3 bis etwa 0,8 liegt, und die zweite Halbleiterschicht 24 ist aus Si1-yGey hergestellt, wobei y in einem Bereich von etwa 0,1 bis etwa 0,4 liegt. Die Pufferschicht 20 wird aus Si1-zGez hergestellt, wobei z > x und/oder y.
  • In 3A und 3B werden vier Schichten der ersten Halbleiterschichten 22 und vier Schichten der zweiten Halbleiterschichten 24 angeordnet. Die Anzahl der Schichten ist jedoch nicht auf vier beschränkt und kann bis auf 1 (für jede Schicht) heruntergehen und in einigen Ausführungsformen werden 2 bis 10 Schichten sowohl der ersten als auch der zweiten Halbleiterschichten gebildet. Durch Einstellen der Anzahlen der gestapelten Schichten kann ein Betriebsstrom der GAA-FET-Vorrichtung eingestellt werden.
  • Die ersten Halbleiterschichten 22 und die zweiten Halbleiterschichten 24 werden epitaxial über der Pufferschicht 20 gebildet. Die Dicke der ersten Halbleiterschichten 22 kann größer oder gleich derjenigen der zweiten Halbleiterschichten 24 sein und liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm und liegt in anderen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 10 nm. Die Dicke der zweiten Halbleiterschichten 24 liegt in einigen Ausführungsformen in einem Bereich von etwa 2 nm bis etwa 20 nm und liegt in anderen Ausführungsformen in einem Bereich von etwa 3 nm bis etwa 10 nm. Die Dicke jeder der ersten Halbleiterschichten 22 und/oder die Dicke jeder der zweiten Halbleiterschichten kann dieselbe sein oder kann abweichen. Die Dicke der Pufferschicht 20 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm oder liegt in anderen Ausführungsformen in einem Bereich von etwa 20 nm bis etwa 40 nm.
  • In einigen Ausführungsformen wird, anstatt eine gestapelte Struktur zu bilden, eine einzelne Epitaxieschicht über dem Substrat 10 oder der Pufferschicht 20 gebildet. In einem solchen Fall wird die einzelne Epitaxieschicht aus Si1-sGes hergestellt, wobei 0,1 < s ≤ 1,0, und weist in einigen Ausführungsformen eine Dicke von etwa 30 nm bis 100 nm auf.
  • Als Nächstes werden die gestapelten Schichten der ersten und zweiten Halbleiterschichten 22, 24 in Finnenstrukturen 25 strukturiert, welche sich in der Y-Richtung erstrecken, wie in 4A und 4B dargestellt. In 4A und 4B werden zwei Finnenstrukturen 25 in der X-Richtung angeordnet. Die Anzahl der Finnenstrukturen ist jedoch nicht auf zwei beschränkt und kann fünf oder mehr (z.B. 10) betragen. In einigen Ausführungsformen werden auf beiden Seiten der Finnenstrukturen 25 eine oder mehrere Dummy-Finnenstrukturen gebildet, um die Strukturtreue bei den Strukturierungsoperationen zu verbessern.
  • Die Breite der Finnenstruktur entlang der X-Richtung liegt in einigen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 10 nm und liegt in anderen Ausführungsformen in einem Bereich von etwa 4 nm bis etwa 8 nm. Der Mittenabstand der Finnenstrukturen 25 liegt in einigen Ausführungsformen in einem Bereich von etwa 10 nm bis etwa 50 nm und liegt in anderen Ausführungsformen in einem Bereich von etwa 12 nm bis etwa 40 nm.
  • Die gestapelte Finnenstruktur 25 kann durch ein beliebiges geeignetes Verfahren strukturiert werden. Beispielsweise können die Strukturen unter Anwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, umfassend Doppelstrukturierungs- oder Multistrukturierungsprozesse. Im Allgemeinen werden bei Doppelstrukturierungs- oder Multistrukturierungsprozessen Photolithographie- und Selbstausrichtungsprozesse kombiniert, wodurch ermöglicht wird, dass Strukturen erzeugt werden, welche zum Beispiel Mittenabstände aufweisen, die kleiner sind als solche, die ansonsten bei Anwendung eines einzelnen direkten Photolithogarphieprozesses zu erhalten sind. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Anwendung eines Photolithographieprozesses strukturiert. Entlang der strukturierten Opferschicht werden Abstandhalter gebildet, wobei ein Selbstausrichtungsprozess angewendet wird. Anschließend wird die Opferschicht entfernt und die verbleibenden Abstandhalter können dann verwendet werden, um die gestapelte Finnenstruktur 25 zu strukturieren.
  • Nachdem die Finnenstrukturen 25 gebildet sind, wird über dem Substrat eine Schicht isolierenden Materials 30 gebildet, welche eine oder mehrere Schichten isolierenden Materials umfasst, so dass die Finnenstrukturen vollständig in die isolierende Schicht eingebettet sind. Das isolierende Material für die isolierende Schicht kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN, SiCN, Fluor-dotiertes Silikatglas (FSG) oder ein Low-k-Dielektrikumsmaterial umfassen, gebildet durch LPCVD (Chemische Abscheidung aus der Gasphase bei niedrigem Druck, Low Pressure Chemical Vapor Deposition), Plasma-CVD oder Flowable-CVD (FCVD). Nach dem Bilden der isolierenden Schicht kann eine Temperoperation durchgeführt werden. Anschließend wird eine Planarisierungsoperation, z.B. ein Verfahren des chemischmechanischen Polierens (CMP) und/oder ein Verfahren des Zurückätzens, durchgeführt, so dass die obere Fläche der obersten zweiten Halbleiterschicht 26 von dem isolierenden Material frei bleibt, wie in 4A und 4B dargestellt. In einigen Ausführungsformen wird über den Finnenstrukturen eine (nicht dargestellte) Finnendeckschicht gebildet, bevor die Schicht isolierenden Materials gebildet wird. Die Finnendeckschicht wird aus SiN oder einem Material auf Siliziumnitrid-Basis (z.B. SiON, SiCN oder SiOCN) hergestellt.
  • Dann wird, wie in 5A und 5B dargestellt, die Schicht isolierenden Materials zurückgenommen, um eine isolationsisolierende Schicht 30 so zu bilden, dass die oberen Abschnitte der Finnenstrukturen 25 freigelegt werden. Mit dieser Operation werden die Finnenstrukturen 25 durch die isolationsisolierende Schicht 30, welche auch als flache Grabenisolierung (Shallow Trench Isolation, STI) bezeichnet wird, elektrisch voneinander getrennt. Die Höhe der freigelegten Abschnitte der Finnenstrukturen 25 liegt in einigen Ausführungsformen in einem Bereich von etwa 30 nm bis etwa 100 nm.
  • In der Ausführungsform, die in 5A und 5B dargestellt ist, wird die Schicht isolierenden Materials zurückgenommen, bis der obere Abschnitt der Pufferschicht 20 geringfügig frei liegt. In anderen Ausführungsformen wird der obere Abschnitt der Pufferschicht 20 nicht freigelegt.
  • Nachdem die isolationsisolierende Schicht 30 gebildet ist, wird eine erste isolierende Schicht 32 gebildet, um die freigelegten Finnenstrukturen 25 vollständig zu bedecken, wie in 6A und 6B dargestellt. Die erste isolierende Schicht 32 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die erste isolierende Schicht 32 in einer Dicke von etwa 1 nm bis 3 nm aus Siliziumoxid hergestellt, gebildet durch ALD und/oder CVD.
  • Anschließend wird auf der ersten isolierende Schicht 32 und über der isolationsisolierenden Schicht 30 eine zweite isolierende Schicht 34 gebildet, wie in 7A und 7D dargestellt. Die zweite isolierende Schicht 34 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die zweite isolierende Schicht 34 in einer Dicke von etwa 10 nm bis 15 nm aus Siliziumnitrid hergestellt, gebildet durch ALD und/oder CVD. In einigen Ausführungsformen wird die zweite isolierende Schicht 34 formangepasst gebildet.
  • Weiter wird auf der zweiten isolierenden Schicht 34 eine dritte isolierende Schicht 36 gebildet, wie in 8A und 8B dargestellt. Die dritte isolierende Schicht 36 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die dritte isolierende Schicht 36 aus Siliziumoxid hergestellt, gebildet durch FCVD. In einigen Ausführungsformen wird eine Temperoperation durchgeführt, nachdem die dritte isolierende Schicht 36 durch FCVD gebildet ist.
  • Anschließend wird eine Planarisierungsoperation, wie z.B. CMP, durchgeführt, um einen überschüssigen Teil der dritten isolierenden Schicht 36 zu entfernen und um die zweite isolierende Schicht 34 freizulegen, wie in 9A und 9B dargestellt. In einigen Ausführungsformen wird nach der CMP-Operation eine Temperoperation durchgeführt.
  • Dann wird auf der zweiten und dritten isolierenden Schicht 34, 36 eine vierte isolierende Schicht 40 gebildet und weiter wird auf der vierten isolierenden Schicht 40 eine fünfte isolierende Schicht 42 gebildet, wie in 10A und 10B dargestellt. Die vierte und fünfte isolierende Schicht werden aus unterschiedlichen Materialien hergestellt und umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die vierte isolierende Schicht 40 in einer Dicke von etwa 1 nm bis 3 nm aus Siliziumoxid hergestellt, gebildet durch ALD und/oder CVD, und die fünfte isolierende Schicht 42 wird in einer Dicke von etwa 10 nm bis 30 nm aus Siliziumnitrid hergestellt, gebildet durch ALD und/oder CVD.
  • Weiter wird, wie in 11A und 11B dargestellt, auf der fünften isolierenden Schicht 42 eine sechste isolierende Schicht 44 gebildet. Die sechste isolierende Schicht 44 umfasst Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die sechste isolierende Schicht 44 in einer Dicke von etwa 40 nm bis 60 nm aus Siliziumoxid hergestellt, gebildet durch ALD und/oder CVD.
  • Als Nächstes wird an den gestapelten isolierenden Schichten eine Strukturierungsoperation durchgeführt, welche eine oder mehrere Lithographieoperationen und Trockenätzoperationen umfasst, um eine Öffnung 48 zu bilden, wie in 12A bis 12C dargestellt. Durch die Strukturierungsoperation werden die oberen Abschnitte der Finnenstrukturen 25 und die obere Fläche der isolationsisolierenden Schicht 30 innerhalb der Öffnung 48 freigelegt.
  • Anschließend wird um die freigelegten Finnenstrukturen 25 herum eine Epitaxieschicht 50 gebildet, wie in 13A bis 13C dargestellt. Die Epitaxieschicht 50 wird durch dieselbe Operation gebildet wie zum Bilden von Source/Drain-Epitaxieschichten für FinFETs und/oder GAA-FETs. Die Epitaxieschicht 50 umfasst eine oder mehrere Schichten von SiP, SiAs, SiC und SiCP zum Testen von n-Kanal-FETs oder eine oder mehrere Schichten von SiB, SiGa, SiGe und SiGeB zum Testen von p-Kanal-FETs. In einigen Ausführungsformen werden in die Epitaxieschicht 50 Dotierstoffe in einer Konzentration im Bereich von etwa 5 × 1020 cm-3 bis etwa 6 × 1021 cm-3 eingeführt. Die Epitaxieschicht 50 wickelt sich vollständig um die entsprechenden freigelegten Finnenstrukturen und vereinigt sich nicht mit der benachbarten Epitaxieschicht.
  • Dann wird, wie in 14A bis 14D dargestellt, über der Epitaxieschicht 50 eine Silizidschicht 52 gebildet. Die Silizidschicht 52 umfasst eines oder mehreres aus WSi, CoSi, NiSi, TiSi, RuSi, MoSi und TaSi. Zuerst wird über der Epitaxieschicht 50 eine Metallschicht gebildet und anschließend wird eine Temperoperation durchgeführt, um die Silizidschicht 52 zu bilden. In einigen Ausführungsformen weist die Silizidschicht eine Dicke in einem Bereich von etwa 2 nm bis etwa 4 nm auf.
  • Als Nächstes wird innerhalb der Öffnung 48 und über der sechsten isolierenden Schicht 44 eine Klebstoffschicht 54 gebildet, wie in 15A bis 15C dargestellt. Die Silizidschicht 52 wird von der Klebstoffschicht 54 bedeckt. In einigen Ausführungsformen umfasst die Klebstoffschicht TiN, gebildet durch CVD, PVD und/oder ALD oder andere geeignete Verfahren, und weist eine Dicke im Bereich von etwa 1 nm bis etwa 4 nm auf.
  • Dann wird über der Klebstoffschicht 54 eine Kontaktkörper-Metallschicht 60 gebildet, wie in 16A bis 16C dargestellt, und es wird eine Planarisierungsoperation durchgeführt, wie z.B. CMP, um überschüssiges Metallmaterial zu entfernen, wie in 17A bis 17C dargestellt. Die Kontaktkörper-Metallschicht 60 umfasst eines oder mehreres aus Co, Ni, W, Ti, Ta, Cu und Al, gebildet durch CVD, PVD, ALD und/oder Elektroplattieren oder andere geeignete Verfahren.
  • Anschließend wird über der Kontaktkörper-Metallschicht 60 und der sechsten isolierenden Schicht 42 eine siebte isolierende Schicht 62 gebildet und über der siebten isolierenden Schicht 62 wird eine achte isolierende Schicht 64 gebildet. Die siebte und achte isolierende Schicht werden aus unterschiedlichen Materialien hergestellt und umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die siebte isolierende Schicht 62 in einer Dicke von etwa 2 nm bis 10 nm aus Siliziumnitrid hergestellt, gebildet durch ALD und/oder CVD, und die achte isolierende Schicht 64 wird aus Siliziumoxid hergestellt, gebildet durch ALD und/oder CVD.
  • Als Nächstes wird an der siebten und achten isolierenden Schicht eine Strukturierungsoperation durchgeführt, welche eine oder mehrere Lithographieoperationen und Trockenätzoperationen umfasst, um eine Kontaktöffnung 66 zu bilden, wie in 18A bis 18C dargestellt. Durch die Strukturierungsoperation wird die obere Fläche der Körpermetallschicht 60 innerhalb der Öffnung 66 freigelegt.
  • Dann wird in der Kontaktöffnung 66 eine Kontaktmetallschicht 70 gebildet, indem eine Metallmaterialschicht gebildet wird und eine Planarisierungsoperation, wie z.B. CMP, durchgeführt wird, wie in 19A bis 19C dargestellt. Die Kontaktmetallschicht 70 umfasst eines oder mehreres aus Co, Ni, W, Ti, Ta, Cu und Al.
  • Weiter wird über der Kontaktmetallschicht 70 und der achten isolierenden Schicht 64 eine neunte isolierende Schicht 72 gebildet und über der neunten isolierenden Schicht 72 wird eine zehnte isolierende Schicht 74 gebildet. Die neunte und zehnte isolierende Schicht werden aus unterschiedlichen Materialien hergestellt und umfassen Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid (SiON), SiOCN und/oder SiCN oder ein anderes geeignetes isolierendes Material. In bestimmten Ausführungsformen wird die neunte isolierende Schicht 72 in einer Dicke von etwa 2 nm bis 10 nm aus Siliziumnitrid hergestellt, gebildet durch ALD und/oder CVD, und die zehnte isolierende Schicht 74 wird aus Siliziumoxid hergestellt, gebildet durch ALD und/oder CVD oder andere geeignete Verfahren.
  • Als Nächstes wird an der neunten und zehnten isolierenden Schicht eine Strukturierungsoperation durchgeführt, welche eine oder mehrere Lithographieoperationen und Trockenätzoperationen umfasst, um eine Verdrahtungsöffnung 76 zu bilden, wie in 20A bis 20C dargestellt. Durch die Strukturierungsoperation wird die obere Fläche der Kontaktmetallschicht 70 innerhalb der Öffnung 76 freigelegt.
  • Dann wird in der Kontaktöffnung 76 eine Verdrahtungsmetallschicht 80 gebildet, indem eine Metallmaterialschicht gebildet wird und eine Planarisierungsoperation, wie z.B. CMP, durchgeführt wird, wie in 21A bis 21C dargestellt. Die Verdrahtungsmetallschicht 80 umfasst eines oder mehreres aus Co, Ni, W, Ti, Ta, Cu und AI, gebildet durch CVD, PVD, ALD und/oder Elektroplattieren oder andere geeignete Verfahren.
  • Bei den vorstehenden Herstellungsoperationen entsprechen die Klebstoffschicht 54 und die Kontaktkörper-Metallschicht 60 der Klebstoffschicht 174 bzw. der Körperschicht 176 der 1A bis 1D. Die Silizidschicht 52 entspricht der Legierungsschicht 172 der 1A bis 1D. Die Epitaxieschicht 50 entspricht der Epitaxieschicht 160 der 1A bis 1D. Die erste und zweite Halbleiterschicht 22 und 24 entsprechen der ersten Halbleiterschicht 123 bzw. der zweiten Halbleiterschicht 124 der 1A und 1B. Die Finnenstrukturen (unterer Abschnitt) 20 entsprechen den Finnenstrukturen 120 der 1A bis 1D. Die isolationsisolierende Schicht 30 entspricht der isolationsisolierenden Schicht 130 der 1A bis 1D.
  • Es versteht sich, dass die Halbleiter-Teststrukturen ferner CMOS-Verfahren durchlaufen, um verschiedene Elemente zu bilden, wie z.B. Passivierungsschichten usw.
  • Die verschiedenen Ausführungsformen oder Beispiele, die hierin beschrieben werden, bieten verschiedene Vorteile gegenüber dem Stand der Technik. Beispielsweise kann in der vorliegenden Offenbarung, da die oberen Abschnitte der Finnenstrukturen vollständig um die Kontaktmetallmaterialien gewickelt sind, ein niedriger spezifischer Widerstand erreicht werden.
  • Es versteht sich, dass hierin nicht notwendigerweise alle Vorteile beschrieben worden sind, kein bestimmter Vorteil für alle Ausführungsformen oder Beispiele erforderlich ist und andere Ausführungsformen oder Beispiele andere Vorteile bieten können.
  • Gemäß einer Erscheinungsform der vorliegenden Offenbarung umfasst eine Halbleiter-Testvorrichtung zum Messen eines Kontaktwiderstands: erste Finnenstrukturen, wobei obere Abschnitte der ersten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen; Epitaxieschichten, welche jeweils auf den oberen Abschnitten der ersten Finnenstrukturen ausgebildet sind; erste leitfähige Schichten, welche jeweils auf den Epitaxieschichten ausgebildet sind; eine erste Kontaktschicht, welche an einem ersten Punkt auf den ersten Kontaktschichten angeordnet ist; eine zweite Kontaktschicht, welche an einem zweiten Punkt, der von dem ersten Punkt entfernt ist, auf den ersten Kontaktschichten angeordnet ist; einen ersten Kontaktfleck, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist; und einen zweiten Kontaktfleck, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist. Die Halbleiter-Testvorrichtung ist so konfiguriert, dass sie den Kontaktwiderstand zwischen der ersten Kontaktschicht und den ersten Finnenstrukturen misst, indem sie einen Strom zwischen dem ersten Kontaktfleck und dem zweiten Kontaktfleck anwendet. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen umfasst die Halbleiter-Testvorrichtung ferner: zweite Finnenstrukturen, welche in Nachbarschaft zu den ersten Finnenstrukturen angeordnet sind; eine dritte Kontaktschicht, welche an einem dritten Punkt auf den ersten leitfähigen Schichten der zweiten Finnenstruktur angeordnet ist; und einen dritten Kontaktfleck, welcher über eine dritte Verdrahtung mit der dritten Kontaktschicht verbunden ist. Die oberen Abschnitte der zweiten Finnenstrukturen ragen aus der isolationsisolierenden Schicht heraus, die Epitaxieschichten sind auf den oberen Abschnitten der zweiten Finnenstrukturen ausgebildet und die ersten leitfähigen Schichten sind jeweils auf den Epitaxieschichten ausgebildet. Der dritte Kontaktfleck ist über ein Substrat an dem ersten Punkt elektrisch mit der ersten Finnenstruktur verbunden. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen handelt es sich bei den ersten leitfähigen Schichten um Silizidschichten. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen sind die ersten leitfähigen Schichten jeweils vollständig um die Epitaxieschichten gewickelt. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen stehen die erste und zweite Kontaktschicht mit der isolationsisolierenden Schicht in Kontakt. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen umfasst jede der ersten leitfähigen Schichten zwei oder mehr Schichten leitfähigen Materials. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen beträgt eine Gesamtanzahl der ersten Finnenstrukturen mindestens 10. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen umfassen obere Abschnitte der ersten Finnenstrukturen mehrere Schichten verschiedener Halbleitermaterialien.
  • Gemäß einer anderen Erscheinungsform der vorliegenden Offenbarung wird ein Verfahren zum Messen eines Kontaktwiderstands unter Verwendung einer Halbleiter-Testvorrichtung bereitgestellt. Die Halbleiter-Testvorrichtung umfasst: erste Finnenstrukturen, wobei obere Abschnitte der ersten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen; Epitaxieschichten, welche jeweils auf den oberen Abschnitten der ersten Finnenstrukturen ausgebildet sind; erste leitfähige Schichten, welche jeweils auf den Epitaxieschichten ausgebildet sind; eine erste Kontaktschicht, welche an einem ersten Punkt auf den ersten Kontaktschichten angeordnet ist; eine zweite Kontaktschicht, welche an einem zweiten Punkt, der von dem ersten Punkt entfernt ist, auf den ersten Kontaktschichten angeordnet ist; einen ersten Kontaktfleck, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist; und einen zweiten Kontaktfleck, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist. Bei dem Verfahren wird zwischen dem ersten Kontaktfleck und dem zweiten Kontaktfleck ein Strom angewendet. Es wird eine Spannung zwischen dem ersten Kontaktfleck und Böden der ersten Finnenstrukturen an dem ersten Punkt gemessen. Der Kontaktwiderstand zwischen der ersten Kontaktschicht und den ersten Finnenstrukturen wird berechnet. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen umfasst die Halbleiter-Testvorrichtung ferner: zweite Finnenstrukturen, welche in Nachbarschaft zu den ersten Finnenstrukturen angeordnet sind, wobei obere Abschnitte der zweiten Finnenstrukturen aus der isolationsisolierenden Schicht heraus ragen; eine dritte Kontaktschicht, welche an einem dritten Punkt auf den ersten leitfähigen Schichten der zweiten Finnenstruktur angeordnet ist; und einen dritten Kontaktfleck, welcher über eine dritte Verdrahtung mit der dritten Kontaktschicht verbunden ist. Die Epitaxieschichten sind auf den oberen Abschnitten der zweiten Finnenstrukturen ausgebildet und die ersten leitfähigen Schichten sind jeweils auf den Epitaxieschichten ausgebildet. Der dritte Kontaktfleck ist über ein Substrat an dem ersten Punkt elektrisch mit der ersten Finnenstruktur verbunden. Zwischen dem ersten Kontaktfleck und dem dritten Kontaktfleck fließt kein Strom. Zwischen dem ersten Kontaktfleck und dem dritten Kontaktfleck wird die Spannung gemessen. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen handelt es sich bei den ersten leitfähigen Schichten um Silizidschichten. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen bedecken die ersten leitfähigen Schichten jeweils vollständig eine Oberseite und Seiten der Epitaxieschichten. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen stehen die ersten leitfähigen Schichten mit der isolationsisolierenden Schicht in Kontakt. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen beträgt eine Gesamtanzahl der ersten Finnenstrukturen mindestens 10
  • Gemäß einer weiteren Erscheinungsform der vorliegenden Offenbarung werden bei einem Verfahren zur Herstellung einer Halbleiter-Testvorrichtung erste Finnenstrukturen und in Nachbarschaft zu den ersten Finnenstrukturen angeordnete zweite Finnenstrukturen gebildet. Obere Abschnitte der ersten und zweiten Finnenstrukturen ragen aus einer isolationsisolierenden Schicht heraus, die über einem Substrat angeordnet ist. Es werden Epitaxieschichten gebildet, um die oberen Abschnitte der ersten und zweiten Finnenstrukturen zu umwickeln. Über den Epitaxieschichten werden Silizidschichten gebildet. Über einem ersten Punkt der ersten Finnenstrukturen wird eine erste Kontaktschicht gebildet, welche mit der Silizidschicht in Kontakt steht. Über einem zweiten Punkt der ersten Finnenstrukturen wird eine zweite Kontaktschicht gebildet, welche mit der Silizidschicht in Kontakt steht. Über einem dritten Punkt der ersten Finnenstrukturen wird eine dritte Kontaktschicht gebildet, welche mit der Silizidschicht in Kontakt steht. Es werden ein erster Kontaktfleck, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist, ein zweiter Kontaktfleck, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist, und ein dritter Kontaktfleck gebildet, welcher über eine dritte Verdrahtung mit der dritten Kontaktschicht verbunden ist. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen bedecken die Silizidschichten jeweils vollständig eine Oberseite und Seiten der Epitaxieschichten. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen werden vor dem Bilden der Epitaxieschichten eine oder mehrere Dielektrikumsschichten über den ersten und zweiten Finnenstrukturen gebildet und in der einen oder den mehreren Dielektrikumsschichten wird eine erste Öffnung über dem ersten Punkt gebildet, um die oberen Abschnitte der ersten Finnenstrukturen freizulegen, eine zweite Öffnung über dem zweiten Punkt gebildet, um die oberen Abschnitte der ersten Finnenstrukturen freizulegen, und eine dritte Öffnung über dem dritten Punkt gebildet, um die oberen Abschnitte der ersten Finnenstrukturen freizulegen. Die Epitaxieschichten werden auf den freigelegten oberen Abschnitten der ersten und zweiten Finnenstrukturen in der ersten bis dritten Öffnung gebildet. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen beträgt eine Anzahl der ersten Finnenstrukturen, die in der ersten und zweiten Öffnung freigelegt werden, mindestens 10 und eine Anzahl der zweiten Finnenstrukturen, die in der dritten Öffnung freigelegt werden, beträgt mindestens 10. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen stehen die erste bis dritte Kontaktschicht mit der isolationsisolierenden Schicht in Kontakt, ohne dass irgendein Abschnitt der einen oder der mehreren Dielektrikumsschichten zwischen der ersten bis dritten Kontaktschicht und der isolationsisolierenden Schicht angeordnet ist. In einer oder mehreren der vorstehenden oder folgenden Ausführungsformen umfassen die oberen Abschnitte der ersten und zweiten Finnenstrukturen mehrere Schichten verschiedener Halbleitermaterialien.
  • Im Vorstehenden werden Elemente mehrerer Ausführungsformen oder Beispiele so beschrieben, dass der Fachmann die Erscheinungsformen der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass er die vorliegende Offenbarung einfach als eine Grundlage zum Entwickeln oder Modifizieren anderer Prozesse und Strukturen nutzen kann, um dieselben Zwecke zu erfüllen und/oder dieselben Vorteile zu erzielen wie bei den hierin vorgestellten Ausführungsformen oder Beispielen. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von der Idee und vom Umfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Abweichungen hieran vornehmen kann, ohne von der Idee und vom Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Halbleiter-Testvorrichtung zum Messen eines Kontaktwiderstands, umfassend: erste Finnenstrukturen, wobei obere Abschnitte der ersten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen; Epitaxieschichten, welche jeweils auf den oberen Abschnitten der ersten Finnenstrukturen gebildet werden; erste leitfähige Schichten, welche jeweils auf den Epitaxieschichten gebildet werden; eine erste Kontaktschicht, welche an einem ersten Punkt auf den ersten leitfähigen Schichten angeordnet ist; eine zweite Kontaktschicht, welche an einem zweiten Punkt, der von dem ersten Punkt entfernt ist, auf den ersten leitfähigen Schichten angeordnet ist; einen ersten Kontaktfleck, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist; und einen zweiten Kontaktfleck, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist, wobei die Halbleiter-Testvorrichtung so konfiguriert ist, dass sie den Kontaktwiderstand zwischen der ersten Kontaktschicht und den ersten Finnenstrukturen misst, indem sie einen Strom zwischen dem ersten Kontaktfleck und dem zweiten Kontaktfleck anwendet.
  2. Halbleiter-Testvorrichtung nach Anspruch 1, ferner umfassend: zweite Finnenstrukturen, welche in Nachbarschaft zu den ersten Finnenstrukturen angeordnet sind, wobei obere Abschnitte der zweiten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen, die Epitaxieschichten auf den oberen Abschnitten der zweiten Finnenstrukturen ausgebildet sind und die ersten leitfähigen Schichten jeweils auf den Epitaxieschichten ausgebildet sind; eine dritte Kontaktschicht, welche an einem dritten Punkt auf den ersten leitfähigen Schichten der zweiten Finnenstrukturen angeordnet ist; und einen dritten Kontaktfleck, welcher über eine dritte Verdrahtung mit der dritten Kontaktschicht verbunden ist, wobei: der dritte Kontaktfleck über ein Substrat an dem ersten Punkt elektrisch mit der ersten Finnenstruktur verbunden ist.
  3. Halbleiter-Testvorrichtung nach Anspruch 2, wobei es sich bei den ersten leitfähigen Schichten um Silizidschichten handelt.
  4. Halbleiter-Testvorrichtung nach Anspruch 2 oder 3, wobei die ersten leitfähigen Schichten eine Oberseite und Seiten der Epitaxieschichten jeweils vollständig bedecken.
  5. Halbleiter-Testvorrichtung nach Anspruch 4, wobei die erste und zweite Kontaktschicht mit der isolationsisolierenden Schicht in Kontakt stehen.
  6. Halbleiter-Testvorrichtung nach Anspruch 5, wobei jede der ersten leitfähigen Schichten zwei oder mehr Schichten leitfähigen Materials umfasst.
  7. Halbleiter-Testvorrichtung nach einem der Ansprüche 2 bis 6, wobei eine Gesamtanzahl der ersten Finnenstrukturen mindestens 10 beträgt.
  8. Halbleiter-Testvorrichtung nach einem der Ansprüche 2 bis 7, wobei die oberen Abschnitte der ersten Finnenstrukturen mehrere Schichten verschiedener Halbleitermaterialien umfassen.
  9. Verfahren zum Messen eines Kontaktwiderstands unter Verwendung einer Halbleiter-Testvorrichtung, wobei die Halbleiter-Testvorrichtung umfasst: erste Finnenstrukturen, wobei obere Abschnitte der ersten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen; Epitaxieschichten, welche jeweils auf den oberen Abschnitten der ersten Finnenstrukturen gebildet werden; erste leitfähige Schichten, welche jeweils auf den Epitaxieschichten gebildet werden; eine erste Kontaktschicht, welche an einem ersten Punkt auf den ersten leitfähigen Schichten angeordnet ist; eine zweite Kontaktschicht, welche an einem zweiten Punkt, der von dem ersten Punkt entfernt ist, auf den ersten leitfähigen Schichten angeordnet ist; einen ersten Kontaktfleck, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist; und einen zweiten Kontaktfleck, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist, wobei das Verfahren umfasst: Anwenden eines Stroms zwischen dem ersten Kontaktfleck und dem zweiten Kontaktfleck, so dass der Strom durch die ersten Finnenstrukturen fließt; Messen einer Spannung zwischen dem ersten Kontaktfleck und Böden der ersten Finnenstrukturen an dem ersten Punkt und Berechnen des Kontaktwiderstands zwischen der ersten Kontaktschicht und den ersten Finnenstrukturen.
  10. Verfahren nach Anspruch 9, wobei: die Halbleiter-Testvorrichtung ferner umfasst: zweite Finnenstrukturen, welche in Nachbarschaft zu den ersten Finnenstrukturen angeordnet sind, wobei obere Abschnitte der zweiten Finnenstrukturen aus der isolationsisolierenden Schicht herausragen, die Epitaxieschichten auf den oberen Abschnitten der zweiten Finnenstrukturen ausgebildet sind und die ersten leitfähigen Schichten jeweils auf den Epitaxieschichten ausgebildet sind; eine dritte Kontaktschicht, welche an einem dritten Punkt auf den ersten leitfähigen Schichten der zweiten Finnenstruktur angeordnet ist; und einen dritten Kontaktfleck, welcher über eine dritte Verdrahtung mit der dritten Kontaktschicht verbunden ist, der dritte Kontaktfleck über ein Substrat an dem ersten Punkt elektrisch mit mit der ersten Finnenstruktur verbunden ist, zwischen dem ersten Kontaktfleck und dem dritten Kontaktfleck kein Strom fließt und zwischen dem ersten Kontaktfleck und dem dritten Kontaktfleck die Spannung gemessen wird.
  11. Verfahren nach Anspruch 10, wobei es sich bei den ersten leitfähigen Schichten um Silizidschichten handelt.
  12. Verfahren nach Anspruch 10 oder 11, wobei die ersten leitfähigen Schichten jeweils vollständig um frei liegende Abschnitte von Epitaxieschichten gewickelt sind.
  13. Verfahren nach Anspruch 12, wobei die ersten leitfähigen Schichten mit der isolationsisolierenden Schicht in Kontakt stehen.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei eine Gesamtanzahl der ersten Finnenstrukturen mindestens 10 beträgt.
  15. Verfahren zur Herstellung einer Halbleiter-Testvorrichtung, wobei das Verfahren umfasst: Bilden erster Finnenstrukturen und zweiter Finnenstrukturen, welche in Nachbarschaft zu den ersten Finnenstrukturen angeordnet sind, wobei obere Abschnitte der zweiten Finnenstrukturen aus einer isolationsisolierenden Schicht herausragen, die über einem Substrat angeordnet ist; und Bilden von Epitaxieschichten, um die oberen Abschnitte der ersten und zweiten Finnenstrukturen zu umwickeln; Bilden von Silizidschichten über den Epitaxieschichten; Bilden einer ersten Kontaktschicht, welche mit der Silizidschicht in Kontakt steht, über einem ersten Punkt der ersten Finnenstrukturen, einer zweiten Kontaktschicht, welche mit der Silizidschicht in Kontakt steht, über einem zweiten Punkt der ersten Finnenstrukturen und einer dritten Kontaktschicht, welche mit der Silizidschicht in Kontakt steht, über einem dritten Punkt der zweiten Finnenstrukturen; und Bilden eines ersten Kontaktflecks, welcher über eine erste Verdrahtung mit der ersten Kontaktschicht verbunden ist, eines zweiten Kontaktflecks, welcher über eine zweite Verdrahtung mit der zweiten Kontaktschicht verbunden ist, und eines dritten Kontaktflecks, welcher über eine dritte Verdrahtung mit der dritten Kontaktschicht verbunden ist.
  16. Verfahren nach Anspruch 15, wobei die Silizidschichten jeweils vollständig um frei liegende Abschnitte der Epitaxieschichten gewickelt sind.
  17. Verfahren nach Anspruch 16, vor dem Bilden der Epitaxieschichten ferner umfassend: Bilden einer oder mehrerer Dielektrikumsschichten über den ersten und zweiten Finnenstrukturen und Bilden einer ersten Öffnung über dem ersten Punkt, um die oberen Abschnitte der ersten Finnenstrukturen freizulegen, einer zweiten Öffnung über dem zweiten Punkt, um die oberen Abschnitte der ersten Finnenstrukturen freizulegen, einer dritten Öffnung über dem dritten Punkt, um die oberen Abschnitte der zweiten Finnenstrukturen freizulegen, in der einen oder den mehreren Dielektrikumsschichten, wobei die Epitaxieschichten auf den freigelegten oberen Abschnitten der ersten und zweiten Finnenstrukturen in der ersten bis dritten Öffnung gebildet werden.
  18. Verfahren nach Anspruch 17, wobei eine Anzahl der ersten Finnenstrukturen, die in der ersten und zweiten Öffnung freigelegt werden, mindestens 10 beträgt und eine Anzahl der zweiten Finnenstrukturen, die in der dritten Öffnung freigelegt werden, mindestens 10 beträgt.
  19. Verfahren nach Anspruch 17 oder 18, wobei die erste bis dritte Kontaktschicht mit der isolationsisolierenden Schicht in Kontakt stehen, ohne dass irgendein Abschnitt der einen oder der mehreren Dielektrikumsschichten zwischen der ersten bis dritten Kontaktschicht und der isolationsisolierenden Schicht angeordnet ist.
  20. Verfahren nach einem der vorhergehenden Ansprüche 16 bis 19, wobei die oberen Abschnitte der ersten und zweiten Finnenstrukturen mehrere Schichten verschiedener Halbleitermaterialien umfassen.
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