DE112012002648T5

DE112012002648T5 - Lokale Zwischenverbindung mit einem niedrigen Profil und Verfahren zum Herstellen derselben

Info

Publication number: DE112012002648T5
Application number: DE112012002648.9T
Authority: DE
Inventors: David V. Horak; Charles W. Koburger; Shom Ponoth; Chih-Chao Yang
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2011-06-27
Filing date: 2012-03-12
Publication date: 2014-03-20
Anticipated expiration: 2032-03-13
Also published as: WO2013002851A1; CN103563086B; US20120326237A1; CN103563086A; US8754483B2; DE112012002648B4; GB2507011A; GB2507011B; GB201401202D0

Abstract

Ausführungsformen der vorliegenden Erfindung stellen eine Struktur bereit. Die Struktur beinhaltet eine Mehrzahl von Feldeffekttransistoren mit Gate-Stapeln, die auf der Oberseite eines Halbleitersubstrats ausgebildet sind, wobei die Gate-Stapel Abstandshalter aufweisen, die an Seitenwänden derselben ausgebildet sind; sowie einen oder mehrere leitfähige Kontakte, die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain eines weiteren der Mehrzahl von Feldeffekttransistoren verbinden, wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil sind, die eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.

Description

VERWEIS AUF EINE VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht den Prioritätsvorteil der United States Patentanmeldung S/N: 13/169 081 mit dem Titel ”Low-Profile Local Interconnect and Method of Making the same”, eingereicht am 27. Juni 2011, deren Inhalt durch Verweis in ihrer Gesamtheit hierin aufgenommen ist.
GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Fertigung von Halbleitereinheiten und bezieht sich im Besonderen auf eine Struktur einer lokalen Zwischenverbindung mit einem niedrigen Profil sowie auf ein Verfahren zum Herstellen derselben.
HINTERGRUND DER ERFINDUNG
Ein Verfahren des Standes der Technik zum Bilden von Kontakten und/oder lokalen Zwischenverbindungen für Halbleitereinheiten, wie beispielsweise Feldeffekttransistoren, beinhaltet im Allgemeinen Schritte zum Abscheiden und anschließendem Planarisieren einer isolierenden Vor-Metall-Dielektrikum-Schicht (”PMD”-Schicht, Pre-Metal Dielectric layer) auf der Oberseite der Halbleitereinheiten; zum Bilden von einer oder von mehreren Masken für Kontakte und/oder lokale Zwischenverbindungen auf der Oberseite der PMD-Schicht, um ein Muster von Löchern oder Öffnungen im Inneren der PMD-Schicht zu erzeugen; und zum Damaszieren von leitfähigem Material in die Löcher oder Öffnungen in der PMD-Schicht hinein, um die Kontakte (CAs, contacts) und/oder die lokalen Zwischenverbindungen (LIs, Local Interconnects) zu bilden.
Für viele Generationen und insbesondere, da Abmessungen von Strukturen, die kontaktiert werden, unter 100 nm schrumpfen, wird eine Prozesssteuerung der vorstehenden Vorgehensweise des ”Ätzens eines Kontaktlochs” zunehmend schwierig und problematisch. Es wurden zum Beispiel Prozessprobleme beobachtet in Bezug auf: 1) eine Erosion von Dünnschichten von Gate-Seitenwänden und/oder von Abstandshaltern, die normalerweise aus Nitrid hergestellt sind; und 2) eine Erosion von Substrat/Silicid an dem Boden von CA/LI-Löchern. Dünnschichten von Gate-Seitenwänden werden dazu verwendet, das Gate vor einem Kurzschließen mit dem CA/LI zu schützen, und so kann eine Erosion dieser Dünnschichten die Ausbeute an Einheiten verringern und den Leckstrom erhöhen, wenn Bildabmessung und -überlagerung so zusammenwirken, dass der CA/die LI mit dem Gate überlappen. In ähnlicher Weise kann ebenso eine Erosion von Substrat/Silicid eine Leckage verursachen. Da eine Geschwindigkeit des flächendeckenden Ätzens, die in dem Prozess verwendet wird, im Allgemeinen sehr hoch ist, ist es darüber hinaus sehr schwierig, in sehr kleinen Zwischenräumen eine Erosion von Null bis verschwindend klein zu erreichen. Während eines lithographischen Prozesses müssen Elemente gedruckt werden, die größer als ihre gewünschten endgültigen Abmessungen sind, um eine Bildqualität zu garantieren, und im Anschluss müssen die gedruckten Elemente während Ätzprozessen geschrumpft werden. Ein Steuern dieses Schrumpfprozesses wird zu einer bedeutenden Herausforderung für zunehmend kleine Löcher mit einer Variabilität über einen größeren Teilbereich der Gesamtbildabmessung. Es ist schwierig, die vorstehenden Probleme durch eine Steuerung der Elementabmessung/der Anordnung zu vermeiden.
Eine Vorgehensweise, um die vorstehenden Probleme anzugehen, besteht darin, unterhalb der PMD-Schicht eine Ätzstoppschicht hinzuzufügen. Zu diesem Zweck wurden ursprünglich Überzüge verwendet, die aus Nitrid hergestellt waren. Die erforderliche Dicke des Nitrids füllt jedoch rasch den Zwischenraum von Gate zu Gate bei Abmessungen, die vergleichbar jenen sind, die für Netzknoten von 22 nm und jenseits davon üblich sind. Als ein Ergebnis ist häufig ein vermehrtes Überätzen von Nitrid als Teil des Prozesses zur Bildung des CA/der LI erforderlich. Weitere Vorgehensweisen, um die vorstehenden Probleme anzugehen, können eine Verwendung weiterer Typen von Ätzstoppschichten beinhalten, wie beispielsweise HfSiO_x, das eine von Nitrid verschiedene Eigenschaft aufweist. Die Verwendung von HfSiO_x kann jedoch eine unerwünschte Kapazität (da die Dielektrizitätskonstante von HfSiO_x sehr hoch ist) zusätzlich dazu zu der Einheit hinzufügen, dass noch zu zeigen ist, dass der Prozess zum Entfernen des HfSiO_x nach dem PMD-Ätzvorgang zuverlässig ist.
Außerdem erzeugen herkömmliche Vorgehensweisen im Allgemeinen eine Zwischenverbindungsstruktur, die eine Höhe aufweist, die mindestens gleich der Höhe des Gate-Stapels des Feldeffekttransistors ist. Um den Metallkontakt der nächsten Ebene zu bilden, der üblicherweise als M1-Metallleitung bekannt ist, ist im Allgemeinen eine dielektrische isolierende Schicht dazwischen erforderlich, um einen adäquaten Zwischenraum zwischen der M1-Metallleitung und der Zwischenverbindungsstruktur darunter aufrecht zu erhalten, um eine Kurzschlussbildung zu vermeiden.
KURZDARSTELLUNG VON AUSFÜHRUNGSFORMEN DER ERFINDUNG
Ausführungsformen der vorliegenden Erfindung stellen eine Struktur bereit, die zum Beispiel eine Halbleiterstruktur sein kann. Die Struktur beinhaltet eine Mehrzahl von Feldeffekttransistoren mit Gate-Stapeln, die auf der Oberseite eines Halbleitersubstrats ausgebildet sind, wobei die Gate-Stapel Abstandshalter aufweisen, die an Seitenwänden derselben ausgebildet sind; sowie einen oder mehrere leitfähige Kontakte, die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain eines weiteren der Mehrzahl von Feldeffekttransistoren zu verbinden, wobei der eine oder die mehreren leitfähigen Kontakte Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil (LPLI, Low-Profile Local Interconnect) sind, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.
In einem Aspekt der Erfindung sind der eine oder die mehreren leitfähigen Kontakte der LPLI direkt angrenzend an die Abstandshalter der Gate-Stapel ausgebildet.
In einer Ausführungsform kann die Struktur des Weiteren einen oder mehrere Durchkontaktierungen beinhalten, der/die auf der Oberseite des einen oder der mehreren leitfähigen Kontakte ausgebildet ist/sind und direkt benachbart zu den Abstandshaltern der Gate-Stapel ist/sind.
In einem Aspekt der Erfindung sind der eine oder die mehreren Durchkontaktierungen aus einem gleichen Material wie jenem des einen oder der mehreren leitfähigen Kontakte hergestellt und weisen eine gleiche Höhe wie die Höhe der Gate-Stapel auf.
In einer weiteren Ausführungsform, wobei die Gate-Stapel eine Deckschicht auf der Oberseite derselben beinhalten, beinhaltet die Struktur des Weiteren eine Leitung eines leitfähigen Pfades, die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die Leitung des leitfähigen Pfades auf der Oberseite von und in Kontakt mit der Deckschicht von wenigstens einem der Gate-Stapel ausgebildet ist.
In einem Aspekt der Erfindung ist die Leitung des leitfähigen Pfades von dem einen oder den mehreren leitfähigen Kontakten unterhalb derselben mittels einer Schicht aus einem dielektrischen Material isoliert.
In einem weiteren Aspekt der Erfindung ist die Leitung des leitfähigen Pfades in Kontakt mit wenigstens einem von dem einen oder den mehreren Durchkontaktierungen und ist mit wenigstens einem von dem einen oder den mehreren leitfähigen Kontakten durch den einen oder die mehreren Durchkontaktierungen elektrisch verbunden.
In noch einem weiteren Aspekt der Erfindung ist die Leitung des leitfähigen Pfades in Kontakt mit wenigstens einem von den Gate-Stapeln durch eine Öffnung, die in der Deckschicht auf der Oberseite desselben ausgebildet ist, wobei die Öffnung mit einem leitfähigen Material gefüllt ist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird aus der folgenden detaillierten Beschreibung bevorzugter Ausführungsformen in Verbindung mit den begleitenden Zeichnungen vollständiger verständlich und ersichtlich, in denen:
1 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben gemäß einer Ausführungsform der vorliegenden Erfindung ist;
2 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 1 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist;
3 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 2 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist;
4 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 3 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist;
5 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 4 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist;
6 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 5 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist;
7 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 6 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist;
8 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 7 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist; und
9 eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 7 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung ist.
Es ist ersichtlich, dass Elemente in den Zeichnungen zum Zweck der Einfachheit und Klarheit der Darstellung nicht notwendigerweise maßstabsgetreu gezeichnet wurden. Die Abmessungen von einigen der Elemente können zum Beispiel zwecks Klarheit übertrieben relativ zu jenen von anderen Elementen dargestellt sein.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
In der folgenden detaillierten Beschreibung sind zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis verschiedener Ausführungsformen der Erfindung bereitzustellen. Es versteht sich jedoch, dass Ausführungsformen der Erfindung ohne diese spezifischen Details ausgeführt werden können.
In dem Interesse, die Darstellung von Kernpunkten und/oder Ausführungsformen der Erfindung nicht unklar zu machen, wurden einige Prozessschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, in der folgenden detaillierten Beschreibung zum Zwecke der Präsentation und/oder der Darstellung möglicherweise miteinander kombiniert und wurden in einigen Fällen möglicherweise nicht detailliert beschrieben. In anderen Fällen werden einige Prozessschritte und/oder Operationen, die auf dem Fachgebiet bekannt sind, möglicherweise überhaupt nicht beschrieben. Darüber hinaus wurden einige allgemein bekannte Techniken zum Bearbeiten einer Einheit möglicherweise nicht detailliert beschrieben, und in einigen Fällen kann auf andere veröffentlichte Artikel, Patente und/oder veröffentlichte Patentanmeldungen zur Referenz Bezug genommen werden, um die Beschreibung eines Kernpunkts und/oder von Ausführungsformen der Erfindung nicht unklar zu machen. Es versteht sich, dass die folgenden Beschreibungen den Fokus möglicherweise ziemlich auf bezeichnende Merkmale und/oder Elemente verschiedener Ausführungsformen der Erfindung gerichtet haben.
1 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben gemäß einer Ausführungsform der vorliegenden Erfindung. Für ein besseres Verständnis und ein weitergehendes Begreifen beinhaltet 1 außerdem eine perspektivische Ansicht der Halbleiterstruktur, wenngleich in der nachstehenden detaillierten Beschreibung lediglich auf die Draufsicht und die Querschnittansicht der Struktur Bezug genommen wird. Zu dem gleichen angestrebten Zweck können auch weitere Figuren in dieser Anmeldung perspektivische Ansichten der Halbleiterstruktur in verschiedenen Herstellungsstadien beinhalten, wo auch immer und wann auch immer es zweckmäßig und/oder notwendig ist.
Um eine Halbleiterstruktur 100 herzustellen, die zum Beispiel ein Halbleiterchip oder ein Wafer oder ein Teil desselben sein kann, stellt eine Ausführungsform der vorliegenden Erfindung ein Herstellungsverfahren bereit, das mit einem Halbleitersubstrat 101 beginnt, wie in 1 gezeigt. Das Verfahren kann ein Bilden von einer oder von mehreren aktiven Inseln 102 aus Silicium in dem Halbleitersubstrat 101 beinhalten. Die aktiven Inseln 102 aus Silicium können als Gebiete gebildet und/oder ausgewiesen sein, auf denen ein oder mehrere Feldeffekttransistoren (FETs) aufgebaut werden können. Die aktiven Inseln 102 aus Silicium beinhalten im Allgemeinen einen Kanalbereich sowie einen Source-Bereich und einen Drain-Bereich, die benachbart zu dem Kanalbereich sind. Die aktiven Inseln 102 aus Silicium werden so gebildet, dass sie von dem Rest des Substrats 101 mittels eines oder mehrerer flacher Grabenisolations-Bereiche 103 (STI-Bereiche, Shallow-Trench-Isolation regions) isoliert sind.
Eine Ausführungsform der vorliegenden Erfindung kann des Weiteren ein Bilden von einer oder von mehreren Gate-Elektroden, die im Folgenden kollektiv als Gate-Elektroden-Leitungen 104 bezeichnet werden können, über den Kanalbereichen in den aktiven Inseln 102 aus Silicium beinhalten, wobei im Allgemeinen eine Gate-Dielektrikum-Schicht (nicht gezeigt) zwischen den Gate-Elektroden-Leitungen 104 und den aktiven Inseln 102 aus Silicium angeordnet ist. Die Gate-Dielektrikum-Schicht kann aus Siliciumdioxid (SiO₂), Hafniumoxid (HfO), Hafniumsiliciumnitridoxid (HfSiO_xN_y) oder irgendeinem anderen geeigneten Material für ein Gate-Dielektrikum bestehen oder hergestellt sein. Andererseits können die Gate-Elektroden-Leitungen 104 aus leitfähigen Materialen hergestellt sein, wie zum Beispiel verschiedenen Metallen, und können mit einer Deckschicht 105 bedeckt sein. Die Deckschicht 105 kann aus einem dielektrischen Material, wie zum Beispiel Siliciumnitrid (Si₃N₄), oder einem anderen geeigneten isolierenden Material hergestellt sein und kann gemäß einer Ausführungsform sorgfältig so ausgewählt sein, dass sie für eine Verwendung als eine Polierstoppschicht in einem späteren Herstellungsstadium geeignet ist, wie nachstehend unter Bezugnahme auf 3 detaillierter erörtert. In einer Ausführungsform kann die Deckschicht 105, um die Selektivität während eines Prozesses zur Entfernung eines Abstandshalters zu erhöhen, wie es einige Situationen erfordern können, vorzugsweise aus einem sowohl chemisch als auch thermisch stabilen Material hergestellt sein, wie zum Beispiel Siliciumcarbid SiC oder Siliciumkohlenstoffnitrid SiCN, das Bedingungen eines üblichen Prozesses zur Entfernung eines Abstandshalters aus Nitrid standhalten kann.
Wie in 1 dargestellt wird, kann die Halbleiterstruktur 100 eine oder mehrere Gruppen von FETs beinhalten, wie eine FET-Gruppe 100a, 100b und 100c. Jede FET-Gruppe kann eine Gate-Elektroden-Leitung 104 und eine Deckschicht 105 auf einer Oberseite derselben beinhalten. Eine Gate-Elektroden-Leitung 104 und eine Deckschicht 105 auf einer Oberseite derselben können im Folgenden kollektiv als ein Gate-Stapel 106 bezeichnet werden.
2 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 1 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Im Anschluss an die Bildung der Gate-Stapel 106, wie in 1 gezeigt, können unter Verwendung von irgendwelchen normalen und/oder üblichen Front-End-of-Line(FEOL)-Technologien, wie auf dem Fachgebiet bekannt, Gate-Abstandshalter 201 benachbart zu Seitenwänden der Gate-Stapel 106 gebildet werden. Ein Abstandshalter 201 kann ein Abstandshalter aus einer einzelnen Schicht oder ein Abstandshalter aus mehreren Schichten sein, der verschiedene Schichten aus dem gleichen Material oder aus unterschiedlichen Materialien aufweist. Die Abstandshalter 201 können zum Beispiel aus einer Schicht (aus Schichten) aus Nitrid- und/oder Oxid-Materialien hergestellt sein. Als ein Ergebnis kann die Gate-Elektrode 104 mittels der dielektrischen Deckschicht 105 an der Oberseite und den isolierenden Abstandshaltern 201 an den Seitenwänden derselben verkapselt sein. Separat und/oder nachfolgend können die Source- und Drain-Bereiche der FET-Gruppen 100a, 100b und 100c einem Silicidierungsprozess unterworfen werden, der Silicide 202, wie beispielsweise Nickelsilicid, an einer Oberseite von wenigstens einem Teil der Inseln 102 aus Silicium bildet. Die Silicide 202 verbessern die Leitfähigkeit von Source und Drain der FET-Gruppen 100a, 100b und 100c und werden im Allgemeinen dazu verwendet, elektrische Kontakte darauf zu bilden.
Nach dem Bilden der Gate-Stapel 106 und der umgebenden Gate-Abstandshalter 201 wie in 2 wird herkömmlicherweise eine isolierende Schicht aus einem Vor-Metall-Dielektrikum(”PMD”)-Material auf der Oberseite des Substrats 101 abgeschieden, um die FET-Gruppen oder -Einheiten 100a, 100b und 100c zu bedecken; im Inneren der PMD-Schicht werden Kontaktlöcher oder Öffnungen für lokale Zwischenverbindungen erzeugt; und nachfolgend werden die Löcher oder Öffnungen mit Metall oder leitfähigen Materialien gefüllt, um Kontakte oder lokale Zwischenverbindungen zu bilden. Gemäß Ausführungsformen der vorliegenden Erfindung kann jedoch anstelle des Bildens einer isolierenden PMD-Schicht in diesem Stadium eine flächendeckende leitfähige Schicht auf der Oberseite des Substrats 101 und den FET-Einheiten 100a, 100b und 100c abgeschieden werden, wobei die flächendeckende leitfähige Schicht ein geeignetes Material oder Schichten aus geeigneten Materialien für lokale Zwischenverbindungen enthält.
Eine Ausführungsform der vorliegenden Erfindung kann auf FET-Einheiten angewendet werden, die durch andere existierende oder in der Zukunft entwickelte Prozesse und/oder Technologien gebildet werden, wie sie zum Beispiel auf FET-Einheiten angewendet werden kann, die durch einen Prozess mit Ersatz-Metall-Gate (RMG-Prozess, Replacement-Metal-Gate process) hergestellt werden. Unter der Annahme, dass 2 auch FET-Einheiten anschaulich darstellt, die mittels eines RMG-Prozesses hergestellt werden, kann die Elektrodenleitung 104 der FET-Einheiten 100a, 100b und 100c ein Ersatz-Metall-Gate sein, das einen oder mehrere die Austrittsarbeit einstellende Metall-Überzüge oder -Dünnschichten beinhalten kann, die daher direkt Abstandshalter 201 und eine Oberseite des Kanalbereichs unterhalb des Gates überziehen. Das Ersatz-Metall-Gate 104 kann mittels einer dielektrischen Deckschicht 105 bedeckt werden, nachdem eine dielektrische Schicht entfernt ist, welche die Gate-Stapel 106 und die Abstandshalter 201 während des Prozesses zum Bilden von Ersatz-Metall-Gates normalerweise umgibt, wie in einem RMG-Prozess bekannt ist.
3 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 2 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Spezieller kann eine Ausführungsform der vorliegenden Erfindung ein Abscheiden einer flächendeckenden Schicht aus einem leitfähigen Material 301 beinhalten, welche die meisten Gebiete der Halbleiterstruktur 100 bedeckt, die das Substrat 101 und die FET-Einheiten 100a, 100b und 100c beinhaltet. Die flächendeckende leitfähige Schicht 301 kann zum Beispiel wenigstens Gebiete bedecken, in denen Kontakte und lokale Zwischenverbindungen zu bilden sind. In einer Ausführungsform kann die flächendeckende leitfähige Schicht 301 eine Dicke derart aufweisen, dass sie nicht nur das Substrat 101 sondern auch die Deckschicht 105 bedeckt, die sich auf der Oberseite der Gate-Elektroden-Leitung 104 befindet. Mit anderen Worten kann die gesamte Oberseite der Halbleiterstruktur 100 von der flächendeckenden leitfähigen Schicht 301 bedeckt sein.
Das Material für die leitfähige Schicht 301 kann zum Beispiel Aluminium, Nickel, Kupfer, Wolfram oder eine Kombination derselben in einer Mehrschichtform beinhalten. Die leitfähige Schicht 301 kann zum Beispiel aus einer Schicht aus Wolfram (W) auf der Oberseite einer dünnen Aluminium(Al)-Schicht hergestellt sein, wobei die Al-Schicht die Struktur darunter überzieht. Eine Struktur von einer derartigen Mehrschichtform kann einen selektiven Ätzprozess dieser leitfähigen Schicht 301 erleichtern, wie nachstehend detaillierter unter Bezugnahme auf 4 beschrieben wird. In Abhängigkeit von dem Typ des Materials, der für die leitfähige Schicht 301 verwendet wird, kann eine Abscheidung der leitfähigen Schicht 301 durch zum Beispiel einen Plattierungsprozess, einen chemischen Gasphasenabscheidungsprozess, einen Sputterprozess, irgendwelche anderen existierenden oder in der Zukunft entwickelten Prozesse und/oder eine Kombination derselben durchgeführt werden.
Im Anschluss an die Bildung der flächendeckenden leitfähigen Schicht 301 kann eine Ausführungsform der vorliegenden Erfindung ein Polieren der leitfähigen Schicht 301 durch zum Beispiel einen chemisch-mechanischen Polier(CMP)-Prozess beinhalten, um eine flache Oberseite 302 herzustellen oder zu erzeugen. Während des CMP-Prozesses können die Deckschichten 105, die aus Siliciumnitrid hergestellt sein können, wie zum Beispiel vorstehend beschrieben wurde, und eine Poliercharakteristik aufweisen können, die sich ausreichend von jener der leitfähigen Schicht 301 unterscheidet, als eine Polierstoppschicht dienen, so dass der CMP-Prozess stoppt, wenn die Deckschichten 105 auf der Oberseite der Gate-Elektroden-Leitungen 104 freigelegt sind. Vorzugsweise werden alle die isolierenden Deckschichten 105 auf der Oberseite der Gate-Elektroden-Leitungen 104 durch den CMP-Prozess freigelegt, und wenn dies sichergestellt wird, kann ein gewisser Grad an Erosion der isolierenden Deckschichten 105 auftreten, eine derartige Erosion ist jedoch bis zu einem bestimmten Ausmaß akzeptabel.
4 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 3 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Sobald zum Beispiel alle die isolierenden Deckschichten 105 freigelegt sind, die nunmehr von der leitfähigen Schicht 301 aus dem Material für die lokale Zwischenverbindung umgeben sind, kann oben auf der Oberfläche 302 ein Photoresistmuster 401 gebildet werden, das die Formen von Kontakten und/oder lokalen Zwischenverbindungen repräsentiert, die zu bilden sind. Gebiete, in denen keine Kontakte und lokalen Zwischenverbindungen erwartet werden, sind von dem Photoresistmuster 401 nicht bedeckt und bleiben freigelegt.
Zum Beispiel kann das Photoresistmuster 401 als ein nicht beschränkendes Beispiel eine Resistform 401b für eine lokale Zwischenverbindung ohne Grenze und eine Resistform 401a für eine teilweise umgrenzte lokale Zwischenverbindung beinhalten. Wird das Photoresistmuster 401 (das sowohl 401a als auch 401b beinhaltet) als eine schützende Maske verwendet, kann ein freigelegter Anteil der leitfähigen Schicht 301 weggeätzt werden. Ein Ätzen der leitfähigen Schicht 301 wird vorzugsweise durch einen reaktiven Ionenätzprozess (RIE) oder irgendeine andere geeignete Technik durchgeführt, die selektiv gegenüber dem Silicid 202 ist (2), wodurch eine minimale Schädigung dahingehend verursacht wird, dass die Leitfähigkeit von Source- und Drain-Bereichen der FET-Einheiten 100a, 100b und 100c beeinflusst wird. Zum Beispiel kann eine Kombination von Wolfram (W) und Aluminium (Al) als leitfähige Schicht 301 verwendet werden. Während Wolfram (W) im Allgemeinen wegen eines geringen Widerstands als Material für Kontakte oder lokale Zwischenverbindungen bevorzugt sein kann, kann eine Schicht aus Aluminium (Al) unterhalb des Wolframs (W) die Ätzselektivität in Bezug auf das Silicid 202 erhöhen, wodurch eine potentielle Schädigung an dem Silicid 202 aufgrund eines Überätzens, wenn Wolfram direkt selektiv gegenüber dem Silicid 202 geätzt wird, verringert wird. Währenddessen kann eine dünne Aluminiumschicht verwendet werden, um eine Zunahme des Widerstands der lokalen Zwischenverbindung zu minimieren.
In einer Ausführungsform kann der Ätzprozess der leitfähigen Schicht 301 durch zum Beispiel eine sorgfältige Auswahl und Einstellung von angewendeten Chemikalien derart, dass sie anisotrop sind, durchgeführt oder ausgelegt werden, wodurch Neigungen erzeugt werden, die innerhalb eines akzeptablen Bereichs liegen. Außerdem kann auch der Abstand zwischen lokalen Zwischenverbindungen und Gate-Elektroden-Leitungen geeignet ausgelegt werden, indem zum Beispiel ein Abstand zwischen der Photoresistform 401a und der Deckschicht 105 der mittleren FET-Gruppe 100b für den in 4 gezeigten Fall eingestellt wird. In anderen Fällen können einige lokale Zwischenverbindungen, zum Beispiel die durch die Resistform 401b repräsentierte lokale Zwischenverbindung, mehrere Inseln aus Silicium kreuzen und auf der Oberseite von Isolatoren gebildet werden, wie beispielsweise STI 103.
5 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 4 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Nach dem Wegätzen der freigelegten und ungeschützten leitfähigen Schicht 301 durch zum Beispiel einen RIE-Prozess kann das Photoresistmuster 401 unter Verwendung irgendeines allgemein bekannten Lösungsmittels abgehoben oder entfernt werden, wodurch die lokalen Zwischenverbindungsstrukturen 501a und 501b darunter freigelegt werden, die in der vorliegenden Anmeldung als eine lokale ”Bulk”-Zwischenverbindung (BLI) bezeichnet werden kann. Eine typische Eigenschaft der lokalen Bulk-Zwischenverbindungen 501a und 501b besteht darin, dass sie eine Höhe aufweisen, welche die gleiche wie jene des Gate-Stapels 106 ist.
Des Weiteren können die lokalen Bulk-Zwischenverbindungen 501b, die mittels des Resistmusters 401b gebildet wurden, BLIs ohne Grenze sein, die keine Grenze zu dem Gate-Stapel 106 aufweisen, während die lokale Bulk-Zwischenverbindung 501a, die mittels des Resistmusters 401a gebildet wurde, eine BLI teilweise ohne Grenze sein kann, die eine Grenze zu dem Gate-Stapel 106 in dem mittleren FET aufweist, der ein Teil der FET-Gruppe 100b ist. Anders als bei irgendeiner herkömmlichen Weise zum Bilden einer lokalen Zwischenverbindung, bei der Kontaktlöcher genau zu den FET-Einheiten darunter ausgerichtet sein müssen, sind die lokalen Bulk-Zwischenverbindungen 501a und 501b, die gemäß einer Ausführungsform der vorliegenden Erfindung gebildet wurden, wie vorstehend beschrieben wurde, zu den Gate-Elektroden oder den Elektroden-Leitungen der FET-Einheiten darunter selbstausgerichtet, da sie direkt auf den Einheiten abgeschieden werden, wobei Material auf der Oberseite der Gate-Elektrode über einen Planarisierungsprozess entfernt wird.
6 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 5 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Nach dem Bilden der lokalen Bulk-Zwischenverbindungen 501a und 501b durch Entfernen der ungeschützten leitfähigen Schicht 301 kann eine Ausführungsform der vorliegenden Erfindung ein selektives Verringern der Höhe von irgendeinem Anteil oder irgendwelchen Anteilen der lokalen Bulk-Zwischenverbindungen 501a und 501b beinhalten, um einen Satz von lokalen Zwischenverbindungen mit einem niedrigen Profil (LPLI, Low-Profile Local Interconnects) zu bilden. Zum Beispiel kann die Höhe eines ersten Anteils der lokalen Bulk-Zwischenverbindung 501b rechts von der FET-Gruppe 100c, wie in 6 dargestellt ist, verringert werden, um einen U-förmigen leitfähigen Kontakt zu erzeugen, der ein Teil einer lokalen Zwischenverbindungsstruktur 601 mit einem niedrigen Profil sein kann. Der U-förmige leitfähige Kontakt weist eine Höhe auf, die geringer als jene der Deckschicht 105 ist, die sich an der Oberseite der FET-Gruppe 100c befindet. Des Weiteren kann zum Beispiel die Höhe eines zweiten Anteils der lokalen Bulk-Zwischenverbindung 501b zwischen den FET-Gruppen 100b und 100c, wie in 6 dargestellt ist, verringert werden, um einen weiteren leitfähigen Kontakt zu erzeugen, der ein Teil einer weiteren lokalen Zwischenverbindungsstruktur 602 mit einem niedrigen Profil sein kann. Manchmal können die lokalen Zwischenverbindungen 601 und 602 mit einem niedrigen Profil kollektiv als eine einzelne LPLI bezeichnet werden. Die Bildung der lokalen Zwischenverbindungen 601 und 602 mit einem niedrigen Profil spart wertvolle Nutzbereiche in einer vertikalen Richtung ein, was es möglich macht, eine Leitung eines leitfähigen Pfades auf einer Metallebene-1 (M1) in einer Position zu bilden, die niedriger als jene in einer herkömmlichen Struktur ist, wie nachstehend detaillierter beschrieben wird.
Das Verringern der Höhe von Anteilen der lokalen Bulk-Zwischenverbindungen 501a und/oder 501b kann erreicht werden, indem die lokalen Bulk-Zwischenverbindungen 501a und/oder 501b zum Beispiel einem lithographischen Strukturierungs- und einem selektiven Ätzprozess unter vielen weiteren Techniken unterworfen werden. Gemäß einer Ausführungsform kann zum Beispiel eine Opferschicht durch eine Abscheidung um die lokalen Bulk-Zwischenverbindungen 501a und 501b herum gebildet werden, um eine Oberfläche zu erzeugen, die koplanar mit den lokalen Bulk-Zwischenverbindungen 501a und 501b ist. Anschließend kann ein üblicher photolithographischer Strukturierungsprozess angewendet werden, um ein Photoresistmuster der LPLI zu bilden. Nach einem Entfernen des belichteten Photoresists in dem Gebiet des LPLI-Musters kann ein selektives Ätzen, wie beispielsweise ein RIE-Prozess, angewendet werden, um einen oberen Anteil der ungeschützten leitfähigen Schicht 301 zu entfernen, der ein Teil der lokalen Bulk-Zwischenverbindungen 501a und/oder 501b ist, wodurch das LPLI-Muster gebildet wird. Die LPLI wird ohne Grenze direkt angrenzend an die Abstandshalter 201 des Gate-Stapels 106 gebildet.
Gemäß einer weiteren Ausführungsform kann die Bildung der lokalen Zwischenverbindungen 601 und 602 mit einem niedrigen Profil gleichzeitig in dem Stadium durchgeführt werden, wenn die lokalen Bulk-Zwischenverbindungen 501a und 501b gebildet werden. Nachdem die ungeschützte leitfähige Schicht 301 während des Schritts zum Bilden der lokalen Bulk-Zwischenverbindungen 501a und 501b teilweise weggeätzt wurde, kann die Photoresistmaske 401 zum Beispiel durch eine neue Photoresistmaske ersetzt werden, welche die neue Form der lokalen Zwischenverbindungen 601 und 602 mit einem niedrigen Profil repräsentieren kann, was bewirkt, dass ein Teil der zuvor geschützten leitfähigen Schicht 301 (unter der Photoresistmaske 401) gleichzeitig mit dem Rest der leitfähigen Schicht 301 geätzt wird, die bisher geätzt wurde. Die LPLI 601 und 602 können mit dem verbleibenden leitfähigen Material der Schicht 301 gebildet werden, wenn Gebiete weggeätzt werden, die anfänglich nicht durch die Photoresistmaske 401 geschützt sind.
Für einen Fachmann ist ersichtlich, dass weitere alternative Verfahren und/oder Vorgehensweisen verwendet werden können, um verschiedene LPLI-Strukturen, wie jene 601 und 602, die in 6 dargestellt sind, ohne eine Abweichung von dem Inhalt der vorliegenden Erfindung zu erreichen.
Hierbei ist anzumerken, dass eine LPLI-Struktur nicht auf lediglich jene Anteile der BLI beschränkt ist, deren Höhe verringert wurde. Einige Anteile einer BLI-Struktur, die an eine in der Höhe verringerte LPLI-Struktur angrenzen, können in Wirklichkeit einen Anteil (Anteile) einer LPLI beinhalten. Zum Beispiel kann eine BLI-Struktur (oder ein Anteil derselben) so betrachtet werden, dass sie einen Durchkontakt (einen oberen Anteil der BLI) beinhaltet, der so gebildet ist, dass er sich in Kontakt mit einer LPLI (einem unteren Anteil der BLI) unterhalb desselben befindet. Spezieller kann der Anteil der BLI 501b rechts von der FET-Gruppe 100c und benachbart zu der LPLI 601, deren Höhe nicht verringert wurde, als ein Beispiel, das in 6 dargestellt ist, in Wirklichkeit so betrachtet werden, dass er einen Durchkontakt (einen oberen Anteil der BLI) beinhaltet, der auf der Oberseite eines Anteils (eines unteren Anteils der BLI) der LPLI 601 ausgebildet ist. Mit anderen Worten kann die LPLI 601 so betrachtet werden, dass sie einen unteren Anteil des Anteils der BLI 501b beinhaltet, wie vorstehend beschrieben. Die oberen Anteile der lokalen Bulk-Zwischenverbindungen 501a und 501b, die während der Bildung der LPLI nicht weggeätzt werden, können in Wirklichkeit ein Durchkontakt oder Durchkontaktierungen sein oder als ein Durchkontakt oder als Durchkontaktierungen dienen und können als V0 bezeichnet werden. Offensichtlich sind der Durchkontakt und der Anteil der LPLI unterhalb des Durchkontakts, wie in 6 gezeigt, aus dem gleichen leitfähigen Material gebildet und sind in Wirklichkeit integral integriert. Der Durchkontakt oder die Durchkontaktierungen sind ohne Grenze zu den FET-Gruppen gebildet, um direkt benachbart zu den Abstandshaltern 201 der Gate-Stapel 106 der FET-Gruppen zu sein.
7 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 6 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Das Verfahren kann zum Beispiel ein Abscheiden einer Schicht aus einem isolierenden Material 701 beinhalten, wie zum Beispiel einem dielektrischen Material, um das Halbleitersubstrat 101 ebenso wie einige oder alle der bisher darauf gebildeten Strukturen und Einheiten zu bedecken, welche die lokalen Zwischenverbindungen 601 und 602 mit einem niedrigen Profil, die lokalen Bulk-Zwischenverbindungen (oder Durchkontaktierungen) 501a und 501b sowie die Deckschichten 105 beinhalten. In einer Ausführungsform und in einem nachfolgenden Schritt kann die Höhe der isolierenden Schicht 701 durch Polieren verringert werden, wobei die Deckschichten 105 wiederum strategisch als eine Polierstoppschicht verwendet werden. Die Höhe der isolierenden Schicht 701 kann zum Beispiel durch Polieren so verringert werden, dass sie eine Oberfläche 702 aufweist, die koplanar mit den Deckschichten 105 und koplanar mit der Oberseite der lokalen Bulk-Zwischenverbindungen (oder Durchkontaktierungen) 501a und 501b ist. In noch einer weiteren Ausführungsform kann die Höhe der isolierenden Schicht 701 höher als jene der Deckschicht gemacht werden, und die M1-Leitung des leitfähigen Pfades, die unter Bezugnahme auf 9 nachstehend detaillierter beschrieben ist, kann direkt im Inneren der isolierenden Schicht 701 gebildet werden, um den Durchkontakt 501a und/oder 501b sowie die Gate-Elektroden-Leitung 104 zu kontaktieren.
8 ist eine anschauliche Darstellung einer Draufsicht und einer Querschnittansicht der Halbleiterstruktur 100 während eines Prozesses zum Herstellen derselben im Anschluss an den in 7 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. Nachdem die isolierende Schicht 701 abgeschieden ist und koplanar mit dem Durchkontakt 501a und dem Durchkontakt 501b gemacht ist, kann zum Beispiel ein Anteil der Deckschicht 105 auf der Oberseite der FET-Gruppe 100a durch zum Beispiel einen selektiven Ätzprozess geöffnet werden, um die Gate-Elektroden-Leitung 104 darunter freizulegen. In einer weiteren Ausführungsform kann die Öffnung auf der Oberseite der Gate-Elektroden-Leitung 104 in einem vorherigen Schritt gebildet werden, wie zum Beispiel in einem Schritt, bevor die flächendeckende leitfähige Schicht 301 so gebildet wird, dass sie die meisten Gebiete der Halbleiterstruktur 100 bedeckt, die das Substrat 101 und die FET-Einheiten 100a, 100b und 100c beinhalten (3). In dieser Ausführungsform kann das leitfähige Material der deckenden Schicht 301 die Öffnung füllen, die nachfolgend als ein leitfähiger Stift dienen kann.
Wenn die Öffnung gebildet wird, nachdem die isolierende Schicht 701 abgeschieden ist und mit dem Durchkontakt 501a und dem Durchkontakt 501b koplanar gemacht ist, wird die Öffnung nachfolgend mit einem leitfähigen Material gefüllt, wie beispielsweise Kupfer (Cu) oder Aluminium (Al), um einen leitfähigen Stift 804 zu bilden (9), der die Gate-Elektroden-Leitung 104 darunter mit einer Leitung des leitfähigen Pfades auf der M1-Ebene, die danach gebildet wird, elektrisch verbindet. Es können zum Beispiel eine oder mehrere M1-Leitungen 801, 802 und 803 des leitfähigen Pfades gebildet werden. Spezieller kann die M1-Leitung 801 des leitfähigen Pfades so hergestellt werden, dass sie eine Verbindung mit der Gate-Elektrode 104 der FET-Gruppe 100a herstellt; die M1-Leitung 802 des leitfähigen Pfades kann so hergestellt werden, dass sie eine Verbindung mit der Source/dem Drain der FET-Gruppe 100a und 100b herstellt; und die M1-Leitung 803 des leitfähigen Pfades kann so hergestellt werden, dass sie eine Verbindung mit der Source/dem Drain der FET-Gruppe 100b und 100c herstellt, wie in 8 anschaulich als ein Beispiel dargestellt ist. Die Metallleitungen des Pfades oder die Leitungen 801, 802 und 803 des leitfähigen Pfades können so gebildet werden, dass sie sich direkt auf der Oberseite von und in Kontakt mit den Deckschichten 105 der FET-Gruppen 100a, 100b und 100c befinden, im Gegensatz zu dem, was normalerweise für eine Lücke oder einen bestimmten Abstand zwischen einer M1-Leitung des leitfähigen Pfades und der Oberseite der Deckschicht 105 der FETs erforderlich ist. Dies wird durch die Verwendung der lokalen Zwischenverbindung mit einem niedrigen Profil mit einer verringerten Höhe möglich gemacht.
Die Leitungen 801 bis 803 des leitfähigen Pfades, die in der nachstehenden Beschreibung auch als Metallleitungen bezeichnet werden können, sind von den leitfähigen Kontakten der LPLI 601 und/oder 602 darunter durch die Schicht aus einem dielektrischen Material 701 isoliert. Die M1-Metallleitung oder die Leitung 802 des leitfähigen Pfades wird in die Lage versetzt, eine Verbindung mit einem Durchkontakt zwischen der FET-Gruppe 100a und 100b herzustellen, ohne die lokale Zwischenverbindung 602 mit einem niedrigen Profil zwischen der FET-Gruppe 100b und 100c oder die LPLI 601 auf der rechten Seite der FET-Gruppe 100c zu kontaktieren. In 8 ist dargestellt, dass die M1-Metallleitung oder die Leitung 802 des leitfähigen Pfades mittels der dielektrischen Schicht 701 von der LPLI 601 getrennt ist. Des Weiteren ist die M1-Metallleitung oder die Leitung 803 des leitfähigen Pfades zum Beispiel in der Lage, auf einen Durchkontakt zwischen der FET-Gruppe 100b und 100c zuzugreifen, ohne auch die LPLI 601 zu kontaktieren.
In 8 ist anschaulich dargestellt, dass die Metallleitungen 801, 802 und 803 auf der Oberseite der dielektrischen Schicht 701 ausgebildet sind, was durch Anwenden von irgendwelchen existierenden oder in der Zukunft entwickelten Techniken erreicht werden kann. Alternativ können die Metallleitungen 801, 802 und 803 im Inneren der dielektrischen Schicht 701 mit irgendwelchen bekannten oder in der Zukunft entwickelten Damaszier-Techniken gebildet werden, welche die Verwendung von Photolithographie-, Ätz- und Abscheidungsprozessen beinhalten können. Wenn die Metallleitungen im Inneren der dielektrischen Schicht 701 gebildet werden, kann die dielektrische Schicht 701 in dem vorherigen Schritt so gebildet werden, dass sie eine Höhe aufweist, die höher als jene der Oberseite der Deckschicht 105 ist, wie in 9 anschaulich dargestellt ist.
9 ist eine anschauliche Darstellung einer weiteren Draufsicht und Querschnittansicht einer Halbleiterstruktur während eines Prozesses zum Herstellen derselben im Anschluss an den in 7 gezeigten Schritt gemäß einer Ausführungsform der vorliegenden Erfindung. In dieser Ausführungsform kann eine dielektrische Schicht 901 anstelle der dielektrischen Schicht 701 so gebildet werden, dass sie eine Höhe aufweist, die über der Oberseite der FET-Gruppen 100a, 100b und 100c liegt und diese bedeckt. In diesem Fall sind lediglich die mit Damaszierung gebildeten M1-Metallleitungen 801, 802 und 803 von der Oberseite derselben sichtbar. Eine Querschnittansicht, die beim Querschnitt B-B' durchgeführt wird (der sich von dem vorherigen Querschnitt A-A' unterscheidet) stellt dar, dass die M1-Metallleitung 801 mit der Gate-Elektrode 104 der FET-Gruppe 100a verbunden ist, wobei ein Anteil der Deckschicht 105 durch einige leitfähige Materialien ersetzt ist, wie beispielsweise Kupfer oder Aluminium, die den leitfähigen Stift 804 bilden.
Während hierin bestimmte Merkmale der Erfindung dargestellt und beschrieben wurden, werden nunmehr für den Fachmann viele Modifikationen, Substitutionen, Änderungen und Äquivalente auftreten. Daher versteht es sich, dass die beigefügten Ansprüche alle derartigen Modifikationen und Änderungen abdecken sollen, so dass sie in den Inhalt der Erfindung fallen.

Claims

Struktur, die aufweist: eine Mehrzahl von Feldeffekttransistoren (100a, 100b, 100c) mit Gate-Stapeln (106), die auf der Oberseite eines Halbleitersubstrats (101) ausgebildet sind, wobei die Gate-Stapel Abstandshalter (201) aufweisen, die an Seitenwänden derselben ausgebildet sind; und einen oder mehrere leitfähige Kontakte (601, 602), die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain (202) von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain (202) eines weiteren der Mehrzahl von Feldeffekttransistoren verbindet, wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil (LPLI) sind, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.
Struktur nach Anspruch 1, wobei der eine oder die mehreren leitfähigen Kontakte der LPLI direkt an die Abstandshalter der Gate-Stapel angrenzend ausgebildet sind.
Struktur nach Anspruch 1, die des Weiteren einen oder mehrere Durchkontaktierungen (501a, 501b, 6) aufweist, die auf der Oberseite des einen oder der mehreren leitfähigen Kontakte und direkt benachbart zu den Abstandshaltern der Gate-Stapel ausgebildet sind.
Struktur nach Anspruch 3, wobei der eine oder die mehreren Durchkontaktierungen aus einem gleichen Material wie jene des einen oder der mehreren leitfähigen Kontakte hergestellt sind und eine gleiche Höhe wie die Höhe der Gate-Stapel aufweisen.
Struktur nach Anspruch 3, wobei die Gate-Stapel, die eine Deckschicht (105) auf der Oberseite derselben aufweisen, des Weiteren aufweisen: eine Leitung (801, 802) eines leitfähigen Pfades, die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die Leitung des leitfähigen Pfades auf einer Oberseite von und in Kontakt mit der Deckschicht von wenigstens einem der Gate-Stapel ausgebildet ist.
Struktur nach Anspruch 5, wobei die Leitung des leitfähigen Pfades von dem einen oder den mehreren leitfähigen Kontakten unterhalb derselben mittels einer Schicht aus einem dielektrischen Material (701) isoliert ist.
Struktur nach Anspruch 5, wobei die Leitung des leitfähigen Pfades in Kontakt mit wenigstens einem von dem einen oder den mehreren Durchkontaktierungen ist und mit wenigstens einem von dem einen oder den mehreren leitfähigen Kontakten durch den einen oder die mehreren Durchkontaktierungen elektrisch verbunden ist.
Struktur nach Anspruch 5, wobei die Leitung (801) des leitfähigen Pfades in Kontakt mit wenigstens einem der Gate-Stapel durch eine Öffnung ist, die in der Deckschicht auf der Oberseite derselben ausgebildet ist, wobei die Öffnung mit einem leitfähigen Material (804) gefüllt ist.
Struktur, die aufweist: eine Mehrzahl von Feldeffekttransistoren (100a, 100b, 100c) mit Gate-Stapeln (106), die auf der Oberseite eines Halbleitersubstrats (101) ausgebildet sind, wobei die Gate-Stapel Abstandshalter (201) aufweisen, die an Seitenwänden derselben ausgebildet sind; und eine lokale Zwischenverbindung mit einem niedrigen Profil (LPLI) (601, 602), die direkt auf der Oberseite des Halbleitersubstrats ausgebildet ist, wobei die LPLI einen oder mehrere leitfähige Kontakte (601, 602) aufweist, die eine Source/einen Drain (202) von einem der Mehrzahl von Feldeffekttransistoren mit einer Source/einem Drain (202) von wenigstens einem weiteren der Mehrzahl von Feldeffekttransistoren verbindet, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.
Struktur nach Anspruch 9, wobei der eine oder die mehreren leitfähigen Kontakte der LPLI direkt an einen unteren Anteil (6) der Abstandshalter der Gate-Stapel angrenzend ausgebildet sind.
Struktur nach Anspruch 9, die des Weiteren einen oder mehrere Durchkontaktierungen (501a, 501b) aufweist, die nahtlos auf der Oberseite des einen oder der mehreren leitfähigen Kontakte und direkt benachbart zu den Abstandshaltern der Gate-Stapel ausgebildet sind, wobei der eine oder die mehreren Durchkontaktierungen aus einem gleichen Material wie jenem des einen oder der mehreren leitfähigen Kontakte hergestellt sind und eine gleiche Höhe wie die Höhe der Gate-Stapel aufweisen.
Struktur nach Anspruch 11, wobei die Gate-Stapel, die eine Deckschicht (105) auf der Oberseite derselben aufweist, des Weiteren aufweisen: eine M1-Metallleitung (801, 802, 803), die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die M1-Metallleitung auf der Oberseite von und in Kontakt mit der Deckschicht (8) von wenigstens einem der Gate-Stapel ausgebildet ist.
Struktur nach Anspruch 12, wobei die M1-Metallleitung von dem einen oder den mehreren leitfähigen Kontakten unterhalb derselben mittels einer Schicht (701) aus einem dielektrischen Material getrennt ist und in Kontakt mit wenigstens einem von dem einen oder den mehreren Durchkontaktierungen (501a, 501b) ist und mit der LPLI durch den einen oder die mehreren Durchkontaktierungen elektrisch verbunden ist.
Struktur nach Anspruch 12, wobei die M1-Metallleitung mit wenigstens einem der Gate-Stapel durch eine im Inneren der Deckschicht auf der Oberseite des einen der Gate-Stapel ausgebildete Öffnung (804) in Kontakt ist, wobei die Öffnung mit einem leitfähigen Material gefüllt ist.
Halbleiterstruktur, die Kontakte zu einer Mehrzahl von Feldeffekttransistoren (100a, 100b, 100c) bereitstellt, die auf der Oberseite eines Halbleitersubstrats (101) ausgebildet sind, wobei die Halbleiterstruktur aufweist: eine lokale Zwischenverbindung mit einem niedrigen Profil (LPLI) (601, 602), die direkt auf der Oberseite des Halbleitersubstrats ausgebildet ist, wobei die LPLI einen oder mehrere leitfähige Kontakte aufweist, die eine Source/einen Drain (202) von einem der Mehrzahl von Feldeffekttransistoren mit einer Source/einem Drain (202) von wenigstens einem weiteren der Mehrzahl von Feldeffekttransistoren verbindet, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel der Mehrzahl von Feldeffekttransistoren ist.
Halbleiterstruktur nach Anspruch 15, wobei der eine oder die mehreren leitfähigen Kontakte der LPLI angrenzend an einen unteren Anteil eines Satzes von Abstandshaltern (201) ausgebildet sind, wobei der Satz von Abstandshaltern benachbart zu Seitenwänden der Gate-Stapel ausgebildet ist.
Halbleiterstruktur nach Anspruch 15, die des Weiteren einen oder mehrere Durchkontaktierungen (501a, 501b) aufweist, die auf der Oberseite von und zusammen mit dem einen oder den mehreren leitfähigen Kontakten ausgebildet sind, wobei der eine oder die mehreren Durchkontaktierungen benachbart zu den Abstandshaltern (8) der Gate-Stapel sind, aus einem gleichen Material wie jenem des einen oder der mehreren leitfähigen Kontakte hergestellt sind und eine gleiche Höhe wie die Höhe der Gate-Stapel aufweisen.
Struktur nach Anspruch 17, wobei die Gate-Stapel, die eine Deckschicht auf der Oberseite derselben beinhalten, des Weiteren aufweisen: wenigstens eine M1-Metallleitung (802), die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die wenigstens eine M1-Metallleitung auf der Oberseite von und in Kontakt mit der Deckschicht (105) von wenigstens einem der Gate-Stapel ausgebildet ist.
Struktur nach Anspruch 18, wobei die wenigstens eine M1-Metallleitung mittels einer Schicht (701) aus einem dielektrischen Material von dem einen oder den mehreren leitfähigen Kontakten unterhalb derselben getrennt ist und in Kontakt mit wenigstens einem von dem einen oder den mehreren Durchkontaktierungen ist und dadurch durch den einen oder die mehreren Durchkontaktierungen mit der LPLI elektrisch verbunden ist.
Struktur nach Anspruch 19, die des Weiteren eine weitere M1-Metallleitung (801) aufweist, die mit wenigstens einem der Gate-Stapel durch eine im Inneren der Deckschicht auf der Oberseite des einen der Gate-Stapel ausgebildete Öffnung in Kontakt ist, wobei die Öffnung mit einem leitfähigen Material (804) gefüllt ist.