DE112013001404T5

DE112013001404T5 - Verhindern eines Kurzschliessens von benachbarten Einheiten

Info

Publication number: DE112013001404T5
Application number: DE112013001404.1T
Authority: DE
Inventors: c/o IBM Corp. Guillorn Michael A.; c/o IBM Corp. Pranatharthiharan Balasubramanian; c/o IBM Corp. Chang Josephine; c/o IBM Corp. Sleight Jeffrey William
Original assignee: International Business Machines Corp
Current assignee: GlobalFoundries Inc
Priority date: 2012-05-15
Filing date: 2013-03-29
Publication date: 2014-12-11
Anticipated expiration: 2033-03-30
Also published as: DE112013001404B4; GB2516395B; TWI529940B; GB2516395A; JP2015517737A; KR101581153B1; US20130309837A1; KR20150003806A; CN104303276A; GB201420180D0; WO2013172986A1; CN104303276B; TW201351650A; US8586455B1

Abstract

Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Verhindern eines elektrischen Kurzschließens von benachbarten Halbleitereinheiten bereit. Das Verfahren beinhaltet ein Bilden einer Mehrzahl von Fins (101 bis 104) einer Mehrzahl von Feldeffekttransistoren auf einem Substrat (109); ein Bilden von wenigstens einer Barrierenstruktur (162) zwischen einem ersten (102) und einem zweiten (103) Fin der Mehrzahl von Fins; sowie ein Aufwachsen einer epitaxialen Dünnschicht (181 bis 188) aus der Mehrzahl von Fins, wobei sich die epitaxiale Dünnschicht horizontal von Seitenwänden von wenigstens dem ersten und dem zweiten Fin aus erstreckt und die Barrierenstruktur erreicht, die sich zwischen dem ersten und dem zweiten Fin befindet.

Description

VERWEIS AUF EINE VERWANDTE ANMELDUNG
Diese Anmeldung macht den Nutzen der Priorität der United States Patentanmeldung S/N: 13/471 478 mit dem Titel ”Preventing Shorting of Adjacent Devices” geltend, die am 15. Mai 2012 eingereicht wurde, deren Inhalt durch Verweis in seiner Gänze hierin aufgenommen ist.
GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich allgemein auf das Gebiet der Herstellung von Halbleitereinheiten und bezieht sich im Besonderen auf ein Verfahren zum Verhindern eines Kurzschließens von benachbarten Halbleitereinheiten und auf Strukturen von Einheiten, die dadurch gebildet werden.
HINTERGRUND
Mit dem fortdauernden Herunterskalieren des realen Platzes für eine Herstellung von Halbleitereinheiten wird erwartet, dass nicht-planare Halbleitereinheiten eine ständig zunehmende wichtige Rolle in den Gebieten eines Feldeffekttransistors (FET) über eine bestimmte Knotenabmessung hinaus spielen, wie beispielsweise über einen Knoten von 22 nm hinaus, wenigstens aus einem einfachen Grund: die Einheiten erfordern weniger realen Platz für eine Herstellung. Es gibt viele verschiedene Typen von nicht-planaren Halbleitereinheiten, die zum Beispiel Einheiten mit drei Gates beinhalten, wie beispielsweise einen statischen Speicher mit wahlfreiem Zugriff (SRAM) mit drei Gates sowie einen FET vom Fin-Typ (FinFET). FinFET-Transistoren können einen mit einem Dotierstoff vom p-Typ dotierten FinFET (oder kurz PFET) und einen mit einem Dotierstoff vom n-Typ dotierten FinFET (oder kurz NFET) beinhalten.
Während der Herstellung von nicht-planaren Einheiten ebenso wie von anderen Typen von Einheiten wird häufig, um einen Zugriff auf diese Einheiten zu bilden, als ein Mittel für einen geringeren Zugriffswiderstand eine epitaxiale Dünnschicht auf der Grundlage von Silicium verwendet. Eine epitaxiale Dünnschicht auf der Grundlage von Silicium kann ebenso beim Bilden von leitfähigen Bereichen verwendet werden, wo erwünschte Dotierstoffe zum Beispiel durch Dotieren in-situ in die epitaxial aufgewachsene Dünnschicht eingebaut werden können. Auf der anderen Seite können Kontakte ohne Rand zu den Einheiten favorisiert sein und/oder wünschenswert über den Knoten von 22 nm hinaus, da Überdeckungstoleranzen aufgrund der fortgesetzten Skalierung des Rastermaßes von Elementen schrumpfen. Ein Aufwachsen einer epitaxialen Dünnschicht auf der Grundlage von Silicium durch Bilden von dotierten Bereichen kann einen Kontakt ohne Rand zu der Source und dem Drain einer nicht-planaren FET-Einheit bilden.
Im Allgemeinen wächst eine epitaxiale Dünnschicht auf der Grundlage von Silicium aufgrund der freigelegten Seitenwand-Facette der Fins sowohl vertikal als auch lateral auf FinFET-Einheiten. Für einen demonstrativen Zweck sind die 11A bis 11C zum Beispiel vereinfachte Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur in einem Prozess zur Herstellung derselben, wie er auf dem Fachgebiet bekannt ist. Genauer gesagt ist eine Mehrzahl von Fins, wie beispielweise Fins 201, 202, 203 und 204 aus einem Silicium-auf-Isolator(SOI)-Substrat 220 gebildet. Eine epitaxiale Dünnschicht auf der Grundlage von Silicium kann während der Herstellung gebildet werden. Ein Aufwachsen der epitaxialen Dünnschicht ist selektiv bezüglich Silicium-Material. Mit anderen Worten wächst die Dünnschicht lediglich auf der Oberseite eines Silicium-Materials und nicht auf einem anderen Material, wie zum Beispiel Siliciumoxid (SiO₂) oder Siliciumnitrid (SiN). Genauer gesagt wächst die epitaxiale Dünnschicht nicht auf der Oberseite einer Oxidschicht 200 des SOI-Substrats 220. Die epitaxiale Dünnschicht kann von Oberflächen von Seitenwänden der Fins 201 bis 204 aus aufwachsen, und die Wachstumsrichtung kann von den freigelegten Facetten der Fins abhängig sein. Für das Beispiel, das in 11 dargestellt ist, können Dünnschichten 211 und 212 von Seitenwänden des Fins 201 aus aufwachsen; Dünnschichten 213 und 214 können von Seitenwänden des Fins 202 aus aufwachsen; Dünnschichten 215 und 216 können von Seitenwänden des Fins 203 aus aufwachsen; und Dünnschichten 217 und 218 können von Seitenwänden des Fins 204 aus aufwachsen. Wie in 11C anschaulich dargestellt, können die Dünnschichten 214 und 215 mit dem lateralen epitaxialen Wachstum zum Beispiel letzten Endes ausreichend dick aufwachsen, um in Kontakt miteinander zu kommen, was ein Kurzschließen des Fins 202 mit dem Fin 203 verursacht.
Herkömmlicherweise müssen der Abstand oder das Rastermaß zwischen benachbarten Fins gewollt vergrößert werden, um ein Kurzschließen von benachbarten Fins aufgrund des lateralen Wachstums der epitaxialen Dünnschicht auf der Grundlage von Silicium zu vermeiden. In SRAM-Zellen mit hoher Dichte, in denen der Abstand zwischen Fins eines FinFETs vom n-Typ und eines FinFETs vom p-Typ ein dominanter Faktor beim Festlegen der Zellendichte ist, kann die Dicke einer epitaxialen RSD (erhöhte Source/Drain) die Dichte der Zelle jedoch ultimativ begrenzen oder die Verwendung einer epitaxialen Dünnschicht als einem Kontakt ohne Rand ausschließen.
KURZDARSTELLUNG
Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Verhindern eines elektrischen Kurzschließens von benachbarten Halbleitereinheiten bereit. Gemäß einer Ausführungsform beinhaltet das Verfahren ein Bilden einer Mehrzahl von Fins einer Mehrzahl von Feldeffekttransistoren auf einem Substrat; ein Bilden von wenigstens einer Barrierenstruktur zwischen einem ersten und einem zweiten Fin der Mehrzahl von Fins; sowie ein Aufwachsen einer epitaxialen Dünnschicht aus der Mehrzahl von Fins, wobei sich die epitaxiale Dünnschicht horizontal von Seitenwänden von wenigstens dem ersten und dem zweiten Fin aus erstreckt und die Barrierenstruktur verhindert, dass der erste und der zweite Fin durch die epitaxiale Dünnschicht in Kontakt miteinander kommen.
In einer Ausführungsform beinhaltet das Bilden der wenigstens einen Barrierenstruktur ein Bilden einer Opferschicht, welche die Mehrzahl von Fins bedeckt; ein Erzeugen einer Öffnung in der Opferschicht, wobei sich die Öffnung zwischen dem ersten Fin und dem zweiten Fin befindet und das Substrat freilegt, auf dem der erste und der zweite Fin ausgebildet sind; sowie ein Füllen der Öffnung mit einem dielektrischen Material.
In einer Ausführungsform beinhaltet die Opferschicht ein Material auf der Grundlage von Kohlenstoff, das kompatibel mit einem Bearbeitungsprozess bei einer hohen Temperatur ist, wobei das Material auf der Grundlage von Kohlenstoff entweder amorpher Kohlenstoff oder amorphes Kohlenstoffnitrid ist. In einer weiteren Ausführungsform beinhaltet die Opferschicht Polyimid.
Gemäß einer Ausführungsform beinhaltet das Füllen der Öffnung ein Abscheiden von Siliciumnitrid in der Öffnung durch einen atomaren Schichtabscheidungs(ALD)-Prozess, der bei etwa 500 Grad C durchgeführt wird, oder ein Abscheiden von Hafniumoxid in der Öffnung durch den ALD-Prozess bei etwa 250 bis 400 Grad C oder ein Abscheiden von Aluminiumoxid in der Öffnung.
Gemäß einer Ausführungsform beinhaltet das Verfahren des Weiteren vor dem Aufwachsen der epitaxialen Dünnschicht ein Entfernen der Opferschicht, wodurch die Mehrzahl von Fins unterhalb derselben und die Barrierenstruktur freigelegt werden; sowie ein Vorreinigen der Mehrzahl von Fins, um Kontaminationsstoffe und fremde Objekte zu entfernen.
Gemäß einer weiteren Ausführungsform beinhaltet das Verfahren des Weiteren ein Abscheiden einer dielektrischen Schicht, welche die epitaxiale Dünnschicht und die Barrierenstruktur bedeckt; sowie ein Erzeugen von leitfähigen Kontakten durch die dielektrische Schicht hindurch, wobei die Kontakte wenigstens eines von der epitaxialen Dünnschicht und der Mehrzahl von Fins kontaktieren.
In einer Ausführungsform ist das Substrate ein Silicium-auf-Isolator(SOI)-Substrat, das eine Schicht aus Silicium auf der Oberseite einer Oxidschicht aufweist und wobei das Bilden der Mehrzahl von Fins ein Ätzen der Schicht aus Silicium in die Mehrzahl von Fins beinhaltet, die sich auf der Oberseite der Oxidschicht befinden.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die vorliegende Erfindung wird vollständiger verständlich und erfasst aus der folgenden detaillierten Beschreibung von bevorzugten Ausführungsformen in Verbindung mit den begleitenden Zeichnungen, in denen:
1A bis 1C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung sind;
2A bis 2C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 1 gezeigt sind;
3A bis 3C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 2 gezeigt sind;
4A bis 4C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 3 gezeigt sind;
5A bis 5C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 4 gezeigt sind;
6A bis 6C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 5 gezeigt sind;
7A bis 7C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 6 gezeigt sind;
8A bis 8C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 7 gezeigt sind;
9A bis 9C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 8 gezeigt sind;
10A bis 10C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte sind, die in 9 gezeigt sind; und
11A bis 11C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht und einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben sind, wie er auf dem Fachgebiet bekannt ist.
Es ist erkennbar, dass für den Zweck der Einfachheit und Klarheit der Darstellung Elemente in den Zeichnungen nicht notwendigerweise maßstabsgetreu gezeichnet wurden. Zum Beispiel können Abmessungen von einigen der Elemente relativ zu jenen von anderen Elementen für den Zweck der Klarheit übertrieben dargestellt sein.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
In der folgenden detaillierten Beschreibung sind zahlreiche spezifische Details dargelegt, um ein umfassendes Verständnis von verschiedenen Ausführungsformen der Erfindung bereitzustellen. Es ist jedoch nachzuvollziehen, dass Ausführungsformen der Erfindung ohne diese spezifischen Details praktiziert werden können.
Im Interesse daran, die Darstellung von Kernpunkten und/oder Ausführungsformen der Erfindung nicht unklar zu machen, können in der folgenden detaillierten Beschreibung einige Prozessschritte und/oder Arbeitsgänge, die auf dem Fachgebiet bekannt sind, zwecks Präsentation und/oder zum Zweck der Darstellung miteinander kombiniert worden sein und können in einigen Fällen nicht im Detail beschrieben worden sein. In anderen Fällen können einige Prozessschritte und/oder Arbeitsgänge, die auf dem Fachgebiet bekannt sind, überhaupt nicht beschrieben sein. Darüber hinaus können einige allgemein bekannte Techniken zum Bearbeiten von Einheiten nicht im Detail beschrieben worden sein, und in einigen Fällen kann auf andere veröffentlichte Artikel, Patente und/oder veröffentlichte Patentanmeldungen zur Referenz Bezug genommen werden, um die Beschreibung von Kernpunkten und/oder Ausführungsformen der Erfindung nicht unklar zu machen. Es ist nachzuvollziehen, dass die folgenden Beschreibungen stattdessen das Augenmerk auf bezeichnende Merkmale und/oder Elemente von verschiedenen Ausführungsformen der Erfindung gerichtet haben.
Ausführungsformen der vorliegenden Erfindung offenbaren einen Herstellungsprozess, der eine Begrenzung in dem lateralen epitaxialen Wachstum von Silicium während der Herstellung von FinFET-Einheiten und/oder Einheiten mit drei Gates bereitstellt, wie beispielsweise SRAM-Zellen mit drei Gates. In einer Ausführungsform kann zum Beispiel ein Wachstums-Stopper (oder Stopper), der dazu dient, das laterale epitaxiale Wachstum (”epitaxiales Wachstum”) zu stoppen, zwischen benachbarten Einheiten und im Besonderen zwischen einem FinFET vom n-Typ (NFET) und einem FinFET vom p-Typ (PFET) eingefügt werden. Des Weiteren kann der Stopper für ein laterales epitaxiales Wachstum in einer Ausführungsform aus einer speziellen Barrierendünnschicht bestehen, wie beispielsweise einer Dünnschicht auf der Grundlage eines mit einer hohen Temperatur kompatiblen Kohlenstoffes, die durch irgendwelche herkömmlichen photolithographischen Prozesse und die reaktive Ionenätz(RIE)-Technik strukturiert werden kann. In einer Ausführungsform kann die Barrierendünnschicht, die den Stopper für das epitaxiale Wachstum bildet, zum Beispiel durch eine atomare Schichtabscheidungs(ALD)-Technik oder durch eine chemische Gasphasenabscheidungs(CVD)-Technik abgeschieden werden. Gemäß einer Ausführungsform kann das Strukturieren der Barrierendünnschicht durchgeführt werden, ohne die Integrität der darunter liegenden Halbleitereinheiten zu beeinträchtigen.
Genauer gesagt sind die 1A bis 1C anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung. In der nachstehenden detaillierten Beschreibung der Ausführungsform kann lediglich auf die Draufsicht und die Querschnittansicht (1B, 1C) der Struktur Bezug genommen werden, und die perspektivische Ansicht von 1A der Halbleiterstruktur ist in der Hauptsache für den Zweck eines besseren Verstehens und eines klareren Begreifens der vorliegenden Erfindung bereitgestellt. Aus dem gleichen beabsichtigten Zweck können weitere Figuren überall in dieser Anmeldung ebenfalls perspektivische Ansichten der Halbleiterstruktur beinhalten. Im Folgenden können die 1A bis 1C gemeinsam als 1 bezeichnet werden, und gleiche Bezugnahmen können für andere Figuren vorgenommen werden.
Eine Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Herstellen einer Halbleiterstruktur 300 bereit, wie sie in 1 dargestellt ist. Die Halbleiterstruktur 300 kann zum Beispiel ein Halbleiterchip, ein Halbleiterwafer oder ein Teil derselben sein. Eine Ausführungsform des Verfahrens kann mit einem Bereitstellen eines Halbleitersubstrats 109, das ein Bulk-Substrat aus Silicium sein kann, eines Substrats aus dotiertem Silicium oder eines Silicium-auf-Isolator(SOI)-Substrats beginnen. Weitere Typen von Substraten aus unterschiedlichen Materialien können ebenso als mögliche Kandidaten für ein Substrat bereitgestellt werden. Wenn zum Beispiel ein Bulk-Substrat aus Silicium verwendet wird, wird das Substrat normalerweise mit einer dielektrischen Dünnschicht passiviert, um eine Isolation zwischen Fins von Transistoren bereitzustellen, die darauf zu bilden sind. Die passivierende Schicht wird im Allgemeinen nach einer Bildung von Fins aus dem Bulk-Wafer aus Silicium gebildet. Wenn zum Beispiel des Weiteren ein SOI-Substrat verwendet wird, das hier zum Zweck der Beschreibung und der Darstellung der vorliegenden Erfindung angenommen wird, ohne die Allgemeingültigkeit zu verlieren, ist das Substrat inhärent mit einer vergrabenen Oxidschicht bedeckt, die für gewöhnlich als eine BOX-Schicht bekannt ist, während die Fins aus der oberen SOI-Schicht des SOI-Substrats gebildet werden können. Genau genommen sind die Fins Relikte einer strukturierten SOI-Schicht.
In den 1A bis 1C wird angenommen, dass das Substrat 109 ein SOI-Substrat ist, das eine Schicht aus Silicium auf der Oberseite einer Oxidschicht 100 aufweist. Eine Ausführungsform der vorliegenden Erfindung beinhaltet ein Bilden einer Mehrzahl von SOI-Fins, zum Beispiel von Fins 101, 102, 103 und 104, wie sie in 1B und 1C dargestellt sind, auf der Oberseite der Oxidschicht 100. Die Bildung der Fins 101 bis 104 kann durch einen standardmäßigen lithographischen Strukturierungsprozess vorgenommen werden, gefolgt von einem Ätzprozess, wie beispielsweise einem reaktiven Ionenätz(RIE)-Prozess. In Abhängigkeit von den Prozessen und dem in den Prozessen verwendeten Material können die Fins 101 bis 104 aus reinem Silicium, dotiertem Silicium oder anderen geeigneten Halbleitermaterialien bestehen, das/die Teil der SOI-Schicht auf der Oberseite der Oxidschicht 100 ist/sind. 1B ist eine Draufsicht auf die Halbleiterstruktur 300 mit den Fins 101 bis 104, die sich auf der Oberseite der Oxidschicht 100 befinden. In 1B ist dargestellt, dass die Fins 102 und 103 Längen aufweisen können, die sich von denjenigen der Fins 101 und 104 unterscheiden, und der Fin 102 kann strategisch unterschiedlich zu dem Fin 103 angeordnet sein. 1C ist eine Querschnittansicht der Halbleiterstruktur 300 entlang eines Querschnitts A-A', wie in 1A dargestellt. Der Querschnitt A-A kreuzt alle vier Fins 101 bis 104, die im Folgenden gemeinsam als Fin 110 bezeichnet werden können. Es ist hierbei anzumerken, dass ein Fachmann erfasst, dass Ausführungsformen der vorliegenden Erfindung nicht auf die vorstehenden Aspekte beschränkt sind. Zum Beispiel kann auf der Oberseite der Oxidschicht 100 eine größere oder kleinere Anzahl von Fins gebildet werden.
Die 2A bis 2C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 1 gezeigt sind. Im Anschluss an die Bildung der Fins 101 bis 104 können ein oder mehrere Gate-Stapel 120 gebildet werden, die über einen oder mehrere Fins hinweg bedecken. Die Gate-Stapel 120 können eine dünne Gate-Dielektrikum-Schicht (nicht gezeigt) beinhalten, die direkt auf der Oberseite der Fins gebildet wird. Die Gate-Dielektrikum-Schicht kann aus Siliciumdioxid (SiO₂), Hafniumoxid (HfO), Hafnium-Silicium-Nitrid-Oxid (HfSiO_xN_y) oder einem anderen geeigneten Material bestehen. Auf der Oberseite der dielektrischen Schicht kann eine Gate-Elektrode 121 gebildet werden, die aus einem oder mehreren leitfähigen Materialien aufgebaut ist. Im Allgemeinen können die Gate-Stapel 120 zum Beispiel durch Prozesse hergestellt oder gebildet werden, wie beispielsweise Abscheidung, lithographisches Strukturieren, Ätzen und weitere gegenwärtig existierende und/oder in der Zukunft entwickelte Prozesse. Während der Herstellung kann beim Strukturieren der Gate-Stapel 120 eine Hartmaske 122 verwendet werden, die nach dem Strukturieren auf der Oberseite der Gate-Stapel 120 belassen werden kann. Die Hartmaske 122 kann aus einem dielektrischen Material bestehen, wie beispielsweise Siliciumnitrid (Si₃N₄). 2C ist eine Querschnittansicht der Halbleiterstruktur 300 entlang eines Querschnitts B-B', wie in 2A dargestellt. Als ein Beispiel nehmend und um sich von dem Querschnitt A-A' wie in 1C zu unterscheiden, kreuzt der Querschnitt B-B' die Fins 101, 102 und 104, wie in 2C dargestellt ist, und liegt teilweise über dem Fin 103, wie in 2B dargestellt ist. Auf der anderen Seite stellt 2C zwei separate Gate-Stapel 120 dar, die so gebildet sind, dass einer die Fins 101 und 102 kreuzt und ein anderer den Fin 104 kreuzt.
Die 3A bis 3C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 2 gezeigt sind. Im Anschluss an die Bildung der Gate-Stapel 120 können Abstandshalter 131 um die Gate-Stapel 120 herum gebildet werden. Die Bildung der Abstandshalter 131 kann zum Beispiel durch Abscheiden einer Schicht aus einem Abstandshaltermaterial oder einem für einen Abstandshalter geeigneten Material, wie beispielweise einem dielektrischen Material, einer deckend bedeckenden Oxidschicht 100 und Gate-Stapeln 120 auf der Oberseite derselben, sowie nachfolgendes Ätzen der abgeschiedenen Schicht in einer gerichteten Weise vorgenommen werden, um den Abstandshalter oder das für einen Abstandshalter geeignete Material lediglich auf Gebieten angrenzend an Seitenwände der Gate-Stapel 120 zu belassen. Die Abscheidung von Abstandshaltermaterial wird vorzugsweise in einer konformen Weise durchgeführt, eine nicht-konforme Abscheidung des dielektrischen Materials kann jedoch ebenso verwendet werden. Wie in 3B und 3C dargestellt, werden die Abstandshalter 131 nach dem gerichteten Ätzen derart gebildet, dass sie die Seitenwände der Gate-Stapel 120 umgeben.
Gemäß einer Ausführungsform der vorliegenden Erfindung können die Abstandshalter 131 oder das Material, das zum Herstellen der Abstandshalter 131 verwendet wird, derart ausgewählt werden, dass es einen Vorreinigungsprozess zulässt oder diesem standhält, der normalerweise vor einem epitaxialen Aufwachsen von Silicium durchgeführt wird, wie nachstehend detaillierter beschrieben.
Die 4A bis 4C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 3 gezeigt sind. Im Anschluss an die Bildung der Abstandshalter 131 beinhaltet eine Ausführungsform der vorliegenden Erfindung ein Bilden einer Opferschicht 141, welche die Fins 101 bis 104 und die Gate-Stapel 120 bedeckt. Das Material der Opferschicht 141 kann so ausgewählt werden, dass es kompatibel mit einem Bearbeitungsprozess bei einer hohen Temperatur ist, und kann außerdem derart ausgewählt werden, dass es eine hohe Ätzselektivität bezüglich Materialien bereitstellt, wie beispielsweise Silicium, Siliciumdioxid und/oder Siliciumnitrid. Zum Beispiel kann ein Material auf der Grundlage von Kohlenstoff, das kompatibel mit einer Bearbeitung bei einer hohen Temperatur ist, dazu verwendet werden, die Opferschicht 141 zu bilden, welche die Oxidschicht 100 und die Strukturen auf der Oberseite derselben bedeckt, wie beispielsweise die Fins 101 bis 104. Gemäß einer Ausführungsform kann das Material für die Opferschicht 141, das kompatibel mit einem Prozess bei einer hohen Temperatur ist, als nicht beschränkende Beispiele amorphen Kohlenstoff, amorphes Kohlenstoffnitrid und/oder Polyimid beinhalten. Es können ebenso weitere Typen von Materialien verwendet werden, die kompatibel mit einem Prozess bei einer hohen Temperatur sind. In Abhängigkeit von dem Materialtyp, der verwendet wird, kann die Opferschicht 141 durch einen Rotationsbeschichtungsprozess oder durch einen Abscheidungsprozess auf der Grundlage von CVD gebildet werden.
Die 5A bis 5C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 4 gezeigt sind. Nach der Bildung kann die Opferschicht 141 strukturiert werden, um Öffnungen in strategischen Gebieten zu erzeugen, in denen weitere Elemente gemäß der Ausführungsform der vorliegenden Erfindung zu bilden sind. Um Öffnungen zu erzeugen, kann die Oberseite der Schicht 141 in Abhängigkeit von dem Material, das für die Opferschicht 141 verwendet wird, optional zuerst planarisiert werden. Zum Beispiel kann die Oberseite einer mit CVD abgeschiedenen Opferschicht 141 zum Beispiel durch einen chemisch-mechanischen Polier(CMP)-Prozess oder andere Planarisierungsprozesse planar gemacht werden. Als nächstes kann, um die Opferschicht 141 zu strukturieren, zuerst eine Hartmaskenschicht auf der Oberseite der Opferschicht 141 abgeschieden werden, gefolgt von einer Photoresistschicht. Die Photoresistschicht wird dann durch einen standardmäßigen lithographischen Prozess strukturiert. Die Photoresist-Maske kann so gebildet werden, dass sie eine Struktur aufweist, welche die Öffnungen repräsentiert, die an gewünschten Stellen der Opferschicht 141 herzustellen sind. Genauer gesagt können Öffnungen erwünscht sein und daher an Stellen hergestellt werden, an denen ein Abstand zwischen benachbarten Fins, wie beispielsweise zwischen dem Fin 102 und dem Fin 103, vergleichsweise begrenzt ist und wo es wahrscheinlich ist, dass ein elektrisches Kurzschließen zwischen benachbarten Fins während eines nachfolgenden Schrittes des Bildens einer epitaxialen Dünnschicht auftritt.
Die Photoresist-Struktur wird dann auf die Hartmaskenschicht darunter transferiert. Eine Ausführungsform der Erfindung wendet dann die Hartmaskenschicht in einem gerichteten Ätzprozess an, um Öffnungen, wie beispielsweise Öffnungen 151, 152 und 153, innerhalb der Opferschicht 141 an ausgewählten Stellen zu erzeugen, wie vorstehend beschrieben. Der gerichtete Ätzprozess kann ein reaktiver Ionenätz(RIE)-Prozess sein und kann so eingestellt werden, dass er äußerst selektiv bezüglich Silicium (Si), Siliciumnitrid (SiN), Siliciumoxid (SiO₂) und weitere Materialien in der Hartmaskenschicht und der Struktur der Einheit ist. Mit anderen Worten kann der RIE-Prozess so maßgeschneidert werden, dass er sehr effektiv insbesondere bezüglich des Materials der Opferschicht 141 auf der Grundlage von Kohlenstoff ist und signifikant weniger effektiv bezüglich anderer Materialien in der Einheit ist und diese sehr wenig ätzt. Wie in 5C dargestellt, die eine Querschnittansicht entlang A-A' ist, wird die Öffnung 152 durch die Opferschicht 141 auf der Grundlage von Kohlenstoff hindurch hergestellt und sie legt wenigstens einen Anteil der Oberseite der Oxidschicht 100 unterhalb der Opferschicht 141 frei.
Die 6A bis 6C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 5 gezeigt sind. Im Anschluss an die Erzeugung der Öffnungen 151 bis 153 innerhalb der Opferschicht 141 auf der Grundlage von Kohlenstoff kann ein dielektrisches Material dazu verwendet werden, die Öffnungen 151, 152 und 153 effektiv aufzufüllen, wodurch Barrierenstrukturen 161, 162 und 163 auf der Oberseite der Oxidschicht 100 erzeugt werden. Genauer gesagt kann zum Beispiel ein dielektrisches Material zuerst auf der Oberseite der Opferschicht 141 und in die Öffnungen 151 bis 153 abgeschieden werden. Nachfolgend kann ein CMP-Prozess dazu verwendet werden, einen Überschuss des dielektrischen Materials zu entfernen, wie beispielsweise jenen auf der Oberseite der Opferschicht 141, wobei lediglich jenes in den Öffnungen 151 bis 153 belassen wird. Der CMP-Prozess kann an der Opferschicht 141 auf der Grundlage von Kohlenstoff stoppen.
Gemäß einer Ausführungsform der vorliegenden Erfindung kann ein geeignetes Material zum Herstellen der Barrierenstrukturen 161 bis 163 zum Beispiel Siliciumnitrid (SiN), das durch einen atomaren Schichtabscheidungs(ALD)-Prozess abgeschieden wird, der bei etwa 500 Grad C durchgeführt wird; Hafniumoxid (HfO₂), das durch den ALD-Prozess abgeschieden wird, der bei etwa 250–400 Grad C durchgeführt wird; und/oder Aluminiumoxid (Al₂O₂) beinhalten, das durch den ALD-Prozess bei etwa 250–400 Grad C abgeschieden wird. Die Opferschicht 141, die mit einem Prozess bei einer hohen Temperatur kompatibel ist, ermöglicht den vorstehenden Prozess des Bildens der Barrierenstrukturen 161 bis 163 bei ihrer jeweiligen hohen Temperatur.
Die 7A bis 7C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 6 gezeigt sind. Nachdem die Öffnungen, wie beispielsweise die Öffnungen 151 bis 153, in der Opferschicht 141 auf der Grundlage von Kohlenstoff mit dem dielektrischen Material aufgefüllt wurden, kann die Opferschicht 141 entfernt werden, um die Oxidschicht 100, die Gate-Stapel 120 ebenso wie die Fins 101 bis 104 darunter freizulegen. Die Entfernung der Opferschicht 141 kann durch eine Kombination von Nass- und Trockenätz-Techniken vorgenommen werden. Die Entfernung der Opferschicht 141 kann zum Beispiel mittels eines gleichen Prozesses vorgenommen werden, wie er beim Erzeugen der Öffnungen 151 bis 153 verwendet wird, wie in 5 dargestellt, der selektiv bezüglich der Materialien der Barrierenstrukturen 161 bis 163 ist. Darüber hinaus werden jegliche eingesetzte Entfernungstechniken, die dazu verwendet werden, die Opferschicht 141 zu entfernen, so eingestellt, dass sie äußerst selektiv bezüglich anderer Materialen der Struktur 300 der Einheit als jenem der Opferschicht 141 auf der Grundlage von Kohlenstoff sind. Ein Trockenätz-Prozess kann zum Beispiel äußerst selektiv bezüglich Silicium (Si), Siliciumoxid (SiO₂) und Siliciumnitrid (SiN) gemacht werden.
Hierbei ist anzumerken, dass die Barrierenstrukturen oder die Barrierendünnschicht 161 bis 163 auf der Oberseite der Oxidschicht 100 in Gebieten erzeugt wurden, die als von Bedeutung dafür angesehen werden, ein Kurzschließen von benachbarten Fins zu verhindern. Die Barrierenstruktur oder die Barrierendünnschicht 162 werden zum Beispiel zwischen den Fins 102 und 103 gebildet, um ein elektrisches Kurzschließen der beiden in einem nachfolgenden Prozess zu verhindern.
Die 8A bis 8C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 7 gezeigt sind. Nachdem die Barrierenstrukturen 161 bis 163 erzeugt wurden, kann ein Aufwachsen einer epitaxialen Dünnschicht auf der Grundlage von Silicium durchgeführt werden, um epitaxiale Dünnschichten 181, 182, 183, 184, 185, 186, 187 und 188 um die Fins 101 bis 104 herum zu erzeugen. Die epitaxialen Dünnschichten 181 bis 188 können gemeinsam eine einzelne epitaxiale Dünnschicht sein oder können ein Teil einer einzelnen epitaxialen Dünnschicht sein, wenngleich sie in 8 so dargestellt sein können, dass sie getrennt oder isoliert sind, da die epitaxiale Dünnschicht aus Silicium normalerweise nicht auf der Oberseite der Oxidschicht aufwächst, wie beispielsweise der Oxidschicht 100 des Substrats 109. Vor dem Durchführen des epitaxialen Aufwachsens der Dünnschicht oder der Dünnschichten kann ein Vorreinigen des Substrats 109 durchgeführt werden, im Besonderen der Oberflächen der Fins 101 bis 104, die auf der Oberseite der Oxidschicht 100 des Substrats 109 ausgebildet sind, um mögliche Kontaminationsstoffe und/oder fremde Objekte auf der Silicium-Oberfläche der Fins zu entfernen. Die epitaxialen Dünnschichten 181 bis 188 aus Silicium können zum Beispiel dazu verwendet werden, einen externen Kontaktwiderstand zu verringern, indem Kontaktgebiete aus Silicium (Si) zum Bilden von Silicid und/oder zum Bilden von lokalen Zwischenverbindungen für die FinFET-Transistoren 180 vergrößert werden. Während des Prozesses des epitaxialen Wachstums können in einer Ausführungsform zum Beispiel lateral gewachsene epitaxiale Dünnschichten 184 und 185 die Barrierenstruktur 162 erreichen und können durch das Vorhandensein der Barrierenstruktur 162 gestoppt werden. In einer weiteren Ausführungsform können die epitaxialen Dünnschichten 184 und 185 lateral in Richtung der Barrierenstruktur 162 wachsen und diese erreichen oder nicht erreichen. In jedem Fall verhindert die Barrierenstruktur 162, dass der Fin 102 durch die epitaxialen Dünnschichten 184 und 185 mit dem Fin 103 in Kontakt kommt, oder blockiert diesen. Aus diesem Grund kann die Barrierenstruktur 162 hierin auch als Wachstums-Stopper 162 bezeichnet werden. Als ein Ergebnis wird ein potentielles elektrisches Kurzschließen zwischen benachbarten Fins und somit benachbarten FETs verhindert.
Die 9A bis 9C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 8 gezeigt sind. Nach dem Aufwachsen der epitaxialen Dünnschichten 181 bis 188 können die restlichen Schritte des Bildens der FinFET-Transistoren 180 unter Verwendung von bekannten oder in der Zukunft entwickelten Prozessen und/oder Techniken durchgeführt werden. Die Halbleiterstruktur 300 wird dann in einem weiteren dielektrischen Material verkapselt. Zum Beispiel kann ein dielektrisches Material 191 so abgeschieden werden, dass es die Oxidschicht 100, die Fins 101 bis 104 und die epitaxialen Dünnschichten, die um die Fins herum ausgebildet sind, die Gate-Stapel 120 und die Barrierenstrukturen oder Wachstums-Stopper 161 bis 163 bedeckt. Das dielektrische Material 191 kann Siliciumoxid (SiO₂), Siliciumnitrid (SiN) und/oder irgendwelche anderen Materialien beinhalten, die als eine Zwischenschicht-Dielektrikum(ILD)-Schicht geeignet sind.
Die 10A bis 10C sind anschauliche Darstellungen einer perspektivischen Ansicht, einer Draufsicht beziehungsweise einer Querschnittansicht einer Halbleiterstruktur während eines Prozesses zur Herstellung derselben gemäß einer Ausführungsform der vorliegenden Erfindung im Anschluss an die Schritte, die in 9 gezeigt sind. Nach dem Bedecken der Oxidschicht 100 und der Struktur der Einheit auf der Oberseite desselben mit dem dielektrischen Material 191 können leitfähige Kontakte zu den Gate-Elektroden und/oder den Sources/Drains der FinFET-Transistoren 180 gebildet werden. Die Bildung der Kontakte kann dadurch vorgenommen werden, dass zuerst Kontaktöffnungen in der dielektrischen Schicht 191 erzeugt werden, um die Gate-Stapel ebenso wie die epitaxialen Source-/Drain-Dünnschichten darunter freizulegen. Die Gate-Stapel und/oder die epitaxialen Source-/Drain-Dünnschichten können optional in einem vorherigen Schritt oder vorherigen Schritten silicidiert werden. Nachfolgend können die Öffnungen in der dielektrischen Schicht 191 mit einem oder mehreren leitfähigen Materialien gefüllt werden, wie zum Beispiel Aluminium (Al), Kupfer (Cu), Wolfram (W), Titan (Ti), Tantal (Ta), Titannitrid (TiN), Tantalnitrid (TaN) oder einer Kombination von einem oder mehreren der vorstehenden oder einem anderen geeigneten Metall oder dotierten Halbleitermaterialien. Das Füllen der Öffnungen kann durch Abscheidung und andere bekannte oder in der Zukunft entwickelte Techniken durchgeführt werden.
Wenngleich hierin bestimmte Merkmale der Erfindung dargestellt und beschrieben wurden, ergeben sich nun für den Fachmann viele Modifikationen, Substitutionen, Änderungen und Äquivalente. Daher versteht es sich, dass die angefügten Ansprüche sämtliche derartigen Modifikationen und Änderungen als in den Inhalt der Erfindung fallend abdecken sollen.

Claims

Verfahren, das aufweist: Bilden einer Mehrzahl von Fins (101 bis 104) einer Mehrzahl von Feldeffekttransistoren auf einem Substrat (109); Bilden von wenigstens einer Barrierenstruktur (162) zwischen einem ersten (102) und einem zweiten (103) Fin der Mehrzahl von Fins; und Aufwachsen einer epitaxialen Dünnschicht (181 bis 188) aus der Mehrzahl von Fins, wobei sich die epitaxiale Dünnschicht horizontal von Seitenwänden von wenigstens dem ersten und dem zweiten Fin aus erstreckt und die Barrierenstruktur (162) verhindert, dass der erste und der zweite Fin durch die epitaxiale Dünnschicht miteinander in Kontakt kommen.
Verfahren nach Anspruch 1, wobei das Bilden der wenigstens einen Barrierenstruktur aufweist: Bilden einer Opferschicht (141), welche die Mehrzahl von Fins bedeckt; Erzeugen einer Öffnung (152) in der Opferschicht, wobei sich die Öffnung zwischen dem ersten Fin und dem zweiten Fin befindet und das Substrat freilegt, auf dem der erste Fin und der zweite Fin ausgebildet sind; und Füllen der Öffnung mit einem dielektrischen Material (162).
Verfahren nach Anspruch 2, wobei die Opferschicht ein Material auf der Grundlage von Kohlenstoff aufweist, das mit einem Bearbeitungsprozess bei einer hohen Temperatur kompatibel ist, wobei das Material auf der Grundlage von Kohlenstoff entweder amorpher Kohlenstoff oder amorphes Kohlenstoffnitrid ist.
Verfahren nach Anspruch 2, wobei die Opferschicht Polyimid aufweist, das mit einem Bearbeitungsprozess bei einer hohen Temperatur kompatibel ist.
Verfahren nach Anspruch 2, wobei das Füllen der Öffnung ein Abscheiden von Siliciumnitrid in der Öffnung durch einen atomaren Schichtabscheidungs(ALD)-Prozess, der bei etwa 500 Grad C durchgeführt wird, oder durch ein Abscheiden von Hafniumoxid oder Aluminiumoxid in der Öffnung durch den ALD-Prozess bei etwa 250 bis 400 Grad C aufweist.
Verfahren nach Anspruch 2, das des Weiteren vor dem Aufwachsen der epitaxialen Dünnschicht aufweist: Entfernen der Opferschicht (7C), wodurch die Mehrzahl von Fins unterhalb derselben und die Barrierenstruktur freigelegt werden; und Vorreinigen der Mehrzahl von Fins, um Kontaminationsstoffe und fremde Objekte zu entfernen.
Verfahren nach Anspruch 1, das des Weiteren aufweist: Abscheiden einer dielektrischen Schicht (191), welche die epitaxiale Dünnschicht und die Barrierenstruktur bedeckt; und Erzeugen von leitfähigen Kontakten (1101 bis 1102) durch die dielektrische Schicht hindurch, wobei die Kontakte wenigstens eines von der epitaxialen Dünnschicht und der Mehrzahl von Fins kontaktieren.
Verfahren nach Anspruch 1, wobei das Substrat ein Silicium-auf-Isolator(SOI)-Substrat ist, das eine Schicht aus Silicium auf der Oberseite einer Oxidschicht aufweist, und wobei das Bilden der Mehrzahl von Fins ein Ätzen der Schicht aus Silicium in die Mehrzahl von Fins aufweist, die sich auf der Oberseite der Oxidschicht befinden.
Verfahren, das aufweist: Bilden einer Mehrzahl von Fins (101 bis 104) einer Mehrzahl von Feldeffekttransistoren auf einem Substrat (109); Bedecken der Mehrzahl von Fins mit einer Opferschicht (141); Bilden von wenigstens einer Barrierenstruktur (162) innerhalb der Opferschicht zwischen einem ersten (102) und einem zweiten (103) Fin der Mehrzahl von Fins; und Aufwachsen einer epitaxialen Dünnschicht (181 bis 188) aus der Mehrzahl von Fins, wobei die epitaxiale Dünnschicht von Seitenwänden des ersten und des zweiten Fins aus in Richtung der Barrierenstruktur wächst.
Verfahren nach Anspruch 9, wobei das Bilden der wenigstens einen Barrierenstruktur aufweist: Erzeugen einer Öffnung (152) in der Opferschicht, wobei sich die Öffnung zwischen dem ersten und dem zweiten Fin befindet und das Substrat freilegt, auf dem der erste und der zweite Fin ausgebildet sind; und Abscheiden eines dielektrischen Materials (162) im Inneren der Öffnung, das die Barrierenstruktur bildet.
Verfahren nach Anspruch 10, wobei die Opferschicht aus einem Material auf der Grundlage von Kohlenstoff besteht, das mit einem Bearbeitungsprozess bei einer hohen Temperatur kompatibel ist, wobei das Material auf der Grundlage von Kohlenstoff entweder amorpher Kohlenstoff oder amorphes Kohlenstoffnitrid ist.
Verfahren nach Anspruch 10, wobei die Opferschicht eine Polyimidschicht ist, die mit einem Bearbeitungsprozess bei einer hohen Temperatur kompatibel ist.
Verfahren nach Anspruch 10, wobei das Abscheiden des dielektrischen Materials im Inneren der Öffnung ein Abscheiden von Siliciumnitrid durch einen atomaren Schichtabscheidungs(ALD)-Prozess, der bei etwa 500 Grad C durchgeführt wird, oder durch ein Abscheiden von Hafniumoxid durch den ALD-Prozess bei etwa 250 bis 400 Grad C oder durch ein Abscheiden von Aluminiumoxid durch den ALD-Prozess bei etwa 250 bis 400 Grad C aufweist.
Verfahren nach Anspruch 10, das des Weiteren vor dem Aufwachsen der epitaxialen Dünnschicht aufweist: Entfernen der Opferschicht, wobei die Mehrzahl von Fins unterhalb derselben und die Barrierenstruktur freigelegt werden (7C); und Vorreinigen der Mehrzahl von Fins, wodurch Kontaminationsstoffe an den freigelegten Oberflächen der Mehrzahl von Fins entfernt werden.
Verfahren nach Anspruch 9, das des Weiteren aufweist: Abscheiden einer dielektrischen Schicht (191), welche die epitaxiale Dünnschicht und die Barrierenstruktur bedeckt; und Erzeugen von leitfähigen Kontakten (1101 bis 1102) durch die dielektrische Schicht hindurch, wobei die Kontakte wenigstens eines von der epitaxialen Dünnschicht und der Mehrzahl von Fins kontaktieren.
Verfahren nach Anspruch 1, wobei das Substrat ein Silicium-auf-Isolator(SOI)-Substrat ist, das eine Schicht aus Silicium auf der Oberseite einer Oxidschicht aufweist, und wobei das Bilden der Mehrzahl von Fins ein Ätzen der Schicht aus Silicium in die Mehrzahl von Fins aufweist, die sich auf der Oberseite der Oxidschicht befinden.
Verfahren, das aufweist: Bereitstellen eines Silicium-auf-Isolator(SOI)-Substrats (109), wobei das SOI-Substrat eine Schicht aus Silicium auf der Oberseite einer Oxidschicht (100) aufweist; Strukturieren der Schicht aus Silicium des SOI-Substrats in eine Mehrzahl von Fins (101 bis 104) einer Mehrzahl von Feldeffekttransistoren vom Fin-Typ (FinFETs); Bilden von wenigstens einer Barrierenstruktur (162) zwischen einem ersten (102) und einem zweiten (103) Fin der Mehrzahl von Fins; und Aufwachsen einer epitaxialen Dünnschicht (181 bis 188) aus der Mehrzahl von Fins, wobei sich die epitaxiale Dünnschicht horizontal von Seitenwänden des wenigstens einen ersten und zweiten Fins aus erstreckt und die Barrierenstruktur den ersten Fin daran hindert, durch die epitaxiale Dünnschicht den zweiten Fin zu erreichen.
Verfahren nach Anspruch 17, wobei das Bilden der wenigstens einen Barrierenstruktur aufweist: Bilden einer Opferschicht (141), welche die Mehrzahl von Fins bedeckt; Erzeugen einer Öffnung (152) in der Opferschicht, wobei sich die Öffnung zwischen dem ersten Fin und dem zweiten Fin befindet und das Substrat freilegt, auf dem der erste und der zweite Fin ausgebildet sind; und Füllen der Öffnung mit einem dielektrischen Material (162).
Verfahren nach Anspruch 18, wobei die Opferschicht ein Material auf der Grundlage von Kohlenstoff aufweist, das mit einem Bearbeitungsprozess bei einer hohen Temperatur kompatibel ist, wobei das Material auf der Grundlage von Kohlenstoff entweder amorpher Kohlenstoff oder amorphes Kohlenstoffnitrid ist.
Verfahren nach Anspruch 18, wobei die Opferschicht Polyimid aufweist, das mit einem Bearbeitungsprozess bei einer hohen Temperatur kompatibel ist.