DE102015110028B4 - Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung - Google Patents

Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung Download PDF

Info

Publication number
DE102015110028B4
DE102015110028B4 DE102015110028.2A DE102015110028A DE102015110028B4 DE 102015110028 B4 DE102015110028 B4 DE 102015110028B4 DE 102015110028 A DE102015110028 A DE 102015110028A DE 102015110028 B4 DE102015110028 B4 DE 102015110028B4
Authority
DE
Germany
Prior art keywords
fin structures
fin
finfet
layer
field effect
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015110028.2A
Other languages
English (en)
Other versions
DE102015110028A1 (de
Inventor
Yi-Cheng Chao
Chai-Wei Chang
Po-Chi WU
Jung-Jui Li
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015110028A1 publication Critical patent/DE102015110028A1/de
Application granted granted Critical
Publication of DE102015110028B4 publication Critical patent/DE102015110028B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/6681—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET using dummy structures having essentially the same shape as the semiconductor body, e.g. to provide stability
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur mit:einem Substrat (102), wobei das Substrat einen ersten Bereich (10) und einen zweiten Bereich (20) aufweist;einer Isolationsstruktur (120), die auf dem Substrat (102) ausgebildet ist;ersten Finnen-Strukturen (110a), die auf dem ersten Bereich ausgebildet sind;zweiten Finnen-Strukturen (110b), die auf dem zweiten Bereich ausgebildet sind, wobei die Anzahl der ersten Finnen-Strukturen größer als die Anzahl der zweiten Finnen-Strukturen ist;wobei die ersten Finnen-Strukturen (110a) eine erste Höhe (H1) aufweisen, die von einer oberen Fläche der Isolationsstruktur (120) bis zu einer oberen Fläche der ersten Finnen-Strukturen (110a) gemessen wird,wobei die zweiten Finnen-Strukturen (110b) eine zweite Höhe (H2) aufweisen, die von einer oberen Fläche der Isolationsstruktur (120) bis zu einer oberen Fläche der zweiten Finnen-Strukturen (110b) gemessen wird, undwobei eine Distanz zwischen der ersten Höhe (H1) und der zweiten Höhe (H2) in einem Bereich von circa 0,4 nm bis zu circa 4 nm liegt.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Halbleiterbauelemente werden in einer Vielzahl elektronischer Anwendungen, wie z.B. Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, eingesetzt. Halbleiterbauelemente werden üblicherweise hergestellt durch sequentielles Abscheiden isolierender oder dielektrischer Schichten, leitfähiger Schichten und halbleitender Schichten eines Materials über einem Halbleitersubstrat und Strukturieren dieser verschiedenartigen Materialschichten unter Verwendung von Lithografie, um darauf Komponenten und Elemente von Schaltungen auszubilden. Viele integrierte Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer erzeugt, und die individuellen Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die individuellen Dies sind üblicherweise separat in Mehrchipmodulen oder andere Package-Typen gepackt.
  • Da die Halbleiterindustrie bei den Bemühungen um eine höhere Bauelementdichte, höhere Leistungsfähigkeit und niedrigere Kosten zu den Nanometertechnologie-Prozessknoten hin fortgeschritten ist, haben die Herausforderungen sowohl von der Herstellung als auch von Designproblemen her die Entwicklung von dreidimensionalen Bauformen, wie z.B. dem Fin-Feldeffekttransistor (FinFET), zur Folge gehabt. FinFETs werden mit einer dünnen vertikalen „Flosse“ oder einem „Grat“ (oder Finnen-Struktur) hergestellt, die sich von einem Substrat aus erstreckt. Der Kanal des FinFET wird in dieser vertikalen Flosse ausgebildet. Über der Flosse ist ein Gate vorgesehen. Vorteile des FinFET können umfassen, dass der Kurzkanaleffekt und der höhere Stromfluss eingeschränkt werden.
  • Obwohl die vorliegenden FinFET-Bauelemente und die Verfahren zur Herstellung von FinFET-Bauelementen im Allgemeinen für ihre Zweckbestimmung ausreichend gewesen sind, waren sie doch nicht in jeder Hinsicht vollkommen zufriedenstellend.
  • Die Druckschrift DE 10 2012 106 901 A1 beschreibt eine FinFET-Struktur, die eine erste Gruppe von Finnen und eine zweite außenliegende Finne aufweist, wobei die Höhe der zweiten Finne geringer als die Höhe der Finnen in der ersten Gruppe.
  • Die Druckschrift US 2013 / 0 149 826 A1 beschreibt eine FinFET-Struktur mit zwei Finnen-Gruppen, die unterschiedliche Höhen aufweisen.
  • Weiterer Stand der Technick ist aus den Druckschriften US 2013 / 0 082 333 A1 , US 2009 / 0 134 454 A1 , US 2011 / 0 260 282 A1 und US 2013 / 0 093 026 A1 bekannt.
  • Die Erfindung sieht eine FinFET-Vorrichtungsstruktur gemäß Patentanspruch 1 und gemäß Patentanspruch 9 sowie ein Verfahren gemäß Patentanspruch 14 vor.
  • Figurenliste
  • Ausbildungen der vorliegenden Offenbarung sind am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mit den beigefügten Figuren gelesen wird. Es wird angemerkt, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenen Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale aus Gründen der Verständlichkeit der Darlegung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Querschnittsdarstellung einer FIN-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
    • Die 2A-2H zeigen Querschnittsdarstellungen der Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
    • 2C' zeigt eine Querschnittsdarstellung einer weiteren Ausführungsform von 2C gemäß einigen Ausführungsformen der Offenbarung.
    • 2H' zeigt eine Querschnittsdarstellung einer weiteren Ausführungsform von 2H gemäß einigen Ausführungsformen der Offenbarung.
    • Die 3A-3C zeigen Querschnittsdarstellungen der Ausbildung einer FIN-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
    • Die 4A-4G zeigen Querschnittsdarstellungen der Ausbildung einer FIN-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
    • Die 5A-5B zeigen Querschnittsdarstellungen der Ausbildung einer Gate-Struktur auf den Finnen-Strukturen gemäß einigen Ausführungsformen der Offenbarung.
    • Die 6A-6F zeigen Querschnittsdarstellungen der Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung liefert viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale des bereitgestellten Gegenstandes. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in einem direkten Kontakt ausgebildet werden, und es kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet sein können, dass das erste und zweite Merkmal nicht unmittelbar kontaktieren können. Außerdem können sich in der vorliegenden Offenbarung in den verschiedenartigen Beispielen Bezugsziffern und/oder Zeichen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und ergibt von sich aus keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen.
  • Es werden einige Varianten der Ausführungsformen beschrieben. In den verschiedenartigen Ansichten und veranschaulichenden Ausführungsformen werden durchgängig gleiche Bezugsziffern verwendet, um ähnliche Elemente zu kennzeichnen.
  • Es werden Ausführungsformen für die Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur bereitgestellt. 1 zeigt eine Querschnittsdarstellung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur 100 gemäß einigen Ausführungsformen der Offenbarung.
  • Mit Bezugnahme auf 1 wird ein Substrat 102 bereitgestellt, und auf dem Substrat 102 wird eine Isolationsstruktur 120 ausgebildet. Die Isolationsstruktur 120 verhindert eine elektrische Störbeeinflussung oder eine Kreuzkopplung. Das Substrat 102 weist einen ersten Bereich 10 und einen zweiten Bereich 20 auf. Die ersten Finnen-Strukturen 110a sind auf dem Substrat 102 im ersten Bereich 10 ausgebildet, und die zweiten Finnen-Strukturen 110b sind auf dem Substrat 102 im zweiten Bereich 20 ausgebildet. Die ersten Finnen-Strukturen 110a sind im Wesentlichen parallel zueinander. Die zweiten Finnen-Strukturen 110b sind im Wesentlichen parallel zueinander.
  • Die Anzahl der ersten Finnen-Strukturen 110a im ersten Bereich 10 ist größer als die Anzahl der Finnen-Strukturen 110b im zweiten Bereich 20. In einigen Ausführungsformen weisen zwei benachbarte erste Finnen-Strukturen 110a einen Abstand oder eine Teilung (pitch; im Folgenden als Abstand bezeichnet) P1 auf, zwei benachbarte zweite Finnen-Strukturen 110b weisen einen zweiten Abstand P2 auf, und der zweite Abstand P2 ist größer als der erste Abstand P1. Mit anderen Worten, die Strukturierungsdichte der ersten Finnen-Strukturen 110a ist größer als die Strukturierungsdichte der zweiten Finnen-Strukturen 110b.
  • Jede der ersten Finnen-Strukturen 110a weist einen oberen Teil und einen unteren Teil auf, und der obere Teil ragt aus der Isolationsstruktur 120 heraus, und der untere Teil ist in die Isolationsstruktur 120 eingebettet. Jede der zweiten Finnen-Strukturen 110b weist einen oberen Teil und einen unteren Teil auf, und der obere Teil ragt aus der Isolationsstruktur 120 heraus, und der untere Teil ist in die Isolationsstruktur 120 eingebettet. Es ist zu beachten, dass die obere Fläche der ersten Finnen-Struktur 110a im Wesentlichen auf einer Ebene mit der oberen Fläche der zweiten Finnen-Struktur 110b liegt.
  • Jede von den ersten Finnen-Strukturen 110a weist eine erste Höhe H1 auf, die von einer oberen Fläche der Isolationsstruktur 120 bis zu einer oberen Fläche der ersten Finnen-Strukturen 110a gemessen wird. Jede von den zweiten Finnen-Strukturen 110b weist eine zweite Höhe H2 auf, die von einer oberen Fläche der Isolationsstruktur 120 bis zu einer oberen Fläche der zweiten Finnen-Strukturen 110b gemessen wird. In einigen Ausführungsformen liegt die erste Höhe H1 in einem Bereich von circa 30 nm bis zu circa 50 nm. In einigen Ausführungsformen liegt die zweite Höhe H2 in einem Bereich von circa 30,1 nm bis zu circa 50,1 nm. In einigen Ausführungsformen liegt eine Distanz ΔH zwischen der erste Höhe H1 und der zweite Höhe H2 in einem Bereich von circa 0,4 nm bis zu circa 4 nm. In einigen Ausführungsformen liegt eine Distanz ΔH zwischen der ersten Höhe H1 und der zweiten Höhe H2 in einem Bereich von circa 1 nm bis zu circa 3 nm.
  • Die 2A-2H zeigen Querschnittsdarstellungen der Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur 100 längs der Linie AA' von 1 gemäß einigen Ausführungsformen der Offenbarung.
  • Wie in 2A dargestellt ist, weist die FinFET-Bauelementstruktur 100 ein Substrat 102 auf. Das Substrat weist einen ersten Bereich 10 und einen zweiten Bereich 20 auf. Das Substrat 102 kann aus Silizium oder anderen Halbleitermaterialien bestehen. Alternativ oder zusätzlich kann das Substrat 102 andere Elementhalbleitermaterialien, wie z.B. Germanium, enthalten. In einigen Ausführungsformen besteht das Substrat 102 aus einem Verbindungshalbleiter, wie z.B. Siliziumcarbid, Galliumarsenid, Indiumarsenid oder Indiumphosphid. In einigen Ausführungsformen besteht das Substrat 102 aus einem Legierungshalbleiter, wie z.B. Silizium-Germanium, Silizium-Germanium-Carbid, Galliumarsenidphosphid oder Gallium-Indium-Phosphid. In einigen Ausführungsformen weist das Substrat 102 eine Epitaxieschicht auf. Zum Beispiel kann das Substrat 102 eine Epitaxieschicht aufweisen, die auf einem Halbleiterkörper aufliegt.
  • Danach werden auf dem Substrat 102 eine Auflageschicht 104 und eine Hartmaskenschicht 106 ausgebildet, und auf der Hartmaskenschicht 106 wird eine Fotolackschicht 108 ausgebildet. Die Fotolackschicht 108 wird mittels eines Strukturierungsprozesses strukturiert. Der Strukturierungsprozess umfasst einen Fotolithografieprozess und einen Ätzprozess. Der Fotolithografieprozess umfasst ein Fotolackbeschichten (z.B. Rotationsbeschichten), schwaches Tempern, Ausrichten der Maske, Belichten, Tempern nach der Belichtung, Entwickeln des Fotolacks, Spülen und Trocknen (z.B. Einbrennen). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess.
  • Die Auflageschicht 104 ist eine Pufferschicht zwischen dem Substrat 102 und der Hartmaskenschicht 106. Außerdem wird die Auflageschicht 104 als eine Stoppschicht verwendet, wenn die Hartmaskenschicht 106 beseitigt wird. Die Auflageschicht 104 kann aus Siliziumoxid bestehen. Die Hartmaskenschicht 106 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einem anderen geeigneten Material bestehen. In einigen Ausführungsformen werden mehr als eine Hartmaskenschicht 106 auf der Auflageschicht 104 ausgebildet.
  • Die Auflageschicht 104 und die Hartmaskenschicht 106 werden durch Beschichtungsprozesse, so z.B. einen chemischen Gasphasenabscheidungs(CVD)-Prozess, chemischen Gasphasenabscheidungsprozess von hochdichtem Plasma (HDPCVD-Prozess), Aufschleuderprozess, Aufsprühprozess oder einen beliebigen anderen geeigneten Prozess, hergestellt.
  • Nachdem die Fotolackschicht 108 strukturiert ist, werden gemäß einigen Ausführungsformen die Auflageschicht 104 und die Hartmaskenschicht 106 strukturiert, indem die strukturierte Fotolackschicht 108 als eine Maske verwendet wird, wie in 2B dargestellt ist. Im Ergebnis werden eine strukturierte Auflageschicht 104 und eine strukturierte Hartmaskenschicht 106 erhalten.
  • Danach wird auf dem Substrat 102 ein Ätzprozess ausgeführt, um eine Finnen-Struktur 110 auszubilden, wobei die strukturierte Auflageschicht 104 und die strukturierte Hartmaskenschicht 106 als eine Maske verwendet werden. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. In einigen Ausführungsformen wird das Substrat 102 durch einen Trockenätzprozess geätzt. Der Trockenätzprozess schließt die Verwendung des Ätzgases auf Fluorbasis, wie z.B. SF6, CxFy, NF3 oder Kombinationen davon, ein. Der Ätzprozess kann ein zeitlich gesteuerter Prozess sein und fortgesetzt werden, bis die Finnen-Strukturen 110 eine vorgegebene Höhe erreichen. In einigen anderen Ausführungsformen weisen die Finnen-Strukturen 110 eine Breite auf, die allmählich vom oberen Teil zum unteren Teil hin zunimmt.
  • Nachdem die Finnen-Strukturen 110 ausgebildet sind, wird gemäß einigen Ausführungsformen die Fotolackschicht 108 beseitigt, und ein Teil der Finnen-Strukturen 110 im zweiten Bereich 20 wird beseitigt, wie in 2C dargestellt ist. Folglich werden die ersten Finnen-Strukturen 110a im ersten Bereich 10 und die zweiten Finnen-Strukturen 110b im zweiten Bereich 20 ausgebildet. Zwischen zwei benachbarten zweiten Finnen-Strukturen 110a werden die ersten Gräben 109a ausgebildet, und zwischen zwei benachbarten ersten Finnen-Strukturen 110b werden die zweiten Gräben 109b ausgebildet.
  • Es sollte beachtet werden, dass die Strukturierungsdichte der ersten Finnen-Strukturen 110a im ersten Bereich 10 größer als die Strukturierungsdichte der zweiten Finnen-Strukturen 110b im zweiten Bereich 20 ist. Die im ersten Bereich 10 ausgebildeten Bauelemente und die im zweiten Bereich 20 ausgebildeten Bauelemente führen für sich und unabhängig voneinander verschiedene Funktionen aus.
  • Wie in 2C dargestellt ist, weisen zwei benachbarte erste Finnen-Strukturen 110a den ersten Abstand P1 und zwei benachbarte zweite Finnen-Strukturen 110b den zweiten Abstand P2 auf. Der zweite Abstand P2 ist größer als der erste Abstand P1. Mit anderen Worten, die Breite des zweiten Grabens 109b im zweiten Bereich 20 ist größer als die des ersten Grabens 109a im ersten Bereich 10.
  • In einigen anderen Ausführungsformen werden, wie in 2C' dargestellt ist, die abgetragenen Teile der Finnen-Strukturen 110 nicht vollständig beseitigt, die Rest-Finnen-Teile 110c sind benachbart zu den zweiten Finnen-Strukturen 110b ausgebildet. In einigen Ausführungsformen ist die Höhe der Rest-Finnen-Teile 110c kleiner als eine Hälfte der Höhe der ersten Finnen-Strukturen 110a.
  • Es sollte beachtet werden, dass die Anzahl der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b entsprechend der tatsächlichen Verwendung angepasst werden kann und nicht auf vier erste Finnen-Strukturen 110a im ersten Bereich 10 und zwei zweite Finnen-Strukturen 110 im zweiten Bereich 20 beschränkt ist.
  • Nachdem die ersten Finnen-Strukturen 110a und die zweiten Finnen-Strukturen 110b ausgebildet sind, wird gemäß einigen Ausführungsformen ein dielektrisches Material 112 in den ersten Gräben 109a und den zweiten Gräben 109b zwischen zwei benachbarten ersten Finnen-Strukturen 110a und den zweiten Finnen-Strukturen 110b ausgebildet, und es wird auf den ersten Finnen-Strukturen 110a und den zweiten Finnen-Strukturen 110b ausgebildet, wie in 2D dargestellt ist.
  • In einigen Ausführungsformen besteht das dielektrische Material 112 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluoriden dotiertem Silikatglas (FSG) oder einem anderen dielektrischen Material mit einer niedrigen Dielektrizitätszahl. Das dielektrische Material 112 kann mithilfe eines chemischen Gasphasenabscheidungs(CVD)-Prozesses, eines Glasaufschleuderprozesses oder eines anderen anwendbaren Prozesses abgeschieden werden.
  • Danach wird das dielektrische Material 112 gemäß einigen Ausführungsformen teilweise abgetragen oder planarisiert, um die obere Fläche der Hartmaskenschicht 106 freizulegen, wie in 2E dargestellt ist. Im Ergebnis liegt die obere Fläche des dielektrischen Materials 112 auf einer Ebene mit der oberen Fläche der Hartmaskenschicht 106. In einigen Ausführungsformen wird das dielektrische Material 112 durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) teilweise abgetragen.
  • Nach dem Teilabtragen oder Planarisieren des dielektrischen Materials 112 werden die Hartmaskenschicht 106 und die Auflageschicht 104 gemäß einigen Ausführungsformen beseitigt, um Vertiefungen 113 auszubilden, wie in 2F dargestellt ist. Die Hartmaskenschicht 106 und die Auflageschicht 104 werden durch einen Ätzprozess, wie z.B. einen Trockenätzprozess oder einen Nassätzprozess, beseitigt.
  • Nachdem die Vertiefungen 113 ausgebildet sind, wird gemäß einigen Ausführungsformen eine Opferschicht 114 in den Vertiefungen 113 und auf dem dielektrischen Material 112 ausgebildet, wie in 2G dargestellt ist. Die Opferschicht 114 wird verwendet, um die obere Fläche der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b zu schützen. Die Opferschicht 114 kann eine einzige Schicht oder mehrere Schichten aufweisen. Die Opferschicht 114 besteht aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Kombinationen davon.
  • Nachdem die Opferschicht 114 ausgebildet ist, wird in einigen Ausführungsformen wahlweise auf der oberen Fläche der Finnen-Struktur 110 ein (nicht dargestellter) Ionenimplantationsprozess ausgeführt. Der Ionenimplantationsprozess ist eingerichtet, den Kanalbereich mit Dotierstoffen zu dotieren, und der Kanalbereich wird unter einer Gate-Struktur ausgebildet (die später ausgebildet wird).
  • Für Bereiche mit unterschiedlichen freiliegenden Flächen (oder geätzten Flächen), ist es wegen des Loading-Effekts schwierig, die Gleichmäßigkeit des Ätzens zu steuern. In Abhängigkeit von der Integration der Finnen-Strukturen und von der Ätzstrategie besteht der Loading-Effekt darin, dass die Ätzrate für eine größere freiliegende Fläche entweder schneller oder langsamer als für eine kleinere freiliegende Fläche ist. Mit anderen Worten, der Loading-Effekt besteht darin, dass die Ätzgeschwindigkeit auf einer großen Fläche nicht zu der auf einer kleinen Fläche passt. Das bedeutet, dass der Loading-Effekt durch die Strukturierungsdichte beeinflusst sein kann. Während des Ätzens der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b mit einer unterschiedlichen Strukturierungsdichte in den unterschiedlichen Bereichen 10, 20 ist es deshalb schwieriger, die Gleichmäßigkeit der Ätztiefe zu steuern.
  • Um den Loading-Effekt zu reduzieren, wird die Opferschicht 114 auf den ersten Finnen-Strukturen 110a und den zweiten Finnen-Strukturen 110b im Überschuss abgeschieden. Mit anderen Worten, die Abscheidedicke der Opferschicht 114 ist größer als die normale Dicke (die kleiner als circa 5 nm sein kann).
  • Die Dicke der Opferschicht 114 wird innerhalb eines Wertebereichs gehalten, um den Loading-Effekt zu reduzieren. In einigen Ausführungsformen weist die Opferschicht 114 im ersten Bereich 10 eine erste Dicke T1 und im zweiten Bereich 20 eine zweite Dicke T2 auf. In einigen Ausführungsformen liegt die erste Dicke T1 in einem Bereich von circa 10 nm bis zu circa 50 nm. In einigen Ausführungsformen liegt die zweite Dicke T2 in einem Bereich von circa 10 nm bis zu circa 50 nm. Wenn die erste Dicke T1 oder die zweite Dicke T2 kleiner als 10 nm ist, dann ist die Ätzdauer zu kurz, und es ist schwierig, die abgeätzte Menge innerhalb des erwarteten Bereichs zu halten, und folglich wird dielektrische Schicht 112 überätzt. Wenn die erste Dicke T1 oder die zweite Dicke T2 größer als 50 nm ist, dann ist die Ätzdauer zu lang, und folglich nehmen die Herstellungskosten zu.
  • Gemäß einigen Ausführungsformen wird die Opferschicht 114 danach beseitigt, wie in 2H dargestellt ist. Danach wird ein oberer Teil des dielektrischen Materials 112 entfernt, um die Isolationsstruktur 120 auszubilden. In einigen Ausführungsformen wird die Opferschicht 114 durch einen Ätzprozess entfernt. In einigen Ausführungsformen wird der obere Teil des dielektrischen Materials 112 durch einen weiteren Ätzprozess entfernt. Das übrige dielektrische Material 112 zeigt sich als eine Flachgrabenisolations(STI)-Struktur 120.
  • Ein oberer Teil der ersten Finnen-Strukturen 110a wird freigelegt, und der obere Teil weist eine erste Höhe H1 auf, die von einer oberen Fläche der Isolationsstruktur 120 bis zu einer oberen Fläche der ersten Finnen-Strukturen 110a gemessen wird. Ebenso wird ein oberer Teil der zweiten Finnen-Strukturen 110b freigelegt, und der obere Teil weist eine zweite Höhe H2 auf, die von einer oberen Fläche der Isolationsstruktur 120 bis zu einer oberen Fläche der zweiten Finnen-Strukturen 110b gemessen wird.
  • In einigen Ausführungsformen liegt eine Distanz ΔH zwischen der ersten Höhe H1 und der zweiten Höhe H2 in einem Bereich von circa 0,4 nm bis zu circa 4 nm. Ist die Distanz ΔH zwischen der erste Höhe H1 und der zweite Höhe H2 größer als 4 nm, dann ist die Gleichmäßigkeit der Dicke der abgeschiedenen Schichten (wie z.B. der Gate-Dielektrikumschicht und der Gate-Elektrodenschicht), die durch nachfolgende Arbeitsgänge auf der ersten Finnen-Struktur 110a und der zweiten Finnen-Struktur 110b ausgebildet werden können, schwer zu steuern. Wird hingegen die Distanz ΔH in einem Bereich von circa 0,4 nm bis zu circa 4 nm gehalten, dann wird die Gleichmäßigkeit der Dicke der abgeschiedenen Schichten verbessert, und folglich wird auch die Leistungsfähigkeit der FinFET-Struktur verbessert.
  • In einigen Ausführungsformen liegt ein Verhältnis (T1/H1) der ersten Dicke T1 zur ersten Höhe H1 in einem Bereich von circa 0,2 bis zu circa 0,5. Ist das Verhältnis größer als 0,5, dann kann die überschüssige Opferschicht 114 vergeudet sein, und die Herstellungskosten sind hoch. Ist das Verhältnis kleiner als 0,2, dann kann der Loading-Effekt gravierend sein.
  • 2H' zeigt eine Querschnittsdarstellung einer weiteren Ausführungsform von 2H gemäß einigen Ausführungsformen der Offenbarung. Wie in 2H' dargestellt ist, werden die Rest-Finnen-Strukturen 110c von der Isolationsstruktur 120 vollständig abgedeckt.
  • Die 3A-3C zeigen Querschnittsdarstellungen der Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
  • Mit Bezugnahme auf 3A werden die ersten Finnen-Strukturen 110a auf dem Substrat 102 im ersten Bereich 10 ausgebildet, und die zweiten Finnen-Strukturen 110b werden auf dem Substrat 102 im zweiten Bereich 20 ausgebildet.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung auf den ersten Finnen-Strukturen 110a und auf den zweiten Finnen-Strukturen 110b eine dielektrische Schicht 112 ausgebildet, wie in 3B dargestellt ist. Die dielektrische Schicht 112 wird auf den ersten Finnen-Strukturen 110a und auf den zweiten Finnen-Strukturen 110b im Überschuss abgeschieden. Wie oben erwähnt wurde, wird der Loading-Effekt zwischen dem ersten Bereich 10 und dem zweiten Bereich 20 durch das Ausbilden der im Überschuss abgeschiedenen dielektrischen Schicht 112 reduziert.
  • Nachdem die dielektrische Schicht 112 ausgebildet ist, wird gemäß einigen Ausführungsformen der Offenbarung ein Ätzprozess ausgeführt, um die dielektrische Schicht 112 zu beseitigen, wie in 3C dargestellt ist. Außerdem werden auch die Auflageschicht 104 und eine Hartmaskenschicht beseitigt. Im Ergebnis weist jede von den ersten Finnen-Strukturen 110a im ersten Bereich 10 eine erste Höhe H1 auf, und jede von den zweiten Finnen-Strukturen 110b im zweiten Bereich 20 weist eine zweite Flossenhöhe H2 auf. In einigen Ausführungsformen liegt eine Distanz ΔH zwischen der ersten Höhe H1 und der zweiten Höhe H2 in einem Bereich von circa 0,4 nm bis zu circa 4 nm. In einigen Ausführungsformen liegt eine Distanz ΔH zwischen der ersten Höhe H1 und der zweiten Höhe H2 in einem Bereich von circa 1 nm bis zu circa 3 nm.
  • Die 4A-4G zeigen Querschnittsdarstellungen der Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur gemäß einigen Ausführungsformen der Offenbarung.
  • Mit Bezugnahme auf 4A werden die Finnen-Strukturen 110 auf dem Substrat 102 ausgebildet. Die Anzahl der Finnen-Strukturen 110 im ersten Bereich 10 ist die gleiche wie die im zweiten Bereich 20.
  • Nachdem die Finnen-Strukturen 110 ausgebildet sind, wird gemäß einigen Ausführungsformen der Offenbarung ein Teil der zweiten Finnen-Strukturen 110b im zweiten Bereich 20 beseitigt, wie in 4B dargestellt ist. Zum Beispiel wird die Anzahl der zweiten Finnen-Strukturen 110b von vier auf zwei verringert.
  • Die zwei benachbarten ersten Finnen-Strukturen 110a weisen den ersten Abstand P1 auf, und die zwei benachbarten zweiten Finnen-Strukturen 110b weisen einen dritten Abstand P3 auf. In einigen Ausführungsformen ist der erste Abstand P1 im Wesentlichen gleich dem dritten Abstand P3. Die Anzahl der ersten Finnen-Strukturen 110a ist größer als die der zweiten Finnen-Strukturen 110b, und eine Fläche des ersten Bereichs 10 ist die gleiche wie die des zweiten Bereichs 20. Folglich ist die Strukturierungsdichte der ersten Finnen-Strukturen 110a im ersten Bereich 10 größer als die Strukturierungsdichte der zweiten Finnen-Strukturen 110b im zweiten Bereich 20.
  • Nachdem die ersten Finnen-Strukturen 110a und die zweiten Finnen-Strukturen 110b ausgebildet sind, wird gemäß einigen Ausführungsformen der Offenbarung eine dielektrische Schicht 112 auf den ersten Finnen-Strukturen 110a und den zweiten Finnen-Strukturen 110b sowie dem Graben zwischen zwei benachbarten der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b ausgebildet, wie in 4C dargestellt ist.
  • Nachdem die dielektrische Schicht 112 ausgebildet ist, wird gemäß einigen Ausführungsformen der Offenbarung ein Planarisierungsprozess auf der dielektrischen Schicht 112 ausgeführt, bis die obere Fläche der Hartmaskenschicht 106 freigelegt ist, wie in 4D dargestellt ist. In einigen Ausführungsformen ist der Planarisierungsprozess ein chemisch-mechanischer Polierprozess (CMP).
  • Gemäß einigen Ausführungsformen der Offenbarung werden danach die Hartmaskenschicht 106 und die Auflageschicht 104 beseitigt, wie in 4E dargestellt ist. Die Hartmaskenschicht 106 und die Auflageschicht 104 werden durch mehrere Ätzprozesse unabhängig voneinander beseitigt.
  • Gemäß einigen Ausführungsformen der Offenbarung wird danach in den Vertiefungen 113 und auf dem dielektrischen Material 112 die Opferschicht 114 ausgebildet, wie in 4F dargestellt ist. Wie oben erwähnt wurde, wird die Opferschicht 114 im Überschuss abgeschieden und somit der Loading-Effekt reduziert. Daraus ergibt sich eine Verbesserung der Gleichmäßigkeit der Flossenhöhe.
  • Danach wird gemäß einigen Ausführungsformen der Offenbarung die Opferschicht 114 beseitigt, wie in 4G dargestellt ist.
  • Die ersten Finnen-Strukturen 110a im ersten Bereich 10 weisen eine erste Höhe H1 und die zweiten Finnen-Strukturen 110b im zweiten Bereich 20 eine zweite Höhe H2 auf. Die Höhendifferenz zwischen der ersten Höhe H1 und der zweiten Höhe H2 wird als ΔH definiert. Da der Loading-Effekt reduziert ist, ist auch die Höhendifferenz ΔH geringer. Ist die Höhendifferenz ΔH geringer ist, dann wird die Gleichmäßigkeit der Höhe der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b besser. Somit wird die Leistungsfähigkeit der FinFET-Struktur verbessert.
  • Die 5A-5B zeigen Querschnittsdarstellungen der Ausbildung einer Gate-Struktur auf den Finnen-Strukturen gemäß einigen Ausführungsformen der Offenbarung.
  • Wie in 5A dargestellt ist, wird eine Gate-Struktur 220 auf dem Mittelteil der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b ausgebildet. Die Gate-Struktur umfasst eine Gate-Dielektrikumschicht 208 und eine Gate-Elektrodenschicht 210. Auf gegenüberliegenden Seitenwänden der ersten Finnen-Strukturen 110a und der zweiten Finnen-Strukturen 110b sind die Gate-Spacer 212 ausgebildet.
  • Die Gate-Dielektrikumschicht 208 besteht aus dielektrischen Materialien, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, dielektrischen Materialien mit einer hohen Dielektrizitätszahl (high-k) oder Kombinationen davon. Die Gate-Dielektrikumschicht 208 wird durch einen Abscheidungsprozess, wie z.B. chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), CVD von hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD) oder plasmaunterstützte CVD (PECVD), ausgebildet.
  • In einigen Ausführungsformen besteht die Gate-Elektrodenschicht 210 aus leitfähigen oder nicht leitfähigen Materialien. In einigen Ausführungsformen ist die Gate-Struktur 220 eine Dummy-Gate-Struktur, und die Gate-Elektrode besteht 210 besteht aus Polysilizium. Die Gate-Elektrode 210 wird durch einen Abscheidungsprozess, wie z.B. chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), CVD von hochdichtem Plasma (HDPCVD), metallorganische CVD (MOCVD) oder plasmaunterstützte CVD (PECVD), ausgebildet.
  • Wie in 5B dargestellt ist, wird ein Teil der Gate-Struktur 220 beseitigt, und demzufolge wird im ersten Bereich 10 eine erste Gate-Struktur 220a und im zweiten Bereich 20 eine zweite Gate-Struktur 220b ausgebildet. Die obere Fläche der ersten Gate-Struktur 220a liegt im Wesentlichen auf einer Ebene mit der oberen Fläche der zweiten Gate-Struktur 220b.
  • Die 6A-6F zeigen Querschnittsdarstellungen der Ausbildung einer Finnen-Struktur gemäß einigen Ausführungsformen der Offenbarung.
  • Wie in 6A dargestellt ist, sind die Gate-Strukturen 220 Dummy-Gate-Strukturen. Die Dummy-Gate-Strukturen 220 werden beseitigt und durch die eigentlichen Gate-Strukturen ersetzt. Jede der Dummy-Gate-Strukturen 220 umfasst eine Dummy-Gate-Dielektrikumschicht 208 und eine Dummy-Gate-Elektrode 210.
  • Gemäß einigen Ausführungsformen der Offenbarung werden danach die Hohlräume 111 durch Beseitigen eines oberen Teils der ersten Finnen-Strukturen 110 und der zweiten Finnen-Strukturen110b ausgebildet, wie in 6B dargestellt ist.
  • Nachdem die Hohlräume 111 ausgebildet sind, werden gemäß einigen Ausführungsformen in den Hohlräumen 111 die Source/Drain(S/D)-Strukturen 130 ausgebildet, wie in 6C dargestellt ist.
  • In einigen Ausführungsformen sind die Source/Drain-Strukturen 130 verspannte Source/Drain-Strukturen. In einigen Ausführungsformen enthalten die Source/Drain-Strukturen 130 Silizium-Germanium (SiGe), Germanium (Ge), Indiumarsenid (InAs), Indium-Gallium-Arsenid (InGaAs), Indiumantimonid (InSb), Galliumarsenid (GaAs), Galliumantimonid (GaSb), Indium-Aluminium-Phosphid (InAlP) Indiumphosphid (InP) oder eine Kombination davon.
  • In einigen Ausführungsformen werden die Source/Drain(S/D)-Strukturen 130 durch Aufwachsen eines verspannten Materials auf den ersten Finnen-Strukturen 110 und den zweiten Finnen-Strukturen 110b durch einen Epitaxie(Epi)-Prozess ausgebildet. Zusätzlich kann sich die Gitterkonstante des verspannten Materials von der Gitterkonstante des Substrats 102 unterscheiden. Der Epitaxie-Prozess kann einen selektiven Epitaxiewachstums(SEG)-Prozess, CVD-Abscheidungstechniken (z.B. Gasphasenepitaxie (VPE) und/oder Ultrahochvakuum-CVD (UHV-CVD)), Molekularstrahlepitaxie oder andere geeignete Epi-Prozesse umfassen.
  • Danach wird gemäß einigen Ausführungsformen eine Zwischenschichtdielektrikum(ILD)-Struktur 132 über den S/D-Strukturen 130 über dem Substrat 102 ausgebildet, wie in 6D dargestellt ist.
  • In einigen Ausführungsformen wird ein Zwischenschichtdielektrikum(ILD)-Material über der Isolationsstruktur 120 und der Dummy-Gate-Struktur 220 ausgebildet. Danach wird das ILD-Material einem Polierprozess unterworfen, bis die obere Fläche der Dummy-Gate-Struktur 220 freigelegt ist. In einigen Ausführungsformen wird das ILD-Material durch einen chemisch-mechanischen Polierprozess (CMP-Prozess) planarisiert. Dadurch wird die ILD-Struktur 132 ausgebildet. In einigen anderen Ausführungsformen wird vor dem Ausbilden der ILD-Struktur 132 eine (nicht dargestellte) KontaktÄtzstoppschicht (CESL) ausgebildet.
  • Die ILD-Struktur 132 umfasst einen ersten Teil, der zwischen zwei benachbarten ersten Finnen-Strukturen 110a liegt, und einen zweiten Teil, der zwischen zwei benachbarten zweiten Finnen-Strukturen 110b liegt. Es ist zu beachten, dass es eine Distanz zwischen einer oberen Fläche des ersten Teils der ILD-Struktur 132 und der oberen Fläche des zweiten Teils der ILD-Struktur 132 gibt. In einigen Ausführungsformen liegt die Distanz in einem Bereich von circa 0,4 nm bis zu circa 4 nm. In einigen Ausführungsformen liegt die Distanz in einem Bereich von circa 1 nm bis zu circa 3 nm.
  • Das Zwischenschichtdielektrikum(ILD)-Material kann Mehrfachschichten umfassen, die aus mehreren dielektrischen Materialien, wie z.B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, Tetraethylorthosilicat (TEOS), Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), Material mit einer niedrigen Dielektrizitätszahl und/oder anderen verwendbaren dielektrischen Materialien, bestehen. Beispiele für dielektrische Materialien mit einer niedrigen Dielektrizitätszahl schließen fluoriertes Silikatglas (FSG), kohlenstoffdotiertes Siliziumoxid, amorphen fluorierten Kohlenstoff, Parylene, Bis-Benzocyclobuten (BCB) oder Polyimid ein. Das Zwischenschichtdielektrikum(ILD)-Material kann durch chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD), Aufschleudern oder andere geeignete Prozesse ausgebildet werden.
  • Nachdem die ILD-Struktur 132 ausgebildet ist, wird gemäß einigen Ausführungsformen die Dummy-Gate-Struktur 220 beseitigt, um die Gräben 133 in der ILD-Struktur 132 auszubilden, wie in 6E dargestellt ist. Die Dummy-Gate-Struktur 220 wird beseitigt, indem ein erster Ätzprozess und ein zweiter Ätzprozess ausgeführt werden. Die Dummy-Gate-Elektrodenschicht 208 wird durch den ersten Ätzprozess beseitigt, und die Dummy-Gate-Dielektrikumschicht 210 wird durch den zweiten Ätzprozess beseitigt. In einigen Ausführungsformen ist der erste Ätzprozess ein Trockenätzprozess und der zweite Ätzprozess ein Nassätzprozess. In einigen Ausführungsformen schließt der Trockenätzprozess die Verwendung eines Ätzgases, wie z.B. CF4, Ar, NF3, Cl2, He, HBr, O2, N2, CH3F, CH4, CH2F2 oder einer Kombination derselben, ein.
  • Obwohl die Dummy-Gate-Struktur 220 beseitigt wird, kann es dann, wenn die Distanz zwischen der ersten Höhe H1 und der zweiten Höhe H2 größer als 4 nm ist, vorkommen, dass die abgetragene Höhe der Dummy-Gate-Struktur 220 im ersten Bereich 10 nicht die gleiche wie die im zweiten Bereich 20 ist. Infolgedessen wird Dummy-Gate-Struktur 220 im ersten Bereich 10 vollständig beseitigt, aber im zweiten Bereich 20 bleibt etwas von der Dummy-Gate-Struktur 220 übrig. Die Tiefe der Gräben 133 im ersten Bereich 10 ist nicht gleich der im zweiten Bereich 20. Wenn etwas von den Dummy-Gate-Strukturen 120 im zweiten Bereich 20 übrigbleibt, ist es nicht nutzbringend, die eigentliche Gate-Dielektrikumschicht und die eigentliche Gate-Elektrodenschicht, die später ausgebildet werden, aufzutragen.
  • Es soll angemerkt werden, dass im Unterschied zu der obigen Ausführungsform die Distanz zwischen den ersten Finnen-Strukturen 110a und den zweiten Finnen-Strukturen 110b in einem Bereich von circa 0,4 nm bis zu circa 4 nm gehalten wird und die Ätztiefe der Dummy-Gate-Struktur 220 im ersten Bereich 10 im Wesentlichen gleich der im zweiten Bereich 20 ist. Es ist vorteilhaft, die eigentliche Gate-Dielektrikumschicht (wie z.B. die Gate-Dielektrikumschicht 140) und die eigentliche Gate-Elektrodenschicht (wie z.B. die Gate-Elektrodenschicht 142), die später ausgebildet werden, aufzutragen, wie in 6F dargestellt ist.
  • Nachdem die Gräben 133 ausgebildet sind, werden gemäß einigen Ausführungsformen, wie in 6F dargestellt ist, eine Gate-Dielektrikumschicht 140 und eine Gate-Elektrodenschicht 142 in die Gräben 133 eingefüllt. Somit wird eine Gate-Struktur 144 mit der Gate-Dielektrikumschicht 140 und der Gate-Elektrodenschicht 142 erhalten.
  • In einigen Ausführungsformen besteht die Gate-Dielektrikumschicht 140 aus einem Material mit einer hohen Dielektrizitätszahl. Das Material mit einer hohen Dielektrizitätszahl kann Hafniumoxid, Zirkonoxid, Aluminiumoxid, Hafniumdioxid-Aluminiumoxid-Legierung, Hafnium-Silizium-Oxid, Hafnium-Silizium-Oxinitrid, Hafnium-Tantal-Oxid, Hafnium-Titan-Oxid, Hafnium-Zirkon-Oxid oder dergleichen enthalten.
  • In einigen Ausführungsformen kann die Gate-Elektrodenschicht 142 aus einem Metallmaterial bestehen. Das Metallmaterial kann ein N-Austrittsarbeit-Metall oder ein P-Austrittsarbeit-Metall umfassen. Das N-Austrittsarbeit-Metall schließt Wolfram (W), Kupfer (Cu), Titan (Ti), Silber (Ag), Aluminium (Al), Titan-Aluminium-Legierung (TiAl), Titan-Aluminium-Nitrid (TiAlN), Tantalcarbid (TaC), Tantal-Kohlenstoff-Nitrid (TaCN), Tantal-Silizium-Nitrid (TaSiN), Mangan (Mn), Zirkon (Zr) oder Kombinationen davon ein. Das P-Austrittsarbeit-Metall schließt Titannitrid (TiN), Wolframnitrid (WN), Tantalnitrid (TaN), Ruthenium (Ru) oder Kombinationen davon ein.
  • Wie in 6F dargestellt ist, liegt die Gate-Struktur 144 quer über einem Mittelteil der Finnen-Struktur 110. Unter der Gate-Struktur 144 ist ein Kanalbereich ausgebildet, und der Kanalbereich wird von der Gate-Struktur 144 umhüllt.
  • Es werden Ausführungsformen zur Ausbildung einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur bereitgestellt. Eine Finnen-Struktur wird auf einem Substrat mit einem ersten Bereich und einem zweiten Bereich ausgebildet, und auf dem Substrat wird eine Isolationsstruktur ausgebildet. Die ersten Finnen-Strukturen werden auf dem ersten Bereich ausgebildet, und die zweiten Finnen-Strukturen werden auf dem zweiten Bereich ausgebildet, und die Anzahl der ersten Finnen-Strukturen ist größer als die Anzahl der zweiten Finnen-Strukturen. Um den Loading-Effekt zu reduzieren, wird während der Herstellung der ersten Finnen-Strukturen und der zweiten Finnen-Strukturen eine Opferschicht auf den ersten Finnen-Strukturen, den zweiten Finnen-Strukturen und der Isolationsstruktur im Überschuss abgeschieden. Mit anderen Worten, die Abscheidedicke der Opferschicht ist eine über dem Normalen liegende Dicke (die circa 5 nm kleiner sein kann). Im Ergebnis weisen die ersten Finnen-Strukturen eine erste Höhe auf, die zweiten Finnen-Strukturen weisen eine zweite Höhe auf, und die Distanz zwischen der ersten Höhe und der zweiten Höhe wird in einem Bereich von circa 0,4 nm bis zu circa 4 nm gehalten.
  • Da der Loading-Effekt reduziert ist, ist auch die Höhendifferenz zwischen der ersten Höhe und der zweiten Höhe geringer. Ist die Höhendifferenz geringer, dann ist die Gleichmäßigkeit der Höhe der ersten und der zweiten Finnen-Strukturen besser. Somit wird die Leistungsfähigkeit der FinFET-Struktur höher.
  • In einigen Ausführungsformen wird eine Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur geschaffen. Die FinFET-Bauelementstruktur weist ein Substrat auf, und das Substrat weist einen ersten Bereich und einen zweiten Bereich auf. Die FinFET-Bauelementstruktur weist eine Isolationsstruktur, die auf dem Substrat ausgebildet ist, und erste Finnen-Strukturen auf, die auf dem ersten Bereich ausgebildet sind. Die FinFET-Bauelementstruktur weist auch zweite Finnen-Strukturen auf, die auf dem zweiten Bereich ausgebildet sind, und die Anzahl der ersten Finnen-Strukturen ist größer als die Anzahl der zweiten Finnen-Strukturen. Die ersten Finnen-Strukturen weisen eine erste Höhe auf, die von einer oberen Fläche der Isolationsstruktur bis zu einer oberen Fläche der ersten Finnen-Strukturen gemessen wird, die zweiten Finnen-Strukturen weisen eine zweite Höhe auf, die von einer oberen Fläche der Isolationsstruktur bis zu einer oberen Fläche der zweiten Finnen-Strukturen gemessen wird, und eine Distanz zwischen der ersten Höhe und der zweiten Höhe liegt in einem Bereich von circa 0,4 nm bis zu circa 4 nm.
  • In einigen Ausführungsformen wird eine Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur geschaffen. Die FinFET-Bauelementstruktur weist ein Substrat auf, und das Substrat weist einen ersten Bereich und einen zweiten Bereich auf. Die FinFET-Bauelementstruktur umfasst erste Finnen-Strukturen, die auf dem Substrat im ersten Bereich ausgebildet sind, und zweite Finnen-Strukturen, die auf dem Substrat im zweiten Bereich ausgebildet sind. Die FinFET-Bauelementstruktur weist ferner eine Isolationsstruktur auf, die auf dem Substrat ausgebildet ist, wobei die Isolationsstrukturen einen ersten Teil, der zwischen zwei benachbarten ersten Finnen-Strukturen liegt, und einen zweiten Teil, der zwischen zwei benachbarten zweiten Finnen-Strukturen liegt, umfassen. Eine Distanz zwischen einer oberen Fläche des ersten Teils und einer oberen Fläche des zweiten Teils liegt in einem Bereich von circa 0,4 nm bis zu circa 4 nm.
  • In einigen Ausführungsformen wird ein Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Bauelementstruktur bereitgestellt. Das Verfahren umfasst das Bereitstellen eines Substrats, und das Substrat weist einen ersten Bereich und einen zweiten Bereich auf. Das Verfahren umfasst auch das Ausbilden der ersten Finnen-Strukturen und der zweiten Finnen-Strukturen auf dem ersten Bereich bzw. dem zweiten Bereich, und die Anzahl der ersten Finnen-Strukturen ist größer als die Anzahl der zweiten Finnen-Strukturen. Das Verfahren umfasst ferner das Ausbilden einer Opferschicht auf den ersten Finnen-Strukturen und den zweiten Finnen-Strukturen, und einer ersten Dicke, die von einer oberen Fläche der ersten Finnen-Struktur bis zu einer oberen Fläche der Opferschicht gemessen wird, und wobei die erste Dicke in einem Bereich von circa 10 nm bis zu circa 50 nm liegt. Das Verfahren umfasst das Ausführen eines Ätzprozesses an der Opferschicht, um eine Isolationsstruktur auf dem Substrat auszubilden, und wobei die ersten Finnen-Strukturen eine erste Höhe aufweisen, die von einer oberen Fläche der Isolationsstruktur bis zu einer oberen Fläche der ersten Finnen-Strukturen gemessen wird, wobei die zweiten Finnen-Strukturen eine zweite Höhe aufweisen, die von einer oberen Fläche der Isolationsstruktur bis zu einer oberen Fläche der zweiten Finnen-Strukturen gemessen wird, und wobei eine Distanz zwischen der ersten Höhe und der zweiten Höhe in einem Bereich von circa 0,4 nm bis zu circa 4 nm liegt.

Claims (21)

  1. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur mit: einem Substrat (102), wobei das Substrat einen ersten Bereich (10) und einen zweiten Bereich (20) aufweist; einer Isolationsstruktur (120), die auf dem Substrat (102) ausgebildet ist; ersten Finnen-Strukturen (110a), die auf dem ersten Bereich ausgebildet sind; zweiten Finnen-Strukturen (110b), die auf dem zweiten Bereich ausgebildet sind, wobei die Anzahl der ersten Finnen-Strukturen größer als die Anzahl der zweiten Finnen-Strukturen ist; wobei die ersten Finnen-Strukturen (110a) eine erste Höhe (H1) aufweisen, die von einer oberen Fläche der Isolationsstruktur (120) bis zu einer oberen Fläche der ersten Finnen-Strukturen (110a) gemessen wird, wobei die zweiten Finnen-Strukturen (110b) eine zweite Höhe (H2) aufweisen, die von einer oberen Fläche der Isolationsstruktur (120) bis zu einer oberen Fläche der zweiten Finnen-Strukturen (110b) gemessen wird, und wobei eine Distanz zwischen der ersten Höhe (H1) und der zweiten Höhe (H2) in einem Bereich von circa 0,4 nm bis zu circa 4 nm liegt.
  2. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 1, wobei die obere Fläche der ersten Finnen-Strukturen (110a) auf einer Ebene mit der oberen Fläche der zweiten Finnen-Strukturen (110b) liegt.
  3. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 1 oder 2, wobei die erste Höhe (H1) in einem Bereich von circa 10 nm bis zu circa 50 nm liegt.
  4. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der vorhergehenden Ansprüche, wobei zwei benachbarte erste Finnen-Strukturen (110a) einen ersten Abstand (P1) aufweisen, zwei benachbarte zweite Finnen-Strukturen (110b) einen zweiten Abstand (P2) aufweisen und der zweite Abstand (P2) größer als der erste Abstand (P1) ist.
  5. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 1 bis 3, wobei zwei benachbarte erste Finnen-Strukturen (110a) einen ersten Abstand (P1) aufweisen, zwei benachbarte zweite Finnen-Strukturen (110b) einen zweiten Abstand (P2) aufweisen und der zweite Abstand (P2) gleich dem ersten Abstand (P1) ist.
  6. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der vorhergehenden Ansprüche, ferner mit: einer ersten Gate-Struktur (210), die auf einem Mittelteil der ersten Finnen-Strukturen (110a) ausgebildet ist; und einer zweiten Gate-Struktur (220b), die auf einem Mittelteil der zweiten Finnen-Strukturen (110b) ausgebildet ist, wobei eine obere Fläche der ersten Gate-Struktur (210) auf einer Ebene mit einer oberen Fläche der zweiten Gate-Struktur (220b) liegt.
  7. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der vorhergehenden Ansprüche, wobei die Distanz zwischen der ersten Höhe (H1) und der zweiten Höhe (H2) in einem Bereich von circa 1 nm bis zu circa 3 nm liegt.
  8. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der vorhergehenden Ansprüche, ferner mit: Rest-Finnen-Strukturen (110c), die auf dem zweiten Bereich (20) ausgebildet sind, wobei die Rest-Finnen-Strukturen (110c) von der Isolationsstruktur (120) vollständig abgedeckt sind.
  9. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur mit: einem Substrat (102), wobei das Substrat einen ersten Bereich (10) und einen zweiten Bereich (20) aufweist; ersten Finnen-Strukturen (110a), die auf dem Substrat (102) im ersten Bereich (10) ausgebildet sind, zweiten Finnen-Strukturen (110b), die auf dem Substrat (102) im zweiten Bereich (20) ausgebildet sind; einer Isolationsstruktur (120), die auf dem Substrat (102) ausgebildet ist, wobei die Isolationsstruktur (120) einen ersten Teil, der zwischen zwei benachbarten ersten Finnen-Strukturen (110a) liegt, und einen zweiten Teil, der zwischen zwei benachbarten zweiten Finnen-Strukturen (110b) liegt, aufweist, und wobei eine Distanz (ΔH) zwischen einer oberen Fläche des ersten Teils und einer oberen Fläche des zweiten Teils in einem Bereich von circa 0,4 nm bis zu circa 4 nm liegt.
  10. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 9, ferner mit: einer Gate-Struktur, die auf einem Mittelteil der ersten Finnen-Strukturen (110a) und der zweiten Finnen-Strukturen (110b) ausgebildet ist, wobei die Gate-Struktur eine Schicht mit einer hohen Dielektrizitätszahl und eine metallische Gate-Elektrodenschicht aufweist, die auf der Schicht mit der hohen Dielektrizitätszahl ausgebildet ist.
  11. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 9 oder 10, wobei zwei benachbarte erste Finnen-Strukturen (110a) einen ersten Abstand (P1) aufweisen, zwei benachbarte zweite Finnen-Strukturen (110b) einen zweiten Abstand (P2) aufweisen und der zweite Abstand (P2) größer als der erste Abstand (P1) ist.
  12. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 9 bis 11, ferner mit: einer Source/Drain(S/D)-Struktur, die benachbart zur Gate-Struktur ist; und einer Zwischenschichtdielektrikum(ILD)-Struktur, die auf den S/D-Strukturen und auf dem Substrat (102) ausgebildet ist.
  13. Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 9 bis 12, ferner mit: Rest-Finnen-Strukturen (110c), die auf dem zweiten Bereich (20) ausgebildet sind, wobei die Rest-Finnen-Strukturen (110c) von der Isolationsstruktur (120) abgedeckt sind.
  14. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur, umfassend: Bereitstellen eines Substrats (102), wobei das Substrat (102) einen ersten Bereich (10) und einen zweiten Bereich (20) aufweist; den Druckschriften US 2013 / 0 082 333 A1, US 2009 / 0 134 454 A1, US 2011 / 0 260 282 A1 und US 2013 / 0 093 026 A1 bekannt. (110a) wobei die Anzahl der ersten Finnen-Strukturen (110a) größer als die Anzahl der zweiten Finnen-Strukturen (110b) ist; Ausbilden einer Opferschicht auf den ersten Finnen-Strukturen (110a) und den zweiten Finnen-Strukturen (110b), wobei eine ersten Dicke, die von einer oberen Fläche der ersten Finnen-Struktur (110a) bis zu einer oberen Fläche der Opferschicht gemessen wird, in einem Bereich von circa 10 nm bis zu circa 50 nm liegt; und Ausführen eines Ätzprozesses an der Opferschicht, um eine Isolationsstruktur (120) auf dem Substrat (102) auszubilden, wobei die ersten Finnen-Strukturen (110a) eine erste Höhe (H1) aufweisen, die von einer oberen Fläche der Isolationsstruktur (120) bis zu einer oberen Fläche der ersten Finnen-Strukturen (110a) gemessen wird, wobei die zweiten Finnen-Strukturen (110b) eine zweite Höhe (H2) aufweisen, die von einer oberen Fläche der Isolationsstruktur (120) bis zu einer oberen Fläche der zweiten Finnen-Strukturen (110b) gemessen wird, und wobei eine Distanz (ΔH) zwischen der ersten Höhe (H1) und der zweiten Höhe (H2) in einem Bereich von circa 0,4 nm bis zu circa 4 nm liegt.
  15. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 14, wobei das Ausbilden der ersten Finnen-Strukturen (110a) auf dem ersten Bereich (10) und das Ausbilden der zweiten Finnen-Strukturen (110b) auf dem zweiten Bereich (20) umfasst: Ausbilden einer Auflageschicht auf dem Substrat (102); Ausbilden einer Hartmaskenschicht auf der Auflageschicht; Ausbilden einer Fotolackschicht auf der Hartmaskenschicht; Strukturieren der Fotolackschicht zum Ausbilden einer strukturierten Fotolackschicht; und Strukturieren der Hartmaskenschicht und der Auflageschicht unter Verwendung der strukturierten Fotolackschicht als Maske, um die strukturierte Hartmaskenschicht und die strukturierte Auflageschicht auszubilden; Ätzen eines Teils des Substrats unter Verwendung der strukturierten Hartmaskenschicht und der strukturierten Auflageschicht als Maske.
  16. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 15, ferner vor dem Ausbilden der Opferschicht auf den ersten Finnen-Strukturen (110a) und den zweiten Finnen-Strukturen (110b) umfassend: Ausbilden einer dielektrischen Schicht auf den ersten Finnen-Strukturen (110a) und den zweiten Finnen-Strukturen (110b); und Teilabtragen der dielektrischen Schicht zum Freilegen einer oberen Fläche der Hartmaskenschicht derart, dass eine obere Fläche der dielektrischen Schicht auf einer Ebene mit einer oberen Fläche der Hartmaskenschicht liegt.
  17. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 16, ferner umfassend: Beseitigen der Hartmaskenschicht und der Auflageschicht zum Ausbilden von Vertiefungen; und Ausbilden der Opferschicht in den Vertiefungen.
  18. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 15 bis 17, wobei das Ausbilden der ersten Finnen-Strukturen (110a) und der zweiten Finnen-Strukturen (110b) auf dem ersten Bereich (10) und dem zweiten Bereich (20) umfasst: Ausbilden der ersten Finnen-Strukturen (110a) im ersten Bereich (10) und der zweiten Finnen-Strukturen (110b) im zweiten Bereich (20), wobei die Anzahl der ersten Finnen-Strukturen (110a) gleich der Anzahl der zweiten Finnen-Strukturen (110b) ist; und Beseitigen eines Teils der zweiten Finnen-Strukturen (110b) derart, dass die Anzahl der ersten Finnen-Strukturen (110a) größer als die Anzahl der zweiten Finnen-Strukturen (110b) ist.
  19. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 14 bis 18, ferner umfassend: Ausbilden einer Gate-Struktur auf einem Mittelteil der ersten Finnen-Strukturen (110a) und der zweiten Finnen-Strukturen (110b).
  20. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach einem der Ansprüche 14 bis 19, ferner umfassend: Ausbilden einer Dummy-Gate-Struktur auf einem Mittelteil der ersten Finnen-Strukturen (110a) und der zweiten Finnen-Strukturen (110b); Beseitigen eines oberen Teils der ersten Finnen-Strukturen (110a) zum Ausbilden eines Hohlraums; Ausbilden einer Source/Drain-Struktur im Hohlraum und auf dem Hohlraum; Ausbilden der Zwischenschichtdielektrikum(ILD)-Struktur auf der S/D-Struktur und der Dummy-Gate-Struktur.
  21. Verfahren zum Ausbilden einer Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur nach Anspruch 20, ferner umfassend: Beseitigen der Dummy-Gate-Struktur zum Ausbilden eines Grabens; Ausbilden einer Schicht mit einer hohen Dielektrizitätszahl im Graben; und Ausbilden einer metallischen Gate-Elektrodenschicht auf der Schicht mit einer hohen Dielektrizitätszahl.
DE102015110028.2A 2015-03-26 2015-06-23 Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung Active DE102015110028B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201562138742P 2015-03-26 2015-03-26
US62/138,742 2015-03-26
US14/737,099 2015-06-11
US14/737,099 US9418994B1 (en) 2015-03-26 2015-06-11 Fin field effect transistor (FinFET) device structure

Publications (2)

Publication Number Publication Date
DE102015110028A1 DE102015110028A1 (de) 2016-09-29
DE102015110028B4 true DE102015110028B4 (de) 2021-02-11

Family

ID=56610828

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015110028.2A Active DE102015110028B4 (de) 2015-03-26 2015-06-23 Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung

Country Status (5)

Country Link
US (2) US9418994B1 (de)
KR (1) KR101785154B1 (de)
CN (1) CN106024885B (de)
DE (1) DE102015110028B4 (de)
TW (1) TWI575583B (de)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236379B2 (en) * 2011-09-28 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US8697515B2 (en) * 2012-06-06 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US9318367B2 (en) 2013-02-27 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET structure with different fin heights and method for forming the same
US10312149B1 (en) * 2015-03-26 2019-06-04 Taiwan Semiconductor Manufacturing Co., Ltd Fin field effect transistor (FinFET) device structure and method for forming the same
US9443853B1 (en) 2015-04-07 2016-09-13 International Business Machines Corporation Minimizing shorting between FinFET epitaxial regions
US9722043B2 (en) * 2015-06-15 2017-08-01 International Business Machines Corporation Self-aligned trench silicide process for preventing gate contact to silicide shorts
US9905467B2 (en) 2015-09-04 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US9570580B1 (en) 2015-10-30 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Replacement gate process for FinFET
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
EP3182461B1 (de) * 2015-12-16 2022-08-03 IMEC vzw Verfahren zur herstellung von finfet-technologie mit örtlich höherem fin-to-fin-abstand
US10290634B2 (en) * 2016-01-20 2019-05-14 Globalfoundries Inc. Multiple threshold voltages using fin pitch and profile
US9786788B1 (en) * 2016-07-07 2017-10-10 Globalfoundries Inc. Vertical-transport FinFET device with variable Fin pitch
US9824934B1 (en) 2016-09-30 2017-11-21 International Business Machines Corporation Shallow trench isolation recess process flow for vertical field effect transistor fabrication
US10199474B2 (en) * 2016-12-12 2019-02-05 Samsung Electronics Co., Ltd. Field effect transistor with decoupled channel and methods of manufacturing the same
KR102579874B1 (ko) * 2016-12-27 2023-09-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10204905B2 (en) * 2017-04-25 2019-02-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
CN108807534A (zh) * 2017-05-03 2018-11-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9911738B1 (en) * 2017-05-04 2018-03-06 Globalfoundries Inc. Vertical-transport field-effect transistors with a damascene gate strap
US10490452B2 (en) * 2017-06-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a semiconductor device
KR102350485B1 (ko) 2017-08-18 2022-01-14 삼성전자주식회사 반도체 소자
US10692769B2 (en) * 2017-08-29 2020-06-23 Taiwan Semiconductor Manufacturing Co., Ltd Fin critical dimension loading optimization
US10276720B2 (en) 2017-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming fin field effect transistor (FINFET) device structure
US10811320B2 (en) * 2017-09-29 2020-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Footing removal in cut-metal process
CN109786458B (zh) * 2017-11-13 2022-02-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10396184B2 (en) * 2017-11-15 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device fins
US10867846B2 (en) * 2017-11-15 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finFET) device structure with protection layer and method for forming the same
TWI711120B (zh) * 2017-11-30 2020-11-21 台灣積體電路製造股份有限公司 非平面半導體元件、積體電路、鰭式場效應電晶體陣列
US10700207B2 (en) * 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
US10361127B1 (en) * 2017-12-28 2019-07-23 International Business Machines Corporation Vertical transport FET with two or more gate lengths
CN109994471B (zh) * 2017-12-29 2020-12-22 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110034068B (zh) * 2018-01-11 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11189614B2 (en) * 2018-03-16 2021-11-30 Intel Corporation Process etch with reduced loading effect
CN110416296B (zh) * 2018-04-26 2021-03-26 苏州能讯高能半导体有限公司 半导体器件、半导体芯片及半导体器件制作方法
US10515955B1 (en) * 2018-05-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier
US10692770B2 (en) * 2018-05-30 2020-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Geometry for threshold voltage tuning on semiconductor device
US10586736B2 (en) * 2018-06-11 2020-03-10 Globalfoundries Inc. Hybrid fin cut with improved fin profiles
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102019130911A1 (de) * 2018-11-30 2020-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleitervorrichtung und herstellungsverfahren
US11177177B2 (en) 2018-11-30 2021-11-16 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of manufacture
CN111384172B (zh) * 2018-12-29 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN111446211B (zh) * 2019-01-17 2022-10-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11031292B2 (en) 2019-09-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
CN113496894B (zh) * 2020-04-01 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US11804485B2 (en) * 2021-04-09 2023-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090134454A1 (en) * 2005-06-07 2009-05-28 Nec Corporation Fin-type field effect transistor, semiconductor device and manufacturing process therefor
US20110260282A1 (en) * 2010-04-23 2011-10-27 Toshiba America Electronic Components, Inc. Semiconductor device and manufacturing methods
US20130082333A1 (en) * 2011-10-03 2013-04-04 International Business Machines Corporated Multi-gate field-effect transistors with variable fin heights
US20130093026A1 (en) * 2011-10-14 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US20130149826A1 (en) * 2009-12-03 2013-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Multiple Fin Heights
DE102012106901A1 (de) * 2012-02-28 2013-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET und Verfahren zu dessen Herstellung

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US8665629B2 (en) * 2007-09-28 2014-03-04 Qimonda Ag Condensed memory cell structure using a FinFET
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US20120032267A1 (en) * 2010-08-06 2012-02-09 International Business Machines Corporation Device and method for uniform sti recess
US8486770B1 (en) 2011-12-30 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming CMOS FinFET device
US8841185B2 (en) * 2012-08-13 2014-09-23 International Business Machines Corporation High density bulk fin capacitor
TWI575705B (zh) 2013-04-29 2017-03-21 聯華電子股份有限公司 半導體積體電路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090134454A1 (en) * 2005-06-07 2009-05-28 Nec Corporation Fin-type field effect transistor, semiconductor device and manufacturing process therefor
US20130149826A1 (en) * 2009-12-03 2013-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with Multiple Fin Heights
US20110260282A1 (en) * 2010-04-23 2011-10-27 Toshiba America Electronic Components, Inc. Semiconductor device and manufacturing methods
US20130082333A1 (en) * 2011-10-03 2013-04-04 International Business Machines Corporated Multi-gate field-effect transistors with variable fin heights
US20130093026A1 (en) * 2011-10-14 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
DE102012106901A1 (de) * 2012-02-28 2013-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
DE102015110028A1 (de) 2016-09-29
KR101785154B1 (ko) 2017-10-12
TWI575583B (zh) 2017-03-21
TW201635352A (zh) 2016-10-01
CN106024885B (zh) 2019-09-06
US9418994B1 (en) 2016-08-16
US20160379888A1 (en) 2016-12-29
US9818648B2 (en) 2017-11-14
KR20160115655A (ko) 2016-10-06
CN106024885A (zh) 2016-10-12

Similar Documents

Publication Publication Date Title
DE102015110028B4 (de) Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung
DE102016100035B4 (de) Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zum Ausbilden dieser
DE102015109834B4 (de) Verfahren zur Ausbildung eines Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate
DE102016100033B4 (de) FinFET-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung
DE102016115984B4 (de) Halbleiter-Bauelement und Verfahren zu dessen Herstellung
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE112013001404B4 (de) Verfahren zum Verhindern eines Kurzschließens von benachbarten Einheiten
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE102015105996B4 (de) Verfahren zum ausbilden von einem fin-feldeffekttransistor-bauelement (finfet-bauelement) mit einer regulierten kritischen ende-zu-ende-abmessung
DE102014119221B4 (de) FinFET-Vorrichtung und Verfahren zu ihrer Herstellung
DE102017128255B4 (de) Halbleitervorrichtung und Verfahren
DE102014204114B4 (de) Transistor mit einer Gateelektrode, die sich rund um ein oder mehrere Kanalgebiete erstreckt, und Verfahren zu seiner Herstellung
DE102015106866B4 (de) Schutzschicht auf der Finne einer Finnen-Feldeffekttransistor-(FinFET-) Bauelementstruktur
DE102018111381A1 (de) Selektive NFET/PFET-Auskehlung von Source/Drain-Bereichen
DE102020118388A1 (de) Ferroelektrische direktzugriffsspeichervorrichtungen und verfahren
DE102015111262A1 (de) Fin-feldeffekttransistor-bauelementstruktur (finfet- bauelementstruktur) mit einer stoppschicht und verfahren zum ausbilden von dieser
DE102014200840B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur mit einem vertikalen Nanodraht
DE102019115481A1 (de) Halbleiterbauelement und verfahren
DE102011085203B4 (de) Herstellungsverfahren für Halbleiterbauelemente mit Durchgangskontakten
DE112011105702T5 (de) Source-/Drain-Kontakte für nicht planare Transistoren
DE102017127542A1 (de) Struktur und verfahren für einen gate-isolierstecker
DE102019124526A1 (de) Halbleitervorrichtung und verfahren
DE102015108837A1 (de) Pufferschicht auf Gatter und Verfahren zum Ausbilden desselben
DE102020114875A1 (de) Finfet-vorrichtung und verfahren
DE102017123359B4 (de) Finnen-feldeffekttransistor-bauelement und verfahren

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R083 Amendment of/additions to inventor(s)
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final