DE102014200840B4 - Verfahren zur Herstellung einer Halbleiterstruktur mit einem vertikalen Nanodraht - Google Patents

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Abstract

Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur (100), die ein Substrat (101) und einen Nanodraht (114) über dem Substrat (101) umfasst, wobei der Nanodraht (114) ein erstes Halbleitermaterial enthält und sich in einer vertikalen Richtung (130) des Substrats (101) erstreckt; Bilden einer Materialschicht (118) über dem Substrat (101), wobei die Materialschicht (118) den Nanodraht (114) ringförmig umschließt; selektives Entfernen eines ersten Teils des Nanodrahts (114) relativ zu der Materialschicht (118), wobei ein zweiter Teil des Nanodrahts (114) nicht entfernt wird, ein distales Ende (119) des zweiten Teils des Nanodrahts (114), das von dem Substrat (101) entfernt ist, sich näher an dem Substrat (101) befindet als eine Oberfläche der Materialschicht (118), so dass die Halbleiterstruktur (100) an einer Position des Nanodrahts (114) eine Vertiefung aufweist, und das distale Ende (119) des Nanodrahts (114) am Boden der Vertiefung freiliegt; und Füllen der Vertiefung mit einem zweiten Halbleitermaterial (120), wobei das zweite Halbleitermaterial (120) anders dotiert ist als das erste Halbleitermaterial.

Description

  • Die Erfindung bezieht sich allgemein auf das Gebiet der integrierten Schaltkreise und insbesondere auf integrierte Schaltkreise, die vertikale Nanodrähte umfassen.
  • In der US 7 446 025 B2 wird ein Verfahren zur Herstellung einer Halbleiterstruktur, die einen vertikalen Feldeffekttransistor mit Nanodrähten, die den Kanal des Feldeffekttransistors bilden, umfasst, beschrieben.
  • Integrierte Schaltkreise umfassen üblicherweise eine große Anzahl von Schaltkreiselementen, die insbesondere Feldeffekttransistoren umfassen. In einem Feldeffekttransistor befindet sich eine Gateelektrode, die von einem Kanalgebiet durch eine Gateisolierschicht getrennt sein kann, die eine elektrische Isolierung zwischen der Gateelektrode und dem Kanalgebiet bereitstellt. Neben dem Kanalgebiet befinden sich ein Sourcegebiet und ein Draingebiet.
  • Das Kanalgebiet, das Sourcegebiet und das Draingebiet können aus einem Halbleitermaterial gebildet sein, wobei sich die Dotierung des Kanalgebiets von der Dotierung des Sourcegebiets und des Draingebiets unterscheidet. Abhängig von einer elektrischen Spannung, die an die Gateelektrode angelegt wird, kann der Feldeffekttransistor zwischen einem Ein-Zustand und einem Aus-Zustand geschaltet werden.
  • Feldeffekttransistoren können planare Feldeffekttransistoren sein, in denen das Sourcegebiet, das Kanalgebiet und das Draingebiet in einem Halbleitersubstrat oder in einer Schicht aus einem Halbleitermaterial, die sich über einem Substrat befindet, gebildet sind. Das Sourcegebiet, das Kanalgebiet und das Draingebiet sind entlang einer horizontalen Richtung des Substrats angeordnet, die im Wesentlichen senkrecht zu einer vertikalen Richtung ist, die eine Dickenrichtung des Substrats ist. Über dem Kanalgebiet ist eine Gateelektrode gebildet und zwischen der Gateelektrode und dem Kanalgebiet kann sich eine Gateisolierschicht befinden, um die Gateelektrode elektrisch von dem Kanalgebiet zu isolieren.
  • Zur Erhöhung der Arbeitsgeschwindigkeit von Feldeffekttransistoren und zum Bereitstellen einer höheren Integrationsdichte von integrierten Schaltkreisen, die Feldeffekttransistoren umfassen, kann eine Verringerung der Größe von Feldeffekttransistoren erforderlich sein. Wenn die Größe eines planaren Feldeffekttransistors verringert wird, verringert sich auch eine Gatelänge, die einem Abstand zwischen dem Sourcegebiet und dem Draingebiet des Transistors entspricht. Das kann zu Kurzkanaleffekten führen, die einen erhöhten Leckstrom und einen schlechteren Unterschwellwert-Anstieg (im Englischen: ”sub-threshold slope”) des Feldeffekttransistors umfassen.
  • Um einige Leistungsprobleme anzugehen, die auftreten können, wenn in einem integrierten Schaltkreis planare Feldeffekttransistoren verwendet werden, wurde vorgeschlagen, anstelle von planaren Feldeffekttransistoren FinFET-Transistoren bzw. Trigatetransistoren zu verwenden. In FinFET-Transistoren und Trigatetransistoren sind das Kanalgebiet und/oder das Sourcegebiet und das Draingebiet, oder Teile des Sourcegebiets und des Draingebiets, in Finnen gebildet, die längliche Halbleiterelemente sind, die sich entlang einer horizontalen Richtung eines Substrats, auf dem die Transistoren gebildet sind, erstrecken. Die Gateelektrode kann auf zwei Seiten der Finnen und, im Fall von Trigatetransistoren, auch auf den Finnen gebildet werden, so dass sich die Gateelektrode auf drei Seiten der Finnen befindet.
  • Dadurch wird eine elektrische Spannung, die an die Gateelektrode eines FinFET- oder Trigatetransistors angelegt wird, auf zwei bzw. drei Seiten des Kanalgebiets bereitgestellt, wodurch die Steuerbarkeit des Kanalgebiets verbessert werden kann. Ähnlich wie in Planartransistoren sind jedoch in FinFET- und Tri-Gate-Transistoren das Sourcegebiet, das Kanalgebiet und das Draingebiet entlang einer horizontalen Richtung des Substrats angeordnet, weswegen relativ viel Platz für die Gatelänge und zum Bereitstellen von elektrischen Kontakten zum Sourcegebiet und zum Draingebiet erforderlich ist.
  • Im Hinblick auf die oben beschriebene Situation ist eine Aufgabe der vorliegenden Erfindung, Verfahren bereitzustellen, mit denen einige oder alle der oben erwähnten Probleme überwunden oder zumindest verringert werden. Insbesondere stellt die vorliegende Erfindung Verfahren bereit, die zur Herstellung von Feldeffekttransistoren verwendet werden können, in denen das Sourcegebiet, das Kanalgebiet und das Draingebiet entlang einer vertikalen Richtung eines Substrats, auf dem die Transistoren gebildet sind, angeordnet sind. Das kann eine Verringerung der Ausdehnung der Feldeffekttransistoren in horizontalen Richtungen des Substrats ermöglichen, ohne dass eine Skalierung der Gatelänge der Transistoren erforderlich ist. Außerdem stellt die vorliegende Erfindung Verfahren zur Verfügung, die die Herstellung von Feldeffekttransistoren mit einer verbesserten Steuerbarkeit des Kanals ermöglichen können.
  • Erfindungsgemäß wird die Aufgabe durch ein Verfahren gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 7 gelöst. Ausführungsformen der Erfindung können die in den abhängigen Ansprüchen definierten Merkmale umfassen.
  • Ein erfindungsgemäßes Verfahren umfasst ein Bereitstellen einer Halbleiterstruktur. Die Halbleiterstruktur umfasst ein Substrat und einen Nanodraht, der sich über dem Substrat befindet. Der Nanodraht enthält ein erstes Halbleitermaterial und erstreckt sich in einer vertikalen Richtung des Substrats. Über dem Substrat wird eine Materialschicht gebildet, die den Nanodraht ringförmig umschließt. Ein erster Teil des Nanodrahts wird relativ zu der Materialschicht selektiv entfernt. Ein zweiter Teil des Nanodrahts wird nicht entfernt. Ein distales Ende des zweiten Teils des Nanodrahts, das vom Substrat entfernt ist, befindet sich näher an dem Substrat als eine Oberfläche der Materialschicht, so dass die Halbleiterstruktur an einer Position, an der sich der Nanodraht befindet, eine Vertiefung aufweist. Am Boden der Vertiefung liegt das distale Ende des Nanodrahts frei. Die Vertiefung wird mit einem zweiten Halbleitermaterial gefüllt. Das zweite Halbleitermaterial ist anders dotiert als das erste Halbleitermaterial.
  • Ein weiteres erfindungsgemäßes Verfahren umfasst ein Bereitstellen einer Halbleiter-auf-Isolator-Struktur, die ein Substrat, eine dielektrische Schicht auf dem Substrat und eine erste Halbleiterschicht auf der dielektrischen Schicht umfasst. Eine Dicke der ersten Halbleiterschicht wird verringert. Nach dem Verringern der Dicke der ersten Halbleiterschicht wird auf der ersten Halbleiterschicht eine zweite Halbleiterschicht epitaktisch abgeschieden. Die zweite Halbleiterschicht umfasst einen ersten Teil, der sich auf der ersten Halbleiterschicht befindet und einen zweiten Teil, der sich auf dem ersten Teil der zweiten Halbleiterschicht befindet. Eine Dotierung des ersten Teils der zweiten Halbleiterschicht unterscheidet sich von einer Dotierung des zweiten Teils der zweiten Halbleiterschicht. Der zweite Teil der zweiten Halbleiterschicht wird strukturiert. Durch die Strukturierung wird ein Nanodraht gebildet, der sich in einer vertikalen Richtung des Substrats erstreckt. Ein Teil des ersten Teils der Halbleiterschicht, der dem Nanodraht benachbart ist und nicht von dem Nanodraht bedeckt ist, verbleibt in der Halbleiterstruktur.
  • Im Folgenden werden Ausführungsformen der Erfindung mit Bezug auf die beigefügten Zeichnungen beschrieben, in denen gleiche Bezugszeichen gleiche Elemente bezeichnen, und in denen:
  • 1 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt;
  • 2 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt;
  • 3a und 3b schematische Ansichten einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigen, wobei 3a eine schematische Draufsicht zeigt und 3b eine schematische Querschnittsansicht zeigt;
  • 4 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt;
  • 5 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt;
  • 6a und 6b schematische Ansichten einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt, wobei 6a eine schematische Draufsicht zeigt und 6b eine schematische Querschnittsansicht zeigt;
  • 7 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt;
  • 8 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt;
  • 9 eine schematische Querschnittsansicht einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt; und
  • 10a bis 10c schematische Ansichten einer Halbleiterstruktur in einem Stadium eines Verfahrens gemäß der Erfindung zeigt, wobei 10a eine schematische Draufsicht zeigt und 10b und 10c schematische Querschnittsansichten zeigen.
  • 1 zeigt eine schematische Querschnittsansicht einer Halbleiterstruktur 100 in einem Stadium eines Verfahrens gemäß einer Ausführungsform. Die Halbleiterstruktur 100 umfasst ein Substrat 101, das aus einem Halbleitermaterial, beispielsweise Silizium, gebildet sein kann. Das Substrat 101 hat eine Dickenrichtung 130 (vertikal in der Zeichenebene der 1) bzw. vertikale Richtung. Eine Ausdehnung des Substrats 101 in der vertikalen Richtung 130 kann kleiner als Ausdehnungen des Substrats 101 in einer ersten horizontalen Richtung 128 und einer zweiten horizontalen Richtung 129, die zueinander und zu der vertikalen Richtung 130 des Substrats 101 senkrecht sind, sein.
  • In den Figuren sind Richtungen, die in der Zeichenebene liegen, als Pfeile gezeigt, eine Richtung, die zum Betrachter zeigt, ist als Kreis mit einem Punkt dargestellt und eine Richtung, die vom Betrachter weg zeigt, ist als Kreis mit einem ”x” dargestellt.
  • Das Substrat 101 kann eine obere Fläche und eine untere Fläche haben, die zu der vertikalen Richtung 130 des Substrats 101 im Wesentlichen senkrecht sind. Das Substrat 101 kann die Form einer Scheibe oder Platte haben.
  • Die Halbleiterstruktur 100 umfasst außerdem eine Halbleiterschicht 103 und eine dielektrische Schicht 102. Die dielektrische Schicht 102 befindet sich zwischen der Halbleiterschicht 103 und dem Substrat 101. Die dielektrische Schicht 102 trennt die Halbleiterschicht 103 von dem Substrat 101 und stellt eine elektrische Isolierung zwischen der Halbleiterschicht 103 und dem Substrat 101 bereit. Die dielektrische Schicht 102 kann ein dielektrisches Material wie beispielsweise Siliziumdioxid, Siliziumoxynitrid und/oder Siliziumnitrid enthalten und die Halbleiterschicht 103 kann ein Halbleitermaterial wie beispielsweise Silizium, Siliziumgermanium, Siliziumkarbid und/oder einen III-V-Halbleiter, wie beispielsweise Galliumarsenid, enthalten. Die Halbleiterschicht 103 kann im Wesentlichen undotiert sein. Das Substrat 101, die dielektrische Schicht 102 und die Halbleiterschicht 103 bilden eine Halbleiter-auf-Isolator-Struktur (SOI-Struktur, die englische Abkürzung steht für ”semiconductor-on-insulator”).
  • Die Halbleiterstruktur 100 umfasst außerdem eine Grabenisolationsstruktur 104. Die Grabenisolationsstruktur 104 kann eine Flachgrabenisolationsstruktur sein. Die Grabenisolationsstruktur 104 kann den Teil der Halbleiterstruktur 103, der in 1 dargestellt ist, umschließen, und eine elektrische Isolierung zwischen dem umschlossenen Teil der Halbleiterschicht 103 und anderen Teilen der Halbleiterschicht 103, die in 1 nicht gezeigt sind, bereitstellen.
  • Die Herstellung der Halbleiterstruktur 100 kann eine Anwendung von Techniken zur Herstellung einer Halbleiter-auf-Isolator-Struktur umfassen, die ein Bereitstellen eines ersten Halbleiterwafers und eines zweiten Halbleiterwafers umfassen können. Der erste Halbleiterwafer umfasst das Halbleitermaterial des Substrats 101 und der zweite Halbleiterwafer umfasst das Halbleitermaterial der Halbleiterschicht 103. Einer der Wafer oder beide Wafer können eine darauf gebildete Schicht aus dem dielektrischen Material der dielektrischen Schicht 102 aufweisen. Die Wafer können aneinander gebondet werden, wobei die dielektrische Schicht 102 zwischen den Wafern angeordnet ist. Dann kann der zweite Wafer, der das Halbleitermaterial der Halbleiterschicht 103 enthält, gespalten werden. Danach kann ein Polierprozess, beispielsweise chemisch-mechanisches Polieren (CMP, die englische Abkürzung steht für ”chemical mechanical polishing”), durchgeführt werden, um eine im Wesentlichen glatte Oberfläche der Halbleiterschicht 103 bereitzustellen.
  • Nach dem Bilden der Halbleiter-auf-Isolator-Struktur kann die Grabenisolationsstruktur 104 mit Hilfe von Prozessen zur Herstellung einer Flachgrabenisolation gebildet werden, die eine Fotolithografie, ein Ätzen, eine Oxidation und/oder eine Abscheidung umfassen können.
  • In der in 1 gezeigten Anordnung kann die Halbleiterschicht 103 eine Dicke in einem Bereich von ungefähr 10 nm, entsprechend einer Dicke einer Halbleiterschicht in einem Halbleiter-auf-Isolator-Wafer mit ultradünnem Körper (UTB-SOI-Wafer, die englische Abkürzung steht für ”ultrathin body semiconductor-on-insulator”) bis ungefähr 100 nm, entsprechend einer Dicke einer Halbleiterschicht in einem normalen Halbleiter-auf-Isolator-Wafer haben.
  • 2 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. Eine Dicke der Halbleiterschicht 103, die eine Ausdehnung der Halbleiterschicht 103 in der vertikalen Richtung 130 ist, kann verringert werden. Nach der Verringerung der Dicke der Halbleiterschicht 103 kann die Halbleiterschicht 103 eine Dicke in einem Bereich von ungefähr 5 bis 10 nm haben.
  • Die Verringerung der Dicke der Halbleiterschicht 103 kann einen Ätzprozess umfassen, der dafür ausgelegt ist, das Halbleitermaterial der Halbleiterschicht 103 relativ zu dem Material der Grabenisolationsstruktur 104 selektiv zu entfernen. Beim selektiven Ätzen eines ersten Materials relativ zu einem zweiten Material werden beide Materialien einem Ätzmittel ausgesetzt, das dafür ausgelegt ist, das erste Material mit einer größeren Ätzrate zu entfernen als das zweite Material. Die Ätzrate eines Materials gibt eine Dicke eines Teils einer Schicht aus dem Material an, die pro Zeiteinheit entfernt wird, wenn das Material dem Ätzmittel ausgesetzt wird, wobei die Dicke in einer Richtung senkrecht zur Oberfläche des Materials gemessen wird.
  • Der Ätzprozess, der zum Verringern der Dicke der Halbleiterschicht 103 verwendet wird, kann ein Trockenätzprozess sein, beispielsweise ein reaktiver Ionenätzprozess (RIE-Prozess, die englische Abkürzung steht für ”reactive ion etch”), der dafür ausgelegt ist, das Material der Halbleiterschicht 103 relativ zu dem Material der Grabenisolationsstruktur 104 selektiv zu entfernen. Beispielsweise kann in Ausführungsformen, in denen die Halbleiterschicht 103 Silizium enthält und die Grabenisolationsstruktur 104 Siliziumdioxid enthält, der Ätzprozess ein reaktiver Ionenätzprozess sein, bei dem ein Ätzgas, das CF4 enthält, verwendet wird. Die Dicke der Halbleiterschicht 103 muss nicht mit Hilfe eines Ätzprozesses verringert werden. Alternativ oder zusätzlich kann ein chemisch-mechanischer Polierprozess verwendet werden. Beim chemisch-mechanischen Polieren wird die Halbleiterstruktur 100 relativ zu einem Polierkissen bewegt und einer Grenzfläche zwischen der Halbleiterstruktur 100 und dem Polierkissen wird ein Poliermittel zugeführt. Materialien auf der Oberfläche der Halbleiterstruktur 100, insbesondere das Material der Halbleiterschicht 103, werden durch chemische Reaktionen zwischen dem Material der Halbleiterschicht 103 und chemischen Verbindungen in dem Poliermittel und/oder durch mechanische Wechselwirkungen zwischen dem Material der Halbleiterschicht 103 und dem Polierkissen entfernt. Bei dem chemisch-mechanischen Polierprozess kann auch ein Teil der Grabenisolationsstruktur 104 entfernt werden, so dass die Dicke der Grabenisolationsstruktur verringert wird.
  • Nach der Verringerung der Dicke der Halbleiterschicht 103 kann ein epitaktischer Aufwachsprozess durchgeführt werden, um auf der Halbleiterschicht 103 eine Halbleiterschicht 105 epitaktisch abzuscheiden. Durch die epitaktische Abscheidung der Halbleiterschicht 105 kann sich das Halbleitermaterial der Halbleiterschicht 105 an die kristalline Struktur des Halbleitermaterials der Halbleiterschicht 103 anpassen. Dadurch kann man eine im Wesentlichen einkristalline Struktur der Halbleiterschicht 105 erhalten.
  • Der epitaktische Aufwachsprozess kann dafür ausgelegt sein, selektiv Halbleitermaterial auf der Halbleiterschicht 103 abzuscheiden, wobei auf freiliegenden Teilen der Oberfläche der Grabenisolationsstruktur 104 im Wesentlichen kein Halbleitermaterial abgeschieden wird und/oder auf freiliegenden Teilen der Oberfläche der Grabenisolationsstruktur 104 nur eine geringe Menge von Halbleitermaterial abgeschieden wird.
  • In manchen Ausführungsformen können während der Abscheidung der Halbleiterschicht 105 Teile der Halbleiterstruktur 100, auf denen kein Halbleitermaterial abgeschieden werden soll (in 1 nicht gezeigt) mit einer Maske abgedeckt werden, beispielsweise einer Hartmaske, die Siliziumnitrid oder Siliziumdioxid enthält. Wegen der Selektivität des epitaktischen Aufwachsprozesses wird auf der Maske im Wesentlichen kein Halbleitermaterial oder nur eine geringe Menge Halbleitermaterial abgeschieden. Außerdem kann der in 2 gezeigte Teil der Halbleiterstruktur 100 mit einer Maske abgedeckt werden, während ein selektiver epitaktischer Aufwachsprozess zum Abscheiden von Halbleitermaterial in anderen Teilen der Halbleiterstruktur durchgeführt wird.
  • Dadurch können in verschiedenen Teilen der Halbleiterstruktur 100 unterschiedliche Halbleitermaterialien und/oder unterschiedlich dotiertes Halbleitermaterial bereitgestellt werden. Unterschiedlich dotierte Halbleitermaterialien können zum Bilden von n-Kanal-Transistoren und p-Kanal-Transistoren in Teilen der Halbleiterstruktur 100 verwendet werden.
  • Der selektive epitaktische Aufwachsprozess kann ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess sein, bei dem Parameter des Abscheidungsprozesses wie beispielsweise eine Zusammensetzung und ein Druck eines Reaktionsgases, eine Temperatur und/oder eine Leistung einer elektrischen Entladung, die in dem Reaktionsgas erzeugt wird, so angepasst sind, dass man eine selektive Abscheidung von Halbleitermaterial auf der Halbleiterschicht 103 erhält.
  • Beispielsweise kann in Ausführungsformen, in denen die Halbleiterschichten 103, 105 Silizium enthalten, der selektive epitaktische Aufwachsprozess, der zum Bilden der Halbleiterschicht 105 auf der Halbleiterschicht 103 verwendet wird, ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess sein, bei dem ein Reaktionsgas, das eine chemische Verbindung enthält, die Silizium und Chlor enthält, beispielsweise SiCl4, SiHCl3 und/oder SiH2Cl2 verwendet wird. Alternativ kann das Reaktionsgas eine Mischung aus einer chemischen Verbindung, die Silizium enthält, beispielsweise SiH4 und einer Substanz, die Chlor enthält, beispielsweise HCl und/oder Cl2 umfassen.
  • Das Chlor kann chemisch mit Siliziumatomen auf der Oberfläche der Grabenisolationsstruktur 104 und/oder der Maske reagieren, wobei gasförmige Reaktionsprodukte, die nicht an die Oberfläche gebunden sind, gebildet werden, so dass die Siliziumatome entfernt werden. Siliziumatome, die auf der Oberfläche der Halbleiterschicht 103 und/oder auf Silizium, das bereits auf der Halbleiterschicht 103 abgeschieden wurde, abgeschieden werden, reagieren in geringerem Ausmaß mit Chlor, so dass man auf der Oberfläche der Halbleiterschicht 103 ein Wachstum von Silizium erhält.
  • Der selektive epitaktische Aufwachsprozess muss nicht ein chemischer Dampfabscheidungsprozess oder ein plasmaverstärkter chemischer Dampfabscheidungsprozess sein. Alternativ kann die Molekularstrahlepitaxie (MBE, die englische Abkürzung steht für ”molecular beam epitaxy”) oder die metallorganische chemische Dampfabscheidung (MOCVD, die englische Abkürzung steht für ”metal organic chemical vapor deposition”) verwendet werden.
  • Die Halbleiterschicht 105 kann Teile 106, 107 umfassen, wobei sich eine Dotierung des Teils 106 von einer Dotierung des Teils 107 unterscheidet. Der Teil 106 kann sich zwischen der Halbleiterschicht 103 und dem Teil 107 der Halbleiterschicht 105 befinden und er kann p-dotiert oder n-dotiert sein. In manchen Ausführungsformen kann der Teil 106 der Halbleiterschicht 105 einen Dotierstoff vom n-Typ, wie beispielsweise Arsen (As) oder einen Dotierstoff vom p-Typ wie beispielsweise Bor (B) enthalten. Eine Konzentration des Dotierstoffs kann sich in einem Bereich von ungefähr 1015 cm–3 bis zu ungefähr der Feststofflöslichkeitsgrenze des jeweiligen Dotierstoffs (die ungefähr gleich 1021 cm–3 sein kann) befinden, beispielsweise kann sie ungefähr gleich 1020 cm–3 sein. Der Teil 107 der Halbleiterschicht 105, der sich über dem Teil 106 befindet, kann im Wesentlichen undotiert sein oder der Teil 107 kann invers zur Dotierung des Teils 106 der Halbleiterschicht 105 dotiert sein. In Ausführungsformen, in denen der Teil 107 der Halbleiterschicht 105 invers zur Dotierung des Teils 106 dotiert ist, kann der Teil 107 p-dotiert sein, wenn der Teil 106 n-dotiert ist und der Teil 107 kann n-dotiert sein, wenn der Teil 106 p-dotiert ist.
  • Wie im Folgenden genauer ausgeführt wird, kann in der Halbleiterstruktur 100 ein Transistor gebildet werden, wobei aus dem Teil 106 der Halbleiterschicht 105 ein Draingebiet des Transistors gebildet wird und aus dem Teil 107 ein Kanalgebiet gebildet wird. In Ausführungsformen, in denen der zu bildende Transistor ein Transistor vom n-Typ ist, kann der Teil 106 der Halbleiterschicht 105 n-dotiert sein und in Ausführungsformen, in denen der zu bildende Transistor ein p-Kanaltransistor ist, kann der Teil 106 der Halbleiterschicht 105 p-dotiert sein.
  • Eine in der vertikalen Richtung 130 des Substrats 101 (in der Zeichenebene der 2 vertikal) gemessene Dicke des Teils 106 der Halbleiterschicht 105 kann größer als die verringerte Dicke der Halbleiterschicht 103, die man nach dem Verringern der Dicke der ersten Halbleiterschicht 103 erhält, sein.
  • In manchen Ausführungsformen kann die Dicke des Teils 106 der Halbleiterschicht 105 größer als das Fünffache der verringerten Dicke der Halbleiterschicht 103 und/oder größer als das Zehnfache der verringerten Dicke der Halbleiterschicht 103 sein. Beispielsweise kann sich die verringerte Dicke der Halbleiterschicht 103 in einem Bereich von ungefähr 5 bis 10 nm befinden und der Teil 106 der Halbleiterschicht 105 kann eine Dicke in einem Bereich von ungefähr 50 bis 60 nm haben.
  • Dadurch kann man ein Draingebiet des in der Halbleiterstruktur 100 gebildeten Transistors, das sich nahe an der dielektrischen Schicht 102 befindet, erhalten. Eine relativ geringe Dicke des Teils der Halbleiterschicht 103, der nach der Verringerung der Dicke der Halbleiterschicht 103 in der Halbleiterstruktur 100 verbleibt, kann ausreichend sein, um eine im Wesentlichen kristalline Struktur der Halbleiterschicht 105 bereitzustellen, während er nur einen geringen oder im Wesentlichen keinen Einfluss auf die elektrischen Eigenschaften des Transistors hat.
  • Die Dicke des Teils 107 der Halbleiterschicht 105 kann größer als die Dicke des Teils 106 der Halbleiterschicht 105 und/oder größer als das Doppelte der Dicke des Teils 106 sein. In manchen Ausführungsformen kann der Teil 107 der Halbleiterschicht 105 eine Dicke in einem Bereich von ungefähr 130 bis 150 nm, beispielsweise eine Dicke von ungefähr 140 nm haben.
  • Die Dicke des Teils 107 der Halbleiterschicht kann größer als eine Summe einer Gatelänge und einer Dicke eines Source-Abstandshalters eines in der Halbleiterstruktur 100 zu bildenden Transistors sein. In einer Ausführungsform kann die Gatelänge ungefähr 26 nm betragen (22 nm-Technologieknoten), die Dicke des Sourceabstandshalters kann ungefähr 20 nm betragen und die Dicke des Teils 107 der Halbleiterschicht 105 kann ungefähr 140 nm betragen, um eine zusätzliche Toleranz bereitzustellen. Die Gatelänge und der Sourceabstandshalter werden unten erläutert.
  • Die Dotierung der Teile 106, 107 der Halbleiterschicht 105 kann durch in situ-Dotierung des Materials der Halbleiterschicht 105 während des Abscheidungsprozesses bereitgestellt werden. Zu diesem Zweck kann während der Abscheidung des Materials der Halbleiterschicht ein Dotierstoff oder eine chemische Verbindung, die den Dotierstoff enthält, zugeführt werden, so dass der Dotierstoff in die Halbleiterschicht 105 eingebaut wird. Zum Bilden eines im Wesentlichen undotierten Teils 107 der Halbleiterschicht 105 kann während der Bildung des Teils 107 eine Zufuhr eines Dotierstoffs oder einer chemischen Verbindung, die einen Dotierstoff enthält, weggelassen werden.
  • 3a und 3b zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 3a zeigt eine schematische Draufsicht und 3b zeigt eine schematische Querschnittsansicht entlang der Linie A-A in 3a, die den in 1 und 2 gezeigten Querschnittsansichten entspricht.
  • Es wird eine erste Strukturierung des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 durchgeführt. Bei dem ersten Strukturierungsprozess wird auf der Halbleiterschicht 105 eine Dummystruktur 108 gebildet. Die Dummystruktur 108 kann Siliziumnitrid enthalten. Alternativ kann die Dummystruktur 108 Siliziumdioxid oder Siliziumoxynitrid enthalten. Die Dummystruktur 108 kann eine längliche Form haben, wobei eine Ausdehnung der Dummystruktur 108 in der ersten horizontalen Richtung 128 (horizontal in der Ansicht der 3a) größer als eine Ausdehnung der Dummystruktur 108 in der zweiten horizontalen Richtung 129 (vertikal in der Ansicht der 3a) ist.
  • Die Dummystruktur 108 kann sich in der ersten horizontalen Richtung 128 über den von der Grabenisolationsstruktur 104 umschlossenen Teil der Halbleiterschicht 105 erstrecken und/oder Enden der Dummystruktur 108 können sich mit der Grabenisolationsstruktur 104 überlappen. Die Ausdehnung der Dummystruktur 108 in der zweiten horizontalen Richtung 129 kann kleiner als die Ausdehnung des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 in der zweiten horizontalen Richtung 129 sein, so dass ein Teil des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 nicht von der Dummystruktur 108 bedeckt ist.
  • Die Dummystruktur 108 muss nicht in der Mitte des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 angeordnet sein. Wie in den 3a und 3b gezeigt, kann sich auf einer ersten Seite der Dummystruktur 108 (unter der Dummystruktur 108 in der Ansicht der 3a und auf der rechten Seite der Dummystruktur 108 in der Ansicht der 3b) ein größerer Teil des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 befinden als auf einer zweiten Seite der Dummystruktur 108 (über der Dummystruktur 108 in der Ansicht der 3a und links von der Dummystruktur 108 in der Ansicht der 3b).
  • Wie unten genauer erläutert, kann eine Drainkontaktöffnung des in der Halbleiterstruktur 100 zu bildenden Transistors in dem Teil der Halbleiterstruktur 100 auf der ersten Seite der Dummystruktur 108 bereitgestellt werden. Indem die Dummystruktur 108 nicht in der Mitte des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 bereitgestellt wird, kann im Vergleich zu einer Anordnung in der Mitte mehr Platz zum Bilden der Drainkontaktöffnung bereitgestellt werden.
  • Zum Bilden der Dummystruktur 108 kann eine Schicht aus einem Material der Dummystruktur 108, beispielsweise eine Schicht aus Siliziumnitrid, Siliziumdioxid oder Siliziumoxynitrid mit Hilfe eines Abscheidungsprozesses, beispielsweise mit Hilfe einer chemischen Dampfabscheidung oder einer plasmaverstärkten chemischen Dampfabscheidung abgeschieden werden. Danach kann die Schicht aus dem Material der Dummystruktur 108 strukturiert werden.
  • Die Strukturierung der Schicht aus dem Material der Dummystruktur 108 kann einen Fotolithografieprozess umfassen. In manchen Ausführungsformen kann eine Breite der Dummystruktur 108 in der zweiten horizontalen Richtung 129 im Wesentlichen einem Auflösungsvermögen des bei der Herstellung der Dummystruktur 108 verwendeten Fotolithografieprozesses entsprechen. Beispielsweise kann die Breite der Dummystruktur 108 in der zweiten horizontalen Richtung 129 kleiner als das Doppelte des Auflösungsvermögens des Fotolithografieprozesses sein. Die Breite der Dummystruktur 108 in der zweiten horizontalen Richtung 129 kann sich in einem Bereich von ungefähr 30 bis 40 nm befinden.
  • In anderen Ausführungsformen kann die Breite der Dummystruktur 108 in der zweiten horizontalen Richtung 129 kleiner als das Auflösungsvermögen des zur Herstellung der Dummystruktur 108 verwendeten Fotolithografieprozesses sein. In solchen Ausführungsformen kann die Dummystruktur 108 zuerst mit einer größeren Breite in der zweiten horizontalen Richtung 129, beispielsweise einer Breite, die im Wesentlichen dem Auflösungsvermögen des Fotolithografieprozesses entspricht, gebildet werden, und danach kann ein Ätzprozess durchgeführt werden, um die Breite der Dummystruktur 108 in der zweiten horizontalen Richtung 129 zu verringern. Alternativ können zum Bilden der Dummystruktur 108 Mehrfachstrukturierungsprozesse verwendet werden.
  • Nach dem Bilden der Dummystruktur 108 können neben der Dummystruktur 108 Abstandshalter 109, 110, 111, 112 gebildet werden. Die Abstandshalter 110, 112 können aus im Wesentlichen dem gleichen Material wie die Dummystruktur 108 gebildet werden. Die Abstandshalter 109, 111 können aus einem Material gebildet werden, das relativ zu dem Material der Dummystruktur 108 und der Abstandshalter 110, 112 selektiv geätzt werden kann.
  • In Ausführungsformen, in denen die Dummystruktur 108 und die Abstandshalter 110, 112 aus Siliziumnitrid gebildet werden, können die Abstandshalter 109, 111 Siliziumdioxid oder Siliziumoxynitrid enthalten. In Ausführungsformen, in denen die Dummystruktur 108 und die Abstandshalter 110, 112 aus Siliziumdioxid gebildet werden, können die Abstandshalter 109, 111 Siliziumnitrid oder Siliziumoxynitrid enthalten und in Ausführungsformen, in denen die Dummystruktur 108 und die Abstandshalter 110, 112 aus Siliziumoxynitrid gebildet werden, können die Abstandshalter 109, 111 Siliziumnitrid oder Siliziumdioxid enthalten.
  • Jeder der Abstandshalter 109, 110, 111, 112 kann durch im Wesentlichen isotropes Abscheiden einer Schicht aus dem Material des jeweiligen Abstandshalters über der Halbleiterstruktur 100 und anschließendes Durchführen eines anisotropen Ätzprozesses gebildet werden.
  • Bei dem anisotropen Ätzprozess werden Teile der Schicht aus dem Material des Abstandshalters auf im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100, beispielsweise auf der Oberfläche der Halbleiterschicht 105, der Deckfläche der Dummystruktur 108 und der Deckfläche der Grabenisolationsstruktur 104 mit einer größeren Ätzrate entfernt als Teile der Schicht auf geneigten Teilen der Halbleiterstruktur 100 wie beispielsweise den Seitenwänden der Dummystruktur 108 und/oder Seitenwänden der bereits gebildeten Abstandshalter.
  • Der anisotrope Ätzprozess kann dafür ausgelegt sein, das Material des Abstandshalters, der gebildet wird, relativ zu anderen Materialien der Halbleiterstruktur 100, insbesondere relativ zu dem Halbleitermaterial der Halbleiterschicht 105 und/oder dem Material des Strukturelements, neben dem der Abstandshalter gebildet wird, und das die Dummystruktur 108 oder ein anderer der Abstandshalter 109 bis 112 sein kann, selektiv zu entfernen.
  • Der anisotrope Ätzprozess kann angehalten werden, sobald Teile der Schicht aus dem Material des Abstandshalters auf im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100 entfernt sind. Wegen der Anisotropie des Ätzprozesses werden Teile der Materialschicht auf geneigten Teilen der Halbleiterstruktur 100 nicht entfernt und bilden einen der Abstandshalter 109, 110, 111, 112.
  • 4 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. Nach dem Bilden der Dummystruktur 108 und der Abstandshalter 109, 110, 111, 112 kann eine Planarisierung der Halbleiterstruktur 100 durchgeführt werden. Die Planarisierung kann einen chemisch-mechanischen Polierprozess umfassen.
  • In manchen Ausführungsformen kann nach dem Bilden der Dummystruktur 108 und der Abstandshalter 109 bis 112 und vor der Planarisierung eine Opferschicht (nicht gezeigt) aus im Wesentlichen dem gleichen Material wie die Abstandshalter 109, 111 über der Halbleiterstruktur 100 gebildet werden. Die Opferschicht kann dabei helfen, die Halbleiterschicht 105 und die Grabenisolationsstruktur 104 während des Planarisierungsprozesses zu schützen und sie kann, wie unten genau erläutert, später im Herstellungsprozess entfernt werden. In anderen Ausführungsformen kann die Opferschicht weggelassen werden.
  • Bei der Planarisierung können Teile der Dummystruktur 108 und der Abstandshalter 109 bis 112 entfernt werden, so dass die Dummystruktur 108 und die Abstandshalter 109 bis 112 eine im Wesentlichen gleiche Dicke in der vertikalen Richtung 130 erhalten und jedes von der Dummystruktur 108 und den Abstandshaltern 109 bis 112 an der Oberfläche der Halbleiterstruktur 100 freiliegt. In Ausführungsformen, in denen wie oben beschrieben eine Opferschicht verwendet wird, kann bei der Planarisierung ein Teil der Opferschicht auf der Dummystruktur 108 und den Abstandshaltern 109 bis 112 entfernt werden, während ein Teil der Opferschicht direkt auf der Halbleiterschicht 105 auf der Halbleiterstruktur 100 verbleiben kann.
  • Nach dem Planarisierungsprozess können die Abstandshalter 109, 111 und die optionale Opferschicht entfernt werden, um die Halbleiterschicht 105 mit Ausnahme derjenigen Teile, die von der Dummystruktur 108 und den Abstandshaltern 110, 112 bedeckt sind, freizulegen. Diese Strukturelemente bilden Masken, die sich entlang der ersten horizontalen Richtung 128 über den von der Grabenisolationsstruktur 104 umschlossenen Teil der Halbleiterschicht 105 erstrecken, was durch einen Vergleich der 4 mit den 3a und 3b ersichtlich ist. Breiten der Masken entsprechen den Breiten der Dummystruktur 108 und der Abstandshalter 110, 112. An den Positionen der Abstandshalter 109, 111 befinden sich Lücken zwischen den Masken, wobei eine Breite der Lücken den Breiten der Abstandshalter 109, 111 entspricht.
  • 5 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. Es kann ein Ätzprozess durchgeführt werden, um Teile der Halbleiterschicht 105, die nicht von den durch die Dummystruktur 108 und die Abstandshalter 110, 112 (siehe 4) bereitgestellten Masken bedeckt sind, teilweise zu entfernen. Der Ätzprozess kann dafür ausgelegt sein, selektiv das Material der Halbleiterschicht 105 relativ zu den Materialien der Dummystruktur 108, der Abstandshalter 110, 112 und der Grabenisolationsstruktur 104 zu entfernen. In Ausführungsformen, in denen die Halbleiterschicht 105 Silizium enthält und die Dummystruktur 108, die Abstandshalter 110, 112 und die Grabenisolationsstruktur 104 Siliziumdioxid, Siliziumoxynitrid und/oder Siliziumnitrid enthalten, kann der Ätzprozess dafür ausgelegt sein, Silizium relativ zu Siliziumdioxid, Siliziumoxynitrid und/oder Siliziumnitrid selektiv zu ätzen.
  • Der Ätzprozess kann ein anisotroper Ätzprozess sein, bei dem Teile der Halbleiterschicht 105, die sich unter der Dummystruktur 108 und den Abstandshaltern 110, 112 befinden, im Wesentlichen nicht geätzt werden, so dass die Teile der Halbleiterschicht 105 unter der Dummystruktur 108 und die Abstandshalter 110, 112, die nach dem Ätzprozess in der Halbleiterstruktur 100 verbleiben, längliche Halbleitervorsprünge bilden, die im Wesentlichen vertikale Seitenwände haben, die sich entlang der vertikalen Richtung 130 erstrecken.
  • Die Teile der Halbleiterschicht 105, die nicht von der Dummystruktur 108 und den Abstandshaltern 110, 112 bedeckt sind, werden bei dem Ätzprozess nicht vollständig entfernt. Stattdessen kann der Ätzprozess dafür ausgelegt sein, Teile des Teils 107 der Halbleiterschicht 105, die nicht von der Dummystruktur 108 und den Abstandshaltern 110, 112 bedeckt sind, im Wesentlichen vollständig zu entfernen, während zumindest Teile des Teils 106 der Halbleiterschicht 105 in im Wesentlichen dem gesamten von der Grabenisolationsstruktur 104 umschlossenen Bereich der Halbleiterstruktur 100 verbleiben können. Außerdem kann die Halbleiterschicht 103 in der Halbleiterstruktur 100 verbleiben.
  • Nach dem Ätzprozess erstrecken sich längliche Halbleitervorsprünge, die Teile des Teils 107 der Halbleiterschicht 105 umfassen, entlang der ersten horizontalen Richtung 128 über die Halbleiterstruktur 100. Bei dem Ätzprozess kann das Halbleitermaterial der Halbleiterschicht 105 bis zu einer größeren Tiefe als der Dicke des Teils 107 der Halbleiterschicht 105 geätzt werden, so dass die länglichen Halbleitervorsprünge Teile des Teils 106 der Halbleiterschicht 105 umfassen und sich in jedem der länglichen Halbleitervorsprünge ein Übergang zwischen den unterschiedlich dotierten Teilen 106, 107 der Halbleiterschicht 105 befindet.
  • Die Breite der länglichen Halbleitervorsprünge in der zweiten horizontalen Richtung 129 entspricht im Wesentlichen der Breite der Dummystruktur 108 und der Abstandshalter 110, 112. Zwischen den länglichen Halbleitervorsprüngen befinden sich Gräben mit einer Breite, die im Wesentlichen einer Breite der Abstandshalter 109, 111 entspricht. Somit kann die Breite der länglichen Halbleitervorsprünge und der Abstand zwischen den länglichen Halbleitervorsprüngen durch Wählen entsprechender Breiten der Dummystruktur 108 und der Abstandshalter 109 bis 112 gesteuert werden.
  • In manchen Ausführungsformen kann die Breite der Abstandshalter 110, 112 im Wesentlichen gleich einer Breite der Dummystruktur 108 sein, so dass alle der länglichen Halbleitervorsprünge im Wesentlichen die gleiche Breite haben. In anderen Ausführungsformen kann die Breite der Abstandshalter 110, 112 kleiner als die Breite der Dummystruktur 108 sein, so dass der längliche Halbleitervorsprung, der unter der Dummystruktur 108 gebildet wird, breiter ist als die länglichen Halbleitervorsprünge, die unter den Abstandshaltern 110, 112 gebildet werden.
  • Die Breite der Abstandshalter 109 bis 112 hängt von der Dicke der Materialschichten, die beim Bilden der Abstandshalter 109 bis 112 isotrop abgeschieden werden und dem Grad der Anisotropie des Ätzprozesses, der beim Bilden der Abstandshalter 109 bis 112 durchgeführt wird, ab. Somit ist die Breite der Abstandshalter 109 bis 112 nicht durch Eigenschaften eines Fotolithografieprozesses begrenzt, so dass die Breiten der unter den Abstandshaltern 110, 112 gebildeten länglichen Halbleitervorsprünge und der Abstand zwischen den länglichen Halbleitervorsprüngen kleiner als ein Auflösungsvermögen des bei der Herstellung der Dummystruktur 108 verwendeten Fotolithografieprozesses sein kann. In manchen Ausführungsformen können die Abstandshalter 109 bis 112 eine Breite in einem Bereich von ungefähr 5 bis 20 nm haben.
  • Nach dem Ätzprozess können die Dummystruktur 108 und die Abstandshalter 110, 112, die bei dem ersten Strukturierungsprozess als Maske verwendet wurden, entfernt werden. Das kann mit Hilfe eines Ätzprozesses geschehen, der dafür ausgelegt ist, selektiv das Material der Dummystruktur 108 und der Abstandshalter 110, 112 relativ zu den Materialien der Halbleiterschicht 105 und der Grabenisolationsstruktur 104 zu entfernen. In Ausführungsformen, in denen die Dummystruktur 108 und die Abstandshalter 110, 112 Siliziumnitrid enthalten, die Grabenisolationsstruktur 104 Siliziumdioxid enthält und die Halbleiterschicht 105 Silizium enthält, kann der Ätzprozess dafür ausgelegt sein, Siliziumnitrid relativ zu Silizium und Siliziumdioxid selektiv zu entfernen.
  • Nach dem Entfernen der Dummystruktur 108 und der Abstandshalter 110, 112 können die Gräben zwischen den länglichen Halbleitervorsprüngen, die aus der Halbleiterschicht 105 gebildet wurden und der Raum zwischen den länglichen Halbleitervorsprüngen und der Grabenisolationsstruktur 104 mit einem Füllmaterial 113 gefüllt werden. In manchen Ausführungsformen kann dies durch Abscheiden einer Schicht aus dem Füllmaterial 113 über der Halbleiterstruktur 100 geschehen. Danach kann ein Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess, durchgeführt werden, um eine im Wesentlichen flache Oberfläche der Halbleiterstruktur bereitzustellen und die länglichen Halbleitervorsprünge freizulegen und/oder um die Grabenisolationsstruktur 104 freizulegen.
  • Die Erfindung ist nicht auf Ausführungsformen beschränkt, in denen die Dummystruktur 108 und die Abstandshalter 110, 112 wie oben beschrieben mit Hilfe eines Ätzprozesses entfernt werden. Alternativ können die Dummystruktur 108 und die Abstandshalter 110, 112 während der Abscheidung des Füllmaterials 113 auf der Halbleiterstruktur 100 verbleiben und während des nachfolgenden chemisch-mechanischen Polierprozesses entfernt werden.
  • 6a und 6b zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 6a zeigt eine schematische Draufsicht und 6b zeigt eine schematische Querschnittsansicht entlang der in 6a gezeigten Linie A-A, die den in 1, 2, 3b, 4 und 5 gezeigten Querschnitten entspricht.
  • Es wird ein zweiter Strukturierungsprozess des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterschicht 105 durchgeführt, um mehrere Nanodrähte 114 zu bilden, die sich in der vertikalen Richtung 130 des Substrats 101 erstrecken. Eine Länge der Nanodrähte 114 in der vertikalen Richtung 130 kann größer als Breiten der Nanodrähte 114 in der ersten horizontalen Richtung 128 und der zweiten horizontalen Richtung 129 des Substrats 101 sein. In manchen Ausführungsformen kann die Länge der Nanodrähte 114 in der vertikalen Richtung größer als das Zweifache, größer als das Dreifache, größer als das Fünffache und/oder größer als das Zehnfache der Breiten der Nanodrähte 114 in der ersten horizontalen Richtung 128 und/oder der zweiten horizontalen Richtung 129 sein.
  • Der Teil 106 der Halbleiterschicht 105 kann zwischen den Nanodrähten 114 freiliegen, wobei im Wesentlichen keine Reste des Teils 107 (siehe 4) der Halbleiterschicht 105 in den Lücken zwischen den Nanodrähten 114 und in dem Raum zwischen den Nanodrähten 114 und der Grabenisolationsstruktur 104 verbleiben. Die Nanodrähte 114 können einen oberen Teil umfassen, der aus Material von dem Teil 107 der Halbleiterschicht 105 gebildet ist. Die Länge der Nanodrähte 114 in der vertikalen Richtung 130 des Substrats 100 kann größer als die Dicke des Teils 107 der Halbleiterschicht 105 sein, so dass jeder der Nanodrähte 114 einen unteren Teil, der aus Material des Teils 106 der Halbleiterschicht 105 gebildet ist, umfasst.
  • Somit kann in jedem der Nanodrähte 114 ein Übergang zwischen einer ersten Dotierung, die der Dotierung des Teils 106 der Halbleiterschicht 105 entspricht und einer zweiten Dotierung, die der Dotierung des Teils 107 der Halbleiterschicht 105 entspricht, bereitgestellt werden. Insbesondere kann jeder der Nanodrähte 114 einen Übergang zwischen einem p-dotierten bzw. n-dotierten Gebiet und einem im Wesentlichen undotierten Gebiet umfassen, wobei sich das im Wesentlichen undotierte Gebiet in einem größeren Abstand zu dem Substrat 101 befindet als das p-dotierte oder n-dotierte Gebiet. Alternativ kann jeder der Nanodrähte 114 einen pn-Übergang umfassen, wenn die Nanodrähte aus einer Halbleiterschicht 105 gebildet werden, in der der Teil 107 invers zur Dotierung des Teils 106 dotiert ist.
  • Bei dem zweiten Strukturierungsprozess kann über der Halbleiterstruktur 100 eine Dummystruktur ähnlich der Dummystruktur 108 (3a bis 3b) gebildet werden. Ähnlich wie die Dummystruktur 108 kann diese zweite Dummystruktur eine längliche Form haben, wobei eine Breite der zweiten Dummystruktur im Wesentlichen gleich oder etwas größer als ein Auflösungsvermögen eines Fotolithografieprozesses ist, der zur Herstellung der zweiten Dummystruktur verwendet wird. In Ausführungsformen, in denen die Breite der zweiten Dummystruktur nach der Herstellung der zweiten Dummystruktur verringert wird und/oder in denen zur Herstellung der zweiten Dummystruktur Mehrfachstrukturierungsprozesse verwendet werden, kann die Breite der zweiten Dummystruktur kleiner als das Auflösungsvermögen des Fotolithografieprozesses sein.
  • Die Anordnung der zweiten Dummystruktur relativ zum Substrat 101 unterscheidet sich jedoch von der Anordnung der Dummystruktur 108. Während sich, wie oben beschrieben, die Längsrichtung der Dummystruktur 108 entlang der ersten horizontalen Richtung 128 erstreckt, kann sich die Längsrichtung der zweiten Dummystruktur entlang der zweiten horizontalen Richtung 129 erstrecken. Somit erstreckt sich die zweite Dummystruktur in der zweiten horizontalen Richtung 129 über den von der Grabenisolationsstruktur 104 umschlossenen Teil der Halbleiterstruktur 100 und die Breite der zweiten Dummystruktur erstreckt sich entlang der ersten horizontalen Richtung 128. Somit ist die Anordnung der zweiten Dummystruktur im Vergleich zu der Dummystruktur 108 um einen Winkel von ungefähr 90° gedreht.
  • Weitere Merkmale des zweiten Strukturierungsprozesses können denen des oben mit Bezug auf die 3a bis 5 beschriebenen ersten Strukturierungsprozesses entsprechen. Insbesondere können neben der zweiten Dummystruktur Abstandshalterelemente und/oder eine Opfermaterialschicht gebildet werden, ein Planarisierungsprozess kann durchgeführt werden, einige der Abstandshalter und/oder die optionale Opferschicht können relativ zum Material der zweiten Dummystruktur und einer oder mehrerer anderer Abstandshalter selektiv geätzt werden, und es kann ein Ätzprozess zum selektiven Ätzen des Materials der Halbleiterschicht 105 relativ zu den Materialien der zweiten Dummystruktur, der auf der Halbleiterstruktur 100 verbleibenden Abstandshalter und/oder der Grabenisolationsstruktur 104 durchgeführt werden. Eine Tiefe des Ätzprozesses kann ungefähr gleich der Tiefe des bei dem ersten Strukturierungsprozess verwendeten Ätzprozesses sein.
  • Somit werden die Nanodrähte 114 an Stellen gebildet, an denen die Halbleiterschicht 105 während beider Strukturierungsprozesse durch eine jeweilige Dummystruktur und/oder einen jeweiligen der Abstandshalter, die auf der Halbleiterstruktur 100 verbleiben, wenn das Material der Halbleiterstruktur 105 geätzt wird, bedeckt ist.
  • Die zweite Dummystruktur muss nicht in der Mitte des von der Grabenisolationsstruktur 104 umschlossenen Teils der Halbleiterstruktur 100 angeordnet sein. So kann ein Platz zum Bereitstellen einer Gatekontaktöffnung, die einen elektrischen Kontakt zu der Gateelektrode des in der Halbleiterstruktur 100 zu bildenden Transistors bereitstellt, auf einer Seite der Nanodrähte 114 bereitgestellt werden. Beispielsweise kann sich der Platz zum Bereitstellen der Gatekontaktöffnung in der in 6a gezeigten Draufsicht auf der rechten Seite befinden.
  • Die vorliegenden Angaben sind nicht auf Ausführungsformen beschränkt, in denen die erste Dummystruktur 108 und die zweite Dummystruktur bei dem ersten und dem zweiten Strukturierungsprozess auf der Halbleiterstruktur 100 verbleiben, wenn das Material der Halbleiterschicht 105 geätzt wird. Alternativ kann bei einem der Strukturierungsprozesse oder bei beiden Strukturierungsprozessen die Dummystruktur entfernt werden und Abstandshalter neben der Dummystruktur, die aus einem anderen Material als die Dummystruktur gebildet sind, beispielsweise die Abstandshalter 109, 111, können auf der Halbleiterstruktur 100 verbleiben und als Maske verwendet werden, wenn das Material der Halbleiterschicht 105 geätzt wird.
  • Beispielsweise kann bei dem ersten Strukturierungsprozess die Dummystruktur 108 entfernt werden und die Abstandshalter 109, 111 können als eine Ätzmaske verwendet werden und der zweite Strukturierungsprozess kann wie oben beschrieben durchgeführt werden. Dadurch können, anders als in der in 6a gezeigten Anordnung, nur vier Zeilen aus Nanodrähten 114 gebildet werden, wobei die Zeilen aus Nanodrähten entlang der ersten horizontalen Richtung 128 angeordnet sind.
  • In weiteren Ausführungsformen kann eine größere oder kleinere Anzahl von Abstandshaltern ähnlich den Abstandshaltern 109 bis 112 gebildet werden, um eine andere Anzahl von Nanodrähten bereitzustellen.
  • 7 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. Nach dem Bilden der Nanodrähte 114 kann ein Drainabstandshalter 115 gebildet werden. Der Drainabstandshalter 115 kann aus einem dielektrischen Material mit einer relativ niedrigen Dielektrizitätskonstante, beispielsweise aus Siliziumdioxid, gebildet werden. Alternativ kann der Drainabstandshalter 115 aus Siliziumnitrid oder Siliziumoxynitrid gebildet werden. Die Bildung des Drainabstandshalters 115 kann einen anisotropen Abscheidungsprozess umfassen. Bei dem anisotropen Abscheidungsprozess wird über der Halbleiterstruktur 100 eine Schicht aus einem Drainabstandshaltermaterial abgeschieden, wobei eine Abscheidungsrate des Drainabstandshaltermaterials über im Wesentlichen horizontalen Teilen der Halbleiterstruktur 100 größer als eine Abscheidungsrate des Drainabstandshaltermaterials über geneigten Teilen der Halbleiterstruktur 100 ist.
  • Die im Wesentlichen horizontalen Teile der Halbleiterstruktur 100 umfassen die Oberfläche des Teils 106 der Halbleiterschicht 105, die zwischen den Nanodrähten 114 und in dem Raum zwischen den Nanodrähten 114 und der Grabenisolationsstruktur 104 freiliegt, sowie Deckflächen der Nanodrähte 114 und der Grabenisolationsstruktur 104. Die geneigten Teile der Halbleiterstruktur 100 umfassen Seitenwände der Grabenisolationsstruktur 104 und der Nanodrähte 114.
  • Die bei dem anisotropen Abscheidungsprozess gebildete Schicht aus Drainabstandshaltermaterial hat auf den horizontalen Teilen der Halbleiterstruktur 100 eine größere Dicke als auf den geneigten Teilen, wobei die Dicke in einer Richtung gemessen wird, die im Wesentlichen senkrecht zu der Oberfläche des jeweiligen Teils der Halbleiterstruktur 100 ist. Insbesondere hat ein Teil der Schicht aus Drainabstandshaltermaterial auf der Oberfläche des freiliegenden Teils 106 der Halbleiterschicht 105 zwischen den Nanodrähten 114 eine größere Dicke als ein Teil der Schicht aus Drainabstandshaltermaterial auf den Seitenwänden der Nanodrähte 114.
  • Der anisotrope Abscheidungsprozess, der zum Bilden der Schicht aus Drainabstandshaltermaterial verwendet wird, kann ein chemischer Dampfabscheidungsprozess mit Plasma hoher Dichte (im Englischen: ”high density plasma chemical vapor deposition process”) sein. In Ausführungsformen, in denen der Drainabstandshalter 115 Siliziumdioxid enthält, kann bei dem chemischen Dampfabscheidungsprozess mit Plasma hoher Dichte ein Reaktionsgas verwendet werden, das Silan (SiH4), Sauerstoff (O2) und ein Edelgas, beispielsweise Argon (Ar) oder Helium (He) enthält, verwendet werden. Sauerstoffmoleküle und Edelgasatome in dem Reaktionsgas können von der Quelle für Plasma hoher Dichte angeregt werden, so dass Ionen gebildet werden.
  • Eine Vorspannung, die an die Halbleiterstruktur 100 und/oder eine Elektrode in der Nähe der Halbleiterstruktur 100 angelegt wird, zieht die Ionen zu der Oberfläche der Halbleiterstruktur 100. Sauerstoffionen reagieren mit Silan und bilden Siliziumdioxid, das auf der Halbleiterstruktur 100 abgeschieden wird, während die Edelgasionen gleichzeitig abgeschiedenes Material wegsputtern. Die Rate, mit der Material gesputtert wird, kann in der Nähe der Kanten der Nanodrähte 114 und/oder der Grabenisolationsstruktur 104 besonders hoch sein.
  • Parameter des chemischen Dampfabscheidungsprozesses mit Plasma hoher Dichte, wie beispielsweise die Plasmadichte, die Vorspannung, die Zusammensetzung des Reaktionsgases, Druck und Temperatur, können so angepasst sein, dass netto eine Abscheidung von Siliziumdioxid auf der Halbleiterstruktur 100 stattfindet, während das gleichzeitige Sputtern des abgeschiedenen Materials eine Bildung von Überhängen an den Kanten der Nanodrähte 114 und/oder der Grabenisolationsstruktur 104 verhindert. Somit kann eine Abscheidung von Material in den Zwischenräumen zwischen den Nanodrähten 114 und in dem Raum zwischen den Nanodrähten 114 und der Grabenisolationsstruktur 104 erhalten werden, bei der im Wesentlichen keine Bildung von Hohlräumen auftritt.
  • Nach der anisotropen Abscheidung der Schicht aus Drainabstandshaltermaterial kann ein isotroper Ätzprozess durchgeführt werden, der beispielsweise ein Trockenätzprozess sein kann. Bei dem isotropen Ätzprozess kann eine Ätzrate von Teilen der Schicht aus Drainabstandshaltermaterial auf den geneigten Teilen der Oberfläche der Halbleiterstruktur 100 im Wesentlichen gleich einer Ätzrate von Teilen der Schicht aus Drainabstandshaltermaterial auf den im Wesentlichen horizontalen Teilen der Oberfläche der Halbleiterstruktur 100 sein.
  • Bei dem isotropen Ätzprozess können Teile der Schicht aus dem Drainabstandshaltermaterial auf Deckflächen der Nanodrähte 114 und/oder der Deckfläche der Grabenisolationsstruktur 104 von einem Ätzmittel, das bei dem isotropen Ätzprozess verwendet wird, in größerem Ausmaß angegriffen werden als Teile der Schicht aus Drainabstandshaltermaterial auf der Oberfläche des Teils 106 der Halbleiterschicht 105, der zwischen den Nanodrähten 114 freiliegt. Das Ätzmittel kann mit der Deckfläche und den Seitenflächen der Teile der Schicht aus Drainabstandshaltermaterial oben auf den Nanodrähten 114 und der Grabenisolationsstruktur 104 wechselwirken. An den Teilen der Schicht aus Drainabstandshaltermaterial auf dem Teil 106 der Halbleiterschicht 105 zwischen den Nanodrähten 114 sind dagegen keine solchen Seitenflächen vorhanden. Wegen der relativ kleinen Ausdehnung der Nanodrähte 114 und der Grabenisolationsstruktur 104 in den horizontalen Richtungen 128, 129 können die Flächen der Seitenflächen der Teile der Schicht aus Drainabstandshaltermaterial oben auf den Nanodrähten 114 und der Grabenisolationsstruktur 104 von ungefähr der gleichen Größenordnung sein wie die Fläche der Deckflächen. Deshalb kann man an den Deckflächen der Nanodrähte 114 und der Grabenisolationsstruktur 104 eine schnellere Abtragung des Drainabstandshaltermaterials erhalten als an den Teilen zwischen den Nanodrähten 114 und in dem Raum zwischen den Nanodrähten 114 und der Grabenisolationsstruktur 104.
  • Der isotrope Ätzprozess kann durchgeführt werden, bis die Schicht aus Drainabstandshaltermaterial im Wesentlichen nur auf der Oberfläche des Teils 106 der Halbleiterschicht 105 zwischen den Nanodrähten 114 und in dem Raum zwischen den Nanodrähten 114 und der Grabenisolationsstruktur vorhanden ist. Die verbleibenden Teile der Schicht aus Drainabstandshaltermaterial bilden den Drainabstandshalter 115, wie in 7 gezeigt. Der Drainabstandshalter 115 kann die Oberfläche des Teils 106 der Halbleiterschicht 105 bedecken, wobei sich die Nanodrähte 114 durch Öffnungen in dem Drainabstandshalter 115 erstrecken und Seitenflächen und Deckflächen der Nanodrähte 114 freiliegen. Somit umschließt der Drainabstandshalter 115 jeden der Nanodrähte 114 ringförmig.
  • Nach dem Bilden des Drainabstandshalters 115 kann auf den freiliegenden Flächen der Nanodrähte 114 eine Gateisolierschicht 116 gebildet werden. In Ausführungsformen, in denen die Nanodrähte 114 Silizium enthalten, kann die Gateisolierschicht 116 Siliziumdioxid enthalten und durch einen thermischen Oxidationsprozess gebildet werden. In manchen Ausführungsformen kann die Gateisolierschicht 116 eine Siliziumdioxidschicht mit einer Dicke von ungefähr 2 nm sein und durch einen thermischen Oxidationsprozess gebildet werden, der ungefähr 20 Sekunden lang bei einer Temperatur von ungefähr 850°C in einer oxidierenden Umgebung wie beispielsweise einem Gas, das Sauerstoff und/oder Wasser enthält, durchgeführt wird. In anderen Ausführungsformen kann die Gateisolierschicht 116 ein Material mit hoher Dielektrizitätskonstante wie beispielsweise Hafniumdioxid enthalten und mit Hilfe von Techniken zum Bilden einer Gateisolierschicht mit hoher Dielektrizitätskonstante auf einer Halbleiteroberfläche gebildet werden, die Techniken, die bei der Bildung von planaren Feldeffekttransistoren, die eine aus einem Material mit hoher Dielektrizitätskonstante gebildete Gateisolierschicht umfassen, verwendet werden, ähnlich sind.
  • 8 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. Nach dem Bilden der Gateisolierschicht 116 kann über der Halbleiterstruktur 100 eine Gateelektrode 117 gebildet werden.
  • Die Gateelektrode 117 kann ein Metall enthalten. Das Metall der Gateelektrode 117 kann zum Anpassen einer Austrittsarbeit der Gateelektrode 117 an eine Austrittsarbeit des Halbleitermaterials der Nanodrähte 114 gewählt werden. Das Material der Gateelektrode 117 kann davon abhängen, ob der in der Halbleiterstruktur 100 zu bildende Transistor ein p-Kanal-Transistor oder ein n-Kanal-Transistor ist. In Ausführungsformen, in denen ein n-Kanal-Transistor gebildet werden soll und in denen der Teil 106 der Halbleiterschicht 105 einen Dotierstoff vom n-Typ enthält, kann das Metall der Gateelektrode 117 La, LaN oder TiN enthalten. In Ausführungsformen, in denen ein p-Kanal-Transistor gebildet werden soll und in denen der Teil 106 der Halbleiterschicht 105 p-dotiert ist, kann das Metall der Gateelektrode 117 Al, AlN oder TiN enthalten. In weiteren Ausführungsformen kann die Gateelektrode 117 aus einem Halbleitermaterial, beispielsweise Polysilizium, gebildet werden.
  • Ähnlich wie der Drainabstandshalter 115 kann die Gateelektrode 117 durch anisotropes Abscheiden einer Schicht aus dem Material der Gateelektrode 117 über der Halbleiterstruktur 100 und Durchführen eines isotropen Ätzprozesses zum Entfernen von Teilen der Schicht aus dem Material der Gateelektrode 117 auf Seitenwänden und Deckflächen der Nanodrähte 114 und der Grabenisolationsstruktur 104 gebildet werden. Die Gateelektrode 117 bedeckt eine Oberfläche des Drainabstandshalters 115, wobei sich die Nanodrähte 114 und die Gateisolierschicht 116 durch Öffnungen in der Gateelektrode 117 erstrecken. Somit umschließt die Gateelektrode 117 jeden der Nanodrähte 114 ringförmig.
  • Nach dem Bilden der Gateelektrode 117 können Teile der Gateisolierschicht 116, die nicht von der Gateelektrode 117 bedeckt sind, mit Hilfe eines Ätzprozesses entfernt werden. In Ausführungsformen, in denen die Gateisolierschicht 116 Siliziumdioxid enthält, kann dies mit Hilfe eines Reinigungsprozesses mit einer Nassätzung geschehen, bei dem die Halbleiterstruktur 100 verdünnter Flusssäure ausgesetzt wird.
  • Danach kann ein Sourceabstandshalter 118 gebildet werden. Ähnlich wie der Drainabstandshalter 115 kann der Sourceabstandshalter 118 aus Siliziumdioxid gebildet werden und Techniken zum Bilden des Sourceabstandshalters 118 können Techniken, die bei der Bildung des Drainabstandshalters 115 verwendet werden, entsprechen. Insbesondere kann die Bildung des Sourceabstandshalters 118 eine anisotrope Abscheidung einer Schicht aus dem Material des Sourceabstandshalters 118 und einen isotropen Ätzprozess umfassen. Der anisotrope Abscheidungsprozess kann ein chemischer Dampfabscheidungsprozess mit Plasma hoher Dichte sein und der isotrope Ätzprozess kann ein Trockenätzprozess sein.
  • Die Dicke des Sourceabstandshalters 118 muss nicht im Wesentlichen gleich der Dicke des Drainabstandshalters 115 sein. In manchen Ausführungsformen kann der Sourceabstandshalter 118 eine größere Dicke haben als der Drainabstandshalter 115. Somit kann auf der Sourceseite der Nanodrähte 114 mehr Platz zum Bilden eines Sourcekontakts des in der Halbleiterstruktur 100 zu bildenden Transistors bereitgestellt werden. Beispielsweise kann in manchen Ausführungsformen die Dicke des Sourceabstandshalters 118 ungefähr das Doppelte der Dicke des Drainabstandshalters 115 sein.
  • 9 zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. Nach dem Bilden des Sourceabstandshalters 118 kann ein Ätzprozess durchgeführt werden, der dafür ausgelegt ist, das Material der Nanodrähte 114 relativ zu den Materialien des Sourceabstandshalters 118 und der Grabenisolationsstruktur 104 selektiv zu entfernen. In Ausführungsformen, in denen der Sourceabstandshalter 118 und die Grabenisolationsstruktur 104 Siliziumdioxid enthalten und die Nanodrähte 114 Silizium enthalten, kann der Ätzprozess ein isotroper Ätzprozess sein, der dafür ausgelegt ist, Silizium relativ zu Siliziumdioxid selektiv zu ätzen.
  • Bei dem Ätzprozess wird ein Teil von jedem der Nanodrähte 114 entfernt. Ein anderer Teil von jedem der Nanodrähte 114 verbleibt in der Halbleiterstruktur 100. In 9 bezeichnet das Bezugszeichen 119 distale Enden der Teile der Nanodrähte 114, die nach dem Ätzprozess in der Halbleiterstruktur 100 verbleiben. Die distalen Enden 119 der Teile der Nanodrähte 114, die nach dem Ätzprozess in der Halbleiterstruktur 100 verbleiben, können sich näher an dem Substrat 101 befinden als die horizontale Deckfläche des Sourceabstandshalters 118. Somit befindet sich nach dem Ätzprozess an der Position von jedem der Nanodrähte 114 eine Vertiefung, wobei die distalen Enden 119 der Nanodrähte 114 am Boden der Vertiefungen freiliegen und Seitenwände der Vertiefungen durch den Sourceabstandshalter 118 gebildet werden.
  • Nach dem Ätzprozess können die Vertiefungen mit einem Halbleitermaterial 120 gefüllt werden. Das Halbleitermaterial 120 kann das gleiche Halbleitermaterial enthalten wie die Nanodrähte 114. Beispielsweise kann in Ausführungsformen, in denen die Nanodrähte 114 Silizium enthalten, das Halbleitermaterial 120 ebenfalls Silizium enthalten. Eine Dotierung des Halbleitermaterials 120 kann sich jedoch von einer Dotierung von Teilen der Nanodrähte 114, die dem Halbleitermaterial 120 benachbart sind und aus dem Teil 107 der Halbleiterschicht 105 gebildet wurden, unterscheiden.
  • Ein Dotierstofftyp in dem Halbleitermaterial 120 kann der gleiche sein wie der Dotierstofftyp in dem Teil 106 der Halbleiterschicht 105. Insbesondere kann in Ausführungsformen, in denen in der Halbleiterstruktur 100 ein n-Kanal-Transistor gebildet werden soll und der Teil 106 der Halbleiterschicht 105 einen Dotierstoff vom n-Typ enthält, das Halbleitermaterial 120 n-dotiert sein. In Ausführungsformen, in denen in der Halbleiterstruktur 100 ein p-Kanal-Transistor gebildet werden soll und der Teil 106 der Halbleiterschicht 105 p-dotiert ist, kann das Halbleitermaterial 120 einen Dotierstoff vom p-Typ enthalten. In manchen Ausführungsformen, in denen das Halbleitermaterial 120 n-dotiert ist, kann das Halbleitermaterial 120 Arsen mit einer Dotierstoffkonzentration in einem Bereich von ungefähr 1015 bis 1021 cm–3 (Feststofflöslichkeitsgrenze), beispielsweise eine Konzentration von ungefähr 1021 cm–3 enthalten. Die Dotierstoffkonzentration in dem Halbleitermaterial 120 kann größer als die Dotierstoffkonzentration in dem Teil 106 der Halbleiterschicht 105 sein. Der Teil 106 der Halbleiterschicht 105 kann ein höheres thermisches Budget erhalten und seine Dotierstoffe können eine stärkere Diffusion in den Teil 107 der Halbleiterschicht 105 zeigen.
  • Wie unten genauer erläutert, kann ein Draingebiet eines in der Halbleiterstruktur 100 zu bildenden Transistors aus dem Teil 106 der Halbleiterschicht 105 gebildet werden, ein Kanalgebiet kann aus dem Teil 107 gebildet werden und ein Sourcegebiet kann aus dem Halbleitermaterial 120 gebildet werden. Ein Bereitstellen einer niedrigeren Dotierstoffkonzentration in dem Teil 106 der Halbleiterschicht 105 kann dabei helfen, ein Überfluten des Kanalgebiets durch Dotierstoffe zu vermeiden oder zumindest zu verringern.
  • Sourcegebiete mit einem geringeren thermischen Budget können mit einer Dotierung von 1021 cm–3 (Feststofflöslichkeitsgrenze) erzeugt werden, um den bestmöglichen Sourcewiderstand zu erhalten. Ein niedriger Drainwiderstand kann bereitgestellt werden, indem ein relativ dicker Teil 106 der Halbleiterschicht 105, aus dem das Draingebiet gebildet wird, bereitgestellt wird.
  • In Ausführungsformen, in denen das Halbleitermaterial 120 p-dotiert ist, kann das Halbleitermaterial 120 Bor mit einer Konzentration in einem Bereich von ungefähr 1019 bis 1021 cm–3, beispielsweise mit einer Konzentration von ungefähr 1020 cm–3 enthalten.
  • Das Halbleitermaterial 120 kann mit Hilfe eines selektiven epitaktischen Aufwachsprozesses, beispielsweise eines chemischen Dampfabscheidungsprozesses, eines plasmaverstärkten chemischen Dampfabscheidungsprozesses, eines Molekularstrahlepitaxieprozesses oder eines metallorganischen chemischen Dampfabscheidungsprozesses abgeschieden werden, wie oben im Zusammenhang mit der Bildung der Halbleiterschicht 105 beschrieben. Somit wird bei der Abscheidung des Halbleitermaterials 120 im Wesentlichen kein Halbleitermaterial oder nur eine geringe Menge von Halbleitermaterial auf der Oberfläche des Sourceabstandshalters 118 und der Grabenisolationsstruktur 104 abgeschieden. Das Halbleitermaterial 120 kann eine Dicke in einem Bereich von ungefähr 5 bis 15 nm, beispielsweise eine Dicke von ungefähr 10 nm haben.
  • Das Halbleitermaterial 120 kann in situ dotiert werden. Zu diesem Zweck kann während der Abscheidung des Halbleitermaterials 120 ein Dotierstoff oder eine chemische Verbindung, die einen Dotierstoff enthält, zugeführt werden.
  • Nach der Abscheidung des Halbleitermaterials 120 kann ein Wärmebehandlungsprozess durchgeführt werden. Der Wärmebehandlungsprozess kann Dotierstoffe in dem Halbleitermaterial 120 aktivieren. Außerdem kann der Wärmebehandlungsprozess eine gewisse Diffusion von Dotierstoffen aus dem Halbleitermaterial 120 verursachen, so dass man einen gleichmäßigeren Übergang zwischen der Dotierung des Halbleitermaterials 120 und der von benachbarten Teilen der Nanodrähte 114, die aus dem Teil 107 der Halbleiterschicht 105 gebildet sind, erhält.
  • Der Wärmebehandlungsprozess kann eine Kombination aus einem schnellen thermischen Wärmebehandlungsprozess (RTA-Prozess, die englische Abkürzung steht für ”rapid therman annealing”) und einem Laserimpulswärmebehandlungsprozess (LSA-Prozess, die englische Abkürzung steht für ”laser spike annealing”) umfassen, wobei der schnelle thermische Wärmebehandlungsprozess ungefähr 5 Sekunden lang bei einer Temperatur von ungefähr 920°C durchgeführt werden kann und der Laserimpuls-Wärmebehandlungsprozess ungefähr 0,002 Sekunden lang bei einer Temperatur von ungefähr 1225°C durchgeführt werden kann.
  • 10a, 10b und 10c zeigen schematische Ansichten der Halbleiterstruktur 100 in einem späteren Stadium des Herstellungsprozesses. 10a zeigt eine schematische Draufsicht. 10b zeigt eine schematische Querschnittsansicht der Halbleiterstruktur 100 entlang der Linie A-A, die den Querschnittsansichten der 1, 2, 3b, 4, 5, 6b, 7, 8 und 9 entspricht. 10c zeigt eine schematische Querschnittsansicht entlang der Linie B-B. Somit zeigt 10c eine Querschnittsansicht der Halbleiterstruktur 100 entlang einer Ebene, die senkrecht zu der Ebene des Querschnitts der 10b ist.
  • Nach der Abscheidung des Halbleitermaterials 120 kann eine Sourcekontaktschicht 123 gebildet werden. Die Sourcekontaktschicht 123 kann ein Silizid enthalten. Zum Bilden der Sourcekontaktschicht 123 kann eine Siliziumschicht, beispielsweise eine Schicht aus Polysilizium, über der Halbleiterstruktur 100 gebildet werden. Danach kann eine Schicht aus einem Metall, beispielsweise eine Schicht aus Nickel, Wolfram und/oder Titan auf der Siliziumschicht abgeschieden werden. Danach kann ein Wärmebehandlungsprozess, beispielsweise ein schneller thermischer Wärmebehandlungsprozess, durchgeführt werden, um eine chemische Reaktion zwischen dem Metall und dem Silizium auszulösen. Bei der chemischen Reaktion wird Silizid gebildet. Außer dem Material der Siliziumschicht, die über der Halbleiterstruktur 100 abgeschieden wurde, kann auch ein Teil des Halbleitermaterials 120 mit dem Metall reagieren und ein Silizid bilden. Dadurch kann eine Grenzfläche zwischen Silizid und dotiertem Halbleitermaterial näher an dem Substrat 101 bereitgestellt werden als die Oberfläche des Halbleitermaterials 120, die man direkt nach der Abscheidung des Halbleitermaterials 120 erhält. Ein Teil des dotierten Halbleitermaterials 120, der nicht reagiert hat, kann jedoch auf den Nanodrähten 114 verbleiben, so dass sich an den distalen Enden 119 der Nanodrähte 114 ein Übergang zwischen unterschiedlich dotierten Halbleitermaterialien befindet.
  • Nach dem Wärmebehandlungsprozess, der zur Bildung des Silizids durchgeführt wird, kann überschüssiges Metall mit Hilfe eines Reinigungsprozesses entfernt werden.
  • Nach dem Bilden der Sourcekontaktschicht 123 umfasst die Halbleiterstruktur 100 einen Transistor 131. Der Teil 106 der Halbleiterschicht 105 unter den Nanodrähten 114 bildet ein Drain des Transistors 131. Teile der Nanodrähte 114, die aus dem Teil 107 der Halbleiterschicht 105 gebildet wurden, stellen ein Kanalgebiet des Transistors 131 bereit und ein Source des Transistors 131 wird durch das Halbeleitermaterial 120 und die Sourcekontaktschicht 123 bereitgestellt.
  • Der Transistor 131 kann zwischen einem elektrisch leitenden Ein-Zustand und einem Aus-Zustand, in dem er nur eine relativ geringe elektrische Leitfähigkeit hat, geschaltet werden, indem an die Gateelektrode 117 eine elektrische Spannung angelegt wird. Die Gateelektrode 117 ist von dem Kanalgebiet in den Nanodrähten 114 durch die Gateisolierschicht 116 elektrisch isoliert und durch den Drainabstandshalter 115 bzw. den Sourceabstandshalter 118 von dem Draingebiet und dem Sourcegebiet isoliert. Da sich das Kanalgebiet des Transistors 131 in den Nanodrähten 114 befindet und die Gateelektrode 117 die Nanodrähte 114 ringförmig umschließt, erstreckt sich die Gateelektrode 117 rings um das Kanalgebiet, wodurch die Steuerbarkeit des Kanals, die durch Anlegen einer Spannung an die Gateelektrode 117 erreichbar ist, verbessert werden kann.
  • Außerdem sind in dem Transistor 131 das Draingebiet 106, das Kanalgebiet in den Nanodrähten 114 und die Source, die in Form des Halbleitermaterials 120 und der Sourcekontaktschicht 123 bereitgestellt wird, entlang der vertikalen Richtung 130 angeordnet. Eine Gatelänge des Transistors 131 kann im Wesentlichen einer Dicke der Gateelektrode 117 entsprechen. Zum Verringern einer Ausdehnung des Transistors 131 in den horizontalen Richtungen 128, 129 ist eine Skalierung der Gatelänge des Transistors 131 nicht notwendig. Eine Verringerung der Ausdehnung des Transistors 131 in den horizontalen Richtungen 128, 129 kann nur durch den Durchmesser und den Abstand der Nanodrähte 114 begrenzt sein.
  • Eine Grenzfläche zwischen dem dotierten Halbleitermaterial im Drain des Transistors 131 und dem im Wesentlichen undotierten oder invers dotierten Halbleitermaterial im Kanal des Transistors 131 wird durch eine Grenzfläche zwischen den Teilen 106 und 107 der Halbleiterschicht 105 bereitgestellt. Eine Grenzfläche zwischen dem dotierten Halbleitermaterial in der Source des Transistors 131 und dem im Wesentlichen undotierten oder invers dotierten Halbleitermaterial im Kanalgebiet wird durch eine Grenzfläche zwischen dem Halbleitermaterial 120 und den Nanodrähten 114 bereitgestellt.
  • Die Position der Grenzfläche zwischen dem Sourcegebiet und dem Kanalgebiet des Transistors 131 relativ zur Gateelektrode 117 kann durch Wählen der Dicke des Sourceabstandshalters 118 und der Menge von Halbleitermaterial, die beim Ätzen der Nanodrähte 114, das nach der Bildung des Sourceabstandshalters 118 durchgeführt wird, entfernt wird, gesteuert werden. Somit kann die Position der Grenzfläche zwischen dem Kanalgebiet und dem Sourcegebiet relativ genau gesteuert werden.
  • Nach dem Bilden der Sourcekontaktschicht 123 können die Sourcekontaktschicht 123, der Sourceabstandshalter 118, die Gateelektrode 117 und der Drainabstandshalter 115 in einem Gebiet 132 der Halbleiterstruktur 100 entfernt werden, so dass der Teil 106 der Halbleiterschicht 105, der das Drain des Transistors 131 bildet, in dem Gebiet 132 freiliegt. In einem Gebiet 133 können die Sourcekontaktschicht 123 und der Sourceabstandshalter 118 entfernt werden, so dass die Gateelektrode 117 in dem Gebiet 133 freiliegt. Die Gebiete 132, 133 können benachbart zu der Grabenisolationsstruktur 104 angeordnet sein. In 10a ist die Position der Grabenisolationsstruktur 104 schematisch durch gestrichelte Linien 121, 122 angedeutet. Das Entfernen von Material in den Gebieten 132, 133 kann mit Hilfe von Techniken der Fotolithografie und des Ätzens durchgeführt werden.
  • Danach kann über der Halbleiterstruktur 100 ein Zwischenschichtdielektrikum 124 abgeschieden werden. In manchen Ausführungsformen kann das Zwischenschichtdielektrikum 124 Siliziumdioxid enthalten und durch einen chemischen Dampfabscheidungsprozess oder plasmaverstärkten chemischen Dampfabscheidungsprozess abgeschieden werden. Optional kann nach der Abscheidung des Zwischenschichtdielektrikums 124 ein chemisch-mechanischer Polierprozess durchgeführt werden, um die Oberfläche des Zwischenschichtdielektrikums 124 zu planarisieren.
  • Danach kann über der Sourcekontaktschicht 123 eine Sourcekontaktöffnung 125 gebildet werden, eine Drainkontaktöffnung 126 kann in dem Gebiet 132 der Halbleiterstruktur 100 gebildet werden und eine Gatekontaktöffnung 127 kann in dem Gebiet 133 der Halbleiterstruktur 100 gebildet werden, um einen elektrischen Kontakt zu der Source, dem Drain und dem Gate des Transistors 131 bereitzustellen. Die Kontaktöffnungen 125, 126, 127 können mit einem elektrisch leitfähigen Material, beispielsweise Wolfram, gefüllt werden. Die Kontaktöffnungen 125, 126, 127 können mit Hilfe von Prozessen der Fotolithografie, des Ätzens und der Abscheidung gebildet werden.

Claims (20)

  1. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiterstruktur (100), die ein Substrat (101) und einen Nanodraht (114) über dem Substrat (101) umfasst, wobei der Nanodraht (114) ein erstes Halbleitermaterial enthält und sich in einer vertikalen Richtung (130) des Substrats (101) erstreckt; Bilden einer Materialschicht (118) über dem Substrat (101), wobei die Materialschicht (118) den Nanodraht (114) ringförmig umschließt; selektives Entfernen eines ersten Teils des Nanodrahts (114) relativ zu der Materialschicht (118), wobei ein zweiter Teil des Nanodrahts (114) nicht entfernt wird, ein distales Ende (119) des zweiten Teils des Nanodrahts (114), das von dem Substrat (101) entfernt ist, sich näher an dem Substrat (101) befindet als eine Oberfläche der Materialschicht (118), so dass die Halbleiterstruktur (100) an einer Position des Nanodrahts (114) eine Vertiefung aufweist, und das distale Ende (119) des Nanodrahts (114) am Boden der Vertiefung freiliegt; und Füllen der Vertiefung mit einem zweiten Halbleitermaterial (120), wobei das zweite Halbleitermaterial (120) anders dotiert ist als das erste Halbleitermaterial.
  2. Das Verfahren gemäß Anspruch 1, wobei die Halbleiterstruktur (100) außerdem umfasst: eine Gateelektrode (117), die den Nanodraht (114) ringförmig umschließt; und eine Gateisolierschicht (116) zwischen dem Nanodraht (114) und der Gateelektrode (117); wobei die Materialschicht (118) ein elektrisch isolierendes Material enthält und über der Gateelektrode (117) gebildet wird.
  3. Das Verfahren gemäß Anspruch 2, wobei die Halbleiterstruktur (100) außerdem einen elektrisch isolierenden ersten Abstandshalter (115) umfasst, der den Nanodraht (114) ringförmig umschließt, wobei sich der erste Abstandshalter (115) zwischen einer Halbleiterschicht (106), die sich unter dem Nanodraht (114) befindet, und der Gateelektrode (117) befindet, wobei die Materialschicht (118) einen zweiten elektrisch isolierenden Abstandshalter bildet, der den Nanodraht (114) ringförmig umschließt.
  4. Das Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Bilden der Materialschicht (118) eine anisotrope Abscheidung eines Materials der Materialschicht (118) und ein Durchführen eines isotropen Ätzprozesses zum Entfernen eines Teils des Materials der Materialschicht (118) auf Seitenwänden des Nanodrahts (114) umfasst.
  5. Das Verfahren gemäß einem der Ansprüche 1 bis 4, wobei das Entfernen des ersten Teils des Nanodrahts (114) ein Durchführen eines isotropen Ätzprozesses, der das erste Halbleitermaterial relativ zu einem Material der Materialschicht (118) selektiv entfernt, umfasst.
  6. Das Verfahren gemäß einem der Ansprüche 1 bis 5, wobei das Füllen der Vertiefung ein Durchführen eines Abscheidungsprozesses umfasst, wobei das zweite Halbleitermaterial (120) während des Abscheidungsprozesses in situ dotiert wird.
  7. Ein Verfahren, das umfasst: Bereitstellen einer Halbleiter-auf-Isolatorstruktur, die ein Substrat (101), eine dielektrische Schicht (102) auf dem Substrat (101) und eine erste Halbleiterschicht (103) auf der dielektrischen Schicht (102) umfasst; Verringern einer Dicke der ersten Halbleiterschicht (103); epitaktisches Abscheiden einer zweiten Halbleiterschicht (105) auf der ersten Halbleiterschicht (103) nach der Verringerung der Dicke der ersten Halbleiterschicht (103), wobei die zweite Halbleiterschicht (105) einen ersten Teil (106) auf der ersten Halbleiterschicht (103) und einen zweiten Teil (107) auf dem ersten Teil (106) der zweiten Halbleiterschicht (105) umfasst und wobei sich eine Dotierung des ersten Teils (106) der zweiten Halbleiterschicht (105) von einer Dotierung eines zweiten Teils (107) der zweiten Halbleiterschicht (105) unterscheidet; und Strukturieren des zweiten Teils (107) der zweiten Halbleiterschicht (105), wobei die Strukturierung einen Nanodraht (114) bildet, der sich in einer vertikalen Richtung (130) des Substrats (101) erstreckt und ein Teil des ersten Teils (106) der Halbleiterschicht (105), der dem Nanodraht (114) benachbart ist und von dem Nanodraht (114) nicht bedeckt wird, verbleibt.
  8. Das Verfahren gemäß Anspruch 7, wobei eine Dicke des ersten Teils (106) der zweiten Halbleiterschicht (105) größer ist als mindestens eines von der verringerten Dicke der ersten Halbleiterschicht (103), dem Fünffachen der verringerten Dicke der ersten Halbleiterschicht (103) und dem Zehnfachen der verringerten Dicke der ersten Halbleiterschicht (103).
  9. Das Verfahren gemäß Anspruch 8, wobei eine Dicke des zweiten Teils (107) der zweiten Halbleiterschicht (105) größer als mindestens eines von der Dicke des ersten Teils (106) der zweiten Halbleiterschicht (105) und dem Doppelten der Dicke des ersten Teils (106) der zweiten Halbleiterschicht (105) ist.
  10. Das Verfahren gemäß einem der Ansprüche 7 bis 9, wobei der erste Teil (106) der zweiten Halbleiterschicht (105) eines von p-dotiert und n-dotiert ist und die erste Halbleiterschicht (103) und der zweite Teil (107) der zweiten Halbleiterschicht (105) im Wesentlichen undotiert sind.
  11. Das Verfahren gemäß einem der Ansprüche 7 bis 10, das zusätzlich ein Bilden eines ersten Abstandshalters (115), der den Nanodraht (114) ringförmig umschließt, umfasst, wobei der erste Abstandshalter (115) ein elektrisch isolierendes Material enthält.
  12. Das Verfahren gemäß Anspruch 11, das zusätzlich umfasst: Bilden einer Gateisolierschicht (116) auf einem Teil des Nanodrahts (114), der nicht von dem ersten Abstandshalter (115) bedeckt ist; und Bilden einer Gateelektrode (117) über dem ersten Abstandshalter (115) nach dem Bilden der Gateisolierschicht (116), wobei die Gateelektrode (117) den Nanodraht (114) ringförmig umschließt.
  13. Das Verfahren gemäß Anspruch 12, das zusätzlich ein Entfernen eines Teils der Gateisolierschicht (116), der nicht von der Gateelektrode (117) bedeckt ist, nach dem Bilden der Gateelektrode (117) umfasst.
  14. Das Verfahren gemäß Anspruch 12 oder 13, das zusätzlich ein Bilden eines zweiten Abstandshalters (118) über der Gateelektrode (117) umfasst, wobei der zweite Abstandshalter (118) den Nanodraht (114) ringförmig umschließt und der zweite Abstandshalter (118) ein elektrisch isolierendes Material enthält.
  15. Das Verfahren gemäß Anspruch 14, das zusätzlich ein selektives Entfernen eines ersten Teils des Nanodrahts (114) relativ zu dem zweiten Abstandshalter (118) umfasst, wobei ein zweiter Teil des Nanodrahts (114) nicht entfernt wird, ein distales Ende (119) des zweiten Teils des Nanodrahts (114), das vom Substrat (101) entfernt ist, sich näher an dem Substrat (101) befindet als eine Oberfläche des zweiten Abstandshalters (118), so dass sich an einer Position des Nanodrahts (114) eine Vertiefung befindet und das distale Ende (119) des Nanodrahts (114) am Boden der Vertiefung freiliegt.
  16. Das Verfahren gemäß Anspruch 15, das zusätzlich ein Füllen der Vertiefung mit einem Halbleitermaterial (120) umfasst, wobei das Halbleitermaterial (120) mit einem Dotierstoff des gleichen Typs dotiert ist wie der erste Teil (106) der zweiten Halbleiterschicht (105).
  17. Das Verfahren gemäß Anspruch 16, das zusätzlich ein Durchführen eines Wärmebehandlungsprozesses nach dem Füllen der Vertiefung mit dem Halbleitermaterial (120) umfasst.
  18. Das Verfahren gemäß Anspruch 17, wobei der Wärmebehandlungsprozess mindestens eines von einer schnellen thermischen Wärmebehandlung und einer Laserimpulswärmebehandlung umfasst.
  19. Das Verfahren gemäß Anspruch 17 oder 18, das zusätzlich ein Bilden eines Silizids (123) an der mit dem Halbleitermaterial (120) gefüllten Vertiefung umfasst.
  20. Das Verfahren gemäß einem der Ansprüche 7 bis 19, wobei bei der Strukturierung des zweiten Teils (107) der zweiten Halbleiterschicht (105) mehrere Nanodrähte (114) auf einem zusammenhängenden Teil des ersten Teils (106) der zweiten Halbleiterschicht (105) gebildet werden, ein Kanalgebiet eines einzigen Feldeffekttransistors (131) von den mehreren Nanodrähten (114) gebildet wird und der zusammenhängende Teil des ersten Teils (106) der zweiten Halbleiterschicht (105) eines von einer Source und einem Drain des Feldeffekttransistors (131) bereitstellt.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368408B2 (en) * 2013-12-27 2016-06-14 Infineon Technologies Dresden Gmbh Method of manufacturing a semiconductor device with buried channel/body zone and semiconductor device
US9698025B2 (en) 2014-09-04 2017-07-04 Globalfoundries Inc. Directed self-assembly material growth mask for forming vertical nanowires
US9865682B2 (en) 2014-09-04 2018-01-09 Globalfoundries Inc. Directed self-assembly material etch mask for forming vertical nanowires
US10186577B2 (en) 2014-09-04 2019-01-22 Globalfoundries Inc. Multiple directed self-assembly material mask patterning for forming vertical nanowires
US9653288B1 (en) * 2015-11-16 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming ultra-thin nanowires
US9966431B2 (en) * 2016-03-23 2018-05-08 Globalfoundries Inc. Nanowire-based vertical memory cell array having a back plate and nanowire seeds contacting a bit line
US9799749B1 (en) * 2016-08-18 2017-10-24 International Business Machines Corporation Vertical transport FET devices with uniform bottom spacer
EP3404703A1 (de) 2017-05-15 2018-11-21 IMEC vzw Verfahren zur herstellung vertikaler kanalvorrichtungen
KR102337408B1 (ko) * 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446025B2 (en) * 2005-05-23 2008-11-04 International Business Machines Corporation Method of forming vertical FET with nanowire channels and a silicided bottom contact

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7192533B2 (en) * 2002-03-28 2007-03-20 Koninklijke Philips Electronics N.V. Method of manufacturing nanowires and electronic device
US6815750B1 (en) * 2002-05-22 2004-11-09 Hewlett-Packard Development Company, L.P. Field effect transistor with channel extending through layers on a substrate
KR100554518B1 (ko) * 2004-05-24 2006-03-03 삼성전자주식회사 수직형 트랜지스터를 포함하는 반도체 메모리 장치 및 그제조 방법.
KR100688542B1 (ko) * 2005-03-28 2007-03-02 삼성전자주식회사 수직형 나노튜브 반도체소자 및 그 제조방법
US7241695B2 (en) * 2005-10-06 2007-07-10 Freescale Semiconductor, Inc. Semiconductor device having nano-pillars and method therefor
FR2897204B1 (fr) * 2006-02-07 2008-05-30 Ecole Polytechnique Etablissem Structure de transistor vertical et procede de fabrication
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
US8058683B2 (en) * 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
US7892956B2 (en) * 2007-09-24 2011-02-22 International Business Machines Corporation Methods of manufacture of vertical nanowire FET devices
WO2009153880A1 (ja) * 2008-06-20 2009-12-23 日本ユニサンティスエレクトロニクス株式会社 半導体記憶装置
JP2012094762A (ja) * 2010-10-28 2012-05-17 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US8592276B2 (en) * 2011-07-08 2013-11-26 Peking University Fabrication method of vertical silicon nanowire field effect transistor
CN102412301A (zh) * 2011-10-13 2012-04-11 复旦大学 一种垂直结构纳米线隧穿场效应晶体管及其的制备方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7446025B2 (en) * 2005-05-23 2008-11-04 International Business Machines Corporation Method of forming vertical FET with nanowire channels and a silicided bottom contact

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Publication number Publication date
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