DE102021113549B3 - Halbleitervorrichtung und verfahren - Google Patents

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Chung-Ting Ko
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Abstract

Es werden verbesserte Verfahren zum Bilden von Gate-Isolationsstrukturen zwischen Abschnitten von Gate-Elektroden sowie durch diese verbesserten Verfahren gebildete Halbleitervorrichtungen offenbart. In einer Ausführungsform umfasst ein Verfahren: Ausbilden einer Kanalstruktur über einem Substrat; Ausbilden einer ersten Isolationsstruktur, die sich in einer Richtung parallel zu der Kanalstruktur erstreckt; Ausbilden einer Dummy-Gate-Struktur über der Kanalstruktur und der ersten Isolationsstruktur; Abscheiden einer Hartmaskenschicht über der Dummy-Gate-Struktur; Ätzen der Hartmaskenschicht, um eine erste Öffnung durch die Hartmaskenschicht hindurch über der ersten Isolationsstruktur zu bilden; konformes Abscheiden einer ersten dielektrischen Schicht über der Hartmaskenschicht, in der ersten Öffnung, und über der Dummy-Gate-Struktur; Ätzen der ersten dielektrischen Schicht, um die erste Öffnung zu erweitern und die Dummy-Gate-Struktur freizulegen; und Ätzen der Dummy-Gate-Struktur, um die erste Öffnung zu erweitern und die erste Isolationsstruktur freizulegen.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen eingesetzt, wie zum Beispiel in Personalcomputern, Handys, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden in der Regel hergestellt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und Halbleiterschichten aus Material über einem Halbleitersubstrat nacheinander abgeschieden werden und die verschiedenen Materialschichten mittels Lithografie strukturiert werden, um Schaltungskomponenten und Elemente darauf zu bilden.
  • Die Halbleiterindustrie verbessert weiterhin die Integrationsdichte verschiedener elektronischer Komponenten (zum Beispiel Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch kontinuierliche Reduzierungen der kleinstmöglichen Merkmalsgröße, wodurch mehr Komponenten auf einer bestimmten Fläche integriert werden können.
  • Die US 2019 / 0 067 417 A1 beschreibt ein Halbleiterbauteil mit einem Halbleitersubstrat, einer ersten und einer zweiten Finnen, die sich von dem Halbleitersubstrat erstrecken, und einer Füllfinne, die auf dem Halbleitersubstrat und zwischen den ersten und der zweiten Finne angeordnet ist, wobei die Füllfinne eine Öffnung aufweist. Das Halbleiterbauteil umfasst ferner eine erste Gatestruktur, die sich durch die Öffnung durchgehend von einem Kanalgebiet der ersten Finne zu einem Kanalgebiet der zweiten Finne erstreckt.. Weiterer Stand der Technik ist aus der US 2019 / 0 148 539 A1 und der DE 10 2018 128 193 A1 bekannt.
    Die Erfindung sieht ein Verfahren gemäß Anspruch 1, ein Verfahren gemäß Anspruch 7 und ein Verfahren gemäß Anspruch 14 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es ist anzumerken, dass gemäß der gängigen Praxis in der Industrie verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können vielmehr im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
    • 1 veranschaulicht ein Beispiel einer Halbleitervorrichtung, die Finnen-Feldeffekt-Transistoren (FinFETs) aufweist, in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7, 8A, 8B, 8C, 9A, 9B, 9C, 9D, 10A, 10B, 10C, 10D, 11A, 11B, 11C, 11D, 12A, 12B, 12C, 12D, 12E, 13A, 13B, 13C, 14A, 14B, 14C, 14D, 15A, 15B, 15C, 15D, 16A, 16B, 16C, 16D, 17A, 17B, 17C, 17D, 17E, 18A, 18B, 18C, 18D, 19A, 19B, 19C, 19D, 20A, 20B, 20C, 20D, 21A, 21B, 21C, 21D, 22A, 22B, 23A, 23B, 24A, 24B, 24C, 24D, 25A, 25B, 25C, 25D, 26A, 26B, 26C, 26D, 27A, 27B, 27C, 27D, 28A, 28B, 28C, 28D, 29A, 29B, 29C, 29D, 30A und 30B sind Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
    • 31 veranschaulicht ein Beispiel einer Halbleitervorrichtung, die Nanostruktur-Feldeffekttransistoren (Nano-FETs) aufweist, in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 32, 33, 34, 35A, 35B, 35C, 36A, 36B, 36C, 37A, 37B, 37C, 37D, 38A, 38B, 38C, 39A, 39B, 39C, 40A, 40B, 41A und 41B sind Querschnittsansichten und Draufsichten von Zwischenstufen bei der Herstellung von Halbleitervorrichtungen gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Zum Beispiel kann das Bilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen umfassen, bei denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmalen, wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen auch andere Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb neben der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann auch anders ausgerichtet sein (um 90 Grad gedreht, oder sonstige Ausrichtungen), und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Verschiedene Ausführungsformen stellen ein verbessertes Verfahren zum Bilden von Isolationsstrukturen in Gate-Elektroden und Halbleitervorrichtungen, die durch diese Verfahren gebildet werden, bereit. Das Verfahren umfasst das Bilden einer Hartmaske über einer Gate-Struktur (zum Beispiel einer Dummy-Gate-Struktur), das Ätzen einer Öffnung durch die Hartmaske hindurch, und das Abscheiden einer konformen Schicht über der Hartmaske und in der Öffnung. Die konforme Schicht kann verwendet werden, um die Öffnung in der Hartmaske zu verengen, wodurch eine kritische Abmessung der Öffnung verringert wird. Die konforme Schicht kann durch Atomschichtabscheidung (Atomic Layer Deposition, ALD), plasmaunterstützte ALD (Plasma-Enhanced ALD, PEALD), thermische ALD oder dergleichen abgeschieden werden. Die konforme Schicht kann ein Material enthalten, das eine hohe Ätzselektivität für ein Material der Gate-Struktur aufweist. Zum Beispiel kann die Gate-Struktur polykristallines Silizium umfassen, und die konforme Schicht kann ein Nitrid (zum Beispiel Siliziumnitrid), ein Oxid (zum Beispiel Siliziumoxid), ein Metalloxid (zum Beispiel Aluminiumoxid, Titanoxid oder dergleichen) oder dergleichen umfassen. In einigen Ausführungsformen kann die konforme Schicht ein Material enthalten, das eine geringe Ätzselektivität für ein Material der Gate-Struktur aufweist. Zum Beispiel kann die Gate-Struktur polykristallines Silizium umfassen, und die konforme Schicht kann polykristallines Silizium, amorphes Silizium, ein anderes Material auf Siliziumbasis oder dergleichen umfassen.
  • Ein oder mehrere Ätzprozesse, wie zum Beispiel anisotrope Ätzprozesse, können dann verwendet werden, um die Öffnung durch die konforme Schicht und die Gate-Struktur hindurch zu erweitern, wodurch benachbarte Abschnitte der Gate-Struktur voneinander getrennt werden. In der Öffnung kann eine Gate-Isolationsstruktur gebildet werden. Das Ausbilden der konformen Schicht in der Öffnung kann verwendet werden, um eine kritische Abmessung der Öffnung zu reduzieren und eine bessere Kontrolle über die kritische Abmessung der Öffnung zu ermöglichen. Dies hilft, die Vorrichtungsgröße zu reduzieren, die Leistung der Vorrichtung zu verbessern und Vorrichtungsdefekte zu reduzieren. Darüber hinaus wird in Ausführungsformen, in denen die konforme Schicht aus einem Material mit einer hohen Ätzselektivität für ein Material der Gate-Struktur gebildet wird, Abschaum reduziert, der während der Prozesse, die zum Bilden der Öffnung verwendet werden, entsteht, was Vorrichtungsdefekte verringert. In Ausführungsformen, in denen die konforme Schicht aus einem Material mit einer geringen Ätzselektivität für ein Material der Gate-Struktur gebildet wird, können die konforme Schicht und die Gate-Struktur gleichzeitig geätzt werden, was Verarbeitungszeit und Verarbeitungskosten reduziert.
  • 1 veranschaulicht ein Beispiel für FinFETs gemäß einigen Ausführungsformen. Die FinFETs umfassen Finnen 55 auf einem Substrat 50 (zum Beispiel einem Halbleitersubstrat). Flachgrabenisolationsregionen (Shallow Trench Isolation, STI-Regionen) 58 werden in dem Substrat 50 angeordnet, und die Finnen 55 ragen über und zwischen benachbarten STI-Regionen 58 hinaus. Obgleich die STI-Regionen 58 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann der Begriff „Substrat“ im Sinne des vorliegenden Textes so verwendet werden, dass er sich entweder nur auf das Halbleitersubstrat oder auf ein Halbleitersubstrat einschließlich der STI-Regionen bezieht. Außerdem sind die Finnen 55 als einzelne, durchgehende Materialien mit dem Substrat 50 veranschaulicht, doch können die Finnen 55 und/oder das Substrat 50 auch ein einzelnes Material oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 55 auf die Abschnitte, die sich zwischen den benachbarten STI-Regionen 58 erstrecken.
  • Gate-Dielektrikumschichten 106 verlaufen entlang von Seitenwänden und über einer Oberseite der Finnen 55, und Gate-Elektroden 108 befinden sich über den Gate-Dielektrikumschichten 106. Epitaxiale Source/Drain-Regionen 92 sind auf gegenüberliegenden Seiten der Finnen 55, der Gate-Dielektrikumschichten 106 und der Gate-Elektroden 108 angeordnet. 1 veranschaulicht des Weiteren Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 108 und in einer Richtung, die zum Beispiel senkrecht zur Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 92 der FinFETs verläuft. Der Querschnitt B-B' verläuft senkrecht zum Querschnitt A-A' und verläuft entlang einer Längsachse einer Finne 55 und zum Beispiel in einer Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 92 der FinFETs. Der Querschnitt C-C' verläuft parallel zum Querschnitt A-A' und erstreckt sich durch die epitaxialen Source/Drain-Regionen 92 der FinFETs hindurch. Die anschließenden Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • Einige im vorliegenden Text besprochene Ausführungsformen werden im Kontext von Finnen-Feldeffekttransistoren (FinFETs) besprochen, die mittels Gate-Last-Prozessen gebildet werden. In einigen Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen ziehen auch Aspekte in Betracht, die in planaren Vorrichtungen (zum Beispiel planaren Feldeffekttransistoren), Nanostruktur-Feldeffekttransistoren (zum Beispiel Nanosheet, Nanodraht, Gate-all-around oder dergleichen) oder dergleichen verwendet werden.
  • 2 bis 30B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von FinFETs gemäß einigen Ausführungsformen. 2 bis 7, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 17E, 18A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A, 27A, 28A, 29A und 30A sind entlang des in 1 veranschaulichten Referenzquerschnitts A-A' veranschaulicht. 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B, 27B, 28B, 29B und 30B sind entlang des in 1 veranschaulichten Referenzquerschnitts B-B' veranschaulicht. 9D, 10D, 11D, 12D und 12E sind entlang des in 1 veranschaulichten Referenzquerschnitts C-C' veranschaulicht. 14D, 15D, 16D, 17D, 18D, 19D, 20D, 21D, 24D, 25D, 26D, 27D, 28D und 29D sind entlang des Referenzquerschnitts D-D' veranschaulicht, der parallel zum Querschnitt B-B' verläuft und in 14C veranschaulicht ist. 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C, 20C, 21C, 24C, 25C, 26C, 27C, 28C und 29C sind Draufsichten.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie zum Beispiel ein Volumenhalbleiter, ein Halbleiter-auf-Isolator (SOI)-Substrat oder dergleichen sein, das dotiert (zum Beispiel mit einem Dotanden vom p- Typ oder vom n-Typ) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie zum Beispiel ein Silizium-Wafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolatorschicht gebildet wird. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid (BOX)-Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, in der Regel einem Siliziumsubstrat oder einem Glassubstrat, angeordnet. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium, Germanium, einen Verbundhalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich Silizium-Germanium, Gallium-Arsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid oder Kombinationen davon umfassen.
  • Das Substrat 50 kann eine n-Region zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-FinFETs, und eine p-Region zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-FinFETs, aufweisen. Die n-Region kann physisch von der p-Region 50P getrennt sein, und es können beliebig viele Vorrichtungsmerkmale (zum Beispiel andere aktive Vorrichtungen, dotierte Regionen, Isolationsstrukturen usw.) zwischen der n-Region und der p-Region angeordnet sein.
  • In 3 werden Finnen 55 und eine Dummy-Finne 57 in dem Substrat 50 ausgebildet. Die Finnen 55 und die Dummy-Finne 57 sind Halbleiterstreifen. In einigen Ausführungsformen können die Finnen 55 und die Dummy-Finne 57 in dem Substrat 50 durch Ätzen von Gräben in dem Substrat 50 ausgebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie zum Beispiel ein reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen, oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 55 und die Dummy-Finne 57 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen 55 und die Dummy-Finne 57 mittels eines oder mehrerer Photolithografieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Mehrfachstrukturierungsprozessen. Allgemein kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithografie- und selbstjustierende Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel Mittenabstände aufweisen, die kleiner sind als die, die ansonsten durch einen einzelnen, direkten Photolithografieprozess erhalten werden können. Zum Beispiel wird in einigen Ausführungsformen eine Opferschicht über einem Substrat gebildet und mittels eines Photolithografieprozesses strukturiert. Abstandshalter werden entlang der strukturierten Opferschicht mittels eines selbstjustierenden Prozesses strukturiert. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann zum Strukturieren der Finnen 55 und der Dummy-Finne 57 verwendet werden. In einigen Ausführungsformen kann die Maske (oder eine andere Schicht) auf den Finnen 55 und der Dummy Finne 57 verbleiben. Die Finnen 55 können Breiten W1 im Bereich von etwa 5 nm bis etwa 15 nm aufweisen, die Dummy-Finne 57 kann eine Breite W2 im Bereich von etwa 10 nm bis etwa 20 nm aufweisen, und das Verhältnis der Breite W2 zu den Breiten W1 kann im Bereich von etwa 2 bis etwa 4 liegen.
  • In 4 wird ein Isolationsmaterial 56 neben den Finnen 55 und der Dummy-Finne 57 gebildet. Das Isolationsmaterial 56 kann über dem Substrat 50 und zwischen benachbarten der Finnen 55 und der Dummy-Finne 57 gebildet werden. Das Isolationsmaterial kann ein Oxid, wie zum Beispiel Siliziumoxid, ein Nitrid, dergleichen, oder eine Kombination davon sein und kann durch eine chemische Hochdichteplasma-Aufdampfung (High Density Plasma Chemical Vapor Deposition, HDP-CVD), eine fließfähige CVD (Flowable CVD, FCVD) (zum Beispiel eine CVD-basierte Materialabscheidung in einem räumlich abgesetzten Plasmasystem mit nachträglichem Aushärten zum Umwandeln des abgeschiedenen Materials in ein anderes Material, wie zum Beispiel ein Oxid), dergleichen, oder eine Kombination davon gebildet werden. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial 56 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperungsprozess kann ausgeführt werden, sobald das Isolationsmaterial 56 gebildet wurde. In einigen Ausführungsformen wird das Isolationsmaterial 56 so gebildet, dass überschüssiges Isolationsmaterial 56 die Finnen 55 und die Dummy-Finne 57 bedeckt. Das Isolationsmaterial 56 kann eine einzelne Schicht umfassen oder kann mehrere Schichten umfassen. Zum Beispiel kann in einigen Ausführungsformen eine Auskleidung (nicht separat veranschaulicht) zuerst entlang Flächen des Substrats 50, der Finnen 55 und der Dummy-Finne 57 gebildet werden. Danach kann ein Füllmaterial, wie zum Beispiel jene, die oben besprochen wurden, über der Auskleidung ausgebildet werden.
  • Dann wird ein Abtragsprozess auf das Isolationsmaterial 56 angewendet, um überschüssiges Isolationsmaterial über den Finnen 55 und den Dummy-Finnen 57 zu entfernen.
  • In einigen Ausführungsformen kann ein Planarisierungsprozess, wie zum Beispiel ein chemischmechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess kann das Isolationsmaterial 56, die Finnen 55 und die Dummy-Finnen 57 planarisieren. Der Planarisierungsprozess legt die Finnen 55 und die Dummy-Finne 57 frei, dergestalt, dass die Oberseiten der Finnen 55, der Dummy-Finne 57 und des Isolationsmaterials 56 nach Abschluss des Planarisierungsprozesses bündig abschließen.
  • In 5 wird die Dummy-Finne 57 durch eine dielektrische Finne 61 ersetzt (mitunter auch als eine Hybridfinne 61 oder eine Finnenisolationsstruktur 61 bezeichnet). Die dielektrische Finne 61 kann gebildet werden, indem die Dummy-Finne 57 geätzt wird, um eine Aussparung in dem Isolationsmaterial 56 zu bilden, und dann die Aussparung mit einem dielektrischen Material gefüllt wird. Die dielektrische Finne 61 kann durch chemische Aufdampfung (CVD), Atomschichtabscheidung (ALD) oder dergleichen abgeschieden werden. Das dielektrische Material kann Siliziumnitrid, Siliziumoxid, Kombinationen oder Mehrfachschichten davon oder dergleichen umfassen. In einigen Ausführungsformen kann die dielektrische Finne 61 aus dotiertem Siliziumnitrid (zum Beispiel Siliziumnitrid, das mit Kohlenstoff (C), Sauerstoff (O), Kombinationen davon oder dergleichen dotiert ist) gebildet werden. In einigen Ausführungsformen kann die dielektrische Finne 61 aus einem dielektrischen Material gebildet werden, das eine hohe Ätzselektivität relativ zu den Materialien des Isolationsmaterials 56 und zu den Materialien einer anschließend gebildeten Dummy-Gate-Schicht (wie zum Beispiel der Dummy-Gate-Schicht 62, die weiter unten in Bezug auf 7 besprochen wird) besitzt. Die Unterseite der dielektrischen Finne 61 kann höher als, tiefer als, oder auf gleicher Höhe wie, die Unterseiten des Isolationsmaterials 56 angeordnet sein. Nachdem die dielektrische Finne 61 abgeschieden wurde, kann ein Abtragsprozess, wie zum Beispiel ein CMP, ein Rückätzprozess oder dergleichen, durchgeführt werden, um die dielektrische Finne 61, das Isolationsmaterial 56 und die Finnen 55 zu planarisieren. Die dielektrische Finne 61 kann eine Breite W2 im Bereich von etwa 10 nm bis etwa 20 nm aufweisen.
  • In 6 wird das Isolationsmaterial 56 ausgespart, um Flachgrabenisolationsregionen (Shallow Trench Isolation, STI-Regionen) 58 zu bilden. Das Isolationsmaterial 56 wird so ausgespart, dass die oberen Abschnitte der Finnen 55, der dielektrische Finne 61 und des Substrats 50 zwischen benachbarten STI-Regionen 58 hervorstehen. Des Weiteren können die Oberseiten der STI-Regionen 58 flache Oberflächen, wie veranschaulicht, konvexe Oberflächen, konkave Oberflächen (zum Beispiel napfförmig), oder eine Kombination davon aufweisen. Die Oberseiten der STI-Regionen 58 können durch ein geeignetes Ätzen flach, konvex und/oder konkav geformt werden. Die STI-Regionen 58 können mittels eines akzeptablen Ätzprozesses ausgespart werden, wie zum Beispiel einem, der für das Material des Isolationsmaterials selektiv ist (der zum Beispiel das Material des Isolationsmaterials 56 mit einer schnelleren Rate ätzt als das Material der Finnen 55, der dielektrischen Finne 61 und des Substrats 50). Zum Beispiel kann ein Oxidabtrag zum Beispiel mittels verdünnter Flusssäure (dHF) verwendet werden.
  • Der mit Bezug auf die 2- 6 beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 55 und die dielektrische Finne 61 ausgebildet werden können. In einigen Ausführungsformen können die Finnen 55 durch einen epitaxialen Wachstumsprozess ausgebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer Oberseite des Substrats 50 ausgebildet sind, und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Homoepitaxiale Strukturen können epitaxial in den Gräben gezüchtet werden, und die dielektrische Schicht kann so ausgespart werden, dass die homoepitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um Finnen 55 bilden. Zusätzlich können in einigen Ausführungsformen heteroepitaxiale Strukturen für die Finnen 55 verwendet werden. Zum Beispiel können die Finnen 55 in 6 ausgespart werden, und ein anderes Material als das der Finnen 55 kann epitaxial über den ausgesparten Finnen 55 gezüchtet werden. In solchen Ausführungsformen umfassen die Finnen 55 das ausgesparte Material sowie das epitaxial gezüchtete Material, das über dem ausgesparten Material angeordnet ist. In einigen Ausführungsformen kann eine dielektrische Schicht über einer Oberseite des Substrats 50 ausgebildet werden, und Gräben können durch die dielektrische Schicht hindurch geätzt werden. Heteroepitaxiale Strukturen können dann epitaxial in den Gräben unter Verwendung eines von dem Substrat 50 verschiedenen Materials gezüchtet werden, und die dielektrische Schicht kann so ausgespart werden, dass die heteroepitaxialen Strukturen von der dielektrischen Schicht hervorstehen, um die Finnen 55 zu bilden. In einigen Ausführungsformen, in denen homoepitaxiale oder heteroepitaxiale Strukturen epitaxial gezüchtet werden, können die gezüchteten Materialien während des Wachstums in situ dotiert werden, was vorherige und nachfolgende Implantierungen vermeiden kann, obwohl in-situ- und Implantierungsdotierung auch zusammen verwendet werden können.
  • Darüber hinaus kann es vorteilhaft sein, ein Material in der n-Region, das sich von dem Material in der p-Region unterscheidet, epitaxial zu züchten. In einigen Ausführungsformen können obere Abschnitte der Finnen 55 aus Silizium-Germanium (SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), Siliziumcarbid, reinem oder im Wesentlichen reinem Germanium, einem III-V-Verbundhalbleiter, einem II-VI-Verbundhalbleiter oder dergleichen gebildet werden. Zu den verfügbaren Materialien für die Bildung von III-V-Verbundhalbleitern gehören zum Beispiel Indiumarsenid, Aluminiumarsenid, Galliumarsenid, Indiumphosphid, Galliumnitrid, Indiumgalliumarsenid, Indiumaluminiumarsenid, Galliumantimonid, Aluminiumantimonid, Aluminiumphosphid, Galliumphosphid und dergleichen.
  • Des Weiteren können in 6 geeignete Mulden (nicht separat veranschaulicht) in den Finnen 55 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann eine p-Mulde in der n-Region ausgebildet werden, und eine n-Mulde kann in der p-Region ausgebildet werden. In einigen Ausführungsformen wird sowohl in der n-Region als auch in der p-Region eine p-Mulde oder eine n-Mulde gebildet.
  • In den Ausführungsformen mit verschiedenen Muldentypen können verschiedene Implantierungsschritte für die n-Region und die p-Region unter Verwendung eines Photoresists oder anderer Masken (nicht separat veranschaulicht) realisiert werden. Zum Beispiel kann ein Photoresist über den Finnen 55, der dielektrischen Finne 61 und den STI-Regionen 58 in der n-Region gebildet werden. Der Photoresist wird so strukturiert, dass die p-Region des Substrats 50 frei liegt. Der Photoresist kann mit Hilfe einer Aufschleudertechnik gebildet werden und kann mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Photoresist strukturiert ist, wird eine Implantierung von n-Störatomen in der p-Region ausgeführt, und der Photoresist kann als eine Maske fungieren, um zu verhindern, dass n-Störatome in die n-Region implantiert werden. Die n-Störatome können Phosphor, Arsen, Antimon oder dergleichen sein, die in die Region auf eine Konzentration von maximal 1×1018 Atomen/cm3 implantiert werden, wie zum Beispiel zwischen etwa 1×1016 Atomen/cm3 und etwa 1×1018 Atomen/cm3. Nach der Implantierung wird der Photoresist entfernt, zum Beispiel durch einen akzeptablen Ashing-Prozess.
  • Nach der Implantierung der p-Region wird über den Finnen 55 und den STI-Regionen 58 in der p-Region ein Photoresist ausgebildet. Der Photoresist wird so strukturiert, dass die n-Region des Substrats 50 frei liegt. Der Photoresist kann mit Hilfe einer Aufschleudertechnik gebildet werden und kann mit geeigneten Fotolithografietechniken strukturiert werden. Sobald der Photoresist strukturiert ist, kann eine Implantierung von p-Störatomen in der n-Region ausgeführt werden, und der Photoresist kann als eine Maske fungieren, um zu verhindern, dass p-Störatome in die p-Region implantiert werden. Die p-Störatome können Bor, Borfluorid, Indium oder dergleichen sein, die in die Region auf eine Konzentration von maximal 1×1018 Atomen/cm3 implantiert werden, wie zum Beispiel zwischen etwa 1×1016 Atomen/cm3 und etwa 1×1018 Atomen/cm3. Nach der Implantierung kann der Photoresist entfernt werden, zum Beispiel durch einen akzeptablen Ashing-Prozess.
  • Nach den Implantierungen der n-Region und der p-Region kann ein Tempern ausgeführt werden, um Implantierungsschäden zu reparieren und die p- und/oder n-Störatome, die implantiert wurden, zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien von epitaxialen Finnen während des Wachstums in situ dotiert werden, was die Implantierungen vermeiden kann, obgleich in-situ- und Implantierungsdotierung zusammen verwendet werden können.
  • In 7 werden Dummy-Dielektrikumschichten 60 auf den Finnen 55, dem Substrat 50 und der dielektrischen Finne 61 gebildet. Die Dummy-Dielektrikumschicht 60 kann zum Beispiel Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß akzeptablen Techniken abgeschieden oder thermisch gezüchtet werden. Über der Dummy-Dielektrikumschicht 60 wird eine Dummy-Gate-Schicht 62 gebildet, und über der Dummy-Gate-Schicht 62 wird eine Maskenschicht 64 gebildet. Die Dummy-Gate-Schicht 62 kann über der Dummy-Dielektrikumschicht 60 abgeschieden und dann durch einen Prozess wie zum Beispiel CMP planarisiert werden. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges oder nichtleitfähiges Material sein und kann aus einer Gruppe ausgewählt werden, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Silizium-Germanium (Poly-SiGe), Metallnitride, Metallsilicide, Metalloxide und Metalle umfasst. Die Dummy-Gate-Schicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputterabscheidung oder andere im Stand der Technik bekannte und verwendete Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien hergestellt werden, die eine hohe Ätzselektivität im Vergleich zu den Materialien der STI-Regionen 58 und der dielektrischen Finne 58 aufweisen. Die Maskenschicht 64 kann zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In einigen Ausführungsformen werden eine einzelne Dummy-Gate-Schicht 62 und eine einzelne Maskenschicht 64 über die n-Region und die p-Region hinweg gebildet. Obgleich die Dummy-Dielektrikumschichten 60 in 7 als auf den Finnen 55, dem Substrat 50, der dielektrischen Finne 61 und den STI-Regionen 58 abgeschieden veranschaulicht sind, brauchen die Dummy-Dielektrikumschichten 60 auch lediglich die Finnen 55, das Substrat 50 und die dielektrische Finne 61 zu bedecken, ohne auf den STI-Regionen 58 abgeschieden zu werden.
  • 8A bis 30B veranschaulichen verschiedene zusätzliche Schritte bei der Herstellung von Ausführungsvorrichtungen. 8A bis 30B veranschaulichen Merkmale entweder in der n-Region oder in der p-Region. Zum Beispiel können die in den 8A bis 30B veranschaulichten Strukturen sowohl für die n-Region als auch für die p-Region anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen der n-Region und der p-Region sind im begleitenden Text zu jeder Figur beschrieben.
  • In den 8A bis 8C kann die Maskenschicht 64 (siehe 7) mittels akzeptabler Photolithografie- und Ätztechniken strukturiert werden, um Masken 74 zu bilden. Eine akzeptable Ätztechnik kann verwendet werden, um die Struktur der Masken 74 zu der Dummy-Gate-Schicht 62 zu übertragen, um Dummy-Gates 72 zu bilden. In einigen Ausführungsformen kann die Struktur der Masken 74 auch zu der Dummy-Dielektrikumschichten 60 übertragen werden. Die Dummy-Gates 72 bedecken jeweilige Kanalregionen 68 der Finnen 55. Die Struktur der Masken 74 kann verwendet werden, um jedes der Dummy-Gates 72 von benachbarten Dummy-Gates 72 zu trennen. Die Dummy-Gates 72 können Längsrichtungen aufweisen, die senkrecht zu Längsrichtungen der Finnen 55 verlaufen. Die Dummy-Dielektrikumschichten 60, die Dummy-Gates 72 und die Masken 74 können gemeinsam als „Dummy-Gate-Stapel“ bezeichnet werden. 8C veranschaulicht des Weiteren die Querschnitte A-A' und B-B'.
  • In den 9A bis 9D werden eine erste Abstandshalterschicht 80 und eine zweite Abstandshalterschicht 82 über den in den 8A bis 8C veranschaulichten Strukturen gebildet. In den 9A bis 9D wird die erste Abstandshalterschicht 80 auf Oberseiten der STI-Regionen 58, Oberseiten und Seitenwänden der Finnen 55 und der Masken 74 sowie Seitenwänden der Dummy-Gates 72 und der Dummy-Dielektrikumschichten 60 gebildet. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandshalterschicht 80 kann durch thermische Oxidation gebildet oder durch CVD, ALD oder dergleichen abgeschieden werden. Die erste Abstandshalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. Die zweite Abstandshalterschicht 82 kann durch CVD, ALD oder dergleichen abgeschieden werden. Die zweite Abstandshalterschicht 82 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen gebildet werden. 9C veranschaulicht des Weiteren die Querschnitte A-A', B-B' und C-C'.
  • In den 10A bis 10D werden die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 und zweite Abstandshalter 83 zu bilden. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie zum Beispiel eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen. Die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 können an Seitenwänden der Finnen 55, der dielektrischen Finne 61, den Dummy-Dielektrikumschichten 60, den Dummy-Gates 72 und den Masken 74 angeordnet werden. Die Höhen der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 neben den Finnen 55 und der dielektrischen Finne 61 können sich von den Höhen der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 neben den Dummy-Gate-Stapeln unterscheiden. Die Höhenunterschiede bei den ersten Abstandshaltern 81 und den zweiten Abstandshaltern 83 können durch die Ätzprozesse, die zum Ätzen der ersten Abstandshalterschicht 80 und der zweiten Abstandshalterschicht 82 verwendet werden, sowie durch Höhenunterschiede zwischen den Dummy-Gate-Stapeln und den Finnen 55/der dielektrischen Finne 61 verursacht werden. Wie in den 10B und 10D veranschaulicht, können sich in einigen Ausführungsformen die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 teilweise an Seitenwänden der Finnen 55, der dielektrischen Finne 61 und der Dummy-Gate-Stacks aufwärts erstrecken. In einigen Ausführungsformen können sich die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 bis zu Oberseiten der Dummy-Gate-Stapel, Oberseiten der Finnen 55 und/oder einer Oberseite der dielektrischen Finne 61 erstrecken.
  • Nachdem die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 gebildet wurden, können Implantierungen für schwach dotierte Source/Drain-Regionen (Lightly Doped Source/Drain, LDD-Regionen) (nicht separat veranschaulicht) vorgenommen werden. In Ausführungsformen mit verschiedenen Vorrichtungstypen, ähnlich den oben in 4 besprochenen Implantierungen, kann über der n-Region eine Maske, wie zum Beispiel ein Photoresist, ausgebildet werden, während die p-Region frei liegt, und es können Störatome eines zweckmäßigen Typs (zum Beispiel des p-Typs) in die frei liegenden Finnen 55 und das Substrat 50 in der p-Region implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie zum Beispiel ein Photoresist, über der p-Region gebildet werden, während die n-Region frei liegt, und es können Störatome eines geeignetes Typs (zum Beispiel n-Typ) in die frei liegenden Finnen 55 und des Substrats 50 in der n-Region implantiert werden. Die Maske kann dann entfernt werden. Die n-Störatome können beliebige der zuvor besprochenen n-Störatome sein, und die p-Störatome können beliebige der zuvor besprochenen p-Störatome sein. Die schwach dotierten Source/Drain-Regionen können eine Konzentration von Störatomen von etwa 1×1015 Atomen/cm3 bis etwa 1×1019 Atomen/cm3 aufweisen. Ein Tempern kann zum Reparieren von Implantierungsschäden und zum Aktivieren der implantierten Störatome verwendet werden.
  • Es ist anzumerken, dass die obige Offenbarung allgemein einen Prozess des Bildens von Abstandshaltern und LDD-Regionen beschreibt. Es können auch andere Prozesse und Abfolgen verwendet werden. Zum Beispiel können weniger oder zusätzliche Abstandshalter verwendet werden, eine andere Abfolge von Schritten kann verwendet werden (zum Beispiel können die ersten Abstandshalter 81 vor dem Bilden der zweiten Abstandshalter 83 gebildet werden, zusätzliche Abstandshalter können gebildet und entfernt werden, und/oder dergleichen). Darüber hinaus können die n- und p-Vorrichtungen mittels anderer Strukturen und Schritte gebildet werden.
  • In den 11A bis 11D werden das Substrat 50 und die Finnen 55 geätzt, um erste Aussparungen 86 zu bilden. Wie in 11D veranschaulicht, können Oberseiten der STI-Regionen 58 mit Oberseiten der Finnen 55 bündig abschließen. In einigen Ausführungsformen sind Unterseiten der ersten Aussparungen 86 über oder unter den Oberseiten der STI-Regionen 58 angeordnet. Das Substrat 50 und die Finnen 55 werden unter Verwendung eines anisotropen Ätzprozesses, wie zum Beispiel RIE, NBE oder dergleichen, geätzt. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83, die Masken 74 und die dielektrische Finne 61 maskieren Abschnitte des Substrats 50 und der Finnen 55 während der Ätzprozesse, die zum Bilden der ersten Aussparungen 86 verwendet werden. Ein einzelner Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um die ersten Aussparungen 86 zu bilden. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Aussparungen 86 zu stoppen, nachdem die ersten Aussparungen 86 eine gewünschte Tiefe erreicht haben.
  • In den 12A bis 12E werden in den ersten Aussparungen 86 epitaxiale Source/Drain-Regionen 92 gebildet, um eine Verspannung an die Kanalregionen 68 der Finnen 55 anzulegen und dadurch die Leistung zu verbessern. Wie in 12B veranschaulicht, werden die epitaxialen Source/Drain-Regionen 92 in den ersten Aussparungen 86 so ausgebildet, dass jedes Dummy-Gate 72 zwischen jeweiligen benachbarten Paaren der epitaxialen Source/Drain-Regionen 92 angeordnet ist. In einigen Ausführungsformen werden die ersten Abstandshalter 81 verwendet, um die epitaxialen Source/Drain-Regionen 92 von den Dummy-Gates 72 um eine geeignete seitliche Distanz zu trennen, so dass die epitaxialen Source/Drain-Regionen 92 die anschließend gebildeten Gates der resultierenden FinFETs nicht kurzschließen.
  • Die epitaxialen Source/Drain-Regionen 92 in der n-Region können durch Maskieren der p-Region gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 92 in den ersten Aussparungen 86 epitaxial gezüchtet. Die epitaxialen Source/Drain-Regionen 92 können jedes akzeptable Material enthalten, das für n-FinFETs geeignet ist. Wenn zum Beispiel die Finnen 55 Silizium sind, so können die epitaxialen Source/Drain-Regionen 92 Materialien enthalten, die eine Zugspannung an die Finnen 55 anlegen, wie zum Beispiel Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaxialen Source/Drain-Regionen 92 können Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 55 aus erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Regionen 92 in der p-Region können durch Maskieren der n-Region gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 92 in den ersten Aussparungen 86 epitaxial gezüchtet. Die epitaxialen Source/Drain-Regionen 92 können ein beliebiges akzeptables Material enthalten, das für p-FinFETs zweckmäßig ist. Wenn die Finnen 55 zum Beispiel Silizium sind, so können die epitaxialen Source/Drain-Regionen 92 Materialien enthalten, die eine Druckspannung an die Finnen 55 anlegen, wie zum Beispiel Silizium-Germanium, bordotiertes Silizium-Germanium, Germanium, Germanium-Zinn oder dergleichen. Die epitaxialen Source/Drain-Regionen 92 können ebenfalls Oberflächen aufweisen, die von jeweiligen Oberflächen der Finnen 55 aus erhöht sind, und können Facetten aufweisen.
  • Die epitaxialen Source/Drain-Regionen 92, die Finnen 55 und/oder das Substrat 50 können mit Dotanden implantiert werden, um Source/Drain-Regionen zu bilden, ähnlich dem Prozess, der zuvor für die Bildung schwach dotierter Source/Drain-Regionen besprochen wurde, gefolgt von einem Tempern. Die Source/Drain-Regionen können eine Störatomkonzentration zwischen etwa 1×1019 Atomen/cm3 und etwa 1×1021 Atomen/cm3 aufweisen. Die Störatome vom n-Typ und/oder vom p-Typ für Source/Drain-Regionen können beliebige der zuvor besprochenen Störatome sein. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen 92 während des Wachstums in situ dotiert werden.
  • Im Ergebnis der Epitaxieprozesse, die zum Bilden der epitaxialen Source/Drain-Regionen 92 in der n-Region und der p-Region verwendet werden, weisen Oberseiten der epitaxialen Source/Drain-Regionen 92 Facetten auf, die sich seitlich nach außen über Seitenwände der Finnen 55 hinaus erstrecken. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte epitaxiale Source/Drain-Regionen 92 desselben FinFET verschmelzen, wie durch 12D veranschaulicht. In einigen Ausführungsformen bleiben benachbarte Source/Drain-Regionen 92 getrennt, nachdem der Epitaxieprozess abgeschlossen ist, wie durch 12E veranschaulicht. In den Ausführungsformen, die in den 12D und 12E veranschaulicht sind, können die ersten Abstandshalter 81 und die zweiten Abstandshalter so gebildet werden, dass sie Abschnitte der Seitenwände der Finnen 55 bedecken, die sich über die STI-Regionen 58 erstrecken, wodurch das epitaxiale Wachstum blockiert wird. In einigen Ausführungsformen kann das Ätzen der Abstandshalter, das zum Bilden der ersten Abstandshalter 81 und der zweiten Abstandshalter 83 verwendet wird, so justiert werden, dass das Abstandshaltermaterial entfernt wird, damit sich die epitaxial gezüchtete Region bis zur Fläche der STI-Region 58 erstrecken kann.
  • Die epitaxialen Source/Drain-Regionen 92 können eine oder mehrere Halbleitermaterialschichten umfassen. Zum Beispiel können die epitaxialen Source/Drain-Regionen 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C umfassen. Für die epitaxialen Source/Drain-Regionen 92 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Jede der ersten Halbleitermaterialschicht 92A, der zweiten Halbleitermaterialschicht 92B und der dritten Halbleitermaterialschicht 92C kann aus anderen Halbleitermaterialien gebildet werden und/oder kann auf andere Dotierungskonzentrationen dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine Dotierungskonzentration aufweisen, die geringer ist als die der zweiten Halbleitermaterialschicht 92B und größer als die der dritten Halbleitermaterialschicht 92C. In Ausführungsformen, in denen die epitaxialen Source/Drain-Regionen 92 drei Halbleitermaterialschichten umfassen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, die zweite Halbleitermaterialschicht 92B kann über der ersten Halbleitermaterialschicht 92A abgeschieden werden, und die dritte Halbleitermaterialschicht 92C kann über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • In den 13A bis 13C wird ein erstes Zwischenschichtdielektrikum (Interlayer Dielectric, ILD) 96 jeweils über den in den 12A bis 12C veranschaulichten Strukturen abgeschieden. Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, plasmaunterstützte CVD (PECVD) oder FCVD, abgeschieden werden. Zu den dielektrischen Materialien können Phosphosilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphosilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen gehören. In einigen Ausführungsformen können die dielektrischen Materialien für das erste ILD 96 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. Es können auch andere Isolationsmaterialien verwendet werden, die durch einen beliebigen akzeptablen Prozess gebildet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (Contact Etch Stop Layer, CESL) 94 zwischen dem ersten ILD 96 und den epitaxialen Source/Drain-Regionen 92, der Maske 74 und den ersten Abstandshaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen umfassen, das eine geringere Ätzrate als das Material des darüberliegenden ersten ILD 96 aufweist. In einigen Ausführungsformen kann das erste ILD 96 aus Siliziumoxid oder Siliziumnitrid gebildet werden, und die CESL 94 kann aus Siliziumoxid oder Siliziumnitrid gebildet werden.
  • In den 14A bis 14D werden die Masken 74 geätzt, um erste Öffnungen 98 zu bilden, die die Dummy-Gates 72 frei legen. In einigen Ausführungsformen können die ersten Abstandshalter 81 aus den gleichen Materialien wie die Masken 74 gebildet werden und können gleichzeitig mit den Masken 74 geätzt werden. Zum Beispiel können in einigen Ausführungsformen die ersten Abstandshalter 81 und die Masken 74 ein Nitrid, wie zum Beispiel Siliziumnitrid, umfassen. Die Masken 74 können unter Verwendung anisotroper Ätzprozesse, wie zum Beispiel RIE, NBE oder dergleichen, geätzt werden. Wie in den 14A und 14C veranschaulicht, können die ersten Öffnungen 98 eine Breite W3 in einer Richtung senkrecht zu einer Längsachse der dielektrischen Finne 61 aufweisen. Die Breite W3 kann im Bereich von etwa 18 nm bis etwa 40 nm liegen. In einigen Ausführungsformen kann die Breite W3 vergrößert werden, so dass sie im Bereich von etwa 30 nm bis etwa 50 nm liegt. 14C veranschaulicht des Weiteren die Querschnitte A-A', B-B' und D-D'.
  • In den 15A bis 15D wird eine erste dielektrische Schicht 100 jeweils über den in den 14A bis 14D veranschaulichten Strukturen abgeschieden. Die erste dielektrische Schicht 100 kann durch einen konformen Abscheidungsprozess, wie zum Beispiel ALD, PEALD, thermische ALD oder dergleichen, abgeschieden werden. Die erste dielektrische Schicht 100 kann ein Material umfassen, das eine hohe Ätzselektivität relativ zu einem Material der Dummy-Gates 72 aufweist. Zum Beispiel können in einigen Ausführungsformen die Dummy-Gates 72 aus polykristallinem Silizium oder dergleichen gebildet werden, und die erste dielektrische Schicht 100 kann aus einem Nitrid (zum Beispiel Siliziumnitrid), einem Oxid (zum Beispiel Siliziumoxid), einem Metalloxid (zum Beispiel Aluminiumoxid, Titanoxid oder dergleichen), oder dergleichen gebildet werden. In einigen Ausführungsformen können sowohl die Masken 74 als auch die erste dielektrische Schicht 100 aus Siliziumnitrid gebildet werden, was die Haftung zwischen der ersten dielektrischen Schicht 100 und den Masken 74 verbessern und Ablösungsprobleme aufgrund von Verspannungen zwischen der ersten dielektrischen Schicht 100 und den Masken 74 vermeiden kann. In einigen Ausführungsformen kann die erste dielektrische Schicht 100 aus Siliziumoxid gebildet werden, was Verspannungen abbauen kann, die durch das Abscheiden der ersten dielektrischen Schicht 100 verursacht werden. In einigen Ausführungsformen kann die erste dielektrische Schicht 100 eine mehrschichtige Struktur umfassen (die erste dielektrische Schicht 100 kann als eine erste dielektrische Struktur 100 bezeichnet werden). Zum Beispiel kann die erste dielektrische Struktur 100 eine Schicht aus Siliziumoxid über den in den 14A bis 14D veranschaulichten Strukturen und eine Schicht aus Siliziumnitrid über der Schicht aus Siliziumoxid aufweisen. Die Schicht aus Siliziumoxid kann dafür verwendet werden, Verspannungen abzubauen, die durch das Abscheiden der ersten dielektrischen Struktur 100 verursacht werden. Schließlich kann das Bilden der ersten dielektrischen Schicht 100 aus Siliziumnitrid unter Verwendung von thermischem ALD die Dichte der ersten dielektrischen Schicht 100 erhöhen und die Steuerung des Prozesses, der zum Abscheiden der ersten dielektrischen Schicht verwendet wird, verbessern, wodurch die Qualität der ersten dielektrischen Schicht 100 verbessert wird.
  • Die erste dielektrische Schicht 100 kann auf eine Dicke T1 im Bereich von etwa 3 nm bis etwa 5 nm ausgebildet werden. Das Ausbilden der ersten dielektrischen Schicht 100 auf eine Dicke von mehr als 5 nm kann erfordern, dass die ersten Öffnungen 98 größere Breiten aufweisen, und kann zu erhöhten Schwierigkeiten bei einem Prozess führen, der anschließend zum Ätzen der ersten dielektrischen Schicht 100 verwendet wird (wie zum Beispiel der unten mit Bezug auf die 16A bis 16D beschriebene Prozess). Das Bilden der ersten dielektrischen Schicht 100 auf eine Dicke von weniger als 3 nm kann zu erhöhten Schwierigkeiten bei dem Prozess führen, der zum Abscheiden der ersten dielektrischen Schicht 100 verwendet wird.
  • In den 16A bis 16D wird die erste dielektrische Schicht 100 (siehe 15A bis 15D) geätzt, um dritte Abstandshalter 101 zu bilden. Die erste dielektrische Schicht 100 kann unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie zum Beispiel eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen. In Ausführungsformen, in denen die erste dielektrische Schicht 100 Siliziumnitrid umfasst, kann die erste dielektrische Schicht 100 durch einen Trockenätzprozess unter Verwendung von Kohlenstofffluoridverbindungen geätzt werden, die das Material der ersten dielektrischen Schicht 100 relativ zu den Dummy-Gates 72 selektiv ätzen. Der Ätzprozess kann die erste dielektrische Schicht 100 von Oberseiten des ersten ILD 96, der CESL 94, der zweiten Abstandshalter 83 und der Dummy-Gates 72 entfernen. Die verbleibenden dritten Abstandshalter 101 können an Seitenwänden der zweiten Abstandshalter 83 angeordnet sein. Wie in den 16A und 16C veranschaulicht, können gegenüberliegende der dritten Abstandshalter 101, die in derselben ersten Öffnung 98 angeordnet sind, um eine Breite W4 in der Richtung senkrecht zur Längsachse der dielektrischen Finne 61 voneinander getrennt sein. Die Breite W4 kann im Bereich von etwa 12 nm bis etwa 30 nm liegen. In einigen Ausführungsformen kann die Breite W4 um eine Distanz im Bereich von etwa 1 nm bis etwa 2 nm größer sein als die Breite W2 der dielektrischen Finne 61, und ein Verhältnis der Breite W4 zur Breite W2 kann im Bereich von etwa 0,5 bis etwa 1,5 liegen.
  • Das Bilden der ersten Öffnungen 98 und das anschließende Verengen der ersten Öffnungen 98 unter Verwendung der dritten Abstandshalter 101 ermöglicht eine bessere Kontrolle über die Breiten der ersten Öffnungen 98 und reduziert kritische Abmessungen der ersten Öffnungen 98. Dies trägt dazu bei, die Leistung der Vorrichtung zu verbessern, Vorrichtungsdefekte zu reduzieren, und die Merkmalsgröße zu verringern. Weil die dritten Abstandshalter 101 aus einem Material mit hoher Ätzselektivität für die darunter liegenden Dummy-Gates 72 gebildet werden, können die Dummy-Gates 72 mit weniger Abschaum geätzt werden. Dadurch können die dritten Abstandshalter 101 mit der Breite W4 von weniger als 16 nm gebildet werden. Der verbesserte Ätzprozess mit weniger Abschaum kann Leckströme reduzieren, was die Leistung der Vorrichtung verbessert.
  • In den 17A bis 17E werden die Dummy-Gates 72 und die Dummy-Dielektrikumschichten 60 unter Verwendung der Masken 74 und der dritten Abstandshalter 101 als Masken geätzt, wodurch die ersten Öffnungen 98 erweitert werden. Die Dummy-Gates 72 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie zum Beispiel eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen. In Ausführungsformen, in denen die Dummy-Gates 72 polykristallines Silizium umfassen, können die Dummy-Gates 72 durch einen Trockenätzprozess unter Verwendung von Fluor geätzt werden, der das Material der Dummy-Gates 72 relativ zu den dritten Abstandshaltern 101, den Masken 74, des ersten ILD 96, der CESL 94, den ersten Abstandshaltern 81 und den zweiten Abstandshaltern 83 selektiv ätzt. Nach dem Ätzen können die ersten Öffnungen 98 die Breiten W4 bündig mit Oberseiten der Dummy-Gates 72, Breiten W5 bündig mit Unterseiten der Dummy-Dielektrikumschichten 60 auf der dielektrischen Finne 61, und Tiefen D1 zwischen den Oberseiten der Dummy-Gates 72 und den Unterseiten der Dummy-Dielektrikumschichten 60 auf der dielektrischen Finne 61 aufweisen. Die Breiten W4 können von etwa 12 nm bis etwa 30 nm reichen, wie oben besprochen; die Breiten W5 können von etwa 12 nm bis etwa 25 nm reichen; und die Tiefen D1 können von etwa 80 nm bis etwa 140 nm reichen. Obgleich die ersten Öffnungen 98 so veranschaulicht sind, dass sie verjüngte Profile aufweisen, die sich durch die Dummy-Gates 72 und die Dummy-Dielektrikumschichten 60 hindurch erstrecken, können die ersten Öffnungen 98 auch vertikale Seitenwände oder umgekehrt verjüngte Profile aufweisen (die sich in einer Richtung von den Oberseiten der Dummy-Gates 72 zu den Unterseiten der Dummy-Dielektrikumschichten 60 verbreitern). Das Bilden der ersten Öffnungen 98 und das anschließende Verengen der ersten Öffnungen 98 unter Verwendung der dritten Abstandshalter 101 ermöglicht eine bessere Kontrolle über die Breiten der ersten Öffnungen 98 und reduziert kritische Abmessungen der ersten Öffnungen 98. Weil die dritten Abstandshalter 101 aus einem Material mit einer hohen Ätzselektivität relativ zu den Dummy-Gates 72 gebildet werden, können die Dummy-Gates 72 über einen Zeitraum geätzt werden, der ausreicht, um die Dummy-Gates 72 vollständig durchzuätzen, wodurch der in den ersten Öffnungen 98 verbleibende Abschaum reduziert wird, was den Leckstrom verringert und es ermöglicht, kleinere kritische Abmessungen zu erreichen. Insofern helfen die beschriebenen Verfahren, die Leistung der Vorrichtung zu verbessern, Vorrichtungsdefekte zu reduzieren, und die Merkmalsgröße zu verringern.
  • 17E veranschaulicht eine Ausführungsform, bei der die Abschnitte der ersten Öffnungen 98, die sich durch die Dummy-Gates 72 und die Dummy-Dielektrikumschichten 60 hindurch erstrecken, Breiten aufweisen, die größer sind als die Breite zwischen den dritten Abstandshaltern 101. Die ersten Öffnungen 98 können Breiten W6 bündig mit Oberseiten der Dummy-Gates 72 im Bereich von etwa 10 nm bis etwa 28 nm und Breiten W7 bündig mit Unterseiten der Dummy-Dielektrikumschichten 60 auf der dielektrischen Finne 61 im Bereich von etwa 10 nm bis etwa 22 nm aufweisen.
  • In den 18A bis 18D wird über den Strukturen der 17A bis 17D jeweils eine Gate-Isolationsstruktur 102 gebildet. Die Gate-Isolationsstruktur 102 kann die ersten Öffnungen 98 füllen und sich entlang einer Oberseite der dielektrischen Finne 61 und entlang von Seitenflächen der dritten Abstandshalter 101, der Dummy-Gates 72 und der Dummy-Dielektrikumschichten 60 erstrecken, und sich entlang von Oberseiten des ersten ILD 96, der CESL 94, der zweiten Abstandshalter 83, der Masken 74 und der dritten Abstandshalter 101 erstrecken. Die Gate-Isolationsstruktur 102 kann verwendet werden, um Abschnitte der Dummy-Gates 72 zu isolieren, die anschließend durch Gate-Elektroden ersetzt werden (wie zum Beispiel die Gate-Elektroden 108, die unten in Bezug auf die 21A bis 21D besprochen werden).
  • Es versteht sich, dass in den veranschaulichten Ausführungsformen zwar die Dummy-Gates 72 geschnitten werden und die Gate-Isolationsstruktur 102 gebildet wird, bevor Ersatz-Gate-Stapel gebildet werden, dass aber auch die Ersatz-Gate-Stapel geschnitten werden können und die Gate-Isolationsstruktur 102 gebildet werden kann, nachdem die Ersatz-Gate-Stapel gebildet wurden. In einigen Ausführungsformen kann das Material der Gate-Isolationsstruktur 102 unter Verwendung eines konformen Abscheidungsprozesses, wie zum Beispiel ALD, PEALD, thermisches ALD oder dergleichen, abgeschieden werden. Die Gate-Isolationsstruktur 102 kann aus einem dielektrischen Material gebildet werden, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxycarbid, Siliziumoxycarbonitrid, Kombinationen oder mehrere Schichten davon, oder dergleichen.
  • In den 19A bis 19D kann ein Planarisierungsprozess, wie zum Beispiel ein CMP, durchgeführt werden. Der Planarisierungsprozess kann die in den 18A bis 18D veranschaulichte Gate-Isolationsstruktur 102 in separate Gate-Isolationsregionen 103 trennen und Oberseiten der Gate-Isolationsregionen 103 und des ersten ILD 96 mit Oberseiten der Dummy-Gates 72 bündig abschließen lassen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72, den dritten Abstandshaltern 101, Abschnitten der zweiten Abstandshalter 83 und Abschnitten der CESL 94 entfernen. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 72, der ersten Abstandshalter 81, der zweiten Abstandshalter 83, der Gate-Isolationsregionen 103, der CESL 94 und des ersten ILD 96 bündig. Dementsprechend werden die Oberseiten der Dummy-Gates 72 durch Masken 74 hindurch frei gelegt. Nach dem Planarisierungsprozess können Oberseiten der Gate-Isolationsregionen 103 Breiten W4 im Bereich von etwa 12 nm bis etwa 30 nm aufweisen, Unterseiten der Gate-Isolationsregionen 103 können Breiten W5 im Bereich von etwa 12 nm bis etwa 25 nm aufweisen, und die Gate-Isolationsregionen 103 können Höhen H1 im Bereich von etwa 80 nm bis etwa 120 nm aufweisen.
  • In den 20A bis 20D werden die Dummy-Gates 72 in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 104 gebildet werden. Abschnitte der dielektrischen Dummy-Schicht 60 in den zweiten Aussparungen 104 können ebenfalls entfernt werden. In einigen Ausführungsformen werden die Dummy-Gates 72 entfernt, die Dummy-Dielektrikumschichten 60 verbleiben, und die Dummy-Dielektrikumschichten 60 werden durch die zweiten Aussparungen 104 frei gelegt. In einigen Ausführungsformen werden die Dummy-Dielektrikumschichten 60 aus den zweiten Aussparungen 104 in einer ersten Region eines Dies (zum Beispiel einer Kernlogikregion) entfernt, und die Dummy-Dielektrikumschichten 60 verbleiben in zweiten Aussparungen 104 in einer zweiten Region des Dies (zum Beispiel einer Eingabe-/Ausgabe-Region). In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 72 selektiv mit einer schnelleren Rate ätzen als das erste ILD 96, die CESL 94, die ersten Abstandshalter 81 oder die zweiten Abstandshalter 83. Jede der zweiten Aussparungen 104 legt eine Kanalregion 68 einer jeweiligen Finne 55 frei und/oder liegt über ihr. Jede Kanalregion 68 ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Regionen 92 angeordnet. Während des Entfernens können die Dummy-Dielektrikumschichten 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die Dummy-Dielektrikumschichten 60 können optional nach dem Entfernen der Dummy-Gates 72 entfernt werden.
  • In den 21A bis 21D werden Gate-Dielektrikumschichten 106 und Gate-Elektroden 108 als Ersatz-Gates ausgebildet. Die Gate-Dielektrikumschichten 106 können durch Abscheiden einer oder mehrerer Schichten in den zweiten Aussparungen 104 gebildet werden, wie zum Beispiel auf Oberseiten und an Seitenwänden der Finnen 55, den ersten Abstandshaltern 81 und den Gate-Isolationsregionen 103 sowie auf Oberseiten der STI-Regionen 58, des ersten ILD 96, der CESL 94 und der zweiten Abstandshalter 83. Die Gate-Dielektrikumschichten 106 können eine oder mehrere Schichten aus Siliziumoxid, Siliziumnitrid, Metalloxiden, Metallsilikaten oder dergleichen umfassen. Zum Beispiel weist das Gate-Dielektrikum 106 in einigen Ausführungsformen eine Grenzflächenschicht aus Siliziumoxid auf, die durch thermische oder chemische Oxidation gebildet wird, sowie ein darüberliegendes dielektrisches Material mit hohem k-Wert, wie zum Beispiel ein Metalloxid oder ein Silikat aus Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei, eine Kombination davon, oder dergleichen Die Gate-Dielektrikumschichten 106 können eine dielektrische Schicht mit einem k-Wert größer als etwa 7,0 aufweisen. Die Gate-Dielektrikumschichten 106 können durch Molekularstrahlabscheidung (Molecular-Beam Deposition, MBD), ALD, PECVD oder dergleichen abgeschieden werden. In Ausführungsformen, in denen Abschnitte der Dummy-Dielektrikumschichten 60 in den zweiten Aussparungen 104 verbleiben, können die Gate-Dielektrikumschichten 106 ein Material der Dummy-Dielektrikumschichten 60 enthalten (zum Beispiel SiO2).
  • Die Gate-Elektroden 108 werden über den Gate-Dielektrikumschichten 106 abgeschieden und füllen verbleibende Abschnitte der zweiten Aussparungen 104. Die Gate-Elektroden 108 können ein metallhaltiges Material wie zum Beispiel Titannitrid, Titanoxid, Tantalnitrid, Tantalcarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon enthalten. Obgleich zum Beispiel in den 21A bis 21D eine einschichtige Gate-Elektrode 108 veranschaulicht ist, können die Gate-Elektroden 108 jede beliebige Anzahl von Auskleidungsschichten, jede beliebige Anzahl von Austrittsarbeits-Abstimmschichten und ein Füllmaterial (nicht separat veranschaulicht) umfassen. Nach dem Füllen der zweiten Aussparungen 104 wird ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt, um überschüssige Abschnitte der Gate-Dielektrikumschichten 106 und der Gate-Elektroden 108 zu entfernen, wobei diese überschüssigen Abschnitte über Oberseiten des ersten ILD 96, der CESL 94, der ersten Abstandshalter 81, der zweiten Abstandshalter 83 und der Gate-Isolationsregionen 103 liegen. Die verbleibenden Abschnitte der Gate-Elektroden 108 und der Gate-Dielektrikumschichten 106 bilden Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 108 und die Gate-Dielektrikumschichten 106 können zusammen als „Gate-Stapel“ bezeichnet werden. Die Gate-Stapel können sich entlang von Seitenwänden der Kanalregionen 68 der Finnen 55 erstrecken.
  • Das Bilden der Gate-Dielektrikumschichten 106 in der n-Region und in der n-Region kann gleichzeitig erfolgen, dergestalt, dass die Gate-Dielektrikumschichten 106 in jeder Region aus den gleichen Materialien gebildet werden. Das Bilden der Gate-Elektroden 108 kann gleichzeitig erfolgen, dergestalt, dass die Gate-Elektroden 108 in jeder Region aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikumschichten 106 in jeder Region durch eigenständige Prozesse gebildet werden, dergestalt, dass die Gate-Dielektrikumschichten 106 unterschiedliche Materialien sein können. Die Gate-Elektroden 108 in jeder Region können durch eigenständige Prozesse gebildet werden, dergestalt, dass die Gate-Elektroden 108 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um zweckmäßige Regionen zu maskieren und freizulegen, wenn eigenständige Prozesse verwendet werden.
  • In den 22A und 22B wird ein zweites ILD 112 über dem ersten ILD 96, der CESL 94, den ersten Abstandshaltern 81, den zweiten Abstandshaltern 83, den Gate-Isolationsregionen 103, den Gate-Dielektrikumschichten 106 und den Gate-Elektroden 108 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 112 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 112 aus einem dielektrischen Material wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen können die dielektrischen Materialien für das zweite ILD 112 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In einigen Ausführungsformen werden vor dem Bilden des zweiten ILD 112 die Gate-Stapel (einschließlich der Gate-Dielektrikumschichten 106 und der entsprechenden darüberliegenden Gate-Elektroden 108) ausgespart, so dass direkt über jedem der jeweiligen Gate-Stapel und zwischen gegenüberliegenden Abschnitten der ersten Abstandshalter 81 Aussparungen gebildet werden. Eine Gate-Maske 110, die eine oder mehrere Schichten aus dielektrischem Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, umfasst, wird in die Aussparung gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 96, die CESL 94, die Gate-Isolationsregionen 103, die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 erstrecken. Anschließend gebildete Gate-Kontakte (wie zum Beispiel die Gate-Kontakte 114, die unten in Bezug auf die 23A und 23B besprochen werden) durchdringen die Gate-Maske 110, um Oberseiten der ausgesparten Gate-Elektroden 108 zu kontaktieren.
  • In den 23A und 23B werden Gate-Kontakte 114 durch das zweite ILD 112 und die Gate-Masken 110 hindurch gebildet, und Source/Drain-Kontakte 116 werden durch das zweite ILD 112, das erste ILD 96 und die CESL 94 hindurch gebildet. Öffnungen für die Source-/Drain-Kontakte 116 werden durch das zweite ILD 112, das erste ILD 96 und die CESL 94 hindurch gebildet, und Öffnungen für die Gate-Kontakte 114 werden durch das zweite ILD 112 und die Gate-Maske 110 hindurch gebildet. Die Öffnungen können durch akzeptable Photolithografie- und Ätztechniken gebildet werden. In einigen Ausführungsformen werden, nachdem die Öffnungen für die Source/Drain-Kontakte durch das zweite ILD 112, das erste ILD 96 und die CESL 94 hindurch gebildet wurden, Silicidregionen 113 über den epitaxialen Source/Drain-Regionen 92 gebildet. Die Silicidregionen 113 können gebildet werden, indem zuerst ein Metall (nicht gezeigt), das mit den Halbleitermaterialien der darunterliegenden epitaxialen Source/Drain-Regionen 92 (zum Beispiel Silizium, Silizium-Germanium, Germanium) zum Zweck des Bildens von Silicid- oder Germanidregionen reagieren kann, wie zum Beispiel Nickel, Cobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere hochschmelzende Metalle, Seltenerdenmetalle oder deren Legierungen, über den frei liegenden Abschnitten der epitaxialen Source-/Drain-Regionen 92 abgeschieden wird und dann ein thermischer Temperungsprozesse durchgeführt wird, um die ersten Silicidregionen 113 zu bilden.
  • In den Öffnungen werden eine Auskleidung, wie zum Beispiel eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Der Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 112 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontakte 116 und die Gate-Kontakte 114 in den Öffnungen. Die Source-/Drain-Kontakte 116 werden über die Silicidregionen 113 elektrisch mit den epitaxialen Source-/Drain-Regionen 92 gekoppelt, und die Gate-Kontakte 114 werden elektrisch mit den Gate-Elektroden 108 gekoppelt. Die Source/Drain-Kontakte 116 und die Gate-Kontakte 114 können in verschiedenen Prozessen gebildet werden oder können im selben Prozess gebildet werden. Obgleich gezeigt ist, dass sie in den gleichen Querschnitten gebildet sind, versteht es sich, dass jeder der Source/Drain-Kontakte 116 und der Gate-Kontakte 114 in einem anderen Querschnitt gebildet werden kann, wodurch ein Kurzschluss der Kontakte vermieden werden könnte.
  • Ausführungsformen können verschiedene Vorteile realisieren. Zum Beispiel erlauben das Ausbilden der ersten Öffnungen 98 durch die Masken 74 hindurch, das konforme Abscheiden der ersten dielektrischen Schicht 100 in den ersten Öffnungen 98 und das anisotrope Ätzen der ersten dielektrischen Schicht 100, um die dritten Abstandshalter 101 zu bilden, eine Reduzierung der kritischen Abmessung der ersten Öffnungen 98 und gestatten eine bessere Kontrolle über die kritische Abmessung der ersten Öffnungen 98. Dadurch werden Vorrichtungsdefekte reduziert und die Leistung der Vorrichtung verbessert. Die dritten Abstandshalter 101 können aus Materialien gebildet werden, die eine hohe Ätzselektivität für die Dummy-Gates 72 aufweisen, und die Dummy-Gates 72 können über eine Zeitdauer geätzt werden, die ausreicht, um Abschaum in den ersten Öffnungen 98 zu beseitigen, wodurch Leckströme reduziert werden. Gate-Isolationsregionen 103 werden anschließend in den ersten Öffnungen 98 gebildet und können verwendet werden, um benachbarte Gate-Stapel voneinander zu isolieren.
  • 24A bis 30B veranschaulichen eine Ausführungsform, bei der die erste dielektrische Schicht 100 aus einem Material mit geringer Ätzselektivität für die Dummy-Gates 72 gebildet ist. In den 24A bis 24D werden nach dem Ätzen der Masken 74, wie oben in Bezug auf die 14A bis 14D besprochen, die Masken 74 als Masken zum Ätzen der Dummy-Gates 72 verwendet, die die ersten Öffnungen 98 erweitern. Die Dummy-Gates 72 können unter Verwendung anisotroper Ätzprozesse, wie zum Beispiel RIE, NBE oder dergleichen, geätzt werden. Wie in den 24A und 24C veranschaulicht, können die ersten Öffnungen 98 eine Breite W8 in einer Richtung senkrecht zu einer Längsachse der dielektrischen Finne 61 aufweisen. Die Breite W8 kann im Bereich von etwa 30 nm bis etwa 45 nm liegen. Die ersten Öffnungen 98 können sich auf eine Tiefe D2 unterhalb von Oberseiten der Dummy-Gates 72 in einem Bereich von etwa 20 nm bis etwa 30 nm erstrecken.
  • In den 25A bis 25D wird eine erste dielektrische Schicht 100 jeweils über den in den 24A bis 24D veranschaulichten Strukturen abgeschieden. Die erste dielektrische Schicht 100 kann durch einen konformen Abscheidungsprozess, wie zum Beispiel ALD, PEALD, thermische ALD oder dergleichen, abgeschieden werden. Die erste dielektrische Schicht 100 kann ein Material umfassen, das eine geringe Ätzselektivität relativ zu einem Material der Dummy-Gates 72 aufweist. Zum Beispiel können in einigen Ausführungsformen die Dummy-Gates 72 aus polykristallinem Silizium oder dergleichen gebildet werden, und die erste dielektrische Schicht 100 kann aus polykristallinem Silizium, amorphem Silizium, einem anderen Material auf Siliziumbasis oder dergleichen gebildet werden. Die erste dielektrische Schicht 100 kann auf eine Dicke T2 im Bereich von etwa 3 nm bis etwa 5 nm ausgebildet werden. Das Ausbilden der ersten dielektrischen Schicht 100 auf eine Dicke von mehr als 5 nm kann erfordern, dass die ersten Öffnungen 98 größere Breiten aufweisen, und kann zu erhöhten Schwierigkeiten bei einem Prozess führen, der anschließend zum Ätzen der ersten dielektrischen Schicht 100 verwendet wird (wie zum Beispiel der unten mit Bezug auf die 26A bis 26D beschriebene Prozess). Das Bilden der ersten dielektrischen Schicht 100 auf eine Dicke von weniger als 3 nm kann zu erhöhten Schwierigkeiten bei dem Prozess führen, der zum Abscheiden der ersten dielektrischen Schicht 100 verwendet wird.
  • In den 26A bis 26D werden die erste dielektrische Schicht 100 und die Dummy-Gates 72 geätzt, um die ersten Öffnungen 98 durch die Dummy-Gates 72 hindurch zu erweitern. Die erste dielektrische Schicht 100 und die Dummy-Gates 72 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie zum Beispiel eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen. In Ausführungsformen, in denen die Dummy-Gates 72 und die erste dielektrische Schicht 100 Materialien auf Siliziumbasis umfassen, können die Dummy-Gates 72 und die erste dielektrische Schicht 100 durch einen Trockenätzprozess unter Verwendung von Fluor geätzt werden, der das Material der Dummy-Gates 72 und der ersten dielektrischen Schicht 100 relativ zu den Masken 74, dem ersten ILD 96, der CESL 94, den ersten Abstandshaltern 81 und den zweiten Abstandshaltern 83 selektiv ätzt.
  • Nach dem Ätzen können die ersten Öffnungen 98 die Breiten Wg bündig mit Oberseiten der Masken 72, Breiten W10 bündig mit Unterseiten der Dummy-Dielektrikumschichten 60 auf der dielektrischen Finne 61, und Tiefen D3 zwischen den Oberseiten der Dummy-Gates 72 und den Unterseiten der Dummy-Dielektrikumschichten 60 auf der dielektrischen Finne 61 aufweisen. Die Breiten W9 können von etwa 12 nm bis etwa 16 nm reichen; die Breiten W10 können von etwa 12 nm bis etwa 20 nm reichen; und die Tiefen D3 können von etwa 80 nm bis etwa 120 nm reichen. Obgleich die Abschnitte der ersten Öffnungen 98, die durch die erste dielektrische Schicht 100 und die Dummy-Gates 72 in den 26A bis 26D hindurch erweitert sind, mit verjüngten Profilen veranschaulicht sind, können die ersten Öffnungen 98 vertikale Seitenwände oder umgekehrt verjüngte Profile aufweisen (die sich in einer Richtung von Oberseiten der ersten dielektrischen Schicht 100 in Richtung der dielektrischen Finne 61 verbreitern). Das Bilden der ersten Öffnungen 98 und das anschließende Verengen der ersten Öffnungen 98 unter Verwendung der ersten dielektrischen Schicht 100 ermöglicht eine bessere Kontrolle über die Breiten der ersten Öffnungen 98 und reduziert kritische Abmessungen der ersten Öffnungen 98, was zur Verbesserung der Leistung der Vorrichtung, zur Reduzierung von Vorrichtungsdefekten und zur Verringerung der Merkmalsgröße beiträgt. Wenn die erste dielektrische Schicht 100 aus einem Material gebildet wird, das eine geringe Ätzselektivität für das Material der Dummy-Gates 72 aufweist, so können des Weiteren die erste dielektrische Schicht 100 und die Dummy-Gates 72 gleichzeitig geätzt werden, was die Verarbeitungszeiten und -kosten reduziert.
  • In den 27A bis 27D wird über den Strukturen der 26A bis 26D jeweils eine Gate-Isolationsstruktur 102 gebildet. Die Gate-Isolationsstruktur 102 kann die ersten Öffnungen 98 füllen, die sich entlang einer Oberseite der dielektrischen Finne 61 und entlang von Seitenflächen der ersten dielektrischen Schicht 100, der Dummy-Gates 72 und der Dummy-Dielektrikumschichten 60 erstrecken, und sich entlang von Oberseiten des ersten ILD 96, der CESL 94, der zweiten Abstandshalter 83, der Masken 74 und der dritten Abstandshalter 101 erstrecken. Die Gate-Isolationsstruktur 102 kann verwendet werden, um Abschnitte der Dummy-Gates 72 zu isolieren, die anschließend durch Gate-Elektroden ersetzt werden (wie zum Beispiel die Gate-Elektroden 108, die unten in Bezug auf die 21A bis 21D besprochen werden).
  • Es versteht sich, dass in den veranschaulichten Ausführungsformen zwar die Dummy-Gates 72 geschnitten werden und die Gate-Isolationsstruktur 102 gebildet wird, bevor Ersatz-Gate-Stapel gebildet werden, dass aber auch die Ersatz-Gate-Stapel geschnitten werden können und die Gate-Isolationsstruktur 102 gebildet werden kann, nachdem die Ersatz-Gate-Stapel gebildet wurden. In einigen Ausführungsformen kann das Material der Gate-Isolationsstruktur 102 unter Verwendung eines konformen Abscheidungsprozesses, wie zum Beispiel ALD, PEALD, thermisches ALD oder dergleichen, abgeschieden werden. Die Gate-Isolationsstruktur 102 kann aus einem dielektrischen Material gebildet werden, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxycarbid, Siliziumoxycarbonitrid, Kombinationen oder mehrere Schichten davon, oder dergleichen.
  • Des Weiteren kann in den 27A bis 27D ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt werden. Der Planarisierungsprozess kann die veranschaulichte Gate-Isolationsstruktur 102 in separate Gate-Isolationsstrukturen 102 trennen und Oberseiten der Gate-Isolationsstrukturen 102 und des ersten ILD 96 mit Oberseiten der Dummy-Gates 72 bündig abschließen lassen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72, Abschnitten der ersten dielektrischen Schicht 100, Abschnitten der zweiten Abstandshalter 83 und Abschnitten der CESL 94 entfernen. Nach dem Planarisierungsprozess sind Oberseiten der Dummy-Gates 72, der ersten dielektrischen Schicht 100, der ersten Abstandshalter 81, der zweiten Abstandshalter 83, der Gate-Isolationsstrukturen 102, der CESL 94 und des ersten ILD 96 bündig. Dementsprechend werden die Oberseiten der Dummy-Gates 72 durch die Masken 74 hindurch frei gelegt. Nach dem Planarisierungsprozess können Oberseiten der Gate-Isolationsstrukturen 102 Breiten W9 im Bereich von etwa 25 nm bis etwa 30 nm aufweisen, Unterseiten der Gate-Isolationsstrukturen 102 können Breiten W10 im Bereich von etwa 10 nm bis etwa 20 nm aufweisen, und die Gate-Isolationsstrukturen 102 können Höhen H2 im Bereich von etwa 60 nm bis etwa 100 nm aufweisen.
  • In den 28A bis 28D werden die Dummy-Gates 72 und die erste dielektrische Schicht 100 in einem oder mehreren Ätzschritten entfernt, so dass zweite Aussparungen 104 gebildet werden. Weil die erste dielektrische Schicht 100 aus einem Material gebildet wird, das eine geringe Ätzselektivität für das Material der Dummy-Gates 72 aufweist, können die Dummy-Gates 72 und die erste dielektrische Schicht 100 gleichzeitig entfernt werden. Abschnitte der dielektrischen Dummy-Schicht 60 in den zweiten Aussparungen 104 können ebenfalls entfernt werden. In einigen Ausführungsformen werden die Dummy-Gates 72 und die erste dielektrische Schicht 100 entfernt, die Dummy-Dielektrikumschichten 60 verbleiben, und die Dummy-Dielektrikumschichten 60 werden durch die zweiten Aussparungen 104 frei gelegt. In einigen Ausführungsformen werden die Dummy-Dielektrikumschichten 60 aus den zweiten Aussparungen 104 in einer ersten Region eines Dies (zum Beispiel einer Kernlogikregion) entfernt, und die Dummy-Dielektrikumschichten 60 verbleiben in zweiten Aussparungen 104 in einer zweiten Region des Dies (zum Beispiel einer Eingabe-/Ausgabe-Region). In einigen Ausführungsformen werden die Dummy-Gates 72 und die erste dielektrische Schicht 100 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 72 und die erste dielektrische Schicht 100 selektiv mit einer schnelleren Rate ätzen als das erste ILD 96, die CESL 94, die ersten Abstandshalter 81 oder die zweiten Abstandshalter 83. Jede der zweiten Aussparungen 104 legt eine Kanalregion 68 einer jeweiligen Finne 55 frei und/oder liegt über ihr. Jede Kanalregion 68 ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Regionen 92 angeordnet. Während des Entfernens können die Dummy-Dielektrikumschichten 60 als eine Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 und die erste dielektrische Schicht 100 geätzt werden. Die Dummy-Dielektrikumschichten 60 können optional nach dem Entfernen der Dummy-Gates 72 und der ersten dielektrischen Schicht 100 entfernt werden. Wie in den 28C und 28D veranschaulicht, können die zweiten Aussparungen 104 die Gate-Isolationsstrukturen 102 von den ersten Abstandshaltern 81 trennen.
  • In den 29A bis 29D werden Gate-Dielektrikumschichten 106 und Gate-Elektroden 108 als Ersatz-Gates ausgebildet. Die Gate-Dielektrikumschichten 106 können durch Abscheiden einer oder mehrerer Schichten in den zweiten Aussparungen 104 gebildet werden, wie zum Beispiel auf Oberseiten und an Seitenwänden der Finnen 55, den ersten Abstandshaltern 81 und den Gate-Isolationsstrukturen 102 sowie auf Oberseiten der STI-Regionen 58, des ersten ILD 96, der CESL 94 und der zweiten Abstandshalter 83. Die Gate-Dielektrikumschichten 106 können aus Materialien und mittels Prozessen gebildet werden, die gleich oder ähnlich denen sind, die oben in Bezug auf die 21A bis 21D besprochen wurden. Wie in den 29C und 29D veranschaulicht, können die Gate-Dielektrikumschichten 106 die Abschnitte der zweiten Aussparungen 104 füllen, die die Gate-Isolationsstrukturen 102 von den ersten Abstandshaltern 81 trennen.
  • Die Gate-Elektroden 108 werden über den Gate-Dielektrikumschichten 106 abgeschieden und füllen verbleibende Abschnitte der zweiten Aussparungen 104. Die Gate-Elektroden 108 können aus Materialien und mittels Prozessen gebildet werden, die gleich oder ähnlich denen sind, die oben in Bezug auf die 21A bis 21D besprochen wurden. Nach dem Füllen der zweiten Aussparungen 104 wird ein Planarisierungsprozess, wie zum Beispiel ein CMP, ausgeführt, um überschüssige Abschnitte der Gate-Dielektrikumschichten 106 und der Gate-Elektroden 108 zu entfernen, wobei diese überschüssigen Abschnitte über Oberseiten des ersten ILD 96, der CESL 94, der ersten Abstandshalter 81, der zweiten Abstandshalter 83 und der Gate-Isolationsstrukturen 102 liegen. Die verbleibenden Abschnitte der Gate-Elektroden 108 und der Gate-Dielektrikumschichten 106 bilden Ersatz-Gates der resultierenden FinFETs. Die Gate-Elektroden 108 und die Gate-Dielektrikumschichten 106 können zusammen als „Gate-Stapel“ bezeichnet werden. Die Gate-Stapel können sich entlang von Seitenwänden der Kanalregionen 68 der Finnen 55 erstrecken.
  • In den 30A und 30B wird ein zweites ILD 112 über dem ersten ILD 96, der CESL 94, den ersten Abstandshaltern 81, den zweiten Abstandshaltern 83, den Gate-Isolationsstrukturen 102, den Gate-Dielektrikumschichten 106 und den Gate-Elektroden 108 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 112 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 112 aus einem dielektrischen Material wie zum Beispiel PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie zum Beispiel CVD, PECVD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen können die dielektrischen Materialien für das zweite ILD 112 Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen enthalten. In einigen Ausführungsformen werden vor dem Bilden des zweiten ILD 112 die Gate-Stapel (einschließlich der Gate-Dielektrikumschichten 106 und der entsprechenden darüberliegenden Gate-Elektroden 108) ausgespart, so dass direkt über jedem der jeweiligen Gate-Stapel und zwischen gegenüberliegenden Abschnitten der ersten Abstandshalter 81 Aussparungen gebildet werden. Eine Gate-Maske 110, die eine oder mehrere Schichten aus dielektrischem Material, wie zum Beispiel Siliziumnitrid, Siliziumoxynitrid oder dergleichen, umfasst, wird in die Aussparung gefüllt, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 96, die CESL 94, die Gate-Isolationsregionen 103, die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 erstrecken.
  • Des Weiteren werden in den 30A und 30B Gate-Kontakte 114 durch das zweite ILD 112 und die Gate-Masken 110 hindurch gebildet, und Source/Drain-Kontakte 116 werden durch das zweite ILD 112 hindurch gebildet. Öffnungen für die Source-/Drain-Kontakte 116 werden durch das zweite ILD 112 hindurch gebildet, und Öffnungen für die Gate-Kontakte 114 werden durch das zweite ILD 112 und die Gate-Maske 110 hindurch gebildet. Die Öffnungen können durch akzeptable Photolithografie- und Ätztechniken gebildet werden. In den Öffnungen werden eine Auskleidung, wie zum Beispiel eine Diffusionssperrschicht, eine Haftschicht oder dergleichen, und ein leitfähiges Material gebildet. Der Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie zum Beispiel ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 112 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material bilden die Source/Drain-Kontakte 116 und die Gate-Kontakte 114 in den Öffnungen. Die Source/Drain-Kontakte 116 werden elektrisch mit den epitaxialen Source/Drain-Regionen 92 gekoppelt, und die Gate-Kontakte 114 werden elektrisch mit den Gate-Elektroden 108 gekoppelt. Die Source/Drain-Kontakte 116 und die Gate-Kontakte 114 können in verschiedenen Prozessen gebildet werden oder können im selben Prozess gebildet werden. Obgleich gezeigt ist, dass sie in den gleichen Querschnitten gebildet sind, versteht es sich, dass jeder der Source/Drain-Kontakte 116 und der Gate-Kontakte 114 in einem anderen Querschnitt gebildet werden kann, wodurch ein Kurzschluss der Kontakte vermieden werden könnte.
  • Ausführungsformen können verschiedene Vorteile realisieren. Zum Beispiel erlauben das Ausbilden der ersten Öffnungen 98 durch die Masken 74 und teilweise durch die Dummy-Gates 72 hindurch, das konforme Abscheiden der ersten dielektrischen Schicht 100 in den ersten Öffnungen 98 und das anisotrope Ätzen der ersten dielektrischen Schicht 100 eine Reduzierung der kritischen Abmessung der ersten Öffnungen 98 und gestatten eine bessere Kontrolle über die kritische Abmessung der ersten Öffnungen 98. Dadurch werden Vorrichtungsdefekte reduziert und die Leistung der Vorrichtung verbessert. Wenn die erste dielektrische Schicht 100 aus einem Material gebildet wird, das eine geringe Ätzselektivität für das Material der Dummy-Gates 72 aufweist, so können des Weiteren die erste dielektrische Schicht 100 und die Dummy-Gates 72 gleichzeitig geätzt werden, was die Verarbeitungszeiten und -kosten reduziert. Gate-Isolationsstrukturen 102 werden anschließend in den ersten Öffnungen 98 gebildet und können verwendet werden, um benachbarte Gate-Stapel voneinander zu isolieren.
  • Die offenbarten FinFET-Ausführungsformen könnten auch auf Nanostrukturvorrichtungen wie zum Beispiel Nanodraht-FETs, Nanolagen-FETs (Nano-FETs) oder dergleichen angewendet werden. 31 veranschaulicht ein Beispiel von Nano-FETs in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Die Nano-FETs umfassen Nanostrukturen 359 (zum Beispiel Nanolagen, Nanodrähte oder dergleichen) über Finnen 366 auf einem Substrat 350 (zum Beispiel einem Halbleitersubstrat). Die Nanostrukturen 359 fungieren als Kanalregionen für die Nano-FETs. Die Nanostrukturen 359 können p-Nanostrukturen, n-Nanostrukturen oder eine Kombination davon umfassen. Die Isolationsregionen 358 sind zwischen benachbarten Finnen 366 angeordnet, die über und zwischen benachbarten Isolationsregionen 358 vorstehen können. Obgleich die Isolationsregionen 358 als von dem Substrat 350 getrennt beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“ im Sinne des vorliegenden Textes auf das Halbleitersubstrat allein oder auf eine Kombination aus dem Halbleitersubstrat und den Isolationsregionen beziehen. Des Weiteren sind untere Abschnitte der Finnen 366 zwar als einzelne, durchgehende Materialien mit dem Substrat 350 veranschaulicht, doch können die unteren Abschnitte der Finnen 366 und/oder das Substrat 350 auch einzelne Materialien oder mehrere Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 366 auf den Abschnitt, der sich zwischen den benachbarten Isolationsregionen 358 erstreckt.
  • Die Gate-Dielektrikumschichten 306 befinden sich entlang von Oberseiten und Seitenwänden der Finnen 366, entlang Oberseiten, Seitenwänden und Unterseiten der Nanostrukturen 359, und entlang von Oberseiten der Isolationsregionen 358. Gate-Elektroden 308 befinden sich über den Gate-Dielektrikumschichten 306. Epitaxiale Source/Drain-Regionen 392 sind auf den Finnen 366 auf gegenüberliegenden Seiten der Gate-Dielektrikumschichten 306 und der Gate-Elektroden 308 angeordnet.
  • 31 veranschaulicht des Weiteren Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A' liegt entlang einer Längsachse einer Gate-Elektrode 306 und in einer Richtung, die zum Beispiel senkrecht zur Richtung des Stromflusses zwischen den epitaxialen Source/Drain-Regionen 392 eines Nano-FET liegt. Der Querschnitt B-B' verläuft senkrecht zum Querschnitt A-A' und verläuft parallel zu einer Längsachse einer Finne 366 des Nano-FET und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaxialen Source/Drain-Regionen 392 des Nano-FET. Die anschließenden Figuren beziehen sich zur Verdeutlichung auf diese Referenzquerschnitte.
  • 32 bis 41B sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. 32, 33, 34, 35A, 36A, 37A, 38A, 39A, 40A und 41A sind entlang des in 31 veranschaulichten Referenzquerschnitts A-A' veranschaulicht. 35B, 36B, 37B, 38B, 39B, 40B und 41B sind entlang des in 31 veranschaulichten Referenzquerschnitts B-B' veranschaulicht. 35C, 36C, 37D, 38C und 39C sind entlang des Referenzquerschnitts D-D' veranschaulicht, der parallel zum Querschnitt B-B' verläuft und in 37C veranschaulicht ist. 37C ist eine Draufsicht.
  • In 32 wird ein Substrat 350 bereitgestellt. Das Substrat 350 kann gleich oder ähnlich dem Substrat 50 sein, das oben in Bezug auf 2 beschrieben wurde. Obgleich nicht separat veranschaulicht, kann das Substrat 350 eine n-Region zum Bilden von n-Vorrichtungen, wie zum Beispiel NMOS-Transistoren, zum Beispiel n-Nano-FETs, und eine p-Region zum Bilden von p-Vorrichtungen, wie zum Beispiel PMOS-Transistoren, zum Beispiel p-Nano-FETs, aufweisen.
  • Ein Mehrschichtstapel 364 wird über dem Substrat 350 gebildet. Der Mehrschichtstapel 364 weist abwechselnde Schichten aus ersten Halbleiterschichten 351A-C (zusammen als erste Halbleiterschichten 351 bezeichnet) und zweiten Halbleiterschichten 353A-C (zusammen als zweite Halbleiterschichten 353 bezeichnet) auf. Zu Veranschaulichungszwecken, und wie weiter unten ausführlicher erörtert, werden die ersten Halbleiterschichten 351 entfernt, und die zweiten Halbleiterschichten 353 werden strukturiert, um Kanalregionen von Nano-FETs in der n-Region und der p-Region zu bilden. In solchen Ausführungsformen können die Kanalregionen sowohl in der n-Region als auch in der p-Region die gleiche Materialzusammensetzung aufweisen (zum Beispiel Silizium oder ein anderes Halbleitermaterial) und können gleichzeitig gebildet werden.
  • Zu Veranschaulichungszwecken ist der Mehrschichtstapel 364 so veranschaulicht, dass er drei Schichten der ersten Halbleiterschichten 351 und drei Schichten der zweiten Halbleiterschichten 353 aufweist. In einigen Ausführungsformen kann der Mehrschichtstapel 364 jede beliebige Anzahl der ersten Halbleiterschichten 351 und der zweiten Halbleiterschichten 353 aufweisen. Jede der Schichten des Mehrschichtstapels 364 kann unter Verwendung eines Prozesses wie zum Beispiel CVD, ALD, VPE, MBE oder dergleichen epitaxial gezüchtet werden. In einigen Ausführungsformen können die ersten Halbleiterschichten 351 aus einem ersten Halbleitermaterial, wie zum Beispiel Silizium-Germanium oder dergleichen, gebildet werden, und die zweiten Halbleiterschichten 353 können aus einem zweiten Halbleitermaterial, wie zum Beispiel Silizium, Siliziumcarbid oder dergleichen, gebildet werden. Zu Veranschaulichungszwecken ist der Mehrschichtstapel 364 mit einer untersten ersten Halbleiterschicht 351 veranschaulicht, die aus dem ersten Halbleitermaterial gebildet ist. In einigen Ausführungsformen kann der Mehrschichtstapel 364 mit einer untersten zweiten Halbleiterschicht 353 gebildet werden, die aus dem zweiten Halbleitermaterial gebildet ist.
  • Bei den ersten Halbleitermaterialien und den zweiten Halbleitermaterialien kann es sich um Materialien handeln, die relativ zueinander eine hohe Ätzselektivität aufweisen. Somit können die ersten Halbleiterschichten 351 des ersten Halbleitermaterials entfernt werden, ohne die zweiten Halbleiterschichten 353 des zweiten Halbleitermaterials nennenswert zu entfernen. Dadurch können die zweiten Halbleiterschichten 353 strukturiert werden, um Kanalregionen aus Nano-FETs zu bilden. In ähnlicher Weise können in Ausführungsformen, in denen die zweiten Halbleiterschichten 353 entfernt werden und die ersten Halbleiterschichten 51 zum Zweck des Bildens von Kanalregionen strukturiert werden, die zweiten Halbleiterschichten 353 des zweiten Halbleitermaterials entfernt werden, ohne die ersten Halbleiterschichten 51 des ersten Halbleitermaterials nennenswert zu entfernen. Dadurch können die ersten Halbleiterschichten 351 strukturiert werden, um Kanalregionen aus Nano-FETs zu bilden.
  • In 33 werden die Finnen 366 in dem Substrat 350 gebildet, und die Nanostrukturen 359 werden in dem Mehrschichtstapel 364 gebildet. In einigen Ausführungsformen können die Nanostrukturen 359 und die Finnen 366 in dem Mehrschichtstapel 364 bzw. in dem Substrat 350 durch Ätzen von Gräben in dem Mehrschichtstapel 364 und in dem Substrat 350 gebildet werden. Das Ätzen kann jeder akzeptable Ätzprozess sein, wie zum Beispiel ein reaktives Ionenätzen (Reactive Ion Etching, RIE), Neutralstrahlätzen (Neutral Beam Etching, NBE), dergleichen, oder eine Kombination davon. Das Ätzen kann anisotrop sein. Das Bilden der Nanostrukturen 359 durch Ätzen des Mehrschichtstapels 364 kann des Weiteren erste Nanostrukturen 352A-C (zusammen als erste Nanostrukturen 352 bezeichnet) aus den ersten Halbleiterschichten 351 definieren und zweite Nanostrukturen 354A-C (zusammen als zweite Nanostrukturen 354 bezeichnet) aus den zweiten Halbleiterschichten 353 definieren. Die ersten Nanostrukturen 352 und die zweiten Nanostrukturen 354 können zusammen als Nanostrukturen 359 bezeichnet werden. Die Finnen 366 und die Nanostrukturen 359 können unter Verwendung gleicher oder ähnlicher Prozesse strukturiert werden wie die, die oben in Bezug auf 3 zum Bilden der Finnen 55 und der Dummy-Finne 57 beschrieben wurden.
  • Die Finnen 366 und die Nanostrukturen 359 können strukturiert werden, um Kanalstrukturen 355 und eine Dummy-Struktur 357 zu bilden. Wie unten in Bezug auf 34 noch besprochen wird, kann die Dummy-Struktur 357 durch eine anschließende Verarbeitung ersetzt werden. Die Kanalstrukturen 355 können Breiten W1 im Bereich von etwa 5 nm bis etwa 15 nm aufweisen, die Dummy-Struktur 357 kann eine Breite W2 im Bereich von etwa 10 nm bis etwa 20 nm aufweisen, und das Verhältnis der Breite W2 zu den Breiten W1 kann im Bereich von etwa 2 bis etwa 4 liegen.
  • In 34 wird ein Isolationsmaterial 356 gebildet, das die Finnen 366 und die Nanostrukturen 359 umgibt, und die Dummy-Struktur 357 wird durch eine dielektrische Finne 361 ersetzt (mitunter auch als eine Hybridfinne 361 oder Finnenisolationsstruktur 361 bezeichnet). Das Isolationsmaterial 356 kann gleich oder ähnlich dem Isolationsmaterial 56 sein, das oben in Bezug auf 4 besprochen wurde. Die dielektrische Finne 361 kann durch Ätzen der Dummy-Struktur 357, einschließlich der Nanostrukturen 359 und der Finne 366, gebildet werden, um eine Aussparung in dem Isolationsmaterial 356 zu bilden, woraufhin die Aussparung mit einem dielektrischen Material gefüllt wird. Die dielektrische Finne 361 kann durch chemische Aufdampfung (CVD), Atomschichtabscheidung (ALD) oder dergleichen abgeschieden werden. Das dielektrische Material kann Siliziumnitrid, Siliziumoxid, Kombinationen oder Mehrfachschichten davon oder dergleichen umfassen. In einigen Ausführungsformen kann die dielektrische Finne 361 aus dotiertem Siliziumnitrid (zum Beispiel Siliziumnitrid, das mit Kohlenstoff (C), Sauerstoff (O), Kombinationen davon oder dergleichen dotiert ist) gebildet werden. In einigen Ausführungsformen kann die dielektrische Finne 361 aus einem dielektrischen Material gebildet werden, das eine hohe Ätzselektivität relativ zu den Materialien des Isolationsmaterials 356 und zu den Materialien anschließend gebildeter Dummy-Gates (wie zum Beispiel der Dummy-Gates 372, die unten mit Bezug auf die 35A bis 35C besprochen werden) besitzt. Die Unterseite der dielektrischen Finne 361 kann höher als, tiefer als, oder auf gleicher Höhe wie, die Unterseiten des Isolationsmaterials 356 angeordnet sein. Nachdem die dielektrische Finne 361 abgeschieden wurde, kann ein Abtragsprozess, wie zum Beispiel ein CMP, ein Rückätzprozess oder dergleichen, durchgeführt werden, um die dielektrische Finne 361, das Isolationsmaterial 356 und die Nanostrukturen 359 zu planarisieren. Die dielektrische Finne 361 kann eine Breite W2 im Bereich von etwa 10 nm bis etwa 20 nm aufweisen.
  • In den 35A bis 35C werden die gleichen oder ähnliche Prozesse wie die oben in Bezug auf die 6 bis 11C besprochenen ausgeführt, um STI-Regionen 358 (ähnlich oder gleich den STI-Regionen 58) neben den Finnen 366; Dummy-Dielektrikumschichten 360 (ähnlich oder gleich den Dummy-Dielektrikumschichten 60), Dummy-Gates 372 (ähnlich oder gleich den Dummy-Gates 72) und Masken 374 (ähnlich oder gleich den Masken 74) über den Nanostrukturen 359, den Finnen 366 und den STI-Regionen 358; erste Abstandshalter 381 (ähnlich oder gleich den ersten Abstandshaltern 81) und zweite Abstandshalter 383 (ähnlich oder gleich den zweiten Abstandshaltern 83) neben den Dummy-Dielektrikumschichten 360, den Dummy-Gates 372 und den Masken 374; und erste Aussparungen 386 (ähnlich oder gleich den ersten Aussparungen 86) neben den ersten Abstandshaltern 381 und den zweiten Abstandshaltern 383 zu bilden. Die ersten Aussparungen 386 können sich durch die ersten Nanostrukturen 352 und die zweiten Nanostrukturen 354 hindurch und in das Substrat 350 hinein erstrecken. Wie in Figur 356 veranschaulicht, können Oberseiten der STI-Regionen 358 mit Unterseiten der ersten Aussparungen 386 bündig abschließen. In einigen Ausführungsformen können die Finnen 366 so geätzt werden, dass Unterseiten der ersten Aussparungen 386 unterhalb der Oberseiten der STI-Regionen 358 oder dergleichen angeordnet sind.
  • Des Weiteren werden in den 35A bis 35C Abschnitte von Seitenwänden der Schichten des Mehrschichtstapels 364, die aus den ersten Halbleitermaterialien (zum Beispiel den ersten Nanostrukturen 352) gebildet sind und durch die ersten Aussparungen 386 freigelegt werden, geätzt, um Seitenwandaussparungen 388 zu bilden. Obgleich Seitenwände der ersten Nanostrukturen 352 neben den Seitenwandaussparungen 388 in 35B als gerade veranschaulicht sind, können die Seitenwände auch konkav oder konvex sein. Die Seitenwände können mittels isotroper Ätzprozesse, wie zum Beispiel Nassätzen oder dergleichen, geätzt werden. In einer Ausführungsform, in der die ersten Nanostrukturen 352 zum Beispiel SiGe enthalten und die zweiten Nanostrukturen 354 zum Beispiel Si oder SiC enthalten, kann ein Nass- oder Trockenätzprozess mit Fluorwasserstoff, einem anderen Ätzmittel auf Fluorbasis oder dergleichen zum Ätzen von Seitenwänden der zweiten Nanostrukturen 354 verwendet werden.
  • In den 36A bis 36C werden erste innere Abstandshalter 390 in der Seitenwandaussparung 388 gebildet. Die ersten inneren Abstandshalter 390 können durch Abscheiden einer inneren Abstandshalterschicht (nicht separat veranschaulicht) über den in den 35A bis 35C veranschaulichten Strukturen gebildet werden. Die ersten inneren Abstandshalter 390 fungieren als Isolationsmerkmale zwischen anschließend gebildeten Source/Drain-Regionen und Gate-Strukturen. Wie weiter unten noch ausführlicher besprochen wird, werden in den ersten Aussparungen 386 die Source/Drain-Regionen gebildet, während die zweiten Nanostrukturen 354 durch entsprechende Gate-Strukturen ersetzt werden.
  • Die innere Abstandshalterschicht kann durch einen konformen Abscheidungsprozess, wie zum Beispiel CVD, ALD oder dergleichen, abgeschieden werden. Die innere Abstandshalterschicht kann ein Material wie zum Beispiel Siliziumnitrid oder Siliziumoxynitrid umfassen, obgleich jedes geeignete Material, wie zum Beispiel Materialien mittels niedriger Dielektrizitätskonstante (niedrigem k-Wert) mit einem k-Wert von weniger als etwa 3,5, verwendet werden kann. Die innere Abstandshalterschicht kann dann anisotrop geätzt werden, um die ersten inneren Abstandshalter 390 zu bilden. Obgleich äußere Seitenwände der ersten inneren Abstandshalter 390 als mit Seitenwänden der ersten Nanostrukturen 352 bündig veranschaulicht sind, können sich die äußeren Seitenwände der ersten inneren Abstandshalter 390 über die Seitenwände der ersten Nanostrukturen 352 hinaus erstrecken oder von diesen eingerückt sein. Außerdem sind zwar die äußeren Seitenwände der ersten inneren Abstandshalter 390 in 36B als gerade veranschaulicht, doch können die äußeren Seitenwände der ersten inneren Abstandshalter 390 auch konkav oder konvex sein. Die innere Abstandshalterschicht kann durch einen anisotropen Ätzprozess, wie zum Beispiel RIE, NBE oder dergleichen, geätzt werden. Die ersten inneren Abstandshalter 390 können verwendet werden, um eine Beschädigung anschließend gebildeter Source/Drain-Regionen (wie zum Beispiel der epitaxialen Source/Drain-Regionen 392, die unten in Bezug auf die 37A bis 37C besprochen werden) durch anschließende Ätzprozesse, wie zum Beispiel Ätzprozesse zum Bilden von Gate-Strukturen, zu verhindern.
  • In den 37A bis 37C werden die gleichen oder ähnliche Prozesse wie die oben in Bezug auf die 12A bis 14D besprochenen ausgeführt, um epitaxiale Source/Drain-Regionen 392 (ähnlich oder gleich den epitaxialen Source/Drain-Regionen 92) in den ersten Aussparungen 386; eine CESL 394 (ähnlich oder gleich der CESL 94) und ein erstes ILD 396 (ähnlich oder gleich der ersten ILD 96) über den epitaxialen Source/Drain-Regionen 392 und neben den zweiten Abstandshalter 383 zu bilden; und um erste Öffnungen 398 in den Masken 374 zu bilden. Die ersten Öffnungen 398 können durch die Masken 374 hindurch geätzt werden und können die Dummy-Gates 372 frei legen. In einigen Ausführungsformen können die ersten Abstandshalter 381 aus den gleichen Materialien wie die Masken 374 gebildet werden und können gleichzeitig mit den Masken 374 geätzt werden. Zum Beispiel können in einigen Ausführungsformen die ersten Abstandshalter 381 und die Masken 374 ein Nitrid, wie zum Beispiel Siliziumnitrid, umfassen. Die Masken 374 können unter Verwendung anisotroper Ätzprozesse, wie zum Beispiel RIE, NBE oder dergleichen, geätzt werden. Wie in 37A veranschaulicht, können die ersten Öffnungen 398 eine Breite W3 in einer Richtung senkrecht zu einer Längsachse der dielektrischen Finne 361 aufweisen. Die Breite W3 kann im Bereich von etwa 18 nm bis etwa 40 nm liegen. In einigen Ausführungsformen kann die Breite W3 vergrößert werden, so dass sie im Bereich von etwa 30 nm bis etwa 50 nm liegt.
  • In den 38A bis 38C werden dritte Abstandshalter 301 in den ersten Öffnungen 398 gebildet, und die ersten Öffnungen 398 erstrecken sich durch die Dummy-Gates 372 und die Dummy-Dielektrikumschichten 360 bis zu der dielektrischen Finne 361. Die dritten Abstandshalter 301 können aus Materialien und durch Prozesse gebildet werden, die gleich oder ähnlich denen sind, die oben in Bezug auf die 15A bis 16D für die dritten Abstandshalter 101 oder in Bezug auf die 25A bis 26D für die erste dielektrische Schicht 100 besprochen wurden. Wie in den 38A und 38C veranschaulicht, können gegenüberliegende der dritten Abstandshalter 301, die in derselben ersten Öffnung 398 angeordnet sind, um eine Breite W4 in der Richtung senkrecht zur Längsachse der dielektrischen Finne 361 voneinander getrennt sein. Die Breite W4 kann im Bereich von etwa 12 nm bis etwa 30 nm liegen. In einigen Ausführungsformen kann die Breite W4 um eine Distanz im Bereich von etwa 1 nm bis etwa 2 nm größer sein als die Breite W2 der dielektrischen Finne 361, und ein Verhältnis der Breite W4 zur Breite W2 kann im Bereich von etwa 0,5 bis etwa 1,5 liegen.
  • Das Bilden der ersten Öffnungen 398 und das anschließende Verengen der ersten Öffnungen 398 unter Verwendung der dritten Abstandshalter 301 ermöglicht eine bessere Kontrolle über die Breiten der ersten Öffnungen 398 und reduziert kritische Abmessungen der ersten Öffnungen 398. Dies trägt dazu bei, die Leistung der Vorrichtung zu verbessern, Vorrichtungsdefekte zu reduzieren, und die Merkmalsgröße zu verringern. Weil die dritten Abstandshalter 301 aus einem Material mit hoher Ätzselektivität für die darunter liegenden Dummy-Gates 372 gebildet werden, können die Dummy-Gates 372 mit weniger Abschaum geätzt werden. Dadurch können die dritten Abstandshalter 301 mit der Breite W4 von weniger als 16 nm gebildet werden. Der verbesserte Ätzprozess mit weniger Abschaum kann Leckströme reduzieren, was die Leistung der Vorrichtung verbessert.
  • Die Dummy-Gates 372 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie zum Beispiel eines anisotropen Ätzprozesses (zum Beispiel eines Trockenätzprozesses) oder dergleichen. In Ausführungsformen, in denen die Dummy-Gates 372 polykristallines Silizium umfassen, können die Dummy-Gates 372 durch einen Trockenätzprozess unter Verwendung von Fluor geätzt werden, der das Material der Dummy-Gates 372 relativ zu den dritten Abstandshaltern 301, den Masken 374, des ersten ILD 396, der CESL 394, den ersten Abstandshaltern 381 und den zweiten Abstandshaltern 383 selektiv ätzt. Nach dem Ätzen können die ersten Öffnungen 398 die Breiten W4 bündig mit Oberseiten der Dummy-Gates 372, Breiten W5 bündig mit Unterseiten der Dummy-Dielektrikumschichten 360 auf der dielektrischen Finne 361, und Tiefen D1 zwischen den Oberseiten der Dummy-Gates 372 und den Unterseiten der Dummy-Dielektrikumschichten 360 auf der dielektrischen Finne 361 aufweisen. Die Breiten W4 können von etwa 12 nm bis etwa 30 nm reichen, wie oben besprochen; die Breiten W5 können von etwa 12 nm bis etwa 25 nm reichen; und die Tiefen D1 können von etwa 80 nm bis etwa 140 nm reichen. Obgleich die ersten Öffnungen 398 so veranschaulicht sind, dass sie verjüngte Profile aufweisen, die sich durch die Dummy-Gates 372 und die Dummy-Dielektrikumschichten 360 hindurch erstrecken, können die ersten Öffnungen 398 auch vertikale Seitenwände oder umgekehrt verjüngte Profile aufweisen (die sich in einer Richtung von den Oberseiten der Dummy-Gates 372 zu den Unterseiten der Dummy-Dielektrikumschichten 60 verbreitern). Das Bilden der ersten Öffnungen 398 und das anschließende Verengen der ersten Öffnungen 398 unter Verwendung der dritten Abstandshalter 301 ermöglicht eine bessere Kontrolle über die Breiten der ersten Öffnungen 398 und reduziert kritische Abmessungen der ersten Öffnungen 398. Weil die dritten Abstandshalter 301 aus einem Material mit einer hohen Ätzselektivität relativ zu den Dummy-Gates 372 gebildet werden, können die Dummy-Gates 372 über einen Zeitraum geätzt werden, der ausreicht, um die Dummy-Gates 372 vollständig durchzuätzen, wodurch der in den ersten Öffnungen 398 verbleibende Abschaum reduziert wird, was den Leckstrom verringert und es ermöglicht, kleinere kritische Abmessungen zu erreichen. Insofern helfen die beschriebenen Verfahren, die Leistung der Vorrichtung zu verbessern, Vorrichtungsdefekte zu reduzieren, und die Merkmalsgröße zu verringern. In einigen Ausführungsformen können die in Bezug auf die 25A bis 26D beschriebenen Prozesse und Materialien anstelle der dritten Abstandshalter 101 verwendet werden, um die ersten Öffnungen 398 zu bilden.
  • In den 39A bis 39C werden Gate-Isolationsregionen 303 in den ersten Öffnungen 398 gebildet. Die Gate-Isolationsregionen können aus Materialien und durch Prozesse gebildet werden, die gleich oder ähnlich denen sind, die oben in Bezug auf die 18A bis 19D für die Gate-Isolationsregionen 103 besprochen wurden. Die Gate-Isolationsregionen 303 können verwendet werden, um Abschnitte der Dummy-Gates 72 zu isolieren, die anschließend durch Gate-Elektroden ersetzt werden (wie zum Beispiel die Gate-Elektroden 308, die unten in Bezug auf die 41A und 41B besprochen werden). Oberseiten der Gate-Isolationsregionen 303 können Breiten W4 im Bereich von etwa 12 nm bis etwa 30 nm aufweisen, Unterseiten der Gate-Isolationsregionen 103 können Breiten W5 im Bereich von etwa 12 nm bis etwa 25 nm aufweisen, und die Gate-Isolationsregionen 103 können Höhen H1 im Bereich von etwa 80 nm bis etwa 120 nm aufweisen.
  • In den 40A und 40B werden die Dummy-Gates 372, die Dummy-Dielektrikumschichten 360 und die ersten Nanostrukturen 352 in einem oder mehreren Ätzschritten entfernt, wodurch zweite Aussparungen 304 gebildet werden. In einigen Ausführungsformen werden die Dummy-Gates 372 und die Dummy-Dielektrikumschichten 360 durch einen anisotropen Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase umfassen, die die Dummy-Gates 372 selektiv mit einer schnelleren Rate ätzen als das erste ILD 396, die CESL 394, die ersten Abstandshalter 381, die zweiten Abstandshalter 383 oder die Gate-Isolationsregionen 303. Während des Entfernens können die Dummy-Dielektrikumschichten 360 als Ätzstoppschichten verwendet werden, wenn die Dummy-Gates 372 geätzt werden. Die Dummy-Dielektrikumschichten 360 können dann nach dem Entfernen der Dummy-Gates 372 entfernt werden. Jede der zweiten Aussparungen 304 exponiert und/oder überlagert Abschnitte der Nanostrukturen 359, die in anschließend fertiggestellten Nano-FETs als Kanalregionen fungieren. Abschnitte der Nanostrukturen 359, die als die Kanalregionen fungieren, sind zwischen benachbarten Paaren der epitaxialen Source/Drain-Regionen 392 angeordnet.
  • Die ersten Nanostrukturen 352 werden dann entfernt, wodurch die zweiten Aussparungen 304 erweitert werden. Die ersten Nanostrukturen 352 können durch Ausführen eines isotropen Ätzprozesses, wie zum Beispiel Nassätzen oder dergleichen, unter Verwendung von Ätzmitteln entfernt werden, die für die Materialien der ersten Nanostrukturen 352 selektiv sind, während die zweiten Nanostrukturen 354, das Substrat 350, die STI-Regionen 358, das erste ILD 396, die CESL 394, die ersten Abstandshalter 381, die zweiten Abstandshalter 383, die ersten inneren Abstandshalter 390, die Gate-Isolationsregionen 303 und die dielektrische Finne 361 im Vergleich zu den ersten Nanostrukturen 352 relativ ungeätzt bleiben. In Ausführungsformen, in denen die ersten Nanostrukturen 352 zum Beispiel SiGe enthalten und die zweiten Nanostrukturen 354 zum Beispiel Si oder SiC enthalten, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die ersten Nanostrukturen 352 zu entfernen.
  • In den 41A und 41B werden die gleichen oder ähnliche Prozesse wie die oben in Bezug auf die 20A bis 23B besprochenen ausgeführt, um Gate-Dielektrikumschichten 306 (ähnlich oder gleich den Gate-Dielektrikumschichten 106) und Gate-Elektroden 308 (ähnlich oder gleich den Gate-Elektroden 108) in den zweiten Aussparungen 304; eine Gate-Maske 310 (ähnlich oder gleich der Gate-Maske 110) über den Gate-Elektroden 308; ein zweites ILD 312 (ähnlich oder gleich dem zweiten ILD 112) über der Gate-Maske 310, dem ersten ILD 396, der CESL 394, den Gate-Isolationsregionen 303, den ersten Abstandshaltern 381 und den zweiten Abstandshaltern 383; Source/Drain-Kontakte 316 (ähnlich oder gleich den Source/Drain-Kontakten 116), die sich durch das zweite ILD 312, das erste ILD 396 und die CESL 394 hindurch erstrecken; Silicidregionen 313 (ähnlich oder gleich den Silicidregionen 113), die die Source/Drain-Kontakte 316 elektrisch mit den epitaxialen Source/Drain-Regionen 392 koppeln; und Gate-Kontakte 314 (ähnlich oder gleich den Gate-Kontakten 114), die sich durch das zweite ILD 312 und die Gate-Maske 310 hindurch erstrecken, zu bilden. Die Gate-Dielektrikumschichten 306 und die Gate-Elektroden 308 können durch konforme Abscheidungsprozesse, wie zum Beispiel CVD, ALD, Molekularstrahlabscheidung (MBD) oder dergleichen, gebildet werden, wobei die Gate-Dielektrikumschichten 306 auf Oberseiten und an Seitenwänden der Finnen 66 und auf Oberseiten, an Seitenwänden und Unterseiten der zweiten Nanostrukturen 354 abgeschieden werden.
  • Ausführungsformen können verschiedene Vorteile realisieren. Zum Beispiel erlauben das Ausbilden der ersten Öffnungen 398 durch die Masken 374 hindurch und das Ausbilden der dritten Abstandshalter 301 in den ersten Öffnungen 398 eine Reduzierung der kritischen Abmessung der ersten Öffnungen 398 und gestatten eine bessere Kontrolle über die kritische Abmessung der ersten Öffnungen 398. Dadurch werden Vorrichtungsdefekte reduziert und die Leistung der Vorrichtung verbessert. Die dritten Abstandshalter 301 können aus Materialien gebildet werden, die eine hohe Ätzselektivität für die Dummy-Gates 372 aufweisen, und die Dummy-Gates 372 können über eine Zeitdauer geätzt werden, die ausreicht, um Abschaum in den ersten Öffnungen 398 zu beseitigen, wodurch Leckströme reduziert werden. Gate-Isolationsregionen 303 werden anschließend in den ersten Öffnungen 398 gebildet und können verwendet werden, um benachbarte Gate-Stapel voneinander zu isolieren.

Claims (20)

  1. Verfahren, das umfasst: Ausbilden einer Kanalstruktur (55, 355) über einem Substrat (50, 350); Ausbilden einer ersten Isolationsstruktur (61, 361), die sich in einer Richtung parallel zu der Kanalstruktur (55, 355) erstreckt; Ausbilden einer Dummy-Gate-Struktur (72, 372) über der Kanalstruktur (55, 355) und der ersten Isolationsstruktur (61, 361); Abscheiden einer Hartmaskenschicht (74, 374), die über der Dummy-Gate-Struktur (72, 372) liegt; Ätzen der Hartmaskenschicht (74, 374), um eine erste Öffnung (98, 398) durch die Hartmaskenschicht (74, 374) hindurch über der ersten Isolationsstruktur (61, 361) zu bilden; konformes Abscheiden einer ersten dielektrischen Schicht (100) über der Hartmaskenschicht (74, 374), in der ersten Öffnung (98, 398), und über der Dummy-Gate-Struktur (72, 372); Ätzen der ersten dielektrischen Schicht (100), um die erste Öffnung (98, 398) zu erweitern und die Dummy-Gate-Struktur (72, 372) freizulegen; und Ätzen der Dummy-Gate-Struktur (72, 372), um die erste Öffnung (98, 398) zu erweitern und die erste Isolationsstruktur (61, 361) freizulegen.
  2. Verfahren nach Anspruch 1, wobei das Bilden der ersten Isolationsstruktur (61, 361) umfasst: Bilden einer ersten Dummy-Struktur über dem Substrat (50, 350); Bilden einer Isolationsregion (103, 303, 358) neben der Kanalstruktur (55, 355) und der ersten Dummy-Struktur; Ätzen der ersten Dummy-Struktur, um eine zweite Öffnung in der Isolationsregion (103, 303, 358) zu bilden; und Bilden der ersten Isolationsstruktur (61, 361) in der zweiten Öffnung.
  3. Verfahren nach Anspruch 1 oder 2, wobei die Dummy-Gate-Struktur (72, 372) polykristallines Silizium umfasst, und wobei die erste dielektrische Schicht (100) Siliziumnitrid umfasst.
  4. Verfahren nach einem der vorangehenden Ansprüche, das des Weiteren das Abscheiden einer Gate-Isolationsstruktur (102) in der ersten Öffnung (98, 398) nach dem Ätzen der Dummy-Gate-Struktur (72, 372) umfasst.
  5. Verfahren nach Anspruch 4, das des Weiteren das Entfernen der Hartmaskenschicht (74, 374) und der ersten dielektrischen Schicht (100) unter Verwendung eines Planarisierungsprozesses umfasst.
  6. Verfahren nach Anspruch 5, das des Weiteren umfasst: Entfernen der Dummy-Gate-Struktur (72, 372), um eine zweite Öffnung zu bilden; und Bilden einer Ersatz-Gate-Struktur in der zweiten Öffnung, wobei die Ersatz-Gate-Struktur die erste Isolationsstruktur (61, 361) und die Gate-Isolationsstruktur (102) kontaktiert.
  7. Verfahren, das umfasst: Bilden einer Gate-Struktur (72, 372) über einem Halbleitersubstrat; Abscheiden einer Hartmaske (74, 374), die über der Gate-Struktur (72, 372) liegt; Ätzen der Hartmaske (74, 374), um eine erste Öffnung (98, 398) zu bilden, die die Gate-Struktur (72, 372) freilegt; Abscheiden einer ersten dielektrischen Schicht (100) in der ersten Öffnung (98, 398); Ätzen der ersten dielektrischen Schicht (100), um einen ersten Abstandshalter (101) zu bilden und die Gate-Struktur (72, 372) freizulegen; und Ätzen der Gate-Struktur (72, 372), um eine dielektrische Finne (61, 361) freizulegen, die zwischen der Gate-Struktur (72, 372) und dem Halbleitersubstrat angeordnet ist.
  8. Verfahren nach Anspruch 7, wobei die Gate-Struktur (72, 372) polykristallines Silizium umfasst, und wobei die erste dielektrische Schicht (100) Siliziumnitrid umfasst.
  9. Verfahren nach Anspruch 7 oder 8, wobei die Gate-Struktur (72, 372) polykristallines Silizium umfasst, wobei die erste dielektrische Schicht (100) Silizium umfasst, und wobei die Ätzmittel zum Ätzen der ersten dielektrischen Schicht (100) die gleichen sind wie die Ätzmittel zum Ätzen der Gate-Struktur (72, 372).
  10. Verfahren nach einem der Ansprüche 7 bis 9, wobei die Gate-Struktur (72, 372) polykristallines Silizium umfasst, und wobei die erste dielektrische Schicht (100) Siliziumoxid umfasst.
  11. Verfahren nach einem der Ansprüche 7 bis 10, das des Weiteren das Abscheiden einer zweiten dielektrischen Schicht in der ersten Öffnung (98, 398) über der ersten dielektrischen Schicht (100) umfasst, wobei das Ätzen der ersten dielektrischen Schicht (100) des Weiteren das Ätzen der zweiten dielektrischen Schicht umfasst, um die Gate-Struktur (72, 372) frei zu legen.
  12. Verfahren nach einem der Ansprüche 7 bis 11, das des Weiteren umfasst: Bilden einer ersten Finnenstruktur, einer zweiten Finnenstruktur und einer dritten Finnenstruktur, die sich von dem Halbleitersubstrat aus erstrecken, wobei sich die zweite Finnenstruktur zwischen der ersten Finnenstruktur und der dritten Finnenstruktur befindet; und Ersetzen der zweiten Finnenstruktur durch die dielektrische Finne (61, 361).
  13. Verfahren nach Anspruch 12, wobei die dielektrische Finne (61, 361) Siliziumnitrid umfasst.
  14. Verfahren, das umfasst: Bilden einer Hartmaske (74, 374), die über einer Dummy-Gate-Struktur (72, 372) liegt; Ätzen einer ersten Öffnung (98, 398), die sich durch die Hartmaske (74, 374) und teilweise durch die Dummy-Gate-Struktur (72, 372) hindurch erstreckt; konformes Abscheiden einer ersten dielektrischen Schicht (100) über der Hartmaske (74, 374) und der Dummy-Gate-Struktur (72, 372) und in der ersten Öffnung (98, 398); gleichzeitiges Ätzen durch die erste dielektrische Schicht (100) und die Dummy-Gate-Struktur (72, 372) hindurch, um die erste Öffnung (98, 398) zu erweitern; und Bilden einer Gate-Isolationsstruktur (102) in der ersten Öffnung (98, 398).
  15. Verfahren nach Anspruch 14, das des Weiteren umfasst: Bilden einer ersten Finne und einer zweiten Finne, die sich von einem Halbleitersubstrat aus erstrecken, wobei die erste Finne und die zweite Finne ein Halbleitermaterial umfassen; Ersetzen der zweiten Finne durch eine dielektrische Finne (61, 361); und Bilden der Dummy-Gate-Struktur (72, 372) über der ersten Finne und der dielektrischen Finne (61, 361).
  16. Verfahren nach Anspruch 15, wobei die dielektrische Finne (61, 361) und die Gate-Isolationsstruktur (102) aus Materialien gebildet werden, die Siliziumnitrid umfassen.
  17. Verfahren nach Anspruch 16, wobei die Dummy-Gate-Struktur (72, 372) und die erste dielektrische Schicht (100) aus Materialien gebildet werden, die polykristallines Silizium umfassen.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei das gleichzeitige Ätzen durch die erste dielektrische Schicht (100) und die Dummy-Gate-Struktur (72, 372) hindurch ein Trockenätzen unter Verwendung eines Fluor umfassenden Ätzmittels umfasst.
  19. Verfahren nach einem der Ansprüche 14 bis 18, das des Weiteren das Durchführen eines Planarisierungsprozesses auf der Hartmaske (74, 374) und der ersten dielektrischen Schicht (100) umfasst, um die Hartmaske (74, 374) zu entfernen, wobei mindestens ein Abschnitt der ersten dielektrischen Schicht (100) nach dem Durchführen des Planarisierungsprozesses verbleibt.
  20. Verfahren nach einem der Ansprüche 14 bis 19, das des Weiteren umfasst: gleichzeitiges Entfernen der Dummy-Gate-Struktur (72, 372) und der ersten dielektrischen Schicht (100), um eine zweite Öffnung zu bilden; und Bilden einer Ersatz-Gate-Struktur in der zweiten Öffnung.
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