DE102021103538A1 - Halbleitervorrichtung und verfahren - Google Patents

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Sai-Hooi Yeong
Pei-Yu Wang
Chi On Chui
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

In einer Ausführungsform weist eine Vorrichtung auf: eine erste Nanostruktur über einem Substrat, wobei die erste Nanostruktur einen Kanalbereich und einen ersten leicht dotierten Source/Drain-Bereich (LDD-Bereich) aufweist, wobei der erste LDD-Bereich neben dem Kanalbereich liegt; einen ersten epitaktischen Source/Drain-Bereich, der vier Seiten des ersten LDD-Bereichs umschließt; eine Zwischenschichtdielektrikums-Schicht (ILD-Schicht) über dem ersten epitaktischen Source/Drain-Bereich; einen Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der Source/Drain-Kontakt vier Seiten des ersten epitaktischen Source/Drain-Bereichs umschließt; und einen Gatestapel neben dem Source/Drain-Kontakt und dem ersten epitaktischen Source/Drain-Bereich, wobei der Gatestapel vier Seiten des Kanalbereichs umschließt.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem nacheinander isolierende bzw. dielektrische Schichten, leitfähige Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat abgeschieden und die verschiedenen Materialschichten unter Verwendung von Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden.
  • Die Halbleiterindustrie verbessert die Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch fortlaufende Verkleinerung der minimalen Merkmalsgröße, was es ermöglicht, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Während die minimale Merkmalsgröße verkleinert wird, entstehen jedoch zusätzliche Probleme, die gelöst werden sollten.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Zeichnungen gelesen wird. Man beachte, dass gemäß dem üblichen Vorgehen in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein Beispiel von vereinfachten Nanostruktur-Feldeffekttransistoren (Nano-FETs) gemäß einigen Ausführungsformen.
    • Die 2 bis 6 sind dreidimensionale Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • Die 7A bis 20C sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • Die 21 bis 23 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen.
    • 24 ist eine Querschnittsansicht von Nano-FETs gemäß einigen weiteren Ausführungsformen.
    • Die 25A, 25B und 25C sind Querschnittsansichten von Nano-FETs gemäß einigen weiteren Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Merkmale der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Beispielsweise kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten Merkmal und dem zweiten Merkmal ausgebildet sein können, so dass das erste und das zweite Merkmal nicht in direktem Kontakt stehen müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
  • Weiter können räumlich relative Begriffe, wie „unten“, „unter“, „unterer“, „über“, „oberer“ und ähnliche, hier der Einfachheit der Beschreibung halber verwendet werden, um die Beziehung eines Elements oder Merkmals mit einem oder mehreren anderen Elementen oder Merkmalen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Ausrichtung umfassen. Die Vorrichtung kann anders (um 90 Grad gedreht oder in einer anderen Ausrichtung) ausgerichtet sein und die räumlich relativen Begriffe, die hier verwendet werden, können auch dahingehend interpretiert werden.
  • Gemäß einigen Ausführungsformen werden Source/Drain-Bereiche für Nano-FETs um Nanostrukturen herum gezüchtet. Die Source/Drain-Bereiche umschließen alle (z. B. vier) Seiten der Nanostrukturen. Nachfolgend ausgebildete Kontakte können somit alle (z. B. vier) Seiten der Source/Drain-Bereiche umschließen. Die Kontaktfläche kann somit vergrößert werden, wodurch der Kontaktwiderstand (Rc) der Source/Drain-Kontakte verringert und die Leistung der Nano-FETs verbessert wird.
  • 1 zeigt ein Beispiel von vereinfachten Nano-FETs gemäß einigen Ausführungsformen. 1 ist eine dreidimensionale Schnittansicht, in der einige Merkmale der Nano-FETs der Klarheit der Darstellung halber weggelassen sind. Die Nano-FETs können Nanoblatt-Feldeffekttransistoren (Nanosheet FETs, NSFETs), Nanodraht-Feldeffekttransistoren (Nanowire FETs, NWFETs), Gate-All-Around-Feldeffekttransistoren (GAAFETs) oder dergleichen sein.
  • Die Nano-FETs weisen Nanostrukturen 56 über einem Substrat 50 auf, beispielsweise über Finnen 54, die sich vom Substrat 50 erstrecken. Die Nanostrukturen 56 sind Halbleiterschichten, die als Kanalbereiche für die Nano-FETs dienen. Isolierbereiche 60 wie beispielsweise Flachgrabenisolationsbereiche (Shallow Trench Isolation, STI-Bereiche) sind über dem Substrat 50 und zwischen benachbarten der Finnen 54 angeordnet, die über die Isolierbereiche 60 und von einem Bereich zwischen benachbarten Isolierbereichen 60 hervorstehen können. Obwohl die Isolierbereiche 60 wie hierin verwendet als vom Substrat 50 getrennt beschrieben/gezeigt sind, kann der Begriff „Substrat“ nur das Halbleitersubstrat oder eine Kombination des Halbleitersubstrats und der Isolierbereiche bezeichnen. Obwohl die Finnen 54 als ein einzelnes, mit dem Substrat 50 durchgängiges Material gezeigt sind, können die Finnen 54 und/oder das Substrat 50 ferner ein einziges Material oder mehrere Materialien aufweisen. In diesem Zusammenhang bezeichnen die Finnen 54 den Teil, der sich über die Isolierbereiche 60 und von einem Bereich zwischen den benachbarten Isolierbereichen 60 erstreckt.
  • Gatestrukturen 100 umschließen die Nanostrukturen 56. Die Gatestrukturen 100 weisen Gatedielektrika 102 und Gateelektroden 104 auf. Die Gatedielektrika 102 befinden sich entlang oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 56 und können sich entlang Seitenwänden und über oberen Flächen der Finnen 54 erstrecken. Die Gateelektroden 104 liegen über den Gatedielektrika 102. Epitaktische Source/Drain-Bereiche 88 umschließen die Nanostrukturen 56 und sind auf gegenüberliegenden Seiten der Gatestrukturen 100 angeordnet. In Ausführungsformen, in denen mehrere Transistoren ausgebildet werden, können die epitaktischen Source/Drain-Bereiche 88 von unterschiedlichen Transistoren geteilt werden. Beispielsweise können benachbarte epitaktische Source/Drain-Bereiche 88 elektrisch verbunden sein, beispielsweise durch ein Verbinden der epitaktischen Source/Drain-Bereiche 88 mit einem gleichen Source/Drain-Kontakt. Eine oder mehrere Zwischenschichtdielektrikums-Schichten (ILD-Schichten) (nachstehend ausführlicher beschrieben) liegen über den epitaktischen Source/Drain-Bereichen 88 und/oder den Gatestrukturen 100, durch die Kontakte (nachstehend ausführlicher beschrieben) zu den epitaktischen Source/Drain-Bereichen 88 und den Gateelektroden 104 ausgebildet werden.
  • Einige hier beschriebene Ausführungsformen sind im Zusammenhang mit Nano-FETs beschrieben, die unter Verwendung eines Gate-Last-Prozesses ausgebildet wurden. In weiteren Ausführungsformen kann ein Gate-First-Prozess verwendet werden. Einige Ausführungsformen erwägen auch Aspekte, die in planaren Vorrichtungen wie planaren FETs oder in Finnen-Feldeffekttransistoren (FinFETs) verwendet werden.
  • 1 zeigt ferner Referenzquerschnitte, die in späteren Figuren verwendet werden. Der Querschnitt A-A verläuft entlang einer Längsachse einer Nanostruktur 56 und beispielsweise in Richtung eines Stromflusses zwischen den epitaktischen Source/Drain-Bereichen 88 eines Nano-FET. Der Querschnitt B-B steht senkrecht zum Querschnitt A-A und verläuft entlang einer Längsachse einer Gateelektrode 104. Der Querschnitt C-C steht senkrecht zum Querschnitt A-A und parallel zum Querschnitt B-B und erstreckt sich durch die epitaktischen Source/Drain-Bereiche 88 der Nano-FETs. Die nachfolgenden Figuren beziehen sich der Klarheit halber auf diese Referenzquerschnitte.
  • Die 2 bis 6 sind dreidimensionale Ansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Die 2 bis 6 zeigen eine ähnliche dreidimensionale Ansicht wie 1.
  • In 2 wird ein Substrat 50 zum Ausbilden der Nano-FETs bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, beispielsweise ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, das (z. B. mit einem p- oder einem n-Dotierstoff) dotiert oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, beispielsweise ein Siliziumwafer. Im Allgemeinen besteht ein SOI-Substrat aus einer Schicht aus einem Halbleitermaterial, das auf einer Isolierschicht ausgebildet ist. Die Isolierschicht kann beispielsweise eine Vergrabene-Oxid-Schicht (Buried Oxide, BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolierschicht ist auf einem Substrat vorgesehen, üblicherweise einem Silizium- oder Glassubstrat. Es können auch andere Substrate verwendet werden, beispielsweise Mehrschicht- oder Gradientsubstrate. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter wie beispielsweise Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter wie beispielsweise Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon enthalten.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann zum Ausbilden von n-Vorrichtungen wie NMOS-Transistoren, z. B. n-Nano-FETs, dienen und der p-Bereich 50P kann zum Ausbilden von p-Vorrichtungen wie PMOS-Transistoren, z. B. p-Nano-FETs, dienen. Der n-Bereich 50N kann physisch vom p-Bereich 50P (nicht getrennt gezeigt) getrennt sein, und eine beliebige Anzahl von Vorrichtungsmerkmalen (z. B. weiteren aktiven Vorrichtungen, dotierten Bereichen, Isolierstrukturen usw.) kann zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein.
  • Das Substrat 50 kann leicht mit einer p- oder n-Verunreinigung dotiert sein. Ein Anti-Durchschlags-Implantieren (Anti-Punch-Through, APT-Implantieren) kann an einem oberen Abschnitt des Substrats 50 durchgeführt werden, um einen APT-Bereich 53 auszubilden. Während des APT-Implantierens können Dotierstoffe in den n-Bereich 50N und den p-Bereich 50P implantiert werden. Die Dotierstoffe können einen Leitfähigkeitstyp aufweisen, der einem Leitfähigkeitstyp der Source/Drain-Bereiche entgegengesetzt ist, die nachfolgend im n-Bereich 50N wie im p-Bereich 50P ausgebildet werden. Der APT-Bereich kann sich unter nachfolgend ausgebildete Source/Drain-Bereiche in den Nano-FETs erstrecken, die in nachfolgenden Prozessen ausgebildet werden. Der APT-Bereich 53 kann verwendet werden, um Leckströme von den Source/Drain-Bereichen zum Substrat 50 zu verringern. In einigen Ausführungsformen kann die Dotierungskonzentration im APT-Bereich im Bereich von etwa 1018 cm-3 bis etwa 1019 cm-3 liegen.
  • Über dem Substrat 50 ist ein Mehrschichtstapel 52 ausgebildet. Der Mehrschichtstapel 52 weist alternierend erste Halbleiterschichten 52A und zweite Halbleiterschichten 52B auf. Die ersten Halbleiterschichten 52A sind aus einem ersten Halbleitermaterial ausgebildet, und die zweiten Halbleiterschichten 52B sind aus einem zweiten Halbleitermaterial ausgebildet. Die Halbleitermaterialien können jeweils aus den Kandidaten-Halbleitermaterialien des Substrats 50 ausgewählt sein. In der gezeigten Ausführungsform weist der Mehrschichtstapel 52 jeweils drei Schichten der ersten Halbleiterschicht 52A und der zweiten Halbleiterschicht 52B auf. Es versteht sich, dass der Mehrschichtstapel 52 eine beliebige Anzahl der ersten Halbleiterschichten 52A und der zweiten Halbleiterschichten 52B aufweisen kann.
  • In der gezeigten Ausführungsform werden die zweiten Halbleiterschichten 52B verwendet, um Kanalbereiche sowohl im n-Bereich 50N als auch wie im p-Bereich 50P für die Nano-FETs auszubilden. Die ersten Halbleiterschichten 52A sind Opferschichten (bzw. Dummy-Schichten), die bei der nachfolgenden Verarbeitung entfernt werden, so dass die oberen Flächen und die unteren Flächen der zweiten Halbleiterschichten 52B in beiden Bereichen freigelegt werden. Das zweite Halbleitermaterial der zweiten Halbleiterschichten 52B ist ein Material, das sowohl für n- als auch p-Nano-FETs geeignet ist, beispielsweise Silizium, und das erste Halbleitermaterial der ersten Halbleiterschichten 52A ist ein Material, das eine hohe Ätzselektivität gegen ein Ätzen des zweiten Halbleitermaterials aufweist, beispielsweise Siliziumgermanium.
  • In einer weiteren Ausführungsform werden die ersten Halbleiterschichten 52A verwendet, um Kanalbereiche für die Nano-FETs in einem Bereich (z. B. dem p-Bereich 50P) auszubilden, und die zweiten Halbleiterschichten 52B werden verwendet, um Kanalbereiche für die Nano-FETs in einem anderen Bereich (z. B. dem n-Bereich 50N) auszubilden. Das erste Halbleitermaterial der ersten Halbleiterschichten 52A kann für p-Nano-FETs geeignet sein, beispielsweise Siliziumgermanium (z. B. SixGe1-x, wobei x im Bereich von 0 bis 1 liegen kann), reines oder im Wesentlichen reines Germanium, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen, und das zweite Halbleitermaterial der zweiten Halbleiterschichten 52B kann für n-Nano-FETs geeignet sein, beispielsweise Silizium, Siliziumkarbid, ein III-V-Verbindungshalbleiter, ein II-VI-Verbindungshalbleiter oder dergleichen. Das erste Halbleitermaterial und das zweite Halbleitermaterial können eine hohe Ätzselektivität gegen ein Ätzen des jeweils anderen aufweisen, so dass die ersten Halbleiterschichten 52A im n-Bereich 50N entfernt werden können, ohne die zweiten Halbleiterschichten 52B zu entfernen, und die zweiten Halbleiterschichten 52B können im p-Bereich 50P entfernt werden, ohne die ersten Halbleiterschichten 52A zu entfernen.
  • Jede der Schichten des Mehrschichtstapels 52 kann unter Verwendung eines Prozesses wie Gasphasenepitaxie (VPE), Molekularstrahlepitaxie (MBE), chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD) oder dergleichen ausgebildet werden. Jede der Schichten kann bis zu einer geringen Dicke ausgebildet sein, etwa einer Dicke in einem Bereich von etwa 5 nm bis etwa 30 nm. In einigen Ausführungsformen wird eine Gruppe von Schichten (z. B. die zweiten Halbleiterschichten 52B) so ausgebildet, dass sie dünner als die andere Gruppe von Schichten (z. B. die ersten Halbleiterschichten 52A) sind. Beispielsweise können in Ausführungsformen, in denen die zweiten Halbleiterschichten 52B verwendet werden, um Kanalbereiche auszubilden, und die ersten Halbleiterschichten 52A Opferschichten (bzw. Dummy-Schichten) sind, die ersten Halbleiterschichten 52A bis zu einer ersten Dicke T1 ausgebildet werden und die zweiten Halbleiterschichten 52B können bis zu einer zweiten Dicke T2 ausgebildet werden, wobei die zweite Dicke T2 etwa 30 % bis etwa 60 % kleiner als die erste Dicke T1 ist. Durch Ausbilden der zweiten Halbleiterschichten 52B mit einer kleineren Dicke können die Kanalbereiche mit einer größeren Dichte ausgebildet werden.
  • In 3 werden Gräben in das Substrat 50 und den Mehrschichtstapel 52 geätzt, so dass Finnen 54 und Nanostrukturen 56 ausgebildet werden. Die Finnen 54 sind Halbleiterstreifen, die in dem Substrat 50 strukturiert sind. Die Nanostrukturen 56 enthalten die verbleibenden Teile des Mehrschichtstapels 52 auf den Finnen 54. Insbesondere weisen die Nanostrukturen 56 alternierend erste Nanostrukturen 56A und zweite Nanostrukturen 56B auf. Die ersten Nanostrukturen 56A und die zweiten Nanostrukturen 56B bestehen aus verbleibenden Teilen der ersten Halbleiterschichten 52A bzw. der zweiten Halbleiterschichten 52B. Nach dem Ausbilden sind die zweiten Nanostrukturen 56B in den Zwischenebenen der Struktur jeweils zwischen zwei der ersten Nanostrukturen 56A angeordnet. Das Ätzen kann irgendein geeigneter Ätzprozess sein, wie beispielsweise ein reaktives Ionenätzen (RIE), ein Neutralstrahlätzen (NBE) oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Finnen 54 und die Nanostrukturen 56 können durch jedes geeignete Verfahren strukturiert werden. Beispielsweise können die Finnen 54 und die Nanostrukturen 56 unter Verwendung eines oder mehrerer Photolithographieprozesse strukturiert werden, beispielsweise Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Photolithographie- und selbstjustierte bzw. selbstausgerichtete Prozesse, so dass Strukturen erzeugt werden können, die beispielsweise Mittenabstände aufweisen, die kleiner als die sind, die sonst mit einem einzigen, direkten Photolithographieprozess erhalten werden können. Beispielsweise wird in einer Ausführungsform eine Opferschicht über einem Substrat ausgebildet und unter Verwendung eines Photolithographieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstjustierten Prozesses neben der strukturierten Opferschicht ausgebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen 54 und die Nanostrukturen 56 zu strukturieren.
  • Die Finnen 54 und die Nanostrukturen 56 können Breiten in einem Bereich von etwa 8 nm bis etwa 40 nm aufweisen. Die Finnen 54 und die Nanostrukturen 56 im n-Bereich 50N und im p-Bereich 50P sind beispielhaft als im Wesentlichen gleich breit gezeigt. In einigen Ausführungsformen können die Finnen 54 und die Nanostrukturen 56 in einem Bereich (z. B. dem n-Bereich 50N) breiter oder schmaler als die Finnen 54 und die Nanostrukturen 56 im anderen Bereich (z. B. dem p-Bereich 50P) sein.
  • In 4 werden STI (Shallow Trench Isolation)-Bereiche 60 neben den Finnen 54 ausgebildet. Die STI-Bereiche 60 können durch Abscheiden eines Isoliermaterials über dem Substrat 50 und den Nanostrukturen 56 und zwischen benachbarten der Finnen 54 ausgebildet werden. Das Isoliermaterial kann ein Oxid wie Siliziumoxid, ein Nitrid wie Siliziumnitrid, dergleichen oder eine Kombination davon sein und kann durch hochdichte Plasma-CVD (HDP-CVD), fließfähige CVD (Flowable CVD, FCVD), dergleichen oder eine Kombination davon ausgebildet werden. Es können andere Isoliermaterialien verwendet werden, die durch irgendeinen geeigneten Prozess ausgebildet werden. In der gezeigten Ausführungsform ist das Isoliermaterial Siliziumoxid, das durch einen FCVD-Prozess ausgebildet wird. Ein Temperprozess kann durchgeführt werden, nachdem das Isoliermaterial ausgebildet ist. In einer Ausführungsform wird das Isoliermaterial so ausgebildet, dass überschüssiges Isoliermaterial die Nanostrukturen 56 bedeckt. Obwohl das Isoliermaterial als eine einzelne Schicht gezeigt ist, können einige Ausführungsformen mehrere Schichten verwenden. Beispielsweise kann in einigen Ausführungsformen zuerst eine Auskleidung entlang Oberflächen des Substrats 50, der Finnen 54 und der Nanostrukturen 56 ausgebildet werden. Danach kann ein Füllmaterial, das den oben beschriebenen ähnelt, über der Auskleidung ausgebildet werden.
  • Ein Entfernungsprozess wird dann auf das Isoliermaterial angewendet, um überschüssiges Isoliermaterial über den Nanostrukturen 56 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, z. B. ein chemisch-mechanischer Polierprozess (CMP-Prozess), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 56 so frei, dass obere Flächen der Nanostrukturen 56 und das Isoliermaterial nach Abschluss des Planarisierungsprozesses (innerhalb von Prozessschwankungen) koplanar sind.
  • Das Isoliermaterial wird dann vertieft, um die STI-Bereiche 60 auszubilden. Das Isoliermaterial wird so vertieft, dass die oberen Abschnitte der Finnen 54 von einem Bereich zwischen benachbarten STI-Bereichen 60 hervorstehen. In der gezeigten Ausführungsform befinden sich die oberen Flächen der STI-Bereiche 60 unter den oberen Flächen der Finnen 54. In einigen Ausführungsformen sind die oberen Flächen der STI-Bereiche 60 oberhalb der oberen Flächen der Finnen 54 oder (innerhalb von Prozessschwankungen) koplanar mit ihnen angeordnet. Ferner können die oberen Flächen der STI-Bereiche 60 eine flache Oberfläche wie gezeigt, eine konvexe Oberfläche, eine konkave Oberfläche (wie z. B. eine Einwölbung bzw. Dishing) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 60 können durch ein geeignetes Ätzen flach, konvex und/oder konkav ausgebildet werden. Die STI-Bereiche 60 können unter Verwendung eines geeigneten Ätzprozesses vertieft werden, beispielsweise eines solchen, der für das Material des Isoliermaterials selektiv ist (der z. B. das Material des Isoliermaterials schneller als die Materialien der Finnen 54 und der Nanostrukturen 56 ätzt). Beispielsweise kann ein Oxidentfernen verwendet werden, etwa unter Verwendung von verdünnter Flusssäure (dilute Hydrofluoric Acid, dHF).
  • Der oben beschriebene Prozess ist nur ein Beispiel dafür, wie die Finnen 54 und die Nanostrukturen 56 ausgebildet werden können. In einigen Ausführungsformen können die Finnen 54 und die Nanostrukturen 56 durch einen epitaktischen Wachstumsprozess ausgebildet werden. Beispielsweise kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 ausgebildet werden, und Gräben können so durch die dielektrische Schicht geätzt werden, dass das darunterliegende Substrat 50 freigelegt wird. Epitaxiestrukturen können in den Gräben epitaktisch gezüchtet werden, und die dielektrische Schicht kann so vertieft sein, dass die Epitaxiestrukturen aus der dielektrischen Schicht herausragen, um die Finnen 54 und die Nanostrukturen 56 auszubilden. Die Epitaxiestrukturen können die oben beschriebenen alternierenden Halbleitermaterialien aufweisen, etwa das erste Halbleitermaterial und das zweite Halbleitermaterial. In Ausführungsformen, in denen Epitaxiestrukturen epitaktisch gezüchtet werden, können die epitaktisch gezüchteten Materialien während des Wachstums in situ dotiert werden, was frühere und/oder nachfolgende Implantationen vermeiden kann, obwohl In-situ- und Implantationsdotierung zusammen verwendet werden können.
  • Ferner können geeignete Vertiefungen in dem Substrat 50, den Finnen 54 und/oder den Nanostrukturen 56 ausgebildet werden. In einigen Ausführungsformen können eine p-Vertiefung in dem n-Bereich 50N und eine n-Vertiefung in dem p-Bereich 50P ausgebildet werden. In einer weiteren Ausführungsform können p-Vertiefungen oder n-Vertiefungen sowohl im n-Bereich 50N als auch im p-Bereich 50P ausgebildet werden.
  • In Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantierungsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Photoresists oder anderer Masken ausgeführt werden. Beispielsweise kann im n-Bereich 50N ein Photoresist über den Finnen 54, den Nanostrukturen 56 und den STI-Bereichen 60 ausgebildet werden. Der Photoresist wird so strukturiert, dass der p-Bereich 50P freigelegt wird. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, wird eine Implantierung mit n-Verunreinigungen im p-Bereich 50P durchgeführt, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass n-Verunreinigungen in den n-Bereich 50N implantiert werden. Die n-Verunreinigungen können Phosphor, Arsen, Antimon oder dergleichen sein, die in den Bereich bis zu einer Konzentration im Bereich von etwa 1013 cm-3 bis etwa 1014 cm-3 implantiert werden. Nach dem Implantieren wird der Photoresist entfernt, beispielsweise durch einen geeigneten Veraschungsprozess.
  • Nach dem Implantieren des p-Bereichs 50P wird ein Photoresist über den Finnen 54, den Nanostrukturen 56 und den STI-Bereichen 60 im p-Bereich 50P ausgebildet. Der Photoresist wird so strukturiert, dass der n-Bereich 50N freigelegt wird. Der Photoresist kann unter Verwendung einer Rotationsbeschichtungstechnik ausgebildet und unter Verwendung geeigneter Photolithographietechniken strukturiert werden. Nachdem der Photoresist strukturiert ist, kann eine Implantierung mit p-Verunreinigungen im n-Bereich 50N durchgeführt werden, und der Photoresist kann als Maske dienen, um im Wesentlichen zu verhindern, dass p-Verunreinigungen in den p-Bereich 50P implantiert werden. Die p-Verunreinigungen können Bor, Borfluorid, Indium oder dergleichen sein, die in den Bereich bis zu einer Konzentration im Bereich von etwa 1013 cm-3 bis etwa 1014 cm-3 implantiert werden. Nach dem Implantieren kann der Photoresist beispielsweise durch einen geeigneten Veraschungsprozess entfernt werden.
  • Nach den Implantierungen des n-Bereichs 50N und des p-Bereichs 50P kann ein Tempern durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Verunreinigungen zu aktivieren. In einigen Ausführungsformen können die gezüchteten Materialien der epitaktischen Finnen während des Wachstums in situ dotiert werden, was die Implantierungen vermeiden kann, obwohl In-Situ- und Implantationsdotierung zusammen verwendet werden können.
  • In 5 wird eine Dummy-Dielektrikumsschicht 62 auf den Finnen 54 und den Nanostrukturen 56 ausgebildet. Die Dummy-Dielektrikumsschicht 62 kann beispielsweise Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß geeigneter Techniken abgeschieden oder thermisch gezüchtet werden. Eine Dummy-Gateschicht 64 wird über der Dummy-Dielektrikumsschicht 62 ausgebildet, und eine Maskenschicht 66 wird über der Dummy-Gateschicht 64 ausgebildet. Die Dummy-Gateschicht 64 kann über der Dummy-Dielektrikumsschicht 62 abgeschieden und dann planarisiert werden, beispielsweise durch ein CMP. Die Maskenschicht 66 kann über der Dummy-Gateschicht 64 abgeschieden werden. Die Dummy-Gateschicht 64 kann ein leitfähiges oder nicht leitfähiges Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle aufweist. Die Dummy-Gateschicht 64 kann durch physikalische Gasphasenabscheidung (PVD), CVD, Sputterabscheidung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gateschicht 64 kann aus einem oder mehreren Materialien hergestellt sein, die eine hohe Ätzselektivität gegen ein Ätzen der Isoliermaterialien aufweisen, z. B. dem einen oder den mehreren Materialien der STI-Bereiche 60 und/oder der Dummy-Dielektrikumsschicht 62. Die Maskenschicht 66 kann eine oder mehrere Schichten von beispielsweise Siliziumnitrid, Siliziumoxynitrid oder dergleichen aufweisen. In diesem Beispiel werden eine einzelne Dummy-Gateschicht 64 und eine einzelne Maskenschicht 66 über dem n-Bereich 50N und dem p-Bereich 50P ausgebildet. Obwohl gezeigt ist, dass die Dielektrikumsschicht 62 die STI-Bereiche 60 abdeckt, sollte klar sein, dass die Dielektrikumsschicht 62 auf andere Weise ausgebildet werden kann. In einigen Ausführungsformen, beispielsweise wenn die Dummy-Dielektrikumsschicht 62 thermisch gezüchtet wird, wird die Dummy-Dielektrikumsschicht 62 so ausgebildet, dass sie nur die Finnen 54 und die Nanostrukturen 56 bedeckt.
  • In 6 wird die Maskenschicht 66 unter Verwendung geeigneter Photolithographie- und Ätztechniken strukturiert, so dass Masken 76 ausgebildet werden. Die Struktur der Masken 76 wird dann durch eine geeignete Ätztechnik auf die Dummy-Gateschicht 64 übertragen, so dass Dummy-Gates 74 ausgebildet werden. Die Struktur der Masken 76 kann gegebenenfalls durch eine geeignete Ätztechnik weiter auf die Dielektrikumsschicht 62 übertragen werden, so dass Dummy-Dielektrika 72 ausgebildet werden. Die Dummy-Gates 74 bedecken Abschnitte der Nanostrukturen 56, die bei der nachfolgenden Verarbeitung zum Ausbilden von Kanalbereichen freigelegt werden. Insbesondere erstrecken sich die Dummy-Gates 74 entlang der Teile der zweiten Nanostrukturen 56B, die zum Ausbilden der Kanalbereiche 58 (siehe 7A) verwendet werden. Die Struktur der Masken 76 kann verwendet werden, um benachbarte Dummy-Gates 74 physisch zu trennen. Die Dummy-Gates 74 können auch Längsrichtungen aufweisen, die (innerhalb von Prozessschwankungen) im Wesentlichen senkrecht zur Längsrichtung der Finnen 54 sind. Die Masken 76 können gegebenenfalls nach dem Strukturieren entfernt werden, beispielsweise durch eine geeignete Ätztechnik.
  • Die 7A bis 20C sind Querschnittsansichten weiterer Zwischenstufen bei der Herstellung der Nano-FETs gemäß einigen Ausführungsformen. Die 7A, 8A, 9A, 10A, 11A, 12A, 13A, 14A, 15A, 16A, 17A, 18A, 19A und 20A sind entlang des Referenzquerschnitts A-A in 1 gezeigt. Die 7B, 8B, 9B, 10B, 11B, 12B, 13B, 14B, 15B, 16B, 17B, 18B, 19B und 20B sind entlang des Referenzquerschnitts B-B in 1 gezeigt, es werden jedoch nur zwei Finnen gezeigt. Die 7C, 8C, 9C, 10C, 11C, 12C, 13C, 14C, 15C, 16C, 17C, 18C, 19C und 20C sind entlang des Referenzquerschnitts C-C in 1 gezeigt, es werden jedoch nur zwei Finnen gezeigt. Die 7A bis 20C können sowohl auf den n-Bereich 50N als auch auf den p-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden im jeder der Figuren beigefügten Text beschrieben.
  • In den 7A, 7B und 7C werden Gate-Abstandshalter 80 über den Nanostrukturen 56 und den Finnen 54 auf freiliegenden Seitenwänden der Masken 76, der Dummy-Gates 74 und der Dummy-Dielektrika 72 ausgebildet. Die Gate-Abstandshalter 80 können durch konformes Ausbilden eines Isoliermaterials und nachfolgendes Ätzen des Isoliermaterials ausgebildet werden. Das Isoliermaterial der Gate-Abstandshalter 80 kann Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxykarbonitrid, Kombinationen davon oder dergleichen sein und kann durch thermische Oxidation, Abscheidung, eine Kombination davon oder dergleichen ausgebildet werden. Die Gate-Abstandshalter 80 können aus einem einschichtigen Isoliermaterial oder Mehrfachschichten von Isoliermaterialien ausgebildet sein. In einigen Ausführungsformen weisen die Gate-Abstandshalter 80 mehrere Schichten aus Siliziumoxykarbonitrid auf, wobei jede Schicht eine unterschiedliche Siliziumoxykarbonitrid-Zusammensetzung aufweisen kann. In einigen Ausführungsformen weisen die Gate-Abstandshalter 80 eine Schicht aus Siliziumoxid auf, die zwischen zwei Schichten aus Siliziumnitrid angeordnet ist. Andere Abstandshalterstrukturen können ausgebildet werden. Das Ätzen des Isoliermaterials kann anisotrop sein. Beispielsweise kann der Ätzprozess ein Trockenätzen wie RIE, NBE oder dergleichen sein. Nach dem Ätzen können die Gate-Abstandshalter 80 gerade Seitenwände oder gekrümmte Seitenwände aufweisen. Der Trockenätzprozess wird so durchgeführt, dass das Isoliermaterial an den Seitenwänden der Nanostrukturen 56 (und gegebenenfalls der Finnen 54) entfernt wird. Beispielsweise kann der Trockenätzprozess zum Entfernen des Isoliermaterials von den Seitenwänden der Nanostrukturen 56 für eine Dauer im Bereich von etwa 1 Sekunde bis etwa 15 Sekunden durchgeführt werden. In der gezeigten Ausführungsform wird das Isoliermaterial auch von den Seitenwänden der Finnen 54 entfernt, so dass kein Material der Gate-Abstandshalter 80 über den STI-Bereichen 60 verbleibt. In einer weiteren Ausführungsform kann etwas Isoliermaterial an den Seitenwänden der Finnen 54 verbleiben, jedoch nicht an den Seitenwänden der Nanostrukturen 56.
  • Vor dem Ausbilden der Gate-Abstandshalter 80 können Implantierungen für leicht dotierte Source/Drain-Bereiche (LDD-Bereiche) 82 durchgeführt werden. In den Ausführungsformen mit unterschiedlichen Vorrichtungstypen kann ähnlich den oben beschriebenen Implantierungen eine Maske, beispielsweise ein Photoresist, über dem n-Bereich 50N ausgebildet werden, während der p-Bereich 50P freiliegt, und Verunreinigungen eines geeigneten Typs (z. B. des p-Typs) können in die Nanostrukturen 56 und die Finnen 54 implantiert werden, die im p-Bereich 50P freiliegen. Die Maske kann dann entfernt werden. Anschließend kann eine Maske wie beispielsweise ein Photoresist über dem p-Bereich 50P ausgebildet werden, während der n-Bereich 50N freiliegt, und Verunreinigungen eines geeigneten Typs (z. B. des n-Typs) können in die Nanostrukturen 56 und die Finnen 54 implantiert werden, die im n-Bereich 50N freiliegen. Die Maske kann dann entfernt werden. Die n-Verunreinigungen können beliebige der zuvor beschriebenen n-Verunreinigungen sein, und die p-Verunreinigungen können beliebige der zuvor beschriebenen p-Verunreinigungen sein. Die leicht dotierten Source/Drain-Bereiche können eine Verunreinigungskonzentration im Bereich von etwa 1015 cm-3 bis etwa 1019 cm-3 aufweisen. Ein Tempern kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Verunreinigungen zu aktivieren. Während des Implantierens bleiben die Kanalbereiche 58 von den Dummy-Gates 74 bedeckt, so dass die Kanalbereiche 58 im Wesentlichen frei von der in den LDD-Bereichen 82 implantierten Verunreinigung bleiben.
  • Es sei angemerkt, dass die obige Offenbarung allgemein einen Prozess zum Ausbilden von Abstandshaltern und LDD-Bereichen beschreibt. Andere Prozesse und eine andere Abfolge können verwendet werden. Beispielsweise können weniger oder mehr Abstandshalter verwendet werden, es kann eine andere Abfolge von Schritten verwendet werden (z. B. können weitere Abstandshalter ausgebildet und entfernt werden usw.) und/oder dergleichen. Darüber hinaus können die n- und p-Vorrichtungen unter Verwendung anderer Strukturen und Schritte ausgebildet werden.
  • In den 8A, 8B und 8C werden Teile der ersten Nanostrukturen 56A entfernt, so dass Source/Drain-Öffnungen 84 ausgebildet werden. Insbesondere werden die Teile der ersten Nanostrukturen 56A entfernt, die seitlich von den Gate-Abstandshaltern 80 und den Dummy-Gates 74 freigelegt sind, so dass die oberen und unteren Flächen der zweiten Nanostrukturen 56B freigelegt werden, beispielsweise die oberen und unteren Flächen der LDD-Bereiche 82. Die Source/Drain-Öffnungen 84 erstrecken sich somit seitlich zwischen Seitenwänden der Finnen 54, wie in 8C gezeigt. Die Teile der ersten Nanostrukturen 56A können durch einen geeigneten Ätzprozess entfernt werden, der das Material der ersten Nanostrukturen 56A selektiv mit einer schnelleren Geschwindigkeit als das oder die Materialien der zweiten Nanostrukturen 56B und der Finnen 54 ätzt. Das Ätzen kann isotrop sein. Wenn beispielsweise die Finnen 54 und die zweiten Nanostrukturen 56B aus Silizium und die ersten Nanostrukturen 56A aus Siliziumgermanium ausgebildet sind, kann der Ätzprozess ein Nassätzen unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen sein. Da sich die Gate-Abstandshalter 80 nicht entlang Seitenwänden der Nanostrukturen 56 erstrecken, können die ersten Nanostrukturen 56A im Querschnitt von 8C vollständig entfernt werden.
  • In den 9A, 9B und 9C werden optional innere Abstandshalter 86 an den Seitenwänden der verbleibenden Teile der ersten Nanostrukturen 56A ausgebildet, z. B. jenen Seitenwänden, die durch die Source/Drain-Öffnungen 84 freigelegt sind. Wie nachstehend ausführlicher beschrieben, werden nachfolgend Source/Drain-Bereiche in den Source/Drain-Öffnungen 84 ausgebildet, und die ersten Nanostrukturen 56A werden nachfolgend durch entsprechende Gatestrukturen ersetzt. Die inneren Abstandshalter 86 wirken als Isoliermerkmale zwischen den nachfolgend ausgebildeten Source/Drain-Bereichen und den nachfolgend ausgebildeten Gatestrukturen. Ferner können die inneren Abstandshalter 86 verwendet werden, um eine Beschädigung der nachfolgend ausgebildeten Source/Drain-Bereiche durch nachfolgende Ätzprozesse zu verhindern, wie beispielsweise Ätzprozesse, die zum nachfolgenden Ausbilden der Gatestrukturen verwendet werden.
  • Als Beispiel zum Ausbilden der inneren Abstandshalter 86 können die Source/Drain-Öffnungen 84 erweitert werden. Insbesondere können Teile der Seitenwände der ersten Nanostrukturen 56A, die durch die Source/Drain-Öffnungen 84 freigelegt sind, vertieft werden. Obwohl die Seitenwände der ersten Nanostrukturen 56A als gerade gezeigt sind, können die Seitenwände konkav oder konvex sein. Die Seitenwände können durch einen geeigneten Ätzprozess vertieft werden, der das Material der ersten Nanostrukturen 56A selektiv mit einer schnelleren Geschwindigkeit als das oder die Materialien der zweiten Nanostrukturen 56B und der Finnen 54 ätzt. Das Ätzen kann isotrop sein. Wenn beispielsweise die Finnen 54 und die zweiten Nanostrukturen 56B aus Silizium und die ersten Nanostrukturen 56A aus Siliziumgermanium ausgebildet sind, kann der Ätzprozess ein Nassätzen unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen sein. In einer weiteren Ausführungsform kann der Ätzprozess ein Trockenätzen unter Verwendung eines fluorbasierten Gases wie Fluorwasserstoff sein. In einigen Ausführungsformen kann der gleiche Ätzprozess fortlaufend durchgeführt werden, um sowohl die Source/Drain-Öffnungen 84 auszubilden als auch die Seitenwände der ersten Nanostrukturen 56A zu vertiefen. Die inneren Abstandshalter 86 können dann durch konformes Ausbilden eines Isoliermaterials und nachfolgendes Ätzen des Isoliermaterials ausgebildet werden. Das Isoliermaterial kann ein Material wie Siliziumnitrid oder Siliziumoxynitrid sein, obwohl jedes geeignete Material wie Materialien mit niedriger Dielektrizitätskonstante (Low-k-Materialien) mit einem k-Wert von weniger als etwa 3,5 verwendet werden kann. Das Isoliermaterial kann durch einen konformen Abscheidungsprozess wie ALD, CVD oder dergleichen abgeschieden werden. Das Ätzen des Isoliermaterials kann anisotrop sein. Beispielsweise kann der Ätzprozess ein Trockenätzen wie RIE, NBE oder dergleichen sein. Obwohl äußere Seitenwände der inneren Abstandshalter 86 in Bezug auf die Seitenwände der Gate-Abstandshalter 80 als bündig gezeigt sind, können sich die äußeren Seitenwände der inneren Abstandshalter 86 über die Seitenwände der Gate-Abstandshalter 80 hinaus erstrecken oder von diesen zurückgesetzt sein. Mit anderen Worten können die inneren Abstandshalter 86 die Seitenwandvertiefungen teilweise füllen, vollständig füllen oder überfüllen. Obwohl die Seitenwände der inneren Abstandshalter 86 als gerade gezeigt sind, können die Seitenwände der inneren Abstandshalter 86 konkav oder konvex sein.
  • In den 10A, 10B und 10C werden die Teile der zweiten Nanostrukturen 56B und der Finnen 54, die durch die Source/Drain-Öffnungen 84 freigelegt sind, optional getrimmt. Das Trimmen verringert die Abmessungen (z. B. Dicke und Breite) der freiliegenden Teile der zweiten Nanostrukturen 56B (z. B. der LDD-Bereiche 82), wobei die nicht freiliegenden Teile der zweiten Nanostrukturen 56B (z. B. die Kanalbereiche 58) ihre ursprünglichen Maße beibehalten. Die nicht freiliegenden Teile der zweiten Nanostrukturen 56B sind diejenigen Teile, die von den Gate-Abstandshaltern 80 und den Dummy-Gates 74 bedeckt sind. Die nicht freiliegenden Teile der Finnen 54 sind diejenigen Teile, die sich über die STI-Bereiche 60 erstrecken. Beispielsweise kann das Trimmen die Dicke der freiliegenden Teile der zweiten Nanostrukturen 56B von der zweiten Dicke T2 (oben in Bezug auf 2 beschrieben) auf eine dritte Dicke T3 verringern, wobei die dritte Dicke T3 in einem Bereich von ungefähr 3 nm bis ungefähr 15 nm liegt, und die dritte Dicke T3 etwa 25 % bis etwa 40 % kleiner als die zweite Dicke T2 ist. In ähnlicher Weise kann das Trimmen die Breite der freiliegenden Abschnitte der Finnen 54 und der zweiten Nanostrukturen 56B von einer ersten Breite W1 auf eine zweite Breite W2 verringern, wobei die erste Breite W1 in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm liegt, die zweite Breite W2 in einem Bereich von ungefähr 3 nm bis ungefähr 15 nm liegt und die zweite Breite W2 etwa 25 % bis etwa 50 % kleiner als die erste Breite W1 ist. Nach dem Trimmen haben die zweiten Nanostrukturen 56B einen ersten Umfang im Querschnitt von 10B (z. B. zweimal die Summe der zweiten Dicke T2 und der ersten Breite W1) und haben einen zweiten Umfang im Querschnitt der 10C (z. B. zweimal die Summe der dritten Dicke T3 und der zweiten Breite W2), wobei der zweite Umfang kleiner als der erste Umfang ist. Das Trimmen erweitert die Source/Drain-Öffnungen 84, so dass sie größere Source/Drain-Bereiche für die Nano-FETs aufnehmen können. Die freiliegenden Teile der zweiten Nanostrukturen 56B und der Finnen 54 können durch einen geeigneten Ätzprozess getrimmt werden, der das oder die Materialien der zweiten Nanostrukturen 56B und der Finnen 54 selektiv mit einer schnelleren Geschwindigkeit als die Materialien der ersten Nanostrukturen 56A, der inneren Abstandshalter 86 und der Gate-Abstandshalter 80 ätzt. Das Ätzen kann isotrop sein. Wenn beispielsweise die Finnen 54 und die zweiten Nanostrukturen 56B aus Silizium und die ersten Nanostrukturen 56A aus Siliziumgermanium ausgebildet sind, kann der Ätzprozess ein Nassätzen unter Verwendung eines verdünnten Ammoniumhydroxid-Wasserstoffperoxid-Gemisches (APM), eines Schwefelsäure-Wasserstoffperoxid-Gemisches (SPM) oder dergleichen sein. Wenn der Trimmprozess weggelassen wird, können die Kanalbereiche 58 und die LDD-Bereiche 82 jeweils die gleiche Dicke haben.
  • In den 11A, 11B und 11C werden epitaktische Source/Drain-Bereiche 88 in den Source/Drain-Öffnungen 84 und um die freiliegenden/getrimmten Abschnitte der zweiten Nanostrukturen 56B (z. B. die LDD-Bereiche 82) herum ausgebildet. Nach dem Ausbilden umschließen die epitaktischen Source/Drain-Bereiche 88 vier Seiten (z. B. obere Flächen, Seitenwände und untere Flächen) der zweiten Nanostrukturen 56B. Die epitaktischen Source/Drain-Bereiche 88 umgeben somit die zweiten Nanostrukturen 56B im Querschnitt von 11C vollständig. Die epitaktischen Source/Drain-Bereiche 88 können optional auch auf freiliegenden/getrimmten Abschnitten der Finnen 54 ausgebildet werden, so dass eine erste Teilmenge der epitaktischen Source/Drain-Bereiche 88A die zweiten Nanostrukturen 56B umschließt und eine zweite Teilmenge der epitaktischen Source/Drain-Bereiche 88B sich entlang der Finnen 54 erstrecken. Die epitaktischen Source/Drain-Bereiche 88 werden in den Source/Drain-Öffnungen 84 so ausgebildet, dass entsprechende Gruppen der epitaktischen Source/Drain-Bereiche 88 zwischen benachbarten Paaren der Dummy-Gates 74 angeordnet sind. In einigen Ausführungsformen werden die Gate-Abstandshalter 80 und die inneren Abstandshalter 86 verwendet, um die epitaktischen Source/Drain-Bereiche 88 von den Dummy-Gates 74 und den ersten Nanostrukturen 56A um einen geeigneten seitlichen Abstand zu trennen, so dass die epitaktischen Source/Drain-Bereiche 88 nachfolgend ausgebildete Gates der Nano-FETs nicht kurzschließen. Die epitaktischen Source/Drain-Bereiche 88 können in Kontakt mit den inneren Abstandshaltern 86 (falls vorhanden) ausgebildet werden. Wenn die Nanostrukturen 56B getrimmt werden, können die epitaktischen Source/Drain-Bereiche 88 eine mechanische Spannung auf die Kanalbereiche 58 ausüben, wodurch das Leistungsverhalten verbessert wird.
  • Die epitaktischen Source/Drain-Bereiche 88 können in dem n-Bereich 50N ausgebildet werden, indem der p-Bereich 50P maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 88 epitaktisch in den Source/Drain-Öffnungen 84 in dem n-Bereich 50N gezüchtet. Die epitaktischen Source/Drain-Bereiche 88 können jedes geeignete Material enthalten, das für n-Nano-FETs geeignet ist. Beispielsweise können die epitaktischen Source/Drain-Bereiche 88 im n-Bereich 50N Materialien enthalten, die eine Zugspannung auf die Kanalbereiche 58 ausüben, beispielsweise Silizium, Siliziumkarbid, phosphordotiertes Siliziumkarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source/Drain-Bereiche 88 in dem n-Bereich 50N können Oberflächen aufweisen, die von jeweiligen Oberflächen der zweiten Nanostrukturen 56B und der Finnen 54 erhaben sind, und können Facetten aufweisen.
  • Die epitaktischen Source/Drain-Bereiche 88 in dem p-Bereich 50P können ausgebildet werden, indem der n-Bereich 50N maskiert wird. Dann werden die epitaktischen Source/Drain-Bereiche 88 in den Source/Drain-Öffnungen 84 im p-Bereich 50P epitaktisch gezüchtet. Die epitaktischen Source/Drain-Bereiche 88 können jedes geeignete Material enthalten, das für p-Nano-FETs geeignet ist. Beispielsweise können die epitaktischen Source/Drain-Bereiche 88 in dem p-Bereich 50P Materialien enthalten, die eine Druckspannung auf die Kanalbereiche 58 ausüben, beispielsweise Siliziumgermanium, Bor-dotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source/Drain-Bereiche 88 in dem p-Bereich 50P können auch Oberflächen aufweisen, die von den jeweiligen Oberflächen der zweiten Nanostrukturen 56B und der Finnen 54 erhaben sind, und können Facetten aufweisen.
  • In die epitaktischen Source/Drain-Bereichen 88, die zweiten Nanostrukturen 56B und/oder die Finnen 54 können zum Ausbilden der Source/Drain-Bereiche Dotierstoffe implantiert werden, ähnlich dem zuvor beschriebenen Prozess zum Ausbilden der leicht dotierten Source/Drain-Bereiche, gefolgt von einem Tempern. Die Source/Drain-Bereiche können eine Verunreinigungskonzentration im Bereich von etwa 1019 cm-3 bis etwa 1021 cm-3 aufweisen. Die n- und/oder p-Verunreinigungen für die Source/Drain-Bereiche können irgendwelche der zuvor beschriebenen Verunreinigungen sein. In einigen Ausführungsformen können die epitaktischen Source/Drain-Bereiche 88 während des Wachstums in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zum Ausbilden der epitaktischen Source/Drain-Bereiche 88 verwendet werden, weisen die oberen Flächen der epitaktischen Source/Drain-Bereiche 88 Facetten auf, die seitlich über Oberflächen der zweiten Nanostrukturen 56B und der Finnen 54 hinaus nach außen erweitert sind. In Ausführungsformen, in denen kein Material der Gate-Abstandshalter 80 über den STI-Bereichen 60 verbleibt, können sich die epitaktischen Source/Drain-Bereiche 88B entlang der STI-Bereiche 60 erstrecken und diese berühren. Die epitaktischen Source/Drain-Bereiche 88 werden bis zu einer Dicke T4 ausgebildet, die so gewählt ist, dass die epitaktischen Source/Drain-Bereiche 88 während des Epitaxieprozesses nicht verschmelzen. In einigen Ausführungsformen ist die Dicke T4 der epitaktischen Source/Drain-Bereiche 88 weniger als etwa ein Viertel der ursprünglichen Dicke T1 (oben in Bezug auf 2 beschrieben) der ersten Nanostrukturen 56A. Zum Beispiel kann die Dicke T4 im Bereich von ungefähr 5 nm bis ungefähr 15 nm liegen. Durch Ausbilden der epitaktischen Source/Drain-Bereiche 88 bis zu einer Dicke T4 in diesem Bereich kann ein Verschmelzen der epitaktischen Source/Drain-Bereiche 88 vermieden werden. Das Ausbilden der epitaktischen Source/Drain-Bereiche 88 bis zu einer Dicke T4 außerhalb dieses Bereichs kann es unmöglich machen, ein Verschmelzen der epitaktischen Source/Drain-Bereiche 88 zu vermeiden. Das Vermeiden des Verschmelzens der epitaktischen Source/Drain-Bereiche 88 ermöglicht es nachfolgend ausgebildeten Source/Drain-Kontakten, alle (z. B. vier) Seiten der epitaktischen Source/Drain-Bereiche 88A zu umschließen, wodurch die Kontaktfläche vergrößert und der Kontaktwiderstand (Rc) der Source/Drain-Kontakte verringert wird.
  • Die epitaktischen Source/Drain-Bereiche 88 können eine oder mehrere Halbleitermaterialschichten aufweisen. Beispielsweise können die epitaktischen Source/Drain-Bereiche 88 eine erste Halbleitermaterialschicht, eine zweite Halbleitermaterialschicht und eine dritte Halbleitermaterialschicht aufweisen. Für die epitaktischen Source/Drain-Bereiche 88 kann eine beliebige Anzahl von Halbleitermaterialschichten verwendet werden. Die erste Halbleitermaterialschicht, die zweite Halbleitermaterialschicht und die dritte Halbleitermaterialschicht können je aus unterschiedlichen Halbleitermaterialien ausgebildet und/oder auf unterschiedliche Dotierstoffkonzentrationen dotiert sein. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht eine Dotierstoffkonzentration aufweisen, die geringer als die der zweiten Halbleitermaterialschicht und größer als die der dritten Halbleitermaterialschicht ist. Wenn die epitaktischen Source/Drain-Bereiche 88 drei Halbleitermaterialschichten aufweisen, kann die erste Halbleitermaterialschicht aus den zweiten Nanostrukturen 56B und den Finnen 54 gezüchtet werden, die zweite Halbleitermaterialschicht kann aus der ersten Halbleitermaterialschicht gezüchtet werden und die dritte Halbleitermaterialschicht kann aus der zweiten Halbleitermaterialschicht gezüchtet werden.
  • In den 12A, 12B und 12C werden Dummy-Schichten 92 auf den epitaktischen Source/Drain-Bereichen 88 und um sie herum ausgebildet. Die Dummy-Schichten 92 umschließen vier Seiten (z. B. obere Flächen, Seitenwände und untere Flächen) der epitaktischen Source/Drain-Bereiche 88A und umschließen drei Seiten (z. B. obere Flächen und Seitenwände) der epitaktischen Source/Drain-Bereiche 88B. Insbesondere wird eine Dummy-Schicht 92 um alle Gruppen von epitaktischen Source/Drain-Bereichen 88 ausgebildet, die zwischen benachbarten Dummy-Gates 74 angeordnet ist. Die Dummy-Schichten 92 füllen die verbleibenden Teile der Source/Drain-Öffnungen 84, die nicht von den epitaktischen Source/Drain-Bereichen 88 gefüllt sind. Die Dummy-Schichten 92 können aus einem Dielektrikum wie Siliziumkarbonitrid, Siliziumoxynitrid oder Siliziumoxykarbonitrid ausgebildet sein, obwohl andere geeignete Dielektrika verwendet werden können. Insbesondere sind die Dummy-Schichten 92 aus einem Dielektrikum ausgebildet, das eine hohe Ätzselektivität gegenüber dem Ätzen eines nachfolgend ausgebildeten ILD aufweist. Die Dummy-Schichten 92 werden so genannt, weil sie in einem nachfolgenden Prozess zum Ausbilden von Source/Drain-Kontakten durch das nachfolgend ausgebildete ILD entfernt werden. Die Dummy-Schichten 92 können durch einen konformen Abscheidungsprozess wie ALD, CVD oder dergleichen abgeschieden werden.
  • Als ein Beispiel zum Ausbilden der Dummy-Schichten 92 kann das Dielektrikum der Dummy-Schichten 92 konform um die epitaktischen Source/Drain-Bereiche 88 herum und über den Gate-Abstandshaltern 80 und den Masken 76 abgeschieden werden, beispielsweise durch ALD. Ein Entfernungsprozess wird dann angewendet, um einen Überschuss des Dielektrikums über den Gate-Abstandshaltern 80 und den Masken 76 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, z. B. ein chemisch-mechanischer Polierprozess (CMP-Prozess), ein Rückätzprozess, Kombinationen davon oder dergleichen verwendet werden. Der Planarisierungsprozess legt die Gate-Abstandshalter 80 und die Masken 76 frei, so dass obere Flächen des Dielektrikums, der Gate-Abstandshalter 80 und der Masken 76 nach Abschluss des Planarisierungsprozesses (innerhalb von Prozessschwankungen) koplanar sind. Das Dielektrikum wird dann vertieft, um die Dummy-Schichten 92 auszubilden. Die oberen Flächen der Dummy-Schichten 92 sind unter die oberen Flächen der Masken 76 vertieft und können unter die oberen Flächen der Dummy-Gates 74 vertieft sein.
  • In den 13A, 13B und 13C wird ein erstes ILD 94 über den Dummy-Schichten 92, den Gate-Abstandshaltern 80 und den Masken 76 abgeschieden. Das erste ILD 94 kann aus einem Dielektrikum ausgebildet sein und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, etwa CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Die Dielektrika können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen enthalten. Es können andere Isoliermaterialien verwendet werden, die durch irgendeinen geeigneten Prozess ausgebildet werden. In einigen Ausführungsformen wird eine Ätzstoppschicht zwischen den Dummy-Schichten 92 und dem ersten ILD 94 ausgebildet. Die Ätzstoppschicht kann ein Dielektrikum wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten, das eine andere Ätzrate als das Material der ersten ILD 94 aufweist.
  • In den 14A, 14B und 14C kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, so dass die obere Fläche des ersten ILD 94 mit den oberen Flächen der Dummy-Gates 74 oder der Masken 76 ausgerichtet ist. Der Planarisierungsprozess kann auch die Masken 76 auf den Dummy-Gates 74 und Teile der Gate-Abstandshalter 80 entlang Seitenwänden der Masken 76 entfernen. Nach dem Planarisierungsprozess sind die oberen Flächen des ersten ILD 94, die Gate-Abstandshalter 80 und die Masken 76 (falls vorhanden) oder die Dummy-Gates 74 (innerhalb von Prozessschwankungen) koplanar. Dementsprechend sind die oberen Flächen der Masken 76 (falls vorhanden) oder der Dummy-Gates 74 durch das erste ILD 94 freigelegt. In der gezeigten Ausführungsform bleiben die Masken 76 erhalten, und der Planarisierungsprozess richtet die obere Flächen des ersten ILD 94 mit den oberen Flächen der Masken 76 aus.
  • In den 15A, 15B und 14C werden die Masken 76 (falls vorhanden) und die Dummy-Gates 74 in einem Ätzprozess entfernt, so dass Vertiefungen 96 ausgebildet werden. Teile der Dummy-Dielektrika 72 in den Vertiefungen 96 können ebenfalls entfernt werden. In einigen Ausführungsformen werden die Dummy-Gates 74 durch einen anisotropen Trockenätzprozess entfernt. Beispielsweise kann der Ätzprozess einen Trockenätzprozess unter Verwendung eines oder mehrerer Reaktionsgase enthalten, die die Dummy-Gates 74 mit einer schnelleren Geschwindigkeit als das erste ILD 94 oder die Gate-Abstandshalter 80 selektiv ätzen. Während des Entfernens können die Dummy-Dielektrika 72 als Ätzstoppschichten verwendet werden, während die Dummy-Gates 74 geätzt werden. Die Dummy-Dielektrika 72 können dann nach dem Entfernen der Dummy-Gates 74 entfernt werden. Jede der Vertiefungen 96 legt Teile der Kanalbereiche 58 in den zweiten Nanostrukturen 56B frei und/oder liegt über ihnen. Teile der zweiten Nanostrukturen 56B, die als Kanalbereiche 58 dienen, sind zwischen benachbarten Paaren der epitaktischen Source/Drain-Bereiche 88 angeordnet.
  • Die verbleibenden Teile der ersten Nanostrukturen 56A werden dann entfernt, so dass die Vertiefungen 96 erweitert werden. Die verbleibenden Teile der ersten Nanostrukturen 56A können durch einen geeigneten Ätzprozess entfernt werden, der das Material der ersten Nanostrukturen 56A selektiv mit einer schnelleren Geschwindigkeit als die Materialien der zweiten Nanostrukturen 56B, der Finnen 54 und der STI-Bereiche 60 ätzt. Das Ätzen kann isotrop sein. Wenn beispielsweise die Finnen 54 und die zweiten Nanostrukturen 56B aus Silizium und die ersten Nanostrukturen 56A aus Siliziumgermanium ausgebildet sind, kann der Ätzprozess ein Nassätzen unter Verwendung von Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen sein.
  • In den 16A, 16B und 16C werden Gatedielektrika 102 und Gateelektroden 104 für Austausch-Gates ausgebildet. Die Gatedielektrika 102 werden konform in den Vertiefungen 96 abgeschieden, beispielsweise auf oberen Flächen und Seitenwänden der Finnen 54 und auf oberen Flächen, Seitenwänden und unteren Flächen der zweiten Nanostrukturen 56B. Die Gatedielektrika 102 können auch auf oberen Flächen des ersten ILD 94, der Gate-Abstandshalter 80 und der STI-Bereiche 60 abgeschieden werden. Gemäß einigen Ausführungsformen enthalten die Gatedielektrika 102 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen enthalten die Gatedielektrika 102 ein High-k-Dielektrikum, und in diesen Ausführungsformen können die Gatedielektrika 102 einen k-Wert von mehr als etwa 7,0 aufweisen und können ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei und Kombinationen davon enthalten. Die Ausbildungsverfahren der Gatedielektrika 102 können Molekularstrahlabscheidung (MBD), ALD, PECVD und dergleichen umfassen.
  • Die Gateelektroden 104 werden über den jeweiligen Gatedielektrika 102 abgeschieden und füllen die verbleibenden Teile der Vertiefungen 96. Die Gateelektroden 104 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram, Kombinationen davon oder Mehrfachschichten davon enthalten. Obwohl einschichtige Gateelektroden 104 gezeigt sind, können die Gateelektroden 104 beispielsweise eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von Austrittsarbeits-Abstimmschichten und ein Füllmaterial aufweisen. Jede Kombination der Schichten, aus denen die Gateelektroden 104 bestehen, kann in den Bereichen zwischen den jeweiligen zweiten Nanostrukturen 56B und zwischen den Finnen 54 und den zweiten Nanostrukturen 56B abgeschieden werden. Nach dem Füllen der Vertiefungen 96 kann ein Planarisierungsprozess wie ein CMP durchgeführt werden, um die überschüssigen Teile der Materialien der Gatedielektrika 102 und der Gateelektroden 104 zu entfernen, wobei sich überschüssige Teile über der oberen Fläche des ersten ILD 94 und der Gate-Abstandshalter 80 befinden. Die verbleibenden Teile der Materialien der Gatedielektrika 102 und der Gateelektroden 104 bilden somit Austausch-Gates der resultierenden Nano-FETs. Die Gatedielektrika 102 und die Gateelektroden 104 können zusammen als Gatestrukturen 100 oder „Gatestapel“ bezeichnet werden.
  • Das Ausbilden der Gatedielektrika 102 in dem Bereich 50N und in dem Bereich 50P kann gleichzeitig erfolgen, so dass die Gatedielektrika 102 in beiden Bereichen aus den gleichen Materialien hergestellt sind, und das Ausbilden der Gateelektroden 104 kann gleichzeitig erfolgen, so dass die Gateelektroden 104 in beiden Bereichen aus den gleichen Materialien ausgebildet sind. In einigen Ausführungsformen können die Gatedielektrika 102 in jedem der Bereiche durch unterschiedliche Prozesse ausgebildet werden, so dass die Gatedielektrika 102 unterschiedliche Materialien sein können, und/oder die Gateelektroden 104 in jedem der Bereiche können durch unterschiedliche Prozesse ausgebildet werden, so dass die Gatelektroden 104 unterschiedliche Materialien sein können. Verschiedene Maskierungsschritte können verwendet werden, um geeignete Bereiche zu maskieren und freizulegen, wenn getrennte Prozesse verwendet werden.
  • In den 17A, 17B und 17C werden Source/Drain-Kontaktöffnungen 106 durch das erste ILD 94 ausgebildet. Die Source/Drain-Kontaktöffnungen 106 können unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden, beispielsweise mit einem Ätzprozess, der für das erste ILD 94 selektiv ist (der z. B. das Materials des ersten ILD 94 mit einer schnelleren Geschwindigkeit als das Material der Dummy-Schichten 92 ätzt). Während des Ätzens können die Dummy-Schichten 92 als Ätzstoppschichten verwendet werden, so dass die Source/Drain-Kontaktöffnungen 106 die Dummy-Schichten 92 freilegen.
  • In den 18A, 18B und 18C werden die Dummy-Schichten 92 entfernt, um die Source/Drain-Kontaktöffnungen 106 zu erweitern und die epitaktischen Source/Drain-Bereiche 88 freizulegen. Durch Entfernen der Dummy-Schichten 92 werden alle Außenflächen (z. B. obere Flächen, Seitenwände und untere Flächen) der epitaktischen Source/Drain-Bereiche 88 freigelegt. Die Dummy-Schichten 92 können unter Verwendung eines geeigneten Ätzprozesses entfernt werden, beispielsweise eines, der für die Dummy-Schichten 92 selektiv ist (der z. B. das Material der Dummy-Schichten 92 schneller als das Material des ersten ILD 94 ätzt).
  • In den 19A, 19B und 19C werden Silizide 108 in den Source/Drain-Kontaktöffnungen 106 und in den epitaktischen Source/Drain-Bereichen 88 ausgebildet. Die Silizide 108 umschließen die epitaktischen Source/Drain-Bereiche 88. Die Silizide 108 können ausgebildet werden, indem eine Metallschicht in den Source/Drain-Kontaktöffnungen 106 abgeschieden und ein Temperprozess durchgeführt wird. Die Metallschicht kann konform auf den oberen Flächen des ersten ILD 94, den Seitenwänden des ersten ILD 94 und allen Oberflächen (z. B. oberen Flächen, Seitenwänden und unteren Flächen) der epitaktischen Source/Drain-Bereiche 88 ausgebildet werden. Die Metallschicht kann aus Titan, Kobalt, Wolfram oder dergleichen ausgebildet sein und kann durch jedes geeignete Verfahren wie ALD, PVD, CVD und PECVD abgeschieden werden. In einigen Ausführungsformen wird auch eine Auskleidung in den Source/Drain-Kontaktöffnungen 106 ausgebildet. Die Auskleidung kann eine Diffusionssperrschicht, eine Haftschicht oder dergleichen sein und kann dazu beitragen, zu verhindern, dass die Metallschicht während des Temperns in das erste ILD 94 diffundiert. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Die Metallschicht und gegebenenfalls die Auskleidung werden dann getempert, so dass die Silizide 108 ausgebildet sind. Die Silizide 108 sind physisch und elektrisch mit den epitaktischen Source/Drain-Bereichen 88 verbunden. Überschüssige Teile der Metallschicht und/oder der Auskleidung können dann durch einen geeigneten Ätzprozess entfernt werden.
  • In den Source/Drain-Kontaktöffnungen 106 werden dann untere Source/Drain-Kontakte 112A ausgebildet. In den Source/Drain-Kontaktöffnungen 106 werden eine Auskleidung, z. B. eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Die Auskleidung kann durch einen konformen Abscheidungsprozess, z. B. Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen abgeschieden werden. In einigen Ausführungsformen kann die Auskleidung eine Haftschicht enthalten, und mindestens ein Teil der Haftschicht kann behandelt werden, um eine Diffusionssperrschicht auszubilden. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitfähige Material kann durch ALD, CVD, PVD oder dergleichen abgeschieden werden. Ein Planarisierungsprozess wie ein CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des ersten ILD 94 zu entfernen. Die verbleibende Auskleidung und leitfähiges Material in den Source/Drain-Kontaktöffnungen 106 bilden die unteren Source/Drain-Kontakte 112A. Die unteren Source/Drain-Kontakte 112A sind physisch und elektrisch mit den Siliziden 108 verbunden.
  • In den 20A, 20B und 20C wird ein zweites ILD 114 über dem ersten ILD 94 abgeschieden. Das zweite ILD 114 kann aus einem Dielektrikum ausgebildet sein und kann durch ein beliebiges geeignetes Verfahren wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD abgeschieden werden. Die Dielektrika können Oxide wie Siliziumoxid, Phosphorsilikatglas (PSG), Borosilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen; Nitride wie Siliziumnitrid; oder dergleichen enthalten. Nach dem Ausbilden kann das zweite ILD 114 planarisiert werden, beispielsweise durch ein CMP. In einigen Ausführungsformen wird eine Ätzstoppschicht zwischen dem ersten ILD 94 und dem zweiten ILD 114 ausgebildet. Die Ätzstoppschicht kann ein Dielektrikum wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen enthalten, das eine andere Ätzrate als das Material des zweiten ILD 114 aufweist.
  • Dann werden obere Source/Drain-Kontakte 112B und Gatekontakte 116 ausgebildet, die sich durch das zweite ILD 114 erstrecken. Öffnungen für die oberen Source/Drain-Kontakte 112B und die Gatekontakte 116 werden durch das zweite ILD 114 ausgebildet. Die Öffnungen können unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden. In den Öffnungen werden eine Auskleidung wie eine Diffusionssperrschicht, eine Haftschicht oder dergleichen und ein leitfähiges Material ausgebildet. Die Auskleidung kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen enthalten. Die Auskleidung kann durch einen konformen Abscheidungsprozess wie Atomlagenabscheidung (ALD), chemische Gasphasenabscheidung (CVD), physikalische Gasphasenabscheidung (PVD) oder dergleichen abgeschieden werden. In einigen Ausführungsformen kann die Auskleidung eine Haftschicht enthalten, und mindestens ein Teil der Haftschicht kann behandelt werden, um eine Diffusionssperrschicht auszubilden. Das leitfähige Material kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Das leitfähige Material kann durch ALD, CVD, PVD oder dergleichen abgeschieden werden. Ein Planarisierungsprozess wie beispielsweise ein CMP kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 114 zu entfernen. Die verbleibende Auskleidung und das leitfähige Material in den Source/Drain-Kontaktöffnungen 106 bilden die oberen Source/Drain-Kontakte 112B und die Gatekontakte 116. Die oberen Source/Drain-Kontakte 112B sind physisch und elektrisch mit den unteren Source/Drain-Kontakten 112A verbunden, und die Gatekontakte 116 sind physisch und elektrisch mit den Gateelektroden 104 verbunden. Die oberen Source/Drain-Kontakte 112B und die unteren Source/Drain-Kontakte 112A können zusammen als Source/Drain-Kontakte 112 bezeichnet werden. Nach dem Ausbilden berühren die unteren Source/Drain-Kontakte 112A physisch die Gate-Abstandshalter 80 und die inneren Abstandshalter 86 und weisen Abschnitte auf, die zwischen den epitaktischen Source/Drain-Bereichen 88 derselben Säule angeordnet sind. In dieser Ausführungsform enthalten die Source/Drain-Kontakte 112 erste leitfähige Merkmale (z. B. die unteren Source/Drain-Kontakte 112A), die sich durch das erste ILD 94 erstrecken, und enthalten zweite leitfähige Merkmale (z. B. die oberen Source/Drain-Kontakte 112B), die sich durch das zweite ILD 114 erstrecken.
  • Die Source/Drain-Kontakte 112 und die Gatekontakte 116 können in unterschiedlichen Prozessen oder in demselben Prozess ausgebildet werden. Obwohl die Source/Drain-Kontakte 112 und die Gatekontakte 116 im gleichen Querschnitt gezeigt sind, können die Kontakte in unterschiedlichen Querschnitten ausgebildet sein, wodurch ein Kurzschluss der Kontakte vermieden werden kann.
  • Die 21 bis 23 sind Querschnittsansichten von Zwischenstufen bei der Herstellung von Nano-FETs gemäß einigen Ausführungsformen. Wie nachstehend ausführlicher beschrieben, zeigen die 21 bis 23 einen Kontaktschnittprozess, bei dem untere Source/Drain-Kontakte 112A von benachbarten Sources voneinander getrennt werden, indem ein dielektrisches Merkmal zwischen den unteren Source/Drain-Kontakten 112A der benachbarten Sources ausgebildet wird. Die 21 bis 23 sind entlang des Referenzquerschnitts C-C in 1 gezeigt, außer dass vier Finnen gezeigt sind. Die 21 bis 23 können sowohl auf den n-Bereich 50N als auch auf den p-Bereich 50P anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen des n-Bereichs 50N und des p-Bereichs 50P werden im jeder der Figuren beigefügten Text beschrieben.
  • In 21 wird eine Struktur in einem ähnlichen Verarbeitungsstadium wie dem in Bezug auf 12C beschriebenen erhalten. 21 zeigt eine erste Gruppe der Finnen 54 (z. B. links in der Ansicht) und eine zweite Gruppe der Finnen 54 (z. B. rechts in der Ansicht) über dem Substrat 50. Beide Gruppen der Finnen 54 können verwendet werden, um einen Nano-FET auszubilden. In der Dummy-Schicht 92 wird eine Schnittöffnung 98 ausgebildet. Die Schnittöffnung 98 kann unter Verwendung geeigneter Photolithographie- und Ätztechniken ausgebildet werden. Nach dem Ausbilden legt die Schnittöffnung 98 darunter liegende Isoliermaterialien frei, z. B. die STI-Bereiche 60. Die Schnittöffnung 98 ist zwischen der ersten Gruppe und der zweiten Gruppe der Finnen 54 ausgebildet und definiert, wo ein dielektrisches Merkmal zwischen nachfolgend ausgebildeten Source/Drain-Kontakten zum Nano-FET ausgebildet wird.
  • In 22 wird das erste ILD 94 unter Verwendung eines ähnlichen Prozesses wie dem in Bezug auf die 13A bis 14C beschriebenen ausgebildet und planarisiert. Das erste ILD 94 wird in der Schnittöffnung 98 und über der Dummy-Schicht 92 ausgebildet. Somit weist das erste ILD 94 einen unteren Bereich 94A (z. B. in der Schnittöffnung 98) und einen oberen Bereich 94B (z. B. über der Dummy-Schicht 92) auf.
  • In 23 werden die unteren Source/Drain-Kontakte 112A, das zweite ILD 114 und die oberen Source/Drain-Kontakte 112B unter Verwendung eines ähnlichen Prozesses wie dem in Bezug auf die 17A bis 20C beschriebenen ausgebildet. Nach dem Ausbilden ist der untere Bereich 94A des ersten ILD 94 somit ein dielektrisches Merkmal, das die benachbarten unteren Source/Drain-Kontakte 112A trennt.
  • Es versteht sich, dass die 21 bis 23 einen beispielhaften Kontaktschnittprozess zeigen. Andere dielektrische Merkmale könnten ausgebildet werden, die die benachbarten unteren Source/Drain-Kontakte 112A trennen. Beispielsweise kann ein dielektrisches Merkmal, das aus einem anderen Material als dem ersten ILD 94 und der Dummy-Schicht 92 ausgebildet ist, zwischen den benachbarten unteren Source/Drain-Kontakten 112A ausgebildet werden.
  • In den oben beschriebenen Ausführungsformen sind benachbarte epitaktische Source/Drain-Bereiche 88 (z. B. epitaktische Source/Drain-Bereiche 88, die über unterschiedlichen Finnen 54 angeordnet sind) elektrisch mit einem gleichen Source/Drain-Kontakt 112 verbunden. Mit anderen Worten ist jeder untere Source/Drain-Kontakt 112A mit mehreren Säulen von epitaktischen Source/Drain-Bereichen 88 verbunden. In einer weiteren Ausführungsform (nachstehend ausführlicher beschrieben) können benachbarte epitaktische Source/Drain-Bereiche 88 jeweils mit einem anderen jeweiligen Source/Drain-Kontakt 112 verbunden werden.
  • 24 ist eine Querschnittsansicht von Nano-FETs gemäß einigen weiteren Ausführungsformen. Diese Ausführungsform ähnelt der in Bezug auf 23 beschriebenen, außer dass benachbarte epitaktische Source/Drain-Bereiche 88 jeweils mit einem anderen unteren Source/Drain-Kontakt 112A verbunden sind. Mit anderen Worten ist jeder untere Source/Drain-Kontakt 112A mit einer Säule von epitaktischen Source/Drain-Bereichen 88 verbunden.
  • Die 25A, 25B und 25C sind Querschnittsansichten von Nano-FETs gemäß einigen weiteren Ausführungsformen. Diese Ausführungsform ähnelt der in Bezug auf die 20A, 20B und 20C beschriebenen, mit der Ausnahme, dass die Source/Drain-Kontakte 112 durchgehende leitfähige Merkmale sind, die sich sowohl durch die erste ILD-Schicht 94 als auch durch die zweite ILD-Schicht 114 erstrecken. Die Nano-FETs gemäß dieser Ausführungsform können ausgebildet werden, indem eine Struktur in einem ähnlichen Verarbeitungsstadium wie dem in Bezug auf die 16A, 16B und 16C beschriebenen erhalten wird und dann die zweite ILD-Schicht 114 über der ersten ILD-Schicht 94 ausgebildet wird, bevor die Source/Drain-Kontaktöffnungen 106 ausgebildet werden. Nachdem die zweite ILD-Schicht 114 ausgebildet ist, können die Source/Drain-Kontaktöffnungen 106 sowohl durch die zweite ILD-Schicht 114 als auch durch die erste ILD-Schicht 94 ausgebildet werden, und die Dummy-Schichten 92 können unter Verwendung eines ähnlichen Prozesses wie dem mit Bezug auf die 17A bis 18C beschriebenen entfernt werden. Die Source/Drain-Kontakte 112 können dann in den Source/Drain-Kontaktöffnungen 106 unter Verwendung eines ähnlichen Verfahrens wie dem in Bezug auf die 19A, 19B und 19C beschriebenen ausgebildet werden.
  • Es versteht sich, dass die in Bezug auf die 25A, 25B und 25C beschriebene Ausführungsform mit Merkmalen aus den in Bezug auf die 21 bis 24 beschriebenen Ausführungsformen kombiniert werden könnte. Beispielsweise könnten die Source/Drain-Kontakte 112 der 25A, 25B und 25C mit einer oder mehreren Säulen der epitaktischen Source/Drain-Bereiche 88 verbunden sein. Ebenso könnte ein Kontaktschnittprozess an den Source/Drain-Kontakten 112 der 25A, 25B und 25C durchgeführt werden.
  • Bestimmte Ausführungsformen können bestimmte Vorteile bieten. Das Ausbilden der Source/Drain-Kontakte 112 durch Ausbilden und Entfernen der Dummy-Schichten 92 ermöglicht es, dass sich die Source/Drain-Kontakten 112 um alle (z. B. vier) Seiten der epitaktischen Source/Drain-Bereiche 88 erstrecken. Die Kontaktfläche für die Source/Drain-Kontakte 112 kann somit vergrößert werden, wodurch der Kontaktwiderstand (Rc) der Source/Drain-Kontakte 112 verringert wird und das Leistungsverhalten der Nano-FETs verbessert wird. Insbesondere können die Source/Drain-Kontakte 112 einen ähnlichen Kontaktwiderstand für die epitaktischen Source/Drain-Bereiche 88, die in der Nähe des Substrats 50 angeordnet sind, und für die epitaktischen Source/Drain-Bereiche 88 aufweisen, die entfernt vom Substrat 50 angeordnet sind.
  • In einer Ausführungsform umfasst ein Verfahren: Strukturieren mehrerer Halbleiterschichten, um eine erste Nanostruktur, eine zweite Nanostruktur und eine dritte Nanostruktur auszubilden, wobei die zweite Nanostruktur zwischen der ersten Nanostruktur und der dritten Nanostruktur angeordnet ist; Dotieren eines ersten Bereichs der zweiten Nanostruktur mit einer Verunreinigung, während ein zweiter Bereich der zweiten Nanostruktur abgedeckt wird; Entfernen von Teilen der ersten Nanostruktur und der dritten Nanostruktur, so dass die Oberseite und Unterseite des ersten Bereichs der zweiten Nanostruktur freigelegt wird; Züchten eines epitaktischen Source/Drain-Bereichs um die Oberseite und Unterseite des ersten Bereichs der zweiten Nanostruktur herum; und Ausbilden eines Gatestapels um die Oberseite und Unterseite des zweiten Bereichs der zweiten Nanostruktur herum.
  • In einigen Ausführungsformen umfasst das Verfahren ferner: vor dem Züchten des epitaktischen Source/Drain-Bereichs, Trimmen des ersten Bereichs der zweiten Nanostruktur, um eine Dicke des ersten Bereichs der zweiten Nanostruktur zu verringern. In einigen Ausführungsformen des Verfahrens ist nach dem Trimmen des ersten Bereichs der zweiten Nanostruktur die Dicke des ersten Bereichs der zweiten Nanostruktur kleiner als die Dicke des zweiten Bereichs der zweiten Nanostruktur. In einigen Ausführungsformen umfasst das Verfahren ferner: nach dem Züchten des epitaktischen Source/Drain-Bereichs, Abscheiden einer Dummy-Schicht um die Oberseite und Unterseite des epitaktischen Source/Drain-Bereichs herum; Abscheiden einer Zwischenschichtdielektrikums-Schicht (ILD-Schicht) auf der Dummy-Schicht; Ätzen der ILD-Schicht, um eine erste Öffnung auszubilden, die die Dummy-Schicht freilegt; und Ätzen der Dummy-Schicht, um die erste Öffnung zu erweitern und den epitaktischen Source/Drain-Bereich freizulegen wird. In einigen Ausführungsformen umfasst das Verfahren ferner: Abscheiden einer Metallschicht in der ersten Öffnung und um den epitaktischen Source/Drain-Bereich herum; Tempern der Metallschicht zum Ausbilden eines Silizids um den epitaktischen Source/Drain-Bereich herum; und Abscheiden eines leitfähigen Materials in der ersten Öffnung, um einen Source/Drain-Kontakt um das Silizid herum auszubilden. In einigen Ausführungsformen des Verfahrens enthält die Dummy-Schicht ein erstes Dielektrikum, die ILD-Schicht enthält ein zweites Dielektrikum, das Ätzen der ILD-Schicht umfasst ein Ätzen des zweiten Dielektrikums mit einer schnelleren Geschwindigkeit als derjenigen des ersten Dielektrikums, und das Ätzen der Dummy-Schicht umfasst ein Ätzen des ersten Dielektrikums mit einer schnelleren Geschwindigkeit als derjenigen des zweiten Dielektrikums. In einigen Ausführungsformen des Verfahrens ist das erste Dielektrikum Siliziumkarbonitrid und das zweite Dielektrikum ist Siliziumoxid. In einigen Ausführungsformen umfasst das Verfahren ferner: vor dem Abscheiden der ILD-Schicht, Ätzen einer zweiten Öffnung in die Dummy-Schicht, wobei das Abscheiden der ILD-Schicht ein Abscheiden eines Teils der ILD-Schicht in die zweite Öffnung umfasst. In einigen Ausführungsformen umfasst das Verfahren ferner: Ausbilden der Halbleiterschichten über einem Substrat; Strukturieren des Substrats zum Ausbilden einer Finne, wobei die zweite Nanostruktur über der Finne angeordnet ist; und vor dem Züchten des epitaktischen Source/Drain-Bereichs, Trimmen eines oberen Abschnitts der Finne. In einigen Ausführungsformen des Verfahrens umfasst das Ausbilden des Gatestapels: Entfernen verbleibender Teile der ersten Nanostruktur und der dritten Nanostruktur, so dass die Oberseite und die Unterseite des ersten Bereichs der zweiten Nanostruktur freigelegt werden; Abscheiden eines Gatedielektrikums um die Oberseite und Unterseite des ersten Bereichs der zweiten Nanostruktur herum; und Ausbilden einer Gateelektrode auf dem Gatedielektrikum.
  • In einer Ausführungsform weist eine Vorrichtung auf: eine erste Nanostruktur über einem Substrat, wobei die erste Nanostruktur einen Kanalbereich und einen ersten leicht dotierten Source/Drain-Bereich (LDD-Bereich) aufweist, wobei der erste LDD-Bereich dem Kanalbereich benachbart ist; einen ersten epitaktischen Source/Drain-Bereich, der vier Seiten des ersten LDD-Bereichs umschließt; eine Zwischenschichtdielektrikums-Schicht (ILD-Schicht) über dem ersten epitaktischen Source/Drain-Bereich; einen Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der Source/Drain-Kontakt vier Seiten des ersten epitaktischen Source/Drain-Bereichs umschließt; und einen Gatestapel neben dem Source/Drain-Kontakt und dem ersten epitaktischen Source/Drain-Bereich, wobei der Gatestapel vier Seiten des Kanalbereichs umschließt.
  • In einigen Ausführungsformen der Vorrichtung hat der erste LDD-Bereich eine erste Dicke, der Kanalbereich hat eine zweite Dicke und die zweite Dicke ist größer als die erste Dicke. In einigen Ausführungsformen der Vorrichtung haben der erste LDD-Bereich und der Kanalbereich die gleiche Dicke. In einigen Ausführungsformen weist die Vorrichtung ferner auf: eine zweite Nanostruktur über dem Substrat, wobei die zweite Nanostruktur einen zweiten LDD-Bereich aufweist; und einen zweiten epitaktischen Source/Drain-Bereich, der vier Seiten des zweiten LDD-Bereichs umschließt, wobei der Source/Drain-Kontakt vier Seiten des zweiten epitaktischen Source/Drain-Bereichs umschließt. In einigen Ausführungsformen weist die Vorrichtung ferner auf: einen ersten Abstandshalter, der zwischen dem Gatestapel und dem ersten epitaktischen Source/Drain-Bereich angeordnet ist, wobei der Source/Drain-Kontakt den ersten Abstandshalter physisch berührt; und einen zweiten Abstandshalter, der zwischen dem Gatestapel und dem zweiten epitaktischen Source/Drain-Bereich angeordnet ist, wobei der Source/Drain-Kontakt den zweiten Abstandshalter physisch berührt. In einigen Ausführungsformen der Vorrichtung weist der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt auf, wobei sich der erste Abschnitt durch die ILD-Schicht erstreckt, wobei der zweite Abschnitt zwischen dem ersten epitaktischen Source/Drain-Bereich und dem zweiten epitaktischen Source/Drain-Bereich angeordnet ist und wobei der zweite Abschnitt eine größere Breite als der erste Abschnitt hat.
  • In einer Ausführungsform weist eine Vorrichtung auf: eine Nanostruktur über einem Substrat, wobei die Nanostruktur einen Kanalbereich und einen leicht dotierten Source/Drain-Bereich (LDD-Bereich) aufweist, wobei der LDD-Bereich dem Kanalbereich benachbart ist, wobei der Kanalbereich eine erste Breite und eine erste Dicke in einem ersten Querschnitt aufweist, wobei der LDD-Bereich eine zweite Breite und eine zweite Dicke in einem zweiten Querschnitt aufweist, wobei die zweite Breite kleiner als die erste Breite ist, wobei die zweite Dicke kleiner als die erste Dicke ist und wobei der erste Querschnitt und der zweite Querschnitt jeweils senkrecht zu einer Längsachse der Nanostruktur stehen; einen Gatestapel, der den Kanalbereich im ersten Querschnitt vollständig umgibt; und einen epitaktischen Source/Drain-Bereich, der den LDD-Bereich im zweiten Querschnitt vollständig umgibt.
  • In einigen Ausführungsformen weist die Vorrichtung ferner auf: eine Zwischenschichtdielektrikums-Schicht (ILD-Schicht) über dem epitaktischen Source/Drain-Bereich; und einen Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der Source/Drain-Kontakt den epitaktischen Source/Drain-Bereich im zweiten Querschnitt vollständig umgibt. In einigen Ausführungsformen weist die Vorrichtung ferner auf: ein Silizid zwischen dem Source/Drain-Kontakt und dem epitaktischen Source/Drain-Bereich, wobei das Silizid den epitaktischen Source/Drain-Bereich im zweiten Querschnitt vollständig umgibt. In einigen Ausführungsformen weist die Vorrichtung ferner auf: einen Isolierbereich über dem Substrat; und eine Finne mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei sich der erste Abschnitt durch den Isolierbereich erstreckt, der zweite Abschnitt sich über den Isolierbereich erstreckt und die Nanostruktur über der Finne angeordnet ist, wobei der erste Abschnitt der Finne eine dritte Breite aufweist, der zweite Abschnitt der Finne eine vierten Breite aufweist und wobei die zweite Breite und die vierte Breite kleiner als die dritte Breite sind.
  • Das Vorangehende beschreibt Merkmale von mehreren Ausführungsformen, so dass Fachleute die Aspekte der vorliegenden Offenbarung besser verstehen können. Fachleute sollten anerkennen, dass sie die vorliegende Offenbarung leicht als Basis verwenden können, um weitere Prozesse und Strukturen zu entwerfen oder zu modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Fachleute sollten auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen können, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren, umfassend: Strukturieren mehrerer Halbleiterschichten, um eine erste Nanostruktur, eine zweite Nanostruktur und eine dritte Nanostruktur auszubilden, wobei die zweite Nanostruktur zwischen der ersten Nanostruktur und der dritten Nanostruktur angeordnet ist; Dotieren eines ersten Bereichs der zweiten Nanostruktur mit einer Verunreinigung, während ein zweiter Bereich der zweiten Nanostruktur abgedeckt wird; Entfernen von Teilen der ersten Nanostruktur und der dritten Nanostruktur, um die Oberseite und die Unterseite des ersten Bereichs der zweiten Nanostruktur freizulegen; Züchten eines epitaktischen Source/Drain-Bereichs um die Oberseite und die Unterseite des ersten Bereichs der zweiten Nanostruktur herum; und Ausbilden eines Gatestapels um die Oberseite und Unterseite des zweiten Bereichs der zweiten Nanostruktur herum.
  2. Verfahren nach Anspruch 1, ferner umfassend: vor dem Züchten des epitaktischen Source/Drain-Bereichs, Trimmen des ersten Bereichs der zweiten Nanostruktur, um eine Dicke des ersten Bereichs der zweiten Nanostruktur zu verringern.
  3. Verfahren nach Anspruch 2, wobei nach dem Trimmen des ersten Bereichs der zweiten Nanostruktur die Dicke des ersten Bereichs der zweiten Nanostruktur kleiner als die Dicke des zweiten Bereichs der zweiten Nanostruktur ist.
  4. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: nach dem Züchten des epitaktischen Source/Drain-Bereichs, Abscheiden einer Dummy-Schicht um die Oberseite und Unterseite des epitaktischen Source/Drain-Bereichs herum; Abscheiden einer Zwischenschichtdielektrikums-Schicht (ILD-Schicht) auf der Dummy-Schicht; Ätzen der ILD-Schicht, um eine erste Öffnung auszubilden, die die Dummy-Schicht freilegt; und Ätzen der Dummy-Schicht, um die erste Öffnung zu erweitern und den epitaktischen Source/Drain-Bereich freizulegen.
  5. Verfahren nach Anspruch 4, ferner umfassend: Abscheiden einer Metallschicht in der ersten Öffnung und um den epitaktischen Source/Drain-Bereich herum; Tempern der Metallschicht zum Ausbilden eines Silizids um den epitaktischen Source/Drain-Bereich herum; und Abscheiden eines leitfähigen Materials in der ersten Öffnung, um einen Source/Drain-Kontakt um das Silizid herum auszubilden.
  6. Verfahren nach Anspruch 4 oder 5, wobei die Dummy-Schicht ein erstes Dielektrikum enthält, die ILD-Schicht ein zweites Dielektrikum enthält, das Ätzen der ILD-Schicht ein Ätzen des zweiten Dielektrikums mit einer schnelleren Geschwindigkeit als derjenigen des ersten Dielektrikums umfasst, und das Ätzen der Dummy-Schicht ein Ätzen des ersten Dielektrikums mit einer schnelleren Geschwindigkeit als derjenigen des zweiten Dielektrikums umfasst.
  7. Verfahren nach Anspruch 6, wobei das erste Dielektrikum Siliziumkarbonitrid und das zweite Dielektrikum Siliziumoxid ist.
  8. Verfahren nach einem der Ansprüche 4 bis 7, ferner umfassend: vor dem Abscheiden der ILD-Schicht, Ätzen einer zweiten Öffnung in die Dummy-Schicht, wobei das Abscheiden der ILD-Schicht ein Abscheiden eines Teils der ILD-Schicht in die zweite Öffnung umfasst.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Ausbilden der Halbleiterschichten über einem Substrat; Strukturieren des Substrats zum Ausbilden einer Finne, wobei die zweite Nanostruktur über der Finne angeordnet ist; und vor dem Züchten des epitaktischen Source/Drain-Bereichs, Trimmen eines oberen Abschnitts der Finne.
  10. Verfahren nach einer der vorhergehenden Ansprüche, wobei das Ausbilden des Gatestapels umfasst: Entfernen verbleibender Teile der ersten Nanostruktur und der dritten Nanostruktur, so dass die Oberseite und Unterseite des ersten Bereichs der zweiten Nanostruktur freigelegt werden; Abscheiden eines Gatedielektrikums um die Oberseite und Unterseite des ersten Bereichs der zweiten Nanostruktur herum; und Ausbilden einer Gateelektrode auf dem Gatedielektrikum.
  11. Vorrichtung, die folgendes umfasst: eine erste Nanostruktur über einem Substrat, wobei die erste Nanostruktur einen Kanalbereich und einen ersten leicht dotierten Source/Drain-Bereich (LDD-Bereich) aufweist, wobei der erste LDD-Bereich dem Kanalbereich benachbart ist; einen ersten epitaktischen Source/Drain-Bereich, der vier Seiten des ersten LDD-Bereichs umschließt; eine Zwischenschichtdielektrikums-Schicht (ILD-Schicht) über dem ersten epitaktischen Source/Drain-Bereich; einen Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der Source/Drain-Kontakt vier Seiten des ersten epitaktischen Source/Drain-Bereichs umschließt; und einen Gatestapel, der dem Source/Drain-Kontakt und dem ersten epitaktischen Source/Drain-Bereich benachbart ist, wobei der Gatestapel vier Seiten des Kanalbereichs umschließt.
  12. Vorrichtung nach Anspruch 11, wobei der erste LDD-Bereich eine erste Dicke hat, der Kanalbereich eine zweite Dicke hat und die zweite Dicke größer als die erste Dicke ist.
  13. Vorrichtung nach Anspruch 11, wobei der erste LDD-Bereich und der Kanalbereich die gleiche Dicke haben.
  14. Vorrichtung nach einem der Ansprüche 11 bis 13, ferner umfassend: eine zweite Nanostruktur über dem Substrat, wobei die zweite Nanostruktur einen zweiten LDD-Bereich aufweist; und einen zweiten epitaktischen Source/Drain-Bereich, der vier Seiten des zweiten LDD-Bereichs umschließt, wobei der Source/Drain-Kontakt vier Seiten des zweiten epitaktischen Source/Drain-Bereichs umschließt.
  15. Vorrichtung nach Anspruch 14, ferner aufweisend: einen ersten Abstandshalter, der zwischen dem Gatestapel und dem ersten epitaktischen Source/Drain-Bereich angeordnet ist, wobei der Source/Drain-Kontakt den ersten Abstandshalter physisch berührt; und einen zweiten Abstandshalter, der zwischen dem Gatestapel und dem zweiten epitaktischen Source/Drain-Bereich angeordnet ist, wobei der Source/Drain-Kontakt den zweiten Abstandshalter physisch berührt.
  16. Vorrichtung nach Anspruch 14 oder 15, wobei der Source/Drain-Kontakt einen ersten Abschnitt und einen zweiten Abschnitt aufweist, wobei sich der erste Abschnitt durch die ILD-Schicht erstreckt, wobei der zweite Abschnitt zwischen dem ersten epitaktischen Source/Drain-Bereich und dem zweiten epitaktischen Source/Drain-Bereich angeordnet ist und wobei der zweite Abschnitt eine größere Breite als der erste Abschnitt hat.
  17. Vorrichtung, die folgendes umfasst: eine Nanostruktur über einem Substrat, wobei die Nanostruktur einen Kanalbereich und einen leicht dotierten Source/Drain-Bereich (LDD-Bereich) aufweist, wobei der LDD-Bereich dem Kanalbereich benachbart ist, wobei der Kanalbereich eine erste Breite und eine erste Dicke in einem ersten Querschnitt aufweist, wobei der LDD-Bereich eine zweite Breite und eine zweite Dicke in einem zweiten Querschnitt aufweist, wobei die zweite Breite kleiner als die erste Breite ist, wobei die zweite Dicke kleiner als die erste Dicke ist und wobei der erste Querschnitt und der zweite Querschnitt jeweils senkrecht zu einer Längsachse der Nanostruktur stehen; einen Gatestapel, der den Kanalbereich im ersten Querschnitt vollständig umgibt; und einen epitaktischen Source/Drain-Bereich, der den LDD-Bereich im zweiten Querschnitt vollständig umgibt.
  18. Vorrichtung nach Anspruch 17, ferner aufweisend: eine Zwischenschichtdielektrikums-Schicht (ILD-Schicht) über dem epitaktischen Source/Drain-Bereich; und einen Source/Drain-Kontakt, der sich durch die ILD-Schicht erstreckt, wobei der Source/Drain-Kontakt den epitaktischen Source/Drain-Bereich im zweiten Querschnitt vollständig umgibt.
  19. Vorrichtung nach Anspruch 18, ferner aufweisend: ein Silizid zwischen dem Source/Drain-Kontakt und dem epitaktischen Source/Drain-Bereich, wobei das Silizid den epitaktischen Source/Drain-Bereich im zweiten Querschnitt vollständig umgibt.
  20. Vorrichtung nach einem der Ansprüche 17 bis 19, ferner aufweisend: einen Isolierbereich über dem Substrat; und eine Finne mit einem ersten Abschnitt und einem zweiten Abschnitt, wobei sich der erste Abschnitt durch den Isolierbereich erstreckt, der zweite Abschnitt sich über den Isolierbereich erstreckt und die Nanostruktur über der Finne angeordnet ist, wobei der erste Abschnitt der Finne eine dritte Breite aufweist, der zweite Abschnitt der Finne eine vierten Breite aufweist und die zweite Breite und die vierte Breite kleiner als die dritte Breite sind.
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