DE102021113003B4 - Nano-fet-halbleiterbauelement und verfahren zur bildung - Google Patents

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    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
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    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

Bauelement, umfassend:eine erste Nanostruktur (52, 54);eine zweite Nanostruktur (52, 54) über der ersten Nanostruktur (52, 54);einen Source-/Drain-Bereich (92) benachbart zu der ersten Nanostruktur (52, 54);eine Gatestruktur (100, 102), welche die erste Nanostruktur (52, 54) und die zweite Nanostruktur (52, 54) umgibt; undeinen ersten inneren Abstandshalter (90), der zwischen der ersten Nanostruktur (52, 54) und der zweiten Nanostruktur (52, 54) angeordnet ist, wobei der erste innere Abstandshalter (90) zwischen der Gatestruktur (100, 102) und dem Source-/Drain-Bereich (92) angeordnet ist, wobei der erste innere Abstandshalter (90) auf einer ersten Seite des ersten inneren Abstandshalters (90) eine Oxidation aufweist und wobei die erste Seite des ersten inneren Abstandshalters (90) den Source-/Drain-Bereich (92) kontaktiert,wobei eine zweite Seite des ersten inneren Abstandshalters (90) eine zweite gerundete Seitenwand aufweist, wobei sich die zweite Seite benachbart zu der Gatestruktur (100, 102) befindet, wobei die erste Seite des ersten inneren Abstandshalters (90) eine erste gerundete Seitenwand aufweist, wobei die erste Seite der zweiten Seite gegenüberliegt, wobei die erste gerundete Seitenwand flacher als die zweite gerundete Seitenwand ist.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen (-bauelemente) werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie zum Beispiel PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleiterbauelemente werden typischerweise durch aufeinanderfolgendes Abscheiden von Schichten aus isolierendem bzw. dielektrischem Material, Schichten aus leitfähigem Material und Halbleiterschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Schichten unter Verwendung von Lithografie zur Bildung von Schaltungskomponenten und Elementen darauf gefertigt.
  • Die Halbleiterindustrie verbessert kontinuierlich die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) durch kontinuierliche Verringerung der minimalen Merkmalgröße, wodurch ermöglicht wird, dass mehr Komponenten auf einer gegebenen Fläche integriert werden können. Wenn die minimalen Merkmalsgrößen jedoch verringert werden, treten zusätzliche Probleme auf, die gelöst werden sollten.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in den Druckschriften DE 10 2017 119 616 A1 und DE 10 2020 113 776 A1 .
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es sei angemerkt, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel eines nanostrukturierten Feldeffekttransistors (Nano-FET) gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6A, 6B, 7A, 7B, 8A, 8B, 9A, 9B, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13A, 13B, 13C, 13D, 14A, 14B, 15, 16, 17A, 17B, 18A, 18B, 18C, 19A, 19B, 19C, 20A, 20B, 21A, 21B, 22A, 22B, 23A, 23B, 24A, 24B, 24C, 25A, 25B, 25C, 26A, 26B und 26C sind Querschnittsansichten von Zwischenstufen bei dem Herstellen von Nano-FETs gemäß einigen Ausführungsformen.
    • 27A, 27B und 27C sind Querschnittsansichten eines Nano-FET gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale der Erfindung bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Beispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen einschließen, in denen das erste und zweite Merkmal in direktem Kontakt gebildet werden, und auch Ausführungsformen einschließen, in denen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal gebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Darüber hinaus kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „oberhalb“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen des Bauelements im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Ausführungsformen werden nachstehend in einem spezifischen Kontext, nämlich einem Die, der Nano-FETs umfasst, beschrieben. Verschiedene Ausführungsformen können jedoch auf Dies angewandt werden, die anstelle der oder in Kombination mit den Nano-FETs andere Typen von Transistoren umfassen (z. B. Fin-Feldeffekttransistoren (FinFETs), planare Transistoren oder dergleichen).
  • Ausführungsformen der vorliegenden Offenbarung führen vorteilhafterweise einen Prozess an einem Seitenwandabstandshalter eines Nano-FET durch, um eine Fuge zu verringern oder zu beseitigen, die sich in dem Abstandshalter bilden kann, und um Muldenbildung (Dishing) im Seitenwandabstandshalter zu verringern oder zu beseitigen. Bei der Bildung von Nano-FETs können Seitenwandabstandshalter zwischen den epitaktischen Source-/Drain-Bereichen und den Gatestrukturen verwendet werden. Nachdem Vertiefungen für die epitaktische Source-/Drain-Bereiche gebildet wurden, werden die Nanostrukturen seitlich geätzt, um die Seiten der Nanostrukturen zu vertiefen. Dieses Ätzen kann Muldenbildung in den Nanostruktur-Seitenwandvertiefungen bewirken. Dann wird ein Abstandshalter in den Seitenwandvertiefungen abgeschieden. In einigen Fällen kann beim Abscheiden des Abstandshalters aufgrund der Muldenbildung in den Seitenwandvertiefungen eine Fuge zwischen der Oberseite des Abstandshalters und der Unterseite des Abstandshalters entstehen. Ausführungsformen bearbeiten den Abstandshalter vorteilhafterweise, um die Fuge zu verringern oder zu beseitigen und die Muldenbildung im Seitenwandabstandshalter zu verringern oder zu beseitigen. Als Ergebnis ist das Ceff des Transistors verbessert und es wird eine Steigerung der AC-Leistungsfähigkeit erzielt.
  • 1 veranschaulicht in einer dreidimensionalen Ansicht ein Beispiel für Nano-FETs (z. B. Nanodraht-FETs, Nanoblätter-FETs (NSFETs) oder dergleichen) gemäß einigen Ausführungsformen. Die Nano-FETs umfassen Nanostrukturen 55 (z. B. Nanoblätter, Nanodraht oder dergleichen) über Finnen 66 auf einem Substrat 50 (z. B. einem Halbleitersubstrat), wobei die Nanostrukturen 55 als Kanalbereiche der Nano-FETs dienen. Die Nanostruktur 55 kann p-leitende Nanostrukturen, n-leitende Nanostrukturen oder eine Kombination davon einschließen. Isolationsbereiche 68 sind zwischen nebeneinanderliegenden Finnen 66 angeordnet, die überstehen und zwischen benachbarten Isolationsbereichen 68 hervorstehen können. Obwohl die Isolationsbereiche 68 als von dem Substrat 50 getrennt beschrieben/veranschaulicht sind, kann sich der Begriff „Substrat“, wie er hierin verwendet wird, auf das Halbleitersubstrat alleine oder eine Kombination aus dem Halbleitersubstrat und den Isolationsbereichen beziehen. Zusätzlich können/kann, obwohl der Bodenabschnitt der Finnen 66 als ein einzelnes zusammenhängendes Material mit dem Substrat 50 veranschaulicht ist, der Bodenabschnitt der Finnen 66 und/oder das Substrat 50 ein einzelnes Material oder eine Vielzahl von Materialien umfassen. In diesem Zusammenhang beziehen sich die Finnen 66 auf den Abschnitt, der sich zwischen den benachbarten Isolationsbereichen 68 erstreckt.
  • Gate-Dielektrikum-Schichten 100 befinden sich über oberen Flächen der Finnen 66 und entlang von oberen Flächen, Seitenwänden und unteren Flächen der Nanostrukturen 55. Gate-Elektroden 102 befinden sich über den Gate-Dielektrikum-Schichten 100. Epitaktische Source-/Drain-Bereiche 92 sind auf den Finnen 66 auf gegenüberliegenden Seiten der Gate-Dielektrikum-Schichten 100 und der Gate-Elektroden 102 angeordnet.
  • 1 veranschaulicht ferner Referenzquerschnitten, die in nachfolgenden Figuren verwendet werden. Die Querschnitt A-A' verläuft entlang einer Längsachse einer Gate-Elektrode 98 und in einer Richtung, die zum Beispiel senkrecht zur Richtung eines Stromflusses zwischen den epitaktischen Source-/Drain-Bereichen 92 eines Nano-FET ist. Der Querschnitt B-B' verläuft senkrecht zu dem Querschnitt A-A' und parallel zu einer Längsachse einer Finne 66 des Nano-FET und zum Beispiel in einer Richtung eines Stromflusses zwischen den epitaktischen Source-/Drain-Bereichen 92 des Nano-FET. Der Querschnitt C-C' verläuft parallel zu dem Querschnitt A-A' und erstreckt sich durch epitaktische Source-/Drain-Bereiche der Nano-FETs. Der Klarheit halber nehmen nachfolgende Figuren auf diese Referenzquerschnitten Bezug.
  • Einige hierin erörterte Ausführungsformen werden im Zusammenhang mit Nano-FETs erörtert, die unter Verwendung eines Gate-Last-Prozesses (Gate-zuletzt-Prozesses) gebildet werden. In anderen Ausführungsformen kann ein Gate-First-Prozess (Gate-zuerst-Prozess) verwendet werden. Darüber hinaus berücksichtigen einige Ausführungsformen Aspekte, die in planaren Bauelementen wie planaren FETs verwendet werden, oder Aspekte, die in Fin-Feldeffekttransistoren (FinFETs) verwendet werden.
  • 2 bis 26C sind Querschnittsansichten von Zwischenstufen beim Herstellen von Nano-FETs gemäß einigen Ausführungsformen. 2 bis 5, 6A, 19A, 20A, 21A, 22A, 23A, 24A, 25A, 26A und 27A veranschaulichen die in 1 veranschaulichte Referenzquerschnitte A-A'. 6B, 7B, 8B, 9B, 10B, 10C, 11B, 11C, 12B, 12C, 13A, 13B, 13C, 13D, 14A, 14B, 15, 16, 17B, 18B, 19B, 20B, 21B, 22B, 23B, 24B, 25B, 26B und 27B veranschaulichen die in 1 veranschaulichte Referenzquerschnitte B-B'. 7A, 8A, 9A, 10A, 11A, 12A, 17A, 18A, 18C, 19C, 24C, 25C, 26C und 27C veranschaulichen die in 1 veranschaulichte Referenzquerschnitte C-C'. 27A, 27B und 27C sind Querschnittsansichten von Nano-FETs gemäß einigen Ausführungsformen.
  • In 2 wird ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat sein, wie ein Volumenhalbleiter, ein Substrat mit Halbleiter-auf-Isolator (SOI - Semiconductor on Insulator) oder dergleichen, welches dotiert (z. B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 50 kann ein Wafer sein, wie ein Siliziumwafer. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial, die auf einer Isolationsschicht ausgebildet ist. Die Isolationsschicht kann zum Beispiel eine Schicht mit vergrabenes Oxid (BOX - buried oxide), eine Siliziumoxidschicht oder dergleichen sein. Die Isolationsschicht wird auf einem Substrat, typischerweise einem Silizium- oder Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges Substrat oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich Siliziumgermanium, Galliumarsenidphosphid, Aluminiumindiumarsenid, Aluminiumgalliumarsenid, Galliumindiumarsenid, Galliumindiumphosphid und/oder Galliumindiumarsenidphosphid; oder Kombinationen davon einschließen.
  • Das Substrat 50 weist einen n-Bereich 50N und einen p-Bereich 50P auf. Der n-Bereich 50N kann zum Bilden von n-Bauelementen, wie NMOS-Transistoren, z. B. n-Nano-FETs, dienen, und der p-Bereich 50P kann zum Bilden von p-Bauelementen, wie PMOS-Transistoren, z. B. p-Nano-FETs, dienen. Der n-Bereich 50N kann physisch von dem p-Bereich 50P getrennt sein (wie durch den Teiler 20 veranschaulicht), und eine beliebige Anzahl von Bauelementmerkmalen (z. B. andere aktive Bauelemente, dotierte Bereiche, Isolationsstrukturen usw.) können zwischen dem n-Bereich 50N und dem p-Bereich 50P angeordnet sein. Obwohl ein n-Bereich 50N und ein p-Bereich 50P veranschaulicht sind, kann eine beliebige Anzahl von n-Bereichen 50N und p-Bereichen 50P bereitgestellt werden.
  • In 2 wird ferner ein Mehrschichtstapel 64 über dem Substrat 50 gebildet. Der Mehrschichtstapel 64 schließt abwechselnde Schichten von ersten Halbleiterschichten 51A bis C (die gemeinsam als erste Halbleiterschichten 51 bezeichnet werden) und zweiten Halbleiterschichten 53A bis C (die gemeinsam als zweite Halbleiterschichten 53 bezeichnet werden) ein. Zu Veranschaulichungszwecken und wie nachstehend ausführlicher erörtert, werden die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert, um Kanalbereiche von Nano-FETs in dem p-Bereich 50P zu bilden. Außerdem werden die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert, um Kanalbereiche von Nano-FETs in dem n-Bereich 50N zu bilden. Dennoch können in einigen Ausführungsformen die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs in dem n-Bereich 50N zu bilden, außerdem können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nano-FETs in dem p-Bereich 50P zu bilden.
  • In noch anderen Ausführungsformen können die ersten Halbleiterschichten 51 entfernt und die zweiten Halbleiterschichten 53 strukturiert werden, um Kanalbereiche von Nano-FETs sowohl in dem n-Bereich 50N als auch dem p-Bereich 50P zu bilden. In anderen Ausführungsformen können die zweiten Halbleiterschichten 53 entfernt und die ersten Halbleiterschichten 51 strukturiert werden, um Kanalbereiche von Nicht-FETs sowohl in dem n-Bereich 50N als auch dem p-Bereich 50P zu bilden. In solchen Ausführungsformen können die Kanalbereiche sowohl im n-Bereich 50N als auch im p-Bereich 50P die gleiche Materialzusammensetzung (z. B. Silizium oder das weitere Halbleitermaterial) aufweisen und gleichzeitig gebildet werden. 27A, 27B und 27C veranschaulichen eine Struktur, die aus solchen Ausführungsformen resultiert, in der die Kanalbereiche sowohl im p-Bereich 50P als auch im n-Bereich 50N zum Beispiel Silizium umfassen.
  • Zu Veranschaulichungszwecken ist der Mehrschichtstapel 64 so veranschaulicht, dass er drei Schichten jeder der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 einschließt. In einigen Ausführungsformen kann der Mehrschichtstapel 64 eine beliebige Anzahl der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 einschließen. Jede der Schichten des Mehrschichtstapels 64 kann unter Verwendung eines Prozesses wie chemischer Gasphasenabscheidung (CVD), Atomlagenabscheidung (ALD), Gasphasenepitaxie (VPE), Molekularstrahl-Epitaxie (MBE) oder dergleichen epitaktisch aufgewachsen werden. In verschiedenen Ausführungsformen können die ersten Halbleiterschichten 51 aus einem ersten Halbleitermaterial gebildet werden, das für p-Nano-FETs geeignet ist, wie Siliziumgermanium oder dergleichen, und die zweiten Halbleiterschichten 53 können aus einem zweiten Halbleitermaterial gebildet werden, das für n-Nano-FETs geeignet ist, wie Silizium, Siliziumkarbid oder dergleichen. Zu Veranschaulichungszwecken ist der Mehrschichtstapel 64 mit einer untersten Halbleiterschicht veranschaulicht, die für p-Nano-FETs geeignet ist. In einigen Ausführungsformen kann der Mehrschichtstapel 64 so gebildet werden, dass die unterste Schicht eine Halbleiterschicht ist, die für n-Nano-FETs geeignet ist.
  • Die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien können Materialien sein, die eine hohe Ätzselektivität zueinander aufweisen. Daher können die ersten Halbleiterschichten 51 des ersten Halbleitermaterials entfernt werden, ohne dass die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials in dem n-Bereich 50N signifikant entfernt werden, wodurch es den zweiten Halbleiterschichten 53 ermöglicht, strukturiert zu werden, um Kanalbereiche von n-Nano-FETs zu bilden. In ähnlicher Weise können die zweiten Halbleiterschichten 53 des zweiten Halbleitermaterials entfernt werden, ohne dass die ersten Halbleiterschichten 51 des ersten Halbleitermaterials in dem p-Bereich 50P signifikant entfernt werden, wodurch es den ersten Halbleiterschichten 51 ermöglicht, strukturiert zu werden, um Kanalbereiche von p-Nano-FETs zu bilden.
  • Nun Bezug nehmend auf 3 werden Finnen 66 in dem Substrat 50 und Nanostrukturen 55 in dem Mehrschichtstapel 64 gemäß einigen Ausführungsformen gebildet. In einigen Ausführungsformen können die Nanostrukturen 55 und die Finnen 66 in dem Mehrschichtstapel 64 bzw. dem Substrat 50 durch Ätzen von Gräben in dem Mehrschichtstapel 64 und dem Substrat 50 gebildet werden. Das Ätzen kann ein beliebiges annehmbares Ätzprozess sein, wie reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE - Neutral Beam Etch) oder dergleichen oder Kombinationen davon. Das Ätzen kann anisotrop sein. Das Bilden der Nanostrukturen 55 durch Ätzen des Mehrschichtstapels 64 kann ferner erste Nanostrukturen 52A bis C (gemeinsam als erste Nanostrukturen 52 bezeichnet) aus den ersten Halbleiterschichten 51 definieren und zweite Nanostrukturen 54A bis C (gemeinsam als zweite Nanostrukturen 54 bezeichnet) aus den zweiten Halbleiterschichten 53 definieren. Die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 können ferner gemeinsam als Nanostrukturen 55 bezeichnet werden.
  • Die Finnen 66 und die Nanostrukturen 55 können durch ein beliebiges geeignetes Verfahren strukturiert werden. Die Finnen 66 und die Nanostrukturen 55 können zum Beispiel unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, einschließlich Doppel- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen sind bei Doppel- oder Mehrfachstrukturierungsprozessen Fotolithografie- und selbstausrichtende Prozesse kombiniert, was die Herstellung von Strukturen mit kleineren Abmessungen ermöglicht als zum Beispiel unter Verwendung eines einzigen direkten Fotolithografieprozesses erreichbar ist. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandshalter werden unter Verwendung eines selbstausrichtenden Prozesses neben der strukturierten Opferschicht gebildet. Die Opferschicht wird dann entfernt, und die verbleibenden Abstandshalter können dann verwendet werden, um die Finnen 66 zu strukturieren.
  • Zu Veranschaulichungszwecken veranschaulicht 3 die Finnen 66 in dem n-Bereich 50N und dem p-Bereich 50P mit im Wesentlichen gleicher Breite. In einigen Ausführungsformen kann die Breite der Finnen 66 im n-Bereich 50N größer oder kleiner als die Breite der Finnen 66 im p-Bereich 50P sein. Ferner, obwohl jede der Finnen 66 und Nanostrukturen 55 so veranschaulicht ist, dass sie durchweg eine konstante Breite aufweist, können die Finnen 66 und/oder die Nanostrukturen 55 in anderen Ausführungsformen verjüngte Seitenwände aufweisen, sodass die Breite jeder der Finnen 66 und/oder Nanostrukturen 55 in der Richtung zum Substrat 50 hin kontinuierlich zunimmt. In solchen Ausführungsformen kann jede der Nanostrukturen 55 eine unterschiedliche Breite aufweisen und eine trapezförmige Form aufweisen.
  • In 4 werden Bereiche mit flacher Grabenisolation (STI) 68 benachbart zu den Finnen 66 gebildet. Die STI-Bereiche 68 können durch Abscheiden eines Isolationsmaterials über dem Substrat 50, den Finnen 66 und den Nanostrukturen 55 sowie zwischen benachbarten Finnen 66 gebildet werden. Das Isolationsmaterial kann ein Oxid sein, wie Siliziumoxid, ein Nitrid oder dergleichen oder eine Kombination davon, und kann durch CVD mit einem Plasma hoher Dichte (HDP-CVD), fließfähige CVD (FCVD) oder dergleichen oder eine Kombination davon gebildet werden. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. In der veranschaulichten Ausführungsform ist das Isolationsmaterial Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Sobald das Isolationsmaterial ausgebildet ist, kann ein Temperprozess durchgeführt werden. In einer Ausführungsform wird das Isolationsmaterial derart gebildet, dass überschüssiges Isolationsmaterial die Nanostrukturen 55 bedeckt. Obwohl das Isolationsmaterial als eine einzige Schicht veranschaulicht ist, können in einigen Ausführungsformen mehrere Schichten verwendet werden. Zum Beispiel kann in einigen Ausführungsformen zuerst eine Auskleidung (nicht separat veranschaulicht) entlang einer Oberfläche des Substrats 50, der Finnen 66 und der Nanostrukturen 55 gebildet werden. Danach kann ein Füllmaterial, wie die vorstehend erörterten, über der Auskleidung gebildet werden.
  • Dann wird ein Entfernungsprozess auf das Isolationsmaterial angewendet, um überschüssiges Isolationsmaterial über den Nanostrukturen 55 zu entfernen. In einigen Ausführungsformen kann ein Planarisierungsprozess, wie ein chemisch-mechanisches Polieren (CMP), ein Rückätzprozess, Kombinationen davon oder dergleichen, verwendet werden. Der Planarisierungsprozess legt die Nanostrukturen 55 derart frei, dass obere Flächen der Nanostrukturen 55 und des Isolationsmaterials bündig sind, nachdem der Planarisierungsprozess beendet war.
  • Das Isolationsmaterial wird dann vertieft, um die STI-Bereiche 68 zu bilden. Das Isolationsmaterial wird derart vertieft, dass obere Abschnitte der Finnen 66 in dem n-Bereich 50N und dem p-Bereich 50P zwischen benachbarten STI-Bereichen 68 vorstehen. Ferner können die oberen Flächen der STI-Bereiche 68 eine flache Oberfläche wie veranschaulicht, eine konvexe Oberfläche, eine konkave Oberfläche (wie durch Muldenbildung) oder eine Kombination davon aufweisen. Die oberen Flächen der STI-Bereiche 68 können durch eine angemessene Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Bereiche 68 können unter Verwendung eines annehmbaren Ätzprozesses vertieft werden, wie eines Ätzprozesses, der gegenüber dem Material des Isolationsmaterials selektiv ist (der z. B. das Material des Isolationsmaterials mit einer schnelleren Rate ätzt als das Material der Finnen 66 und der Nanostrukturen 55). Es kann zum Beispiel eine Oxidentfernung verwendet werden, die zum Beispiel verdünnte Fluorwasserstoffsäure (dHF) verwendet.
  • Der vorstehend mit Bezug auf 2 bis 4 beschriebene Prozess stellt lediglich ein Beispiel dafür dar, wie die Finnen 66 und die Nanostrukturen 55 gebildet werden können. In einigen Ausführungsformen können die Finnen 66 und/oder Nanostrukturen 55 unter Verwendung einer Maske und eines epitaktischen Aufwachsprozesses gebildet werden. Zum Beispiel kann eine dielektrische Schicht über einer oberen Fläche des Substrats 50 gebildet werden und Gräben können durch die dielektrische Schicht geätzt werden, um das darunterliegende Substrat 50 freizulegen. Epitaktische Strukturen können in den Gräben epitaktisch aufgewachsen werden und die dielektrische Schicht kann derart vertieft werden, dass die epitaktischen Strukturen aus der dielektrischen Schicht hervorstehen, um die Finnen 66 und/oder die Nanostrukturen 55 zu bilden. Die epitaktischen Strukturen können die oben erörterten abwechselnden Halbleitermaterialien, wie die ersten Halbleitermaterialien und die zweiten Halbleitermaterialien, umfassen. In einigen Ausführungsformen, in denen epitaktische Strukturen epitaktisch aufgewachsen werden, können die epitaktisch aufgewachsenen Materialien während des Aufwachsens in situ dotiert werden, wodurch vorherige und/oder nachfolgende Implantationen vermieden werden können, allerdings können In-situ- und Implantationsdotierung auch zusammen verwendet werden.
  • Zusätzlich sind nur zu Veranschaulichungszwecken die ersten Halbleiterschichten 51 (und die resultierenden ersten Nanostrukturen 52) und die zweiten Halbleiterschichten 53 (und die resultierenden zweiten Nanostrukturen 54) hierin als die gleichen Materialien umfassend in dem p-Bereich 50P und dem n-Bereich 50N, veranschaulicht und erörtert. Daher können in einigen Ausführungsformen eine oder beide der ersten Halbleiterschichten 51 und der zweiten Halbleiterschichten 53 aus unterschiedlichen Materialien oder in einer unterschiedlichen Reihenfolge in dem p-Bereich 50P und dem n-Bereich 50N gebildet werden.
  • Ferner können in 4 angemessene Wannen (nicht separat veranschaulicht) in den Finnen 66, den Nanostrukturen 55 und/oder den STI-Bereichen 68 gebildet werden. In Ausführungsformen mit unterschiedlichen Wannentypen können unterschiedliche Implantationsschritte für den n-Bereich 50N und den p-Bereich 50P unter Verwendung eines Fotolacks oder anderer Masken (nicht separat veranschaulicht) erzielt werden. Zum Beispiel kann ein Fotolack über den Finnen 66 und den STI-Bereichen 68 in dem n-Bereich 50N und dem p-Bereich 50P gebildet werden. Der Fotolack wird strukturiert, um den p-Bereich 50P freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Fremdstoffimplantation in dem p-Bereich 50P durchgeführt und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass n-Fremdstoffe in den n-Bereich 50N implantiert werden. Die n-Fremdstoffe können Phosphor, Arsen, Antimon oder dergleichen sein, die in dem Bereich mit einer Konzentration implantiert sind, die von etwa 1013 Atome/cm3 bis etwa 1014 Atome/cm3 reicht. Nach der Implantation wird der Fotolack entfernt, beispielsweise durch einen annehmbaren Veraschungsprozess.
  • Nach oder vor dem Implantieren des p-Bereichs 50P wird ein Fotolack oder andere Masken (nicht separat veranschaulicht) über den Finnen 66, den Nanostrukturen 55 und den STI-Bereichen 68 in dem p-Bereich 50P und dem n-Bereich 50N gebildet. Der Fotolack wird strukturiert, um den n-Bereich 50N freizulegen. Der Fotolack kann unter Verwendung einer Aufschleudertechnik gebildet und unter Verwendung von annehmbaren Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Fremdstoffimplantation in dem n-Bereich 50N durchgeführt werden und der Fotolack kann als Maske dienen, die im Wesentlichen verhindert, dass p-Fremdstoffe in den p-Bereich 50P implantiert werden. Die p-Fremdstoffe können Bor, Borfluorid, Indium oder dergleichen sein, die in dem Bereich mit einer Konzentration implantiert sind, die von etwa 1013 Atomen/cm3 bis etwa 1014 Atomen/cm3 reicht. Nach der Implantation kann der Fotolack entfernt werden, beispielsweise durch einen annehmbaren Veraschungsprozess.
  • Nach den Implantationen des n-Bereichs 50N und des p-Bereichs 50P kann ein Temperschritt durchgeführt werden, um Implantationsschäden zu reparieren und die implantierten p- und/oder n-Fremdstoffe zu aktivieren. In einigen Ausführungsformen können die aufgewachsenen Materialien epitaktischer Finnen während des Aufwachsens in situ dotiert werden, wodurch die Implantationen vermieden werden können, allerdings können In-situ- und Implantationsdotierung auch zusammen verwendet werden.
  • In 5 wird eine dielektrische Dummy-Schicht 70 auf den Finnen 66 und/oder den Nanostrukturen 55 gebildet. Die dielektrische Dummy-Schicht 70 kann zum Beispiel aus Siliziumoxid, Siliziumnitrid, eine Kombination davon oder dergleichen sein und kann gemäß einer annehmbaren Technik abgeschieden oder thermisch aufgewachsen werden. Eine Dummy-Gate-Schicht 72 wird über der dielektrischen Dummy-Schicht 70 gebildet, und eine Maskenschicht 74 wird über der Dummy-Gate-Schicht 72 gebildet. Die Dummy-Gate-Schicht 72 kann über der dielektrischen Dummy-Schicht 70 abgeschieden und dann, wie durch ein CMP, planarisiert werden. Die Maskenschicht 74 kann über der Dummy-Gate-Schicht 72 abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus einem leitfähigen oder einem nicht leitfähigen Material sein und kann aus einer Gruppe ausgewählt sein, die amorphes Silizium, polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (Poly-SiGe), Metallnitride, Metallsilizide, Metalloxide und Metalle einschließt. Die Dummy-Gate-Schicht 72 kann durch physische Gasphasenabscheidung (PVD), CVD, Abscheidung durch Kathodenzerstäubung oder andere Techniken zum Abscheiden des ausgewählten Materials abgeschieden werden. Die Dummy-Gate-Schicht 72 kann aus anderen Materialien mit einer hohen Ätzselektivität gegenüber dem Ätzen der Isolierbereiche hergestellt werden. Die Maskenschicht 74 kann zum Beispiel Siliziumnitrid, Siliziumoxinitrid oder dergleichen einschließen. In diesem Beispiel werden eine einzige Dummy-Gate-Schicht 72 und eine einzige Maskenschicht 74 über den n-Bereich 50N und den p-Bereich 50P hinweg gebildet. Es sei angemerkt, dass die dielektrische Dummy-Schicht 70 lediglich zu Veranschaulichungszwecken so gezeigt ist, dass sie nur die Finnen 66 und die Nanostrukturen 55 bedeckt. In einigen Ausführungsformen kann die dielektrische Dummy-Schicht 70 derart abgeschieden werden, dass die dielektrische Dummy-Schicht 70 die STI-Bereiche 68 so bedeckt, dass sich die dielektrische Dummy-Schicht 70 zwischen der Dummy-Gate-Schicht 72 und den STI-Bereichen 68 erstreckt.
  • 6A bis 18C veranschaulichen verschiedene weitere Schritte beim Herstellen von Bauelementen gemäß Ausführungsformen. 6A, 7A, 8A, 9A, 10A, 11A, 12A, 12C, 13A, 13C, 14A, 15A und 18C veranschaulichen Merkmale entweder in den n-Bereichen 50N oder in den p-Bereichen 50P. In 6A und 6B kann die Maskenschicht 74 (siehe 5) unter Verwendung annehmbarer Fotolithografie- und Ätztechniken strukturiert werden, um Masken 78 zu bilden. Dann kann die Struktur der Masken 78 auf die Dummy-Gate-Schicht 72 und die dielektrische Dummy-Schicht 70 übertragen werden, um Dummy-Gates 76 bzw. Dummy-Gate-Dielektrika 71 zu bilden. Die Dummy-Gates 76 bedecken jeweilige Kanalbereiche der Finnen 66. Die Struktur der Masken 78 kann verwendet werden, um jedes der Dummy-Gates 76 physisch von benachbarten Dummy-Gates 76 zu trennen. Die Dummy-Gates 76 können auch eine Längsrichtung aufweisen, die im Wesentlichen senkrecht zur Längsrichtung der jeweiligen Finnen 66 verläuft.
  • In 7A und 7B werden eine erste Abstandshalterschicht 80 und eine zweite Abstandshalterschicht 82 über den in 6A und 6B veranschaulichten Strukturen gebildet. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 werden anschließend strukturiert, um als Abstandshalter zum Bilden selbstausrichtender Source-/Drain-Bereiche zu dienen. In 7A und 7B wird die erste Abstandshalterschicht 80 auf oberen Flächen der STI-Bereiche 68; oberen Flächen und Seitenwänden der Finnen 66, der Nanostrukturen 55 und der Masken 78; und Seitenwänden der Dummy-Gates 76 und des Dummy-Gate-Dielektrikums 71 gebildet. Die zweite Abstandshalterschicht 82 wird über der ersten Abstandshalterschicht 80 abgeschieden. Die erste Abstandshalterschicht 80 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid oder dergleichen unter Verwendung von Techniken wie thermische Oxidation oder Abscheidung durch CVD, ALD oder dergleichen gebildet werden. Die zweite Abstandshalterschicht 82 kann aus einem Material gebildet werden, das eine andere Ätzrate aufweist als das Material der ersten Abstandshalterschicht 80, wie Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder dergleichen, und kann durch CVD, ALD oder dergleichen abgeschieden werden.
  • Nachdem die erste Abstandshalterschicht 80 gebildet wurde und vor dem Bilden der zweiten Abstandshalterschicht 82 können Implantationen für Bereiche schwach dotierter Source/Drain (LDD - lightly doped source/drain) (nicht explizit veranschaulicht) durchgeführt werden. In Ausführungsformen mit unterschiedlichen Bauelementtypen kann, ähnlich wie bei den vorstehend in 4 erörterten Implantationen, eine Maske, wie ein Fotolack, über dem n-Bereich 50N gebildet werden, während der p-Bereich 50P freigelegt wird, und Fremdstoffe angemessenen Typs (z. B. p-Fremdstoffe) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem p-Bereich 50P implantiert werden. Die Maske kann dann entfernt werden. Anschließend kann eine Maske, wie ein Fotolack, über dem p-Bereich 50P gebildet werden, während die n-Bereiche 50N freigelegten werden, und Fremdstoffe angemessenen Typs (z. B. n-Fremdstoffe) können in die freigelegten Finnen 66 und Nanostrukturen 55 in dem n-Bereich 50N implantiert werden. Die Maske kann dann entfernt werden. Die n-Fremdstoffe können beliebige der zuvor erörterten n-Fremdstoffe sein, und die p-Fremdstoffe können beliebige der zuvor erörterten p-Fremdstoffe sein. Die schwach dotierten Source-/Drain-Bereiche können eine Konzentration von Fremdstoffen aufweisen, die von etwa 1 × 1015 Atome/cm3 bis etwa 1 × 1019 Atome/cm3 reicht. Ein Temperschritt kann verwendet werden, um Implantationsschäden zu reparieren und die implantierten Fremdstoffe zu aktivieren.
  • In 8A und 8B werden die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 geätzt, um erste Abstandshalter 81 und zweite Abstandshalter 83 zu bilden. Wie nachstehend ausführlicher erörtert, dienen die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 dazu, die anschließend gebildeten Source-/Drain-Bereiche selbstausrichtend sein zu lassen und die Seitenwände der Finnen 66 und/oder Nanostruktur 55 während der nachfolgenden Verarbeitung zu schützen. Die erste Abstandshalterschicht 80 und die zweite Abstandshalterschicht 82 können unter Verwendung eines geeigneten Ätzprozesses geätzt werden, wie eines isotropen Ätzprozesses (z. B. eines Nassätzprozesses), eines anisotropen Ätzprozesses (z. B. eines Trockenätzprozesses) oder dergleichen. In einigen Ausführungsformen weist das Material der zweiten Abstandshalterschicht 82 eine andere Ätzrate als das Material der ersten Abstandshalterschicht 80 auf, so dass die erste Abstandshalterschicht 80 beim Strukturieren der zweiten Abstandshalterschicht 82 als Ätzstoppschicht dienen kann und die zweite Abstandshalterschicht 82 beim Strukturieren der ersten Abstandshalterschicht 80 als Maske dienen kann. Zum Beispiel kann die zweite Abstandshalterschicht 82 unter Verwendung eines anisotropen Ätzprozesses geätzt werden, wobei die erste Abstandshalterschicht 80 als Ätzstoppschicht dient, wobei verbleibende Abschnitte der zweiten Abstandshalterschicht 82, wie in 8A veranschaulicht, zweite Abstandshalter 83 bilden. Danach dienen die zweiten Abstandshalter 83 beim Ätzen von freigelegten Abschnitten der ersten Abstandshalterschicht 80 als Maske, wodurch, wie in 8A veranschaulicht, erste Abstandshalter 81 gebildet werden.
  • Wie in 8A veranschaulicht, sind die ersten Abstandshalter 81 und die zweiten Abstandshalter 83 auf Seitenwänden der Finnen 66 und/oder Nanostrukturen 55 angeordnet. Wie in 8B veranschaulicht, kann in einigen Ausführungsformen die zweite Abstandshalterschicht 82 über der ersten Abstandshalterschicht 80 benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 werden, und die ersten Abstandshalter 81 sind auf Seitenwänden der Masken 78, der Dummy-Gates 76 und der dielektrischen Dummy-Schichten 60 angeordnet. In anderen Ausführungsformen kann ein Abschnitt der zweiten Abstandshalterschicht 82 über der ersten Abstandshalterschicht 80 benachbart zu den Masken 78, den Dummy-Gates 76 und den Dummy-Gate-Dielektrika 71 verbleiben.
  • Es sei angemerkt, dass die vorstehende Offenbarung einen Prozess zum Bilden von Abstandshaltern und LDD-Bereichen allgemein beschreibt. Andere Prozesse und Abfolgen können verwendet werden. Zum Beispiel können es weniger oder zusätzliche Abstandshalter verwendet werden, es kann eine andere Schrittabfolge verwendet werden (z. B. können die ersten Abstandshalter 81 vor dem Abscheiden der zweiten Abstandshalterschicht 82 strukturiert werden), es können zusätzliche Abstandshalter gebildet und entfernt werden und/oder dergleichen. Außerdem können die Bauelemente vom n-Typ und p-Typ unter Verwendung unterschiedlicher Strukturen und Schritte gebildet werden.
  • In 9A und 9B werden gemäß einigen Ausführungsformen erste Vertiefungen 86 in den Finnen 66, den Nanostrukturen 55 und dem Substrat 50 gebildet. Anschließend werden epitaktische Source-/Drain-Bereiche in den ersten Vertiefungen 86 gebildet. Die ersten Vertiefungen 86 können sich durch die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 hindurch und in das Substrat 50 hinein erstrecken. Wie in 9A veranschaulicht, können obere Flächen der STI-Bereiche 58 mit unteren Flächen der ersten Vertiefungen 86 bündig sein. In verschiedenen Ausführungsformen können die Finnen 66 derart geätzt werden, dass untere Flächen der ersten Vertiefungen 86 unterhalb der oberen Flächen der STI-Bereiche 68 angeordnet sind; oder dergleichen. Die ersten Vertiefungen 86 können durch Ätzen der Finnen 66, der Nanostrukturen 55 und des Substrats 50 unter Verwendung anisotroper Ätzprozesse wie RIE, NBE oder dergleichen gebildet werden. Die ersten Abstandshalter 81, die zweiten Abstandshalter 83 und die Masken 78 maskieren Abschnitte der Finnen 66, der Nanostrukturen 55 und des Substrats 50 während der Ätzprozesse, die zum Bilden der ersten Vertiefungen 86 verwendet werden. Ein einziger Ätzprozess oder mehrere Ätzprozesse können verwendet werden, um jede Schicht der Nanostrukturen 55 und/oder der Finnen 66 zu ätzen. Zeitgesteuerte Ätzprozesse können verwendet werden, um das Ätzen der ersten Vertiefungen 86 zu stoppen, nachdem die ersten Vertiefungen 86 eine gewünschte Tiefe erreichen.
  • In 10A, 10B und 10C werden Abschnitte von Seitenwänden der Schichten des Mehrschichtstapels 64, die aus den ersten Halbleitermaterialien (z. B. den ersten Nanostrukturen 52) ausgebildet sind, die durch die ersten Vertiefungen 86 freigelegt sind, geätzt, um Seitenwandvertiefungen 88 in dem n-Bereich 50N zu bilden, und Abschnitte von Seitenwänden der Schichten des Mehrschichtstapels 56, die aus den zweiten Halbleitermaterialien (z. B. den zweiten Nanostrukturen 54) ausgebildet sind, die durch die ersten Vertiefungen 86 freigelegt sind, werden geätzt, um Seitenwandvertiefungen 88 in dem p-Bereich 50P zu bilden. Obwohl Seitenwände der ersten Nanostrukturen 52 und der zweiten Nanostrukturen 54 in den Seitenwandvertiefungen 88 in 10B als gerade veranschaulicht sind, können die Seitenwände, wie in 10C veranschaulicht, konvex oder konkav sein. Die Seitenwände können unter Verwendung isotroper Ätzprozesse geätzt werden, wie Nassätzen oder dergleichen. Der p-Bereich 50P kann unter Verwendung einer Maske (nicht gezeigt) geschützt werden, während Ätzmittel, die selektiv gegenüber den ersten Halbleitermaterialien sind, verwendet werden, um die ersten Nanostrukturen 52 so zu ätzen, dass die zweiten Nanostrukturen 54 und das Substrat 50 im Vergleich zu den ersten Nanostrukturen 52 in dem n-Bereich 50N relativ ungeätzt bleiben. In ähnlicher Weise kann der n-Bereich 50N unter Verwendung einer Maske (nicht gezeigt) geschützt werden, während Ätzmittel, die selektiv gegenüber den zweiten Halbleitermaterialien sind, verwendet werden, um die zweiten Nanostrukturen 54 so zu ätzen, dass die ersten Nanostrukturen 52 und das Substrat 50 im Vergleich zu den zweiten Nanostrukturen 54 in dem p-Bereich 50P relativ ungeätzt bleiben. In einer Ausführungsform, in der die ersten Nanostrukturen 52 z. B. SiGe einschließen und die zweiten Nanostrukturen 54 z. B. Si oder SiC einschließen, kann ein Trockenätzprozess mit Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um Seitenwände der ersten Nanostrukturen 52 in dem n-Bereich 50N zu ätzen, und ein Nass- oder Trockenätzprozess mit Fluorwasserstoff, einem anderen Ätzmittel auf Fluorbasis oder dergleichen kann verwendet werden, um Seitenwände der zweiten Nanostrukturen 54 in dem p-Bereich 50P zu ätzen.
  • 10C veranschaulicht eine vergrößerte Ansicht der in 10B mit F10CN und F10CP bezeichneten Bereiche gemäß einigen Ausführungsformen. Sowohl die ersten Nanostrukturen 52 als auch die zweiten Nanostrukturen 54 werden beim Prozess zum Bilden der Seitenwandvertiefungen 88 geätzt, allerdings werden in dem n-Bereich 50N die ersten Nanostrukturen 52 stärker geätzt als die zweiten Nanostrukturen 54, um die Seitenwandvertiefungen 88 zu bilden. Im p-Bereich 50P wird ein ähnliches Ergebnis erzielt, mit dem Unterschied, dass die zweiten Nanostrukturen 54 stärker geätzt werden als die ersten Nanostrukturen 52, wodurch die Seitenwandvertiefungen 88 in dem p-Bereich 50P gebildet werden. Die Breite 54w der zweiten Nanostrukturen 54 und die Breite 52w der ersten Nanostrukturen können zwischen etwa 5 nm und 30 nm betragen. Im n-Bereich 50N wird die seitliche Vertiefung 88r ausgehend von der seitlichen Ausdehnung der Breite 54w der zweiten Nanostrukturen 54 gemessen. Im p-Bereich 50P wird die seitliche Vertiefung 88r ausgehend von der seitlichen Ausdehnung der Breite 52w der ersten Nanostrukturen 52 gemessen. In einigen Ausführungsformen kann die seitliche Vertiefung 88r zwischen 1 nm und etwa 15 nm oder zwischen 5 % und 35 % der Breite 54w betragen. Das Ätzen kann auch eine Konkavität oder Muldenbildung in den Seitenwänden 88 bewirken. Das Ausmaß der Muldenbildung kann durch das Muldenmaß 88d gekennzeichnet sein, welches der Abstand zwischen dem seitlichen Ausmaß der ersten Nanostrukturen 52 im n-Bereich 50N (bzw. der zweiten Nanostrukturen 54 im p-Bereich 50P) und dem tiefsten Punkt der Seitenwandvertiefungen 88 ist. In einigen Ausführungsformen kann das Muldenmaß 88d der Seitenwandvertiefungen 88 zwischen 0,5 nm und etwa 15 nm oder zwischen etwa 10 % und 50 % der seitlichen Vertiefung 88r betragen. Es sei angemerkt, dass das Muldenmaß 88d einem inversen Muldenmaß der anschließend gebildeten Abstandshalter entspricht, die sich dieselbe Grenzfläche teilen. Die maximale Höhe 88h der Seitenwandvertiefung 88 kann zwischen 1 nm und 10 nm betragen, beispielsweise zwischen 2 nm und 8 nm, oder zwischen 0 % und 20 % größer sein als die Dicke einer der ersten Nanostrukturen 52 im n-Bereich 50N (bzw. einer der zweiten Nanostrukturen 54 im p-Bereich 50P). Nach der Bildung der ersten Vertiefungen 86 und der Seitenwandvertiefungen 88 kann das Aspektverhältnis der ersten Vertiefungen 86 bis zu etwa 30:1 betragen, d. h., diese können eine Tiefe aufweisen, die bis zu 30-mal größer als ihre Breite ist, größere Seitenverhältnisse sind jedoch auch möglich und werden ebenfalls in Erwägung gezogen.
  • In 11A, 11B und 11C werden eine innere Abstandshalterschicht 90s in den Seitenwandvertiefungen 88 gebildet. Die innere Abstandshalterschicht 90s kann durch Abscheiden der inneren Abstandshalterschicht 90s über den in 10A, 10B und 10C veranschaulichten Strukturen gebildet werden. In einem nachfolgenden Schritt wird die innere Abstandshalterschicht 90s geätzt, um erste innere Abstandshalter 90 zu bilden. Die resultierenden ersten inneren Abstandshalter 90 dienen später als Isolationsmerkmale zwischen anschließend gebildeten Source-/Drain-Bereichen und einer Gatestruktur. Wie nachstehend ausführlicher erörtert, werden Source-/Drain-Bereiche in den ersten Vertiefungen 86 gebildet, während die ersten Nanostrukturen 52 in dem n-Bereich 50N und die zweiten Nanostrukturen 54 in dem p-Bereich 50P durch entsprechende Gatestrukturen ersetzt werden.
  • Die innere Abstandshalterschicht 90s kann durch einen konformen Abscheidungsprozess, wie CVD, ALD oder dergleichen, abgeschieden werden. Die Gleichförmigkeit der Abscheidung kann zwischen etwa 50 % und 99 % liegen. Die innere Abstandshalterschicht 90s kann ein Material wie Siliziumnitrid, Siliziumoxikarbonitrid oder Siliziumoxinitrid umfassen, allerdings kann jedes geeignete Material verwendet werden. In einigen Ausführungsformen ist die innere Abstandshalterschicht 90s eine Abstandshalterschicht mit niedrigem k-Wert, die unter Verwendung von Vorläufern wie SiHxClyRz (R= CH3, NCH3), SiHxCly, SiHx(R1)yClx(R2), (R1=CH, R2=NCH3), CxHy, Nx/Oy/Hz abgeschieden werden kann und bei einer Temperatur zwischen etwa 200 °C und etwa 600 °C abgeschieden werden kann.
  • Direkt nach der Abscheidung kann die innere Abstandshalterschicht 90s eine Elementzusammensetzung einschließen, in welcher bezogen auf das Molekulargewicht C 5-15 %, N 10-30 %, O 10-55 % und Si 30-45 % ausmacht. Die innere Abstandshalterschicht 90s kann ein Film mit niedrigem k-Wert mit einem k-Wert von etwa 3,0 bis 6,0 sein. Die Dichte kann je nach Zusammensetzung zwischen etwa 1 und 3 g/cm3 schwanken. Zum Beispiel kann in einigen Ausführungsformen, beispielsweise wenn das Material Siliziumoxikarbonitrid ist, die innere Abstandshalterschicht 90s direkt nach der Abscheidung einen k-Wert zwischen etwa 4,9 und 5,4 aufweisen und eine Dichte zwischen 2,5 und 2,7 g/cm3 aufweisen.
  • In 11C ist eine vergrößerte Ansicht des in 11B mit F11CN bezeichneten Bereichs und eine vergrößerte Ansicht des in 11B mit F11CP bezeichneten Bereichs gemäß einigen Ausführungsformen veranschaulicht. 11C veranschaulicht eine Detailansicht der inneren Abstandshalterschicht 90s nach dem Abscheidungsprozess.
  • Wie in 11C veranschaulicht, ergibt sich in einigen Ausführungsformen aus dem Abscheidungsprozess der ersten inneren Abstandshalter 90 eine seitliche bzw. horizontale Fuge 89 bzw. Vogelschnabelöffnung, die zwischen einem oberen Abschnitt 90u der inneren Abstandshalterschicht 90s und einem unteren Abschnitt 90l der inneren Abstandshalterschicht 90s gebildet wird und ein Fugenende aufweist, das einem Seitenabschnitt 90i der inneren Abstandshalterschicht 90s entspricht. Der obere Abschnitt 90u der inneren Abstandshalterschicht 90s ergibt sich aus der konformen Abscheidung des Materials der inneren Abstandshalterschicht 90s auf den Unterseiten der freigelegten zweiten Nanostrukturen 54. Der untere Abschnitt 90l der inneren Abstandshalterschicht 90s ergibt sich aus der konformen Abscheidung des Materials der inneren Abstandshalterschicht 90s auf den Oberseiten der freigelegten zweiten Nanostrukturen 54. Und der Seitenabschnitt 90i der inneren Abstandshalterschicht 90s ergibt sich aus der konformen Abscheidung des Materials der inneren Abstandshalterschicht 90s auf den ersten Nanostrukturen 52 in den Seitenwandvertiefungen 88. Die Höhe 90h der inneren Abstandshalterschicht 90s zwischen den zweiten Nanostrukturen 54 im n-Bereich 50N und zwischen ersten Nanostrukturen im p-Bereich 50P entspricht der Höhe 88h in 10C. Wie in 11C veranschaulicht, weist die horizontale Fuge 89 eine schnabelförmige Öffnung auf. Die seitliche Dicke 90lt1 der inneren Abstandshalterschicht 90s kann zwischen 2 nm und 30 nm betragen, und die Mulde 90d1 vor der Verarbeitung kann zwischen 25 % und 75 % der seitlichen Dicke 90111 betragen, beispielsweise zwischen etwa 1 nm und 23 nm. Die extreme Muldenbildung und die seitlichen Fugen 89 würden die Wirksamkeit der ersten inneren Abstandshalter 90 verringern, was zu einer schlechteren Ceff-Leistungsfähigkeit eines ausgebildeten Transistors führen würde. Diese Leistungsminderung würde sich daraus ergeben, dass die Source-/Drain-Bereiche bei ihrer Bildung in die seitlichen Fugen 89 eindringen können, dadurch die Wirksamkeit der ersten inneren Abstandshalter 90 verringert wird. In einigen Fällen können aufgrund der seitlichen Fugen 89 außerdem Kurzschlüsse zwischen den anschließend gebildeten Source-/Drain-Bereichen und anschließend gebildeten Metall-Gates auftreten.
  • In einigen Ausführungsformen kann an den in 11A, 11B und 11C veranschaulichten Strukturen ein Behandlungsprozess durchgeführt werden, um die Muldenbildung zu verringern und die seitlichen Fugen 89 zu verringern. In anderen Ausführungsformen kann die innere Abstandshalterschicht 90s zuerst geätzt werden, um erste innere Abstandshalter 90 zu bilden, gefolgt von dem Behandlungsprozess, um die Muldenbildung zu verringern und die seitlichen Fugen 89 zu verringern. In Ausführungsformen, in denen die innere Abstandshalterschicht 90s vor dem Durchführen des Behandlungsprozesses nicht geätzt wird, kann der in 12A, 12B und 12C veranschaulichte Ätzprozess nach dem Behandlungsprozess durchgeführt werden.
  • 12A, 12B und 12C veranschaulichen einen anisotropen Ätzprozess zum Entfernen von Abschnitten der inneren Abstandshalterschicht 90s, um erste innere Abstandshalter 90 zu bilden. In einigen Ausführungsformen können, wie in 12B veranschaulicht, die äußeren Seitenwände der ersten inneren Abstandshalter 90 jeweils von Seitenwänden der zweiten Nanostrukturen 54 und/oder der ersten Nanostrukturen 52 (abhängig davon, ob im p-Bereich 50P oder im n-Bereich 50N) vertieft werden. Die resultierenden ersten inneren Abstandshalter 90 können eine schnabelartige Öffnung bilden, wenn die Abscheidung konform der Kontur der Seitenwandvertiefungen 88 folgt.
  • Die innere Abstandshalterschicht 90s kann durch einen anisotropen Ätzprozess wie RIE, NBE oder dergleichen geätzt werden. Die ersten inneren Abstandshalter 90 können verwendet werden, um eine Beschädigung anschließend gebildeter Source-/Drain-Bereiche (wie der epitaktischen Source-/Drain-Bereiche 92, die nachfolgend mit Bezug auf die 18A bis 18C erörtert werden) durch nachfolgende Ätzprozesse, wie Ätzprozesse, die verwendet werden, um Gatestrukturen zu bilden, zu verhindern.
  • In 12C ist eine vergrößerte Ansicht des in 12B mit F12CN bezeichneten Bereichs und eine vergrößerte Ansicht des in 12B mit F12CP bezeichneten Bereichs gemäß einigen Ausführungsformen veranschaulicht. 12C veranschaulicht eine Detailansicht der ersten inneren Abstandshalter 90 nach dem Ätzprozess.
  • Wie in 12C veranschaulicht, verbleibt in einigen Ausführungsformen nach dem Ätzen der inneren Abstandshalterschicht 90s, um die ersten inneren Abstandshalter 90 zu bilden, die horizontale Naht 89 bzw. Vogelschnabelöffnung, die zwischen dem oberen Abschnitt 90u der ersten inneren Abstandshalter 90 und dem unteren Abschnitt 90l ausgebildet ist, in jedem der ersten inneren Abstandshalter 90. Die gesamte seitliche Dicke 90lt2 der ersten inneren Abstandshalter 90 beträgt zwischen 1 und 15 nm, und die Mulde 90d2 vor der Verarbeitung kann zwischen 25 % und 75 % der seitlichen Dicke 90lt2 betragen, beispielsweise zwischen etwa 1 nm und 12 nm. Die Höhe 90h der ersten inneren Abstandshalter 90 zwischen den zweiten Nanostrukturen 54 im n-Bereich 50N und zwischen ersten Nanostrukturen im p-Bereich 50P entspricht der Höhe 88h in 10C.
  • 13A bis 13D veranschaulichen einen Behandlungsprozess zum Schließen der seitlichen Fugen 89 und somit Schließen der schnabelförmigen Öffnungen und Verringern der Muldenbildung im Zusammenhang mit der inneren Abstandshalterschicht 90s oder den ersten inneren Abstandshaltern 90 (abhängig davon, ob die ersten inneren Abstandshalter 90 bereits aus der inneren Abstandshalterschicht 90s gebildet worden ist). Der in 13A bis 13D veranschaulichte Prozess kann an der in 11A, 11B und 11C veranschaulichten Struktur durchgeführt werden (d. h. vor dem Bilden der ersten inneren Abstandshalter 90) oder an der in 12A, 12B und 12C veranschaulichten Struktur durchgeführt werden (d. h. nach dem Ätzen zum Bilden der ersten inneren Abstandshalter 90). Der Einfachheit halber wird mit Bezug auf 13A bis 13D nur auf die ersten inneren Abstandshalter 90 verwiesen, es versteht sich jedoch, dass der in 13A bis 13D beschriebene Prozess auch auf Ausführungsformen mit der inneren Abstandshalterschicht 90 angewendet werden kann. 13A veranschaulicht eine vergrößerte Ansicht des Kastens mit der Bezeichnung F13A in 11B bzw. des Kastens mit der Bezeichnung F13A in 12B, abhängig davon, ob das oben mit Bezug auf 12A, 12B und 12C beschriebene Ätzen durchgeführt wird. 13A schließt auch eine Legende ein, die sich auf 13A bis 13D bezieht. In 13A können vor dem Fugenschließprozess nach dem anisotropen Ätzen der ersten inneren Abstandshalter 90 verschiedene Verbindungen, einschließlich Amingruppen, Hydroxylgruppen und Methylgruppen, auf den Oberflächen der ersten inneren Abstandshalter 90 beobachtet werden. Diese Verbindungen können Artefakte des Abscheidungsprozesses zum Bilden der ersten inneren Abstandshalter 90 oder des nachfolgenden Ätzprozesses zum Entfernen von überschüssigem, von der Bildung der ersten inneren Abstandshalter 90 stammendem Material in den ersten Vertiefungen 86 sein. Diese Verbindungen können Si-OH, Si-CH3 und Si-NH2 einschließen.
  • Kurz auf 14A und 14B Bezug nehmend, ist die innere Abstandshalterschicht 90s bzw. die ersten inneren Abstandshalter 90 veranschaulicht. In 14A ist eine Konfiguration dieser Verbindungen veranschaulicht, und in 14B ist eine andere Konfiguration dieser Verbindungen veranschaulicht. Einige Ausführungsformen können nur die Verbindungsbildung gemäß 14A einschließen, einige Ausführungsformen können nur die Verbindungsbildung gemäß 14B einschließen und einige Ausführungsformen können die Bildung beider Verbindungen einschließen. Wie in 14A und 14B zu sehen ist, kann Silizium an der Oberfläche der inneren Abstandshalterschicht 90s bzw. der ersten inneren Abstandshalter 90 durch Wasserstoffbindungen über Sauerstoffatome an komplexe Verbindungen, die Si, C, O einschließen, und funktionelle Gruppen, einschließlich CH3-, NH2- oder OH-Gruppen, gebunden sein.
  • Nun zurück zu 13B, wird ein Oxidationstempern durchgeführt. Das Oxidationstempern sorgt für eine starke Oxidation der ersten inneren Abstandshalter 90 bei einer Temperatur zwischen etwa 200 °C und etwa 600 °C, mit einer Dauer zwischen etwa 0,1 Stunden und 12 Stunden und bei einem Druck zwischen etwa 0,5 atm und 5 atm. Die Umgebung kann H2O-Dampf (Dampf-/Nasstempern), CO2, O*-bezogene Oxidationsmittelspezies wie O2 und O3, ein anderes Oxidationsmittel oder Kombinationen davon verwenden. Das Oxidationstempern entfernt zurückgebliebene Amingruppen durch Umwandeln der Amingruppen in Hydroxylgruppen (Si-NH2 → Si-OH). Das Oxidationstempern stellt der seitlichen Fuge 89 außerdem Sauerstoff bereit, was eine Ausdehnung der ersten inneren Abstandshalter 90 und eine Verringerung der seitlichen Fuge 89 bewirkt.
  • In 13C bewirkt das Oxidationstempern bei zunehmendem Sauerstoffgehalt und abnehmendem Stickstoffgehalt eine weitere Ausdehnung der ersten inneren Abstandshalter 90 und eine Verringerung der seitlichen Fuge 89, was bewirkt, dass die ersten inneren Abstandshalter 90 weniger dicht und voluminöser werden. Mit fortschreitender Kontraktion der seitlichen Fuge 89 können sich die Hydroxylgruppen am oberen Abschnitt 90u der ersten inneren Abstandshalter 90 und die Hydroxylgruppen am unteren Abschnitt 90l der ersten inneren Abstandshalter 90 verbinden, um Si-O-Si-Bindungen zu bilden (2Si-OH → Si-O-Si + H2O). Nach dem Oxidationstempern wird die Prozesskammer entgast.
  • In 13D wird ein Trockentempern durchgeführt. Das Trockentempern kann bei einer höheren Temperatur als das Oxidationstempern durchgeführt werden, beispielsweise zwischen etwa 500 °C und etwa 800 °C, bei einem Druck von etwa 0,01 atm bis etwa 2 atm und mit einer Verweilzeit von zwischen etwa 0,1 Stunden und 6 Stunden. Das Trockentempern kann in einer Umgebung aus H2, NH3, N2, Ar, einem oder mehreren anderen Inertgasen und dergleichen sowie Kombinationen davon durchgeführt werden. Das Trockentempern verursacht eine weitere Ausdehnung der ersten inneren Abstandshalter 90, um die seitliche Fuge 89 zuzuschnüren. Beim Schließen der seitlichen Fuge 89 bewirkt das Trockentempern unterdessen eine Vernetzung der Hydroxylgruppen am oberen Abschnitt 90u der Abstandshalterschicht 90s bzw. der ersten inneren Abstandshalter 90 mit Hydroxylgruppen am unteren Abschnitt 90l der ersten inneren Abstandshalter 90, um Si-O-Si-Bindungen zu bilden und die Polarisation zu verringern (2Si-OH → Si-O-Si + H2O). Das Trockentempern entfernt auch Feuchtenebenprodukte (H2O) aus der Vernetzung sowie Feuchtenebenprodukte, die noch vom Oxidationstempern vorhanden sein können (z. B., wenn Dampf beim Oxidationstempern verwendet wird).
  • Die Prozesse aus 13A bis 13D können so oft wie gewünscht wiederholt werden, um das Fugenschließen und die Vernetzen des oberen Abschnitts 90u des Abstandshalters 90 und des unteren Abschnitts 90l des Abstandshalters 90 zu erreichen. Es sollte beachtet werden, dass, obwohl die Fuge durch den Prozess zum Bilden der geschlossenen Fuge 91 geschlossen wird, eine Untersuchung der ersten inneren Abstandshalter 90 aufzeigen kann, dass eine Fuge vorhanden war, beispielsweise durch Beobachtung von kleinen Spalten in der geschlossenen Fuge 91 oder von Artefakten des Fugenschließprozesses, wie Reste von SiCH3, Si-OH, Si-NH2 und so weiter.
  • In 15 sind vergrößerte Ansichten der in 11B mit F11CN und F11CP bezeichneten Bereiche nach dem Fugenentfernungsprozess aus 13A bis 13D gemäß einigen Ausführungsformen veranschaulicht. 13D stimmt mit dem vergrößerten Abschnitt des in 15 mit F13D bezeichneten Bereichs überein. 15 veranschaulicht eine Detailansicht der inneren Abstandshalterschicht 90s in dem n-Bereich 50N und in dem p-Bereich 50P nach dem Fugenentfernungsprozess.
  • 15 veranschaulicht, dass die Mulde 90d3 der inneren Abstandshalterschicht 90s nach dem Fugenentfernungsprozess verglichen mit der Mulde 90d1 der inneren Abstandshalterschicht 90s vor dem Fugenentfernungsprozess verringert worden ist. In einigen Ausführungsformen kann die Mulde 90d3 zwischen 10 % und 50 % der Mulde 90d1 betragen, beispielsweise zwischen 0 nm und 5 nm. In einigen Ausführungsformen sind die Mulden der inneren Abstandshalterschicht 90s vollständig entfernt (bzw. werden vollständig entfernt, wenn die ersten inneren Abstandshalter 90 gebildet werden). Der Fugenentfernungsprozess kann auch den k-Wert des Materials der inneren Abstandshalterschicht 90s auf einen k-Wert verringern, der kleiner als der nominale k-Wert des abgeschiedenen Materials ist. Zum Beispiel kann der k-Wert von Siliziumkarboxinitrid direkt nach der Abscheidung zwischen 4,9 und 5,4 betragen, wohingegen der k-Wert der fugenlosen inneren Abstandshalterschicht 90s nach dem Fugenentfernen zwischen 4,5 und 5,1 betragen kann, was eine Verringerung von zwischen etwa 5 % und 10 % darstellt. Die Verringerung des k-Werts tritt aufgrund der Oxidation der inneren Abstandshalterschicht 90s während des starken Oxidationstemperns auf, insbesondere resultierend aus der Verringerung des Stickstoffgehalts (und der Erhöhung des Sauerstoffgehalts) in der inneren Abstandshalterschicht 90s und der Verringerung der Dichte der inneren Abstandshalterschicht 90s. Ferner kann die Größe der inneren Abstandshalterschicht 90s um etwa 5 % bis etwa 20 % zunehmen, und die Dichte der inneren Abstandshalterschicht 90s kann um etwa 5 % bis 15 % verringert werden. Zum Beispiel kann die Dichte von Siliziumkarboxinitrid direkt nach der Abscheidung zwischen 2,5 und 2,7 g/cm3 betragen. Nach dem Fugenentfernungsprozess kann die Dichte des Siliziumkarboxinitrids auf etwa 2,2 bis 2,4 g/cm3 verringert werden. Die resultierende seitliche Dicke, zum Beispiel die gesamte seitliche Dicke 90lt1 aus 11A, 11B und 11C der inneren Abstandshalterschicht 90s, kann sich zu einer seitlichen Dicke 90lt3 von zwischen etwa 2 nm und 35 nm, beispielsweise zwischen 5 nm und 25 nm, ausdehnen.
  • In einigen Ausführungsformen kann die innere Abstandshalterschicht 90s nach dem Fugenentfernungsprozess eine homogene Zusammensetzung aufweisen. Die innere Abstandshalterschicht 90s kann nach der Behandlung eine Elementzusammensetzung einschließen, in welcher bezogen auf das Molekulargewicht C 0-10 %, N 0-20 %, O 30-60 % und Si 25-40 % ausmacht. In einigen Ausführungsformen kann die innere Abstandshalterschicht 90s, abhängig von der Verweilzeit des starken Oxidationstemperns, bis zu einer seitlichen Tiefe von zwischen etwa 0 nm und 8 nm eine Oxidation aufweisen. In einigen Ausführungsformen kann die Oxidation im oxidierten Abschnitt der inneren Abstandshalterschicht 90s homogen sein, während die Oxidation in anderen Ausführungsformen einen Sauerstoffkonzentrationsgradienten in der inneren Abstandshalterschicht 90s aufweisen kann, der von der äußeren Oberfläche der inneren Abstandshalterschicht 90s in Richtung der inneren Oberfläche (an der Seite 90i) der inneren Abstandshalterschicht 90s seitlich abnimmt. In solchen Ausführungsformen kann die Materialzusammensetzung der inneren Abstandshalterschicht 90s an einer Grenzfläche zu den ersten Nanostrukturen 52 im n-Bereich 50N und den zweiten Nanostrukturen 54 im p-Bereich 50P gleich der Materialzusammensetzung direkt nach der Abscheidung sein. Mit anderen Worten wird das starke Oxidationstempern derart gesteuert, dass die ersten Nanostrukturen 52 und die zweiten Nanostrukturen 54 nicht oxidiert werden. In einem nachfolgenden Prozess werden die ersten Nanostrukturen 52 im n-Bereich 50N und die zweiten Nanostrukturen 54 im p-Bereich 50P entfernt und durch ein Ersatz-Metall-Gate ersetzt, welches dann die Grenzfläche zu der inneren Abstandshalterschicht 90s (z. B. an der Seite 90i) aufweist.
  • In 16 sind vergrößerte Ansichten der in 12B mit F12CN und F12CP bezeichneten Bereiche nach dem Fugenentfernungsprozess aus 13A bis 13D gemäß einigen Ausführungsformen veranschaulicht. Diese Ansichten stimmen mit Ausführungsformen überein, bei denen die ersten inneren Abstandshalter 90 vor dem Durchführen des Fugenentfernungsprozesses gebildet werden. 13D stimmt mit dem vergrößerten Abschnitt des in 16 mit F13D bezeichneten Bereichs überein. 16 veranschaulicht eine Detailansicht der ersten inneren Abstandshalter 90 in dem n-Bereich 50N und dem p-Bereich 50P nach dem Fugenentfernungsprozess.
  • 16 veranschaulicht, dass die Mulde 90d4 der ersten inneren Abstandshalter 90 nach dem Fugenentfernungsprozess verglichen mit der Mulde 90d2 der ersten inneren Abstandshalter 90 vor dem Fugenentfernungsprozess verringert worden ist. In einigen Ausführungsformen kann die Mulde 90d4 zwischen 10 % und 50 % der Mulde 90d2 betragen, beispielsweise zwischen 0 nm und 5 nm. In einigen Ausführungsformen ist die Mulde 90d4 der ersten inneren Abstandshalter 90 vollständig entfernt. Der Fugenentfernungsprozess kann auch den k-Wert des Materials der ersten inneren Abstandshalter 90s auf einen k-Wert verringern, der kleiner als der nominale k-Wert des abgeschiedenen Materials ist, wie vorstehend mit Bezug auf die innere Abstandshalterschicht 90 beschrieben. Ferner kann die Größe der ersten inneren Abstandshalter 90s um etwa 5 % bis etwa 20% zunehmen, und die Dichte der inneren Abstandshalterschicht 90s kann um etwa 5 % bis 15 % verringert werden. Die resultierende seitliche Dicke, zum Beispiel die gesamte seitliche Dicke 90lt2 aus 12A, 12B und 12C der ersten inneren Abstandshalter 90, kann sich zu einer seitlichen Dicke 90lt4 zwischen etwa 1 nm und 18 nm, beispielsweise zwischen 5 nm und 15 nm, ausdehnen.
  • In einigen Ausführungsformen können die ersten inneren Abstandshalter 90 nach dem Fugenentfernungsprozess eine homogene Zusammensetzung aufweisen. Die ersten inneren Abstandshalter 90 können nach der Behandlung eine Elementzusammensetzung einschließen, in welcher bezogen auf das Molekulargewicht C 0-10 %, N 0-20 %, O 30-60 % und Si 25-40 % ausmacht. In einigen Ausführungsformen können die ersten inneren Abstandshalter 90, abhängig von der Verweilzeit des starken Oxidationstemperns, bis zu einer seitlichen Tiefe von zwischen etwa 0 nm und 8 nm eine Oxidation aufweisen. In einigen Ausführungsformen kann die Oxidation im oxidierten Abschnitt der ersten inneren Abstandshalter 90 homogen sein, während die Oxidation in anderen Ausführungsformen einen Sauerstoffkonzentrationsgradienten in den ersten inneren Abstandshaltern 90 aufweisen kann, der von der äußeren Oberfläche der ersten inneren Abstandshalter 90 in Richtung der inneren Oberfläche (an der Seite 90i) der ersten inneren Abstandshalter 90 seitlich abnimmt. In solchen Ausführungsformen kann die Materialzusammensetzung der ersten inneren Abstandshalter 90 an einer Grenzfläche (an der Seite 90i) zu den ersten Nanostrukturen 52 im n-Bereich 50N und den zweiten Nanostrukturen 54 im p-Bereich 50P gleich der Materialzusammensetzung direkt nach der Abscheidung sein. Mit anderen Worten wird das starke Oxidationstempern derart gesteuert, dass die ersten Nanostrukturen 52 im n-Bereich 50N und die zweiten Nanostrukturen 54 im p-Bereich 50P nicht oxidiert werden. In einem nachfolgenden Prozess werden die ersten Nanostrukturen 52 im n-Bereich 50N und die zweiten Nanostrukturen 54 im p-Bereich 50P entfernt und durch ein Ersatz-Metall-Gate ersetzt, welches dann die Grenzfläche zu den ersten inneren Abstandshaltern 90 (z. B. an der Seite 90i) aufweist.
  • 17A und 17B veranschaulichen einen anisotropen Ätzprozess, der an der in 14 veranschaulichten Struktur durchgeführt wird, um Abschnitte der inneren Abstandshalterschicht 90s nach dem Behandlungsprozess zu entfernen, um die ersten inneren Abstandshalter 90 zu bilden. In einigen Ausführungsformen können, wie in 17B veranschaulicht, die äußeren Seitenwände der ersten inneren Abstandshalter 90 jeweils von Seitenwänden der zweiten Nanostrukturen 54 und/oder der ersten Nanostrukturen 52 (abhängig davon, ob im p-Bereich 50P oder im n-Bereich 50N) vertieft werden. Die resultierenden ersten inneren Abstandshalter 90 können ein verringertes oder beseitigtes Muldenprofil aufweisen, das den vorstehend mit Bezug auf 15 erörterten ähnlich sein kann.
  • Die innere Abstandshalterschicht 90s kann durch einen anisotropen Ätzprozess wie RIE, NBE oder dergleichen geätzt werden. Die ersten inneren Abstandshalter 90 können verwendet werden, um eine Beschädigung anschließend gebildeter Source-/Drain-Bereiche (wie der epitaktischen Source-/Drain-Bereiche 92, die nachfolgend mit Bezug auf die 18A bis 18C erörtert werden) durch nachfolgende Ätzprozesse, wie Ätzprozesse, die verwendet werden, um Gatestrukturen zu bilden, zu verhindern.
  • In einigen Ausführungsformen können nach dem Behandlungsprozess verbleibende Mulden in der Abstandshalterschicht 90s entfernt werden, wenn die Abstandshalterschicht 90s geätzt wird, um die ersten inneren Abstandshalter 90 zu bilden. In solchen Ausführungsformen kann der tiefste Teil der verbleibenden Mulden (siehe Mulde 90d3 in 15) der anisotropen Ätzung ausgesetzt werden, die zum Bilden der ersten inneren Abstandshalter 90 verwendet wird, wodurch die Mulden in den ersten inneren Abstandshaltern 90 beseitigt werden. Das Beseitigen der Mulden in den ersten inneren Abstandshaltern 90 stellt vorteilhaft eine bessere Trennung zwischen anschließend gebildeten Source-/Drain-Bereichen und anschließend gebildeten Ersatz-Gatestrukturen bereit.
  • In 18A bis 18C werden epitaktische Source-/Drain-Bereiche 92 in den ersten Vertiefungen 86 gebildet. In einigen Ausführungsformen können die Source-/Drain-Bereiche 92 eine mechanische Spannung auf die zweiten Nanostrukturen 54 in dem n-Bereich 50N und auf die ersten Nanostrukturen 52 in dem p-Bereich 50P ausüben, wodurch die Leistungsfähigkeit verbessert wird. Wie in 12B veranschaulicht, werden die epitaktischen Source-/Drain-Bereiche 92 derart in den ersten Vertiefungen 86 gebildet, dass die Dummy-Gates 76 jeweils zwischen zwei benachbarten epitaktischen Source-/Drain-Bereichen 92 angeordnet sind. In einigen Ausführungsformen werden die ersten Abstandshalter 81 verwendet, um die epitaktischen Source-/Drain-Bereiche 92 von den Dummy-Gates 76 zu trennen, und die ersten inneren Abstandshalter 90 werden verwendet, um die epitaktischen Source-/Drain-Bereiche 92 um einen angemessenen seitlichen Abstand von den Nanostrukturen 55 zu trennen, sodass die epitaktischen Source-/Drain-Bereiche 92 keine Kurzschlüsse mit anschließend gebildeten Gates der resultierenden Nano-FETs bilden.
  • Die epitaktischen Source-/Drain-Bereiche 92 in dem n-Bereich 50N, z. B. dem NMOS-Bereich, können durch Maskieren des p-Bereichs 50P, z. B. des PMOS-Bereichs, gebildet werden. Dann werden die epitaktischen Source-/Drain-Bereiche 92 epitaktisch in den ersten Vertiefungen 86 in dem n-Bereich 50N aufgewachsen. Die epitaktischen Source-/Drain-Bereiche 92 können ein beliebiges annehmbares Material einschließen, das für n-Nano-FETs angemessen ist. Wenn zum Beispiel die zweiten Nanostrukturen 54 Silizium sind, können die epitaktischen Source-/Drain-Bereiche 92 Materialien einschließen, die eine Zugspannung auf die zweiten Nanostrukturen 54 ausüben, wie Silizium, Siliziumcarbid, phosphordotiertes Siliziumcarbid, Siliziumphosphid oder dergleichen. Die epitaktischen Source-/Drain-Bereiche 92 können Oberflächen aufweisen, die von jeweiligen oberen Oberflächen der Nanostrukturen 55 erhaben sind, und Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Bereiche 92 in dem p-Bereich 50P, z. B. dem PMOS-Bereich, können durch Maskieren des n-Bereichs 50N, z. B. des NMOS-Bereichs, gebildet werden. Dann werden die epitaktischen Source-/Drain-Bereiche 92 epitaktisch in den ersten Vertiefungen 86 im p-Bereich 50P aufgewachsen. Die epitaktischen Source-/Drain-Bereiche 92 können ein beliebiges annehmbares Material einschließen, das für p-Nano-FETs angemessen ist. Wenn die ersten Nanostrukturen 52 zum Beispiel Siliziumgermanium sind, können die epitaktischen Source-/Drain-Bereiche 92 Materialien umfassen, die eine Druckspannung auf die ersten Nanostrukturen 52 ausüben, wie Siliziumgermanium, bordotiertes Siliziumgermanium, Germanium, Germaniumzinn oder dergleichen. Die epitaktischen Source-/Drain-Bereiche 92 können außerdem Oberflächen aufweisen, die von jeweiligen Oberflächen des Mehrschichtstapels 56 erhaben sind, und Facetten aufweisen.
  • Die epitaktischen Source-/Drain-Bereiche 92, die ersten Nanostrukturen 52, die zweiten Nanostrukturen 54 und/oder das Substrat 50 können, ähnlich wie bei dem zuvor erörterten Prozess zum Bilden schwach dotierter Source-/Drain-Bereiche, mit Dotierstoffen implantiert werden, um Source-/Drain-Bereiche zu bilden, gefolgt von einem Temperschritt. Die Source-/Drain-Bereiche können eine Fremdstoffskonzentration zwischen etwa 1 × 1019 Atome/cm3 und etwa 1 × 1021 Atomen/cm3 aufweisen. Die n- und/oder p-Fremdstoffe für Source-/Drain-Bereiche können beliebige der zuvor erörterten Fremdstoffe sein. In einigen Ausführungsformen können die epitaktischen Source-/Drain-Bereiche 92 während des Aufwachsens in situ dotiert werden.
  • Als Ergebnis der Epitaxieprozesse, die zur Bildung der epitaktischen Source-/Drain-Bereiche 92 in dem n-Bereich 50N und dem p-Bereich 50P verwendet werden, weisen obere Oberflächen der epitaktischen Source-/Drain-Bereiche 92 Facetten auf, die sich über Seitenwände der Nanostrukturen 55 hinaus seitlich nach außen ausdehnen. In einigen Ausführungsformen führen diese Facetten dazu, dass nebeneinanderliegende epitaktische Source-/Drain-Bereiche 92 desselben Nano-FET zusammenwachsen, wie in 12A veranschaulicht. In anderen Ausführungsformen bleiben nebeneinanderliegende epitaktische Source-/Drain-Bereiche 92 getrennt, nachdem der Epitaxieprozess beendet war, wie in 18C veranschaulicht. In den in 18A und 18C veranschaulichten Ausführungsformen können die ersten Abstandshalter 81 bis zu einer oberen Fläche der STI-Bereiche 68 gebildet werden, wodurch sie das epitaktische Aufwachsen blockieren. In einigen anderen Ausführungsformen können die ersten Abstandshalter 81 Abschnitte der Seitenwände der Nanostrukturen 55 bedecken, was das epitaktische Aufwachsen noch weiter blockiert. In einigen anderen Ausführungsformen kann die Abstandshalterätzung, die zur Bildung der ersten Abstandshalter 81 verwendet wird, angepasst werden, um das Abstandshaltermaterial zu entfernen, damit sich der epitaktisch aufgewachsene Bereich bis zur Oberfläche des STI-Bereichs 58 erstrecken kann.
  • Die epitaktischen Source-/Drain-Bereiche 92 können eine oder mehrere Halbleitermaterialschichten umfassen. Zum Beispiel können die epitaktischen Source-/Drain-Bereiche 92 eine erste Halbleitermaterialschicht 92A, eine zweite Halbleitermaterialschicht 92B und eine dritte Halbleitermaterialschicht 92C umfassen. Eine beliebige Anzahl von Halbleitermaterialschichten kann für die epitaktischen Source-/Drain-Bereiche 92 verwendet werden. Jede der ersten, zweiten und dritten Halbleitermaterialschichten 92A, 92B und 92C kann aus einem anderen Halbleitermaterial gebildet und mit einer anderen Dotierstoffkonzentration dotiert werden. In einigen Ausführungsformen kann die erste Halbleitermaterialschicht 92A eine geringere Dotierstoffkonzentration als die zweite Halbleitermaterialschicht 92B und eine höhere Dotierstoffkonzentration als die dritte Halbleitermaterialschicht 92C aufweisen. In Ausführungsformen, in denen die epitaktischen Source-/Drain-Bereiche 92 drei Halbleitermaterialschichten umfassen, kann die erste Halbleitermaterialschicht 92A abgeschieden werden, kann die zweite Halbleitermaterialschicht 92B über der ersten Halbleitermaterialschicht 92A abgeschieden werden und kann die dritte Halbleitermaterialschicht 92C über der zweiten Halbleitermaterialschicht 92B abgeschieden werden.
  • In 19A bis 19C wird ein erstes Zwischenschichtdielektrikum (ILD) 96 über der in 6A, 18B und 18A veranschaulichten Struktur abgeschieden (die Prozesse aus 7A bis 18C ändern den in 6A veranschaulichten Querschnitt nicht). Das erste ILD 96 kann aus einem dielektrischen Material gebildet werden und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie CVD, plasmaunterstützte CVD (PECVD) oder FCVD. Dielektrische Materialien können Phosphorsilikatglas (PSG), Borsilikatglas (BSG), bordotiertes Phosphorsilikatglas (BPSG), undotiertes Silikatglas (USG) oder dergleichen einschließen. Andere Isolationsmaterialien, die durch einen beliebigen annehmbaren Prozess gebildet werden, können verwendet werden. In einigen Ausführungsformen ist eine Kontaktätzstoppschicht (CESL - Contact Etch Stop Layer) 94 zwischen dem ersten ILD 96 und den epitaktischen Source-/Drain-Bereichen 92, den Masken 78 und den ersten Abstandshaltern 81 angeordnet. Die CESL 94 kann ein dielektrisches Material wie Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid oder dergleichen umfassen, das eine unterschiedliche Ätzrate aufweist als das Material des darüberliegenden ersten ILD 96.
  • In 20A bis 20C kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um zu bewirken, dass die obere Fläche des ersten ILD 96 bündig mit den oberen Flächen der Dummy-Gates 76 oder der Masken 78 ist. Der Planarisierungsprozess kann auch die Masken 78 auf den Dummy-Gates 76 und Abschnitte der ersten Abstandshalter 81 entlang von Seitenwänden der Masken 78 entfernen. Nach dem Planarisierungsprozess sind obere Flächen der Dummy-Gates 76, der ersten Abstandshalter 81 und des ersten ILD 96 innerhalb von Prozessschwankungen bündig. Dementsprechend sind die oberen Flächen der Dummy-Gates 76 durch das erste ILD 96 freigelegt. In einigen Ausführungsformen können die Masken 78 verbleiben, wobei in diesem Fall der Planarisierungsprozess bewirkt, dass die obere Fläche des ersten ILD 96 bündig mit oberer Fläche der Masken 78 und der ersten Abstandshalter 81 ist.
  • In 21A und 21B werden die Dummy-Gates 76 und, sofern vorhanden, die Masken 78 in einem oder mehreren Ätzschritten derart entfernt, dass zweite Vertiefungen 98 gebildet werden. Abschnitte der dielektrischen Dummy-Schichten 60 in den zweiten Vertiefungen 98 werden ebenfalls entfernt. In einigen Ausführungsformen werden die Dummy-Gates 76 und die dielektrische Dummy-Schichten 60 durch einen anisotropen Trockenätzprozess entfernt. Der Ätzprozess kann zum Beispiel einen Trockenätzprozess unter Verwendung eines reaktiven Gases bzw. reaktiver Gase einschließen, die die Dummy-Gates 76 mit einer schnelleren Rate ätzen als das erste ILD 96 oder die ersten Abstandshalter 81. Jede zweite Vertiefung 98 legt Abschnitte von Nanostrukturen 55, die in anschließend fertiggestellten Nano-FETs als Kanalbereiche dienen, frei und/oder bedeckt diese. Abschnitte der Nanostrukturen 55, die als die Kanalbereiche dienen, sind zwischen benachbarten Paaren der epitaktischen Source-/Drain-Bereiche 92 angeordnet. Während der Entfernung können die dielektrischen Dummy-Schichten 60 als Ätzstoppschichten beim Ätzen der Dummy-Gates 76 verwendet werden. Nach der Entfernung der Dummy-Gates 76 können dann die dielektrischen Dummy-Schichten 60 entfernt werden.
  • In 22A und 22B werden die ersten Nanostrukturen 52 in dem n-Bereich 50N und die zweiten Nanostrukturen 54 in dem p-Bereich 50P entfernt, wodurch die zweiten Vertiefungen 98 erweitert werden. Die ersten Nanostrukturen 52 können entfernt werden durch ein Bilden einer Maske (nicht gezeigt) über dem p-Bereich 50P und ein Durchführen eines isotropen Ätzprozesses wie Nassätzen oder dergleichen unter Verwendung von Ätzmitteln, die selektiv gegenüber der Materialien der ersten Nanostrukturen 52 sind, während die zweiten Nanostrukturen 54, das Substrat 50, die STI-Bereiche 58 im Vergleich zu den ersten Nanostrukturen 52 relativ ungeätzt bleiben. In Ausführungsformen, in denen die ersten Nanostrukturen 52 z. B. SiGe einschließen und die zweiten Nanostrukturen 54A bis 54C z. B. Si oder SiC einschließen, kann Tetramethylammoniumhydroxid (TMAH), Ammoniumhydroxid (NH4OH) oder dergleichen verwendet werden, um die ersten Nanostrukturen 52 in dem n-Bereich 50N zu entfernen.
  • Die zweiten Nanostrukturen 54 in dem p-Bereich 50P können entfernt werden durch ein Bilden einer Maske (nicht gezeigt) über dem n-Bereich 50N und ein Durchführen eines isotropen Ätzprozesses wie ein Nassätzen oder dergleichen unter Verwendung von Ätzmitteln, die selektiv gegenüber der Materialien der zweiten Nanostrukturen 54 sind, während die ersten Nanostrukturen 52, das Substrat 50, die STI-Bereiche 58 im Vergleich zu den zweiten Nanostrukturen 54 relativ ungeätzt bleiben. In Ausführungsformen, in denen die zweiten Nanostrukturen 54 z. B. SiGe einschließen und die ersten Nanostrukturen 52 z. B. Si oder SiC einschließen, kann Fluorwasserstoff, ein anderes Ätzmittel auf Fluorbasis oder dergleichen verwendet werden, um die zweiten Nanostrukturen 54 in dem p-Bereich 50P zu entfernen.
  • In anderen Ausführungsformen können die Kanalbereiche in dem n-Bereich 50N und dem p-Bereich 50P gleichzeitig gebildet werden, zum Beispiel durch Entfernen der ersten Nanostrukturen 52 in dem n-Bereich 50N sowie dem p-Bereich 50P oder durch Entfernen der zweiten Nanostrukturen 54 in dem n-Bereich 50N sowie dem p-Bereich 50P. In solchen Ausführungsformen können die Kanalbereiche von n-Nano-FETs und p-Nano-FETs eine gleiche Materialzusammensetzung aufweisen wie Silizium, Silizium-Germanium oder dergleichen. 27A, 27B und 27C veranschaulichen eine Struktur, die aus solchen Ausführungsformen resultiert, in der die Kanalbereiche zum Beispiel sowohl im p-Bereich 50P als auch im n-Bereich 50N von den zweiten Nanostrukturen 54 bereitgestellt werden und Silizium umfassen.
  • Nach der Entfernung der ersten Nanostrukturen 52 und/oder der zweiten Nanostrukturen 54 verbleiben die ersten inneren Abstandshalter 90. Aufgrund der Verringerung und/oder Beseitigung der seitlichen Fuge bewirken die ersten inneren Abstandshalter 90 eine Erhöhung von Ceff und verringern die Wahrscheinlichkeit von Kurzschlüssen zwischen den Source-/Drain-Bereichen 92 und dem anschließend gebildeten Metall-Gate.
  • In 23A und 23B werden Gate-Dielektrikum-Schichten 100 und Gate-Elektroden 102 für Ersatz-Gates gebildet. Die Gate-Dielektrikum-Schichten 100 werden konform in den zweiten Vertiefungen 98 abgeschieden. In dem n-Bereich 50N können die Gate-Dielektrikum-Schichten 100 auf oberen Flächen und Seitenwänden des Substrats 50 und auf oberen Flächen, Seitenwänden und unteren Flächen der zweiten Nanostrukturen 54 gebildet werden, und in dem p-Bereich 50P können die Gate-Dielektrikum-Schichten 100 auf oberen Flächen und Seitenwänden des Substrats 50 und auf oberen Flächen, Seitenwänden und unteren Flächen der ersten Nanostrukturen 52 sowie entlang der ersten inneren Abstandshalter 90 gebildet werden. Die Gate-Dielektrikum-Schichten 100 können auch auf oberen Flächen des ersten ILD 96, der CESL 94, der ersten Abstandshalter 81 und der STI-Bereiche 58 abgeschieden werden.
  • Gemäß einigen Ausführungsformen umfassen die Gate-Dielektrikum-Schichten 100 eine oder mehrere dielektrische Schichten, wie ein Oxid, ein Metalloxid oder dergleichen oder Kombinationen davon. Zum Beispiel können die Gate-Dielektrika in einigen Ausführungsformen eine Siliziumoxidschicht und eine Metalloxidschicht über der Siliziumoxidschicht umfassen. In einigen Ausführungsformen schließen die Gate-Dielektrikum-Schichten 100 ein dielektrisches Material mit hohem k-Wert ein, und in diesen Ausführungsformen können die Gate-Dielektrikum-Schichten 100 einen k-Wert größer als etwa 7,0 aufweisen und ein Metalloxid oder ein Silikat von Hafnium, Aluminium, Zirkonium, Lanthan, Mangan, Barium, Titan, Blei oder Kombinationen davon einschließen. Die Struktur der Gate-Dielektrikum-Schichten 100 kann in dem n-Bereich 50N und dem p-Bereich 50P gleich oder verschieden sein. Die Bildungsverfahren der Gate-Dielektrikum-Schichten 100 können Molekularstrahlabscheidung (MBD - Molecular-Beam Deposition), ALD, PECVD und dergleichen einschließen.
  • Die Gate-Elektroden 102 werden über den jeweiligen Gate-Dielektrikum-Schichten 100 abgeschieden und füllen die verbleibenden Abschnitte der zweiten Vertiefungen 98. Die Gate-Elektroden 102 können ein metallhaltiges Material wie Titannitrid, Titanoxid, Tantalnitrid, Tantalkarbid, Kobalt, Ruthenium, Aluminium, Wolfram oder Kombinationen davon oder Mehrfachschichten daraus einschließen. Obwohl zum Beispiel in 23A und 23B Gate-Elektroden 102 mit einer einzigen Schicht veranschaulicht sind, können die Gate-Elektroden 102 eine beliebige Anzahl von Auskleidungsschichten, eine beliebige Anzahl von die Austrittsarbeit einstellenden Schichten und ein Füllmaterial umfassen. Jede Kombination der Schichten, die die Gate-Elektroden 102 bilden, kann in dem n-Bereich 50N zwischen nebeneinanderliegenden Nanostrukturen der zweiten Nanostrukturen 54 und zwischen der zweiten Nanostruktur 54A und dem Substrat 50 abgeschieden werden und kann in dem p-Bereich 50P zwischen nebeneinanderliegenden Nanostrukturen der ersten Nanostrukturen 52 abgeschieden werden.
  • Die Bildung der Gate-Dielektrikum-Schichten 100 in dem n-Bereich 50N und dem p-Bereich 50P kann gleichzeitig erfolgen, so dass die Gate-Dielektrikum-Schichten 100 in jedem Bereich aus den gleichen Materialien gebildet werden, und die Bildung der Gate-Elektroden 102 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 102 in jedem Bereich aus den gleichen Materialien gebildet werden. In einigen Ausführungsformen können die Gate-Dielektrikum-Schichten 100 in jedem Bereich durch verschiedenartige Prozesse gebildet werden, sodass die Gate-Dielektrikum-Schichten 100 aus unterschiedlichen Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können, und/oder die Gate-Elektroden 102 in jedem Bereich können durch verschiedenartige Prozesse gebildet werden, sodass die Gate-Elektroden 102 aus unterschiedlichen Materialien sein können und/oder eine unterschiedliche Anzahl von Schichten aufweisen können. Wenn unterschiedliche Prozesse verwendet werden, können verschiedene Maskierungsschritte verwendet werden, um angemessene Bereiche zu maskieren bzw. freizulegen.
  • Nach dem Füllen der zweiten Vertiefungen 98 kann ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um überschüssige Abschnitte der Gate-Dielektrikum-Schichten 100 und des Materials der Gate-Elektroden 102 zu entfernen, deren überschüssige Abschnitte über der oberen Fläche des ersten ILD 96 liegen. Die verbleibenden Abschnitte des Materials der Gate-Elektroden 102 und der Gate-Dielektrikum-Schichten 100 bilden somit Ersatz-GateStruktur der resultierenden Nano-FETs. Die Gate-Elektroden 102 und die Gate-Dielektrikum-Schichten 100 können gemeinsam als „Gatestrukturen“ bezeichnet werden.
  • In 24A bis 24C wird die Gatestruktur (welche die Gate-Dielektrikum-Schichten 100 und die entsprechenden darüberliegenden Gate-Elektroden 102 einschließt) derart vertieft, dass eine Vertiefung direkt über der Gatestruktur und zwischen gegenüberliegen Abschnitten der ersten Abstandshalter 81 gebildet wird. In die Vertiefung wird eine Gate-Maske 104 gefüllt, die eine oder mehrere Schichten aus dielektrischem Material wie Siliziumnitrid, Siliziumoxinitrid oder dergleichen umfasst, gefolgt von einem Planarisierungsprozess, um überschüssige Abschnitte des dielektrischen Materials zu entfernen, die sich über das erste ILD 96 erstrecken. Anschließend gebildete Gate-Kontakte (wie die Gate-Kontakte 114, die nachstehend mit Bezug auf 23A und 23B erörtert werden) durchdringen die Gate-Maske 104, um die obere Fläche der vertieften Gate-Elektroden 102 zu kontaktieren.
  • Wie ferner in 24A bis 24C veranschaulicht, wird ein zweites ILD 106 über dem ersten ILD 96 und über der Gate-Maske 104 abgeschieden. In einigen Ausführungsformen ist das zweite ILD 106 ein fließfähiger Film, der durch FCVD gebildet wird. In einigen Ausführungsformen wird das zweite ILD 106 aus einem dielektrischen Material gebildet, wie PSG, BSG, BPSG, USG oder dergleichen, und kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, wie CVD, PECVD oder dergleichen.
  • In 25A bis 25C werden das zweite ILD 106, das erste ILD 96, die CESL 94 und die Gate-Masken 104 geätzt, um dritte Vertiefungen 108 zu bilden, welche Oberflächen der epitaktischen Source-/Drain-Bereiche 92 und/oder der Gatestruktur freilegen. Die dritten Vertiefungen 108 können durch Ätzen unter Verwendung eines anisotropen Ätzprozesses wie RIE, NBE oder dergleichen gebildet werden. In einigen Ausführungsformen können die dritten Vertiefungen 108 unter Verwendung eines ersten Ätzprozesses durch das zweite ILD 106 und das erste ILD 96 geätzt werden; unter Verwendung eines zweiten Ätzprozesses durch die Gate-Masken 104 geätzt werden; und dann unter Verwendung eines dritten Ätzprozesses durch die CESL 94 geätzt werden. Eine Maske, wie ein Fotolack, kann über dem zweiten ILD 106 gebildet und strukturiert werden, um Abschnitte des zweiten ILD 106 zu maskieren, damit sie durch den ersten und den zweiten Ätzprozess nicht beeinträchtigt werden. In einigen Ausführungsformen kann der Ätzprozess überätzen, und daher können sich die dritten Vertiefungen 108 in die epitaktischen Source-/Drain-Bereiche 92 und/oder die Gatestruktur hinein erstrecken, und ein Boden der dritten Vertiefungen 108 kann mit den epitaktischen Source-/Drain-Bereichen 92 und/oder der Gatestruktur bündig sein (z. B. auf der gleichen Ebene liegen oder den gleichen Abstand zum Substrat aufweisen) oder tiefer (z. B. näher an dem Substrat) liegen. Obwohl 25B die dritten Vertiefungen 108 derart veranschaulicht, dass sie die epitaktischen Source-/Drain-Bereiche 92 und die Gatestruktur im selben Querschnitt freilegen, können in verschiedenen Ausführungsformen die epitaktischen Source-/Drain-Bereiche 92 und die Gatestruktur in verschiedenen Querschnitten freigelegt werden, wodurch das Risiko des Kurzschließens anschließend gebildeter Kontakte verringert wird. Nachdem die dritten Vertiefungen 108 gebildet wurden, werden Silizidbereiche 110 über den epitaktischen Source-/Drain-Bereichen 92 gebildet. In einigen Ausführungsformen werden die Silizidbereiche 110 gebildet, durch ein erstes Abscheiden eines Metall (nicht gezeigt) über freigelegten Abschnitten der epitaktischen Source-/Drain-Bereiche 92, das mit dem Halbleitermaterial (z. B. Silizium, Silizium-Germanium, Germanium) unterhalb der epitaktischen Source-/Drain-Bereiche 92 reagieren kann, um Silizide oder Germanidbereiche wie Nickel, Kobalt, Titan, Tantal, Platin, Wolfram, andere Edelmetalle, andere feuerfeste Metalle, Seltenerdmetalle oder Legierungen derselben zu bilden, und dann ein Durchführen des thermischen Temperprozesses, um die Silizidbereiche 110 zu bilden. Dann werden die nicht reagierten Abschnitte des abgeschiedenen Metalls entfernt, z. B. durch einen Ätzprozess. Obwohl die Silizidbereiche 110 als Silizidbereiche bezeichnet werden, können die Silizidbereiche 110 Germanidbereiche oder Siliziumgermanidbereiche (z. B. Bereiche, die Silizid sowie Germanid umfassen) sein. In einer Ausführungsform umfasst der Silizidbereich 110 TiSi und weist eine Dicke in einem Bereich zwischen etwa 2 nm und etwa 10 nm auf.
  • Als Nächstes werden in 26A bis 26C Kontakte 112 und 114 (die auch als Kontaktstecker bezeichnet werden können) in den dritten Vertiefungen 108 gebildet. Die Kontakte 112 und 114 können jeweils eine oder mehrere Schichten umfassen, wie Sperrschichten, Diffusionsschichten und Füllmaterialien. Zum Beispiel schließen die Kontakte 112 und 114 in einigen Ausführungsformen jeweils eine Sperrschicht und ein leitfähiges Füllmaterial ein und sind elektrisch mit dem darunterliegenden leitfähigen Merkmal (in der veranschaulichten Ausführungsform z. B. den Gate-Elektroden 102 und/oder dem Silizidbereich 110) gekoppelt. Die Kontakte 114 sind elektrisch mit den Gate-Elektroden 102 gekoppelt und können als Gate-Kontakte bezeichnet werden, und die Kontakte 112 sind elektrisch mit den Silizidbereichen 110 gekoppelt und können als Source-/Drain-Kontakte bezeichnet werden. Die Sperrschicht für die Kontakte 112 und 114 kann Titan, Titannitrid, Tantal, Tantalnitrid oder dergleichen einschließen. Das leitfähige Füllmaterial für die Kontakte 112 und 114 kann Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Kobalt, Aluminium, Nickel oder dergleichen sein. Ein Planarisierungsprozess, wie ein CMP, kann durchgeführt werden, um überschüssiges Material von einer Oberfläche des zweiten ILD 106 zu entfernen.
  • 27A bis 27C veranschaulichen Querschnittsansichten eines Bauelements gemäß einigen alternativen Ausführungsformen. 27A veranschaulicht die in 1 veranschaulichte Referenzquerschnitte A-A'. 27B veranschaulicht die in 1 veranschaulichte Referenzquerschnitte B-B'. 27C veranschaulicht die in 1 veranschaulichte Referenzquerschnitte C-C'. In 27A bis 27C bezeichnen gleiche Bezugszeichen gleiche Elemente, die durch gleiche Prozesse gebildet werden wie die Struktur aus 26A bis 26C. In 27A bis 27C umfassen die Kanalbereiche im n-Bereich 50N und im p-Bereich 50P allerdings das gleiche Material. Zum Beispiel stellen die zweiten Nanostrukturen 54, die Silizium umfassen, Kanalbereiche für p-Nano-FETs in dem p-Bereich 50P und für n-Nano-FETs in dem n-Bereich 50N bereit. Die Struktur aus 27A bis 27C kann zum Beispiel gebildet werden durch: Bilden von inneren Seitenwandabstandshaltern auf den ersten Nanostrukturen 52 sowohl im p-Bereich 50P als auch im n-Bereich 50N; Durchführen des Fugenschließprozesses gemäß 13A bis 13D an den inneren Seitenwandabstandshaltern; Entfernen der ersten Nanostrukturen 52 sowohl aus dem p-Bereich 50P als auch dem n-Bereich 50N; Abscheiden der Gate-Dielektrikum-Schichten 100 und der Gate-Elektroden 102P (z. B. einer für einen p-Nano-FET geeigneten Gate-Elektrode) um die zweiten Nanostrukturen 54 im p-Bereich 50P herum; und Abscheiden der Gate-Dielektrikum-Schichten 100 und der Gate-Elektroden 102N (z. B. einer für einen n-Nano-FET geeigneten Gate-Elektrode) um die zweiten Nanostrukturen 54 im n-Bereich 50N herum. In solchen Ausführungsformen kann sich, wie oben erläutert, Material der epitaktischen Source-/Drain-Bereiche 92 im n-Bereich 50N von demjenigen des p-Bereichs 50P unterscheiden.
  • Ausführungsformen können mehrere Vorteile erzielen. Zum Beispiel kann die seitliche Fuge, die durch einen konformen Abscheidungsprozess der Abstandshalterschicht resultieren kann, durch Ausdehnung und Vernetzung, die sich durch das Oxidationstempern und das Trockentempern ergeben, ausgeheilt werden. Dies verringert die Wahrscheinlichkeit von Kurzschlüssen, senkt den k-Wert und stellt eine bessere Ceff-Leistungsfähigkeit des Transistors bereit. Ausführungsformen bringen auch Sauerstoff in die Abstandshalterschicht ein und sorgen für eine Oxidation der Abstandshalterschicht, um das Volumen der Abstandshalterschicht zu erhöhen und ihre Dichte zu verringern. Ausführungsformen entfernen außerdem vorteilhaft verschiedene Verbindungen, einschließlich Amingruppen und Methylgruppen, durch Umwandlung zu Hydroxylgruppen aus der Abstandshalterschicht, welche ein besseres Vernetzungsvermögen und effizientere Isolationseigenschaften bereitstellen. Die Materialzusammensetzung der Abstandshalterschicht ändert sich von dem Zustand direkt nach der Abscheidung zu einer anderen Zusammensetzung, welche Sauerstoff erhört und Kohlenstoff und Stickstoff verringert. Ausführungsformen verringern außerdem das Muldenprofil der Abstandshalterschicht, wodurch effektiv die seitliche Dicke der Abstandshalterschicht vergrößert wird.
  • Eine Ausführungsform ist ein Bauelement, das eine erste Nanostruktur einschließt. Das Bauelement schließt auch eine zweite Nanostruktur über der ersten Nanostruktur ein. Das Bauelement schließt auch einen Source-/Drain-Bereich benachbart zu der ersten Nanostruktur ein. Das Bauelement schließt auch eine Gatestruktur ein, welche die erste Nanostruktur und die zweite Nanostruktur umgibt. Das Bauelement schließt auch einen ersten inneren Abstandshalter ein, der zwischen der ersten Nanostruktur und der zweiten Nanostruktur angeordnet ist, wobei der erste innere Abstandshalter zwischen der Gatestruktur und dem Source-/Drain-Bereich angeordnet ist, wobei der erste innere Abstandshalter auf einer ersten Seite des ersten inneren Abstandshalters eine Oxidation aufweist, wobei die erste Seite des ersten inneren Abstandshalters den Source-/Drain-Bereich kontaktiert. In einer Ausführungsform weist die Oxidation eine seitliche Tiefe von zwischen 0 nm und 8 nm auf. In einer Ausführungsform weist die Oxidation einen Konzentrationsgradienten auf, der von der ersten Seite des ersten inneren Abstandshalters seitlich tiefer in den ersten inneren Abstandshalter hinein abnimmt. In einer Ausführungsform schließt eine Materialzusammensetzung des ersten inneren Abstandshalters bezogen auf das Molekulargewicht 0-10 % C, 0-20 % N, 30-60 % O und 25-40 % Si ein. In einer Ausführungsform schließt eine Materialzusammensetzung des ersten inneren Abstandshalters unmittelbar benachbart zu der Gatestruktur bezogen auf das Molekulargewicht 5-15 % C, 10-30 % N, 10-55 % O und 30-45 % Si ein. In einer Ausführungsform weist eine erste Seite des ersten inneren Abstandshalters eine erste gerundete Seitenwand auf, wobei sich die erste Seite benachbart zu der Gatestruktur befindet, wobei eine zweite Seite des ersten inneren Abstandshalters eine zweite gerundete Seitenwand aufweist, wobei die zweite Seite der ersten Seite gegenüberliegt, wobei die zweite gerundete Seitenwand flacher als die erste gerundete Seitenwand ist. In einer Ausführungsform weist der erste innere Abstandshalter eine Breite zwischen 5 nm und 15 nm auf. In einer Ausführungsform weist der erste innere Abstandshalter eine homogene Materialzusammensetzung auf.
  • Eine weitere Ausführungsform ist ein Transistor, der eine erste Nanostruktur über einem Halbleitersubstrat einschließt, wobei die erste Nanostruktur ein erstes Ende einschließt. Der Transistor schließt auch eine zweite Nanostruktur über der ersten Nanostruktur ein, wobei die zweite Nanostruktur ein zweites Ende einschließt. Der Transistor schließt auch einen Abstandshalter ein, der zwischen dem ersten Ende und dem zweiten Ende angeordnet ist. Der Transistor schließt auch ein Gate-Dielektrikum ein, das die erste Nanostruktur und die zweite Nanostruktur umgibt, wobei das Gate-Dielektrikum eine Grenzfläche zu einer ersten Seite des Abstandshalters aufweist. Der Transistor schließt auch einen Source-/Drain-Bereich benachbart zu dem ersten Ende und dem zweiten Ende ein, wobei der Source-/Drain-Bereich eine Grenzfläche zu einer zweiten Seite des Abstandshalters aufweist, wobei die zweite Seite des Abstandshalters der ersten Seite gegenüberliegt, wobei die erste Seite des Abstandshalters ein erstes Muldenprofil aufweist, wobei die zweite Seite des Abstandshalters ein zweites Muldenprofil aufweist, wobei das zweite Muldenprofil schwächer ausgeprägt ist als das erste Muldenprofil. In einer Ausführungsform beträgt das erste Muldenprofil zwischen 0,5 nm und 15 nm, und das zweite Muldenprofil beträgt zwischen 0 nm und 5 nm. In einer Ausführungsform weist der Abstandshalter eine erste Oxidationskonzentration auf, die auf der zweiten Seite des Abstandshalters angeordnet ist. In einer Ausführungsform weist die erste Oxidationskonzentration von der zweiten Seite des Abstandshalters ausgehend eine seitliche Tiefe von mehr als 0 nm und weniger als etwa 8 nm auf. In einer Ausführungsform weist die erste Oxidationskonzentration einen Konzentrationsgradienten auf, der von der zweiten Seite des Abstandshalters in Richtung der ersten Seite des Abstandshalters abnimmt.
  • Eine weitere Ausführungsform ist ein Verfahren, das Ätzen einer ersten Vertiefung benachbart zu einer ersten Nanostruktur und einer zweiten Nanostruktur einschließt, wobei sich die erste Nanostruktur über der zweiten Nanostruktur befindet. Das Verfahren schließt auch Ätzen von Seitenwänden der ersten Nanostruktur durch die erste Vertiefung ein, um eine Seitenwandvertiefung der ersten Nanostruktur zu bilden. Das Verfahren schließt auch Bilden eines ersten Seitenwandabstandshalters in der Seitenwandvertiefung ein, wobei der erste Seitenwandabstandshalter zwischen einem oberen Abschnitt und einem unteren Abschnitt eine horizontale Fuge aufweist. Das Verfahren schließt auch Durchführen eines Oxidationstemperns ein, wobei das Oxidationstempern Sauerstoff in die horizontale Fuge einbringt. Das Verfahren schließt auch Durchführen eines Trockentemperns ein, wobei das Trockentempern eine Vernetzung zwischen dem oberen Abschnitt und dem unteren Abschnitt bewirkt, wobei eine Größe der horizontalen Fuge durch die Vernetzung verringert wird. In einer Ausführungsform ist das Oxidationstempern und das Trockentempern ein k-Wert des ersten Seitenwandabstandshalters nach dem Trockentempern um 5 % bis 10 % verringert. In einer Ausführungsform erhöhen das Oxidationstempern und das Trockentempern ein Volumen des ersten Seitenwandabstandshalters um 5 % bis 20 %. In einer Ausführungsform schließt das Verfahren ferner Folgendes ein: Abscheiden eines Source-/Drain-Bereichs in der ersten Vertiefung; Ätzen einer Öffnung über der ersten Nanostruktur und der zweiten Nanostruktur; Ätzen, um die Öffnung zu erweitern, um die erste Nanostruktur zu entfernen; und Abscheiden einer Gatestruktur in der Öffnung und um die zweite Nanostruktur herum, wobei der erste Seitenwandabstandshalter zwischen der Gatestruktur und dem Source-/Drain-Bereich angeordnet ist. In einer Ausführungsform wird das Oxidationstempern bei einer Temperatur zwischen 200 °C und 600 °C in einer Umgebung durchgeführt, die H2O, CO2, O2, O3, O-bezogene Oxidationsmittelspezies oder Kombinationen davon einschließt. In einer Ausführungsform wird das Trockentempern bei einer Temperatur zwischen 500 °C und 800 °C durchgeführt. In einer Ausführungsform verringern das Oxidationstempern und das Trockentempern eine Dichte des ersten Seitenwandabstandshalters um 5 % bis 15 %.

Claims (19)

  1. Bauelement, umfassend: eine erste Nanostruktur (52, 54); eine zweite Nanostruktur (52, 54) über der ersten Nanostruktur (52, 54); einen Source-/Drain-Bereich (92) benachbart zu der ersten Nanostruktur (52, 54); eine Gatestruktur (100, 102), welche die erste Nanostruktur (52, 54) und die zweite Nanostruktur (52, 54) umgibt; und einen ersten inneren Abstandshalter (90), der zwischen der ersten Nanostruktur (52, 54) und der zweiten Nanostruktur (52, 54) angeordnet ist, wobei der erste innere Abstandshalter (90) zwischen der Gatestruktur (100, 102) und dem Source-/Drain-Bereich (92) angeordnet ist, wobei der erste innere Abstandshalter (90) auf einer ersten Seite des ersten inneren Abstandshalters (90) eine Oxidation aufweist und wobei die erste Seite des ersten inneren Abstandshalters (90) den Source-/Drain-Bereich (92) kontaktiert, wobei eine zweite Seite des ersten inneren Abstandshalters (90) eine zweite gerundete Seitenwand aufweist, wobei sich die zweite Seite benachbart zu der Gatestruktur (100, 102) befindet, wobei die erste Seite des ersten inneren Abstandshalters (90) eine erste gerundete Seitenwand aufweist, wobei die erste Seite der zweiten Seite gegenüberliegt, wobei die erste gerundete Seitenwand flacher als die zweite gerundete Seitenwand ist.
  2. Bauelement nach Anspruch 1, wobei die Oxidation eine seitliche Tiefe von zwischen 0 nm und 8 nm aufweist.
  3. Bauelement nach Anspruch 1 oder 2, wobei die Oxidation einen Konzentrationsgradienten aufweist, der von der ersten Seite des ersten inneren Abstandshalters (90) seitlich tiefer in den ersten inneren Abstandshalter (90) hinein abnimmt.
  4. Bauelement nach einem der vorangehenden Ansprüche, wobei eine Materialzusammensetzung des ersten inneren Abstandshalters (90) bezogen auf das Molekulargewicht 0-10 % C, 0-20 % N, 30-60 % O und 25-40 % Si umfasst.
  5. Bauelement nach Anspruch 4, wobei eine Materialzusammensetzung des ersten inneren Abstandshalters (90) unmittelbar benachbart zu der Gatestruktur (100, 102) bezogen auf das Molekulargewicht 5-15 % C, 10-30 % N, 10-55 % O und 30-45 % Si umfasst.
  6. Bauelement nach einem der vorangehenden Ansprüche, wobei der erste innere Abstandshalter (90) eine Breite zwischen 5 nm und 15 nm aufweist.
  7. Bauelement nach einem der vorangehenden Ansprüche, wobei der erste innere Abstandshalter (90) eine homogene Materialzusammensetzung aufweist.
  8. Transistor, umfassend: eine erste Nanostruktur (52, 54) über einem Halbleitersubstrat (50), wobei die erste Nanostruktur (52, 54) ein erstes Ende einschließt; eine zweite Nanostruktur (52, 54) über der ersten Nanostruktur (52, 54), wobei die zweite Nanostruktur (52, 54) ein zweites Ende einschließt; einen Abstandshalter (90), der zwischen dem ersten Ende und dem zweiten Ende angeordnet ist; ein Gate-Dielektrikum (100), das die erste Nanostruktur (52, 54) und die zweite Nanostruktur (52, 54) umgibt, wobei das Gate-Dielektrikum (100) eine Grenzfläche zu einer ersten Seite des Abstandshalters (90) aufweist; und einen Source-/Drain-Bereich (92) benachbart zu dem ersten Ende und dem zweiten Ende, wobei der Source-/Drain-Bereich (92) eine Grenzfläche zu einer zweiten Seite des Abstandshalters (90) aufweist, wobei die zweite Seite des Abstandshalters (90) der ersten Seite gegenüberliegt, wobei die erste Seite des Abstandshalters (90) ein erstes Muldenprofil aufweist, wobei die zweite Seite des Abstandshalters (90) ein zweites Muldenprofil aufweist, wobei das zweite Muldenprofil weniger gekrümmt ist als das erste Muldenprofil.
  9. Transistor nach Anspruch 8, wobei das erste Muldenprofil zwischen 0,5 nm und 15 nm beträgt und wobei das zweite Muldenprofil zwischen 0 nm und 5 nm beträgt.
  10. Transistor nach Anspruch 8 oder 9, wobei der Abstandshalter (90) eine erste Oxidationskonzentration aufweist, die auf der zweiten Seite des Abstandshalters (90) angeordnet ist.
  11. Transistor nach Anspruch 10, wobei die erste Oxidationskonzentration von der zweiten Seite des Abstandshalters (90) ausgehend eine seitliche Tiefe von mehr als 0 nm und weniger als etwa 8 nm aufweist.
  12. Transistor nach Anspruch 11, wobei die erste Oxidationskonzentration einen Konzentrationsgradienten aufweist, der von der zweiten Seite des Abstandshalters (90) in Richtung der ersten Seite des Abstandshalters (90) abnimmt.
  13. Verfahren, umfassend: Ätzen einer ersten Vertiefung (86) benachbart zu einer ersten Nanostruktur (52) und einer zweiten Nanostruktur (54), wobei sich die erste Nanostruktur (52) über der zweiten Nanostruktur (54) befindet; Ätzen von Seitenwänden der ersten Nanostruktur (52) durch die erste Vertiefung (86), so dass eine Seitenwandvertiefung (88) der ersten Nanostruktur (52) gebildet wird; Bilden eines ersten Seitenwandabstandshalters (90) in der Seitenwandvertiefung (88), wobei der erste Seitenwandabstandshalter (90) zwischen einem oberen Abschnitt und einem unteren Abschnitt eine horizontale Fuge (89) aufweist; Durchführen eines Oxidationstemperns, wobei das Oxidationstempern Sauerstoff in die horizontale Fuge (89) einbringt; und Durchführen eines Trockentemperns, wobei das Trockentempern eine Vernetzung zwischen dem oberen Abschnitt und dem unteren Abschnitt bewirkt, wobei eine Größe der horizontalen Fuge (89) durch die Vernetzung verringert wird.
  14. Verfahren nach Anspruch 13, wobei das Oxidationstempern und das Trockentempern ein k-Wert des ersten Seitenwandabstandshalters (90) nach dem Trockentempern um 5 % bis 10 % verringert ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Oxidationstempern und das Trockentempern ein Volumen des ersten Seitenwandabstandshalters (90) um 5 % bis 20 % erhöhen.
  16. Verfahren nach einem der vorangehenden Ansprüche 13 bis 15, ferner umfassend: Abscheiden eines Source-/Drain-Bereichs (92) in der ersten Vertiefung (86); Ätzen einer Öffnung über der ersten Nanostruktur (52) und der zweiten Nanostruktur (54); Ätzen, so dass die Öffnung erweitert wird, so dass die erste Nanostruktur (52) entfernt wird; und Abscheiden einer Gatestruktur (100, 102) in der Öffnung und um die zweite Nanostruktur (54) herum; wobei der erste Seitenwandabstandshalter (90) zwischen der Gatestruktur (100, 102) und dem Source-/Drain-Bereich (92) angeordnet ist.
  17. Verfahren nach einem der vorangehenden Ansprüche 13 bis 16, wobei das Oxidationstempern bei einer Temperatur zwischen 200 °C und 600 °C in einer Umgebung durchgeführt wird, die H2O, CO2, O2, O3, O-bezogene Oxidationsmittelspezies oder Kombinationen davon einschließt.
  18. Verfahren nach einem der vorangehenden Ansprüche 13 bis 17, wobei das Trockentempern bei einer Temperatur zwischen 500 °C und 800 °C durchgeführt wird.
  19. Verfahren nach einem der vorangehenden Ansprüche 13 bis 18, wobei das Oxidationstempern und das Trockentempern eine Dichte des ersten Seitenwandabstandshalters (90) um 5 % bis 15 % verringern.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220090672A (ko) * 2020-12-22 2022-06-30 삼성전자주식회사 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017119616A1 (de) 2017-05-26 2018-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Abstandshalter für Nanodraht-basierte integrierte Schaltungsvorrichtung und Herstellungsverfahren
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030052663A (ko) * 2001-12-21 2003-06-27 주식회사 하이닉스반도체 반도체소자의 분리 방법
US9184089B2 (en) * 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
KR102277610B1 (ko) * 2017-06-29 2021-07-14 삼성전자주식회사 반도체 장치의 제조 방법
US10297508B2 (en) * 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102018108598A1 (de) * 2017-08-31 2019-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiterbauelement und Verfahren

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017119616A1 (de) 2017-05-26 2018-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Abstandshalter für Nanodraht-basierte integrierte Schaltungsvorrichtung und Herstellungsverfahren
DE102020113776A1 (de) 2019-06-27 2020-12-31 Intel Corporation Depop unter verwendung zyklischer selektiver abstandhalter-ätzung

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