KR102546903B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

향상된 방법들에 의해 형성된 게이트 전극들과 반도체 디바이스들의 부분들 사이에 게이트 격리 구조체들을 형성하기 위한 향상된 방법들이 개시된다. 실시예에서, 방법은, 기판 위에 채널 구조체를 형성하는 단계; 채널 구조체에 평행한 방향으로 연장되는 제 1 격리 구조체를 형성하는 단계; 채널 구조체 및 제 1 격리 구조체 위에 더미 게이트 구조체를 형성하는 단계; 더미 게이트 구조체 위에 하드 마스크층을 퇴적하는 단계; 제 1 격리 구조체 위의 하드 마스크층을 관통하는 제 1 개구부를 형성하기 위해 하드 마스크층을 에칭하는 단계; 하드 마스크층 위에, 제 1 개구부 내에, 그리고 더미 게이트 구조체 위에 제 1 유전체층을 컨포멀하게 퇴적하는 단계; 제 1 개구부를 연장시키고 더미 게이트 구조체를 노출시키기 위해 제 1 유전체층을 에칭하는 단계; 및 제 1 개구부를 연장시키고 제 1 격리 구조체를 노출시키기 위해 더미 게이트 구조체를 에칭하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 출원은 2021년 2월 26일에 출원된 미국 가출원 제 63/154,029 호의 이익을 주장하며, 이 가출원은 이로써 참조로서 본원에 포함된다.
예를 들어 개인용 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은 다양한 전자 응용들에서 반도체 디바이스들이 사용된다. 반도체 디바이스들은 일반적으로, 반도체 기판 위에 절연 또는 유전체층들, 전도층들, 및 반도체 재료층들을 순차적으로 퇴적하고, 반도체 기판 상에 회로 컴포넌트들 및 엘리먼트들을 형성하기 위해 리소그래피를 사용하여 다양한 재료층들을 패터닝함으로써 제조된다.
반도체 산업은, 최소 피처 사이즈에서의 지속적인 감소들에 의해 다양한 전자 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 캐패시터들 등)의 집적 밀도를 향상시키는 것을 지속하고 있으며, 이는 더 많은 컴포넌트들이 주어진 면적 내에 집적되는 것을 가능하게 한다.
본 개시의 양태는 첨부 도면들과 함께 읽을 때, 이어지는 상세한 설명으로부터 최상으로 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 피처들이 축척대로 도시되지 않은 점을 유념한다. 실제로, 다양한 피처들의 치수(dimension)들은 논의의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 핀 전계 효과 트랜지스터(fin field-effect transistor; FinFET)들을 포함하는 반도체 디바이스의 예를 3차원도로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 9d, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 11c, 도 11d, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 13c, 도 14a, 도 14b, 도 14c, 도 14d, 도 15a, 도 15b, 도 15c, 도 15d, 도 16a, 도 16b, 도 16c, 도 16d, 도 17a, 도 17b, 도 17c, 도 17d, 도 17e, 도 18a, 도 18b, 도 18c, 도 18d, 도 19a, 도 19b, 도 19c, 도 19d, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 도 23b, 도 24a, 도 24b, 도 24c, 도 24d, 도 25a, 도 25b, 도 25c, 도 25d, 도 26a, 도 26b, 도 26c, 도 26d, 도 27a, 도 27b, 도 27c, 도 27d, 도 28a, 도 28b, 도 28c, 도 28d, 도 29a, 도 29b, 도 29c, 도 29d, 도 30a, 및 도 30b는 일부 실시예들에 따른, 반도체 디바이스들의 제조에서의 중간 스테이지들의 단면도들 및 평면도(top-down view)들이다.
도 31은 일부 실시예들에 따른, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor; nano-FET)들을 포함하는 반도체 디바이스의 예를 3차원도로 예시한다.
도 32, 도 33, 도 34, 도 35a, 도 35b, 도 35c, 도 36a, 도 36b, 도 36c, 도 37a, 도 37b, 도 37c, 도 37d, 도 38a, 도 38b, 도 38c, 도 39a, 도 39b, 도 39c, 도 40a, 도 40b, 도 41a, 및 도 41b는 일부 실시예들에 따른, 반도체 디바이스들의 제조에서의 중간 스테이지들의 단면도들 및 평면도들이다.
이어지는 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 제한적으로 의도되는 것은 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위의 또는 제 2 피처 상의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처가 제 1 피처와 제 2 피처 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화의 목적을 위한 것이며, 그 자체가 논의되는 다양한 실시예 및/또는 구성 사이의 관계에 영향을 주는 것은 아니다.
또한, "밑", "아래", "보다 아래", "위", "보다 위" 등과 같은 공간 상대적 용어는, 도면에 예시된 바와 같이, 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하도록 설명의 용이성을 위해 본원에서 사용될 수 있다. 공간 상대적 용어들은 도면들에 도시된 배향에 더하여, 사용 중이거나 또는 동작 중인 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와 다르게 배향(90° 또는 다른 배향으로 회전)될 수 있으며, 본원에서 사용되는 공간 상대적 기술어들이 그에 따라 유사하게 해석될 수 있다.
다양한 실시예들은 위의 방법들에 의해 형성되는 게이트 전극들 및 반도체 디바이스들 내에 격리 구조체들을 형성하기 위한 향상된 방법을 제공한다. 방법은, 게이트 구조체(예를 들어, 더미 게이트 구조체) 위에 하드 마스크를 형성하는 단계, 하드 마스크를 관통하여 개구부를 에칭하는 단계, 및 하드 마스크 위에 그리고 개구부 내에 컨포멀층(conformal layer)을 퇴적하는 단계를 포함한다. 컨포멀층은 하드 마스크 내의 개구부를 좁히는데 사용될 수 있어, 개구부의 임계 치수(critical dimension)를 감소시킨다. 컨포멀층은 원자 층 증착(atomic layer deposition; ALD), 플라즈마 강화 ALD(plasma-enhanced ALD; PEALD), 열 ALD(thermal ALD) 등에 의해 퇴적될 수 있다. 컨포멀층은 게이트 구조체의 재료에 대해 높은 에칭 선택 선택비(etch selectivity)를 갖는 재료를 포함할 수 있다. 예를 들어, 게이트 구조체는 다결정 실리콘(polycrystalline silicon)을 포함할 수 있고 컨포멀층은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산화물), 금속 산화물(예를 들어, 알루미늄 산화물, 티타늄 산화물 등) 등을 포함할 수 있다. 일부 실시예들에서, 컨포멀층은 게이트 구조체의 재료에 대해 낮은 에칭 선택 선택비를 갖는 재료를 포함할 수 있다. 예를 들어, 게이트 구조체는 다결정 실리콘을 포함할 수 있고 컨포멀층은 다결정 실리콘, 비정질 실리콘(amorphous silicon), 다른 실리콘계 재료 등을 포함할 수 있다.
이어서 이방성 에칭 프로세스와 같은 하나 이상의 에칭 프로세스가 게이트 구조체의 인접한 부분들을 서로 분리시키는, 컨포멀층 및 게이트 구조체를 관통하여 개구부를 연장시키는데 사용될 수 있다. 개구부 내에 게이트 격리 구조체가 형성될 수 있다. 개구부 내에 컨포멀층을 형성하는 것은 개구부의 임계 치수를 감소시키고 개구부의 임계 치수에 대해 더 나은 제어성을 제공하는데 사용될 수 있다. 이는 디바이스 사이즈를 감소시키고, 디바이스 성능을 향상시키며, 디바이스 결함들을 감소시키는 것을 돕는다. 또한, 컨포멀층이 게이트 구조체의 재료에 대해 높은 에칭 선택비를 갖는 재료로 형성되는 실시예들에서, 개구부를 형성하는데 사용되는 프로세스들 동안 생성되는 스컴(scum)이 감소되고, 이는 디바이스 결함들을 감소시킨다. 컨포멀층이 게이트 구조체의 재료에 대해 낮은 에칭 선택비를 갖는 재료로 형성되는 실시예들에서, 컨포멀층 및 게이트 구조체가 동시에 에칭될 수 있어, 프로세싱 시간 및 비용을 감소시킨다.
도 1은 일부 실시예들에 따른 FinFET들의 예를 예시한다. FinFET들은 기판(50)(예를 들어, 반도체 기판) 상의 핀들(55)을 포함한다. 기판(50) 내에 얕은 트렌치 격리(shallow trench isolation; STI) 영역들(58)이 배치되고 핀들(55)은 이웃하는 STI 영역들(58) 사이의 위로 그리고 이웃하는 STI 영역들(58) 사이로부터 돌출된다. STI 영역들(58)이 기판(50)으로부터 분리되어 있는 것으로서 설명되고/예시되지만, 본원에서 사용되는 바와 같이 용어 "기판"은 단지 반도체 기판 또는 STI 영역들을 포함하는 반도체 기판을 지칭하는데 사용될 수 있다. 추가적으로, 핀들(55)이 기판(50)과 함께 단일의, 연속적인 재료들로서 예시되지만, 핀들(55) 및/또는 기판(50)은 단일의 재료 또는 복수의 재료들을 포함할 수 있다. 이 맥락에서, 핀들(55)은 이웃하는 STI 영역들(58) 사이에서 연장되는 부분들을 지칭한다.
핀들(55)의 측벽들을 따라 그리고 핀들(255)의 상면 위에 게이트 유전체층들(106)이 있고, 게이트 유전체층들(106) 위에 게이트 전극들(108)이 있다. 핀들(55), 게이트 유전체층들(106), 및 게이트 전극들(108)의 서로 반대측에 있는 측부들에 에피택셜 소스/드레인 영역들(92)이 배치된다. 도 1은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A')은 게이트 전극(108)의 길이방향 축을 따르며 방향에 있어서, 예를 들어 FinFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직이다. 단면(B-B')은 단면(A-A')에 수직이고 핀(55)의 길이방향 축을 따르며, 예를 들어 FinFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 있다. 단면(C-C')은 단면(A-A')에 평행하고 FinFET들의 에피택셜 소스/드레인 영역들(92)을 관통하여 연장된다. 후속 도면들은 명확성을 위해 이 기준 단면들을 참조한다.
본원에서 논의되는 일부 실시예들은 게이트 라스트 프로세스(gate-last process)들을 사용하여 형성되는 핀 전계 효과 트랜지스터(FinFET)들의 맥락으로 논의된다. 일부 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 평면형 디바이스들(예를 들어, 평면형 전계 효과 트랜지스터들), 나노구조[예를 들어, 나노시트, 나노와이어, 게이트 올 어라운드(gate-all-around) 등] 전계 효과 트랜지스터(nanostructure field effect transistor; NSFET)들 등에 사용되는 양태들을 고려한다.
도 2 내지 도 30b는 일부 실시예들에 따른, FinFET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 7, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 17e, 도 18a, 도 19a, 도 20a, 도 21a, 도 22a, 도 23a, 도 24a, 도 25a, 도 26a, 도 27a, 도 28a, 도 29a, 및 도 30a는 도 1에 예시된 기준 단면(A-A')을 따라 예시된다. 도 8b, 도 9b, 도 10b, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 도 22b, 도 23b, 도 24b, 도 25b, 도 26b, 도 27b, 도 28b, 도 29b, 및 도 30b는 도 1에 예시된 기준 단면(B-B')을 따라 예시된다. 도 9d, 도 10d, 도 11d, 도 12d, 및 도 12e는 도 1에 예시된 기준 단면(C-C')을 따라 예시된다. 도 14d, 도 15d, 도 16d, 도 17d, 도 18d, 도 19d, 도 20d, 도 21d, 도 24d, 도 25d, 도 26d, 도 27d, 도 28d, 및 도 29d는 단면(B-B')과 평행하고 도 14c에 예시된 기준 단면(D-D')을 따라 예시된다. 도 8c, 도 9c, 도 10c, 도 11c, 도 12c, 도 13c, 도 14c, 도 15c, 도 16c, 도 17c, 도 18c, 도 19c, 도 20c, 도 21c, 도 24c, 도 25c, 도 26c, 도 27c, 도 28c, 및 도 29c는 평면도들이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 [예를 들어, p형(p-type) 또는 n형 도펀트(n-type dopant)로] 도핑될 수 있거나 또는 도핑되지 않을 수 있는 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 재료의 층이다. 절연체층은, 예를 들어 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로 실리콘 또는 글래스 기판 상에 제공된다. 다층화된 또는 구배 기판(gradient substrate)과 같은 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소, 및/또는 인듐 안티몬화물(indium antimonide)을 포함하는 화합물 반도체; 실리콘 게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비소, 알루미늄 갈륨 비소, 갈륨 인듐 비소, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 NMOS 트랜지스터들, 예를 들어 n형 FinFET들과 같은 n형 디바이스들을 형성하기 위한 n형 영역, 및 PMOS 트랜지스터들, 예를 들어 p형 FinFET들과 같은 p형 디바이스들을 형성하기 위한 p형 영역을 포함할 수 있다. n형 영역은 p형 영역으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑된 영역들, 격리 구조체들 등)이 n형 영역과 p형 영역 사이에 배치될 수 있다.
도 3에서, 기판(50) 내에 핀들(55) 및 더미 핀(57)이 형성된다. 핀들(55) 및 더미 핀(57)은 반도체 스트립들이다. 일부 실시예들에서, 핀들(57) 및 더미 핀(57)은 기판(50) 내에 트렌치들을 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀들(55) 및 더미 핀(57)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀들(55) 및 더미 핀(57)은 이중 패터닝 프로세스(double-patterning process) 또는 다중 패터닝 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피 프로세스 및 자가 정렬 프로세스(self-aligned process)를 조합하여, 예를 들어 단일의, 직접 포토리소그래피 프로세스를 사용하여 획득가능한 다른 피치들보다 작은 피치들을 갖는 패턴들이 생성되는 것을 가능하게 한다. 예를 들어, 일부 실시예들에서, 기판 위에 희생층이 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 패터닝된 희생층을 따라 자가 정렬 프로세스를 사용하여 스페이서들이 형성된다. 이어서 희생층이 제거되고, 남아있는 스페이서들이 이어서 핀들(55) 및 더미 핀(57)을 패터닝하는데 사용될 수 있다. 일부 실시예들에서, 핀들(55) 및 더미 핀(57) 상에 마스크(또는 다른 층)가 남아있을 수 있다. 핀들(55)은 약 5 nm 내지 약 15 nm 범위의 폭들(W1)을 가질 수 있고, 더미 핀(57)은 약 10 nm 내지 약 20 nm 범위의 폭(W2)을 가질 수 있으며, 폭들(W1)에 대한 폭(W2)의 비율은 약 2 내지 약 4의 범위일 수 있다.
도 4에서, 핀들(55) 및 더미 핀(57)에 인접하게 절연 재료(56)가 형성된다. 절연 재료(56)는 기판(50) 위에 그리고 핀들(55) 및 더미 핀(57) 중 이웃하는 것들 사이에 형성될 수 있다. 절연 재료(56)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동가능 CVD(flowable CVD; FCVD)[예를 들어, 퇴적된 재료를 산화물과 같은 다른 재료로 변환하기 위한 사후 큐어링(post curing)이 있는 원격 플라즈마 시스템에서의 CVD 기반 재료 퇴적] 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 예시된 실시예에서, 절연 재료(56)는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료(56)가 형성되면 어닐링 프로세스가 수행될 수 있다. 일부 실시예들에서, 절연 재료(56)는 과잉 절연 재료(56)가 핀들(55) 및 더미 핀(57)을 커버하도록 형성된다. 절연 재료(56)는 단일층을 포함할 수 있거나 다중층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서 기판(55), 핀들(55), 및 더미 핀(57)의 표면들을 따라 라이너(별도로 예시되지는 않음)가 먼저 형성될 수 있다. 그 후, 라이너 위에 위에서 논의된 것과 같은 충전 재료(fill material)가 형성될 수 있다.
이어서 핀들(55) 및 더미 핀(57) 위의 과잉 절연 재료를 제거하기 위해 절연 재료(56)에 제거 프로세스가 적용된다. 일부 실시예들에서, 화학 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 프로세스(etch-back process), 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 재료(56), 핀들(55), 및 더미 핀(57)을 평탄화할 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 핀들(55), 더미 핀(57), 및 절연 재료(56)의 상면들이 동일한 높이에 있도록 핀들(55) 및 더미 핀(57)을 노출시킨다.
도 5에서, 더미 핀(57)이 유전체 핀(61)[종종 하이브리드 핀(61) 또는 핀 격리 구조체(61)로 지칭됨]에 의해 대체된다. 유전체 핀(61)은 절연 재료(56) 내에 리세스를 형성하기 위해 더미 핀(57)을 에칭하고, 이어서 리세스를 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 핀(61)은 화학적 기상 증착(CVD), 원자 층 증착(ALD) 등에 의해 퇴적될 수 있다. 유전체 재료는 실리콘 질화물, 실리콘 산화물, 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 일부 실시예들에서, 유전체 핀(61)은 도핑된 실리콘 질화물[예를 들어, 탄소(carbon, C), 산소(oxygen, O), 이들의 조합들 등으로 도핑된 실리콘 질화물]로 형성될 수 있다. 일부 실시예들에서, 유전체 핀(61)은 절연 재료(56)의 재료들 및 [도 7과 관련하여 아래에서 논의되는 더미 게이트층(62)과 같은] 후속하여 형성되는 더미 게이트층의 재료들에 비해 높은 에칭 선택비를 갖는 유전체 재료로 형성될 수 있다. 유전체 핀(61)의 하면은 절연 재료(56)의 하면들보다 높게, 절연 재료(56)의 하면들보다 낮게, 또는 절연 재료(56)의 하면들과 동일한 높이에 배치될 수 있다. 유전체 핀(61)이 퇴적된 후, 유전체 핀(61), 절연 재료(56), 및 핀들(55)을 평탄화하기 위해 CMP, 에치백 프로세스 등과 같은 제거 프로세스가 수행될 수 있다. 유전체 핀(61)은 약 10 nm 내지 약 20 nm 범위의 폭(W2)을 가질 수 있다.
도 6에서, 얕은 트렌치 격리(STI) 영역들(58)을 형성하기 위해 절연 재료(56)가 리세싱된다. 절연 재료(56)는, 핀들(55), 유전체 핀(61), 및 기판(50)의 상부들이 이웃하는 STI 영역들(58) 사이로부터 돌출되도록 리세싱된다. 또한, STI 영역들(58)의 상면들은 예시된 바와 같은 평면들, 볼록면들, [접시(dishing)와 같은] 오목면들, 또는 이들의 조합을 가질 수 있다. STI 영역들(58)의 상면들은 적절한 에칭에 의해 평평하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역들(58)은 절연 재료(56)의 재료에 대해 선택적인[예를 들어, 핀들(55), 유전체 핀(61), 및 기판(50)의 재료보다 빠른 레이트(rate)로 절연 재료(56)의 재료를 에칭하는] 것과 같은 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들면 희석된 불화수소(dilute hydrofluoric; dHF)산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 6과 관련하여 설명된 프로세스는 핀들(55) 및 유전체 핀(61)이 어떻게 형성될 수 있는지의 일례일뿐이다. 일부 실시예들에서, 핀들(55)은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 기판(50)의 상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭되어 그 아래에 있는 기판(50)을 노출시킬 수 있다. 트렌치들에서 호모에피택셜 구조체(homoepitaxial structure)들이 에피택셜(epitaxially) 성장될 수 있고, 호모에피택셜 구조체들이 핀들(55)을 형성하기 위해 유전체층으로부터 돌출되도록 유전체층이 리세싱될 수 있다. 추가적으로, 일부 실시예들에서, 핀들(55)용으로 헤테로에피택셜 구조체(heteroepitaxial structure)들이 사용될 수 있다. 예를 들어, 도 6에서의 핀들(55)이 리세싱될 수 있고, 리세싱된 핀들(55) 위에 핀들(55)과는 상이한 재료가 에피택셜 성장될 수 있다. 그러한 실시예들에서, 핀들(55)은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에피택셜 성장된 재료를 포함한다. 일부 실시예에서, 기판(50)의 상면 위에 유전체층이 형성될 수 있고, 유전체층을 관통하여 트렌치들이 에칭될 수 있다. 이어서 기판(50)과는 상이한 재료를 사용하여 트렌치들에서 헤테로에피택셜 구조체들이 에피택셜 성장될 수 있고, 헤테로에피택셜 구조체들이 핀들(55)을 형성하기 위해 유전체층으로부터 돌출되도록 유전체층이 리세싱될 수 있다. 호모에피택셜 구조체들 또는 헤테로에피택셜 구조체들이 에피택셜 성장되는 일부 실시예들에서, 인시추(in situ) 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 성장되는 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 사전 주입들 및 후속 주입들을 생략시킬 수 있다.
또한 계속해서, p형 영역 내의 재료와는 상이한 n형 영역 내의 재료를 에피택셜 성장시키는 것이 바람직할 수 있다. 일부 실시예들에서, 핀들(55)의 상부들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내에 있을 수 있음), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 이용가능한 재료들은, 인듐 비소, 알루미늄 비소, 갈륨 비소, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비소, 인듐 알루미늄 비소, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이에 제한되는 것은 아니다.
또한 도 6에서, 핀들(55) 및/또는 기판(50) 내에 적절한 웰들(별도로 예시되지는 않음)이 형성될 수 있다. 일부 실시예들에서, n형 영역 내에 p형 웰이 형성될 수 있고, p형 영역 내에 n형 웰이 형성될 수 있다. 일부 실시예들에서, n형 영역 및 p형 영역 둘 다 내에 p형 웰 또는 n형 웰이 형성된다.
웰 유형들이 상이한 실시예들에서, n형 영역 및 p형 영역에 대한 상이한 주입 단계들이 포토레지스트 또는 다른 마스크들(별도로 예시되지는 않음)을 사용하여 달성될 수 있다. 예를 들어, n형 영역 내의 핀들(55), 유전체 핀(61), 및 STI 영역들(58) 위에 포토레지스트가 형성될 수 있다. 기판(50)의 p형 영역을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술(spin-on technique)을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 영역 내에 n형 불순물 주입이 수행되고, 포토레지스트는, n형 불순물들이 n형 영역 내에 주입되는 것을 방지하기 위한 마스크로서 역할할 수 있다. n형 불순물들은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3 사이와 같이, 1x1018 atoms/cm3 이하의 농도로 영역에 주입되는 인화물, 비소, 안티몬(antimony) 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스(ashing process)에 의해 포토레지스트가 제거된다.
p형 영역의 주입에 이어서, p형 영역 내의 핀들(55) 및 STI 영역들(58) 위에 포토레지스트가 형성된다. 기판(50)의 n형 영역을 노출시키기 위해 포토레지스트가 패터닝된다. 포토레지스트는 스핀 온 기술을 사용함으로써 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 영역 내에 p형 불순물 주입이 수행될 수 있고, 포토레지스트는, p형 불순물들이 p형 영역 내에 주입되는 것을 방지하기 위한 마스크로서 역할할 수 있다. p형 불순물들은 약 1x1016 atoms/cm3 내지 약 1x1018 atoms/cm3 사이와 같이, 1x1018 atoms/cm3 이하의 농도로 영역에 주입되는 붕소, 불화 붕소, 인듐 등일 수 있다. 주입 후, 가령 허용가능한 애싱 프로세스에 의해 포토레지스트가 제거될 수 있다.
n형 영역 및 p형 영역의 주입들 후, 주입 데미지를 리페어(repair)하고 주입된 p형 불순물들 및/또는 n형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 인시추 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 핀들의 성장된 재료들이 성장 동안 인시추 도핑될 수 있고, 이는 주입들을 생략시킬 수 있다.
도 7에서, 핀들(55), 기판(50), 및 유전체 핀(61) 상에 더미 유전체층들(60)이 형성된다. 더미 유전체층들(60)은, 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 또는 열적으로(thermally) 성장될 수 있다. 더미 유전체층들(60) 위에 더미 게이트층(62)이 형성되고, 더미 게이트층(62) 위에 마스크층(64)이 형성된다. 더미 유전체층들(60) 위에 더미 게이트층(62)이 퇴적될 수 있고 이어서 CMP과 같은 프로세스에 의해 평탄화될 수 있다. 더미 게이트층(62) 위에 마스크층(64)이 퇴적될 수 있다. 더미 게이트층(62)은 전도성 재료 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘[폴리실리콘(polysilicon)], 다결정 실리콘 게르마늄(폴리SiGe), 금속성 질화물들, 금속성 규화물들, 금속성 산화물들, 및 금속들을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 증착(sputter deposition), 또는 선택된 재료를 퇴적시키기 위한 본 기술분야에 알려지고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(62)은 STI 영역들(68) 및 유전체 핀(61)의 재료들로부터 높은 에칭 선택비를 갖는 다른 재료들로 제조될 수 있다. 마스크층(64)은, 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예들에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 n형 영역 및 p형 영역에 걸쳐 형성된다. 더미 유전체층들(60)이 핀들(55), 기판(50), 유전체 핀(61), 및 STI 영역들(58) 상에 퇴적된 것으로서 도 7에 예시되지만, 더미 유전체층들(60)은 STI 영역들(58) 상에 퇴적되지 않고 핀들(55), 기판(50), 및 유전체 핀(61)만을 커버할 수 있다.
도 8a 내지 도 30b는 예시적인 디바이스들의 제조에서의 다양한 추가 단계들을 예시한다. 도 8a 내지 도 30b는 n형 영역 또는 p형 영역 중 하나 내의 피처들을 예시한다. 예를 들어, 도 8a 내지 도 30b에 예시된 구조체들은 n형 영역 및 p형 영역 둘 다에 적용가능할 수 있다. (만일 있다면) n형 영역 및 p형 영역의 구조체들에서의 차이점들이 각각의 도면을 수반하는 텍스트에서 설명된다.
도 8a 내지 도 8c에서, 마스크들(74)을 형성하기 위한 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 마스크층(64)(도 7을 보라)이 패터닝될 수 있다. 허용가능한 에칭 기술은, 더미 게이트들(72)을 형성하기 위해 마스크들(74)의 패턴을 더미 게이트층(62)에 전사(transfer)하기 위해 사용될 수 있다. 일부 실시예들에서, 마스크들(74)의 패턴이 또한 더미 유전체층들(60)에 전사될 수 있다. 더미 게이트들(72)은 핀들(55)의 각자의 채널 영역들(68)을 커버한다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들(72)로부터 분리시키기 위해 사용될 수 있다. 더미 게이트들(72)은 핀들(55)의 길이 방향에 수직인 길이 방향을 가질 수 있다. 더미 유전체층들(60), 더미 게이트들(72), 및 마스크들(74)은 일괄적으로 "더미 게이트 스택들"로 지칭될 수 있다. 도 8c는 단면들(A-A' 및 B-B')을 또한 예시한다.
도 9a 내지 도 9d에서, 도 8a 내지 도 8c에 예시된 구조체들 위에 제 1 스페이서층(80) 및 제 2 스페이서층(82)이 형성된다. 도 9a 및 도 9d에서, 제 1 스페이서층(80)은 STI 영역들(58)의 상면들, 핀들(55) 및 마스크들(74)의 상면들과 측벽들, 및 더미 게이트들(72) 및 더미 유전체층들(60)의 측벽들에 형성된다. 제 1 스페이서층(80) 위에 제 2 스페이서층(82)이 퇴적된다. 제 1 스페이서층(80)은 열 산화에 의해 형성될 수 있거나 CVD, ALD 등에 의해 퇴적될 수 있다. 제 1 스페이서층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제 2 스페이서층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제 2 스페이서층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 도 9c는 단면들(A-A', B-B', 및 C-C')을 또한 예시한다.
도 10a 내지 도 10d에서, 제 1 스페이서들(81) 및 제 2 스페이서들(83)을 형성하기 위해 제 1 스페이서층(80) 및 제 2 스페이서층(82)이 에칭된다. 제 1 스페이서층(80) 및 제 2 스페이서층(82)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 핀들(55), 유전체 핀(60), 더미 유전체층들(60), 더미 게이트들(72), 및 마스크들(74)의 측벽들에 제 1 스페이서들(81) 및 제 2 스페이서들(83)이 배치될 수 있다. 핀들(55) 및 유전체 핀(61)에 인접한 제 1 스페이서들(81) 및 제 2 스페이서들(83)의 높이들은 더미 게이트 스택들에 인접한 제 1 스페이서들(81) 및 제 2 스페이서들(83)의 높이들과 상이할 수 있다. 제 1 스페이서들(81) 및 제 2 스페이서들(83)에서의 높이 차이들은 제 1 스페이서층(80) 및 제 2 스페이서층(82)을 에칭하는데 사용되는 에칭 프로세스들 및 더미 게이트 스택들과 핀들(55)/유전체 핀(61) 사이의 높이 차이들에 의해 유발될 수 있다. 도 10b 및 도 10d에 예시된 바와 같이, 일부 실시예들에서, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 핀들(55), 유전체 핀(61), 및 더미 게이트 스택들의 측벽들 위로 부분적으로 연장될 수 있다. 일부 실시예들에서, 제 1 스페이서들(81) 및 제 2 스페이서들(83)은 더미 게이트 스택들의 상면들, 핀들(55)의 상면들, 및/또는 유전체 핀(61)의 상면으로 연장될 수 있다.
제 1 스페이서들(81) 및 제 2 스페이서들(83)이 형성된 후, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역들(별도로 예시되지는 않음)에 대한 주입들이 수행될 수 있다. 디바이스 유형들이 상이한 실시예들에서, 도 4에서 위에서 논의된 주입들과 유사하게, 포토레지스트와 같은 마스크가 p형 영역을 노출시키면서 n형 영역 위에 형성될 수 있고, 적절한 유형(예를 들어, p형)의 불순물들이 p형 영역 내의 노출된 핀들(55) 및 기판(50) 내에 주입될 수 있다. 이어서 마스크가 제거될 수 있다. 후속하여, 포토레지스트와 같은 마스크가 n형 영역을 노출시키면서 p형 영역 위에 형성될 수 있고, 적절한 유형(예를 들어, n형)의 불순물들이 n형 영역 내의 노출된 핀들(55) 및 기판(50) 내에 주입될 수 있다. 이어서 마스크가 제거될 수 있다. n형 불순물들은 이전에 논의된 n형 불순물들 중 임의의 n형 불순물일 수 있고, p형 불순물들은 이전에 논의된 p형 불순물들 중 임의의 p형 불순물일 수 있다. 경도핑된 소스/드레인 영역들은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3의 불순물들의 농도를 가질 수 있다. 주입 데미지를 리페어하고 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
위의 개시가 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명한다는 점에 유념해야 한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적거나 추가 스페이서들이 이용될 수 있고, 상이한 시퀀스의 단계들이 이용될 수 있다[예를 들어, 제 2 스페이서들(83)을 형성하기 전에 제 1 스페이서들(81)이 형성될 수 있고, 추가 스페이서들이 형성되고 제거될 수 있고/있거나 등이다]. 또한, 상이한 구조체들 및 단계들을 사용하여 n형 디바이스들 및 p형 디바이스들이 형성될 수 있다.
도 11a 내지 도 11d에서, 제 1 리세스들(86)을 형성하기 위해 기판(50) 및 핀들(55)이 에칭된다. 도 11d에 예시된 바와 같이, STI 영역들(58)의 상면들이 핀들(55)의 상면들과 동일한 높이에 있을 수 있다. 일부 실시예들에서, 제 1 리세스들(86)의 하면들이 STI 영역들(58)의 상면들 위에 또는 아래에 배치된다. 기판(50) 및 핀들(55)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 사용하여 에칭된다. 제 1 스페이서들(81), 제 2 스페이서들(83), 마스크들(74), 및 유전체 핀(61)은 제 1 리세스들(86)을 형성하는데 사용되는 에칭 프로세스들 동안 기판(50) 및 핀들(55)의 부분들을 마스킹한다. 제 1 리세스들(86)을 형성하기 위해 단일 에칭 프로세스 또는 다중 에칭 프로세스들이 사용될 수 있다. 제 1 리세스들(86)이 원하는 깊이에 도달한 후 제 1 리세스들(86)의 에칭을 정지시키기 위해 시한적 에칭 프로세스(timed etch processe)들이 사용될 수 있다.
도 12a 내지 도 12e에서, 핀들(55)의 채널 영역들(68) 상에 응력을 가하기 위해 제 1 리세스들(86) 내에 에피택셜 소스/드레인 영역들(92)이 형성되고, 이에 의해 성능을 향상시킨다. 도 12b에 예시된 바와 같이, 에피택셜 소스/드레인 영역들(92)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(92)의 각자의 이웃하는 쌍들 사이에 배치되도록 제 1 리세스들(86) 내에 형성된다. 일부 실시예들에서, 제 1 스페이서들(81)이 에피택셜 소스/드레인 영역들(92)을 더미 게이트들(72)로부터 적절한 측방 거리만큼 분리시키는데 사용되어 에피택셜 소스/드레인 영역들(92)이 결과적인 FinFET들의 후속하여 형성되는 게이트들을 단락시키지 않는다.
p형 영역을 마스킹함으로써 n형 영역 내의 에피택셜 소스/드레인 영역들(92)이 형성될 수 있다. 이어서, 제 1 리세스들(86) 내에 에피택셜 소스/드레인 영역들(92)이 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(92)은 가령 n형 finFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(55)이 실리콘이면, 에피택셜 소스/드레인 영역들(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 핀들(55)에 인장 응력을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 핀들(55)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯(facet)들을 가질 수 있다.
n형 영역을 마스킹함으로써 p형 영역 내의 에피택셜 소스/드레인 영역들(92)이 형성될 수 있다. 이어서, 제 1 리세스들(86) 내에 에피택셜 소스/드레인 영역들(92)이 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(92)은 가령 p형 finFET들에 적절한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀들(55)이 실리콘이면, 에피택셜 소스/드레인 영역들(92)은 실리콘 게르마늄, 붕소 도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 핀들(55)에 압축 응력을 가하는 재료들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한 핀들(55)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고, 패싯들을 가질 수 있다.
경도핑된 소스/드레인 영역들을 형성하기 위한 이전에 논의된 프로세스와 유사하게, 소스/드레인 영역들을 형성하기 위해 에피택셜 소스/드레인 영역들(92), 핀들(55), 및/또는 기판(50)이 도펀트들로 주입되고, 어닐링이 이어진다. 소스/드레인 영역들은 약 1x1019 atoms/cm3 내지 약 1x1021 atoms/cm3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n형 불순물 및/또는 p형 불순물은 이전에 논의된 불순물들 중 임의의 불순물일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안 인시추 도핑될 수 있다.
n형 영역 및 p형 영역 내에 에피택셜 소스/드레인 영역들(92)을 형성하는데 사용된 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들(92)의 상면들이 핀들(55)의 측벽들을 넘어 외측으로 측방으로 확장된 패싯들을 갖는다. 일부 실시예들에서, 이 패싯들은 도 12d에 예시된 바와 같이 동일한 finFET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되게 한다. 일부 실시예들에서, 도 12e에 의해 예시된 바와 같이, 에피택시 프로세스가 완료된 후 인접한 에피택셜 소스/드레인 영역들(92)이 분리된 채 남아있다. 도 12d 및 도 12e에 예시된 실시예들에서, STI 영역들(58) 위로 연장된 핀들(55)의 측벽들의 부분들을 커버하고 이에 의해 에피택셜 성장을 차단하는 제 1 스페이서들(81) 및 제 2 스페이서들이 형성될 수 있다. 일부 실시예들에서, 스페이서 재료를 제거하여 에피택셜 성장된 영역을 STI 영역(58)의 표면으로 연장시키기 위해 제 1 스페이서들(81) 및 제 2 스페이서들(83)을 형성하는데 사용되는 스페이서 에칭이 조절될 수 있다.
에피택셜 소스/드레인 영역들(92)은 하나 이상의 반도체 재료층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역들(92)은 제 1 반도체 재료층(92A), 제 2 반도체 재료층(92B), 및 제 3 반도체 재료층(92C)을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)에 대해 임의의 수의 반도체 재료층이 사용될 수 있다. 제 1 반도체 재료층(92A), 제 2 반도체 재료층(92B), 및 제 3 반도체 재료층(92C) 각각은 상이한 반도체 재료들로 형성될 수 있고/있거나 상이한 도펀트 농도들로 도핑될 수 있다. 일부 실시예들에서, 제 1 반도체 재료층(92A)은 제 2 반도체 재료층(92B)보다 작고 제 3 반도체 재료층(92C)보다 큰 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역들(92)이 3개의 반도체 재료층들을 포함하는 실시예들에서, 제 1 반도체 재료층(92A)이 퇴적될 수 있고 제 1 반도체 재료층(92A) 위에 제 2 반도체 재료층(92B)이 퇴적될 수 있으며, 제 2 반도체 재료층(92B) 위에 제 3 반도체 재료층(92C)이 퇴적될 수 있다.
도 13a 내지 도 13c에서, 각각 도 12a 내지 도 12c에 예시된 구조체들 위에 제 1 층간 유전체(interlayer dielectric; ILD)(96)가 퇴적된다. 제 1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료들은 포스포 실리케이트 글래스(phospho-silicate glass; PSG), 보로 실리케이트 글래스(boro-silicate glass; BSG), 붕소 도핑된 포스포 실리케이트 글래스(boron-doped phospho-silicate glass; BPSG), 도핑되지 않은 실리케이트 글래스(undoped silicate glass; USG) 등을 포함할 수 있다. 일부 실시예들에서, 제 1 ILD(96)에 대한 유전체 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 재료들이 사용될 수 있다. 일부 실시예들에서, 제 1 ILD(96)와, 에피택셜 소스/드레인 영역들(92), 마스크들(74), 및 제 1 스페이서들(81) 사이에 접촉 에칭 정지층(contact etch stop layer; CESL)(94)이 배치된다. CESL(94)은 그 위에 있는 제 1 ILD(96)의 재료와는 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 제 1 ILD(96)가 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있고 CESL(94)이 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.
도 14a 내지 도 14d에서, 더미 게이트들(72)을 노출시키는 제 1 개구부들(98)을 형성하기 위해 마스크들(74)이 에칭된다. 일부 실시예들에서, 제 1 스페이서들(81)은 마스크들(74)과 동일한 재료들로 형성될 수 있고 마스크들(74)과 동시에 에칭될 수 있다. 예를 들어, 일부 실시예들에서, 제 1 스페이서들(81) 및 마스크들(74)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 마스크들(74)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 사용하여 에칭될 수 있다. 도 14a 및 도 14c에 예시된 바와 같이, 제 1 개구부들(98)은 유전체 핀(61)의 길이방향 축에 수직인 방향으로 폭(W3)을 가질 수 있다. 폭(W3)은 약 18 nm 내지 약 40 nm의 범위일 수 있다. 일부 실시예들에서, 폭(W3)은 약 30 nm 내지 약 50 nm의 범위로 확대될 수 있다. 도 14c는 단면들(A-A', B-B', 및 D-D')을 또한 예시한다.
도 15a 내지 도 15d에서, 각각 도 14a 내지 도 14d에 예시된 구조체들 위에 제 1 유전체층(100)이 퇴적된다. 제 1 유전체층(100)은 ALD, PEALD, 열 ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제 1 유전체층(100)은 더미 게이트들(72)의 재료에 비해 높은 에칭 선택비를 갖는 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 더미 게이트들(72)은 다결정 실리콘 등으로 형성될 수 있고 제 1 유전체층(100)은 질화물(예를 들어, 실리콘 질화물), 산화물(예를 들어, 실리콘 산화물), 금속 산화물(예를 들어, 알루미늄 산화물, 티타늄 산화물 등) 등으로 형성될 수 있다. 일부 실시예들에서, 마스크들(74) 및 제 1 유전체층(100) 둘 다는, 제 1 유전체층(100)과 마스크들(74) 사이의 접착력(adhesion)을 향상시킬 수 있고 제 1 유전체층(100)과 마스크들(74) 사이의 응력에 의해 유발되는 박리 문제(peeling issue)들을 회피할 수 있는 실리콘 질화물로 형성될 수 있다. 일부 실시예들에서, 제 1 유전체층(100)은 제 1 유전체층(100)을 퇴적함으로써 유발되는 응력을 릴리즈할 수 있는 실리콘 산화물로 형성될 수 있다. 일부 실시예들에서, 제 1 유전체층(100)은 다중층 구조체를 포함할 수 있다[제 1 유전체층(100)이 제 1 유전체 구조체(100)로 지칭될 수 있음]. 예를 들어, 제 1 유전체 구조체(100)는 도 14a 내지 도 14d에 예시된 구조체들 위의 실리콘 산화물의 층 및 실리콘 산화물의 층 위의 실리콘 질화물의 층을 포함할 수 있다. 실리콘 산화물의 층은 제 1 유전체 구조체(100)를 퇴적함으로써 유발되는 응력을 릴리즈하는데 사용될 수 있다. 최종적으로, 열 ALD를 사용하여 실리콘 질화물의 제 1 유전체층(100)을 형성하는 것은 제 1 유전체층(100)의 밀도를 증가시킬 수 있고 제 1 유전체층을 퇴적하는데 사용되는 프로세스의 제어성을 향상시켜, 제 1 유전체층(100)의 품질을 향상시킨다.
제 1 유전체층(100)은 약 3 nm 내지 약 5 nm 범위의 두께(T1)로 형성될 수 있다. 5 nm보다 큰 두께로 제 1 유전체층(100)을 형성하는 것은 제 1 개구부들(98)이 더 큰 폭들을 갖는 것을 요할 수 있고 (도 16a 내지 도 16d와 관련하여 아래에서 설명되는 프로세스와 같은) 후속하여 제 1 유전체층(100)을 에칭하는데 사용되는 프로세스에서의 증가된 어려움을 유발할 수 있다. 3 nm보다 작은 두께로 제 1 유전체층(100)을 형성하는 것은 제 1 유전체층(100)을 퇴적하는데 사용되는 프로세스에서의 증가된 어려움을 유발할 수 있다.
도 16a 내지 도 16d에서, 제 3 스페이서들(101)을 형성하기 위해 제 1 유전체층(100)(도 15a 내지 도 15d를 보라)이 에칭된다. 제 1 유전체층(100)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 제 1 유전체층(100)이 실리콘 질화물을 포함하는 실시예들에서, 제 1 유전체층(100)은 더미 게이트들(72)에 대해 제 1 유전체층(100)의 재료를 선택적으로 에칭하는 탄소 불소 화합물들을 사용하는 건식 에칭 프로세스에 의해 에칭될 수 있다. 에칭 프로세스는 제 1 ILD(96), CESL(94), 제 2 스페이서들(83), 및 더미 게이트들(72)의 상면들로부터 제 1 유전체층(100)을 제거할 수 있다. 남아있는 제 3 스페이서들(101)이 제 2 스페이서들(83)의 측벽들에 배치될 수 있다. 도 16a 및 도 16c에 예시된 바와 같이, 동일한 제 1 개구부(98)에 배치된 제 3 스페이서들(101) 중 대향하는 제 3 스페이서들(101)이 유전체 핀(61)의 길이방향 축에 수직인 방향으로 폭(W4)만큼 서로 분리될 수 있다. 폭(W4)은 약 12 nm 내지 약 30 nm의 범위일 수 있다. 일부 실시예들에서, 폭(W4)은 약 1 nm 내지 약 2 nm 범위의 거리만큼 유전체 핀(61)의 폭(W2)보다 클 수 있고 폭(W2)에 대한 폭(W4)의 비율은 약 0.5 내지 약 1.5의 범위일 수 있다.
제 1 개구부들(98)을 형성하고 이어서 제 3 스페이서들(101)을 사용하여 제 1 개구부들(98)을 좁히는 것은 제 1 개구부들(98)의 폭들에 대해 더 큰 제어성을 제공하고 제 1 개구부들(98)의 임계 치수들을 감소시킨다. 이는 디바이스 성능을 향상시키고, 디바이스 결함들을 감소시키며, 피처 사이즈를 감소시키는 것을 돕는다. 제 3 스페이서들(101)이 그 아래에 있는 더미 게이트들(72)에 대해 높은 에칭 선택비를 갖는 재료로 형성되기 때문에, 더미 게이트들(72)은 스컴이 감소되어 에칭될 수 있다. 이는 제 3 스페이서들(101)이 16 nm보다 작은 폭(W4)으로 형성되게 한다. 스컴이 감소된 향상된 에칭 프로세스는 누설 전류를 감소시킬 수 있고, 이는 디바이스 성능을 향상시킨다.
도 17a 내지 도 17e에서, 더미 게이트들(72) 및 더미 유전체층들(60)이 마스크들(74) 및 제 3 스페이서들(101)을 마스크들로서 사용하여 에칭되어, 제 1 개구부들(98)을 확장시킨다. 더미 게이트들(72)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 더미 게이트들(72)이 다결정 실리콘을 포함하는 실시예들에서, 더미 게이트들(72)은, 제 3 스페이서들(101), 마스크들(74), 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 및 제 2 스페이서들(83)에 대해 더미 게이트들(72)의 재료를 선택적으로 에칭하는 불소를 사용하는 건식 에칭 프로세스에 의해 에칭될 수 있다. 에칭에 이어서, 제 1 개구부들(98)은 더미 게이트들(72)의 상면들과 동일한 높이에 있는 폭들(W4), 유전체 핀(61) 상의 더미 유전체층들(60)의 하면들과 동일한 높이에 있는 폭들(W5), 및 더미 게이트들(72)의 상면들과, 유전체 핀(61) 상의 더미 유전체층들(60)의 하면들 사이의 깊이들(D1)을 가질 수 있다. 폭들(W4)은 위에서 논의된 바와 같이 약 12 nm 내지 약 30 nm의 범위일 수 있고; 폭들(W5)은 약 12 nm 내지 약 25 nm의 범위일 수 있으며; 깊이들(D1)은 약 80 nm 내지 약 140 nm의 범위일 수 있다. 제 1 개구부들(98)이 더미 게이트들(72) 및 더미 유전체층들(60)을 관통하여 연장되는 테이퍼드 프로파일(tapered profile)들로서 예시되지만, 제 1 개구부들(98)은 수직 측벽들 또는 역 테이퍼드 프로파일(reverse tapered profile)[더미 게이트들(72)의 상면들로부터 더미 유전체층들(60)의 하면들로의 방향으로 넓어짐]들을 가질 수 있다. 제 1 개구부들(98)을 형성하고 이어서 제 3 스페이서들(101)을 사용하여 제 1 개구부들(98)을 좁히는 것은 제 1 개구부들(98)의 폭들에 대해 더 큰 제어성을 제공하고 제 1 개구부들(98)의 임계 치수들을 감소시킨다. 제 3 스페이서들(101)이 더미 게이트들(72)에 비해 높은 에칭 선택비를 갖는 재료로 형성되기 때문에, 더미 게이트들(72)은 더미 게이트들(72)을 관통하여 완전히 에칭하기 위해 충분한 시간 동안 에칭될 수 있어, 제 1 개구부들(98)에 남아있는 스컴을 감소시키고, 이는 누설 전류를 감소시키고 더 작은 임계 치수들이 달성되게 한다. 이와 같이, 설명된 방법은 디바이스 성능을 향상시키고, 디바이스 결함들을 감소시키며, 피처 사이즈를 감소시키는 것을 돕는다.
도 17e는, 더미 게이트들(72) 및 더미 유전체층들(60)을 관통하여 연장된 제 1 개구부들(98)의 부분들이 제 3 스페이서들(101) 간의 폭보다 큰 폭들을 갖는 실시예를 예시한다. 제 1 개구부들(98)은 약 10 nm 내지 약 28 nm 범위의 더미 게이트들(72)의 상면들과 동일한 높이에 있는 폭들(W6) 및 약 10 nm 내지 약 22 nm 범위의 유전체 핀(61) 상의 더미 유전체층들(60)의 하면들과 동일한 높이에 있는 폭들(W7)을 가질 수 있다.
도 18a 내지 도 18d에서, 각각 도 17a 내지 도 17d의 구조체들 위에 게이트 격리 구조체(102)가 형성된다. 게이트 격리 구조체(102)는 제 1 개구부들(98)을 충전할 수 있고, 유전체 핀(61)의 상면을 따라 그리고 제 3 스페이서들(101), 더미 게이트들(72), 및 더미 유전체층들(60)의 측면들을 따라 연장되며, 제 1 ILD(96), CESL(94), 제 2 스페이서들(83), 마스크들(74), 및 제 3 스페이서들(101)의 상면들을 따라 연장된다. 게이트 격리 구조체(102)는 후속하여 [도 21a 내지 도 21d와 관련하여 아래에서 논의되는 게이트 전극들(108)과 같은] 게이트 전극들에 의해 대체되는 더미 게이트들(72)의 부분들을 격리하는데 사용될 수 있다.
예시된 실시예들에서 대체 게이트 스택들이 형성되기 전에 더미 게이트들(72)이 커팅되고 게이트 격리 구조체(102)가 형성되지만, 대체 게이트 스택들을 형성한 후 대체 게이트 스택들이 커팅될 수 있고 게이트 격리 구조체(102)가 형성될 수 있다는 점이 이해되어야 한다. 일부 실시예들에서, 게이트 격리 구조체(102)의 재료는 ALD, PEALD, 열 ALD 등과 같은 컨포멀 퇴적 프로세스를 사용하여 퇴적될 수 있다. 게이트 격리 구조체(102)는 실리콘 질화물, 실리콘 산화물, 실리콘 산탄화물(silicon oxycarbide), 실리콘 산탄질화물(silicon oxycarbonitride), 이들의 조합들 또는 이들의 다중층들 등과 같은 유전체 재료로 형성될 수 있다.
도 19a 내지 도 19d에서, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 도 18a 내지 도 18d에 예시된 게이트 격리 구조체(102)를 분리된 게이트 격리 영역들(103)로 분리할 수 있고 게이트 격리 영역들(103) 및 제 1 ILD(96)의 상면들을 더미 게이트들(72)의 상면들과 동일한 높이가 되게 할 수 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74), 제 3 스페이서들(101), 제 2 스페이서들(83)의 부분들, 및 CESL(94)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(72), 제 1 스페이서들(81), 제 2 스페이서들(83), 게이트 격리 영역들(103), CESL(94) 및 제 1 ILD(96)의 상면들이 동일한 높이가 된다. 따라서, 더미 게이트들(72)의 상면들이 마스크들(74)을 통해 노출된다. 평탄화 프로세스에 이어서, 게이트 격리 영역들(103)의 상면들은 약 12 nm 내지 약 30 nm 범위의 폭들(W4)을 가질 수 있고, 게이트 격리 영역들(103)의 하면들은 약 12 nm 내지 약 25 nm 범위의 폭들(W5)을 가질 수 있으며, 게이트 격리 영역들(103)은 약 80 nm 내지 약 120 nm 범위의 높이들(H1)을 가질 수 있다.
도 20a 내지 도 20d에서, 더미 게이트들(72)이 에칭 단계(들)에서 제거되어, 제 2 리세스들(104)이 형성된다. 제 2 리세스들(104)에서 더미 유전체층들(60)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72)이 제거되고, 더미 유전체층들(60)이 남아있으며, 더미 유전체층들(60)이 제 2 리세스들(104)에 의해 노출된다. 일부 실시예들에서, 더미 유전체층들(60)은 다이의 제 1 영역[예를 들어, 코어 로직 영역]에서 제 2 리세스들(104)로부터 제거되고 더미 유전체층들(60)은 다이의 제 2 영역(예를 들어, 입력/출력 영역)에서 제 2 리세스들(104)에 남아있다. 일부 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 또는 제 2 스페이서들(83)보다 빠른 레이트로 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제 2 리세스들(104) 각각은 각자의 핀(55)의 채널 영역(68)을 노출시키고/노출시키거나 각자의 핀(255)의 채널 영역(268) 위에 있다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(72)이 에칭될 때 더미 유전체층들(60)이 에칭 정지층으로서 사용될 수 있다. 더미 게이트들(72)을 제거한 후 더미 유전체층들(60)이 선택적으로 제거될 수 있다.
도 21a 내지 도 21d에서, 대체 게이트들용으로 게이트 유전체층들(106) 및 게이트 전극들(108)이 형성된다. 게이트 유전체층들(106)은 제 2 리세스들(104) 내에, 가령 핀들(55), 제 1 스페이서들(81), 및 게이트 격리 영역들(103)의 상면들 및 측벽들 상에, 그리고 STI 영역들(58), 제 1 ILD(96), CESL(91), 및 제 2 스페이서들(83)의 상면들 상에 하나 이상의 층을 퇴적함으로써 형성될 수 있다. 게이트 유전체층들(106)은 실리콘 산화물, 실리콘 질화물, 금속 산화물들, 금속 실리케이트들 등의 하나 이상의 층을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 게이트 유전체층들(106)은 열 또는 화학적 산화에 의해 형성되는 실리콘 산화물의 계면층 및 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납, 이들의 조합 등의 금속 산화물 또는 실리케이트와 같은 그 위에 있는 하이 k 유전체 재료(high-k dielectric material)를 포함한다. 게이트 유전체층들(106)은 약 7.0보다 큰 k값을 갖는 유전체층을 포함할 수 있다. 게이트 유전체층들(106)은 분자 빔 증착(molecular-beam deposition; MBD), ALD, PECVD 등에 의해 퇴적될 수 있다. 더미 유전체층들(60)의 부분들이 제 2 리세스들(104) 내에 남아있는 실시예들에서, 게이트 유전체층들(106)은 더미 유전체층들(60)의 재료(예를 들어, SiO2)를 포함할 수 있다.
게이트 유전체층들(106) 위에 게이트 전극들(108)이 퇴적되고 제 2 리세스들(104)의 남아있는 부분들을 충전한다. 게이트 전극들(108)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 재료를 포함할 수 있다. 예를 들어, 도 21a 내지 도 21d에 단일층 게이트 전극(108)이 예시되지만, 게이트 전극들(108)은 임의의 수의 라이너층, 임의의 수의 일함수 튜닝층(work function tuning layer), 및 충전 재료(별도로 예시되지는 않음)를 포함할 수 있다. 제 2 리세스들(104)의 충전 후, 게이트 유전체층들(106) 및 게이트 전극들(108)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행되고, 이 과잉 부분들은 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 제 2 스페이서들(83), 및 게이트 격리 영역들(103)의 상면들 위에 있다. 게이트 전극들(108) 및 게이트 유전체층들(106)의 남아있는 부분들이 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(108) 및 게이트 유전체층들(106)은 일괄적으로 "게이트 스택들"로 지칭될 수 있다. 게이트 스택들은 핀들(55)의 채널 영역들(68)의 측벽들을 따라 연장될 수 있다.
n형 영역 및 p형 영역 내의 게이트 유전체층들(106)의 형성은, 각각의 영역 내의 게이트 유전체층들(106)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 게이트 전극들(108)의 형성은, 각각의 영역 내의 게이트 전극들(108)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시예들에서, 각각의 영역 내의 게이트 유전체층들(106)은, 게이트 유전체층들(106)이 상이한 재료들일 수 있도록 개별 프로세스들에 의해 형성될 수 있다. 각각의 영역 내의 게이트 전극들(108)은, 게이트 전극들(108)이 상이한 재료들일 수 있도록 개별 프로세스들에 의해 형성될 수 있다. 개별 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 22a 및 도 22b에서, 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 제 2 스페이서들(83), 게이트 격리 영역들(103), 게이트 유전체층들(106), 및 게이트 전극들(108) 위에 제 2 ILD(112)가 퇴적된다. 일부 실시예들에서, 제 2 ILD(112)는 FCVD에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, 제 2 ILD(112)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예들에서, 제 2 ILD(112)용 유전체 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예들에서, 제 2 ILD(112)의 형성 전에, [게이트 유전체층들(106) 및 대응하는 그 위에 있는 게이트 전극들(108)을 포함하는] 게이트 스택들이 리세싱되어, 각자의 게이트 스택들 각각 바로 위에 그리고 제 1 스페이서들(81)의 대향 부분들 사이에 리세스들이 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(110)가 리세스 내에 충전되고, 제 1 ILD(96), CESL(94), 게이트 격리 영역들(103), 제 1 스페이서들(81), 및 제 2 스페이서들(83) 위로 연장된 유전체 재료의 과잉 부분들을 제거하기 위해 평탄화 프로세스가 이어진다. [도 23a 및 도 23b와 관련하여 아래에서 논의되는 게이트 접촉부들(114)과 같은] 후속하여 형성되는 게이트 접촉부들이, 리세싱된 게이트 전극들(108)의 상면들과 접촉하도록 게이트 마스크(110)를 관통한다.
도 23a 및 도 23b에서, 제 2 ILD(112) 및 게이트 마스크들(110)을 관통하여 게이트 접촉부들(114)이 형성되고 제 2 ILD(112), 제 1 ILD(96), 및 CESL(94)을 관통하여 소스/드레인 접촉부들(116)이 형성된다. 제 2 ILD(112), 제 1 ILD(96), 및 CESL(94)을 관통하여 소스/드레인 접촉부들(116)용 개구부들이 형성되고 제 2 ILD(112) 및 게이트 마스크(110)를 관통하여 게이트 접촉부들(114)용 개구부들이 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 일부 실시예들에서, 제 2 ILD(112), 제 1 ILD(96), 및 CESL(94)을 관통하여 소스/드레인 접촉부들(116)용 개구부들이 형성된 후, 에피택셜 소스/드레인 영역들(92) 위에 규화물 영역들(113)이 형성된다. 규화물 영역들(113)은, 먼저 에피택셜 소스/드레인 영역들(92)의 노출된 부분들 위에, 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 다른 귀금속(noble metal)들, 다른 내화 금속(refractory metal)들, 희토류 금속(rare earth metal)들 또는 이들의 합금들과 같은, 규화물 또는 저마나이드 영역(germanide region)들을 형성하기 위한 그 아래에 있는 에피택셜 소스/드레인 영역들(92)의 반도체 재료들(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)과 반응할 수 있는 금속(미도시)을 퇴적하고, 이어서 규화물 영역들(113)을 형성하기 위해 열 어닐링 프로세스를 수행함으로써 형성될 수 있다.
확산 배리어층, 접착층 등과 같은 라이너, 및 전도성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD(112)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 전도성 재료가 개구부들 내에 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114)을 형성한다. 소스/드레인 접촉부들(116)은 규화물 영역들(113)을 통해 에피택셜 소스/드레인 영역들(92)에 전기적으로 커플링되고 게이트 접촉부들(114)은 게이트 전극들(108)에 전기적으로 커플링된다. 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114)은 상이한 프로세스들로 형성될 수 있거나, 또는 동일한 프로세스로 형성될 수 있다. 동일한 단면으로 형성되어 있는 것으로서 도시되지만, 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114) 각각이 접촉부들의 단락을 회피할 수 있는 상이한 단면들로 형성될 수 있다는 점이 이해되어야 한다.
실시예들은 다양한 이점들을 달성할 수 있다. 예를 들어, 마스크들(74)을 관통하여 제 1 개구부들(98)을 형성하는 것, 제 1 개구부들(98) 내에 제 1 유전체층(100)을 컨포멀하게(conformally) 퇴적하는 것, 및 제 3 스페이서들(101)을 형성하기 위해 제 1 유전체층(100)을 이방성으로 에칭하는 것은, 제 1 개구부들(98)의 임계 치수가 감소되게 하고 제 1 개구부들(98)의 임계 치수에 대한 더 나은 제어성을 제공한다. 이는 디바이스 결함들을 감소시키고 디바이스 성능을 향상시킨다. 제 3 스페이서들(101)은 더미 게이트들(72)에 대해 높은 에칭 선택비를 갖는 재료들로 형성될 수 있고 더미 게이트들(72)은 제 1 개구부들(98) 내의 스컴을 제거하기에 충분한 시간 동안 에칭될 수 있으며, 이는 누설 전류를 감소시킨다. 제 1 개구부들(98) 내에 게이트 격리 영역들(103)이 후속하여 형성되고 인접한 게이트 스택들을 서로 격리하는데 사용될 수 있다.
도 24a 내지 도 30b는, 제 1 유전체층(100)이 더미 게이트들(72)에 대해 낮은 에칭 선택비를 갖는 재료로 형성된 실시예를 예시한다. 도 24a 내지 도 24d에서, 마스크들(74)이 에칭된 후, 도 14a 내지 도 14d와 관련하여 위에서 논의된 바와 같이, 마스크들(74)은 제 1 개구부들(98)을 연장시키는, 더미 게이트들(72)을 에칭하기 위한 마스크들로서 사용된다. 더미 게이트들(72)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 사용하여 에칭될 수 있다. 도 24a 및 도 24c에 예시된 바와 같이, 제 1 개구부들(98)은 유전체 핀(61)의 길이방향 축에 수직인 방향으로 폭(W8)을 가질 수 있다. 폭(W8)은 약 30 nm 내지 약 45 nm의 범위일 수 있다. 제 1 개구부들(98)은 약 20 nm 내지 약 30 nm 범위의 더미 게이트들(72)의 상면들 아래의 깊이(D2)로 연장될 수 있다.
도 25a 내지 도 25d에서, 각각 도 24a 내지 도 24d에 예시된 구조체들 위에 제 1 유전체층(100)이 퇴적된다. 제 1 유전체층(100)은 ALD, PEALD, 열 ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제 1 유전체층(100)은 더미 게이트들(72)의 재료에 비해 낮은 에칭 선택비를 갖는 재료를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 더미 게이트들(72)은 다결정 실리콘 등으로 형성될 수 있고 제 1 유전체층(100)은 다결정 실리콘, 비정질 실리콘, 다른 실리콘계 재료 등으로 형성될 수 있다. 제 1 유전체층(100)은 약 3 nm 내지 약 5 nm 범위의 두께(T2)로 형성될 수 있다. 5 nm보다 큰 두께로 제 1 유전체층(100)을 형성하는 것은 제 1 개구부들(98)이 더 큰 폭들을 갖는 것을 요할 수 있고 (도 26a 내지 도 26d와 관련하여 아래에서 설명되는 프로세스와 같은) 후속하여 제 1 유전체층(100)을 에칭하는데 사용되는 프로세스에서의 증가된 어려움을 유발할 수 있다. 3 nm보다 작은 두께로 제 1 유전체층(100)을 형성하는 것은 제 1 유전체층(100)을 퇴적하는데 사용되는 프로세스에서의 증가된 어려움을 유발할 수 있다.
도 26a 내지 도 26d에서, 더미 게이트들(72)을 관통하여 제 1 개구부들(98)을 연장시키기 위해 제 1 유전체층(100) 및 더미 게이트들(72)이 에칭된다. 제 1 유전체층(100) 및 더미 게이트들(72)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 더미 게이트들(72) 및 제 1 유전체층(100)이 실리콘계 재료들을 포함하는 실시예들에서, 더미 게이트들(72) 및 제 1 유전체층(100)은, 마스크들(74), 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 및 제 2 스페이서들(83)에 대해 더미 게이트들(72) 및 제 1 유전체층(100)의 재료를 선택적으로 에칭하는 불소를 사용하는 건식 에칭 프로세스에 의해 에칭될 수 있다.
에칭에 이어서, 제 1 개구부들(98)은 마스크들(74)의 상면들과 동일한 높이에 있는 폭들(W9), 유전체 핀(61) 상의 더미 유전체층들(60)의 하면들과 동일한 높이에 있는 폭들(W10), 및 더미 게이트들(72)의 상면들과, 유전체 핀(61) 상의 더미 유전체층들(60)의 하면들 사이의 깊이들(D3)을 가질 수 있다. 폭들(W9)은 약 12 nm 내지 약 16 nm의 범위일 수 있고; 폭들(W10)은 약 10 nm 내지 약 20 nm의 범위일 수 있으며; 깊이들(D3)은 약 80 nm 내지 약 120 nm의 범위일 수 있다. 도 26a 내지 도 26d에서 제 1 유전체층(100) 및 더미 게이트들(72)을 관통하여 연장된 제 1 개구부들(98)의 부분들이 테이퍼드 프로파일들을 갖는 것으로서 예시되지만, 제 1 개구부들(98)은 수직 측벽들 또는 역 테이퍼드 프로파일들[제 1 유전체층(100)의 상면들로부터 유전체 핀(61)을 향하는 방향으로 넓어짐]을 가질 수 있다. 제 1 개구부들(98)을 형성하고 이어서 제 1 유전체층(100)을 사용하여 제 1 개구부들(98)을 좁히는 것은 제 1 개구부들(98)의 폭들에 대해 더 큰 제어성을 제공하고 제 1 개구부들(98)의 임계 치수들을 감소시키며, 이는 디바이스 성능을 향상시키고, 디바이스 결함들을 감소시키며, 피처 사이즈를 감소시키는 것을 돕는다. 또한, 더미 게이트들(72)의 재료에 대해 낮은 에칭 선택비를 갖는 재료로 제 1 유전체층(100)을 형성하는 것은 제 1 유전체층(100) 및 더미 게이트들(72)이 동시에 에칭되게 하여, 프로세싱 시간 및 비용을 감소시킨다.
도 27a 내지 도 27d에서, 각각 도 26a 내지 도 26d의 구조체들 위에 게이트 격리 구조체(102)가 형성된다. 게이트 격리 구조체(102)는 제 1 개구부들(98)을 충전할 수 있고, 유전체 핀(61)의 상면을 따라 그리고 제 1 유전체층(100), 더미 게이트들(72), 및 더미 유전체층들(60)의 측면들을 따라 연장되며, 제 1 ILD(96), CESL(94), 제 2 스페이서들(83), 마스크들(74), 및 제 3 스페이서들(101)의 상면들을 따라 연장된다. 게이트 격리 구조체(102)는 후속하여 [도 21a 내지 도 21d와 관련하여 아래에서 논의되는 게이트 전극들(108)과 같은] 게이트 전극들에 의해 대체되는 더미 게이트들(72)의 부분들을 격리하는데 사용될 수 있다.
예시된 실시예들에서 대체 게이트 스택들이 형성되기 전에 더미 게이트들(72)이 커팅되고 게이트 격리 구조체(102)가 형성되지만, 대체 게이트 스택들을 형성한 후 대체 게이트 스택들이 커팅될 수 있고 게이트 격리 구조체(102)가 형성될 수 있다는 점이 이해되어야 한다. 일부 실시예들에서, 게이트 격리 구조체(102)의 재료는 ALD, PEALD, 열 ALD 등과 같은 컨포멀 퇴적 프로세스를 사용하여 퇴적될 수 있다. 게이트 격리 구조체(102)는 실리콘 질화물, 실리콘 산화물, 실리콘 산탄화물, 실리콘 산탄질화물, 이들의 조합들 또는 이들의 다중층들 등과 같은 유전체 재료로 형성될 수 있다.
또한 도 27a 내지 도 27d에서, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 도 18a 내지 도 18d에 예시된 게이트 격리 구조체(102)를 분리된 게이트 격리 구조체들(102)로 분리할 수 있고 게이트 격리 구조체들(102) 및 제 1 ILD(96)의 상면들을 더미 게이트들(72)의 상면들과 동일한 높이가 되게 할 수 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74), 제 1 유전체층(100)의 부분들, 제 2 스페이서들(83)의 부분들, 및 CESL(94)의 부분들을 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트들(72), 제 1 유전체층(100), 제 1 스페이서들(81), 제 2 스페이서들(83), 게이트 격리 구조체들(102), CESL(94) 및 제 1 ILD(96)의 상면들이 동일한 높이가 된다. 따라서, 더미 게이트들(72)의 상면들이 마스크들(74)을 통해 노출된다. 평탄화 프로세스에 이어서, 게이트 격리 구조체들(102)의 상면들은 약 25 nm 내지 약 30 nm 범위의 폭들(W9)을 가질 수 있고, 게이트 격리 구조체들(102)의 하면들은 약 10 nm 내지 약 20 nm 범위의 폭들(W10)을 가질 수 있으며, 게이트 격리 구조체들(102)은 약 60 nm 내지 약 100 nm 범위의 높이들(H2)을 가질 수 있다.
도 28a 내지 도 28c에서, 더미 게이트들(72) 및 제 1 유전체층(100)이 에칭 단계(들)에서 제거되어, 제 2 리세스들(104)이 형성된다. 제 1 유전체층(100)이 더미 게이트들(72)의 재료에 대해 낮은 에칭 선택비를 갖는 재료로 형성되기 때문에, 더미 게이트들(72) 및 제 1 유전체층(100)이 동시에 제거될 수 있다. 제 2 리세스들(104)에서 더미 유전체층들(60)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72) 및 제 1 유전체층(100)이 제거되고, 더미 유전체층들(60)이 남아있으며, 더미 유전체층들(60)이 제 2 리세스들(104)에 의해 노출된다. 일부 실시예들에서, 더미 유전체층들(60)은 다이의 제 1 영역[예를 들어, 코어 로직 영역]에서 제 2 리세스들(104)로부터 제거되고 더미 유전체층들(60)은 다이의 제 2 영역(예를 들어, 입력/출력 영역)에서 제 2 리세스들(104)에 남아있다. 일부 실시예들에서, 더미 게이트들(72) 및 제 1 유전체층(100)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 또는 제 2 스페이서들(83)보다 빠른 레이트로 더미 게이트들(72) 및 제 1 유전체층(100)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제 2 리세스들(104) 각각은 각자의 핀(55)의 채널 영역(68)을 노출시키고/노출시키거나 각자의 핀(255)의 채널 영역(268) 위에 있다. 각각의 채널 영역(68)은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트들(100) 및 제 1 유전체층(100)이 에칭될 때 더미 유전체층들(60)이 에칭 정지층으로서 사용될 수 있다. 더미 게이트들(72) 및 제 1 유전체층(100)을 제거한 후 더미 유전체층들(60)이 선택적으로 제거될 수 있다. 도 28c 및 도 28d에 예시된 바와 같이, 제 2 리세스들(104)은 게이트 격리 구조체들(102)을 제 1 스페이서들(81)로부터 분리할 수 있다.
도 29a 내지 도 29d에서, 대체 게이트들용으로 게이트 유전체층들(106) 및 게이트 전극들(108)이 형성된다. 게이트 유전체층들(106)은 제 2 리세스들(104) 내에, 가령 핀들(55), 제 1 스페이서들(81), 및 게이트 격리 구조체들(102)의 상면들 및 측벽들 상에, 그리고 STI 영역들(58), 제 1 ILD(96), CESL(91), 및 제 2 스페이서들(83)의 상면들 상에 하나 이상의 층을 퇴적함으로써 형성될 수 있다. 게이트 유전체층들(106)은 도 21a 내지 도 21d와 관련하여 위에서 논의된 것과 동일하거나 유사한 재료들 및 프로세스들로 형성될 수 있다. 도 29c 및 도 29d에 예시된 바와 같이, 게이트 유전체층들(106)은 게이트 격리 구조체들(102)을 제 1 스페이서들(81)로부터 분리하는 제 2 리세스들(104)의 부분들을 충전할 수 있다.
게이트 유전체층들(106) 위에 게이트 전극들(108)이 퇴적되고 제 2 리세스들(104)의 남아있는 부분들을 충전한다. 게이트 전극들(108)은 도 21a 내지 도 21d와 관련하여 위에서 논의된 것과 동일하거나 유사한 재료들 및 프로세스들로 형성될 수 있다. 제 2 리세스들(104)의 충전 후, 게이트 유전체층들(106) 및 게이트 전극들(108)의 과잉 부분들을 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행되고, 이 과잉 부분들은 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 제 2 스페이서들(83), 및 게이트 격리 구조체들(102)의 상면들 위에 있다. 게이트 전극들(108) 및 게이트 유전체층들(106)의 남아있는 부분들이 결과적인 FinFET들의 대체 게이트들을 형성한다. 게이트 전극들(108) 및 게이트 유전체층들(106)은 일괄적으로 "게이트 스택들"로 지칭될 수 있다. 게이트 스택들은 핀들(55)의 채널 영역들(68)의 측벽들을 따라 연장될 수 있다.
도 30a 및 도 30b에서, 제 1 ILD(96), CESL(94), 제 1 스페이서들(81), 제 2 스페이서들(83), 게이트 격리 구조체들(102), 게이트 유전체층들(106), 및 게이트 전극들(108) 위에 제 2 ILD(112)가 퇴적된다. 일부 실시예들에서, 제 2 ILD(112)는 FCVD에 의해 형성되는 유동가능 막이다. 일부 실시예들에서, 제 2 ILD(112)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 일부 실시예들에서, 제 2 ILD(112)용 유전체 재료들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예들에서, 제 2 ILD(112)의 형성 전에, [게이트 유전체층들(106) 및 대응하는 그 위에 있는 게이트 전극들(108)을 포함하는] 게이트 스택들이 리세싱되어, 각자의 게이트 스택들 각각 바로 위에 그리고 제 1 스페이서들(81)의 대향 부분들 사이에 리세스들이 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(110)가 리세스 내에 충전되고, 제 1 ILD(96), CESL(94), 게이트 격리 영역들(103), 제 1 스페이서들(81), 및 제 2 스페이서들(83) 위로 연장된 유전체 재료의 과잉 부분들을 제거하기 위해 평탄화 프로세스가 이어진다.
또한 도 30a 및 도 30b에서, 제 2 ILD(112) 및 게이트 마스크들(110)을 관통하여 게이트 접촉부들(114)이 형성되고 제 2 ILD(112)를 관통하여 소스/드레인 접촉부들(116)이 형성된다. 제 2 ILD(112)를 관통하여 소스/드레인 접촉부들(116)용 개구부들이 형성되고 제 2 ILD(112) 및 게이트 마스크(110)를 관통하여 게이트 접촉부들(114)용 개구부들이 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너, 및 전도성 재료가 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD(112)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 전도성 재료가 개구부들 내에 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114)을 형성한다. 소스/드레인 접촉부들(116)은 에피택셜 소스/드레인 영역들(92)에 전기적으로 커플링되고 게이트 접촉부들(114)은 게이트 전극들(108)에 전기적으로 커플링된다. 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114)은 상이한 프로세스들로 형성될 수 있거나, 또는 동일한 프로세스로 형성될 수 있다. 동일한 단면들로 형성되어 있는 것으로서 도시되지만, 소스/드레인 접촉부들(116) 및 게이트 접촉부들(114) 각각이 접촉부들의 단락을 피할 수 있는 상이한 단면들로 형성될 수 있다는 점이 이해되어야 한다.
실시예들은 다양한 이점들을 달성할 수 있다. 예를 들어, 마스크들(74)을 관통하여 그리고 더미 게이트들(72)을 부분적으로 관통하여 제 1 개구부들(98)을 형성하는 것, 제 1 개구부들(98) 내에 제 1 유전체층(100)을 컨포멀하게 퇴적하는 것, 및 제 1 유전체층(100)을 이방성으로 에칭하는 것은, 제 1 개구부들(98)의 임계 치수가 감소되게 하고 제 1 개구부들(98)의 임계 치수에 대한 더 나은 제어성을 제공한다. 이는 디바이스 결함들을 감소시키고 디바이스 성능을 향상시킨다. 또한, 더미 게이트들(72)의 재료에 대해 낮은 에칭 선택비를 갖는 재료로 제 1 유전체층(100)을 형성하는 것은 제 1 유전체층(100) 및 더미 게이트들(72)이 동시에 에칭되게 하여, 프로세싱 시간 및 비용을 감소시킨다. 제 1 개구부들(98) 내에 게이트 격리 구조체들(102)이 후속하여 형성되고 인접한 게이트 스택들을 서로 격리하는데 사용될 수 있다.
개시된 FinFET 실시예들은 또한 나노와이어 FET들, 나노시트 FET(nano-FET)들 등과 같은 나노구조체 디바이스들에 적용될 수 있다. 도 31은 일부 실시예들에 따른, nano-FET들의 예를 3차원도로 예시한다. nano-FET들은 기판(350)(예를 들어, 반도체 기판) 상의 핀들(366) 위의 나노구조체들(359)(예를 들어, 나노시트들, 나노와이어 등)을 포함한다. 나노구조체들(359)은 nano-FET들에 대한 채널 영역들로서 역할한다. 나노구조체들(359)은 p형 나노구조체들, n형 나노구조체들, 또는 이들의 조합을 포함할 수 있다. 인접한 핀들(366) 사이에 격리 영역들(358)이 배치되고, 핀들(366)은 이웃하는 격리 영역들(358) 사이 위로 그리고 이웃하는 격리 영역들(358) 사이로부터 돌출될 수 있다. 격리 영역들(358)이 기판(350)으로부터 분리되어 있는 것으로서 설명되고/예시되지만, 본원에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판을 단독으로 또는 반도체 기판과 격리 영역들의 조합을 지칭할 수 있다. 추가적으로, 핀들(366)의 하부들이 기판(350)과 함께 단일의, 연속적인 재료들인 것으로서 예시되지만, 핀들(366)의 하부들 및/또는 기판(350)은 단일의 재료 또는 복수의 재료들을 포함할 수 있다. 이 맥락에서, 핀들(366)은 이웃하는 격리 영역들(358) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층들(306)이 핀들(366)의 상면들 및 측벽들을 따르고, 나노구조체들(359)의 상면들, 측벽들, 및 하면들을 따르며, 그리고 격리 영역들(358)의 상면들을 따른다. 게이트 유전체층들(306) 위에 게이트 전극들(308)이 있다. 게이트 유전체층들(306) 및 게이트 전극들(308)의 서로 반대측에 있는 측부(side)들 상의 핀들(366) 상에 에피택셜 소스/드레인 영역들(392)이 배치된다.
도 31은 이후의 도면들에서 사용되는 기준 단면들을 또한 예시한다. 단면(A-A')은 게이트 전극(306)의 길이방향 축을 따르며 방향에 있어서, 예를 들어 nano-FET의 에피택셜 소스/드레인 영역들(392) 사이의 전류 흐름의 방향에 수직이다. 단면(B-B')은 단면(A-A')에 수직이고 nano-FET의 핀(366)의 길이방향 축에 평행하며, 예를 들어 nano-FET의 에피택셜 소스/드레인 영역들(392) 사이의 전류 흐름의 방향에 있다. 후속 도면들은 명확성을 위해 이 기준 단면들을 참조한다.
도 32 내지 도 41b는 일부 실시예들에 따른, nano-FET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 32, 도 33, 도 34, 도 35a, 도 36a, 도 37a, 도 38a, 도 39a, 도 40a, 및 도 41a는 도 31에 예시된 기준 단면(A-A')을 따라 예시된다. 도 35b, 도 36b, 도 37b, 도 38b, 도 39b, 도 40b, 및 도 41b는 도 31에 예시된 유사한 단면(B-B')을 따라 예시된다. 도 35c, 도 36c, 도 37d, 도 38c, 및 도 39c는 단면(B-B')에 평행하고 도 37c에 예시된 기준 단면(D-D')을 따라 예시된다. 도 37c는 평면도이다.
도 32에서, 기판(350)이 제공된다. 기판(350)은 도 2와 관련하여 위에서 논의된 기판(50)과 동일하거나 유사할 수 있다. 별도로 예시되지는 않았지만, 기판(350)은 NMOS 트랜지스터들, 예를 들어 n형 nano-FET들과 같은 n형 디바이스들을 형성하기 위한 n형 영역, 및 PMOS 트랜지스터들, 예를 들어 p형 nano-FET들과 같은 p형 디바이스들을 형성하기 위한 p형 영역을 포함할 수 있다.
기판(350) 위에 다중층 스택(364)이 형성된다. 다중층 스택(364)은 제 1 반도체층들(351A 내지 351C)[일괄적으로 제 1 반도체층들(351)로 지칭됨]과 제 2 반도체층들(353A 내지 353C)[일괄적으로 제 2 반도체층들(353)로 지칭됨]의 교호층(alternating layer)들을 포함한다. 예시의 목적을 위해 그리고 아래에서 매우 상세히 논의되는 바와 같이, n형 영역 및 p형 영역 내에 nano-FET들의 채널 영역들을 형성하기 위해 제 1 반도체층들(351)이 제거될 것이고 제 2 반도체층들(353)이 패터닝될 것이다. 그러한 실시예들에서, n형 영역 및 p형 영역 내의 채널 영역들은 동일한 재료 조성(예를 들어, 실리콘, 또는 다른 반도체 재료)을 가질 수 있고 동시에 형성될 수 있다.
다중층 스택(364)은 예시적 목적을 위해 3개의 층의 제 1 반도체층(351) 및 3개의 층의 제 2 반도체층(353)을 포함하는 것으로서 예시된다. 일부 실시예들에서, 다중층 스택(364)은 임의의 수의 제 1 반도체층(351) 및 제 2 반도체층(353)을 포함할 수 있다. 다중층 스택(364)의 층들 각각은 CVD, ALD, VPE, MBE 등과 같은 프로세스를 사용하여 에피택셜 성장될 수 있다. 일부 실시예들에서, 제 1 반도체층들(351)은 실리콘 게르마늄 등과 같은 제 1 반도체 재료로 형성될 수 있고, 제 2 반도체층들(353)은 실리콘, 실리콘 탄화물 등과 같은 제 2 반도체 재료로 형성될 수 있다. 다중층 스택(364)은 예시적 목적을 위해 제 1 반도체 재료로 형성된 최하 제 1 반도체층(351)을 갖는 것으로서 예시된다. 일부 실시예들에서, 제 2 반도체 재료로 형성된 최하 제 2 반도체층(353)을 갖는 다중층 스택(364)이 형성될 수 있다.
제 1 반도체 재료들 및 제 2 반도체 재료들은 서로에 대해 높은 에칭 선택비를 갖는 재료들일 수 있다. 이와 같이, 제 1 반도체 재료의 제 1 반도체층들(351)은 제 2 반도체 재료의 제 2 반도체층들(353)을 크게 제거하지 않고 제거될 수 있다. 이는 제 2 반도체층들(353)이 패터닝되게 하여 nano-FET들의 채널 영역들을 형성한다. 유사하게, 채널 영역들을 형성하기 위해 제 2 반도체층들(353)이 제거되고 제 1 반도체층들(351)이 패터닝되는 실시예들에서, 제 2 반도체 재료의 제 2 반도체층들(353)이 제 1 반도체 재료의 제 1 반도체층들(351)을 크게 제거하지 않고 제거될 수 있다. 이는 제 1 반도체층들(351)이 패터닝되게 하여 nano-FET들의 채널 영역들을 형성한다.
도 33에서, 기판(350)에 핀들(366)이 형성되고 다중층 스택(364)에 나노구조체들(359)이 형성된다. 일부 실시예들에서, 다중층 스택(364) 및 기판(350)에 트렌치들을 에칭함으로써 다중층 스택(364) 및 기판(350)에 나노구조체들(359) 및 핀들(366)이 각각 형성될 수 있다. 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 다중층 스택(364)을 에칭함으로써 나노구조체들(359)을 형성하는 것은 또한 제 1 반도체층들(351)로부터 제 1 나노구조체들(352A 내지 352C)[일괄적으로 제 1 나노구조체들(352)로 지칭됨]을 정의할 수 있고 제 2 반도체층들(353)로부터 제 2 나노구조체들(354A 내지 354C)[일괄적으로 제 2 나노구조체들(354)로 지칭됨]을 정의할 수 있다. 제 1 나노구조체들(352) 및 제 2 나노구조체들(354)은 일괄적으로 나노구조체들(359)로 지칭될 수 있다. 핀들(366) 및 나노구조체들(359)은 핀들(55) 및 더미 핀(57)을 형성하기 위한 도 3과 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스들을 사용하여 패터닝될 수 있다.
핀들(366) 및 나노구조체들(359)은 채널 구조체들(355) 및 더미 구조체(357)를 형성하기 위해 패터닝될 수 있다. 도 34와 관련하여 아래에서 논의될 바와 같이, 후속 프로세싱에 의해 더미 구조체(357)가 대체될 수 있다. 채널 구조체들(355)은 약 5 nm 내지 약 15 nm 범위의 폭들(W1)을 가질 수 있고, 더미 구조체(357)는 약 10 nm 내지 약 20 nm 범위의 폭(W2)을 가질 수 있으며, 폭들(W1)에 대한 폭(W2)의 비율은 약 2 내지 약 4의 범위일 수 있다.
도 34에서, 핀들(366) 및 나노구조체들(359)을 둘러싸는 절연 재료(356)가 형성되고 더미 구조체(357)가 유전체 핀(361)[종종 하이브리드 핀(361) 또는 핀 격리 구조체(361)로 지칭됨]에 의해 대체된다. 절연 재료(356)는 도 4와 관련하여 위에서 논의된 절연 재료(56)와 동일하거나 유사할 수 있다. 유전체 핀(361)은 절연 재료(356) 내에 리세스를 형성하기 위해, 나노구조체들(359) 및 핀(366)을 포함하는 더미 구조체(357)를 에칭하고, 이어서 리세스를 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 핀(361)은 화학적 기상 증착(CVD), 원자 층 증착(ALD) 등에 의해 퇴적될 수 있다. 유전체 재료는 실리콘 질화물, 실리콘 산화물, 이들의 조합들 또는 다중층들 등을 포함할 수 있다. 일부 실시예들에서, 유전체 핀(361)은 도핑된 실리콘 질화물[예를 들어, 탄소(C), 산소(O), 이들의 조합들 등으로 도핑된 실리콘 질화물]로 형성될 수 있다. 일부 실시예들에서, 유전체 핀(361)은 절연 재료(356)의 재료들 및 [도 35a 내지 도 35c와 관련하여 아래에서 논의되는 더미 게이트들(372)과 같은] 후속하여 형성되는 더미 게이트들의 재료들에 비해 높은 에칭 선택비를 갖는 유전체 재료로 형성될 수 있다. 유전체 핀(361)의 하면은 절연 재료(356)의 하면들보다 높게, 절연 재료(356)의 하면들보다 낮게, 또는 절연 재료(356)의 하면들과 동일한 높이에 배치될 수 있다. 유전체 핀(361)이 퇴적된 후, 유전체 핀(361), 절연 재료(356), 및 나노구조체들(359)을 평탄화하기 위해 CMP, 에치백 프로세스 등과 같은 제거 프로세스가 수행될 수 있다. 유전체 핀(361)은 약 10 nm 내지 약 20 nm 범위의 폭(W2)을 가질 수 있다.
도 35a 내지 도 35c에서, 핀들(366)에 인접한 [STI 영역들(58)과 유사하거나 동일한] STI 영역들(358); [더미 유전체층들(60)과 유사하거나 동일한] 더미 유전체층들(360), [더미 게이트들(72)과 유사하거나 동일한] 더미 게이트들(372), 및 나노구조체들(359), 핀들(366), 및 STI 영역들(358) 위의 [마스크들(74)과 유사하거나 동일한] 마스크들(374); [제 1 스페이서들(87)과 유사하거나 동일한] 제 1 스페이서들(381) 및 더미 유전체층들(360), 더미 게이트들(372), 및 마스크들(374)에 인접한 [제 2 스페이서들(83)과 유사하거나 동일한] 제 2 스페이서들(383); 및 제 1 스페이서들(381) 및 제 2 스페이서들(383)에 인접한 [제 1 리세스들(86)과 유사하거나 동일한] 제 1 리세스들(386)을 형성하기 위해 도 6 내지 도 11c와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스들이 수행된다. 제 1 리세스들(386)은 제 1 나노구조체들(352) 및 제 2 나노구조체들(354)을 관통하여, 그리고 기판(350) 내로 연장될 수 있다. 도 35c에 예시된 바와 같이, STI 영역들(358)의 상면들은 제 1 리세스들(386)의 하면들과 동일한 높이에 있을 수 있다. 일부 실시예들에서, 핀들(366)은, 제 1 리세스들(386)의 하면들이 STI 영역들(358) 등의 상면들 아래에 배치되도록 에칭될 수 있다.
또한 도 35a 내지 도 35c에서, 제 1 리세스들(386)에 의해 노출된 제 1 반도체 재료들[예를 들어, 제 1 나노구조체들(352)]로 형성된 다중층 스택(364)의 층들의 측벽들의 부분들이 측벽 리세스들(388)을 형성하기 위해 에칭된다. 도 35b에서 측벽 리세스들(388)에 인접한 제 1 나노구조체들(352)의 측벽들이 직선형인 것으로 예시되지만, 측벽들은 오목형 또는 볼록형일 수 있다. 측벽들은 습식 에칭 등과 같은 등방성 에칭 프로세스(isotropic etching processe)들을 사용하여 에칭될 수 있다. 제 1 나노구조체들(352)이 예를 들어 SiGe를 포함하고, 제 2 나노구조체들(354)이 예를 들어 Si 또는 SiC를 포함하는 실시예에서, 불화 수소(hydrogen fluoride), 다른 불소계 에천트 등으로의 습식 또는 건식 에칭 프로세스가 제 2 나노구조체들(354)의 측벽들을 에칭하는데 사용될 수 있다.
도 36a 내지 도 36c에서, 측벽 리세스(388) 내에 제 1 내측 스페이서들(390)이 형성된다. 제 1 내측 스페이서들(390)은 도 35a 내지 도 35c에 예시된 구조체들 위에 내측 스페이서층(별도로 예시되지는 않음)을 퇴적함으로써 형성될 수 있다. 제 1 내측 스페이서들(390)은 후속하여 형성되는 소스/드레인 영역들과 게이트 구조체들 사이의 격리 피처들로서 역할한다. 아래에서 매우 상세히 논의될 바와 같이, 제 1 리세스들(386) 내에 소스/드레인 영역들이 형성될 것인 한편, 제 2 나노구조체들(354)이 대응하는 게이트 구조체들로 대체될 것이다.
내측 스페이서층은 CVD, ALD 등과 같은 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 내측 스페이서층은, 약 3.5보다 작은 k값을 갖는 저유전 상수(low-dielectric constant; low-k) 재료들과 같은 임의의 적절한 재료가 이용될 수 있지만, 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다. 이어서 제 1 내측 스페이서들(390)을 형성하기 위해 내측 스페이서층이 이방성으로 에칭될 수 있다. 제 1 내측 스페이서들(390)의 외측 측벽들이 제 1 나노구조체들(352)의 측벽들과 동일 평면을 이루는 것으로서 예시되지만, 제 1 내측 스페이서들(390)의 외측 측벽들은 제 1 나노구조체들(352)의 측벽들을 넘어 연장될 수 있거나 제 1 나노구조체들(352)의 측벽들로부터 리세싱될 수 있다. 또한, 도 36b에 제 1 내측 스페이서들(390)의 외측 측벽들이 직선형인 것으로서 예시되지만, 제 1 내측 스페이서들(390)의 외측 측벽들은 오목형 또는 볼록형일 수 있다. 내측 스페이서층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제 1 내측 스페이서들(390)은 게이트 구조체들을 형성하는데 사용되는 에칭 프로세스들과 같은 후속 에칭 프로세스들에 의한 [도 37a 내지 도 37c와 관련하여 아래에서 논의되는 에피택셜 소스/드레인 영역들(392)과 같은] 후속하여 형성되는 소스/드레인 영역들에의 데미지를 방지하는데 사용될 수 있다.
도 37a 내지 도 37c에서, 제 1 리세스들(386) 내의 [에피택셜 소스/드레인 영역들(92)과 유사하거나 동일한] 에피택셜 소스/드레인 영역들(392); 에피택셜 소스/드레인 영역들(392) 위에 있고 제 2 스페이서들(383)에 인접한 [CESL(94)과 유사하거나 동일한] CESL(394) 및 [제 1 ILD(96)와 유사하거나 동일한] 제 1 ILD(396)를 형성하기 위해; 그리고 마스크들(374) 내의 제 1 개구부들(398)을 형성하기 위해 도 12a 내지 도 14d와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스들이 수행된다. 제 1 개구부들(398)은 마스크들(374)을 관통하여 에칭될 수 있고 더미 게이트들(372)을 노출시킬 수 있다. 일부 실시예들에서, 제 1 스페이서들(381)은 마스크들(374)과 동일한 재료들로 형성될 수 있고 마스크들(374)과 동시에 에칭될 수 있다. 예를 들어, 일부 실시예들에서, 제 1 스페이서들(381) 및 마스크들(374)은 실리콘 질화물과 같은 질화물을 포함할 수 있다. 마스크들(374)은 RIE, NBE 등과 같은 이방성 에칭 프로세스들을 사용하여 에칭될 수 있다. 도 37a에 예시된 바와 같이, 제 1 개구부들(398)은 유전체 핀(361)의 길이방향 축에 수직인 방향으로 폭(W3)을 가질 수 있다. 폭(W3)은 약 18 nm 내지 약 40 nm의 범위일 수 있다. 일부 실시예들에서, 폭(W3)은 약 30 nm 내지 약 50 nm의 범위로 확대될 수 있다.
도 38a 내지 도 38c에서, 제 1 개구부들(398) 내에 제 3 스페이서들(301)이 형성되고 제 1 개구부들(398)은 더미 게이트들(372) 및 더미 유전체층들(360)을 관통하여 유전체 핀(361)까지 연장된다. 제 3 스페이서들(301)은 제 3 스페이서들(101)에 대해 도 15a 내지 도 16d와 관련하여 또는 제 1 유전체층(100)에 대해 도 25a 내지 도 26d와 관련하여 위에서 논의된 것과 동일하거나 유사한 재료들로 그리고 프로세스들에 의해 형성될 수 있다. 도 38a 및 도 38c에 예시된 바와 같이, 동일한 제 1 개구부(398)에 배치된 제 3 스페이서들(301) 중 대향하는 제 3 스페이서들(301)이 유전체 핀(361)의 길이방향 축에 수직인 방향으로 폭(W4)만큼 서로 분리될 수 있다. 폭(W4)은 약 12 nm 내지 약 30 nm의 범위일 수 있다. 일부 실시예들에서, 폭(W4)은 약 1 nm 내지 약 2 nm 범위의 거리만큼 유전체 핀(361)의 폭(W2)보다 클 수 있고 폭(W2)에 대한 폭(W4)의 비율은 약 0.5 내지 약 1.5의 범위일 수 있다.
제 1 개구부들(398)을 형성하고 이어서 제 3 스페이서들(301)을 사용하여 제 1 개구부들(398)을 좁히는 것은 제 1 개구부들(398)의 폭들에 대해 더 큰 제어성을 제공하고 제 1 개구부들(398)의 임계 치수들을 감소시킨다. 이는 디바이스 성능을 향상시키고, 디바이스 결함들을 감소시키며, 피처 사이즈를 감소시키는 것을 돕는다. 제 3 스페이서들(301)이 그 아래에 있는 더미 게이트들(372)에 대해 높은 에칭 선택비를 갖는 재료로 형성되기 때문에, 더미 게이트들(372)은 스컴이 감소되어 에칭될 수 있다. 이는 제 3 스페이서들(301)이 16 nm보다 작은 폭(W4)으로 형성되게 한다. 스컴이 감소된 향상된 에칭 프로세스는 누설 전류를 감소시킬 수 있고, 이는 디바이스 성능을 향상시킨다.
더미 게이트들(372)은 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 더미 게이트들(372)이 다결정 실리콘을 포함하는 실시예들에서, 더미 게이트들(372)은, 제 3 스페이서들(301), 마스크들(374), 제 1 ILD(396), CESL(394), 제 1 스페이서들(381), 및 제 2 스페이서들(383)에 대해 더미 게이트들(372)의 재료를 선택적으로 에칭하는 불소를 사용하는 건식 에칭 프로세스에 의해 에칭될 수 있다. 에칭에 이어서, 제 1 개구부들(398)은 더미 게이트들(372)의 상면들과 동일한 높이에 있는 폭들(W4), 유전체 핀(361) 상의 더미 유전체층들(360)의 하면들과 동일한 높이에 있는 폭들(W5), 및 더미 게이트들(372)의 상면들과, 유전체 핀(361) 상의 더미 유전체층들(360)의 하면들 사이의 깊이들(D1)을 가질 수 있다. 폭들(W4)은 위에서 논의된 바와 같이 약 12 nm 내지 약 30 nm의 범위일 수 있고; 폭들(W5)은 약 12 nm 내지 약 25 nm의 범위일 수 있으며; 깊이들(D1)은 약 80 nm 내지 약 140 nm의 범위일 수 있다. 제 1 개구부들(398)이 더미 게이트들(372) 및 더미 유전체층들(360)을 관통하여 연장되는 테이퍼드 프로파일들로서 예시되지만, 제 1 개구부들(398)은 수직 측벽들 또는 역 테이퍼드 프로파일[더미 게이트들(372)의 상면들로부터 더미 유전체층들(60)의 하면들로의 방향으로 넓어짐]들을 가질 수 있다. 제 1 개구부들(398)을 형성하고 이어서 제 3 스페이서들(301)을 사용하여 제 1 개구부들(398)을 좁히는 것은 제 1 개구부들(398)의 폭들에 대해 더 큰 제어성을 제공하고 제 1 개구부들(398)의 임계 치수들을 감소시킨다. 제 3 스페이서들(301)이 더미 게이트들(372)에 비해 높은 에칭 선택비를 갖는 재료로 형성되기 때문에, 더미 게이트들(372)은 더미 게이트들(372)을 관통하여 완전히 에칭하기 위해 충분한 시간 동안 에칭될 수 있어, 제 1 개구부들(398)에 남아있는 스컴을 감소시키고, 이는 누설 전류를 감소시키고 더 작은 임계 치수들이 달성되게 한다. 이와 같이, 설명된 방법은 디바이스 성능을 향상시키고, 디바이스 결함들을 감소시키며, 피처 사이즈를 감소시키는 것을 돕는다. 일부 실시예들에서, 도 25a 내지 도 26d와 관련하여 설명된 프로세스들 및 재료들이 제 1 개구부들(398)을 형성하기 위해 제 3 스페이서들(101)을 대신하여 사용될 수 있다.
도 39a 내지 도 39c에서, 제 1 개구부들(398) 내에 게이트 격리 영역들(303)이 형성된다. 게이트 격리 영역들은 게이트 격리 영역들(103)에 대해 도 18a 내지 도 19d와 관련하여 위에서 논의된 것과 동일하거나 유사한 재료들로 그리고 프로세스들에 의해 형성될 수 있다. 게이트 격리 영역들(303)은 후속하여 [도 41a 및 도 41b와 관련하여 아래에서 논의되는 게이트 전극들(308)과 같은] 게이트 전극들에 의해 대체되는 더미 게이트들(72)의 부분들을 격리하는데 사용될 수 있다. 게이트 격리 영역들(303)의 상면들은 약 12 nm 내지 약 30 nm 범위의 폭들(W4)을 가질 수 있고, 게이트 격리 영역들(303)의 하면들은 약 12 nm 내지 약 25 nm 범위의 폭들(W5)을 가질 수 있으며, 게이트 격리 영역들(303)은 약 80 nm 내지 약 120 nm 범위의 높이들(H1)을 가질 수 있다.
도 40a 및 도 40b에서, 더미 게이트들(372), 더미 유전체층들(360), 및 제 1 나노구조체들(352)이 하나 이상의 에칭 단계에서 제거되어, 제 2 리세스들(304)을 형성한다. 일부 실시예들에서, 더미 게이트들(372) 및 더미 유전체층들(360)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제 1 ILD(396), CESL(394), 제 1 스페이서들(381), 제 2 스페이서들(383), 또는 게이트 격리 영역들(303)보다 빠른 레이트로 더미 게이트들(372)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 제거 동안, 더미 게이트들(372)이 에칭될 때 더미 유전체층들(360)이 에칭 정지층들로서 사용될 수 있다. 더미 게이트들(372)의 제거 후 이어서 더미 유전체층들(360)이 제거될 수 있다. 제 2 리세스들(304) 각각은 후속하여 완료되는 nano-FET들에서 채널 영역들로서 역할하는 나노구조체들(359)의 부분들을 노출시키고/노출시키거나 이 부분들 위에 있다. 채널 영역들로서 역할하는 나노구조체들(359)의 부분들은 에피택셜 소스/드레인 영역들(392)의 이웃하는 쌍들 사이에 배치된다.
이어서 제 1 나노구조체들(352)이 제거되어 제 2 리세스들(304)을 연장시킨다. 제 1 나노구조체들(352)은 제 1 나노구조체들(352)의 재료들에 대해 선택적인 에천트들을 사용하는 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있는 한편, 제 2 나노구조체들(354), 기판(350), STI 영역들(358), 제 1 ILD(396), CESL(394), 제 1 스페이서들(381), 제 2 스페이서들(383), 제 1 내측 스페이서들(390), 게이트 격리 영역들(303), 및 유전체 핀(361)은 제 1 나노구조체들(352)과 비교하여 상대적으로 에칭되지 않은 채 남아있다. 제 1 나노구조체들(352)이 예를 들어 SiGe을 포함하고, 제 2 나노구조체들(354)이 예를 들어 Si 또는 SiC를 포함하는 실시예들에서, 수산화 테트라메틸암모늄(tetramethylammonium hydroxide; TMAH), 수산화 암모늄(ammonium hydroxide, NH4OH) 등이 제 1 나노구조체들(352)을 제거하는데 사용될 수 있다.
도 41a 및 도 41b에서, 제 2 리세스들(304) 내의 [게이트 유전체층들(106)과 유사하거나 동일한] 게이트 유전체층들(306) 및 [게이트 전극들(108)과 유사하거나 동일한] 게이트 전극들(308); 게이트 전극들(308) 위의 [게이트 마스크(110)와 유사하거나 동일한] 게이트 마스크(310); 게이트 마스크(310), 제 1 ILD(396), CESL(394), 게이트 격리 영역들(303), 제 1 스페이서들(381), 및 제 2 스페이서들(383) 위의 [제 2 ILD(112)와 유사하거나 동일한] 제 2 ILD(312); 제 2 ILD(312), 제 1 ILD(396), 및 CESL(394)를 관통하여 연장되는 [소스/드레인 접촉부들(116)과 유사하거나 동일한] 소스/드레인 접촉부들(316); 소스/드레인 접촉부들(316)을 에피택셜 소스/드레인 영역들(392)에 물리적으로 커플링하는 [규화물 영역들(113)과 유사하거나 동일한] 규화물 영역들(313); 및 제 2 ILD(312) 및 게이트 마스크(310)를 관통하여 연장되는 [게이트 접촉부들(114)과 유사하거나 동일한] 게이트 접촉부들(314)을 형성하기 위해 도 20a 내지 도 23b와 관련하여 위에서 논의된 것과 동일하거나 유사한 프로세스들이 수행된다. 게이트 유전체층들(306) 및 게이트 전극들(308)은 CVD, ALD, 분자 빔 증착(MBD) 등과 같은 컨포멀 퇴적 프로세스들에 의해 형성될 수 있고, 게이트 유전체층들(306)이 핀들(66)의 상면들 및 측벽들에 그리고 제 2 나노구조체들(354)의 상면들, 측벽들, 및 하면들에 퇴적된다.
실시예들은 다양한 이점들을 달성할 수 있다. 예를 들어, 마스크들(374)을 관통하여 제 1 개구부들(398)을 형성하는 것 및 제 1 개구부들(398) 내에 제 3 스페이서들(301)을 형성하는 것은 제 1 개구부들(398)의 임계 치수가 감소되게 하고 제 1 개구부들(398)의 임계 치수에 대한 더 나은 제어성을 제공한다. 이는 디바이스 결함들을 감소시키고 디바이스 성능을 향상시킨다. 제 3 스페이서들(301)은 더미 게이트들(372)에 대해 높은 에칭 선택비를 갖는 재료들로 형성될 수 있고 더미 게이트들(372)은 제 1 개구부들(398) 내의 스컴을 제거하기에 충분한 시간 동안 에칭될 수 있으며, 이는 누설 전류를 감소시킨다. 제 1 개구부들(398) 내에 게이트 격리 영역들(303)이 후속하여 형성되고 인접한 게이트 스택들을 서로 격리하는데 사용될 수 있다.
실시예에 따르면, 방법은, 기판 위에 채널 구조체를 형성하는 단계; 채널 구조체에 평행한 방향으로 연장되는 제 1 격리 구조체를 형성하는 단계; 채널 구조체 및 제 1 격리 구조체 위에 더미 게이트 구조체를 형성하는 단계; 더미 게이트 구조체 위에 하드 마스크층을 퇴적하는 단계; 제 1 격리 구조체 위의 하드 마스크층을 관통하는 제 1 개구부를 형성하기 위해 하드 마스크층을 에칭하는 단계; 하드 마스크층 위에, 제 1 개구부 내에, 그리고 더미 게이트 구조체 위에 제 1 유전체층을 컨포멀하게 퇴적하는 단계; 제 1 개구부를 연장시키고 더미 게이트 구조체를 노출시키기 위해 제 1 유전체층을 에칭하는 단계; 및 제 1 개구부를 연장시키고 제 1 격리 구조체를 노출시키기 위해 더미 게이트 구조체를 에칭하는 단계를 포함한다. 실시예에서, 제 1 격리 구조체를 형성하는 단계는, 기판 위에 제 1 더미 구조체를 형성하는 단계; 채널 구조체 및 제 1 더미 구조체에 인접한 격리 영역을 형성하는 단계; 격리 영역 내에 제 2 개구부를 형성하기 위해 제 1 더미 구조체를 에칭하는 단계; 및 제 2 개구부 내에 제 1 격리 구조체를 형성하는 단계를 포함한다. 실시예에서, 더미 게이트 구조체는 다결정 실리콘을 포함하고, 제 1 유전체층은 실리콘 질화물을 포함한다. 실시예에서, 방법은, 더미 게이트 구조체를 에칭하는 단계 후 제 1 개구부 내에 게이트 격리 구조체를 퇴적하는 단계를 더 포함한다. 실시예에서, 방법은, 평탄화 프로세스를 사용하여 하드 마스크층 및 제 1 유전체층을 제거하는 단계를 더 포함한다. 실시예에서, 방법은, 제 2 개구부를 형성하기 위해 더미 게이트 구조체를 제거하는 단계; 및 제 2 개구부 내에 대체 게이트 구조체를 형성하는 단계 - 대체 게이트 구조체는 제 1 격리 구조체 및 게이트 격리 구조체와 접촉함 - 를 더 포함한다.
다른 실시예에 따르면, 방법은, 반도체 기판 위에 게이트 구조체를 형성하는 단계; 게이트 구조체 위에 하드 마스크를 퇴적하는 단계; 게이트 구조체를 노출시키는 제 1 개구부를 형성하기 위해 하드 마스크를 에칭하는 단계; 제 1 개구부 내에 제 1 유전체층을 퇴적하는 단계; 제 1 스페이서를 형성하고 게이트 구조체를 노출시키기 위해 제 1 유전체층을 에칭하는 단계; 및 게이트 구조체와 반도체 기판 사이에 배치된 유전체 핀을 노출시키기 위해 게이트 구조체를 에칭하는 단계를 포함한다. 실시예에서, 게이트 구조체는 다결정 실리콘을 포함하고, 제 1 유전체층은 실리콘 질화물을 포함한다. 실시예에서, 게이트 구조체는 다결정 실리콘을 포함하고, 제 1 유전체층은 실리콘을 포함하며, 제 1 유전체층을 에칭하기 위한 에천트들은 게이트 구조체를 에칭하기 위한 에천트들과 동일하다. 실시예에서, 게이트 구조체는 다결정 실리콘을 포함하고, 제 1 유전체층은 실리콘 산화물을 포함한다. 실시예에서, 방법은, 제 1 유전체층 위의 제 1 개구부 내에 제 2 유전체층을 퇴적하는 단계를 더 포함하고, 제 1 유전체층을 에칭하는 단계는 게이트 구조체를 노출시키기 위해 제 2 유전체층을 에칭하는 단계를 더 포함한다. 실시예에서, 방법은, 반도체 기판으로부터 연장되는 제 1 핀 구조체, 제 2 핀 구조체, 및 제 3 핀 구조체를 형성하는 단계 - 제 2 핀 구조체는 제 1 핀 구조체와 제 3 핀 구조체 사이에 있음 - ; 및 제 2 핀 구조체를 유전체 핀으로 대체하는 단계를 더 포함한다. 실시예에서, 유전체 핀은 실리콘 질화물을 포함한다.
또 다른 실시예에 따르면, 방법은, 더미 게이트 구조체 위에 하드 마스크를 형성하는 단계; 하드 마스크를 관통하고 더미 게이트 구조체를 부분적으로 관통하여 연장되는 제 1 개구부를 에칭하는 단계; 하드 마스크 및 더미 게이트 구조체 위에 그리고 제 1 개구부 내에 제 1 유전체층을 컨포멀하게 퇴적하는 단계; 제 1 개구부를 연장시키기 위해 제 1 유전체층 및 더미 게이트 구조체를 관통하여 동시에 에칭하는 단계; 및 제 1 개구부 내에 게이트 격리 구조체를 형성하는 단계를 포함한다. 실시예에서, 방법은, 반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계 - 제 1 핀 및 제 2 핀은 반도체 재료를 포함함 - ; 제 2 핀을 유전체 핀으로 대체하는 단계; 및 제 1 핀 및 유전체 핀 위에 더미 게이트 구조체를 형성하는 단계를 더 포함한다. 실시예에서, 유전체 핀 및 게이트 격리 구조체는 실리콘 질화물을 포함하는 재료들로 형성된다. 실시예에서, 더미 게이트 구조체 및 제 1 유전체층은 다결정 실리콘을 포함하는 재료들로 형성된다. 실시예에서, 제 1 유전체층 및 더미 게이트 구조체를 관통하여 동시에 에칭하는 단계는 불소를 포함하는 에천트를 사용하는 건식 에칭을 포함한다. 실시예에서, 방법은, 하드 마스크를 제거하기 위해 하드 마스크 및 제 1 유전체층에 평탄화 프로세스를 수행하는 단계를 더 포함하고, 평탄화 프로세스 후 제 1 유전체층의 적어도 일부가 남아있다. 실시예에서, 방법은, 제 2 개구부를 형성하기 위해 더미 게이트 구조체 및 제 1 유전체층을 동시에 제거하는 단계; 및 제 2 개구부 내에 대체 게이트 구조체를 형성하는 단계를 더 포함한다.
상술한 것은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 일부 실시예들의 특징들의 개요를 서술한 것이다. 당업자는, 본원에 소개되는 실시예와 동일한 목적을 실행하거나 및/또는 동일한 장점을 달성하도록, 다른 프로세스 및 구조를 설계하거나 또는 변경하기 위한 기반으로서, 그들이 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는, 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않는다는 점과, 본 개시의 사상 및 범위로부터 벗어나지 않고 본원의 다양한 변경, 대체, 및 개조를 행할 수 있다는 점을 또한 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 위에 채널 구조체를 형성하는 단계;
상기 채널 구조체에 평행한 방향으로 연장되는 제 1 격리 구조체를 형성하는 단계;
상기 채널 구조체 및 상기 제 1 격리 구조체 위에 더미 게이트 구조체를 형성하는 단계;
상기 더미 게이트 구조체 위에 하드 마스크층을 퇴적하는 단계;
상기 제 1 격리 구조체 위의 상기 하드 마스크층을 관통하는 제 1 개구부를 형성하기 위해 상기 하드 마스크층을 에칭하는 단계;
상기 하드 마스크층 위에, 상기 제 1 개구부 내에, 그리고 상기 더미 게이트 구조체 위에 제 1 유전체층을 컨포멀하게(conformally) 퇴적하는 단계;
상기 제 1 개구부를 연장시키고 상기 더미 게이트 구조체를 노출시키기 위해 상기 제 1 유전체층을 에칭하는 단계; 및
상기 제 1 개구부를 연장시키고 상기 제 1 격리 구조체를 노출시키기 위해 상기 더미 게이트 구조체를 에칭하는 단계
를 포함하는, 방법.
실시예 2. 실시예 1에 있어서, 상기 제 1 격리 구조체를 형성하는 단계는,
상기 기판 위에 제 1 더미 구조체를 형성하는 단계;
상기 채널 구조체 및 상기 제 1 더미 구조체에 인접한 격리 영역을 형성하는 단계;
상기 격리 영역 내에 제 2 개구부를 형성하기 위해 상기 제 1 더미 구조체를 에칭하는 단계; 및
상기 제 2 개구부 내에 상기 제 1 격리 구조체를 형성하는 단계
를 포함하는 것인, 방법.
실시예 3. 실시예 1에 있어서, 상기 더미 게이트 구조체는 다결정 실리콘을 포함하고, 상기 제 1 유전체층은 실리콘 질화물을 포함하는 것인, 방법.
실시예 4. 실시예 1에 있어서, 상기 더미 게이트 구조체를 에칭하는 단계 후 상기 제 1 개구부 내에 게이트 격리 구조체를 퇴적하는 단계를 더 포함하는, 방법.
실시예 5. 실시예 4에 있어서, 평탄화 프로세스를 사용하여 상기 하드 마스크층 및 상기 제 1 유전체층을 제거하는 단계를 더 포함하는, 방법.
실시예 6. 실시예 5에 있어서,
제 2 개구부를 형성하기 위해 상기 더미 게이트 구조체를 제거하는 단계; 및
상기 제 2 개구부 내에 대체 게이트 구조체를 형성하는 단계 - 상기 대체 게이트 구조체는 상기 제 1 격리 구조체 및 상기 게이트 격리 구조체와 접촉함 -
를 더 포함하는, 방법.
실시예 7. 방법에 있어서,
반도체 기판 위에 게이트 구조체를 형성하는 단계;
상기 게이트 구조체 위에 하드 마스크를 퇴적하는 단계;
상기 게이트 구조체를 노출시키는 제 1 개구부를 형성하기 위해 상기 하드 마스크를 에칭하는 단계;
상기 제 1 개구부 내에 제 1 유전체층을 퇴적하는 단계;
제 1 스페이서를 형성하고 상기 게이트 구조체를 노출시키기 위해 상기 제 1 유전체층을 에칭하는 단계; 및
상기 게이트 구조체와 상기 반도체 기판 사이에 배치된 유전체 핀을 노출시키기 위해 상기 게이트 구조체를 에칭하는 단계
를 포함하는, 방법.
실시예 8. 실시예 7에 있어서, 상기 게이트 구조체는 다결정 실리콘을 포함하고, 상기 제 1 유전체층은 실리콘 질화물을 포함하는 것인, 방법.
실시예 9. 실시예 7에 있어서, 상기 게이트 구조체는 다결정 실리콘을 포함하고, 상기 제 1 유전체층은 실리콘을 포함하며, 상기 제 1 유전체층을 에칭하기 위한 에천트들은 상기 게이트 구조체를 에칭하기 위한 에천트들과 동일한 것인, 방법.
실시예 10. 실시예 7에 있어서, 상기 게이트 구조체는 다결정 실리콘을 포함하고, 상기 제 1 유전체층은 실리콘 산화물을 포함하는 것인, 방법.
실시예 11. 실시예 7에 있어서, 상기 제 1 유전체층 위의 상기 제 1 개구부 내에 제 2 유전체층을 퇴적하는 단계를 더 포함하고, 상기 제 1 유전체층을 에칭하는 단계는 상기 게이트 구조체를 노출시키기 위해 상기 제 2 유전체층을 에칭하는 단계를 더 포함하는 것인, 방법.
실시예 12. 실시예 7에 있어서,
상기 반도체 기판으로부터 연장되는 제 1 핀 구조체, 제 2 핀 구조체, 및 제 3 핀 구조체를 형성하는 단계 - 상기 제 2 핀 구조체는 상기 제 1 핀 구조체와 상기 제 3 핀 구조체 사이에 있음 - ; 및
상기 제 2 핀 구조체를 상기 유전체 핀으로 대체하는 단계
를 더 포함하는, 방법.
실시예 13. 실시예 12에 있어서, 상기 유전체 핀은 실리콘 질화물을 포함하는 것인, 방법.
실시예 14. 방법에 있어서,
더미 게이트 구조체 위에 하드 마스크를 형성하는 단계;
상기 하드 마스크를 관통하고 상기 더미 게이트 구조체를 부분적으로 관통하여 연장되는 제 1 개구부를 에칭하는 단계;
상기 하드 마스크 및 상기 더미 게이트 구조체 위에 그리고 상기 제 1 개구부 내에 제 1 유전체층을 컨포멀하게 퇴적하는 단계;
상기 제 1 개구부를 연장시키기 위해 상기 제 1 유전체층 및 상기 더미 게이트 구조체를 관통하여 동시에 에칭하는 단계; 및
상기 제 1 개구부 내에 게이트 격리 구조체를 형성하는 단계
를 포함하는, 방법.
실시예 15. 실시예 14에 있어서,
반도체 기판으로부터 연장되는 제 1 핀 및 제 2 핀을 형성하는 단계 - 상기 제 1 핀 및 상기 제 2 핀은 반도체 재료를 포함함 - ;
상기 제 2 핀을 유전체 핀으로 대체하는 단계; 및
상기 제 1 핀 및 상기 유전체 핀 위에 상기 더미 게이트 구조체를 형성하는 단계
를 더 포함하는, 방법.
실시예 16. 실시예 15에 있어서, 상기 유전체 핀 및 상기 게이트 격리 구조체는 실리콘 질화물을 포함하는 재료들로 형성되는 것인, 방법.
실시예 17. 실시예 16에 있어서, 상기 더미 게이트 구조체 및 상기 제 1 유전체층은 다결정 실리콘을 포함하는 재료들로 형성되는 것인, 방법.
실시예 18. 실시예 14에 있어서, 상기 제 1 유전체층 및 상기 더미 게이트 구조체를 관통하여 동시에 에칭하는 단계는 불소를 포함하는 에천트를 사용하는 건식 에칭을 포함하는 것인, 방법.
실시예 19. 실시예 14에 있어서, 상기 하드 마스크를 제거하기 위해 상기 하드 마스크 및 상기 제 1 유전체층에 평탄화 프로세스를 수행하는 단계를 더 포함하고, 상기 평탄화 프로세스 후 상기 제 1 유전체층의 적어도 일부가 남아있는 것인, 방법.
실시예 20. 실시예 14에 있어서,
제 2 개구부를 형성하기 위해 상기 더미 게이트 구조체 및 상기 제 1 유전체층을 동시에 제거하는 단계; 및
상기 제 2 개구부 내에 대체 게이트 구조체를 형성하는 단계
를 더 포함하는, 방법.

Claims (10)

  1. 방법에 있어서,
    기판 위에 채널 구조체를 형성하는 단계;
    상기 채널 구조체의 길이 방향에 평행한 방향으로 연장되는 제 1 격리 구조체를 형성하는 단계;
    상기 채널 구조체 및 상기 제 1 격리 구조체 위에 더미 게이트 구조체를 형성하는 단계;
    상기 더미 게이트 구조체 위에 하드 마스크층을 퇴적하는 단계;
    상기 제 1 격리 구조체 위의 상기 하드 마스크층을 관통하는 제 1 개구부를 형성하기 위해 상기 하드 마스크층을 에칭하는 단계;
    상기 하드 마스크층 위에, 상기 제 1 개구부 내에, 그리고 상기 더미 게이트 구조체 위에 제 1 유전체층을 컨포멀하게(conformally) 퇴적하는 단계;
    상기 제 1 개구부를 연장시키고 상기 더미 게이트 구조체를 노출시키기 위해 상기 제 1 유전체층을 에칭하는 단계; 및
    상기 제 1 개구부를 연장시키고 상기 제 1 격리 구조체를 노출시키기 위해 상기 더미 게이트 구조체를 에칭하는 단계
    를 포함하는, 방법.
  2. 제 1 항에 있어서, 상기 제 1 격리 구조체를 형성하는 단계는,
    상기 기판 위에 제 1 더미 구조체를 형성하는 단계;
    상기 채널 구조체 및 상기 제 1 더미 구조체에 인접한 격리 영역을 형성하는 단계;
    상기 격리 영역 내에 제 2 개구부를 형성하기 위해 상기 제 1 더미 구조체를 에칭하는 단계; 및
    상기 제 2 개구부 내에 상기 제 1 격리 구조체를 형성하는 단계
    를 포함하는 것인, 방법.
  3. 제 1 항에 있어서, 상기 더미 게이트 구조체는 다결정 실리콘을 포함하고, 상기 제 1 유전체층은 실리콘 질화물을 포함하는 것인, 방법.
  4. 제 1 항에 있어서, 상기 더미 게이트 구조체를 에칭하는 단계 후 상기 제 1 개구부 내에 게이트 격리 구조체를 퇴적하는 단계를 더 포함하는, 방법.
  5. 제 4 항에 있어서, 평탄화 프로세스를 사용하여 상기 하드 마스크층 및 상기 제 1 유전체층을 제거하는 단계를 더 포함하는, 방법.
  6. 제 5 항에 있어서,
    제 2 개구부를 형성하기 위해 상기 더미 게이트 구조체를 제거하는 단계; 및
    상기 제 2 개구부 내에 대체 게이트 구조체를 형성하는 단계 - 상기 대체 게이트 구조체는 상기 제 1 격리 구조체 및 상기 게이트 격리 구조체와 접촉함 -
    를 더 포함하는, 방법.
  7. 방법에 있어서,
    반도체 기판으로부터 연장되는 제 1 핀 구조체, 제 2 핀 구조체, 및 제 3 핀 구조체를 형성하는 단계 - 상기 제 2 핀 구조체는 상기 제 1 핀 구조체와 상기 제 3 핀 구조체 사이에 있음 - ;
    상기 제 2 핀 구조체를 유전체 핀으로 대체하는 단계;
    상기 제 1 핀 구조체, 상기 유전체 핀 및 상기 제 3 핀 구조체 위에 게이트 구조체를 형성하는 단계;
    상기 게이트 구조체 위에 하드 마스크를 퇴적하는 단계;
    상기 게이트 구조체를 노출시키는 제 1 개구부를 형성하기 위해 상기 하드 마스크를 에칭하는 단계;
    상기 제 1 개구부 내에 제 1 유전체층을 퇴적하는 단계;
    제 1 스페이서를 형성하고 상기 게이트 구조체를 노출시키기 위해 상기 제 1 유전체층을 에칭하는 단계; 및
    상기 게이트 구조체와 상기 반도체 기판 사이에 배치된 상기 유전체 핀을 노출시키기 위해 상기 게이트 구조체를 에칭하는 단계
    를 포함하는, 방법.
  8. 제 7 항에 있어서, 상기 제 1 유전체층 위의 상기 제 1 개구부 내에 제 2 유전체층을 퇴적하는 단계를 더 포함하고, 상기 제 1 유전체층을 에칭하는 단계는 상기 게이트 구조체를 노출시키기 위해 상기 제 2 유전체층을 에칭하는 단계를 더 포함하는 것인, 방법.
  9. 삭제
  10. 방법에 있어서,
    더미 게이트 구조체 위에 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 관통하고 상기 더미 게이트 구조체를 부분적으로 관통하여 연장되는 제 1 개구부를 에칭하는 단계;
    상기 하드 마스크 및 상기 더미 게이트 구조체 위에 그리고 상기 제 1 개구부 내에 제 1 유전체층을 컨포멀하게 퇴적하는 단계;
    상기 제 1 개구부를 연장시키고 스페이서들을 형성하기 위해 상기 제 1 유전체층 및 상기 더미 게이트 구조체를 관통하여 동시에 에칭하는 단계 - 상기 제 1 개구부의 연장된 부분은 제 1 폭을 가지고, 상기 제 1 폭은 상기 스페이서들 사이의 제 2 폭보다 작음 - ; 및
    상기 제 1 개구부 내에 게이트 격리 구조체를 형성하는 단계
    를 포함하는, 방법.
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