KR102341589B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

일 실시예는 반도체 기판 위의 제1 채널 영역, 제1 채널 영역 위의 제2 채널 영역, 반도체 기판 위에 있고 제1 채널 영역 및 제2 채널 영역을 둘러싸는 제1 게이트 스택, 제1 채널 영역으로부터 제2 채널 영역으로 그리고 제1 게이트 스택의 측벽을 따라 연장되는 제1 내측 스페이서, 제1 채널 영역으로부터 제2 채널 영역으로 그리고 제1 내측 스페이서의 측벽을 따라 연장되는 제2 내측 스페이서 - 제2 내측 스페이서는 제1 내측 스페이서와는 상이한 물질 조성을 가짐 -, 및 제1 채널 영역, 제2 채널 영역, 및 제2 내측 스페이서에 인접한 제1 소스/드레인 영역 - 제1 및 제2 내측 스페이서들은 제1 게이트 스택과 제1 소스/드레인 영역 사이에 있음 - 을 포함하는 반도체 디바이스이다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[관련 출원에 대한 상호 참조]
본 출원은 2019년 12월 26일자로 출원된 미국 가출원 제62/953,824호의 이익을 주장하고, 이 미국 가출원은 이로써 참조에 의해 본 명세서에 포함된다.
반도체 디바이스들은, 예를 들어, 개인 컴퓨터들, 셀 폰들, 디지털 카메라들, 및 다른 전자 장비와 같은, 다양한 전자 응용분야들에서 사용된다. 반도체 디바이스들은 전형적으로 반도체 기판 위에 절연성 또는 유전체 물질층들, 도전성 물질층들, 및 반도체 물질층들을 순차적으로 퇴적시키고, 다양한 물질층들을 리소그래피를 사용하여 패터닝하여 그들 상에 회로 컴포넌트들 및 요소들을 형성하는 것에 의해 제조된다.
반도체 산업은, 더 많은 컴포넌트들이 주어진 영역 내에 집적될 수 있게 해주는, 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트들(예컨대, 트랜지스터들, 다이오드들, 저항기들, 커패시터들 등)의 집적 밀도를 계속하여 개선시키고 있다. 그렇지만, 최소 피처 크기들이 감소됨에 따라, 해결되어야 하는 부가의 문제들이 발생한다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라, 다양한 피처들이 축척대로 그려져 있지 않음에 유의해야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명확함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1은 일부 실시예들에 따른, 나노구조 전계 효과 트랜지스터(nanostructure field-effect transistor; NSFET)를 포함하는 반도체 디바이스의 일 예를 3차원 뷰로 예시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 7a, 도 7b, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 15c, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 22a, 및 도 22b는 일부 실시예들에 따른, 반도체 디바이스들의 제조에서의 중간 스테이지들의 단면도들이다.
도 23, 도 24, 도 25a, 도 25b, 도 26a 및 도 26b는 일부 실시예들에 따른, 반도체 디바이스들의 제조에서의 중간 스테이지들의 단면도들이다.
이하의 개시내용은 본 발명의 상이한 특징들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시내용을 간략화하기 위해 컴포넌트들 및 배열들의 특정 예들이 아래에서 설명된다. 이들은, 물론, 예들에 불과하고 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처를 형성하는 것은 제1 피처와 제2 피처가 직접적으로 접촉하게 형성되는 실시예들을 포함할 수 있으며, 제1 피처와 제2 피처가 직접적으로 접촉하지 않을 수 있도록, 제1 피처와 제2 피처 사이에 부가의 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다. 그에 부가하여, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이며, 그 자체로 논의되는 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 미치지 않는다.
게다가, "아래쪽에(beneath)", "아래에(below)", "하부(lower)", "위쪽에(above)" "상부(upper)" 등과 같은, 공간적으로 상대적인 용어들(spatially relative terms)은 본 명세서에서 설명의 편의상 도면들에 예시된 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는 데 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 묘사된 배향에 부가하여 사용 또는 동작 시의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 다른 방식으로 배향될 수 있고(90도 또는 다른 배향들로 회전될 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 기술어들(spatially relative descriptors)도 마찬가지로 그에 따라 해석될 수 있다.
다양한 실시예들은 나노구조물들이 대체 게이트 구조물 및 내측 스페이서 구조물의 형상들 및 치수들을 제어하도록 설계되어 있는 반도체 디바이스들 및 이를 형성하는 방법들을 제공한다. 특정 실시예들에서, 희생층의 반도체 화합물 중의 원소(예를 들어, Ge)의 원자 농도는 대체 게이트 구조물의 형상 및 치수들을 제어하도록 제어 및 변화될 수 있다. 게다가, 희생층의 반도체 화합물 중의 원소(예를 들어, Ge)의 원자 농도는 나노구조 디바이스의 채널 영역의 길이를 제어하도록 제어 및 변화될 수 있다. 대체 게이트 구조물의 형상 및 치수와 채널 길이를 제어함으로써, 나노구조 디바이스의 전기적 속성들이 개선될 수 있고, 나노구조 디바이스의 균일성이 개선될 수 있다. 추가 실시예들에서, 내측 스페이서 구조물은 나노구조 디바이스에 대한 커패시턴스를 또한 낮추면서 내측 스페이서 구조물의 에칭 내성(etching resistance)을 개선시킬 수 있는 다수의 스페이서층들을 포함할 수 있다.
도 1은 일부 실시예들에 따른, 나노구조(예를 들어, 나노시트, 나노와이어, 게이트 올 어라운드(gate-all-around) 등) 전계 효과 트랜지스터들(NSFET들)의 일 예를 예시한다. NSFET들은 기판(50)(예를 들어, 반도체 기판) 위의 나노구조물들(55)을 포함한다. 나노구조물들(55)은, 나노구조물들(55)의 채널 영역들로서 기능하는, 제2 반도체층들(54A 내지 54C)을 포함한다. 얕은 트렌치 격리(STI) 영역들(58)은 기판(50) 내에 배치되고, 나노구조물들(55)은 이웃하는 STI 영역들(58)의 위쪽에 및 이웃하는 STI 영역들(58) 사이에 배치된다. 비록 STI 영역들(58)이 기판(50)과 분리된 것으로 설명/예시되어 있지만, 본 명세서에서 사용되는 바와 같이, 용어 "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역들의 조합을 지칭할 수 있다.
게이트 유전체층들(100)은 나노구조물들(55)의 상단 표면들, 측벽들, 및 하단 표면들을 따라, 예컨대, 제2 반도체층들(54A 내지 54C) 각각의 상단 표면들, 측벽들, 및 하단 표면들 상에, 그리고 기판(50)의 부분들의 상단 표면들 및 측벽들을 따라 있다. 게이트 전극들(102)은 게이트 유전체층들(100) 위에 있다. 에피택셜 소스/드레인 영역들(92)은 나노구조물들(55), 게이트 유전체층들(100), 및 게이트 전극들(102)의 양측에 배치된다. 도 1은 추후의 도면들에서 사용되는 기준 단면들을 추가로 예시한다. 단면(A-A')은 게이트 전극(102)의 길이방향 축을 따라 있고, 예를 들어, NSFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름 방향에 수직인, 방향으로 있다. 단면(B-B')은 단면(A-A')에 수직이고, 나노구조물(55)의 길이방향 축을 따라 있고, 예를 들어, NSFET들의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향으로 있다. 단면(C-C')은 단면(A-A')에 평행하고 NSFET들의 에피택셜 소스/드레인 영역들(92)을 통해 연장된다. 후속 도면들은 명확함을 위해 이러한 기준 단면들을 참조한다.
본 명세서에서 논의된 일부 실시예들은 게이트-라스트 프로세스들(gate-last processes)를 사용하여 형성되는 FinFET들의 맥락에서 논의된다. 다른 실시예들에서, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예들은 핀 전계 효과 트랜지스터들(FinFET들) 또는, 평면형 FET들과 같은, 평면형 디바이스들에서 사용되는 양태들을 고려한다.
도 2 내지 도 22b는 일부 실시예들에 따른, NSFET들의 제조에서의 중간 스테이지들의 단면도들이다. 도 2 내지 도 5, 도 6a, 도 16a, 도 17a, 도 18a, 도 19a, 도 20a, 도 21a, 및 도 22a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 6b, 도 7b, 도 8b, 도 8c, 도 9b, 도 10b, 도 11a, 도 12a, 도 13a, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 20b, 도 21b, 및 도 22b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 7a, 도 8a, 도 9a, 도 10a, 도 14a, 도 15a, 및 도 15c는 도 1에 예시된 기준 단면(C-C')을 예시한다.
도 2에서, NSFET들을 형성하기 위한 기판(50)이 제공된다. 기판(50)은, (예를 들어, p-형 또는 n-형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 벌크 반도체, SOI(semiconductor-on-insulator) 기판 등과 같은, 반도체 기판일 수 있다. 기판(50)은, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성되는 반도체 물질의 층이다. 절연체층은, 예를 들어, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다중층 기판(multi-layered substrate) 또는 그레이디언트 기판(gradient substrate)과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합들을 포함할 수 있다.
기판(50)은 영역(50N) 및 영역(50P)을 갖는다. 영역(50N)은, NMOS 트랜지스터들, 예를 들어, n-형 NSFET들과 같은, n-형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50P)은, PMOS 트랜지스터들, 예를 들어, p-형 NSFET들과 같은, p-형 디바이스들을 형성하기 위한 것일 수 있다. 영역(50N)은 (분할자(divider)(51)에 의해 예시된 바와 같이) 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 개수의 디바이스 피처들(예를 들어, 다른 능동 디바이스들, 도핑 영역들, 격리 구조물들 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
기판(50)은 p-형 또는 n-형 불순물로 저농도로 도핑될(lightly doped) 수 있다. 기판(50)의 상부 부분에 펀치 스루 방지(anti-punch-through; APT) 주입이 수행되어 APT 영역(53)을 형성할 수 있다. APT 주입 동안, 도펀트들이 영역(50N) 및 영역(50P)에 주입될 수 있다. 도펀트들은 영역(50N) 및 영역(50P) 각각에 형성될 (도 12a 내지 도 12c와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역들(92)과 같은) 소스/드레인 영역들의 도전성 유형과 반대인 도전성 유형을 가질 수 있다. APT 영역(53)은, 후속 프로세스들에서 형성될 것인, 결과적인 NSFET들에 후속하여 형성된 소스/드레인 영역들 아래에 연장될 수 있다. APT 영역(53)은 소스/드레인 영역들로부터 기판(50)으로의 누설을 감소시키기 위해 사용될 수 있다. 일부 실시예들에서, APT 영역(53)에서의 도핑 농도는 약 1 x 1018 atoms/cm3 내지 약 1 x 1019 atoms/cm3, 예컨대, 약 5.5 x 1018 atoms/cm3일 수 있다. 간략함 및 가독성(legibility)을 위해, APT 영역(53)이 후속 도면들에서는 예시되지 않는다.
게다가 도 2에서, 다중층 스택(56)이 기판(50) 위에 형성된다. 다중층 스택(56)은 상이한 반도체 물질들의 교호하는 제1 반도체층들(52)과 제2 반도체층들(54)을 포함한다. 제1 반도체층들(52)은, 예를 들어, 실리콘 게르마늄(SiGe) 등을 포함할 수 있는, 제1 반도체 물질들로 형성될 수 있다. 제2 반도체층들(54)은, 예를 들어, 실리콘(Si), 실리콘 탄화물(SiC) 등을 포함할 수 있는, 제2 반도체 물질들로 형성될 수 있다. 다른 실시예들에서, 제1 반도체층들(52)은 제2 반도체 물질들로 형성될 수 있고 제2 반도체층들(54)은 제1 반도체 물질들로 형성될 수 있다. 예시의 목적으로, 다중층 스택(56)은 제1 반도체층들(52) 중 3개(예를 들어, 제1 반도체층들(52A 내지 52C)) 및 제2 반도체층들(54) 중 3개(예를 들어, 제2 반도체층들(54A 내지 54C))를 포함한다. 다른 실시예들에서, 다중층 스택(56)은 임의의 개수의 제1 반도체층들(52) 및 제2 반도체층들(54)을 포함할 수 있다. 다중층 스택(56)의 층들 각각은 화학적 기상 증착(CVD), 원자층 퇴적(ALD), 기상 에피택시(vapor phase epitaxy; VPE), 분자 빔 에피택시(molecular beam epitaxy; MBE) 등과 같은 프로세스를 사용하여 에피택셜 성장될 수 있다.
일부 실시예들에서, 제1 반도체층들(52)은 다양한 조성들을 갖는다. 예를 들어, 제1 반도체층들(52)에서의 게르마늄의 원자 농도는 변화될 수 있다. 일 예로서, 제1 반도체층들(52)을 에피택셜 성장시키기 위해 사용되는 전구체들의 유량들이 상이한 조성들을 갖는 제1 반도체층들(52)을 달성하도록 변화될 수 있다. 제1 반도체층들(52)에서의 게르마늄의 원자 농도를 변화시킴으로써, 후속하여 형성된 소스/드레인 영역들 사이에서 제1 반도체층들 각각이 동일한 길이를 가질 수 있게 해주기 위해 제1 반도체층들(52)의 에칭 속도가 상이할 수 있다. 일부 실시예들에서, 하단 제1 반도체층(52A)으로부터 상단 제1 반도체층(52C)으로 이동하면서 게르마늄의 원자 농도가 감소될 수 있다. 예를 들어, 하단 제1 반도체층(52A)에서의 게르마늄의 원자 농도는 약 30% 내지 약 40%의 범위, 예컨대, 약 35%일 수 있고, 중간 제1 반도체층(52B)에서의 게르마늄의 원자 농도는 약 25% 내지 약 35%의 범위, 예컨대, 약 30%일 수 있으며, 상단 제1 반도체층(52C)에서의 게르마늄의 원자 농도는 약 20% 내지 약 30%의 범위, 예컨대, 약 25%일 수 있다. 제1 반도체층들(52)의 하부 층들에서의 게르마늄의 양을 증가시킴으로써, 그 하부 층들에 대한 에칭 속도가 제1 반도체층들(52)의 상부 층들보다 더 클 수 있어서, 상부 층들(52)이 더 오랜 시간 동안 에칭 프로세스에 노출되더라도, 하부 층들(52)이 상부 층들(52)과 동일한 양만큼 에칭될 수 있다. 일부 실시예들에서, 제1 반도체층들(52) 각각은 다른 제1 반도체층들(52)에 비해 상이한 게르마늄의 원자 농도를 갖지만, 그 제1 반도체층 전체에 걸쳐 동일한 원자 농도를 갖는다.
예시의 목적으로, 제2 반도체층들(54)은 완성된 NSFET 디바이스들에서의 채널 영역들을 형성하는 것으로서 설명될 것이다. 제1 반도체층들(52)은, 후속하여 제거될 수 있는, 희생층들일 수 있다. 그럼에도 불구하고, 일부 실시예들에서, 제2 반도체층들(54A 내지 54C)은 완성된 NSFET 디바이스들에서의 채널 영역들을 형성할 수 있는 반면, 제1 반도체층들(52A 내지 52D)은 희생층들일 수 있다.
도 3에서, 나노구조물들(55)이 다중층 스택(56)에 형성되고 기판(50)이 에칭된다. 일부 실시예들에서, 나노구조물들(55)(때때로 다중층 핀 구조물들(55)이라고 지칭됨)은 다중층 스택(56) 및 기판(50)에 트렌치들을 에칭함으로써 형성될 수 있다. 에칭은, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합과 같은, 임의의 허용가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
나노구조물들(55) 및 기판(50)은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들어, 나노구조물들(55) 및 기판(50)은, 더블 패터닝(double-patterning) 프로세스 또는 멀티 패터닝(multi-patterning) 프로세스를 포함한, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 더블 패터닝 프로세스 또는 멀티 패터닝 프로세스는 포토리소그래피 프로세스와 자기 정렬 프로세스를 결합하여, 예를 들어, 단일의 직접 포토리소그래피 프로세스를 사용하여 다른 방식으로 획득가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들은, 자기 정렬 프로세스를 사용하여, 패터닝된 희생층과 나란히 형성된다. 희생층은 이어서 제거되고, 나머지 스페이서들은 이어서 나노구조물들(55) 및 기판(50)을 패터닝하는 데 사용될 수 있다. 일부 실시예들에서, 나노구조물들(55) 및 기판(50)을 패터닝한 후에 마스크(또는 다른 층)가 나노구조물들(55) 상에 남아있을 수 있다.
도 4에서, 얕은 트렌치 격리(STI) 영역들(58)은 나노구조물들(55) 및 기판(50)의 패터닝된 부분들에 인접하여 형성된다. STI 영역들(58)은 기판(50) 위에 그리고 이웃하는 나노구조물들(55)/기판(50)의 이웃하는 패터닝된 부분들 사이에 절연 물질(별도로 예시되지 않음)을 형성함으로써 형성될 수 있다. 절연 물질은, 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 화학적 기상 증착(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(FCVD)(예를 들어, 퇴적된 물질을, 산화물과 같은, 다른 물질로 전환(convert)시키기 위한 포스트 경화(post curing)를 갖는 원격 플라즈마 시스템에서의 CVD 기반 물질 퇴적) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 물질들이 사용될 수 있다. 예시된 실시예에서, 절연 물질은 FCVD 프로세스에 의해 형성되는 실리콘 산화물이다. 일단 절연 물질이 형성되면 어닐링 프로세스(anneal process)가 수행될 수 있다. 일 실시예에서, 절연 물질은 잉여 절연 물질이 나노구조물들(55)을 커버하도록 형성된다. 절연 물질은 단일 층을 포함할 수 있거나 또는 다수의 층들을 이용할 수 있다. 예를 들어, 일부 실시예들에서, 라이너(별도로 예시되지 않음)가 먼저 기판(50) 및 나노구조물들(55)의 표면들을 따라 형성될 수 있다. 그 후에, 위에서 논의된 것들과 같은, 충전 물질(fill material)이 라이너 위에 형성될 수 있다.
나노구조물들(55) 위의 잉여 절연 물질을 제거하기 위해 제거 프로세스가 이어서 절연 물질에 적용된다. 일부 실시예들에서, 화학적 기계적 폴리싱(chemical mechanical polish; CMP), 에치백 프로세스(etch-back process), 또는 이들의 조합들 등과 같은 평탄화 프로세스가 이용될 수 있다. 평탄화 프로세스는 절연 물질 및 나노구조물들(55)을 평탄화할 수 있다. 평탄화 프로세스가 완료된 후에 나노구조물들(55)의 상단 표면들과 절연 물질이 동일한 높이로(level) 되도록 평탄화 프로세스는 나노구조물들(55)을 노출시킨다.
절연 물질은 이어서 리세싱되어 도 4에 예시된 바와 같이 STI 영역들(58)을 형성한다. 나노구조물들(55) 및 기판(50)의 상부 부분들이 이웃하는 STI 영역들(58) 사이로부터 돌출하도록 절연 물질이 리세싱된다. 게다가, STI 영역들(58)의 상단 표면들은 예시된 바와 같은 평탄한 표면들, 볼록한 표면들, (디싱(dishing)과 같은) 오목한 표면들, 또는 이들의 조합을 가질 수 있다. STI 영역들(58)의 상단 표면들은 적절한 에칭에 의해 평탄하게, 볼록하게, 그리고/또는 오목하게 형성될 수 있다. STI 영역들(58)은, 절연 물질의 물질에 대해 선택적인(예를 들어, 나노구조물들(55) 및 기판(50) 물질보다 더 빠른 속도로 절연 물질의 물질을 에칭하는) 에칭 프로세스와 같은, 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 예를 들어, 희석 플루오르화 수소(dilute hydrofluoric; dHF) 산을 사용하는 산화물 제거가 사용될 수 있다.
도 2 내지 도 4와 관련하여 설명된 프로세스는 나노구조물들(55)이 어떻게 형성될 수 있는지의 일 예일 뿐이다. 일부 실시예들에서, 나노구조물들(55)은 에피택셜 성장 프로세스들에 의해 형성될 수 있다. 예를 들어, 유전체층들은 기판(50)의 상단 표면들 위에 형성될 수 있고, 트렌치들은 아래에 놓인 기판(50)을 노출시키도록 유전체층들을 관통하게 에칭될 수 있다. 에피택셜 구조물들이 트렌치들 내에 에피택셜 성장될 수 있으며, 에피택셜 구조물들이 유전체층으로부터 돌출하여 나노구조물들(55)을 형성하도록 유전체층들이 리세싱될 수 있다. 나노구조물들(55)에서, 에피택셜 구조물들은 제1 반도체 물질들과 제2 반도체 물질들의 교호하는 층들을 포함할 수 있다. 기판(50)은, 호모에피택셜 구조물들(homoepitaxial structures) 또는 헤테로에피택셜 구조물들(heteroepitaxial structures)일 수 있는, 에피택셜 구조물들을 포함할 수 있다. 나노구조물들(55) 및 기판(50)의 부분들이 유전체층으로부터 돌출하도록 유전체층들이 후속하여 리세싱될 수 있다. 나노구조물들(55) 및 기판(50)의 부분들이 에피택셜 성장되는 실시예들에서, 에피택셜 성장된 물질들은 성장 동안 인시츄(in situ) 도핑될 수 있으며, 이는 이전 주입 및 후속 주입을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
게다가, 영역(50P)(예를 들어, PMOS 영역)에서의 물질들과는 상이한 물질을 영역(50N)(예를 들어, NMOS 영역)에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시예들에서, 기판(50)의 상부 부분들은 실리콘 게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 실리콘 탄화물, 순수한 게르마늄 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하는 데 이용가능한 물질들은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만, 이들로 제한되지 않는다.
게다가 도 4에서, 적절한 웰들(wells)(별도로 예시되지 않음)이 나노구조물들(55) 및/또는 기판(50) 내에 형성될 수 있다. 일부 실시예들에서, P 웰들은 영역(50N) 내에 형성될 수 있고, N 웰들은 영역(50P) 내에 형성될 수 있다. 추가 실시예들에서, P 웰들 또는 N 웰들은 영역(50N) 및 영역(50P) 각각에 형성될 수 있다.
상이한 웰 유형들을 포함하는 실시예들에서, 영역(50N) 및 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크들(별도로 예시되지 않음)을 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 영역(50N)에서 나노구조물들(55), 기판(50), 및 STI 영역들(58) 위에 형성될 수 있다. 포토레지스트는 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, n-형 불순물 주입이 영역(50P)에서 수행되고, 포토레지스트는 n-형 불순물들이 영역(50N) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 기능할 수 있다. n-형 불순물들은, 1 x 1018 atoms/cm3 이하, 예컨대, 약 1 x 1016 atoms/cm3 내지 약 1 x 1018 atoms/cm3, 또는 약 5.05 x 1017 atoms/cm3의 농도로 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용가능한 애싱 프로세스에 의해, 제거된다.
영역(50P)의 주입 이후에, 포토레지스트가 영역(50P)에서 나노구조물들(55), 기판(50), 및 STI 영역들(58) 위에 형성된다. 포토레지스트는 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고 허용가능한 포토리소그래피 기술들을 사용하여 패터닝될 수 있다. 일단 포토레지스트가 패터닝되면, p-형 불순물 주입이 영역(50N)에서 수행될 수 있고, 포토레지스트는 p-형 불순물들이 영역(50P) 내로 주입되는 것을 실질적으로 방지하기 위해 마스크로서 기능할 수 있다. p-형 불순물들은, 1 x 1018 atoms/cm3 이하, 예컨대, 약 1 x 1016 atoms/cm3 내지 약 1 x 1018 atoms/cm3, 또는 약 5.05 x 1017 atoms/cm3의 농도로 영역에 주입되는 붕소, 붕소 플루오르화물, 인듐 등일 수 있다. 주입 이후에, 포토레지스트는, 예컨대, 허용가능한 애싱 프로세스에 의해, 제거될 수 있다.
영역(50N) 및 영역(50P)의 주입들 이후에, 주입 손상(implant damage)을 회복(repair)시키기 위해 그리고 주입된 p-형 및/또는 n-형 불순물들을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예들에서, 에피택셜 핀들의 성장된 물질들은 성장 동안 인시츄 도핑될 수 있고, 이는 주입들을 제거할 수 있지만, 인시츄 도핑과 주입 도핑이 함께 사용될 수 있다.
도 5에서, 더미 유전체층들(60)이 나노구조물들(55) 및 기판(50) 상에 형성된다. 더미 유전체층들(60)은, 예를 들어, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 이들의 조합 등일 수 있고, 허용가능한 기술들에 따라 퇴적되거나 열적으로 성장될 수 있다. 더미 게이트층(62)이 더미 유전체층들(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층들(60) 위에 퇴적될 수 있고 이어서 CMP와 같은 프로세스에 의해 평탄화될 수 있다. 마스크층(64)은 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 도전성 또는 비도전성 물질들일 수 있으며, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(폴리-SiGe), 금속 질화물들, 금속 실리사이드들, 금속 산화물들, 및 금속들을 포함한 그룹 중에서 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 선택된 물질을 퇴적시키기 위한 본 기술분야에 알려져 있고 사용되는 다른 기술들에 의해 퇴적될 수 있다. 더미 게이트층(62)은 STI 영역들(58)의 물질에 대해 높은 에칭 선택도를 갖는 다른 물질들로 이루어질 수 있다. 마스크층(64)은, 예를 들어, 실리콘 질화물, 실리콘 산화질화물 등 포함할 수 있다. 이 예에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 영역(50N) 및 영역(50P)에 걸쳐 형성된다. 더미 유전체층들(60)이 예시 목적들을 위해서만 나노구조물들(55) 및 기판(50)만을 커버하는 것으로 도시되어 있음에 유의한다. 일부 실시예들에서, 더미 유전체층들(60)이 STI 영역들(58)을 커버하여, 더미 게이트층(62)과 STI 영역들(58) 사이에 연장되도록, 더미 유전체층들(60)이 퇴적될 수 있다.
도 6a 내지 도 19b는 실시예 디바이스들의 제조에서의 다양한 부가 단계들을 예시한다. 도 6b 내지 도 19b는 영역(50N) 또는 영역(50P) 중 어느 하나에서의 피처들을 예시하고 있다. 예를 들어, 도 6b 내지 도 19b에 예시된 구조들은 영역(50N) 및 영역(50P) 둘 다에 적용가능할 수 있다. 영역(50N) 및 영역(50P)의 구조들에서의 차이점들(있는 경우)은 각각의 도면에 동반되는 텍스트에 설명되어 있다.
도 6a 및 도 6b에서, 마스크층(64)(도 5 참조)은 마스크들(74)을 형성하도록 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 패터닝될 수 있다. 마스크들(74)의 패턴을 더미 게이트층(62)으로 전사하여 더미 게이트들(72)을 형성하기 위해 허용가능한 에칭 기술이 사용될 수 있다. 일부 실시예들에서, 마스크들(74)의 패턴은 또한 더미 유전체층들(60)로 전사될 수 있다. 더미 게이트들(72)은 나노구조물들(55)의 각자의 채널 영역들을 커버한다. 일 실시예에서, 채널 영역들은 제2 반도체 물질들을 포함하는 제2 반도체층들(54A 내지 54C)에 형성될 수 있다. 마스크들(74)의 패턴은 더미 게이트들(72) 각각을 인접한 더미 게이트들(72)로부터 물리적으로 분리시키는 데 사용될 수 있다. 더미 게이트들(72)은 각자의 나노구조물들(55)의 길이 방향들에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 및 도 7b에서, 제1 스페이서층(80) 및 제2 스페이서층(82)은 도 6a 및 도 6b에 예시된 구조들 위에 형성된다. 도 7a 및 도 7b에서, 제1 스페이서층(80)은 STI 영역들(58)의 상단 표면들, 나노구조물들(55) 및 마스크들(74)의 상단 표면들 및 측벽들, 및 기판(50), 더미 게이트들(72) 및 더미 유전체층들(60)의 측벽들 상에 형성된다. 제2 스페이서층(82)은 제1 스페이서층(80) 위에 퇴적된다. 제1 스페이서층(80)은 열 산화에 의해 형성될 수 있거나 또는 CVD, ALD 등에 의해 퇴적될 수 있다. 제1 스페이서층(80)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수 있다. 제2 스페이서층(82)은 CVD, ALD 등에 의해 퇴적될 수 있다. 제2 스페이서층(82)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등으로 형성될 수 있다.
도 8a 및 도 8b에서, 제1 스페이서층(80) 및 제2 스페이서층(82)은 에칭되어 제1 스페이서들(81) 및 제2 스페이서들(83)을 형성한다. 제1 스페이서층(80) 및 제2 스페이서층(82)은, 등방성 에칭 프로세스(예를 들어, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은, 적합한 에칭 프로세스를 사용하여 에칭될 수 있다. 도 8a에 예시된 바와 같이, 제1 스페이서들(81) 및 제2 스페이서들(83)은 나노구조물들(55) 및 기판(50)의 측벽들 상에 배치된다. 도 8b에 예시된 바와 같이, 제2 스페이서층(82)이 마스크들(74), 더미 게이트들(72), 및 더미 유전체층들(60)에 인접한 제1 스페이서층(80) 위로부터 제거될 수 있고, 제1 스페이서들(81)이 마스크들(74), 더미 게이트들(72), 및 더미 유전체층들(60)의 측벽들 상에 배치된다. 다른 실시예에서, 도 8c에 예시된 바와 같이, 제2 스페이서층(82)의 일부 부분이 마스크들(74), 더미 게이트들(72), 및 더미 유전체층들(60)에 인접한 제1 스페이서층(80) 상에 남아 있고, 제2 스페이서들(83)이 마스크들(74), 더미 게이트들(72), 및 더미 유전체층들(60)의 측벽들 상에 배치된다.
제1 스페이서들(81) 및 제2 스페이서들(83)이 형성된 후에, 저농도로 도핑된 소스/드레인(LDD) 영역들(별도로 예시되지 않음)에 대한 주입들이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예들에서, 도 4에서 위에서 논의된 주입들과 유사하게, 포토레지스트와 같은, 마스크가, 영역(50P)을 노출시키면서, 영역(50N) 위에 형성될 수 있고, 적절한 유형의(예를 들어, p-형) 불순물들이 영역(50P)에서 노출된 나노구조물들(55) 및 기판(50) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. 후속하여, 포토레지스트와 같은, 마스크가 영역(50N)을 노출시키면서 영역(50P) 위에 형성될 수 있고, 적절한 유형의 불순물들(예를 들어, n-형)이 영역(50N)에서 노출된 나노구조물들(55) 및 기판(50) 내로 주입될 수 있다. 마스크가 이어서 제거될 수 있다. n-형 불순물들은 이전에 논의된 n-형 불순물들 중 임의의 것일 수 있고, p-형 불순물들은 이전에 논의된 p-형 불순물들 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역들은 약 1 x 1015 atoms/cm3 내지 약 1 x 1019 atoms/cm3, 예컨대, 약 5 x 1018 atoms/cm3의 불순물 농도를 가질 수 있다. 주입 손상을 회복시키기 위해 그리고 주입된 불순물들을 활성화시키기 위해 어닐링이 사용될 수 있다.
상기 개시내용이 일반적으로 스페이서들 및 LDD 영역들을 형성하는 프로세스를 설명하고 있음에 유의한다. 다른 프로세스들 및 시퀀스들이 사용될 수 있다. 예를 들어, 더 적은 또는 부가의 스페이서들이 이용될 수 있고, 단계들의 상이한 시퀀스가 이용될 수 있다(예를 들어, 제1 스페이서들(81)이 제2 스페이서들(83)을 형성하기 전에 형성될 수 있고, 부가의 스페이서들이 형성 및 제거될 수 있으며, 기타 등등이다). 게다가, n-형 및 p-형 디바이스들이 상이한 구조들 및 단계들을 사용하여 형성될 수 있다.
도 9a 및 도 9b에서, 제1 리세스들(86)이 나노구조물들(55) 및 기판(50) 내에 형성된다. 제1 리세스들(86)은 제1 반도체층들(52A 내지 52C) 및 제2 반도체층들(54A 내지 54C)을 관통하여 기판(50) 내로 연장될 수 있다. 도 9a에 예시된 바와 같이, STI 영역들(58)의 상단 표면들은 기판(50)의 상단 표면과 동일한 높이(level)일 수 있다. 다양한 실시예들에서, 제1 리세스들은 기판(50)을 에칭하지 않으면서 기판(50)의 상단 표면까지 연장될 수 있고; 제1 리세스들(86)의 하단 표면들이 STI 영역들(58)의 상단 표면들 아래에 배치되도록 기판(50)이 에칭될 수 있으며; 기타 등등이다. 제1 리세스들(86)은, RIE, NBE 등과 같은, 이방성 에칭 프로세스들을 사용하여 나노구조물들(55) 및 기판(50)을 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 이방성 에칭 프로세스들은 브롬화수소(HBr), 염소(Cl2) 등, 또는 이들의 조합과 같은 에천트들을 포함한다. 제1 스페이서들(81), 제2 스페이서들(83), 및 마스크들(74)은 제1 리세스들(86)을 형성하는 데 사용되는 에칭 프로세스들 동안 나노구조물들(55) 및 기판(50)의 부분들을 마스킹한다. 단일 에칭 프로세스가 다중층 스택(56)의 각각의 층을 에칭하는 데 사용될 수 있다. 다른 실시예들에서, 다수의 에칭 프로세스들이 다중층 스택(56)의 층들을 에칭하는 데 사용될 수 있다. 제1 리세스들(86)이 원하는 깊이에 도달한 후에 제1 리세스들(86)의 에칭을 정지시키기 위해 시간 설정된 에칭(timed etch) 프로세스들이 사용될 수 있다.
도 10a 및 도 10b에서, 제1 리세스들(86)에 의해 노출되는 제1 반도체 물질들(예를 들어, 제1 반도체층들(52A 내지 52C))로 형성되는 다중층 스택(56)의 층들의 측벽들의 부분들이 에칭되어 측벽 리세스들(88)을 형성한다. 도 10c는 도 10b로부터의 다중층 스택(56)의 일 부분의 상세도를 예시한다. 측벽들은, 습식 에칭 등과 같은, 등방성 에칭 프로세스들을 사용하여 에칭될 수 있다. 일부 실시예들에서, 제1 반도체층들(52A 내지 52C)의 리세싱된 측벽들은 등방성 에칭 프로세스들로부터의 오목한 표면들을 갖는다. 제2 반도체층들(54A 내지 54C) 및 기판(50)이 제1 반도체층들(52A 내지 52C)에 비해 상대적으로 에칭되지 않은 채로 유지되도록, 제1 반도체층들(52A 내지 52C)을 에칭하는 데 사용되는 에천트들은 제1 반도체 물질들에 대해 선택적일 수 있다. 제1 반도체층들(52A 내지 52C)이, 예를 들어, SiGe를 포함하고, 제2 반도체층들(54A 내지 54C)이, 예를 들어, Si 또는 SiC를 포함하는 일 실시예에서, 암모니아(NH3), 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등은 다중층 스택(56)의 측벽들을 에칭하는 데 사용될 수 있다. 추가 실시예들에서, 다중층 스택(56)의 층들은 건식 에칭 프로세스를 사용하여 에칭될 수 있다. 플루오르화 수소, 다른 플루오르계 가스 등이 다중층 스택(56)의 측벽들을 에칭하는 데 사용될 수 있다.
도 10c에 예시된 바와 같이, 제1 반도체층들(52A, 52B, 및 52C) 각각은 제1 반도체층들(52A, 52B, 및 52C)의 양측 측벽들로부터 측정되는 대응하는 폭(W52A, W52B, 및 W52C)을 갖는다. 제1 반도체층들(52A 내지 52C)이, 예를 들어, SiGe를 포함하는 일 실시예에서, 하단 제1 반도체층(52A)으로부터 상단 제1 반도체층(52C)으로 이동하면서 게르마늄의 원자 농도가 감소되는 경우, 폭들(W52A, W52B, 및 W52C)이 등방성 에칭 프로세스 이후에 실질적으로 동일하다. 제1 반도체층들(52)의 하부 층들에서의 게르마늄의 양을 증가시킴으로써, 그 하부 층들에 대한 에칭 속도가 제1 반도체층들(52)의 상부 층들보다 더 커서, 하부 층들(52)이 상부 층들(52)과 동일한 양만큼 에칭될 수 있으며, 따라서 실질적으로 동일한 폭들(W52A, W52B, 및 W52C)을 가져올 수 있다.
도 10b 및 도 10c에 예시된 바와 같이, 등방성 에칭 프로세스들은 일반적으로 이들이 에칭하는 표면들 상에, 도 10b 및 도 10c에서의 제1 반도체층들(52A 내지 52C)의 측벽들의 오목한 표면들과 같은, 오목한 표면들을 형성한다. 일부 실시예들에서, 제1 반도체층들(52A 내지 52C)은 제1 반도체층들(52A 내지 52C)의 측벽 표면들에 대해 상이한 형상들을 달성하기 위해 수정될 수 있다. 도 11a 내지 도 13b는 그 다른 실시예들 중 일부에 따른 도 10a 내지 도 10c의 것들과 유사한 중간 스테이지들의 단면도들이다. 도 11a 내지 도 13b에서, 제1 반도체층들(52A 내지 52C)의 조성은 이들이 등방성 에칭 프로세스에 의해 리세싱된 후에 측벽 표면들의 형상을 제어하기 위해 수정된다.
도 11a 내지 도 13b의 실시예들에 대해, 도 11a 내지 도 13b에서의 중간 프로세싱 스테이지 이전의 프로세싱 단계들은 상기 도 1 내지 도 9b에 설명된 것과 유사하게 달성될 수 있으며, 이 중간 프로세싱 스테이지에 도달하는 것에 대한 설명은 본 명세서에서 반복되지 않는다. 이전에 설명된 실시예에 대한 것들과 유사한 이 실시예에 관한 세부사항들은 본 명세서에서 반복되지 않을 것이다.
도 11a 및 도 11b에서, 측벽 표면이 실질적으로 평면형 형상을 가질 수 있게 해주기 위해 제1 반도체층들(52A 내지 52C) 각각 내의 조성이 변화된다. 예를 들어, 상단 제1 반도체층(52A)이, 예를 들어, SiGe를 포함할 때, 등방성 에칭 프로세스 이후의 측벽 표면의 형상을 제어하기 위해 상단 제1 반도체층(52A) 내에서 게르마늄(Ge)의 원자 농도가 변화될 수 있다. 도 11a 및 도 11b에 예시된 실시예의 경우, 게르마늄(Ge)의 원자 농도는 층(52A)의 중간 부분보다 층(52A)의 상단 부분 및 하단 부분(예를 들어, 층(54A) 및 기판(50) 근처의 부분들)에서 더 높다. 고농도 부분으로부터 저농도 부분으로의 전이(transition)는 원하는 측벽 표면 형상에 따라 점진적인 전이일 수 있거나 갑작스러운 또는 계단형(step-type) 전이일 수 있다. 그 층들(52)의 각자의 중간 부분들보다 제1 반도체층들(52) 각각의 상단 부분 및 하단 부분에 더 많은 양의 게르마늄을 가짐으로써, 등방성 에칭 프로세스가 오목한 측벽 표면 대신에 실질적으로 평면형 측벽 표면을 생성할 수 있게 해주기 위해 상단 부분 및 하단 부분에 대한 에칭 속도는 그 층들의 중간 부분들보다 더 크다. 이 실시예에서, 제1 반도체층들(52B 및 52C)은 제1 반도체층(52A)과 유사한 조성 프로파일을 가지며, 그 설명이 본 명세서에서 반복되지 않는다.
도 12a 및 도 12b에서, 측벽 표면이 실질적으로 노치형(notched) 형상을 가질 수 있게 해주기 위해 제1 반도체층들(52A 내지 52C) 각각 내의 조성이 변화된다. 예를 들어, 상단 제1 반도체층(52A)이, 예를 들어, SiGe를 포함할 때, 등방성 에칭 프로세스 이후의 측벽 표면의 형상을 제어하기 위해 상단 제1 반도체층(52A) 내에서 게르마늄(Ge)의 원자 농도가 변화될 수 있다. 도 12a 및 도 12b에 예시된 실시예의 경우, 게르마늄(Ge)의 원자 농도는 층(52A)의 중간 부분보다 층(52A)의 상단 부분 및 하단 부분(예를 들어, 층(54A) 및 기판(50) 근처의 부분들)에서 더 낮다. 저농도 부분으로부터 고농도 부분으로의 전이는 원하는 측벽 표면 형상에 따라 점진적인 전이일 수 있거나 갑작스러운 또는 계단형 전이일 수 있다. 그 층들(52)의 각자의 중간 부분들보다 제1 반도체층들(52) 각각의 상단 부분 및 하단 부분에 더 적은 양의 게르마늄을 가짐으로써, 등방성 에칭 프로세스가 오목한 측벽 표면 대신에 실질적으로 노치형 측벽 표면을 생성할 수 있게 해주기 위해 상단 부분 및 하단 부분에 대한 에칭 속도는 그 층들의 중간 부분들보다 더 작다. 이 실시예에서, 제1 반도체층들(52B 및 52C)은 제1 반도체층(52A)과 유사한 조성 프로파일을 가지며, 그 설명이 본 명세서에서 반복되지 않는다.
도 13a 및 도 13b에서, 측벽 표면이 실질적으로 테이퍼형(tapered) 형상을 가질 수 있게 해주기 위해 제1 반도체층들(52A 내지 52C) 각각 내의 조성이 변화된다. 예를 들어, 상단 제1 반도체층(52A)이, 예를 들어, SiGe를 포함할 때, 등방성 에칭 프로세스 이후의 측벽 표면의 형상을 제어하기 위해 상단 제1 반도체층(52A) 내에서 게르마늄(Ge)의 원자 농도가 변화될 수 있다. 도 13a 및 도 13b에 예시된 실시예에서, 게르마늄(Ge)의 원자 농도는 층(52A)의 상부 부분(예를 들어, 층(54A) 근처의 부분)에서 층(52A)의 하부 부분(예를 들어, 기판(50) 근처의 부분)보다 더 높다. 고농도 부분으로부터 저농도 부분으로의 전이는 원하는 측벽 표면 형상에 따라 점진적인 전이일 수 있거나 갑작스러운 또는 계단형 전이일 수 있다. 그 층들(52)의 각자의 하부 부분보다 제1 반도체층들(52) 각각의 상부 부분에 더 많은 양의 게르마늄을 가짐으로써, 등방성 에칭 프로세스가 오목한 측벽 표면 대신에 실질적으로 테이퍼형 측벽 표면을 생성할 수 있게 해주기 위해 상단 부분에 대한 에칭 속도는 그 층들의 하부 부분보다 더 크다. 이 실시예에서, 제1 반도체층들(52B 및 52C)은 제1 반도체층(52A)과 유사한 조성 프로파일을 가지며, 그 설명이 본 명세서에서 반복되지 않는다.
도 14a 내지 도 22b는 일부 실시예들에 따른, NSFET들의 계속된 제조에서의 중간 스테이지들의 단면도들이다. 도 11a 및 도 11b의 제1 반도체층들(52A 내지 52C)의 실시예(예를 들어, 실질적으로 평면형 측벽 표면들을 갖는 실시예)에 대한 도 14a 내지 도 22b에서의 후속 단계들이 도시되어 있지만, 도 14a 내지 도 22b에서의 후속 단계들은 도 10a 내지 도 10c, 도 12a 및 도 12b 및 도 13a 및 도 13b에서의 실시예들에도 또한 적용가능하다.
도 14a 및 도 14b에서, 내측 스페이서들(90)은 측벽 리세스(88) 내에 형성된다. 내측 스페이서들(90)은 도 11a 및 도 11b에 예시된 구조물들 위에 내측 스페이서층(별도로 예시되지 않음)을 퇴적시킴으로써 형성될 수 있다. 내측 스페이서층은, CVD, ALD 등과 같은, 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 내측 스페이서층은 실리콘 질화물(SiN) 또는 실리콘 산화질화물(SiON)과 같은 물질을 포함할 수 있지만, k 값이 약 3.5 미만인 저 유전 상수(로우-k(low-k)) 물질과 같은, 임의의 적합한 물질이 이용될 수 있다. 내측 스페이서층은 이어서 에칭되어 내측 스페이서들(90)을 형성할 수 있다. 내측 스페이서층은, RIE, NBE 등과 같은, 이방성 에칭 프로세스에 의해 에칭될 수 있다. 내측 스페이서들(90)은 후속 에칭 프로세스들에 의한 후속하여 형성된 소스/드레인 영역들(예컨대, 도 15a 내지 도 15c와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역들(92))에 대한 손상을 방지하기 위해 사용될 수 있다.
도 15a 내지 도 15c에서, 나노구조물들(55)의 제2 반도체층들(54A 내지 54C)에 응력을 가하여, 이에 의해 성능을 개선시키기 위해, 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86)에 형성된다. 도 15b에 예시된 바와 같이, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역들(92)의 각자의 이웃하는 쌍들 사이에 배치되도록 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86) 내에 형성된다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)이 결과적인 NSFET들의 후속하여 형성된 게이트들을 단락(short out)시키지 않도록, 제1 스페이서들(81)은 에피택셜 소스/드레인 영역들(92)을 더미 게이트들(72)로부터 적절한 측방 거리만큼 분리시키는 데 사용된다. 내측 스페이서들(90)은 에피택셜 소스/드레인 영역들(92)과 결과적인 NSFET들의 후속하여 형성된 게이트들 사이의 단락들을 방지하기 위해 에피택셜 소스/드레인 영역들(92)을 제1 반도체층들(52A 내지 52C)로부터 적절한 측방 거리들만큼 분리시키는 데 사용될 수 있다.
영역(50N), 예를 들어, NMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 영역(50P), 예를 들어, PMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86) 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(92)은, n-형 NSFET들에 적절한 것과 같은, 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 제2 반도체층들(54A 내지 54C)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(92)은, 실리콘, 인 도핑된 실리콘, 탄소 도핑된 실리콘, 탄소 및 인 도핑된 실리콘 등 또는 이들의 조합과 같은, 제2 반도체층들(54A 내지 54C)에 인장 변형(tensile strain)을 가하는 물질들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 다중층 스택(56)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고 패싯들(facets)을 가질 수 있다.
영역(50P), 예를 들어, PMOS 영역에서의 에피택셜 소스/드레인 영역들(92)은 영역(50N), 예를 들어, NMOS 영역을 마스킹함으로써 형성될 수 있다. 이어서, 에피택셜 소스/드레인 영역들(92)이 제1 리세스들(86) 내에 에피택셜 성장된다. 에피택셜 소스/드레인 영역들(92)은, p-형 NSFET들에 적절한 것과 같은, 임의의 허용가능한 물질을 포함할 수 있다. 예를 들어, 제2 반도체층들(54A 내지 54C)이 실리콘인 경우, 에피택셜 소스/드레인 영역들(92)은, 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은, 제2 반도체층들(54A 내지 54C)에 압축 변형(compressive strain)을 가하는 물질들을 포함할 수 있다. 에피택셜 소스/드레인 영역들(92)은 또한 다중층 스택(56)의 각자의 표면들로부터 융기된 표면들을 가질 수 있고 패싯들을 가질 수 있다.
에피택셜 소스/드레인 영역들(92), 제2 반도체층들(54A 내지 54C), 및/또는 기판(50)은, 저농도로 도핑된 소스/드레인 영역들을 형성하기 위한 앞서 논의된 프로세스와 유사하게, 소스/드레인 영역들을 형성하도록 도펀트들로 주입될 수 있고, 뒤이어서 어닐링될 수 있다. 소스/드레인 영역들은 약 1 x 1019 atoms/cm3 내지 약 1 x 1021 atoms/cm3, 예컨대, 약 5.05 x 1020 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역들에 대한 n-형 및/또는 p-형 불순물들은 이전에 논의된 불순물들 중 임의의 것일 수 있다. 일부 실시예들에서, 에피택셜 소스/드레인 영역들(92)은 성장 동안 인시츄 도핑될 수 있다.
영역(50N) 및 영역(50P)에 에피택셜 소스/드레인 영역들(92)을 형성하는 데 사용되는 에피택시 프로세스들의 결과로서, 에피택셜 소스/드레인 영역들의 상부 표면들은 나노구조물들(55)의 측벽들을 넘어 외측으로 측방으로 확장되는 패싯들을 갖는다. 일부 실시예들에서, 이러한 패싯들은 도 15a에 의해 예시된 바와 같이 동일한 NSFET의 인접한 에피택셜 소스/드레인 영역들(92)을 병합시킨다. 다른 실시예들에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 15c에 의해 예시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 채로 유지된다. 도 15a 및 도 15c에 예시된 실시예들에서, 제1 스페이서들(81)은 STI 영역들(58) 위쪽에 연장되는 나노구조물들(55) 및 기판(50)의 측벽들의 부분들을 커버하여 이에 의해 에피택셜 성장을 차단하도록 형성될 수 있다. 일부 다른 실시예들에서, 제1 스페이서들(81)을 형성하는 데 사용되는 스페이서 에칭은 에피택셜 성장된 영역이 STI 영역(58)의 표면까지 연장될 수 있게 해주기 위해 스페이서 물질을 제거하도록 조정될 수 있다.
도 16a 및 도 16b에서, 제1 층간 유전체(ILD)(96)는 도 6a 및 도 15b에, 제각기, 예시된 구조(도 7a 내지 도 15b의 프로세스들은 도 6a에 예시된 단면을 변경하지 않음) 위에 퇴적된다. 제1 ILD(96)는 유전체 물질로 형성될 수 있고, CVD, PECVD(plasma-enhanced CVD), 또는 FCVD와 같은, 임의의 적당한 방법에 의해 퇴적될 수 있다. 유전체 물질들은 포스포-실리케이트 유리(PSG), 보로-실리케이트 유리(BSG), 붕소 도핑된 포스포-실리케이트 유리(BPSG), 도핑되지 않은 실리케이트 유리(USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성되는 다른 절연 물질들이 사용될 수 있다. 일부 실시예들에서, 콘택트 에칭 정지층(contact etch stop layer; CESL)(94)은 제1 ILD(96)와 에피택셜 소스/드레인 영역들(92), 마스크들(74), 및 제1 스페이서들(81) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 물질과는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 등과 같은, 유전체 물질을 포함할 수 있다.
도 17a 및 도 17b에서, 제1 ILD(96)의 상단 표면을 더미 게이트들(72) 또는 마스크들(74)의 상단 표면들과 동일한 높이로 레벨링(leveling)하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트들(72) 상의 마스크들(74), 및 마스크들(74)의 측벽들을 따라 있는 제1 스페이서들(81)의 부분들을 제거할 수 있다. 평탄화 프로세스 이후에, 더미 게이트들(72), 제1 스페이서들(81), 및 제1 ILD(96)의 상단 표면들은 동일한 높이로 되어 있다. 그에 따라, 더미 게이트들(72)의 상단 표면들은 제1 ILD(96)를 통해 노출된다. 일부 실시예들에서, 마스크들(74)은 유지될 수 있으며, 이 경우에 평탄화 프로세스는 제1 ILD(96)의 상단 표면을 마스크들(74) 및 제1 스페이서들(81)의 상단 표면과 동일한 높이로 레벨링한다.
도 18a 및 도 18b에서, 제2 리세스들(98)이 형성되도록, 더미 게이트들(72) 및 마스크들(74)(존재하는 경우)이 에칭 단계(들)에서 제거된다. 제2 리세스들(98) 내의 더미 유전체층들(60)의 부분들이 또한 제거될 수 있다. 일부 실시예들에서, 더미 게이트들(72)만이 제거되고 더미 유전체층들(60)은 남아 있으며 제2 리세스들(98)에 의해 노출된다. 일부 실시예들에서, 더미 유전체층들(60)이 다이의 제1 영역(예를 들어, 코어 로직 영역)에서는 제2 리세스들(98)로부터 제거되고 다이의 제2 영역(예를 들어, 입/출력 영역)에서는 제2 리세스들(98) 내에 유지된다. 일부 실시예들에서, 더미 게이트들(72)은 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96) 또는 제1 스페이서들(81)보다 더 빠른 속도로 더미 게이트들(72)을 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 제2 리세스(98)는, 후속하여 완성된 NSFET들에서 채널 영역들로서 기능하는, 다중층 스택(56)의 부분들을 노출시키고 그리고/또는 그 위에 놓인다. 채널 영역들로서 기능하는 다중층 스택(56)의 부분들은 에피택셜 소스/드레인 영역들(92)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 유전체층들(60)은 더미 게이트들(72)이 에칭될 때 에칭 정지층들로서 사용될 수 있다. 더미 유전체층들(60)은 이어서 더미 게이트들(72)의 제거 이후에 임의로 제거될 수 있다.
도 19a 및 도 19b에서, 제1 반도체층들(52A 내지 52C)이 제거되어 제2 리세스들(98)을 연장시킨다. 제1 반도체층들(52A 내지 52C)은 습식 에칭 등과 같은 등방성 에칭 프로세스에 의해 제거될 수 있다. 제1 반도체층들(52A 내지 52C)은 제1 반도체층들(52A 내지 52C)의 물질들에 대해 선택적인 에천트들을 사용하여 제거될 수 있는 반면, 제2 반도체층들(54A 내지 54C), 기판(50), STI 영역들(58)은 제1 반도체층들(52A 내지 52C)에 비해 상대적으로 에칭되지 않은 채로 유지된다. 제1 반도체층들(52A 내지 52C)이, 예를 들어, SiGe를 포함하고, 제2 반도체층들(54A 내지 54C)이, 예를 들어, Si 또는 SiC를 포함하는 일 실시예에서, 암모니아(NH3), 테트라메틸암모늄 하이드록사이드(TMAH), 암모늄 하이드록사이드(NH4OH) 등은 제2 반도체층들(52A 내지 52C)을 제거하는 데 사용될 수 있다.
도 20a 및 도 20b에서, 게이트 유전체층들(100) 및 게이트 전극들(102)이 대체 게이트들을 위해 형성된다. 게이트 유전체층들(100)은 제2 리세스들(98)에서 컨포멀하게, 예컨대, 기판(50)의 상단 표면들 및 측벽들 상에 그리고 제2 반도체층들(54A 내지 54C)의 상단 표면들, 측벽들, 및 하단 표면들 상에 퇴적된다. 게이트 유전체층들(100)은 또한 제1 ILD(96), CESL(94), 제1 스페이서들(81), 및 STI 영역들(58)의 상단 표면들 상에 퇴적될 수 있다. 일부 실시예들에 따르면, 게이트 유전체들(100)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다중층들을 포함한다. 일부 실시예들에서, 게이트 유전체층들(100)은 하이-k(high-k) 유전체 물질을 포함하고, 이러한 실시예들에서, 게이트 유전체층들(100)은 약 7.0보다 큰 k 값을 가질 수 있으며, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납의 실리케이트, 및 이들의 조합들을 가질 수 있다. 게이트 유전체층들(100)의 형성 방법들은 분자 빔 퇴적(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극들(102)은, 제각기, 게이트 유전체층들(100) 위에 퇴적되고, 제2 리세스들(98)의 남아 있는 부분들을 충전시킨다. 게이트 전극들(102)은 티타늄 질화물, 티타늄 산화물, 탄탈룸 질화물, 탄탈룸 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합들, 또는 이들의 다중층들과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극들(102)이 도 20a 및 도 20b에 예시되어 있지만, 게이트 전극들(102)은 임의의 개수의 라이너층들, 임의의 개수의 일함수 튜닝층들, 및 충전 물질을 포함할 수 있다. 게이트 전극들(102)을 구성하는 층들의 임의의 조합은 제2 반도체층들(54A 내지 54C) 각각 사이의 그리고 제2 반도체층(54A)과 기판(50) 사이의 영역들에 퇴적될 수 있다. 제2 리세스들(108)의 충전 이후에, 게이트 전극들(108)의 물질 및 게이트 유전체층들(100)의 잉여 부분들을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 잉여 부분들은 제1 ILD(96)의 상단 표면 위에 있다. 게이트 유전체층들(100) 및 게이트 전극들(102)의 물질의 남아있는 부분들은 따라서 결과적인 NSFET들의 대체 게이트들을 형성한다. 게이트 전극들(102) 및 게이트 유전체층들(100)은 집합적으로 "게이트 스택들"이라고 지칭될 수 있다.
각각의 영역에서의 게이트 유전체층들(100)이 동일한 물질들로 형성되도록 영역(50N) 및 영역(50P)에서의 게이트 유전체층들(100)의 형성이 동시에 일어날 수 있으며, 각각의 영역에서의 게이트 전극들(102)이 동일한 물질들로 형성되도록 게이트 전극들(102)의 형성이 동시에 일어날 수 있다. 일부 실시예들에서, 게이트 유전체층들(100)이 상이한 물질들일 수 있도록, 각각의 영역에서의 게이트 유전체층들(100)이 별개의 프로세스들에 의해 형성될 수 있고, 그리고/또는 게이트 전극들(102)이 상이한 물질들일 수 있도록, 각각의 영역에서의 게이트 전극들(102)이 별개의 프로세스들에 의해 형성될 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역들을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 21a 및 도 21b에서, 제2 ILD(110)는 제1 ILD(96) 위에 퇴적된다. 일부 실시예들에서, 제2 ILD(110)는 FCVD에 의해 형성되는 유동성 막이다. 일부 실시예들에서, 제2 ILD(110)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD, PECVD 등과 같은, 임의의 적합한 방법에 의해 퇴적될 수 있다. 일부 실시예들에 따르면, 제2 ILD(110)의 형성 이전에, 리세스가 제1 스페이서들(81)의 양측 부분들 사이에서 게이트 스택 바로 위에 형성되도록, 게이트 스택(게이트 유전체층들(100) 및 대응하는 위에 놓인 게이트 전극들(102)을 포함함)이 리세싱된다. 실리콘 질화물, 실리콘 산화질화물 등과 같은, 유전체 물질의 하나 이상의 층을 포함하는 게이트 마스크(108)가 리세스 내에 충전되고, 제1 ILD(96) 위에 연장되는 유전체 물질의 잉여 부분들을 제거하기 위해 평탄화 프로세스가 뒤따른다. (도 22a 및 도 22b와 관련하여 아래에서 논의되는, 게이트 콘택트들(114)과 같은) 후속하여 형성된 게이트 콘택트들은 리세싱된 게이트 전극들(102)의 상단 표면과 접촉하도록 게이트 마스크(108)를 관통한다.
도 22a 및 도 22b에서, 소스/드레인 콘택트들(112) 및 게이트 콘택트들(114)은 제2 ILD(110) 및 제1 ILD(96)를 관통하여 형성된다. 소스/드레인 콘택트들(112)에 대한 개구부들은 제1 ILD(96) 및 제2 ILD(110)를 관통하여 형성되고, 게이트 콘택트들(114)에 대한 개구부들은 제2 ILD(110) 및 게이트 마스크(108)를 관통하여 형성된다. 개구부들은 허용가능한 포토리소그래피 및 에칭 기술들을 사용하여 형성될 수 있다. 확산 장벽층, 접착층 등과 같은, 라이너, 및 도전성 물질이 개구부들 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(110)의 표면으로부터 잉여 물질을 제거하기 위해, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 남아있는 라이너 및 도전성 물질은 개구부들 내의 소스/드레인 콘택트들(112) 및 게이트 콘택트들(114)을 형성한다. 에피택셜 소스/드레인 영역들(92)과 소스/드레인 콘택트들(112) 사이의 계면에 실리사이드를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 콘택트들(112)은 에피택셜 소스/드레인 영역들(92)에 물리적으로 및 전기적으로 커플링되고, 게이트 콘택트들(114)은 게이트 전극들(102)에 물리적으로 및 전기적으로 커플링된다. 소스/드레인 콘택트들(112) 및 게이트 콘택트들(114)이 상이한 프로세스들에서 형성될 수 있거나, 또는 동일한 프로세스에서 형성될 수 있다. 비록 동일한 단면들로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트들(112) 및 게이트 콘택트들(114) 각각이 상이한 단면들로 형성될 수 있고, 이는 콘택트들의 단락을 피할 수 있음이 이해되어야 한다.
도 23 내지 도 26b는 일부 실시예들에 따른, NSFET들의 제조 동안의 중간 단계들의 단면도들이다. 도 26a는 도 1에 예시된 기준 단면(A-A')을 예시한다. 도 23, 도 24, 도 25a, 및 도 26b는 도 1에 예시된 기준 단면(B-B')을 예시한다. 도 23 내지 도 26b에서의 실시예는 이 실시예가 2개의 내측 스페이서층을 포함한다는 점을 제외하고는 도 1 내지 도 22b에 예시된 실시예들과 유사하다. 이전에 설명된 실시예에 대한 것들과 유사한 이 실시예에 관한 세부사항들은 본 명세서에서 반복되지 않을 것이다.
도 23은 상기 도 10a 내지 도 10c에 설명된 것과 유사한 중간 프로세싱 스테이지를 예시하고, 이 중간 프로세싱 스테이지를 형성하는 것에 대한 설명은 본 명세서에서 반복되지 않는다.
도 23에서, 제1 내측 스페이서층(90A)은 도 10a 내지 도 10c에 예시된 구조 위에 형성된다. 제1 내측 스페이서층(90A)은, CVD, ALD 등과 같은, 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제1 내측 스페이서층(90A)은 실리콘 탄화질화물(SiCN), 실리콘 탄화물(SiC), 실리콘 카르복시질화물(SiCON) 등, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 일부 실시예들에서, 제1 내측 스페이서층(90A)은 약 0.5 nm 내지 약 2 nm의 범위에 있는, 예컨대, 1.5 nm의 두께를 갖도록 형성된다.
도 24에서, 제2 내측 스페이서층(90B)은 도 23에 예시된 제1 내측 스페이서층(90B) 위에 형성된다. 제2 내측 스페이서층(90B)은, CVD, ALD 등과 같은, 컨포멀 퇴적 프로세스에 의해 퇴적될 수 있다. 제2 내측 스페이서층(90B)은 실리콘 질화물(SiN), 실리콘 카르복시질화물(SiCON), 실리콘, 실리콘 산화물(SiO) 등, 또는 이들의 조합과 같은 물질을 포함할 수 있다. 일부 실시예들에서, 제2 내측 스페이서층(90B)은 약 2 nm 내지 약 6 nm의 범위에 있는, 예컨대, 4 nm의 두께를 갖도록 형성된다.
도 25a 및 도 25b에서, 제1 및 제2 내측 스페이서층들(90A 및 90B)은 이어서, 내측 스페이서들(91A 및 91B)을 포함하는, 내측 스페이서들(91)을 형성하도록 에칭될 수 있다. 제1 및 제2 내측 스페이서층들(90A 및 90B)은, RIE, NBE 등과 같은, 이방성 에칭 프로세스에 의해 에칭될 수 있다. 내측 스페이서들(91)은 후속 에칭 프로세스들에 의한 후속하여 형성된 소스/드레인 영역들(예컨대, 도 26a 및 도 26b와 관련하여 아래에서 논의되는, 에피택셜 소스/드레인 영역들(92))에 대한 손상을 방지하기 위해 사용될 수 있다. 내측 스페이서 구조물에 다수의 스페이서층들을 포함시킴으로써, 나노구조 디바이스에 대한 커패시턴스를 또한 낮추면서 내측 스페이서 구조물의 에칭 내성이 개선된다. 예를 들어, 제1 내측 스페이서층(90A)에 대한 물질은 대체 게이트 프로세스 동안의 그의 향상된 에칭 내성을 위해 선택될 수 있는 반면, 제2 스페이서층(90B)에 대한 물질은 나노구조 디바이스의 커패시턴스를 낮추기 위해 그의 로우-k 값을 위해 선택될 수 있다.
도 25a에 예시된 바와 같이, 내측 스페이서(91A)의 일부는 더미 게이트들(72)의 측벽들 상의 스페이서들(81) 상에 남아있을 수 있다. 이 남아있는 내측 스페이서(91A)는 후속 프로세싱 동안 대체 게이트 스택들(100/102)의 측벽들에 대한 추가적인 보호를 제공할 수 있다.
도 26a 및 도 26b에서, NSFET들의 형성에서 도 25a 및 도 25b의 구조에 대해 후속 프로세싱이 수행된다. 이러한 후속 프로세싱은 위에서 설명된 도 15a 내지 도 22b에서의 프로세싱과 유사하며, 그 설명은 본 명세서에서 반복되지 않는다.
비록 도 23 내지 도 26b의 실시예가 개별적으로 예시되고 설명되었지만, 그의 특징들이 본 개시내용에서의 이전 실시예들 중 임의의 것과 결합될 수 있다. 예를 들어, 실질적으로 평면형 측벽 표면들을 갖는 제1 반도체층들(52A 내지 52C)(예를 들어, 도 14a 및 도 14b 참조)은 2층 내측 스페이서 구조물(91A/91B)을 포함할 수 있다.
실시예들은 장점들을 달성할 수 있다. 개시된 실시예들에서, 나노구조물들은 대체 게이트 구조물 및 내측 스페이서 구조물의 형상들 및 치수들을 제어하도록 설계된다. 특정 실시예들에서, 희생층의 반도체 화합물 중의 원소(예를 들어, Ge)의 원자 농도는 대체 게이트 구조물의 형상 및 치수들을 제어하도록 제어 및 변화될 수 있다. 게다가, 희생층의 반도체 화합물 중의 원소(예를 들어, Ge)의 원자 농도는 나노구조 디바이스의 채널 영역의 길이를 제어하도록 제어 및 변화될 수 있다. 대체 게이트 구조물의 형상 및 치수와 채널 길이를 제어함으로써, 나노구조 디바이스의 전기적 속성들이 개선될 수 있고, 나노구조 디바이스의 균일성이 개선될 수 있다. 추가 실시예들에서, 내측 스페이서 구조물은 나노구조 디바이스에 대한 커패시턴스를 또한 낮추면서 내측 스페이서 구조물의 에칭 내성을 개선시킬 수 있는 다수의 스페이서층들을 포함할 수 있다.
일 실시예에서, 방법은 반도체 기판 위에 제1 다중층 스택을 형성하는 단계 - 제1 다중층 스택은 반도체 기판 위의 제1 희생층, 제1 희생층 위의 제1 채널층, 제1 채널층 위의 제2 희생층, 및 제2 희생층 위의 제2 채널층을 포함하고, 제1 희생층은 제1 반도체 원소의 제1 원자 농도를 가지며, 제2 희생층은 제1 반도체 원소의 제2 원자 농도를 갖고, 제2 원자 농도는 제1 원자 농도보다 작음 - 를 포함한다. 본 방법은 제1 트렌치를 형성하기 위해 다중층 스택 및 반도체 기판을 패터닝하는 단계를 또한 포함한다. 본 방법은 제1 트렌치 내에 격리 영역을 형성하는 단계를 또한 포함한다. 본 방법은 패터닝된 다중층 스택 및 격리 영역 위에 제1 게이트 스택을 형성하는 단계를 또한 포함한다. 본 방법은 제1 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 패터닝된 다중층 스택을 에칭하는 단계 - 에칭하는 단계는 등방성 에칭 프로세스를 포함함 - 를 또한 포함한다. 본 방법은 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계를 또한 포함한다. 본 방법은 패터닝되고 에칭된 다중층 스택의 제1 희생층 및 제2 희생층과 제1 게이트 스택을 제2 게이트 스택으로 대체하는 단계 - 제2 게이트 스택은 에칭된 제1 채널층 및 에칭된 제2 채널층을 둘러쌈 - 를 또한 포함한다.
실시예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 제1 반도체 원소가 게르마늄인 방법. 제1 희생층은 실리콘 게르마늄을 포함한다. 제1 리세스를 형성하기 위해 패터닝된 다중층 스택을 에칭하는 단계는, 제1 에칭 속도로 제1 희생층을 에칭하고 제2 에칭 속도로 제2 희생층을 에칭하고, 제2 에칭 속도는 제1 에칭 속도보다 더 작다. 제1 희생층은 제1 희생층 전체에 걸쳐 제1 반도체 원소의 제1 원자 농도를 갖는다. 반도체 기판 위에 제1 다중층 스택을 형성하는 단계는, 제1 희생층, 제1 채널층, 제2 희생층, 및 제2 채널층 각각을 에피택셜 성장시키는 단계를 더 포함한다. 제1 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 패터닝된 다중층 스택을 에칭하는 단계는, 패터닝된 다중층 스택 및 반도체 기판을 이방성으로 에칭하는 단계, 및 이방성으로 에칭한 후에, 패터닝된 다중층 스택 및 반도체 기판을 등방성으로 에칭하는 단계 - 등방성으로 에칭하는 단계는, 패터닝된 다중층 스택의 제1 희생층 및 제2 희생층의 측벽을 리세싱함 - 를 더 포함한다. 제2 게이트 스택이 형성된 후에, 내측 스페이서는 제2 게이트 스택과 제1 소스/드레인 영역 사이에 있다. 내측 스페이서는 상이한 물질 조성들을 갖는 다수의 스페이서층들을 포함한다.
일 실시예에서, 방법은 반도체 기판 위에 제1 다중층 핀 구조물을 형성하는 단계를 포함하고, 제1 다중층 핀 구조물을 형성하는 단계는, 반도체 기판 위에 제1 희생층을 에피택셜 성장시키는 단계 - 제1 희생층은 제1 부분 및 제2 부분을 갖고, 제1 부분은 제1 반도체 원소의 제1 원자 농도를 갖고, 제2 부분은 제1 반도체 원소의 제2 원자 농도를 갖고, 제2 원자 농도는 제1 원자 농도와는 상이함 - 를 포함한다. 본 방법은 제1 희생층으로부터 제1 채널층을 에피택셜 성장시키는 단계를 또한 포함한다. 본 방법은 제1 채널층으로부터 제2 희생층을 에피택셜 성장시키는 단계 - 제2 희생층은 제1 부분 및 제2 부분을 갖고, 제1 부분은 제1 반도체 원소의 제3 원자 농도를 갖고, 제2 부분은 제1 반도체 원소의 제4 원자 농도를 갖고, 제4 원자 농도는 제3 원자 농도와는 상이함 - 를 또한 포함한다. 본 방법은 제2 희생층으로부터 제2 채널층을 에피택셜 성장시키는 단계를 또한 포함한다. 본 방법은 다중층 핀 구조물을 형성하기 위해 제1 희생층, 제1 채널층, 제2 희생층, 제2 채널층, 및 반도체 기판을 패터닝하는 단계를 또한 포함한다. 본 방법은 다중층 핀 구조물 위에 더미 게이트 스택을 형성하는 단계를 또한 포함한다. 본 방법은 더미 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 다중층 핀 구조물을 에칭하는 단계 - 에칭하는 단계는 등방성 에칭 프로세스를 포함함 - 를 또한 포함한다. 본 방법은 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계를 또한 포함한다. 본 방법은 에칭된 다중층 핀 구조물의 제1 희생층 및 제2 희생층과 더미 게이트 스택을 활성 게이트 스택으로 대체하는 단계 - 활성 게이트 스택은 에칭된 제1 채널층 및 에칭된 제2 채널층을 둘러쌈 - 를 또한 포함한다.
실시예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 다중층 핀 구조물을 에칭한 후에, 에칭된 다중층 핀 구조물의 에칭된 제1 희생층 및 제2 희생층은 평면형 측벽을 갖는 방법. 다중층 핀 구조물을 에칭한 후에, 에칭된 다중층 핀 구조물의 에칭된 제1 희생층 및 제2 희생층은 노치형 측벽을 갖는다. 다중층 핀 구조물을 에칭한 후에, 에칭된 다중층 핀 구조물의 에칭된 제1 희생층 및 제2 희생층은 테이퍼형 측벽을 갖는다. 제1 반도체 원소는 게르마늄이다. 제1 희생층의 제1 부분은 제1 희생층의 상단 부분이고, 제1 희생층의 제2 부분은 제1 희생층의 중간 부분이고, 제1 희생층의 상단 부분 및 하단 부분은 제1 희생층의 중간 부분보다 더 높은 제1 반도체 원소의 원자 농도를 갖고, 중간 부분은 상단 부분과 하단 부분 사이에 있다.
일 실시예에서, 반도체 디바이스는 반도체 기판 위의 제1 채널 영역을 포함한다. 반도체 디바이스는 제1 채널 영역 위의 제2 채널 영역을 또한 포함한다. 반도체 디바이스는 반도체 기판 위에 있고 제1 채널 영역 및 제2 채널 영역을 둘러싸는 제1 게이트 스택을 또한 포함한다. 반도체 디바이스는 제1 채널 영역으로부터 제2 채널 영역으로 그리고 제1 게이트 스택의 측벽을 따라 연장되는 제1 내측 스페이서를 또한 포함한다. 반도체 디바이스는 제1 채널 영역으로부터 제2 채널 영역으로 그리고 제1 내측 스페이서의 측벽을 따라 연장되는 제2 내측 스페이서 - 제2 내측 스페이서는, 제1 내측 스페이서와는 상이한 물질 조성을 가짐 - 를 또한 포함한다. 반도체 디바이스는 제1 채널 영역, 제2 채널 영역, 및 제2 내측 스페이서에 인접한 제1 소스/드레인 영역 - 제1 내측 스페이서 및 제2 내측 스페이서는 제1 게이트 스택과 제1 소스/드레인 영역 사이에 있음 - 을 또한 포함한다.
실시예들은 이하의 특징들 중 하나 이상을 포함할 수 있다. 제1 내측 스페이서는 제1 게이트 스택과 물리적으로 접촉하고, 제2 내측 스페이서는 제1 소스/드레인 영역과 물리적으로 접촉하는 반도체 디바이스. 제1 내측 스페이서는 제1 게이트 스택의 오목한 표면에서 제1 게이트 스택과 물리적으로 접촉한다. 제1 내측 스페이서는 SiCN을 포함하고, 여기서 제2 내측 스페이서는 SiN을 포함한다. 제1 내측 스페이서 및 제2 내측 스페이서는 제1 채널 영역의 상단 표면으로부터 제2 채널 영역의 하단 표면으로 각각 연장된다.
전술한 내용은 본 기술분야의 통상의 기술자가 본 개시내용의 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 특징들을 개략적으로 설명한다. 본 기술분야의 통상의 기술자라면 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수 있음을 이해할 것이다. 본 기술분야의 통상의 기술자라면 그러한 동등한 구성들이 본 개시내용의 사상 및 범위를 벗어나지 않는다는 것과, 그것들이 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에 다양한 변경들, 대체들, 및 수정들을 행할 수 있음을 또한 인식할 것이다.
<부기>
1. 방법으로서,
반도체 기판 위에 제1 다중층 스택을 형성하는 단계 - 상기 제1 다중층 스택은 반도체 기판 위의 제1 희생층, 상기 제1 희생층 위의 제1 채널층, 상기 제1 채널층 위의 제2 희생층, 및 상기 제2 희생층 위의 제2 채널층을 포함하고, 상기 제1 희생층은 제1 반도체 원소의 제1 원자 농도를 갖고, 상기 제2 희생층은 상기 제1 반도체 원소의 제2 원자 농도를 갖고, 상기 제2 원자 농도는 상기 제1 원자 농도보다 더 작음 - ;
제1 트렌치를 형성하기 위해 상기 다중층 스택 및 상기 반도체 기판을 패터닝하는 단계;
상기 제1 트렌치 내에 격리 영역을 형성하는 단계;
상기 패터닝된 다중층 스택 및 상기 격리 영역 위에 제1 게이트 스택을 형성하는 단계;
상기 제1 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 상기 패터닝된 다중층 스택을 에칭하는 단계 - 상기 에칭하는 단계는 등방성 에칭 프로세스를 포함함 - ;
상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및
상기 패터닝되고 에칭된 다중층 스택의 제1 희생층 및 제2 희생층과 상기 제1 게이트 스택을 제2 게이트 스택으로 대체하는 단계 - 상기 제2 게이트 스택은 에칭된 제1 채널층 및 에칭된 제2 채널층 각각을 둘러쌈 -
를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 반도체 원소는 게르마늄인, 방법.
3. 제2항에 있어서, 상기 제1 희생층은 실리콘 게르마늄을 포함하는, 방법.
4. 제1항에 있어서, 상기 제1 리세스를 형성하기 위해 상기 패터닝된 다중층 스택을 에칭하는 단계는, 제1 에칭 속도로 상기 제1 희생층을 에칭하고 제2 에칭 속도로 상기 제2 희생층을 에칭하고, 상기 제2 에칭 속도는 상기 제1 에칭 속도보다 더 작은, 방법.
5. 제1항에 있어서, 상기 제1 희생층은 상기 제1 희생층 전체에 걸쳐 상기 제1 반도체 원소의 제1 원자 농도를 갖는, 방법.
6. 제1항에 있어서, 상기 반도체 기판 위에 제1 다중층 스택을 형성하는 단계는, 상기 제1 희생층, 상기 제1 채널층, 상기 제2 희생층, 및 상기 제2 채널층 각각을 에피택셜 성장시키는 단계를 더 포함하는, 방법.
7. 제1항에 있어서, 상기 제1 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 상기 패터닝된 다중층 스택을 에칭하는 단계는,
상기 패터닝된 다중층 스택 및 상기 반도체 기판을 이방성으로 에칭하는 단계; 및
이방성으로 에칭한 후에, 상기 패터닝된 다중층 스택 및 상기 반도체 기판을 등방성으로 에칭하는 단계 - 상기 등방성으로 에칭하는 단계는, 상기 패터닝된 다중층 스택의 제1 희생층 및 제2 희생층의 측벽을 리세싱함 -
를 더 포함하는, 방법.
8. 제7항에 있어서,
상기 제1 희생층 및 상기 제2 희생층의 리세싱된 측벽 상에 내측 스페이서를 형성하는 단계 - 상기 제2 게이트 스택이 형성된 후에, 상기 내측 스페이서는 상기 제2 게이트 스택과 상기 제1 소스/드레인 영역 사이에 있음 -
를 더 포함하는, 방법.
9. 제8항에 있어서, 상기 내측 스페이서는, 상이한 물질 조성을 갖는 복수의 스페이서층을 포함하는, 방법.
10. 방법으로서,
반도체 기판 위에 제1 다중층 핀 구조물을 형성하는 단계 - 상기 제1 다중층 핀 구조물을 형성하는 단계는,
반도체 기판 위에 제1 희생층을 에피택셜 성장시키는 단계 - 상기 제1 희생층은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 제1 반도체 원소의 제1 원자 농도를 갖고, 상기 제2 부분은 상기 제1 반도체 원소의 제2 원자 농도를 갖고, 상기 제2 원자 농도는 상기 제1 원자 농도와는 상이함 - ;
상기 제1 희생층으로부터 제1 채널층을 에피택셜 성장시키는 단계;
상기 제1 채널층으로부터 제2 희생층을 에피택셜 성장시키는 단계 - 상기 제2 희생층은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 상기 제1 반도체 원소의 제3 원자 농도를 갖고, 상기 제2 부분은 상기 제1 반도체 원소의 제4 원자 농도를 갖고, 상기 제4 원자 농도는 상기 제3 원자 농도와는 상이함 - ;
상기 제2 희생층으로부터 제2 채널층을 에피택셜 성장시키는 단계; 및
상기 다중층 핀 구조물을 형성하기 위해 상기 제1 희생층, 상기 제1 채널층, 상기 제2 희생층, 상기 제2 채널층, 및 상기 반도체 기판을 패터닝하는 단계
를 포함함 - ;
상기 다중층 핀 구조물 위에 더미 게이트 스택을 형성하는 단계;
상기 더미 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 상기 다중층 핀 구조물을 에칭하는 단계 - 상기 에칭하는 단계는 등방성 에칭 프로세스를 포함함 - ;
상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및
상기 에칭된 다중층 핀 구조물의 제1 희생층 및 제2 희생층과 상기 더미 게이트 스택을 활성 게이트 스택으로 대체하는 단계 - 상기 활성 게이트 스택은 에칭된 제1 채널층 및 에칭된 제2 채널층을 둘러쌈 -
를 포함하는, 방법.
11. 제10항에 있어서, 상기 다중층 핀 구조물을 에칭한 후에, 상기 에칭된 다중층 핀 구조물의 에칭된 제1 희생층 및 제2 희생층은 평면형 측벽을 갖는, 방법.
12. 제10항에 있어서, 상기 다중층 핀 구조물을 에칭한 후에, 상기 에칭된 다중층 핀 구조물의 에칭된 제1 희생층 및 제2 희생층은 노치형(notched) 측벽을 갖는, 방법.
13. 제10항에 있어서, 상기 다중층 핀 구조물을 에칭한 후에, 상기 에칭된 다중층 핀 구조물의 에칭된 제1 희생층 및 제2 희생층은 테이퍼형(tapered) 측벽을 갖는, 방법.
14. 제10항에 있어서, 상기 제1 반도체 원소는 게르마늄인, 방법.
15. 제10항에 있어서, 상기 제1 희생층의 제1 부분은 상기 제1 희생층의 상단 부분이고, 상기 제1 희생층의 제2 부분은 상기 제1 희생층의 중간 부분이고, 상기 제1 희생층의 상단 부분 및 하단 부분은 상기 제1 희생층의 중간 부분보다 더 높은 상기 제1 반도체 원소의 원자 농도를 갖고, 상기 중간 부분은 상기 상단 부분과 상기 하단 부분 사이에 있는, 방법.
16. 반도체 디바이스로서,
반도체 기판 위의 제1 채널 영역;
상기 제1 채널 영역 위의 제2 채널 영역;
상기 반도체 기판 위에 있고 상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 제1 게이트 스택;
상기 제1 채널 영역으로부터 상기 제2 채널 영역으로 그리고 상기 제1 게이트 스택의 측벽을 따라 연장되는 제1 내측 스페이서;
상기 제1 채널 영역으로부터 상기 제2 채널 영역으로 그리고 상기 제1 내측 스페이서의 측벽을 따라 연장되는 제2 내측 스페이서 - 상기 제2 내측 스페이서는, 상기 제1 내측 스페이서와는 상이한 물질 조성을 가짐 - ; 및
상기 제1 채널 영역, 상기 제2 채널 영역, 및 상기 제2 내측 스페이서에 인접한 제1 소스/드레인 영역 - 상기 제1 내측 스페이서 및 상기 제2 내측 스페이서는 상기 제1 게이트 스택과 상기 제1 소스/드레인 영역 사이에 있음 -
을 포함하는, 반도체 디바이스.
17. 제16항에 있어서, 상기 제1 내측 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하고, 상기 제2 내측 스페이서는 상기 제1 소스/드레인 영역과 물리적으로 접촉하는, 반도체 디바이스.
18. 제17항에 있어서, 상기 제1 내측 스페이서는 상기 제1 게이트 스택의 오목한 표면에서 상기 제1 게이트 스택과 물리적으로 접촉하는, 반도체 디바이스.
19. 제16항에 있어서, 상기 제1 내측 스페이서는 SiCN을 포함하고, 상기 제2 내측 스페이서는 SiN을 포함하는, 반도체 디바이스.
20. 제16항에 있어서, 상기 제1 내측 스페이서 및 상기 제2 내측 스페이서는 상기 제1 채널 영역의 상단 표면으로부터 상기 제2 채널 영역의 하단 표면으로 각각 연장되는, 반도체 디바이스.

Claims (10)

  1. 방법으로서,
    반도체 기판 위에 제1 다중층 스택을 형성하는 단계 - 상기 제1 다중층 스택은 반도체 기판 위의 제1 희생층, 상기 제1 희생층 위의 제1 채널층, 상기 제1 채널층 위의 제2 희생층, 및 상기 제2 희생층 위의 제2 채널층을 포함하고, 상기 제1 희생층은 제1 반도체 원소의 제1 원자 농도를 갖고, 상기 제2 희생층은 상기 제1 반도체 원소의 제2 원자 농도를 갖고, 상기 제2 원자 농도는 상기 제1 원자 농도보다 더 작음 - ;
    제1 트렌치를 형성하기 위해 상기 다중층 스택 및 상기 반도체 기판을 패터닝하는 단계;
    상기 제1 트렌치 내에 격리 영역을 형성하는 단계;
    상기 패터닝된 다중층 스택 및 상기 격리 영역 위에 제1 게이트 스택을 형성하는 단계;
    상기 제1 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 상기 패터닝된 다중층 스택을 에칭하는 단계 - 상기 에칭하는 단계는 등방성 에칭 프로세스를 포함함 - ;
    상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및
    상기 패터닝되고 에칭된 다중층 스택의 제1 희생층 및 제2 희생층과 상기 제1 게이트 스택을 제2 게이트 스택으로 대체하는 단계 - 상기 제2 게이트 스택은 에칭된 제1 채널층 및 에칭된 제2 채널층 각각을 둘러쌈 -
    를 포함하는, 방법.
  2. 제1항에 있어서, 상기 반도체 기판 위에 제1 다중층 스택을 형성하는 단계는, 상기 제1 희생층, 상기 제1 채널층, 상기 제2 희생층, 및 상기 제2 채널층 각각을 에피택셜 성장시키는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서, 상기 제1 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 상기 패터닝된 다중층 스택을 에칭하는 단계는,
    상기 패터닝된 다중층 스택 및 상기 반도체 기판을 이방성으로 에칭하는 단계; 및
    이방성으로 에칭한 후에, 상기 패터닝된 다중층 스택 및 상기 반도체 기판을 등방성으로 에칭하는 단계 - 상기 등방성으로 에칭하는 단계는, 상기 패터닝된 다중층 스택의 제1 희생층 및 제2 희생층의 측벽을 리세싱함 -
    를 더 포함하는, 방법.
  4. 제3항에 있어서,
    상기 제1 희생층 및 상기 제2 희생층의 리세싱된 측벽 상에 내측 스페이서를 형성하는 단계 - 상기 제2 게이트 스택이 형성된 후에, 상기 내측 스페이서는 상기 제2 게이트 스택과 상기 제1 소스/드레인 영역 사이에 있음 -
    를 더 포함하는, 방법.
  5. 방법으로서,
    반도체 기판 위에 제1 다중층 핀 구조물을 형성하는 단계 - 상기 제1 다중층 핀 구조물을 형성하는 단계는,
    반도체 기판 위에 제1 희생층을 에피택셜 성장시키는 단계;
    상기 제1 희생층으로부터 제1 채널층을 에피택셜 성장시키는 단계;
    상기 제1 채널층으로부터 제2 희생층을 에피택셜 성장시키는 단계;
    상기 제2 희생층으로부터 제2 채널층을 에피택셜 성장시키는 단계; 및
    상기 다중층 핀 구조물을 형성하기 위해 상기 제1 희생층, 상기 제1 채널층, 상기 제2 희생층, 상기 제2 채널층, 및 상기 반도체 기판을 패터닝하는 단계
    를 포함함 - ;
    상기 다중층 핀 구조물 위에 더미 게이트 스택을 형성하는 단계 - 상기 더미 게이트 스택 아래의 상기 제1 희생층은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 제1 반도체 원소의 제1 원자 농도를 갖고, 상기 제2 부분은 상기 제1 반도체 원소의 제2 원자 농도를 갖고, 상기 제2 원자 농도는 상기 제1 원자 농도와는 상이하며, 상기 더미 게이트 스택 아래의 상기 제2 희생층은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 상기 제1 반도체 원소의 제3 원자 농도를 갖고, 상기 제2 부분은 상기 제1 반도체 원소의 제4 원자 농도를 갖고, 상기 제4 원자 농도는 상기 제3 원자 농도와는 상이함 -;
    상기 더미 게이트 스택에 인접하여 제1 리세스를 형성하기 위해 상기 다중층 핀 구조물을 에칭하는 단계 - 상기 에칭하는 단계는 등방성 에칭 프로세스를 포함함 - ;
    상기 제1 리세스 내에 제1 소스/드레인 영역을 에피택셜 성장시키는 단계; 및
    상기 에칭된 다중층 핀 구조물의 제1 희생층 및 제2 희생층과 상기 더미 게이트 스택을 활성 게이트 스택으로 대체하는 단계 - 상기 활성 게이트 스택은 에칭된 제1 채널층 및 에칭된 제2 채널층을 둘러쌈 -
    를 포함하는, 방법.
  6. 반도체 디바이스로서,
    반도체 기판 위의 제1 채널 영역;
    상기 제1 채널 영역 위의 제2 채널 영역;
    상기 반도체 기판 위에 있고 상기 제1 채널 영역 및 상기 제2 채널 영역을 둘러싸는 제1 게이트 스택;
    상기 제1 채널 영역으로부터 상기 제2 채널 영역으로 그리고 상기 제1 게이트 스택의 측벽을 따라 연장되는 제1 내측 스페이서;
    상기 제1 채널 영역으로부터 상기 제2 채널 영역으로 그리고 상기 제1 내측 스페이서의 측벽을 따라 연장되는 제2 내측 스페이서 - 상기 제2 내측 스페이서는, 상기 제1 내측 스페이서와는 상이한 물질 조성을 가짐 - ; 및
    상기 제1 채널 영역, 상기 제2 채널 영역, 및 상기 제2 내측 스페이서에 인접한 제1 소스/드레인 영역 - 상기 제1 내측 스페이서 및 상기 제2 내측 스페이서는 상기 제1 게이트 스택과 상기 제1 소스/드레인 영역 사이에 있고, 상기 제1 소스/드레인 영역의 일부는 상기 제1 채널 영역과 상기 제2 채널 영역 사이에 있음 -
    을 포함하는, 반도체 디바이스.
  7. 제6항에 있어서, 상기 제1 내측 스페이서는 상기 제1 게이트 스택과 물리적으로 접촉하고, 상기 제2 내측 스페이서는 상기 제1 소스/드레인 영역과 물리적으로 접촉하는, 반도체 디바이스.
  8. 제7항에 있어서, 상기 제1 내측 스페이서는 상기 제1 게이트 스택의 오목한 표면에서 상기 제1 게이트 스택과 물리적으로 접촉하는, 반도체 디바이스.
  9. 제6항에 있어서, 상기 제1 내측 스페이서는 SiCN을 포함하고, 상기 제2 내측 스페이서는 SiN을 포함하는, 반도체 디바이스.
  10. 제6항에 있어서, 상기 제1 내측 스페이서 및 상기 제2 내측 스페이서는 상기 제1 채널 영역의 상단 표면으로부터 상기 제2 채널 영역의 하단 표면으로 각각 연장되는, 반도체 디바이스.
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