DE102018128193B4 - Gate-Schnitt-Prozesse, insbesondere für Metall-Gates - Google Patents

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Abstract

Verfahren (200) zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst:Ätzen (216) eines Gate-Stapels (60), der sich entlang einer Längsrichtung erstreckt, um einen Graben (74) auszubilden, der sich in den Gate-Stapel (60) hinein erstreckt;Ausbilden (218) einer dielektrischen Schicht (76) auf einer Seitenwand des Gate-Stapels (60), wobei die Seitenwand dem Graben (74) ausgesetzt ist;Ätzen (220) der dielektrischen Schicht (76), um einen ersten Abschnitt der dielektrischen Schicht von einem Boden des Grabens (74) zu entfernen, wobei ein zweiter Abschnitt der dielektrischen Schicht auf der Seitenwand des Gate-Stapels (60) verbleibt, nachdem die dielektrische Schicht (76) geätzt ist;danach Erstrecken (222) des Grabens (74) tiefer in den Gate-Stapel (60) hinein durch Ätzen;danach und nach dem Entfernen des ersten Abschnitts der dielektrischen Schicht (76) Entfernen (224) des zweiten Abschnitts der dielektrischen Schicht (76), um die Seitenwand des Gate-Stapels (60) freizulegen; undFüllen (226) des Grabens (74) mit einem dielektrischen Material, um einen dielektrischen Bereich (82) zu bilden, wobei der dielektrische Bereich die Seitenwand des Gate-Stapels kontaktiert,wobei das Entfernen (224) des zweiten Abschnitts der dielektrischen Schicht (76) umfasst:Reagieren lassen des zweiten Abschnitts der dielektrischen Schicht (76) mit einem Prozessgas, um eine feste Schicht zu bilden; undSublimieren der festen Schicht.

Description

  • HINTERGRUND
  • Technologische Fortschritte bei den Materialien und dem Design integrierter Schaltungen (IC) haben Generationen von ICs hervorgebracht, bei denen jede Generation kleinere und komplexere Schaltungen als die vorhergehenden Generationen aufweist. Im Verlauf der IC-Entwicklung hat die Funktionsdichte (z. B. die Anzahl der miteinander verbundenen Bauelemente pro Chipfläche) im Allgemeinen zugenommen, während die Geometriegrößen abgenommen haben. Dieser Herunterskalierungsprozess bietet im Allgemeinen Vorteile, indem er die Produktionseffizienz erhöht und die damit verbundenen Kosten senkt.
  • Die DE 10 2018 124 814 A1 offenbart ein Verfahren zum Herstellen einer Metall-Gate-Struktur mit einer Schnittregion, die einen ersten Abschnitt mit einer ersten Breite und einen zweiten Abschnitt mit einer zweiten Breite umfasst, wobei die zweite Breite größer ist als die erste Breite. Die US 2010/ 0 248467 A1 offenbart ein Verfahren zum Herstellen einer nichtflüchtigen Speichervorrichtung mit einer Gate-Stapel-Struktur, bei der ein Floating-Gate, eine Ladungsblockierschicht und ein Steuergate nacheinander gestapelt werden. Eine Polysiliziumschicht für das Steuergate wird zunächst geätzt, bis die Ladungsblockierschicht frei liegt. Dann wird eine Passivierungsschicht auf der entstandenen Seitenwand gebildet. Dann wird unter anderem die restliche Polysiliziumschicht weiter geätzt, während die Passivierungsschicht die Seitenwand schützt.
  • Ein derartiges Herunterskalieren hat auch die Komplexität der Verarbeitung und Herstellung von ICs erhöht und, um diese Fortschritte zu realisieren, sind ähnliche Entwicklungen in der IC-Verarbeitung und Herstellung erforderlich. Beispielsweise wurden Finnen-Feldeffekttransistoren (FinFETs) eingeführt, um planare Transistoren zu ersetzen. Die Strukturen von FinFETs und Verfahren zur Herstellung von FinFETs werden gerade entwickelt.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beiliegenden Figuren gelesen wird. Es wird angemerkt, dass verschiedene Merkmale gemäß der Standardpraxis in der Industrie nicht maßstabsgerecht gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion willkürlich vergrößert oder verkleinert werden.
    • Die 1-5, 6A, 6B, 7A, 7B, 8A, 8B, 9, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13-18, 19A, 19B, 19C, 20A, 20B, 20C und 21 zeigen perspektivische Ansichten, Draufsichten und Querschnittsansichten von Zwischenstufen bei der Bildung von Finnen-Feldeffekttransistoren (FinFETs) und eines Cut-Metal-Gate-Prozesses gemäß einigen Ausführungsformen.
    • 22 veranschaulicht die Temperaturverteilung eines Wafers beim Entfernen einer dielektrischen Schicht, die in einem Cut-Metal-Gate-Prozess gemäß einigen Ausführungsformen erzeugt wird.
    • 23 zeigt die Gleichmäßigkeit des Ätzausmaßes einer dielektrischen Schicht auf einem Wafer als Funktion des Drucks gemäß einigen Ausführungsformen.
    • 24 zeigt die Gleichmäßigkeit des Ätzausmaßes einer dielektrischen Schicht auf einem Wafer als Funktion der Strömungsrate des verdünnten Gases gemäß einigen Ausführungsformen.
    • 25 veranschaulicht einen Prozessablauf zum Bilden eines FinFET- und eines Cut-Metal-Gate-Prozesses gemäß einigen Ausführungsformen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der Erfindung bereit. Spezifische Beispiele für Komponenten und Anordnungen werden unten beschrieben, um die vorliegende Erfindung zu vereinfachen. Dies sind natürlich nur Beispiele. Zum Beispiel kann die Bildung eines ersten Merkmals über oder an einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen enthalten, in denen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet werden können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt stehen. Zusätzlich kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Ferner können hier räumlich relative Ausdrücke wie „darunterliegend“, „unten“, „unterer“, „darüberliegender“, „oberer“ und dergleichen verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) zu beschreiben, wie in den Figuren dargestellt. Die räumlichen relativen Ausdrücke sollen zusätzlich zu der in den Figuren dargestellten Orientierung verschiedene Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Die Vorrichtung kann anderweitig orientiert sein (um 90 Grad gedreht oder in anderen Orientierungen), und die hier verwendeten räumlichen relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • Ein Finnen-Feldeffekttransistor (FinFET), der unter Verwendung eines Cut-Metal-Prozesses gebildet wird, und die Verfahren zum Ausbilden desselben sind gemäß einigen Ausführungsformen vorgesehen. Die Zwischenstufen zum Ausbilden der Transistoren sind gemäß einigen Ausführungsformen dargestellt. Einige Variationen einiger Ausführungsformen werden diskutiert. In den verschiedenen Ansichten und veranschaulichenden Ausführungsformen werden gleiche Bezugszahlen verwendet, um gleiche Elemente zu bezeichnen. Gemäß einigen Ausführungsformen wird eine Oxidschicht, die in einem Cut-Metal-Prozess gebildet wird, entfernt, bevor ein dielektrischer Isolierungsbereich gebildet wird.
  • Die 1-5, 6A, 6B, 7A, 7B, 8A, 8B, 9, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13-18, 19A, 19B, 19C, 20A, 20B, 20C und 21 zeigen die Querschnittsansichten, Draufsichten und Perspektivansichten von Zwischenstufen bei der Bildung von FinFETs gemäß einigen Ausführungsformen der vorliegenden Erfindung. Die Prozesse spiegeln sich auch schematisch im Prozessablauf 200 wider, wie in 25 gezeigt.
  • 1 zeigt eine perspektivische Ansicht einer Ausgangsstruktur. Die Ausgangsstruktur umfasst einen Wafer 10, der ferner ein Substrat 20 enthält. Das Substrat 20 kann ein Halbleitersubstrat sein, das ein Siliziumsubstrat, ein Siliziumgermaniumsubstrat oder ein aus anderen Halbleitermaterialien gebildetes Substrat sein kann. Das Substrat 20 kann mit einer Verunreinigung vom p-Typ oder vom n-Typ dotiert sein. Isolierungsbereiche 22 wie ungefähr Shallow Trench Isolation-Bereiche (STI-Bereiche) können so ausgebildet sein, dass sie sich von einer oberen Oberfläche des Substrats 20 in das Substrat 20 erstrecken. Die Abschnitte des Substrats 20 zwischen benachbarten STI-Regionen 22 werden als Halbleiterstreifen 24 bezeichnet. Die Halbleiterstreifen 24 und die oberen Oberflächen der STI-Bereiche 22 können gemäß einigen Ausführungsformen im Wesentlichen auf einer Ebene zueinander sein. Gemäß einigen Ausführungsformen der vorliegenden Erfindung sind die Halbleiterstreifen 24 Teile des Originalsubstrats 20 und das Material der Halbleiterstreifen 24 ist das gleiche wie das des Substrats 20. Gemäß alternativen Ausführungsformen der vorliegenden Erfindung sind die Halbleiterstreifen 24 Ersatzstreifen, die durch Ätzen der Abschnitte des Substrats 20 zwischen den STI-Bereichen 22, um Vertiefungen zu bilden, und Durchführen einer Epitaxie gebildet werden, um ein weiteres Halbleitermaterial in den Vertiefungen wieder wachsen zu lassen. Dementsprechend sind die Halbleiterstreifen 24 aus einem Halbleitermaterial gebildet, das sich von dem des Substrats 20 unterscheidet. Gemäß einigen Ausführungsformen sind die Halbleiterstreifen 24 aus Siliziumgermanium, Siliziumkohlenstoff oder einem III-V-Verbindungshalbleitermaterial gebildet.
  • Die STI-Bereiche 22 können ein Deckschichtoxid (nicht gezeigt) enthalten, das ein thermisches Oxid sein kann, das durch thermische Oxidation einer Oberflächenschicht des Substrats 20 gebildet wird. Das Deckschichtoxid kann auch eine abgeschiedene Siliziumoxidschicht sein, die unter Einsatz von zB. Atomschichtabscheidung (ALD), chemischer Dampfabscheidung mit hoher Dichte (HDPCVD) oder chemischer Dampfabscheidung (CVD) ausgebildet ist. Die STI-Bereiche 22 können auch ein dielektrisches Material über dem Auskleidungsoxid umfassen, wobei das dielektrische Material unter Verwendung von FCVD (Flowable Chemical Vapour Deposition), Spin-On-Beschichtung oder dergleichen gebildet werden kann.
  • Mit Bezug auf 2 sind die STI-Bereiche 22 vertieft, so dass die oberen Abschnitte der Halbleiterstreifen 24 höher als die oberen Oberflächen 22A der verbleibenden Abschnitte der STI-Bereiche 22 hervorstehen, um vorstehende Finnen 24' zu bilden. Der jeweilige Prozess ist als Prozess 202 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Die Vertiefung kann unter Verwendung eines Trockenätzprozesses durchgeführt werden, wobei HF3 und NH3 als Ätzgase verwendet werden. Gemäß alternativen Ausführungsformen der vorliegenden Erfindung wird das Vertiefen von STI-Bereichen 22 unter Verwendung eines Nassätzprozesses durchgeführt. Die Ätzchemikalie kann zum Beispiel eine HF-Lösung einschließen.
  • In den oben dargestellten Ausführungsformen können die Finnen durch ein beliebiges geeignetes Verfahren strukturiert werden. Zum Beispiel können die Finnen unter Verwendung eines oder mehrerer Fotolithographieprozesse strukturiert werden, einschließlich Doppelstrukturierungs- oder Multi-Strukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Multi-Strukturierungsverfahren Fotolithografie und selbstausgerichteten Prozesse, wodurch Strukturen erzeugt werden können, die beispielsweise kleinere Abstände aufweisen als das, das sonst mit einem einzigen direkten Fotolithografieverfahren erzielt werden kann. In einer Ausführungsform wird zum Beispiel eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithographieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbstausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandshalter oder Dorne können dann zum Strukturieren der Finnen verwendet werden.
  • Mit Bezug auf 3 sind Dummy-Gate-Stapel 30 auf den oberen Oberflächen und den Seitenwänden der vorstehenden Finnen 24' ausgebildet. Der jeweilige Prozess ist als Prozess 204 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Die Dummy-Gate-Stapel 30 können Dummy-Gate-Dielektrika 32 und Dummy-Gate-Elektroden 34 über den Dummy-Gate-Dielektrika 32 enthalten. Dummy-Gate-Elektroden 34 können zum Beispiel unter Verwendung von Polysilizium gebildet werden, aber es können auch andere Materialien verwendet werden. Jeder Dummy-Gate-Stapel 30 kann auch eine (oder mehrere) Hartmaskenschicht(en) 36 über der Dummy-Gate-Elektrode 34 enthalten. Die Hartmaskenschichten 36 können aus Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid oder aus mehreren Schichten davon gebildet sein. Dummy-Gate-Stapel 30 können eine einzelne oder mehrere vorstehende Finnen 24' und/oder STI-Bereiche 22 kreuzen. Die Dummy-Gate-Stapel 30 weisen auch Längsrichtungen senkrecht zu den Längsrichtungen der vorstehenden Finnen 24' auf.
  • Als Nächstes werden Gate-Abstandshalter 38 an den Seitenwänden von Dummy-Gate-Stapeln 30 ausgebildet. Gemäß einigen Ausführungsformen der vorliegenden Erfindung werden Gate-Abstandshalter 38 aus einem dielektrischen Material wie Siliziumnitrid, Siliziumoxid, Siliziumcarbonitrid, Siliziumoxynitrid, Siliziumoxycarbonitrid oder dergleichen gebildet und können eine Einschichtstruktur oder eine Mehrschichtstruktur mit mehreren dielektrischen Schichten aufweisen.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird ein Ätzschritt (nachstehend als Finnenvertiefung bezeichnet) ausgeführt, um die resultierenden Abschnitte der vorstehenden Finnen 24' zu ätzen, die nicht durch den Dummy-Gate-Stapel 30 und die Gate-Abstandhalter 38 bedeckt sind. In der in 4 gezeigten Struktur kann die Vertiefung anisotrop sein, und daher sind die Teile der Finnen 24', die direkt unter den Dummy-Gate-Stapeln 30 und den Gate-Abstandshaltern 38 liegen, geschützt und werden nicht geätzt. Die oberen Oberflächen der vertieften Halbleiterstreifen 24 können gemäß einigen Ausführungsformen niedriger sein als die oberen Oberflächen 22A der STI-Bereiche 22. Dementsprechend sind in den vorstehenden Finnen 24' Vertiefungen 40 ausgebildet, die sich zwischen den STI-Bereichen 22 erstrecken. Die Vertiefungen 40 befinden sich auf den gegenüberliegenden Seiten der Dummy-Gate-Stapel 30.
  • Als Nächstes werden Epitaxiebereiche (Source-/Drain-Bereiche) 42 durch selektives Aufwachsen eines Halbleitermaterials in den Vertiefungen 40 gebildet, was zu der Struktur in 5 führt. Der jeweilige Prozess ist als Prozess 206 im Prozessfluss 200 dargestellt, wie in 25 gezeigt. In Übereinstimmung mit einigen Ausführungsformen umfassen die Epitaxiebereiche 42 Silizium, Germanium, Silizium oder Siliziumkohlenstoff. Abhängig davon, ob der resultierende FinFET ein p-FinFET oder ein n-FinFET ist, kann eine Verunreinigung des p-Typs oder eines n-Typs in situ mit Fortschreiten der Epitaxie dotiert sein. Wenn der resultierende FinFET beispielsweise ein FinFET vom p-Typ ist, können Siliziumboron (SiB), Siliziumgermaniumboron (SiGeB), GeB oder dergleichen gezüchtet werden. Wenn dagegen der resultierende FinFET ein FinFET vom n-Typ ist, kann Siliziumphosphor (SiP), Siliziumkohlenstoffphosphor (SiCP), Silizium oder dergleichen gezüchtet werden. Gemäß alternativen Ausführungsformen der vorliegenden Erfindung werden Epitaxiebereiche 42 aus einem III-V-Verbindungshalbleiter gebildet, wie beispielsweise GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, Kombinationen davon oder mehrere Schichten davon. Nachdem die Epitaxiebereiche 42 die Vertiefungen 40 vollständig gefüllt haben, beginnen die Epitaxiebereiche 42 horizontal zu expandieren und Facetten können gebildet werden. Die benachbarten Epitaxiebereiche 42 können miteinander verschmelzen.
  • Nach dem Epitaxieschritt können die Epitaxiebereiche 42 mit einer Verunreinigung vom p-Typ oder n-Typ weiter implantiert werden, um Source- und Drain-Bereiche zu bilden, die ebenfalls mit dem Bezugszeichen 42 bezeichnet sind. Gemäß alternativen Ausführungsformen der vorliegenden Erfindung wird der Implantationsschritt übersprungen, wenn Epitaxiebereiche 42 während der In-situ-Epitaxie mit der Verunreinigung vom p-Typ oder n-Typ dotiert werden. Epitaxie-Source-/Drain-Bereiche 42 umfassen untere Bereiche, die in STI-Bereichen 22 ausgebildet sind, und obere Bereiche, die über den oberen Flächen der STI-Bereiche 22 ausgebildet sind.
  • 6A zeigt eine perspektivische Ansicht der Struktur nach der Bildung der Kontaktätzstoppschicht (CESL) 46 und des Zwischenschichtdielektrikums (ILD) 48. Der jeweilige Prozess ist als Prozess 208 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Die CESL 46 kann aus Siliziumoxid, Siliziumnitrid, Siliziumcarbo-Nitrid oder dergleichen bestehen. Die CESL 46 kann unter Verwendung eines konformen Abscheidungsverfahrens wie beispielsweise ALD oder CVD gebildet werden. Das ILD 48 kann ein dielektrisches Material enthalten, das zum Beispiel unter Verwendung von FCVD, Spin-On-Beschichtung, CVD oder eines anderen Abscheidungsverfahrens gebildet wird. Das ILD 48 kann auch aus einem Sauerstoff enthaltenden dielektrischen Material gebildet sein, das ein Dielektrikum auf Siliziumoxidbasis sein kann, wie ungefähr Tetraethylorthosilikat (TEOS) -oxid, Plasma-Enhanced CVD (PECVD) oxid (einschließlich SiO2), Phosphosilikatglas (PSG), Borsilikatglas (BSG), mit Bor dotiertes Phosphosilikatglas (BPSG) oder dergleichen. Ein Planarisierungsprozess, beispielsweise ein chemisch-mechanischer Polierprozess (CMP) oder ein mechanischer Schleifprozess, wird durchgeführt, um die oberen Oberflächen des ILD 48, der Dummy-Gate-Stapel 30 und der Gate-Abstandhalter 38 miteinander zu nivellieren.
  • Eine Querschnittsansicht der in 6A gezeigten Struktur ist in 6B dargestellt. Die Querschnittsansicht wird von der vertikalen Ebene aus erzielt, welche die Linie 6B-6B in 6A enthält. Wie in 6B gezeigt, ist einer der Dummy-Gate-Stapel 30 dargestellt.
  • Als Nächstes werden Dummy-Gate-Stapel 30, welche Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32 enthalten, durch Replacement-Gate-Stapel ersetzt. Die Replacement-Gate-Stapel umfassen Metall-Gates und Replacement-Gate-Dielektrika, wie in den 7A und 7B gezeigt. 7B zeigt eine Querschnittsansicht, die von der vertikalen Ebene aus erzielt wird, welche die Linie 7B-7B in 7A enthält. Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst der Ersetzungsprozess das Ätzen von Hartmaskenschichten 36, Dummy-Gate-Elektroden 34 und Dummy-Gate-Dielektrika 32, wie in den 6A und 6B gezeigt, in einem oder mehreren Ätzschritten, was zu Öffnungen führt, die zwischen gegenüberliegenden Abschnitten der Gate-Abstandhalter 38 ausgebildet werden müssen.
  • Als Nächstes werden unter Bezugnahme auf die 7A und 7B (Ersatz-)Gate-Stapel 60 gebildet, welche die dielektrischen Gate-Schichten 52 und Gate-Elektroden 56 enthalten. Der jeweilige Prozess ist als Prozess 210 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. 7B stellt die Querschnittsansicht des Gate-Stapels 60 dar. Die Querschnittsansicht wird von der vertikalen Ebene erhalten, welche die Linie 7B-7B enthält, wie in 7A gezeigt. Das Ausbilden der Gate-Stapel 60 umfasst das Bilden/Abscheiden einer Vielzahl von Schichten und dann das Durchführen eines Planarisierungsprozesses, wie beispielsweise eines CMP-Prozesses oder eines mechanischen Schleifprozesses. Die dielektrischen Gate-Schichten 52 erstrecken sich in die Gräben, die von den entfernten Dummy-Gate-Stapeln zurückgelassen wurden. Gemäß einigen Ausführungsformen der vorliegenden Erfindung enthält jede der dielektrischen Gate-Schichten 52 eine Grenzflächenschicht („Interfacial Layer“ IL, nicht gezeigt) als ihren unteren Teil. Die ILs werden auf den freiliegenden Oberflächen der vorstehenden Finnen 24' gebildet. Jede der ILs kann eine Oxidschicht wie eine Siliziumoxidschicht enthalten, die durch thermische Oxidation der vorstehenden Finnen 24", durch einen chemischen Oxidationsprozess oder einen Abscheidungsprozess gebildet wird. Die Gate-Dielektrikumsschicht 52 kann auch eine High-k-Dielektrikumsschicht enthalten, die über dem IL ausgebildet ist. Die High-k-Dielektrikumsschicht kann ein High-K-Dielektrikummaterial wie Hf02, ZrO2, HfZrOx, HfSiOx, HfSiON, ZrSiOx, HfZrSiOx, Al2O3, HfAlOx, HfAlN, ZfAlN, ZrAlOx, La2O3, TiO2, Yb2O3, Siliziumnitrid oder ähnliche enthalten. Die Dielektrizitätskonstante (k-Wert) des dielektrischen Materials mit hoher Dielektrizitätskonstante ist höher als 3,9 und kann höher als ungefähr 7,0 sein. Die High-k-Dielektrikumsschicht ist als konforme Schicht ausgebildet und erstreckt sich an den Seitenwänden der vorstehenden Finnen 24' und den Seitenwänden der Gate-Abstandhalter 38. Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird die High-K-Dielektrikumsschicht unter Verwendung von ALD oder CVD gebildet.
  • Wieder auf die 7A und 7B Bezug nehmend, sind Gate-Elektroden 56 auf der Oberseite der Gate-Dielektrikumsschichten 52 ausgebildet und füllen die verbleibenden Abschnitte der Gräben, die von den entfernten Dummy-Gate-Stapeln übrig sind. Die Unterschichten in den Gate-Elektroden 56 sind in 7A nicht separat gezeigt, während die Unterschichten in Wirklichkeit aufgrund des Unterschieds in ihren Zusammensetzungen voneinander unterscheidbar sind. Die Abscheidung von wenigstens unteren Teilschichten kann unter Einsatz von konformen Abscheidungsverfahren wie ALD oder CVD durchgeführt werden, so dass die Dicke der vertikalen Teile und die Dicke der horizontalen Teile der Gate-Elektroden 56 (und jeder der Teilschichten) im Wesentlichen gleich sind.
  • Die Gate-Elektroden 56 können eine Vielzahl von Schichten umfassen, darunter und ohne Beschränkung darauf, eine Titansiliziumnitrid (TSN)-Schicht, eine Tantalnitrid (TaN)-Schicht, eine Titannitrid (TiN)-Schicht, eine Titanaluminium (TiAl)-Schicht, eine zusätzliche TiN- und/oder TaN-Schicht und ein Füllmetall. Einige dieser Schichten definieren die Arbeitsfunktion des jeweiligen FinFET. Ferner können sich die Metallschichten eines p-FinFET und die Metallschichten eines n-FinFET voneinander unterscheiden, so dass die Arbeitsfunktion der Metallschichten für die jeweiligen p-Typ oder n-FinFETs geeignet ist. Das Füllmetall kann Aluminium, Wolfram oder Kobalt enthalten.
  • Wie in den 8A und 8B gezeigt ist, werden als Nächstes Hartmasken 62 gebildet. Das Material der Hartmasken 62 kann gleich oder verschieden von den Materialien einiger von CESL 46, ILD 48 und/oder Gate-Abstandhaltern 38 sein. In einigen Ausführungsformen sind Hartmasken 62 aus Siliziumnitrid, Siliziumoxynitrid, Siliziumoxycarbid, Siliziumoxycarbonitrid oder dergleichen ausgebildet. Das Ausbilden der Hartmasken 62 kann das Ausnehmen von Replacement-Gate-Stapeln 60 durch Ätzen, um Vertiefungen zu bilden, das Einfüllen eines dielektrischen Materials in die Vertiefungen und das Durchführen einer Planarisierung, um die überschüssigen Teile des dielektrischen Materials zu entfernen, umfassen. Die verbleibenden Teile des dielektrischen Materials sind die Hartmasken 62. 8B zeigt eine Querschnittsansicht der in 8A gezeigten Struktur, wobei die Querschnittsansicht von der Ebene erhalten wird, welche die Linie 8B-8B in 8A enthält.
  • Die 9, 10A, 10B, 10C, 11A, 11B, 11C, 12A, 12B, 12C, 13-18, 19A, 19B, 19C, 20A, 20B und 20C veranschaulichen einen Cut-Metal-Gate-Prozess. Die Figurennummern der nachfolgenden Prozesse können den Buchstaben „A“, „B“ oder „C“ enthalten. Wenn nicht anders angegeben, werden die Figuren, deren Zahlen den Buchstaben „A“ tragen, aus der vertikalen Ebene erhalten, die der vertikalen Ebene entspricht, welche die Linie A-A in 9 enthält. Die Figuren, deren Nummern den Buchstaben „B“ haben, werden von der vertikalen Ebene erhalten, die der vertikalen Ebene entspricht, welche die Linie B-B in 9 enthält. Die Figuren, deren Nummern den Buchstaben „C“ haben, werden von der vertikalen Ebene erhalten, die der vertikalen Ebene entspricht, welche die Linie C-C in 9 enthält.
  • Die 9, 10A, 10B und 10C veranschaulichen die Bildung der Kontaktstellenschicht 64, der Hartmaskenschicht 66 und des strukturierten Fotolacks 68. Eine untere Antireflexionsbeschichtung (BARC, nicht gezeigt) kann auch zwischen der Hartmaskenschicht 66 und dem strukturierten Fotolack 68 gebildet werden. Die 10A, 10B und 10C zeigen die Querschnittsansichten, die von den vertikalen Ebenen erhalten wurden, welche die Linien A-A, B-B beziehungsweise C-C in 9 enthalten. In einigen Ausführungsformen ist die Kontaktstellenschicht 64 aus einem ein Metall enthaltenden Material wie TiN, TaN oder dergleichen gebildet. Die Kontaktstellenschicht 64 kann auch aus einem dielektrischen Material wie Siliziumoxid gebildet sein. Die Hartmaskenschicht 66 kann aus SiN, SiON, SiCN, SiOCN oder dergleichen gebildet sein. Die Ausbildung kann Verfahren wie ALD, PECVD oder dergleichen umfassen. Der Fotolack 68 wird über der Hartmaskenschicht 66 aufgebracht und die Öffnung 70 wird im Fotolack 68 ausgebildet. Die Öffnung 70 hat eine Längsrichtung (von oben gesehen) senkrecht zur Längsrichtung des Replacement-Gates 60 und ein Abschnitt des Replacement-Gates 60 liegt direkt unter einem Abschnitt der Öffnung 70, wie in den 9, 10A und 10B dargestellt. Die Öffnung 70 kann sich auch auf einige Abschnitte der ILD 48 erstrecken, wie in den 10A und 10C gezeigt.
  • Die 11A, 11B und 11C veranschaulichen das Ätzen der Hartmaskenschicht 66, in welcher der strukturierte Fotolack 68 (10A, 10B und 10C) als Ätzmaske verwendet wird. Die Öffnung 70 erstreckt sich somit in die Hartmaskenschicht 66 hinein. Der jeweilige Prozess ist als Prozess 212 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Die obere Oberfläche der Kontaktstellenschicht 64 ist somit der Öffnung 70 ausgesetzt. Der Fotolack 68 wird dann entfernt.
  • Die 12A, 12B und 12C veranschaulichen die Bildung der Hartmaskenschicht 72 gemäß einigen Ausführungsformen, welche die Öffnung 70 verengt. Der jeweilige Prozess ist als Prozess 214 im Prozess 200 dargestellt, wie in 25 gezeigt. Bei einigen Ausführungsformen der vorliegenden Erfindung ist die Hartmaskenschicht 72 aus demselben Material wie die Hartmaskenschicht 66 gebildet, die beispielsweise aus SiN bestehen kann. Die Hartmaskenschicht 72 kann auch aus einem anderen Material als das der Hartmaskenschicht 66 gebildet sein. Die Hartmaskenschicht 72 ist konform ausgebildet, beispielsweise unter Verwendung von ALD oder CVD, so dass die Dicken der horizontalen Abschnitte und die vertikalen Abschnitte der Maskenschicht 72 beispielsweise im Wesentlichen mit einer Differenz von weniger als ungefähr 10 Prozent der Dicke der horizontalen Abschnitte gleich sind. Die Hartmaskenschicht 72 wird gebildet, um die horizontale Breite der Öffnungen 70 zu verringern, so dass die Breite des anschließend gebildeten Isolierungsbereichs reduziert wird. Gemäß alternativen Ausführungsformen der vorliegenden Erfindung wird die Bildung der Hartmaskenschicht 72 übersprungen.
  • Die 13 bis 18 veranschaulichen die Entfernung des Bodenabschnitts der Hartmaskenschicht 72 in der Öffnung 70 und die Bildung des Grabens 74. Die Querschnittsansichten der 13 bis 18 werden aus dem Bezugsquerschnitt B-B in 9 erhalten. Der Bodenabschnitt der Hartmaskenschicht 72 kann in einem anisotropen Ätzprozess entfernt werden, bis die Kontaktstellenschicht 64 freigelegt ist. Die vertikalen Abschnitte der Hartmaskenschicht 72 verbleiben in der Öffnung 70, und die Breite der Öffnung 70 wird durch die verbleibenden Abschnitte der Hartmaskenschicht 72 reduziert. Als Nächstes werden die Kontaktstellenschicht 64 und die darunterliegende Hartmaske 62 und die Gate-Elektrode 56 geätzt, um den Graben 74 auszubilden, welcher sich zu einem Zwischenniveau der Gate-Elektrode 56 erstreckt. Der jeweilige Prozess ist als Prozess 216 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Gate-Abstandhalter 38 und die freiliegenden Teile der ILD 48 (nicht in 13 gezeigt, sichtbar in 21) werden ebenfalls geätzt.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird das Ätzen unter Verwendung von Prozessgasen durchgeführt, die aus Cl2, BCl3, Ar, CH4, CF4 und ausgewählten Kombinationen davon bestehen, aber nicht darauf beschränkt sind. Das Ätzen der Gate-Elektrode 56 kann mit einem Druck im Bereich zwischen ungefähr 0,33 Pascal und ungefähr 3,33 Pascal durchgeführt werden. Beim Hauptätzen wird eine HF-Leistung angelegt, und die HF-Leistung kann im Bereich zwischen ungefähr 250 Watt und ungefähr 2.500 Watt liegen. Eine Vorspannung im Bereich zwischen ungefähr 25 Volt und ungefähr 750 Volt kann ebenfalls angelegt werden. Das Ätzen kann gestoppt werden, wenn sich die Bodenoberfläche des Grabens 74 auf einem mittleren Niveau zwischen einer oberen Oberfläche und einer unteren Oberfläche der Gate-Elektrode 56 befindet.
  • Die 14 bis 16 veranschaulichen einen Abscheidungsätzzyklus. Mit Bezug auf 14 wird ein Abscheidungsprozess ausgeführt, der zur Abscheidung der dielektrischen Schicht 76 führt. Der jeweilige Prozess ist als Prozess 218 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Die dielektrische Schicht 76 umfasst Seitenwandabschnitte an den Seitenwänden von Graben 74, um die Seitenwände zu schützen, so dass die oberen Abschnitte des Grabens 74 nicht seitlich aufgeweitet werden, wenn sich der Graben 74 nach unten erstreckt. Gemäß einigen Ausführungsformen der vorliegenden Erfindung wird das Abscheiden der dielektrischen Schicht 76 unter Verwendung von Prozessgasen durchgeführt, die SiCl4, O2, Ar und dergleichen umfassen. Die resultierende dielektrische Schicht 76 enthält darin SiO2, das mit zusätzlichen Elementen wie Kohlenstoff verbunden sein kann oder auch nicht.
  • Als Nächstes wird unter Bezugnahme auf 15 ein dielektrischer Unterbrechungsprozess durchgeführt, so dass der untere Abschnitt der dielektrischen Schicht 76 am Boden des Grabens 74 in einem anisotropen Ätz-/Beschussprozess entfernt wird. Der jeweilige Prozess ist als Prozess 220 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. In Übereinstimmung mit einigen Ausführungsformen wird ein Kohlenstoff- und Fluorgas (wie C4F6) verwendet, um den unteren Abschnitt der dielektrischen Schicht 76 zu ätzen. Die Dicke des Abschnitts der dielektrischen Schicht 76 auf der oberen Oberfläche der Hartmaskenschicht 66 kann während des Ätzprozesses verringert werden. Die Dicke der Abschnitte der dielektrischen Schicht 76 auf den Seitenwänden des Grabens 74 kann ebenfalls während des Ätzprozesses verringert werden.
  • Mit Bezug auf 16 wird ein weiterer Ätzprozess durchgeführt, um den Graben 74 tiefer in die Gate-Elektrode 56 hinein zu erstrecken. Der jeweilige Prozess ist als Prozess 222 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Das Ätzen wird unter Verwendung eines geeigneten Ätzgases in Abhängigkeit vom Material des geätzten Abschnitts der Gate-Elektrode 56 durchgeführt. Gemäß einigen Ausführungsformen kann ein Polymer wie CxHy (wobei X und Y ganze Zahlen sind) am Boden der Öffnung gebildet werden. Das Polymer ist schematisch als 75 dargestellt. Das Polymer kann dann beispielsweise mit Sauerstoff (O2) entfernt werden.
  • Gemäß einigen Ausführungsformen umfasst das Ätzen der Gate-Elektrode 56 eine Vielzahl von Abscheidungsätzzyklen, von denen jeder einen dielektrischen Abscheidungsprozess, einen dielektrischen Unterbrechungsprozess, einen Ätzprozess zum Erstrecken des Grabens 74 nach unten und möglicherweise einen Polymer-Entfernungsprozess umfasst. Die Vielzahl von Abscheidungsätzzyklen ist in 25 durch den Rücksprung-Prozess im Prozessfluss 200 gezeigt. Beispielsweise veranschaulicht 17, dass ein zusätzlicher Abscheidungsprozess ausgeführt wird, um die dielektrische Schicht 76 weiter auszubilden. Die dargestellte dielektrische Schicht 76 umfasst auch einen Abschnitt der dielektrischen Schicht, der in vorherigen Abscheidungsprozessen gebildet wurde. In einem nachfolgenden Prozess wird die dielektrische Schicht 76 in einem dielektrischen Unterbrechungsprozess geätzt und die Gate-Elektrode 56 wird weiter geätzt. Jeder der Abscheidungsätzzyklen führt dazu, dass sich der Graben 74 weiter nach unten erstreckt, bis die Gate-Elektrode 56 und das Gate-Dielektrikum 52 durchgeätzt werden und der Graben 74 sich in den STI-Bereich 22 erstreckt. Die sich ergebende Struktur ist in 18 gezeigt. Der Graben 74 kann im STI-Bereich 22 enden oder kann sich weiter in den Volumenabschnitt des Substrats 20 direkt unter dem STI-Bereich 22 erstrecken. Nach dem letzten Ätzprozess wird keine dielektrische Schicht mehr abgeschieden und daher sind in 18 die Bodenenden der dielektrischen Schicht 76 höher als der Boden des Grabens 74. Die Polymerschicht wird, falls noch im Graben 74 vorhanden, entfernt.
  • In einem nachfolgenden Prozess wird die dielektrische Schicht 76 entfernt und die sich ergebende Struktur ist in 19B gezeigt. Der jeweilige Prozess ist als Prozess 224 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Gemäß einigen Ausführungsformen umfasst die dielektrische Schicht 76 Siliziumoxid, und das Entfernen der dielektrischen Schicht 76 wird unter Verwendung von HF- und Ammoniak (NH3)-Gasen durchgeführt. Verdünnungsgase wie Ar, He, N2 oder dergleichen oder Kombinationen davon können zugegeben werden. Die dielektrische Schicht 76 reagiert mit HF und Ammoniak unter Bildung einer festen Schicht, wobei diese Umsetzung in einer ersten Prozesskammer erreicht werden kann. Der Wafer mit der festen Schicht wird dann in eine zweite Prozesskammer überführt, in welcher der Wafer 10 gebrannt wird, so dass die feste Schicht in Gase sublimiert und evakuiert wird. Die Umsetzungsgleichung kann wie folgt sein: SiO2(s) + 4HF(g)+ 4NH3(g) → SiF4(g) + 2H2(g)O(g) + 4NH3 [Gleichung 1] SiF4(g) + 2HF(g)+ 2NH3(g) → (NH4)2SiF6(s) [Gleichung 2] (NH4)2SiF6(s) → SiF4(9) + 2HF(g) + 2NH3(g) [Gleichung 3].
  • In den obigen Umsetzungsgleichungen bedeutet der Buchstabe „s“ Feststoff und der Buchstabe „g“ bedeutet Gas. Die Umsetzungsgleichung 1 und die Umsetzungsgleichung 2 sind die Umsetzungen, die in der ersten Prozesskammer stattfinden, und die Gleichung 3 tritt in der zweiten Prozesskammer auf, in welcher der Wafer 10 auf eine Temperatur von mehr als ungefähr 100 °C erhitzt wird, um (NH4)2SiF6(s) zu sublimieren. Das gebildete (NH4)2SiF6(s) ist dicker als die dielektrische Schicht 76. Beispielsweise kann für jede 1 nm dielektrische Schicht 76, die zur Reaktion geracht wird, ein 3,5 nm (NH4)2SiF6(s) erzeugt werden.
  • Die Versuchsergebnisse zeigten, dass die Schwellenspannung des resultierenden Transistors durch die dielektrische Schicht 76 und durch den Entfernungsprozess der dielektrischen Schicht 76 beeinflusst wird. Des Weiteren können die Breiten des resultierenden Grabens 74 durch den Entfernungsprozess beeinflusst werden, was sich aufgrund der Entfernung der Oberflächenteile der Gate-Elektrode 56, die dem Graben 74 ausgesetzt sind, ergeben kann. Über den Wafer 10 gesehen, können die Teile der dielektrischen Schicht 76 in verschiedenen Teilen (beispielsweise einem Randteil oder Mittelteil) des Wafers 10 nicht einheitlich entfernt werden. Beispielsweise können die Umsetzungsgase HF und NH3 von der Oberseite des Wafers 10 in die erste Kammer eingeführt werden, und der Auslass der Gase kann sich an der Seitenwand der ersten Kammer befinden. Dies kann zu einer Ungleichmäßigkeit der effektiven Strömungsrate der Gase auf verschiedenen Teilen des Wafers 10 und wiederum zu einer Ungleichmäßigkeit der Entfernung der dielektrischen Schicht 76 führen. Beispielsweise können die Abschnitte der dielektrischen Schicht 76 nahe an der Mitte des Wafers 10 eine geringere Entfernungsrate aufweisen als die Abschnitte der dielektrischen Schicht 76 nahe des Randes des Wafers 10.
  • Um ein gleichmäßigeres Entfernen der dielektrischen Schicht 76 zu erreichen, können verschiedene Prozessbedingungen eingestellt werden. Gemäß einigen Ausführungsformen der vorliegenden Erfindung kann der Mittelabschnitt des Wafers 10 mit einer niedrigeren Temperatur als die Randabschnitte versehen sein, wenn die dielektrische Schicht 76 mit HF und Ammoniak reagiert. Zum Beispiel zeigt 22 eine Draufsicht auf eine elektrostatische Aufspannvorrichtung 80, auf welcher der Wafer 10 befestigt ist. Der Wafer 10 kann den Zentralbereich 10A und den Umfangsbereich 10B umfassen, der den Zentralbereich 10A umgibt. Der Radius R1 des Mittenbereichs 10A kann im Bereich zwischen ungefähr 50 % und ungefähr 80 % des Radius R2 des Wafers 10 liegen. Während des Entfernens der dielektrischen Schicht 76 wird der Mittenbereich 10A auf einer ersten Temperatur T1 gehalten, die niedriger als eine zweite Temperatur T2 des Randbereichs 10B ist. Da das Entfernen der dielektrischen Schicht 76 eine exotherme Umsetzung sein kann, führen niedrigere Temperaturen zu höheren Umsetzungsraten, und daher wird die Entfernungsrate der Abschnitte der dielektrischen Schicht 76 im Mittelbereich 10A erhöht, um ihre ansonsten niedrigere Umsetzungsgeschwindigkeit zu kompensieren. Die Temperaturdifferenz (T2-T1) kann nicht zu hoch oder zu niedrig sein. Wenn die Differenz zu hoch ist, beispielsweise höher als 15 °C, ist es schwierig, die Temperaturdifferenz aufrechtzuerhalten, da sich die Temperaturen im Mittenbereich und in den Randbereichen gegenseitig beeinflussen. Wenn die Temperatur zu niedrig ist, ist die durch die Temperaturdifferenz verursachte Differenz der Umsetzungsraten nicht hoch genug, um die Entfernungsratendifferenz zwischen dem Mittenbereich 10A und dem Randbereich 10B des Wafers 10 zu kompensieren. In einigen Ausführungsformen ist der Temperaturunterschied (T2-T1) kleiner als ungefähr 15 °C und kann im Bereich zwischen ungefähr 5 °C und ungefähr 15°C liegen. Die Temperaturdifferenz kann erreicht werden, indem die Temperatur des Mittelabschnitts der elektrostatischen Aufspannvorrichtung 80 so eingestellt wird, dass sie niedriger als die Temperatur des Randabschnitts der elektrostatischen Aufspannvorrichtung 80 ist. Bei der Entfernung der dielektrischen Schicht 76 kann die Gesamttemperatur des Wafers 10 im Bereich zwischen ungefähr 25 °C und ungefähr 90 °C liegen.
  • Die Gleichmäßigkeit der Entfernungsrate der dielektrischen Schicht 76 steht auch in Beziehung zum Druck der ersten Prozesskammer (in der die Umsetzungsgleichungen 1 und 2 auftreten) und zur Strömungsrate des verdünnten Gases, wie Ar, N2, He oder dergleichen in der ersten Prozesskammer. Beispielsweise zeigt 23 den Gleichmäßigkeitswert der Entfernungsrate der dielektrischen Schicht 76 im Wafer 10 als Funktion des Drucks. 23 zeigt, dass sich mit zunehmendem Druck die Gleichmäßigkeit erhöht (sich verbessert) und bei ungefähr 11332,4 Pascal und ungefähr 13332.2 Pascal einen höchsten Wert erreicht. Wenn der Druck weiter ansteigt, nimmt die Gleichmäßigkeit ab. Dementsprechend kann der gewünschte Druck des Wafers 10 durch Experimente ermittelt werden, beispielsweise durch Entfernen der dielektrischen Schicht 76 von mehreren Probewafern mit den gleichen Strukturen unter Verwendung verschiedener Drücke, so dass der gewünschte Druck gefunden werden kann. Der Produktionswafer kann dann unter Verwendung des gefundenen erwünschten Drucks, der der höchsten Gleichförmigkeit zugeordnet ist, gebildet werden.
  • Die Gleichmäßigkeit der Entfernungsrate der dielektrischen Schicht 76 hängt auch von der Strömungsrate des Verdünnungsgases (Trägergases) wie Ar, N2, He oder dergleichen ab. Zum Beispiel zeigt 24 den Gleichmäßigkeitswert der Entfernungsrate der dielektrischen Schicht 76 im Wafer 10 als Funktion der Flussrate von Argon (das als Verdünnungsgas verwendet wird). 24 zeigt, dass mit der Erhöhung der Flussrate von Argon die Gleichförmigkeit zunimmt (sich verbessert) und einen höchsten Wert erreicht, wenn das Trägergas Argon eine Flussrate im Bereich zwischen ungefähr 200 sccm und ungefähr 250 sccm aufweist. Wenn die Flussrate von Argon weiter ansteigt, nimmt die Gleichmäßigkeit ab. Dementsprechend kann die gewünschte Flussrate von Argon durch Experimente ermittelt werden, beispielsweise durch Entfernen der dielektrischen Schicht 76 von mehreren Probewafern mit den gleichen Strukturen unter Verwendung unterschiedlicher Flussraten der Verdünnungsgase, so dass der gewünschte Druck gefunden werden kann. Der Produktionswafer kann dann unter Verwendung der gefundenen erwünschten Strömungsrate der Verdünnungsgase gebildet werden, die mit der höchsten Gleichförmigkeit verbunden ist.
  • Durch Anpassen der Prozessbedingungen wie der Wafertemperaturverteilung, des Drucks und der Flussrate der Verdünnungsgase kann die Entfernung der dielektrischen Schicht 76 im Wesentlichen gleichmäßig erfolgen.
  • Gemäß einigen Ausführungsformen wird das Entfernen der dielektrischen Schicht 76 in einem Umsetzungs- und Sublimationszyklus erreicht, in dem der Wafer 10 in die erste Prozesskammer für das Auftreten der Gleichungen 1 und 2 platziert wird und dann in die zweite Prozesskammer für das Auftreten der dritten Gleichung platziert wird. Gemäß alternativen Ausführungsformen umfasst das Entfernen der dielektrischen Schicht eine Vielzahl von Umsetzungs- und Sublimationszyklen, jeweils zum Entfernen eines Abschnitts der dielektrischen Schicht 76.
  • 19B zeigt den Wafer 10, bei dem die dielektrische Schicht 76 (18) vollständig entfernt wurde. Die 19A und 19C veranschaulichen den Wafer 10, wie in 19B gezeigt, mit der Ausnahme, dass die Querschnittsansichten in den 19A und 19C aus den gleichen Ebenen erhalten werden, welche die Linien A-A und C-C in 9 enthalten (während die Querschnittsansicht in 19B von der Linie B-B in 9 erhalten wird). Gemäß einigen Ausführungsformen der vorliegenden Erfindung werden die ILD 48 und die CESL 46 (19A und 19C) gleichzeitig zu dem Zeitpunkt geätzt, zu dem der Gate-Stapel 60 (19B) geätzt wird. Die Ätzrate der ILD 48 kann niedriger sein als die Ätzrate des Gate-Stapels 60. Dementsprechend können die durch Ätzen des Gate-Stapels 60 gebildeten Abschnitte des Grabens 74 eine Tiefe D1 (19A) aufweisen, die größer ist als die Tiefe D2 der durch Ätzen von ILD 48 ausgebildeten Abschnitte des Grabens 74.
  • Die 20A, 20B und 20C veranschaulichen die Bildung des dielektrischen (Isolierungs-)Gebiets 82. Der jeweilige Prozess ist als Prozess 226 im Prozessablauf 200 dargestellt, wie in 25 gezeigt. Die Bildung des dielektrischen (Isolierungs-)Gebiets 82 kann das Abscheiden eines dielektrischen Materials in den Graben 74 (19A, 19B und 19C) und Durchführen einer Planarisierung, wie eines CMP-Prozesses oder eines mechanischen Schleifprozesses umfassen, um die überschüssigen Abschnitte des dielektrischen Materials zu entfernen. Das Füllverfahren kann ALD, PECVD, CVD, Spin-On-Beschichtung oder dergleichen umfassen. Das Füllmaterial kann Siliziumnitrid, Siliziumoxid, Siliziumcarbid, Siliziumoxynitrid, Siliziumoxycarbid oder dergleichen enthalten. Der Isolierungsbereich 82 steht somit in physischem Kontakt mit der ILD 48, dem CESL 46, dem STI-Bereich 22 und dem Substrat 20, ohne dass eine dielektrische Schicht (76) dazwischen ist. Ferner kann der Isolierungsbereich 82 eine Verbundstruktur aufweisen, die mehr als eine Schicht (aus verschiedenen Materialien gebildet) aufweist, oder kann eine homogene Struktur aufweisen, die eine einzelne Schicht umfasst, die aus einem homogenen Material gebildet ist.
  • 21 zeigt eine perspektivische Ansicht des Wafers 10 und des dielektrischen Bereichs 82, der den ansonsten durchgehenden Gate-Stapel 60, die Hartmaske 62 und die Gate-Abstandhalter 38 in getrennte Abschnitte schneidet.
  • Die Ausführungsformen der vorliegenden Erfindung weisen einige vorteilhafte Merkmale auf. Durch Entfernen der dielektrischen Schicht aus dem Graben vor dem Ausbilden des Isolierungsbereichs im Graben wird die Gleichförmigkeit der Schwellenspannung im gesamten Wafer verbessert. Experimentelle Ergebnisse zeigten, dass der Cut-Metal-Gate-Prozess die Verschiebung der Schwellenspannung nachteilig beeinflusst. Experimentelle Ergebnisse zeigten auch an, dass, wenn der Isolierungsbereich 82 ohne Entfernen der dielektrischen Schicht im Graben gebildet wird, die Verschiebung der Schwellenspannungen der FinFETs in der Nähe der Isolierungsbereiche ungefähr 60 mV oder mehr betragen kann. Wenn die dielektrische Schicht vor dem Füllen der Isolierungsbereiche entfernt wird, wird die Verschiebung der Schwellenspannungen der FinFETs in der Nähe der Isolierungsbereiche auf ungefähr 30 mV reduziert.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung das Ätzen eines Gate-Stapels, der sich in einer Längsrichtung erstreckt, um einen Graben auszubilden, der sich in den Gate-Stapel erstreckt; das Ausbilden einer dielektrischen Schicht auf einer Seitenwand des Gate-Stapels, wobei die Seitenwand zum Graben freigelegt ist; das Ätzen der dielektrischen Schicht, um einen ersten Abschnitt der dielektrischen Schicht von einem Boden des Grabens zu entfernen, wobei ein zweiter Abschnitt der dielektrischen Schicht auf der Seitenwand des Gate-Stapels verbleibt, nachdem die dielektrische Schicht geätzt ist; das Erstrecken des Grabens tiefer in den Gate-Stapel hinein durch Ätzen; nach dem Entfernen des ersten Abschnitts der dielektrischen Schicht das Entfernen des zweiten Abschnitts der dielektrischen Schicht, um die Seitenwand des Gate-Stapels freizulegen; und das Füllen des Grabens mit einem dielektrischen Material, um einen dielektrischen Bereich zu bilden, wobei der dielektrische Bereich die Seitenwand des Gate-Stapels kontaktiert. In einer Ausführungsform umfasst das Ausbilden der dielektrischen Schicht das Ausbilden einer Siliziumoxidschicht. In einer Ausführungsform wird die dielektrische Schicht unter Verwendung eines Prozessgases gebildet, das SiCl4 und O2 umfasst. In einer Ausführungsform umfasst der dielektrische Bereich, der den Graben füllt, Siliziumnitrid. Wenn in einer Ausführungsform der Graben mit dem dielektrischen Bereich gefüllt ist, ist die dielektrische Schicht vollständig aus dem Graben entfernt worden. In einer Ausführungsform umfasst das Entfernen des zweiten Abschnitts der dielektrischen Schicht: das Reagieren lassen des zweiten Abschnitts der dielektrischen Schicht mit einem Prozessgas, um eine feste Schicht zu bilden; und das Sublimieren der festen Schicht. Wenn in einer Ausführungsform der zweite Abschnitt der dielektrischen Schicht mit dem Prozessgas reagiert, hat ein zentraler Abschnitt eines jeweiligen Wafers eine erste Temperatur, die niedriger als eine zweite Temperatur eines Randbereichs des Wafers ist. In einer Ausführungsform ist die zweite Temperatur um eine Temperaturdifferenz von weniger als ungefähr 15 Grad höher als die erste Temperatur.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Verfahren zum Bilden einer Halbleitervorrichtung das Bilden eines Dummy-Gate-Stapels auf einer Halbleiterfinne; das Bilden einer CESL; das Bilden einer ILD über der CESL, wobei sich der Dummy-Gate-Stapel in der ILD und der CESL befindet; das Ersetzen des Dummy-Gate-Stapels durch einen Replacement-Gate-Stapel; das Ätzen des Replacement-Gate-Stapels, um einen Graben auszubilden, der den Replacement-Gate-Stapel durchdringt; das Abscheiden einer Oxidschicht auf einer Seitenwand des Replacement-Gate-Stapels, wobei die Seitenwand zum Graben freiliegt; Ätzen der Oxidschicht, um die Oxidschicht von einem Boden des Grabens zu entfernen, wobei die Oxidschicht an der Seitenwand des Replacement-Gate-Stapels verbleibt, und wobei die Oxidschicht die Seitenwand des Replacement-Gate-Stapels vor dem weiteren Ätzen schützt; das Erstrecken des Grabens nach unten durch Ätzen; das Entfernen der Oxidschicht aus dem Graben; das Abscheiden eines dielektrischen Materials in den Graben; und das Planieren des dielektrischen Materials, um einen dielektrischen Bereich im Graben zu belassen. In einer Ausführungsform umfasst das Verfahren ferner vor dem Entfernen der Oxidschicht das Entfernen einer Polymerschicht aus dem Graben. In einer Ausführungsform wird die Polymerschicht unter Verwendung von Sauerstoff entfernt. In dem Verfahren umfasst das Entfernen der Oxidschicht: das Reagieren lassen der Oxidschicht mit HF und Ammoniak, um eine feste Schicht zu bilden; und das Sublimieren der festen Schicht. In einer Ausführungsform hat, wenn die Oxidschicht mit HF und Ammoniak reagiert, ein jeweiliger Wafer, der die Oxidschicht enthält, einen zentralen Abschnitt mit einer Temperatur, die niedriger ist als eine Temperatur eines Umfangsabschnitts des Wafers, der den zentralen Abschnitt umgibt. In einer Ausführungsform kontaktiert, nachdem der dielektrische Bereich im Graben gebildet ist, der dielektrische Bereich die Seitenwand des Replacement-Gate-Stapels. Wenn in einer Ausführungsform der Replacement-Gate-Stapel geätzt wird, um den Graben auszubilden, wird auch die ILD geätzt, so dass der Graben die ILD durchdringt. In einer Ausführungsform umfasst das Verfahren ferner: das Bilden einer strukturierten Hartmaske mit einer Öffnung darin; und das Ausbilden einer konformen Hartmaskenschicht, die sich in die Öffnung erstreckt, wobei der Replacement-Gate-Stapel unter Verwendung der strukturierten Hartmaske und der konformen Hartmaskenschicht als Ätzmaske geätzt wird.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung umfasst ein Verfahren zum Ausbilden einer Halbleitervorrichtung das Ätzen eines Gate-Stapels, der sich in einer Längsrichtung erstreckt, um einen Graben auszubilden; das Abscheiden einer Siliziumoxidschicht auf einer Seitenwand des Grabens; das Ätzen der Siliziumoxidschicht, um einen ersten Abschnitt der Siliziumoxidschicht von einem Boden des Grabens zu entfernen, wobei ein zweiter Abschnitt der Siliziumoxidschicht auf der Seitenwand des Gate-Stapels verbleibt; das Erstrecken des Grabens tiefer in den Gate-Stapel hinein durch Ätzen; das Reagieren lassen des zweiten Abschnitts der Siliziumoxidschicht mit HF und Ammoniak, um eine feste Schicht zu bilden; das Erwärmen der festen Schicht, um die feste Schicht zu sublimieren, so dass Seitenwände des leitfähigen Bereichs zum Graben hin freigelegt sind; und das Füllen eines dielektrischen Bereichs im Graben. In einer Ausführungsform wird die Siliziumoxidschicht unter Verwendung eines Prozessgases gebildet, das SiCl4 und O2 umfasst. In einer Ausführungsform umfasst das Verfahren ferner vor dem Reagieren lassen der Siliziumoxidschicht das Entfernen des gesamten Polymers aus dem Graben. In einer Ausführungsform durchdringt der Graben den leitfähigen Bereich.

Claims (17)

  1. Verfahren (200) zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ätzen (216) eines Gate-Stapels (60), der sich entlang einer Längsrichtung erstreckt, um einen Graben (74) auszubilden, der sich in den Gate-Stapel (60) hinein erstreckt; Ausbilden (218) einer dielektrischen Schicht (76) auf einer Seitenwand des Gate-Stapels (60), wobei die Seitenwand dem Graben (74) ausgesetzt ist; Ätzen (220) der dielektrischen Schicht (76), um einen ersten Abschnitt der dielektrischen Schicht von einem Boden des Grabens (74) zu entfernen, wobei ein zweiter Abschnitt der dielektrischen Schicht auf der Seitenwand des Gate-Stapels (60) verbleibt, nachdem die dielektrische Schicht (76) geätzt ist; danach Erstrecken (222) des Grabens (74) tiefer in den Gate-Stapel (60) hinein durch Ätzen; danach und nach dem Entfernen des ersten Abschnitts der dielektrischen Schicht (76) Entfernen (224) des zweiten Abschnitts der dielektrischen Schicht (76), um die Seitenwand des Gate-Stapels (60) freizulegen; und Füllen (226) des Grabens (74) mit einem dielektrischen Material, um einen dielektrischen Bereich (82) zu bilden, wobei der dielektrische Bereich die Seitenwand des Gate-Stapels kontaktiert, wobei das Entfernen (224) des zweiten Abschnitts der dielektrischen Schicht (76) umfasst: Reagieren lassen des zweiten Abschnitts der dielektrischen Schicht (76) mit einem Prozessgas, um eine feste Schicht zu bilden; und Sublimieren der festen Schicht.
  2. Verfahren (200) nach Anspruch 1, wobei das Ausbilden (218) der dielektrischen Schicht (76) das Ausbilden einer Siliziumoxidschicht umfasst.
  3. Verfahren (200) nach Anspruch 1 oder 2, wobei die dielektrische Schicht (76) unter Verwendung eines Prozessgases gebildet wird, das SiCl4 und O2 umfasst.
  4. Verfahren (200) nach einem der vorhergehenden Ansprüche, wobei der dielektrische Bereich (82) Siliziumnitrid umfasst.
  5. Verfahren (200) nach einem der vorhergehenden Ansprüche, wobei, wenn der Graben (74) mit dem dielektrischen Bereich (82) gefüllt ist, die dielektrische Schicht (76) vollständig aus dem Graben (74) entfernt wurde.
  6. Verfahren (200) nach Anspruch 5, wobei, wenn der zweite Abschnitt der dielektrischen Schicht (76) mit dem Prozessgas reagiert, ein zentraler Abschnitt eines jeweiligen Wafers eine erste Temperatur hat, die niedriger als eine zweite Temperatur eines Randbereichs des jeweiligen Wafers ist.
  7. Verfahren (200) nach Anspruch 6, wobei die zweite Temperatur um eine Temperaturdifferenz von weniger als ungefähr 15 Grad höher als die erste Temperatur ist.
  8. Verfahren (200) zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ausbilden (204) eines Dummy-Gate-Stapels (30) auf einer Halbleiterfinne (24); Bilden (208) einer Contact-Etch-Stoppschicht CESL (46); Bilden eines Zwischenschicht-Dielektrikums ILD (48) über der CESL (46), wobei sich der Dummy-Gate-Stapel (30) in der ILD und der CESL befindet; Ersetzen (210) des Dummy-Gate-Stapels (30) durch einen Replacement-Gate-Stapel (60); Ätzen (216) des Replacement-Gate-Stapels (60), um einen Graben (74) auszubilden, der den Replacement-Gate-Stapel durchdringt; Abscheiden (218) einer Oxidschicht (76) auf einer Seitenwand des Replacement-Gate-Stapels (60), wobei die Seitenwand zum Graben (74) hin freiliegt; Ätzen (220) der Oxidschicht (76), um die Oxidschicht von einem Boden des Grabens (74) zu entfernen, wobei die Oxidschicht (76) an der Seitenwand des Replacement-Gate-Stapels (60) verbleibt, und wobei die Oxidschicht die Seitenwand des Replacement-Gate-Stapels vor dem weiteren Ätzen schützt; danach Erstrecken (222) des Grabens (74) nach unten durch Ätzen; (224) der Oxidschicht (76) aus dem Graben (74), wobei das Entfernen der Oxidschicht (76) umfasst: Reagieren lassen der Oxidschicht (76) mit HF und Ammoniak, um eine feste Schicht zu bilden; und Sublimation der festen Schicht; Abscheiden (226) eines dielektrischen Materials in den Graben (74); und Planarisieren des dielektrischen Materials, um einen dielektrischen Bereich (82) im Graben (74) zu belassen.
  9. Verfahren (200) nach Anspruch 8, ferner umfassend vor dem Entfernen der Oxidschicht das Entfernen einer Polymerschicht aus dem Graben (74).
  10. Verfahren (200) nach Anspruch 9, wobei die Polymerschicht unter Verwendung von Sauerstoff entfernt wird.
  11. Verfahren (200) nach Anspruch 10, wobei, wenn die Oxidschicht (76) mit HF und Ammoniak reagiert, ein jeweiliger Wafer, der die Oxidschicht (76) enthält, einen mittleren Abschnitt mit einer Temperatur aufweist, die niedriger ist als eine Temperatur eines Umfangsabschnitts des jeweiligen Wafers, der den zentralen Abschnitt umgibt.
  12. Verfahren (200) nach einem der Ansprüche 8 bis 11, wobei, nachdem der dielektrische Bereich (82) im Graben gebildet ist, der dielektrische Bereich (82) die Seitenwand des Replacement-Gate-Stapels (60) kontaktiert.
  13. Verfahren (200) nach einem der Ansprüche 8 bis 12, wobei, wenn der Replacement-Gate-Stapel (60) zur Bildung des Grabens (74) geätzt wird, die ILD auch geätzt wird, so dass der Graben (74) die ILD durchdringt.
  14. Verfahren (200) nach einem der Ansprüche 8 bis 13, ferner umfassend: Ausbilden (212) einer strukturierten Hartmaske (68) mit einer Öffnung (70) darin; und Ausbilden (214) einer konformen Hartmaskenschicht (66), die sich in die Öffnung (70) erstreckt, wobei der Replacement-Gate-Stapel (60) unter Verwendung der strukturierten Hartmaske (68) und der konformen Hartmaskenschicht (66) als Ätzmaske geätzt wird.
  15. Verfahren (200) zum Ausbilden einer Halbleitervorrichtung, wobei das Verfahren umfasst: Ätzen (216) eines Gate-Stapels (60), der sich entlang einer Längsrichtung erstreckt, um einen Graben (74) auszubilden, der sich in den Gate-Stapel (60) hinein erstreckt; Abscheiden (218) einer Siliziumoxidschicht (76) auf einer Seitenwand des Grabens (74), wobei die Seitenwand dem Graben (74) ausgesetzt ist; Ätzen (220) der Siliziumoxidschicht (76), um einen ersten Abschnitt der Siliziumoxidschicht (76) von einem Boden des Grabens (74) zu entfernen, wobei ein zweiter Abschnitt der Siliziumoxidschicht (76) auf der Seitenwand des Gate-Stapels (60) verbleibt; danach Erstrecken (222) des Grabens (74) tiefer in den Gate-Stapel (60) hinein durch Ätzen; danach Reagieren lassen des zweiten Abschnitts der Siliziumoxidschicht (76) mit HF und Ammoniak, um eine feste Schicht zu bilden; Erwärmen der festen Schicht, um die feste Schicht zu sublimieren, so dass Seitenwände des Gate-Stapels (60) zum Graben (74) hin freigelegt sind; und Füllen (226) eines dielektrischen Bereichs (82) in den Graben (74).
  16. Verfahren (200) nach Anspruch 15, wobei die Siliziumoxidschicht (76) unter Verwendung eines Prozessgases gebildet wird, das SiCl4 und O2 umfasst.
  17. Verfahren (200) nach Anspruch 15 oder 16, ferner umfassend das Entfernen einer Polymerschicht aus dem Graben (74) vor dem Reagieren lassen der Siliziumoxidschicht (76).
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