DE102018113168B4 - Halbleitervorrichtung mit einer nicht konformen oxidauskleidung und herstellungsverfahren dafür - Google Patents

Halbleitervorrichtung mit einer nicht konformen oxidauskleidung und herstellungsverfahren dafür Download PDF

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Abstract

Verfahren; umfassend:Bilden einer Finne (58,) die über einem Substrat (50) vorsteht;Bilden einer konformen Oxidschicht (60C) über einer oberen Oberfläche und entlang Seitenwänden der Finne (58);Bilden einer nicht konformen Oxidschicht (60N) über der oberen Oberfläche und entlang den Seitenwänden der Finne (58), wobei die konforme Oxidschicht (60C) zwischen der Finne (58) und der nicht konformen Oxidschicht (60N) liegt und wobei die nicht konforme Oxidschicht (60N) über der oberen Oberfläche der Finne (58) dicker ist als entlang den Seitenwänden der Finne (58); undBilden einer Gate-Elektrode (72) über der Finne (58), wobei die konforme Oxidschicht (60C) und die nicht konforme Oxidschicht (60N) zwischen der Finne (58) und der Gate-Elektrode (72) liegen.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in zahlreichen elektronischen Anwendungen verwendet, wie zum Beispiel Personal Computern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden typischerweise durch aufeinanderfolgende Abscheidung von isolierenden oder dielektrischen Schichten, leitfähigen Schichten und Halbleitermaterialschichten über einem Halbleitersubstrat und Strukturieren der verschiedenen Materialschichten mittels Lithografie zur Bildung von Schaltungskomponenten und Elementen darauf hergestellt.
  • Die Halbleiterindustrie verbessert ständig die Integrationsdichte verschiedener elektronischer Komponenten (z.B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) durch anhaltende Verringerungen der minimalen Merkmalgröße, sodass mehr Komponenten in einer bestimmten Fläche integriert werden können. Mit geringerer Merkmalgröße entstehen jedoch zusätzliche Probleme, die behandelt werden sollten
  • Die US 2015 / 0 115 371 A1 beschreibt eine Finnenstruktur, über der eine EG-Oxidschicht und darüber eine Siliziumnitridschicht gebildet werden. Die EG-Oxidschicht ist nicht konform. Über der EG-Oxidschicht wird eine Gate-Elektrode gebildet.
  • Die US 2016 / 0 013 308 A1 beschreibt die Bildung einer Oxidschicht auf einer Finne durch Oxidabscheidung und Plasmabehandlung, wobei über der beschichteten Finne ein Gate ausgebildet wird.
  • Die US 2010 / 0 022 099 A1 offenbart das Bilden nicht konformer Schichten durch Variationen der plasmaunterstützten Atomlagenabscheidung. Die Abscheidung findet nahe der Substratoberfläche statt, wird jedoch so gesteuert, dass sie nach Erreichen eines spezifizierten Abstands in Öffnungen (zB tiefe DRAM-Gräben, Poren usw.) endet.
  • Die Erfindung sieht ein Verfahren gemäß den Ansprüchen 1 und 10 und eine Vorrichtung gemäß Anspruch und 17 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden ausführlichen Beschreibung verständlich, wenn diese mit den beiliegenden Figuren gelesen wird. Es wird festgehalten, dass, gemäß der Standardpraxis in der Industrie, verschiedene Merkmale nicht im Maßstab gezeichnet sind. Tatsächlich können die Dimensionen der verschiedenen Merkmale der deutlichen Besprechung wegen beliebig vergrößert oder verkleinert werden.
    • 1 zeigt ein Beispiel eines Fin-Feldeffekttransistors (FinFET) in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen.
    • 2, 3, 4, 5, 6, 7A sind Querschnittsansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstufen gemäß einer Ausführungsform.
    • 7B ist eine herangezoomte Ansicht eines Teils von 7A.
    • 8A zeigt ein Zeitablaufverfahren eines Verfahrens zur Bildung einer nicht konformen Oxidschicht gemäß einer Ausführungsform.
    • 8B zeigt ein Zeitablaufverfahren eines Verfahrens zur Bildung einer nicht konformen Oxidschicht gemäß einer Ausführungsform.
    • 9A und 9B zeigen ein Verfahren zur Bildung einer nicht konformen Oxidschicht bzw. eine Querschnittsansicht der nicht konformen Oxidschicht, die durch das Verfahren von 9A gebildet wird, gemäß einer Ausführungsform.
    • 10 und 11 zeigen jeweils ein Verfahren zur Bildung einer konformen Oxidschicht gemäß einer Ausführungsform.
    • 12A und 12B zeigen ein Verfahren zur Bildung einer nicht konformen Oxidschicht bzw. eine Querschnittsansicht der nicht konformen Oxidschicht, die durch das Verfahren von 12A gebildet wurde, gemäß einem der Erläuterung dienenden Beispiel .
    • 13 zeigt eine schematische Darstellung einer anisotropen Plasmabehandlung gemäß einer Ausführungsform.
    • 14A und 14B zeigen ein Verfahren zur Bildung einer nicht konformen Oxidschicht bzw. eine Querschnittsansicht der nicht konformen Oxidschicht, die durch das Verfahren von 14A gebildet wird, gemäß einem der Erläuterung dienenden Beispiel .
    • 15A und 15B zeigen ein Verfahren zur Bildung einer nicht konformen Oxidschicht bzw. eine Querschnittsansicht der nicht konformen Oxidschicht, die durch das Verfahren von 15A gebildet wird, gemäß einer Ausführungsform.
    • 16A, 16B, 17A, 17B, 18A, 18B, 18C, 18D, 19A, 19B, 20A, 20B, 21A, 21B, 22A, 22B, 23A, 23B, 24A und 24B sind Querschnittsansichten der FinFET-Vorrichtung von 7A in zusätzlichen Bearbeitungsstufen gemäß einer Ausführungsform.
    • 25A und 25B zeigen Querschnittsansichten einer FinFET-Vorrichtung in einer Ausführungsform.
    • 26 zeigt eine Draufsicht einer Halbleitervorrichtung in einer Ausführungsform.
    • 27 ist ein Ablaufdiagramm eines Verfahrens zur Bildung einer Halbleiterstruktur in einigen Ausführungsformen.
  • AUSFÜHRLICHE OFFENBARUNG
  • Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele zur Implementierung verschiedener Merkmale der Erfindung vor. Spezielle Beispiele von Komponenten und Anordnungen sind in der Folge zur Vereinfachung der vorliegenden Offenbarung beschrieben. Zum Beispiel kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen enthalten, in welchen das erste und zweite Merkmal in direktem Kontakt gebildet sind, und kann auch Ausführungsformen enthalten, in welchen zusätzliche Merkmale zwischen den ersten und zweiten Merkmalen gebildet sein können, so dass die ersten und zweiten Merkmale nicht in direktem Kontakt sein mögen.
  • Ferner können raumbezogene Begriffe, wie „unterhalb“, „unter“, „niedriger“, „oberhalb“, „oberer“ und dergleichen hier zur einfachen Beschreibung verwendet werden, um ein Verhältnis eines Elements oder Merkmals zu einem oder mehreren anderen Element(en) oder Merkmal(en) zu beschreiben, die in den Figuren dargestellt sind. Die Vorrichtung kann anders orientiert (90 Grad oder in anderen Orientierungen gedreht) sein und die raumbezogenen Deskriptoren, die hier verwendet werden, können ebenso dementsprechend interpretiert werden.
  • Verschiedene Ausführungsformen sehen Prozesse zur Bildung einer nicht konformen dielektrischen Schicht, z.B. einer Oxidschicht (die auch als Oxidauskleidung bezeichnet werden kann) über einer oberen Oberfläche und entlang von Seitenwänden einer Finne oder eines Grats einer FinFET-Vorrichtung vor. Insbesondere ist die nicht konforme Oxidschicht über der oberen Oberfläche des Grats dicker als entlang den Seitenwänden des Grats. Der dickere obere top Teil (z.B. der Teil über der oberen Oberfläche des Grats) der nicht konformen Oxidschicht schützt den Grat vor einer Beschädigung während eines folgenden Ätzprozesses, während die dünneren Seitenwandteile (z.B. Teile entlang den Seitenwänden des Grats) der nicht konformen Oxidschicht eine höhere Integrationsdichte von FinFETs und eine leichtere Spaltfüllung zwischen benachbarten Graten ermöglichen. Während die verschiedenen Ausführungsformen im Zusammenhang mit einer Oxidschicht auf FinFET-Vorrichtungen beschrieben sind, kann das Prinzip der Erfindung für andere Anwendungen oder Vorrichtungen, wie planare Vorrichtungen und andere Materialien angewendet werden.
  • 1 zeigt ein Beispiel eines FinFET in einer dreidimensionalen Ansicht gemäß einigen Ausführungsformen. Der FinFET umfasst einen Grat 58 über einem Substrat 50 (z.B. einem Halbleitersubstrat). Isolierungsregionen 56 sind über dem Substrat 50 und an gegenüberliegenden Seiten des Grats 58 angeordnet. Der Grat 58 ragt über und zwischen benachbarten Isolierungsregionen 56 vor. Obwohl die Isolierungsregionen 56 als getrennt von dem Substrat 50 beschrieben/dargestellt sind, kann, wie hier verwendet, der Begriff „Substrat“ zur Bezeichnung nur des Halbleitersubstrats oder eines Halbleitersubstrats einschließlich der Isolierungsregionen verwendet werden. Eine dielektrische Gate-Schicht 92 befindet sich entlang Seitenwänden und über einer oberen Oberfläche des Grats 58 und eine Gate-Elektrode 94 befindet sich über der dielektrischen Gate-Schicht 92. Source/Drain-Regionen 82 sind an gegenüberliegenden Seiten des Grats 58 in Bezug auf die dielektrische Gate-Schicht 92 und Gate-Elektrode 94 angeordnet. 1 zeigt ferner Querschnitte, die in späteren Figuren verwendet werden. Querschnitt A-A verläuft entlang einer Längsachse der Gate-Elektrode 94 und in einer Richtung, z.B. senkrecht zur Richtung eines Stromflusses zwischen den Source/Drain-Regionen 82 des FinFET. Querschnitt B-B verläuft senkrecht zu Querschnitt A-A und entlang einer Längsachse des Grats 58 und in einer Richtung z.B. des Stromflusses zwischen den Source/Drain-Regionen 82 des FinFET. Querschnitt C-C verläuft parallel zu Querschnitt A-A und erstreckt sich durch eine Source/Drain-Region 82 des FinFET. Anschließende Figuren beziehen sich der Deutlichkeit wegen auf diese Referenzquerschnitte.
  • 2-6, 7A und 16A-24B sind Querschnittsansichten einer FinFET-Vorrichtung in verschiedenen Herstellungsstufen gemäß einer Ausführungsform. 2 bis 7 zeigen Referenzquerschnitt A-A, der in 1 dargestellt ist, mit Ausnahme mehrerer Grate/FinFETs. In 16A bis 24B sind Figuren, die mit einer Bezeichnung „A“ enden, entlang Referenzquerschnitt A-A dargestellt, der in 1 dargestellt ist, und Figuren, die mit einer Bezeichnung „B“ enden, sind entlang eines ähnlichen Querschnitts B-B dargestellt, der in 1 dargestellt ist, mit Ausnahme mehrerer Grate/FinFETs. 18C und 18D sind entlang des Referenzquerschnitts C-C dargestellt, der in 1 dargestellt ist, mit Ausnahme mehrerer Grate/FinFETs.
  • In 2 ist ein Substrat 50 bereitgestellt. Das Substrat 50 kann ein Halbleitersubstrat, wie ein Bulk-Halbleiter, ein Halbleiter-auf-Isolator- (SOI) Substrat oder dergleichen sein, das dotiert (z.B. mit einem p-Typ- oder einem n-Typ-Dotiermittel) oder undotiert sein kann. Das Substrat 50 kann ein Wafer, wie ein Siliziumwafer sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht eines Halbleitermaterials, die auf einer Isolatorschicht gebildet ist. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxid-(BOX) Schicht, eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist auf einem Substrat, typischerweise einem Siliziumsubstrat oder einem Glassubstrat bereitgestellt. Andere Substrate, wie ein mehrschichtiges oder Gradientensubstrat, können ebenso verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 50 Silizium; Germanium; einen Verbindungshalbleiter, enthaltend Siliziumcarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, enthaltend SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP; oder Kombinationen davon enthalten.
  • Das Substrat 50 hat eine Region 50B und eine Region 50C. Die Region 50B kann zum Bilden von n-Typ-Vorrichtungen, wie NMOS-Transistoren, z.B. n-Typ FinFETs, verwendet werden. Die Region 50C kann zum Bilden von p-Typ-Vorrichtungen, wie PMOS-Transistoren, z.B. p-Typ FinFETs, verwendet werden. Die Region 50B kann physisch von der Region 50C getrennt sein (wie durch Teiler 51 dargestellt) und eine beliebige Anzahl von Vorrichtungsmerkmalen (z.B. andere aktive Vorrichtungen, dotierte Regionen, Isolierungsstrukturen usw.) können zwischen der Region 50B und der Region 50C angeordnet sein. In einigen Ausführungsformen werden sowohl die Region 50B wie auch die Region 50C zur Bildung derselben Art von Vorrichtungen verwendet, wie wenn beide Regionen für n-Typ-Vorrichtungen oder p-Typ-Vorrichtungen sind.
  • Anschließend werden in 3 Grate 52 im Substrat 50 gebildet. Die Grate 52 sind Halbleiterstreifen. In einigen Ausführungsformen können die Grate 52 im Substrat 50 durch Ätzen von Gräben im Substrat 50 gebildet werden. Das Ätzen kann jeder annehmbare Ätzprozess ein, wie ein reaktives Ionenätzen (RIE), neutrales Strahlätzen (NBE), ähnliches oder eine Kombination davon. Das Ätzen kann anisotrop sein.
  • Die Grate 52 können durch jedes geeignete Verfahren strukturiert werden. Zum Beispiel können die Grate 52 unter Verwendung eines oder mehrerer Fotolithografieprozesse strukturiert werden, enthaltend Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse. Im Allgemeinen kombinieren Doppelstrukturierungs- oder Mehrfachstrukturierungsprozesse Fotolithografie und selbstausgerichtete Prozesse, wodurch Strukturen erzeugt werden können, die zum Beispiel kleinere Pitches haben, als sonst mit einem einzigen direkten Fotolithografieprozess erreichbar werden. Zum Beispiel wird in einer Ausführungsform eine Opferschicht über einem Substrat gebildet und unter Verwendung eines Fotolithografieprozesses strukturiert. Abstandhalter werden entlang der strukturierten Opferschicht unter Verwendung eines selbst ausgerichteten Prozesses gebildet. Die Opferschicht wird dann entfernt und die verbleibenden Abstandhalter können dann zum Strukturieren der Grate verwendet werden.
  • Anschließend wird in 4 ein Isoliermaterial 54 über dem Substrat 50 und zwischen benachbarten Graten 52 gebildet. Das Isoliermaterial 54 kann ein Oxid, wie Siliziumoxid, ein Nitrid, ähnliches oder eine Kombination davon sein und kann durch eine chemische Dampfabscheidung mit hoher Plasmadichte (HDP-CVD), eine fließfähige CVD (FCVD) (z.B. eine auf CVD beruhende Materialabscheidung in einem fernen Plasmasystem und Nachhärten zur Umwandlung in ein anderes Material, wie ein Oxid), ähnliches oder eine Kombination davon gebildet werden. Andere Isoliermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In der dargestellten Ausführungsform ist das Isoliermaterial 54 Siliziumoxid, das durch einen FCVD-Prozess gebildet wird. Ein Temperprozess kann durchgeführt werden, sobald das Isoliermaterial gebildet ist. In einer Ausführungsform wird das Isoliermaterial 54 so gebildet, dass überschüssiges Isoliermaterial 54 die Grate 52 bedeckt.
  • Unter Bezugnahme anschließend auf 5 wird ein Planarisierungsprozess an dem Isoliermaterial 54 angewendet. In einigen Ausführungsformen enthält der Planarisierungsprozess ein chemisch-mechanisches Polieren (CMP), einen Rückätzprozess, Kombinationen davon oder dergleichen. Der Planarisierungsprozess legt die Grate 52 frei. Obere Oberflächen der Grate 52 und des Isoliermaterials 54 sind in einer Ebene, wenn der Planarisierungsprozess beendet ist.
  • Anschließend wird in 6 das Isoliermaterial 54 vertieft, um Grabenisolations- (STI) Regionen 56 zu bilden. Das Isoliermaterial 54 wird vertieft, sodass Grate 58 (z.B. Teile der Grate 52, die über die obere Oberfläche der STI-Region 56 ragen) in der Region 50B und in der Region 50C zwischen benachbarten STI-Regionen 56 vorragen. Ferner können die oberen Oberflächen der STI-Regionen 56 eine flache Oberfläche, wie dargestellt, eine konvexe Oberfläche, eine konkave Oberfläche (wie eine Wölbung) oder eine Kombination davon haben. Die oberen Oberflächen der STI-Regionen 56 können durch eine passende Ätzung flach, konvex und/oder konkav gebildet werden. Die STI-Regionen 56 können unter Verwendung eines passenden Ätzprozesses vertieft werden, wie einem, der für das Material des Isoliermaterials 54 selektiv ist. Zum Beispiel kann eine chemische Oxidentfernung unter Verwendung einer CERTAS® Ätzung oder eines Applied Materials SICONI Werkzeugs oder eine verdünnte Fluorwasserstoff- (dHF-) Säure verwendet werden.
  • Ein Durchschnittsfachmann auf dem Gebiet wird sofort verstehen, dass der in Bezug auf 2 bis 6 beschriebene Prozess nur ein Beispiel dafür ist, wie die Grate 58 gebildet werden können. In einigen Ausführungsformen kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; homoepitaxiale Strukturen können epitaktisch in den Gräben gezüchtet werden; und die dielektrische Schicht kann vertieft werden, sodass die homoepitaxialen Strukturen von der dielektrischen Schicht zur Bildung von Graten vorragen. In einigen Ausführungsformen können heteroepitaxiale Strukturen für die Grate 52 verwendet werden. Zum Beispiel können die Grate 52 in 5 vertieft werden und ein Material, das sich von jenem der Grate 52 unterscheidet, kann epitaktisch an deren Stelle gezüchtet werden. In einer weiteren Ausführungsform kann eine dielektrische Schicht über einer oberen Oberfläche des Substrats 50 gebildet werden; Gräben können durch die dielektrische Schicht geätzt werden; heteroepitaxiale Strukturen können epitaktisch in den Gräben unter Verwendung eines Materials, das sich von jenem des Substrats 50 unterscheidet, gezüchtet werden; und die dielektrische Schicht kann vertieft werden, sodass die heteroepitaxialen Strukturen von der dielektrischen Schicht vorragen, um die Grate 58 zu bilden. In einigen Ausführungsformen, wo homoepitaxiale oder heteroepitaxiale Strukturen epitaktisch gezüchtet werden, können die gezüchteten Materialien in situ während des Züchtens dotiert werden, was eine frühere und anschließende Implantation umgeht, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können. Ferner kann es vorteilhaft sein, ein Material epitaktisch in einer NMOS-Region zu züchten, das sich von dem Material in einer PMOS-Region unterscheidet. In verschiedenen Ausführungsformen können die Grate 58 aus Siliziumgermanium (SixGe1-x, wo x im Bereich von 0 bis 1 sein kann), Siliziumcarbid, reinem oder im Wesentlichen reinen Germanium, einem III-V Verbindungshalbleiter, einem II-VI Verbindungshalbleiter oder dergleichen gebildet werden. Zum Beispiel enthalten die verfügbaren Materialien zur Bildung von III-V Verbindungshalbleitern, ohne aber darauf beschränkt zu sein, InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP und dergleichen.
  • Ferner können in 6 geeignete Wannen (nicht dargestellt) in den Graten 58, den Graten 52 und/oder dem Substrat 50 gebildet werden. In einigen Ausführungsformen kann eine P-Wanne in der Region 50B gebildet werden und eine N-Wanne kann in der Region 50C gebildet werden. In einigen Ausführungsformen wird eine P-Wanne oder eine N-Wanne sowohl in der Region 50B wie auch in der Region 50C gebildet.
  • In den Ausführungsformen mit unterschiedlichen Wannentypen können die unterschiedlichen Implantierungsschritte für die Region 50B und die Region 50C mit einem Fotolack oder anderen Masken (nicht dargestellt) erreicht werden. Zum Beispiel kann ein Fotolack über den Graten 58 und den STI-Regionen 56 in der Region 50B gebildet werden. Der Fotolack wird strukturiert, um die Region 50C des Substrats 50, wie eine PMOS-Region, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, wird eine n-Typ-Unreinheitenimplantation in der Region 50C durchgeführt und der Fotolack kann als Maske dienen, um im Wesentlichen zu verhindern, dass n-Typ Unreinheiten in die Region 50B, wie eine NMOS-Region implantiert werden. Die n-Typ Unreinheiten können Phosphor, Arsenid oder dergleichen sein, die in der Region bis zu einer Konzentration kleiner oder gleich 1018 cm-3 implantiert werden, wie zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach der Implantation wird der Fotolack entfernt, wie durch einen annehmbaren Veraschungsprozess.
  • Nach Implantation der Region 50C wird ein Fotolack über den Graten 58 und den STI-Regionen 56 in der Region 50C gebildet. Der Fotolack wird strukturiert, um die Region 50B des Substrats 50, wie die NMOS-Region, freizulegen. Der Fotolack kann unter Verwendung einer Spin-on-Technik gebildet werden und kann unter Verwendung annehmbarer Fotolithografietechniken strukturiert werden. Sobald der Fotolack strukturiert ist, kann eine p-Typ Unreinheitenimplantation in der Region 50B durchgeführt werden und der Fotolack kann als Maske dienen, um im Wesentlichen eine Implantation von p-Typ Unreinheiten in die Region 50C, wie die PMOS-Region, zu verhindern. Die p-Typ Unreinheiten können Bor, BF2 oder dergleichen sein, implantiert in der Region bis zu einer Konzentration kleiner oder gleich 1018 cm-3, wie zwischen etwa 1017 cm-3 und etwa 1018 cm-3. Nach der Implantation kann der Fotolack entfernt werden, wie durch einen annehmbaren Veraschungsprozess.
  • Nach Implantation der Region 50B und der Region 50C kann ein Tempern durchgeführt werden, um die p-Typ und/oder n-Typ Unreinheiten zu aktivieren, die implantiert wurden. In einigen Ausführungsformen können die gezüchteten Materialien epitaxialer Grate in situ während des Wachstums dotiert werden, was die Implantationen umgehen kann, obwohl In situ- und Implantationsdotierung gemeinsam verwendet werden können.
  • Unter Bezugnahme anschließend auf 7A wird eine dielektrische Dummy-Schicht 60 auf den Graten 58, z.B. über den oberen Oberflächen und Seitenwänden der Grate 58 gebildet. Obwohl in 7A (und anschließenden Figuren) nicht dargestellt, kann die dielektrische Dummy-Schicht 60 auch über den STI-Regionen 56 gebildet werden. Zum Beispiel kann sich die dielektrische Dummy-Schicht 60 kontinuierlich entlang der oberen Oberfläche der STI-Regionen 56 von einem Grat 58 zu einem benachbarten Grat 58 erstrecken. Die dielektrische Dummy-Schicht 60 kann ein Oxid, wie Siliziumoxid, Germaniumoxid oder dergleichen sein, obwohl ein anderes geeignetes Material, wie Siliziumnitrid, ebenso verwendet werden kann. In der dargestellten Ausführungsform umfasst die dielektrische Dummy-Schicht 60 ein Oxid des Materials des Grats 58. Wenn zum Beispiel der Grat 58 aus Silizium gebildet ist, ist die dielektrische Dummy-Schicht 60 aus Siliziumoxid gebildet. Wie in 7A dargestellt, ist die dielektrische Dummy-Schicht 60 eine nicht konforme Schicht. Nähere Einzelheiten der dielektrischen Dummy-Schicht 60 sind in 7B dargestellt, die eine herangezoomte Ansicht einer Fläche 53 in 7A ist. Es ist festzuhalten, dass der Deutlichkeit wegen nicht alle Merkmale innerhalb der Fläche 53 in 7B dargestellt sind. Verschiedene Verfahrensausführungsformen zur Bildung der nicht konformen dielektrischen Dummy-Schicht 60 werden in der Folge unter Bezugnahme auf 8, 9A, 9B, 10, 11, 12A, 12B, 13, 14A, 14B, 15A und 15B besprochen.
  • Unter Bezugnahme auf 7B sind Teile der dielektrischen Dummy-Schicht 60, die über einer oberen Oberfläche des Grats 58 (als der obere Teil der dielektrischen Dummy-Schicht 60 bezeichnet) angeordnet sind, dicker als Teile der dielektrischen Dummy-Schicht 60, die entlang Seitenwänden des Grats 58 (als Seitenwandteile der dielektrischen Dummy-Schicht 60 bezeichnet) angeordnet sind. Insbesondere ist die dielektrische Dummy-Schicht 60 im Wesentlichen über der oberen Oberfläche des Grats 58 gleichförmig und hat eine Dicke TT in dem dargestellten Beispiel. Die Dicke TT kann in einem Bereich zwischen z.B. etwa 2 nm und etwa 10 nm liegen, obwohl andere Dimensionen auch möglich sind. Die dielektrische Dummy-Schicht 60, die entlang den Seitenwänden des Grats 58 angeordnet ist, hat eine durchschnittliche Dicke (z.B. gemessen entlang einer Richtung senkrecht zu den Seitenwänden des Grats 58, in 7B nicht dargestellt), die kleiner als die Dicke TT ist. In einigen Ausführungsformen ist die durchschnittliche Dicke kleiner als etwa 80% der Dicke TT. Die durchschnittliche Dicke kann in einem Bereich zwischen, z.B. 2 nm und etwa 5 nm liegen, obwohl andere Dimensionen auch möglich sind.
  • Während der Bildung der dielektrischen Dummy-Schicht 60 kann weniger Oxid (z.B. Siliziumoxid) am Boden des Grats 58 als an der Oberseite des Grats 58 gebildet werden, z.B. aufgrund des schmalen Raums zwischen benachbarten Graten 58. Infolgedessen kann eine Dicke der dielektrischen Dummy-Schicht 60 entlang den Seitenwänden des Grats 58 leicht entlang einer Richtung von der Oberseite des Grats 58 zum Boden des Grats 58 abnehmen. In einigen Ausführungsformen hat die dielektrische Dummy-Schicht 60 entlang den Seitenwänden des Grats 58 eine Dicke TS1 an der oberen Oberfläche 58T des Grats 58 und eine Dicke TS2 am Boden des Grats 58, wobei TS2 größer als etwa 90% von TS1 ist. Wie in der Folge ausführlich besprochen wird, kann die dielektrische Dummy-Schicht 60 durch einen einzelnen anisotropen Abscheidungsprozess gebildet werden (siehe 8A, 8B und deren Beschreibung) oder kann durch zwei verschiedene Prozesse gebildet werden (siehe 9A - 15B und deren Beschreibung).
  • Unter erneuter Bezugnahme auf 7A wird, sobald die dielektrische Dummy-Schicht 60 gebildet ist, eine Dummy-Gate-Schicht 62 über der dielektrischen Dummy-Schicht 60 gebildet und eine Maskenschicht 64 wird über der Dummy-Gate-Schicht 62 gebildet. Die Dummy-Gate-Schicht 62 kann über der dielektrischen Dummy-Schicht 60 abgeschieden und dann geebnet werden, wie durch eine CMP. Die Maskenschicht 64 kann über der Dummy-Gate-Schicht 62 abgeschieden werden. Die Dummy-Gate-Schicht 62 kann ein leitfähiges Material sein und kann ausgewählt sein aus einer Gruppe enthaltend polykristallines Silizium (Polysilizium), polykristallines Siliziumgermanium (poly-SiGe), metallische Nitride, metallische Silizide, metallische Oxide und Metalle. In einer Ausführungsform wird amorphes Silizium abgeschieden und rekristallisiert, um Polysilizium zu bilden. Die Dummy-Gate-Schicht 62 kann durch physikalische Aufdampfung (PVD), CVD, Sputter-Abscheidung oder andere Techniken, die nach dem Stand der Technik zum Abscheiden leitfähiger Materialien bekannt sind und verwendet werden, abgeschieden werden. Die Dummy-Gate-Schicht 62 kann aus anderen Materialien bestehen, die eine hohe Ätzselektivität beim Ätzen von Isolierungsregionen aufweisen. Die Maskenschicht 64 kann zum Beispiel SiN, SiON oder dergleichen enthalten. In dem dargestellten Beispiel werden eine einzige Dummy-Gate-Schicht 62 und eine einzige Maskenschicht 64 über der Region 50B und der Region 50C gebildet. In einigen Ausführungsformen können separate Dummy-Gate-Schichten in der Region 50B und der Region 50C gebildet werden und separate Maskenschichten können in der Region 50B und der Region 50C gebildet werden.
  • 8A zeigt ein Zeitablaufverfahren eines plasmaunterstützten ALD-(PEALD-) Prozesses zur Bildung einer nicht konformen Oxidschicht (z.B. der dielektrischen Dummy-Schicht 60 von 7B) gemäß einer Ausführungsform. Das Zeitablaufverfahren von 8A entspricht einem Zyklus des PEALD-Plasmaprozesses, wobei der PEALD-Prozess mehrere Zyklen enthält. Mit anderen Worten, die Bearbeitung von 8A wird mehrere Male (Zyklen) während des PEALD-Prozesses durchgeführt. Obwohl PEALD häufig zur Bildung konformer Schichten verwendet wird, sind die gegenwärtig offenbarten Verfahren, durch Steuern der Abscheidungsprozessparameter, imstande, nicht konforme Schichten (z.B. die dielektrische Dummy-Schicht 60 von 7B) mit einer speziellen Form zu bilden, wie der Form, die in 7B dargestellt ist. Daher kann der durch 8A dargestellte PEALD-Prozess auch als ein anisotroper PEALD-Prozess oder ein anisotroper Abscheidungsprozess bezeichnet werden. In einigen Ausführungsformen wird der durch 8A dargestellte anisotrope PEALD-Prozess zur Bildung der dielektrischen Dummy-Schicht 60 von 7B durchgeführt.
  • 8A enthält drei Sub-Kurven und die Zeit (entlang der X-Achse) aller Sub-Kurven ist ausgerichtet. Die Kurve 211 zeigt die Zeit, zu der ein Vorläufer (Precursor) für den PEALD-Prozess einer Abscheidungskammer zugeleitet wird, wobei die FinFET-Vorrichtung von 6 in der Abscheidungskammer zur Bildung der dielektrischen Dummy-Schicht 60 platziert wird. Die Art von Vorläufer kann von der zu bildenden Oxidschicht abhängen. Zum Beispiel ist zur Bildung einer Siliziumoxidschicht als die dielektrische Dummy-Schicht 60 der Vorläufer ein Siliziumvorläufer wie Aminosilangas. Beispiele für Aminosilangas enthalten Bisdiethylaminosilan (BDEAS) und Diisopropylaminosilan (DIPAS). Ebenso kann zur Bildung einer Germaniumoxidschicht als die dielektrische Dummy-Schicht 60 der Vorläufer ein Germaniumvorläufer sein.
  • Wie in 8A dargestellt, wird, beginnend mit Zeitpunkt T1, der Vorläufer (z.B. ein Siliziumvorläufer) der Abscheidungskammer zugeführt; und zum Zeitpunkt T2 wird der Vorläufer gestoppt. Eine Dauer zwischen Zeitpunkt T1 und Zeitpunkt T2 kann zwischen etwa 0,1 Sekunden und 10 Sekunden betragen und eine Strömungsrate des Vorläufers kann zwischen etwa 1000 Standardkubikzentimeter pro Minute (sccm) und etwa 5000 sccm betragen. Zum Zeitpunkt T1 wird auch eine Gasquelle, die ein Sauerstoffgas und ein Trägergas (kann auch als Verdünnungsgas bezeichnet werden) umfasst, auch der Abscheidungskammer zugeführt, wie durch die Kurve 213 dargestellt. Das Trägergas kann ein Inertgas wie Ar, He, Kr oder dergleichen sein oder umfassen, ist aber nicht darauf beschränkt. Die Gasquelle wird der Abscheidungskammer bis zum Zeitpunkt T3 zugleitet, zu welchem Zeitpunkt die Gasquelle gestoppt wird. Eine Dauer zwischen Zeitpunkt T1 und Zeitpunkt T3 kann zwischen etwa 1 Sekunde und 300 Sekunden sein. In dem dargestellten Beispiel ist eine Strömungsrate des Sauerstoffgases zwischen etwa 50 sccm und etwa 5000 sccm und ein Verhältnis zwischen der Strömungsrate des Sauerstoffgases und einer Summe der Strömungsrate von Sauerstoffgas und einer Strömungsrate des Trägergases ist zwischen etwa 1% und etwa 99%, wie zwischen etwa 1% und etwa 20% oder zwischen etwa 1% und etwa 30%. Ein Druck der Abscheidungskammer ist zwischen etwa 133 Pa (1000 mTorr) und etwa 1070 Pa (8000 mTorr) in der dargestellten Ausführungsform. In einigen Ausführungsformen bildet der Si-Vorläufer eine Monoschicht, die an die darunterliegende Schicht (z.B. den Grat 58) gebunden ist.
  • Unter weiterer Bezugnahme auf 8A wird zum Zeitpunkt T4 das Sauerstoffgas zu einem Plasma (z.B. Sauerstoffplasma) unter Verwendung zum Beispiel eines kapazitiv gekoppelten Plasma- (CCP) Systems aktiviert, das durch eine Hochfrequenz- (RF) Energiequelle angetrieben wird. Eine Dauer zwischen Zeitpunkt T1 und Zeitpunkt T4 kann zwischen etwa 0,2 Sekunden und 50 Sekunden sein. In einigen Ausführungsformen wird das Sauerstoffplasma in einer Umgebung mit sauerstoffhaltiger Probe, z.B. O2 oder H20, erzeugt, wo O2 oder H20 von der Gasquelle stammen können (z.B. darin enthalten sein können). In einigen Ausführungsformen oxidiert das Sauerstoffplasma das Silizium aus dem Vorläufer zur Bildung von Siliziumoxid (z.B. die dielektrische Dummy-Schicht 60 über dem Grat 58 in 7B). Die Kurve 215 zeigt die Dauer D (z.B. zwischen Zeitpunkt T4 und Zeitpunkt T5), die die RF-Energieversorgung eingeschaltet ist, um das Sauerstoffgas zum Sauerstoffplasma zu aktivieren. In einigen Ausführungsformen hat die RF-Energieversorgung des CCP-Systems eine Frequenz von 13,56 MHz. In dem dargestellten Beispiel ist eine Leistung der RF-Energieversorgung zwischen etwa 10 W und etwa 1500 W und eine Dauer, wenn die RF-Energieversorgung eingeschaltet ist (z.B. ständig zwischen Zeitpunkt T4 und Zeitpunkt T5 eingeschaltet) ist zwischen etwa 0,05 Sekunden und etwa 180 Sekunden.
  • 8B zeigt ein Zeitablaufverfahren eines anderen PEALD-Prozess zur Bildung einer nicht konformen Oxidschicht (z.B. der dielektrischen Dummy-Schicht 60 von 7B) gemäß einer Ausführungsform. Gleiche Bezugszeichen in 8B beziehen sich auf dieselben/denselben oder ähnliche/ähnlichen Komponenten/Prozess wie in 8A, sodass Einzelheiten nicht wiederholt werden. Die Kurve 217 zeigt den Zeitpunkt, zu dem die RF-Energieversorgung eingeschaltet wird, um das Sauerstoffplasma zu erzeugen. Anders als 8A, wo die RF-Energieversorgung für eine Zeitdauer D ständig eingeschaltet ist (z.B. zwischen Zeitpunkt T4 und Zeitpunkt T5) wird die RF-Energieversorgung im PEALD-Prozess von 8B wiederholt in jedem Zyklus des PEALD-Prozess ein- und ausgeschaltet. Jeder der Pulse in der Kurve 217 (z.B. zwischen Zeitpunkt T6 und Zeitpunkt T7, zwischen Zeitpunkt T8 und Zeitpunkt T9 und zwischen Zeitpunkt T10 und T11) gibt eine Zeitperiode an, in der die RF-Energieversorgung zur Aktivierung des Sauerstoffgases eingeschaltet ist, und jede Lücke (z.B. zwischen Zeitpunkt T7 und Zeitpunkt T8) zwischen den Pulsen gibt eine Zeitperiode an, in der die RF-Energieversorgung ausgeschaltet ist. Jede der Lücken zwischen Pulsen kann eine sehr kurze Dauer haben, z.B. zwischen etwa 0,1 Sekunden und etwa 5 Sekunden. In einigen Ausführungsformen ist während der Übergangszeit, wenn die RF-Energieversorgung eingeschaltet wird, die anisotrope Eigenschaft (z.B. nicht konforme Abscheidung der dielektrischen Dummy-Schicht 60 über dem Grat 58) des PEALD-Prozesses ausgeprägter, wodurch die mehreren Pulse (und Lücken) in der Kurve 217 dazu beitragen, die Form der nicht konformen dielektrischen Dummy-Schicht 60 (z.B. dickere Oberseitenteile und dünnere Seitenwandteile) zu bilden. Es ist zu beachten, dass die Dauer der Lücken zwischen den Pulsen in der Kurve 217 zur Veranschaulichungszwecken übertrieben sein kann. In einigen Ausführungsformen ist die Gesamtdauer der Pulse in der Kurve 217, die die Gesamtdauer ist, für die die RF-Energieversorgung in jedem Zyklus des PEALD-Prozess eingeschaltet ist, von etwa 0,05 Sekunden bis etwa 180 Sekunden. In einigen Ausführungsformen wird der durch 8B dargestellte anisotrope PEALD-Prozess zur Bildung der dielektrischen Dummy-Schicht 60 von 7B durchgeführt.
  • 9A ist ein Flussdiagramm für ein anderes Verfahren zur Bildung einer nicht konformen Oxidschicht (z.B. der dielektrischen Dummy-Schicht 60 von 9B) und 9B zeigt die Querschnittsansicht des Grats 58 und der nicht konformen Oxidschicht, die über dem Grat 58 unter Verwendung des Verfahrens von 9A gebildet ist. Unter Bezugnahme auf 9A und 9B enthält das Verfahren ein Durchführen eines konformen Oxidabscheidungsprozesses zur Bildung einer konformen Oxidschicht 60C über der oberen Oberfläche und den Seitenwänden des Grats 58. Zwei Verfahrensausführungsformen zur Bildung der konformen Oxidschicht 60C sind in der Folge unter Bezugnahme auf 10 und 11 besprochen. Anschließend wird ein anisotroper Oxidabscheidungsprozess zur Bildung einer nicht konformen Oxidschicht 60N über der konformen Oxidschicht 60C durchgeführt. Der anisotrope Oxidabscheidungsprozess kann z.B. unter Verwendung der PEALD-Prozesse durchgeführt werden, die in 8A oder 8B dargestellt sind, sodass Einzelheiten nicht wiederholt werden.
  • Wie in 9B dargestellt, hat die nicht konforme Oxidschicht 60N ein dickeres Oberseitenteil über der oberen Oberfläche des Grats 58 und hat dünnere Seitenwandteile entlang den Seitenwänden des Grats 58. Die konforme Oxidschicht 60C und die nicht konforme Oxidschicht 60N werden gemeinsam als die dielektrische Dummy-Schicht 60 bezeichnet. Einzelheiten bezüglich der Form und der Dimension der dielektrischen Dummy-Schicht 60 sind oben unter Bezugnahme auf 7B besprochen, sodass sie hier nicht wiederholt werden. Es ist zu beachten, dass obwohl 9B eine Grenzfläche zwischen der konformen Oxidschicht 60C und der nicht konformen Oxidschicht 6oN zeigt, die Grenzfläche Veranschaulichungszwecken dienen kann und in der dielektrischen Dummy-Schicht 60 nicht zu beobachten sein kann.
  • 10 zeigt die Verarbeitung in einem Zyklus eines PEALD-Prozesses zur Bildung einer konformen Oxidschicht (z.B. der konformen Oxidschicht 60C in 9B). Der durch 10 dargestellte PEALD-Prozess ist ähnlich dem PEALD-Prozess von 8A, aber mit anderen Parametern für die Prozessbedingungen zur Steuerung des Profils der gebildeten Oxidschicht. In 10 zeigt die Kurve 221 den Zeitpunkt, zu dem der Vorläufer der Abscheidungskammer zugeführt wird, die Kurve 223 zeigt den Zeitpunkt, zu dem die Gasquelle der Abscheidungskammer zugeführt wird, und die Kurve 225 zeigt den Zeitpunkt, zu dem die RF-Energieversorgung zum Aktivieren des Sauerstoffgases zu Sauerstoffplasma eingeschaltet wird. Komponenten des Vorläufers und der Gasquelle können dieselben oder ähnlich wie jene von 8A sein, sodass Einzelheiten nicht wiederholt werden. In der dargestellten Ausführungsform wird die in 10 dargestellte Bearbeitung mehrere Male (Zyklen) durchgeführt, um die konforme Oxidschicht 60C zu bilden.
  • In einigen Ausführungsformen verwendet der PEALD-Prozess von 10 das CCP-System, angetrieben durch eine RF-Energieversorgung, wobei die RF-Energieversorgung eine Frequenz von 13,56 MHz und eine Leistung zwischen etwa 10 W und etwa 500 W hat. Die RF-Energieversorgung wird in jedem Zyklus des PEALD-Prozesses für eine Dauer (z.B. Dauer des einzigen Pulses der Kurve 225) zwischen etwa 1 Sekunde und etwa 10 Sekunden eingeschaltet. Der Druck des PEALD-Prozesses von 10 kann zwischen etwa 400 Pa (3000 mTorr) und etwa 1070 Pa (8000 mTorr) sein. Eine Strömungsrate des Sauerstoffgases ist zwischen etwa 2000 sccm und etwa 5000 sccm und ein Verhältnis zwischen der Strömungsrate des Sauerstoffgases und einer Summe der Strömungsrate des Sauerstoffgases und einer Strömungsrate des Trägergases ist höher als etwa 20%, wie zwischen etwa 20% und etwa 90%, oder zwischen etwa 20% und etwa 80%. Mit den oben beschriebenen Prozessbedingungen bildet der PEALD-Prozess von 10 die konforme Oxidschicht 60C über der oberen Oberfläche und den Seitenwänden des Grats 58, wie in 9B dargestellt. Daher wird der PEALD-Prozess von 10 auch als ein isotroper PEALD-Abscheidungsprozess oder isotroper Abscheidungsprozess bezeichnet.
  • 11 zeigt eine andere Verfahrensausführungsform zur Bildung einer konformen Oxidschicht (z.B. der konformen Oxidschicht 60C in 9B). In dem Beispiel von 11 wird ein thermischer Oxidationsprozess zur Bildung der konformen Oxidschicht 60C (z.B. einer thermischen Oxidschicht) über der oberen Oberfläche und den Seitenwänden des Grats 58 durchgeführt. Der in 11 dargestellte thermische Oxidationsprozess kann mehrere Male (Zyklen) zur Bildung der konformen Oxidschicht 60C von 9B durchgeführt werden. Der thermische Oxidationsprozess kann ein Insitu-Dampferzeugungs- (ISSG) Prozess oder ein rascher thermischer Oxidations- (RTO) Prozess als Beispiel sein.
  • 12A zeigt ein Ablaufdiagramm eines Verfahrens zur Bildung einer nicht konformen Oxidschicht (z.B. der dielektrischen Dummy-Schicht 60 von 12B) und 12B zeigt die Querschnittsansicht des Grats 58 und der nicht konformen Oxidschicht, die über dem Grat 58 unter Verwendung des Verfahrens von 12A gebildet wird. Unter Bezugnahme auf 12A und 12B enthält das Verfahren zwei Schritte, wobei der erste Schritt ein Durchführen eines konformen Oxidabscheidungsprozesses zur Bildung einer konformen Oxidschicht 60C über der oberen Oberfläche und den Seitenwänden des Grats 58 enthält. Die konforme Oxidschicht 60C kann z.B. unter Verwendung des in 10 dargestellten konformen PEALD-Abscheidungsprozesses oder des in 11 dargestellten thermischen Oxidationsprozesses gebildet werden, sodass Einzelheiten nicht wiederholt werden. Anschließend wird ein anisotroper Plasmabehandlungsprozess durchgeführt, um Außenteile des Grats 58 in eine Oxidschicht 60N2 umzuwandeln, wobei die Außenteile der Grate 58 sich auf die Teile des Grats 58 nahe der oberen Oberfläche und der Seitenwände des Grats 58 beziehen. In einigen Beispielen bewegt sich das Plasma (z.B. Sauerstoffplasma), das im anisotropen Plasmabehandlungsprozess verwendet wird, durch die konforme Oxidschicht 60C und reagiert mit dem Material (z.B. Silizium) des Grats 58 zur Bildung einer Oxidschicht 60N2 (z.B. Siliziumoxid). Die gestrichelte Linie in 12B gibt eine Grenzfläche zwischen dem Grat 58 und der umgewandelten Oxidschicht 60N2 nach dem anisotropen Plasmabehandlungsprozess an, wobei die Grenzfläche gerade Linien umfassen kann oder nicht, wie durch die gestrichelte Linie dargestellt.
  • Aufgrund der Anisotropie des anisotropen Plasmabehandlungsprozesses werden Oberseitenteile des Grats 58 wahrscheinlicher in Oxid umgewandelt als Seitenwandteile des Grats 58 und daher sind Teile der Oxidschicht 60N2 nahe der oberen Oberfläche des Grats 58 dicker als Teile der Oxidschicht 60N2 nahe den Seitenwänden des Grats 58. Daher ist die Oxidschicht 60N2 eine nicht konforme Oxidschicht. Die nicht konforme Oxidschicht 60N2 und die konforme Oxidschicht 60C werden gemeinsam als die dielektrische Dummy-Schicht 60 bezeichnet. Einzelheiten bezüglich der Form und der Dimension der dielektrischen Dummy-Schicht 60 sind oben unter Bezugnahme auf 7B besprochen, sodass sie hier nicht wiederholt werden. Es ist zu beachten, dass, obwohl 12B eine Grenzfläche zwischen der konformen Oxidschicht 60C und der nicht konformen Oxidschicht 60N2 zeigt, die Grenzfläche Veranschaulichungszwecken dienen kann und in der dielektrischen Dummy-Schicht 60 nicht zu beobachten sein kann.
  • 13 zeigt einen Zyklus des anisotropen Plasmabehandlungsprozesses von 12A in einigen Beispielen. Mit anderen Worten, die Bearbeitung von 13 wird mehrere Male (Zyklen) während des anisotropen Plasmabehandlungsprozesses durchgeführt. In der Bearbeitung von 13 wird der Abscheidungskammer kein Vorläufer zugeführt. Ein Quellengas, das dasselbe oder ähnlich wie die Gasquelle von 8A ist, wird der Abscheidungskammer über eine Zeitperiode zugeführt, ähnlich 8A. Während die Gasquelle der Abscheidungskammer zugeführt wird, wird das Sauerstoffgas in der Gasquelle unter Verwendung eines CCP-Systems, das durch eine RF-Energieversorgung in einigen Beispielen angetrieben wird, zu Sauerstoffplasma aktiviert, verglichen mit dem in 8A dargestellten anisotropen PEALD-Abscheidungsprozess sind die Prozessbedingungen des anisotropen Plasmabehandlungsprozesses dieselben wie jene von 8A, mit der Ausnahme, dass der Abscheidungskammer in einigen Beispielen kein Vorläufer zugeführt wird.
  • 14A zeigt ein Ablaufdiagramm eines Verfahrens zur Bildung einer nicht konformen Oxidschicht (z.B. der dielektrischen Dummy-Schicht 60 von 14B) und 14B zeigt die Querschnittsansicht des Grats 58 und der nicht konformen Oxidschicht, die über dem Grat 58 unter Verwendung des Verfahrens von 14A gebildet wird. Unter Bezugnahme auf 14A und 14B enthält das Verfahren ein Durchführen eines anisotropen Oxidabscheidungsprozesses zur Bildung einer nicht konformen Oxidschicht 60N über der oberen Oberfläche und entlang den Seitenwänden des Grats 58. Der anisotrope Oxidabscheidungsprozess kann unter Verwendung z.B. der in 8A oder 8B dargestellten PEALD-Prozesse durchgeführt werden. Anschließend wird eine konforme Oxidschicht 60C über der nicht konformen Oxidschicht 60N gebildet. Die konforme Oxidschicht 60C kann z.B. unter Verwendung des in 10 dargestellten konformen PEALD-Abscheidungsprozesses oder des in 11 dargestellten thermischen Oxidationsprozesses gebildet werden. Die konforme Oxidschicht 60C und die nicht konforme Oxidschicht 60N werden gemeinsam als die dielektrische Dummy-Schicht 60 bezeichnet. Einzelheiten bezüglich der Form und der Dimension der dielektrischen Dummy-Schicht 60 sind oben unter Bezugnahme auf 7B besprochen, sodass sie hier nicht wiederholt werden. Es ist zu beachten, dass, obwohl 14B eine Grenzfläche zwischen der konformen Oxidschicht 60C und der nicht konformen Oxidschicht 60N zeigt, die Grenzfläche Veranschaulichungszwecken dienen kann und in der dielektrischen Dummy-Schicht 60 nicht zu beobachten ist.
  • 15A zeigt ein Ablaufdiagramm eines Verfahrens zur Bildung einer nicht konformen Oxidschicht (z.B. der dielektrischem Dummy-Schicht 60 von 15B) und 15B zeigt die Querschnittsansicht des Grats 58 und der nicht konformen Oxidschicht, die über dem Grat 58 unter Verwendung des Verfahrens von 15A gebildet wird. Unter Bezugnahme auf 15A und 15B enthält das Verfahren ein Durchführen eines anisotropen Oxidbehandlungsprozesses zum Umwandeln äußerer Teile des Grats 58 zu einer nicht konformen Oxidschicht 60N2, wobei die nicht konforme Oxidschicht 60N2 über der oberen Oberfläche und entlang den Seitenwänden des Grats 58 nach dem anisotropen Oxidbehandlungsprozess angeordnet ist. Der anisotrope Oxidbehandlungsprozess kann unter Verwendung des in 13 dargestellten anisotropen Oxidbehandlungsprozesses durchgeführt werden. Anschließend wird eine konforme Oxidschicht 60C über der nicht konformen Oxidschicht 60N2 gebildet. Die konforme Oxidschicht 60C kann unter Verwendung z.B. des in 10 dargestellten konformen PEALD-Abscheidungsprozesses oder des in 11 dargestellten thermischen Oxidationsprozesses durchgeführt werden. Die konforme Oxidschicht 60C und die nicht konforme Oxidschicht 60N2 werden gemeinsam als die dielektrische Dummy-Schicht 60 bezeichnet. Einzelheiten bezüglich der Form und der Dimension der dielektrischen Dummy-Schicht 60 sind oben unter Bezugnahme auf 7B besprochen, sodass sie hier nicht wiederholt werden. Es ist zu beachten, dass obwohl 15B eine Grenzfläche zwischen der konformen Oxidschicht 60C und der nicht konformen Oxidschicht 60N2 zeigt, die Grenzfläche Veranschaulichungszwecken dienen kann und in der dielektrischem Dummy-Schicht 60 nicht zu beobachten sein kann.
  • Verschiedene Verfahrensausführungsformen zur Bildung der nicht konformen dielektrischen Dummy-Schicht 60 sind oben besprochen. Die nicht konforme dielektrische Dummy-Schicht 60 hat dicke Oberseitenteile und dünne Seitenwandteile, wobei die dicken Oberseitenteile die Grate 58 vor einer Beschädigung in einer folgenden Ätzbearbeitung in einem Austausch-Gate-Prozess schützen und die dünnen Seitenwandteile ermöglichen, dass FinFETs für eine höhere Integrationsdichte näher beieinander angeordnet werden und/oder eine leichtere Spaltfüllung zwischen benachbarten Graten 58 erlauben, was insbesondere vorteilhaft ist, da eine Merkmalgröße zunehmend in fortgeschrittenen Herstellungsbearbeitungsknoten abnimmt.
  • Die in 9B, 12B, 14B und 15B dargestellte nicht konforme dielektrische Dummy-Schichten 60 umfasst jeweils zwei Schichten auf Oxid (z.B. 60C und 60N in 9B, 60C und 60N2 in 12B). In anderen Beispielen ist eine der zwei Schichten (z.B. 60C) der nicht konformen dielektrischen Dummy-Schicht 60 in 9B, 12B, 14B und 15B aus einem anderen Material als Oxid gebildet, wie Siliziumnitrid, Siliziumoxynitrid oder dergleichen, wobei in diesem Fall eine Grenzfläche zwischen den zwei Schichten der nicht konformen dielektrischen Dummy-Schicht 60 vorhanden ist. Diese und andere Variationen sollen vollständig im Umfang der vorliegenden Offenbarung liegen.
  • 16A bis 24B zeigen verschiedene zusätzliche Schritte in der Herstellung der FinFET-Vorrichtung nach der Bearbeitung in 7A. 16A bis 24B zeigen Merkmale in einer der Region 50B und der Region 50C. Zum Beispiel können die in 16A bis 24B dargestellten Strukturen sowohl bei der Region 50B wie auch der Region 50C anwendbar sein. Unterschiede (falls vorhanden) in den Strukturen der Region 50B und der Region 50C sind in dem Text beschrieben, der jede Figur begleitet.
  • In 16A und 16B kann die Maskenschicht 64 unter Verwendung annehmbarer Fotolithografie- und Ätztechniken zur Bildung von Masken 74 strukturiert werden. Die Struktur der Masken 74 kann dann auf die Dummy-Gate-Schicht 62 und die dielektrische Dummy-Schicht 60 durch eine annehmbare Ätztechnik zur Bildung von Dummy-Gates 72 übertragen werden. Die Dummy-Gates 72 bedecken entsprechende Kanalregionen der Grate 58. Die Struktur der Masken 74 kann zur physischen Trennung jedes der Dummy-Gates 72 von benachbarten Dummy-Gates verwendet werden. Die Dummy-Gates 72 haben auch eine Längsrichtung im Wesentlichen senkrecht zur Längsrichtung entsprechender epitaxialer Grate 52/58.
  • Ferner können in 16A und 16B Gate-Dichtungsabstandhalter 80 auf freiliegenden Oberflächen der Dummy-Gates 72, der Masken 74 und/oder der Grate 58 gebildet werden. Eine thermische Oxidation oder eine Abscheidung, gefolgt von einem anisotropen Ätzen können die Gate-Dichtungsabstandhalter 80 bilden.
  • Nach Bildung der Gate-Dichtungsabstandhalter 80 können Implantierungen für leicht dotierte Source/Drain- (LDD) Regionen (nicht ausdrücklich dargestellt) durchgeführt werden. In den Ausführungsformen mit verschiedenen Vorrichtungsarten kann, ähnlich den oben in 6 besprochenen Implantierungen, eine Maske, wie ein Fotolack, über der Region 50B gebildet werden, während die Region 50C freigelegt ist, und Unreinheiten vom passenden Typ (z.B. n-Typ oder p-Typ) können in die freiliegenden Grate 58 in der Region 50C implantiert werden. Dann kann die Maske entfernt werden. Anschließend kann eine Maske, wie ein Fotolack, über der Region 50C gebildet werden, während die Region 50B freiliegt, und Unreinheiten vom passenden Typ können in die freiliegenden Grate 58 in der Region 50B implantiert werden. Die Maske kann dann entfernt werden. Die n-Typ Unreinheiten können jede der zuvor besprochenen n-Typ Unreinheiten sein und die p-Typ Unreinheiten können jede der zuvor besprochenen p-Typ Unreinheiten sein. Die leicht dotierten Source/Drain-Regionen können eine Konzentration von Unreinheiten von etwa 1015 cm-3 bis etwa 1016 cm-3 aufweisen. Ein Tempern kann zum Aktivieren der implantierten Unreinheiten verwendet werden.
  • Anschließend werden in 17A und 17B Gate-Abstandhalter 86 auf den Gate-Dichtungsabstandhaltern 80 entlang den Seitenwänden der Dummy-Gates 72 und den Masken 74 gebildet. Die Gate-Abstandhalter 86 können durch konformes Abscheiden eines Materials und anschließend anisotropes Ätzen des Materials gebildet werden. Das Material der Gate-Abstandhalter 86 kann Siliziumnitrid, SiCN, eine Kombination davon oder dergleichen sein.
  • Anschließend werden in 18A und 18B epitaxiale Source/Drain-Regionen 82 in den Graten 58 gebildet. Die epitaxialen Source/Drain-Regionen 82 werden in den Graten 58 so gebildet, dass jedes Dummy-Gate 72 zwischen entsprechenden benachbarten Paaren der epitaxialen Source/Drain-Regionen 82 angeordnet ist. In einigen Ausführungsformen können sich die epitaxialen Source/Drain-Regionen 82 in die Grate 52 erstrecken. In einigen Ausführungsformen werden die Gate-Abstandhalter 86 zum Trennen der epitaxialen Source/Drain-Regionen 82 von den Dummy-Gates 72 mit einem passenden seitlichen Abstand verwendet, sodass die epitaxialen Source/Drain-Regionen 82 anschließende Gates der erhaltenen FinFET-Vorrichtung nicht kurzschließen.
  • Die epitaxialen Source/Drain-Regionen 82 in der Region 50B, z.B. der NMOS-Region, können durch Maskieren der Region 50C, z.B. der PMOS-Region, und Ätzen der Source/Drain-Regionen der Grate 58 in der Region 50B, um Vertiefungen in den Graten 58 zu bilden, gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 82 in der Region 50B epitaktisch in den Vertiefungen gezüchtet. Die epitaxialen Source/Drain-Regionen 82 können jedes annehmbare Material enthalten, wie für n-Typ FinFETs passend ist. Falls zum Beispiel der Grat 58 Silizium ist, können die epitaxialen Source/Drain-Regionen 82 in der Region 50B Silizium, SiC, SiCP, SiP oder dergleichen enthalten. Die epitaxialen Source/Drain-Regionen 82 in der Region 50B können Oberflächen aufweisen, die von entsprechenden Oberflächen der Grate 58 angehoben sind, und können Faceteten haben.
  • Die epitaxialen Source/Drain-Regionen 82 in der Region 50C, z.B. der PMOS-Region, können durch Maskieren der Region 50B, z.B. der NMOS-Region, und Ätzen der Source/Drain-Regionen der Grate 58 in der Region 50C zur Bildung von Vertiefungen in den Graten 58 gebildet werden. Dann werden die epitaxialen Source/Drain-Regionen 82 in der Region 50C epitaktisch in den Vertiefungen gezüchtet. Die epitaxialen Source/Drain-Regionen 82 können jedes annehmbare Material enthalten, wie für p-Typ FinFETs passend. Falls zum Beispiel der Grat 58 Silizium ist, können die epitaxialen Source/Drain-Regionen 82 in der Region 50C SiGe, SiGeB, Ge, GeSn oder dergleichen umfassen. Die epitaxialen Source/Drain-Regionen 82 in der Region 50C können auch Oberflächen aufweisen, die von entsprechenden Oberflächen der Grate 58 angehoben sind, und können Faceteten haben.
  • Die epitaxialen Source/Drain-Regionen 82 und/oder die Grate 58 können mit Dotierungsmitteln zur Bildung von Source/Drain-Regionen implantiert werden, ähnlich dem zuvor besprochenen Prozess zur Bildung leicht dotierter Source/Drain-Regionen, gefolgt von einem Tempern. Die Source/Drain-Regionen können eine Unreinheitenkonzentration zwischen etwa 1019 cm-3 und etwa 1021 cm-3 haben. Die n-Typ und/oder p-Typ Unreinheiten für die Source/Drain-Regionen können jegliche der zuvor besprochenen Unreinheiten sein. In einigen Ausführungsformen können die epitaxialen Source/Drain-Regionen 82 während der Züchtung in situ dotiert werden.
  • Infolge der Epitaxieprozesse, die zur Bildung der epitaxialen Source/Drain-Regionen 82 in der Region 50B und der Region 50C verwendet werden, haben obere Oberflächen der epitaxialen Source/Drain-Regionen Facetten, die sich seitlich nach außen, über die Seitenwände der Grate 58 ausdehnen. In einigen Ausführungsformen bewirken diese Facetten, dass benachbarte Source/Drain-Regionen 82 einer selben FinFET-Vorrichtung verschmelzen, wie durch 18C dargestellt. In anderen Ausführungsformen bleiben benachbarte Source/Drain-Regionen 82 nach Beendigung des Epitaxieprozesses getrennt, wie durch 18D dargestellt.
  • Anschließend wird in 19A und 19B ein Zwischenschichtdielektrikum (ILD) 88 über der in 18A und 18B dargestellten Struktur abgeschieden. Das ILD 88 kann aus einen dielektrischen Material oder einem Halbleitermaterial gebildet sein und kann durch jedes geeignete Verfahren, wie CVD, plasmaunterstütztes CVD (PECVD) oder FCVD abgeschieden werden. Dielektrische Materialien können Phospho-Silicatglas (PSG), Bor-Silicatglas (BSG), Bor-dotiertes Phospho-Silicatglas (BPSG), undotiertes Silicatglas (USG) oder dergleichen enthalten. Halbleitermaterialien können amorphe Silizium, Siliziumgermanium (SixGe1-x, wobei x zwischen etwa 0 und 1 sein kann), reines Germanium oder dergleichen sein. Andere Isolations- oder Halbleitermaterialien, die durch einen annehmbaren Prozess gebildet werden, können verwendet werden. In einigen Ausführungsformen wird eine Kontaktätzstoppschicht (CESL), nicht dargestellt, zwischen dem ILD 88 und den epitaxialen Source/Drain-Regionen 82, der Maske 74 und den Gate-Abstandhaltern 86 angeordnet.
  • Anschließend kann in 20A und 20B ein Planarisierungsprozess, wie ein CMP, durchgeführt werden, um die obere Oberfläche des ILD 88 mit den oberen Oberflächen der Dummy-Gates 72 auf eine Ebene zu bringen. Der Planarisierungsprozess kann auch die Masken 74 auf den Dummy-Gates 72 und Teile der Gate-Dichtungsabstandhalter 80 und der Gate-Abstandhalter 86 entlang Seitenwänden der Masken 74 entfernen. Nach dem Planarisierungsprozess liegen die oberen Oberflächen der Dummy-Gates 72, der Gate-Dichtungsabstandhalter 80, der Gate-Abstandhalter 86 und des ILD 88 in einer Ebene. Daher liegen die oberen Oberflächen der Dummy-Gates 72 durch das ILD 88 frei.
  • In 21A und 21B werden die Dummy-Gates 72 und Teile der dielektrischen Dummy-Schicht 60, die direkt unter den freiliegenden Dummy-Gates 72 liegt, in einem oder mehreren Ätzschritten entfern, sodass Vertiefungen 90 gebildet werden. In einigen Ausführungsformen werden die Dummy-Gates 72 durch einen anisotropes Trockenätzprozess entfernt. Zum Beispiel kann der Ätzprozess einen Trockenätzprozess unter Verwendung von Reaktionsgas(en) enthalten, die die Dummy-Gates 72 selektiv ätzen, ohne das ILD 88 oder die Gate-Abstandhalter 86 zu ätzen. Jede Vertiefung 90 legt eine Kanalregion eines entsprechenden Grats 58 frei. Jede Kanalregion ist zwischen benachbarten Paaren der epitaxialen Source/Drain-Regionen 82 angeordnet. Während des Entfernens kann die dielektrische Dummy-Schicht 60 als Ätzstoppschicht verwendet werden, wenn die Dummy-Gates 72 geätzt werden. Die dielektrische Dummy-Schicht 60 kann dann nach der Entfernung der Dummy-Gates 72 entfernt werden. Der Ätzprozess zur Bildung der Vertiefungen 90 kann die Oberseite des Grats 58, die durch die Vertiefung 90 freiliegt, zu stark ätzen und beschädigen. In einigen Ausführungsformen verhindert der dickere Oberseitenteil der nicht konformen dielektrischen Dummy-Schicht 60 das Auftreten eines zu starken Ätzens, wodurch die Ausbeute im Halbleiterherstellungsprozess verbessert wird.
  • Anschließend werden in 22A und 22B dielektrische Gate-Schichten 92 und Gate-Elektroden 94 für Austausch-Gates gebildet. Dielektrische Gate-Schichten 92 werden konform in den Vertiefungen 90 abgeschieden, wie auf den oberen Oberflächen und den Seitenwänden der Grate 58 und auf Seitenwände der Gate-Dichtungsabstandhalter 80/Gate-Abstandhalter 86. Die dielektrischen Gate-Schichten 92 können auch auf der oberen Oberfläche des ILD 88 gebildet werden. Gemäß einigen Ausführungsformen umfassen die dielektrischen Gate-Schichten 92 Siliziumoxid, Siliziumnitrid oder Mehrfachschichten davon. In einigen Ausführungsformen sind die dielektrischen Gate-Schichten 92 eine dielektrisches Material mit hoher Dielektrizitätskonstante und in diesen Ausführungsformen können die dielektrischen Gate-Schichten 92 einen k-Wert größer als etwa 7,0 haben und können ein Metalloxid oder ein Silicat von Hf, Al, Zr, La, Mg, Ba, Ti, Pb und Kombinationen davon enthalten. Die Bildungsverfahren der dielektrischen Gate-Schichten 92 können Molecular-Beam Deposition (MBD), Atomlagenabscheidung (ALD), PECVD und dergleichen enthalten.
  • Die Gate-Elektroden 94 werden jeweils über den dielektrischen Gate-Schichten 92 abgeschieden und füllen die verbleibenden Teile der Vertiefungen 90. Die Gate-Elektroden 94 können ein metallhaltiges Material wie TiN, TaN, TaC, Co, Ru, Al, Kombinationen davon oder Mehrfachschichten davon sein. Obwohl eine einzige Gate-Elektrode 94 dargestellt ist, kann zum Beispiel eine Anzahl von Arbeitsfunktionabstimmenden Schichten in den Vertiefungen 90 abgeschieden werden. Nach dem Füllen der Gate-Elektroden 94 kann ein Planarisierungsprozess, wie ein CMP, zur Entfernung überschüssiger Teile der dielektrischen Gate-Schichten 92 und des Materials der Gate-Elektroden 94 durchgeführt werden, wobei die überschüssigen Teile über der oberen Oberfläche des ILD 88 liegen. Die verbleibenden Teile von Material der Gate-Elektroden 94 und der dielektrischen Gate-Schichten 92 bilden somit Austausch-Gates der erhaltenen FinFET-Vorrichtung. Die Gate-Elektroden 94 und die dielektrischen Gate-Schichten 92 können gemeinsam als Gate-Struktur oder Gate-Stapel bezeichnet werden. Die Gate-Stapel können sich entlang Seitenwänden einer Kanalregion der Grate 58 erstrecken.
  • Die Bildung der dielektrischen Gate-Schichten 92 in der Region 50B und der Region 50C kann gleichzeitig erfolgen, sodass die dielektrischen Gate-Schichten 92 in jeder Region aus denselben Materialien gebildet sind, und die Bildung der Gate-Elektroden 94 kann gleichzeitig erfolgen, sodass die Gate-Elektroden 94 in jeder Region aus denselben Materialien gebildet sind. In einigen Ausführungsformen können die dielektrischen Gate-Schichten 92 in jeder Region durch unterschiedliche Prozesse gebildet werden, sodass die dielektrischen Gate-Schichten 92 unterschiedliche Materialien sind, und die Gate-Elektroden 94 in jeder Region können durch unterschiedliche Prozesse gebildet werden, sodass die Gate-Elektroden 94 unterschiedliche Materialien sind. Es können verschiedene Maskierungsschritte zum Maskieren und Freilegen passender Regionen verwendet werden, wenn unterschiedliche Prozesse verwendet werden.
  • Anschließend wird in 23A und 23B ein ILD 108 über dem ILD 88 abgeschieden. In einer Ausführungsform ist das ILD 108 ein fließfähiger Film, der durch ein fließfähiges CVD-Verfahren gebildet wird. In einigen Ausführungsformen wird das ILD 108 aus einem dielektrischen Material wie PSG, BSG, BPSG, USG oder dergleichen gebildet und kann durch jedes geeignete Verfahren, wie CVD und PECVD, abgeschieden werden.
  • Anschließend werden in 24A und 24B Kontakte 110 und 112 durch das ILD 108 und/oder das ILD 88 gebildet, um die FinFET-Vorrichtung 100 zu bilden. In einigen Ausführungsformen kann ein Temperprozess durchgeführt werden, um ein Silizid an der Grenzfläche zwischen den epitaxialen Source/Drain-Regionen 82 und den Kontakten 112 zu bilden, bevor die Kontakte 112 gebildet werden. Der Kontakt 110 ist elektrisch mit der Gate-Elektrode 94 verbunden und die Kontakte 112 sind elektrisch mit den epitaxialen Source/Drain-Regionen 82 verbunden. 24A und 24B zeigen die Kontakte 110 und 112 in demselben Querschnitt; in anderen Ausführungsformen jedoch können die Kontakte 110 und 112 in verschiedenen Querschnitten angeordnet sein. Ferner sind die Positionen der Kontakte 110 und 112 in 24A und 24B nur veranschaulichend und sind in keiner Weise als Einschränkung gedacht. Zum Beispiel kann der Kontakt 110 vertikal mit dem Grat 52 ausgerichtet sein, wie dargestellt, oder kann an einer anderen Stelle auf der Gate-Elektrode 94 angeordnet sein. Ferner können die Kontakte 112 vor, gleichzeitig mit oder nach dem Bilden der Kontakte 110 gebildet werden.
  • 21A - 24B zeigen den Austausch-Gate-Prozess, wo die nicht konforme dielektrische Dummy-Schicht 60, die über der Kanalregion angeordnet ist, und das Dummy-Gate 72, wie in 20A und 20B dargestellt durch die konforme dielektrische Gate-Schicht 92 bzw. die Gate-Elektrode 94 ausgetauscht werden. In anderen Ausführungsformen, z.B. in einem ersten Gate-Prozess, wie in 25A und 25B dargestellt, wird der Austausch-Gate-Prozess nicht durchgeführt. Stattdessen, wie in 25A und 25B dargestellt, werden ILDs 88 und 108 über der in 20A und 20B dargestellten Struktur gebildet und die Kontakte 110 und 112 werden in den ILDs 108 und/oder 88 zur elektrischen Verbindung mit dem Dummy-Gate 72 und den epitaxialen Source/Drain-Regionen 82 gebildet. Daher bleiben in dem Beispiel von 25A und 25B die nicht konforme dielektrische Dummy-Schicht 60 und das Dummy-Gate 72 in der gebildeten fertigen FinFET-Vorrichtung 200 und dienen als die dielektrische Gate-Schicht bzw. die Gate-Elektrode der gebildeten fertigen FinFET-Vorrichtung 200.
  • 26 zeigt eine Oberseitenansicht einer Halbleitervorrichtung 300 (z.B. eines Halbleiter-Die). In der Ausführungsform von 26, werden eine oder mehrere FinFET-Vorrichtungen 100 mit konformer dielektrischen Gate-Schicht 92 (wie in 24A und 24B dargestellt) in einer ersten Region 310 der Halbleitervorrichtung 300 gebildet und eine oder mehr FinFET-Vorrichtungen 200 mit nicht konformer dielektrischen Gate-Schicht 60 (wie in 25A und 25B dargestellt) werden in einer zweiten Region 320 der Halbleitervorrichtung 300 gebildet. Mit anderen Worten, die Halbleitervorrichtung 300 hat, auf einem selben Substrat 50, die FinFET-Vorrichtungen 100 mit konformer dielektrischer Gate-Schicht 92 und die FinFET-Vorrichtungen 200 mit nicht konformer dielektrischer Gate-Schicht 60. Die FinFET-Vorrichtungen 100 können einen geringeren Gate-Widerstand und eine schnellere Schaltgeschwindigkeit haben (z.B. aufgrund des gebildeten Metall-Gate) und die FinFET-Vorrichtung 200 kann geringere Produktionskosten aufgrund der wenigeren Prozessschritte haben. Daher kann es vorteilhaft sein, beide Arten von FinFET-Vorrichtungen (z.B. 100 und 200) in verschiedenen Regionen auf einem selben Halbleiter-Die zu bilden, um einen Ausgleich zwischen Vorrichtungsleistung und Vorrichtungskosten zu erreichen.
  • Ausführungsformen können verschiedene Vorteile erzielen. Zum Beispiel hat die nicht konforme dielektrische Dummy-Schicht 60 dicke Oberseitenteile über den Graten 58 und dünne Seitenwandteile entlang den Seitenwänden des Grats 58. Die dicken Oberseitenteile schützen die Grate 58 vor einer Beschädigung in der folgenden Ätzbearbeitung des Austausch-Gate-Prozesses und die dünnen Seitenwandteile erlauben eine höhere Integrationsdichte der FinFETs und erlauben eine leichtere Spaltfüllung zwischen benachbarten Graten 58 aufgrund des größeren Abstands, der durch die dünnen Seitenwandteile geboten wird. Dies ist insbesondere vorteilhaft, da die Vorrichtungsgröße in fortschrittlichen Herstellungsbearbeitungsknoten ständig abnimmt.
  • 27 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung einer Halbleiterstruktur gemäß einigen Ausführungsformen. Es sollte klar sein, dass die in 27 dargestellte Verfahrensausführungsform nur ein Beispiel vieler möglicher Verfahrensausführungsformen ist. Ein Durchschnittsfachmann auf dem Gebiet würde viele Variationen, Alternatives und Modifizierungen erkennen. Zum Beispiel können verschiedenen Schritte, wie in 27 dargestellt, hinzugefügt, entfernt, ersetzt, neugeordnet und wiederholt werden.
  • Unter Bezugnahme auf 27 wird in Block 1010 ein Grat gebildet, der über einem Substrat vorsteht. In Block 1020 wird eine konforme Oxidschicht über einer oberen Oberfläche und entlang Seitenwänden des Grat gebildet. In Block 1030 wird eine anisotrope Oxidabscheidung oder eine anisotrope Plasmabehandlung durchgeführt, um eine nicht konforme Oxidschicht über der oberen Oberfläche und entlang den Seitenwänden des Grats zu bilden. In Block 1040 wird eine Gate-Elektrode über dem Grat gebildet, wo die konforme Oxidschicht und die nicht konforme Oxidschicht zwischen dem Grat und der Gate-Elektrode liegen.

Claims (19)

  1. Verfahren; umfassend: Bilden einer Finne (58,) die über einem Substrat (50) vorsteht; Bilden einer konformen Oxidschicht (60C) über einer oberen Oberfläche und entlang Seitenwänden der Finne (58); Bilden einer nicht konformen Oxidschicht (60N) über der oberen Oberfläche und entlang den Seitenwänden der Finne (58), wobei die konforme Oxidschicht (60C) zwischen der Finne (58) und der nicht konformen Oxidschicht (60N) liegt und wobei die nicht konforme Oxidschicht (60N) über der oberen Oberfläche der Finne (58) dicker ist als entlang den Seitenwänden der Finne (58); und Bilden einer Gate-Elektrode (72) über der Finne (58), wobei die konforme Oxidschicht (60C) und die nicht konforme Oxidschicht (60N) zwischen der Finne (58) und der Gate-Elektrode (72) liegen.
  2. Verfahren nach Anspruch 1, wobei eine durchschnittliche Dicke der nicht konformen Oxidschicht (60N) entlang den Seitenwänden der Finne (58) weniger als 80% einer Dicke der nicht konformen Oxidschicht (60N) über der oberen Oberfläche der Finne (58) beträgt.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Bilden der nicht konformen Oxidschicht (60N) das Durchführen einer anisotropen Plasmabehandlung umfasst.
  4. Verfahren nach Anspruch 3, wobei die anisotrope Plasmabehandlung nach dem Bilden der konformen Oxidschicht (60C) durchgeführt wird.
  5. Verfahren nach einem der vorangehenden Ansprüche 3 und 4, wobei die anisotrope Plasmabehandlung äußere Teile der Finne (58) in die nicht konforme Oxidschicht (60N) umwandelt, wobei die umgewandelte nicht konforme Oxidschicht (60N) an der oberen Oberfläche der Finne (58) dicker ist als entlang den Seitenwänden der Finne (58).
  6. Verfahren nach einem der vorangehenden Ansprüche 3 bis 5, wobei die anisotrope Plasmabehandlung mehrere Zyklen umfasst und unter Verwendung einer Gasquelle durchgeführt wird, die ein Sauerstoffgas und ein Trägergas umfasst, wobei das Sauerstoffgas für eine Dauer zwischen 0,05 Sekunden und 180 Sekunden in jedem Zyklus der anisotropen Plasmabehandlung zu Plasma aktiviert wird und eine Leistung der anisotropen Plasmabehandlung zwischen 10 W und 1500 W ist.
  7. Verfahren nach einem der vorangehenden Ansprüche 3 bis 6, wobei ein Druck der anisotropen Plasmabehandlung zwischen 133 Pa und 1070 Pa ist, eine Strömungsrate des Sauerstoffgases zwischen 50 sccm und 5000 sccm ist und ein Verhältnis zwischen einer Strömungsrate des Sauerstoffgases und einer Gesamtströmungsrate der Gasquelle zwischen 1% und 20% ist.
  8. Verfahren nach einem der vorangehenden Ansprüche, wobei eine durchschnittliche Dicke der nicht konformen Oxidschicht (60N) über der oberen Oberfläche der Finne (58) in einem Bereich zwischen 2 nm und 10 nm liegt.
  9. Verfahren nach Anspruch 8, wobei eine durchschnittliche Dicke der nicht konformen Oxidschicht (60N) über der oberen Oberfläche der Finne in einem Bereich zwischen 2 nm und 5 nm liegt.
  10. Verfahren, umfassend: Bilden einer Finne (58); Bilden einer Dummy-Oxidschicht (60) über einer oberen Oberfläche und über Seitenwänden der Finne (58), wobei die Dummy-Oxidschicht (60) eine erste Oxidschicht (60N) aufweist, die nicht konform ist, wobei die erste Oxidschicht (60N) über der oberen Oberfläche der Finne (58) eine erste Dicke hat und die erste Oxidschicht (60N) entlang den Seitenwänden der Finne (58) eine zweite Dicke hat, wobei die erste Dicke größer ist als die zweite Dicke, und wobei die Dummy-Oxidschicht (60) eine zweite Oxidschicht (60C) über der Finne (58) umfasst, wobei die zweite Oxidschicht (60C) konform ist und zwischen der Finne (58) und der ersten Oxidschicht (60N) liegt; Bilden einer Dummy-Gate-Elektrode (62) über der Finne (58) und über der Dummy-Oxidschicht (60); Entfernen der Dummy-Gate-Elektrode (62), wobei während des Entfernens die Dummy-Oxidschicht (60) als Ätzstoppschicht verwendet wird; und Bilden einer Gate-Elektrode (72) über der Finne (58).
  11. Verfahren nach Anspruch 10, wobei das Bilden der zweiten Oxidschicht (60C) einen konformen Oxidabscheidungsprozess umfasst.
  12. Verfahren nach Anspruch 11, wobei das Bilden der ersten Oxidschicht (60N) ein Durchführen eines anisotropen plasmaunterstützten ALD-Prozesses umfasst.
  13. Verfahren nach Anspruch 12, wobei der plasmaunterstützte ALD-Prozess mehrere Zyklen umfasst und wobei der Plasmaprozess unter Verwendung eines Vorläufers, der Silizium umfasst, und unter Verwendung einer Gasquelle, die ein Sauerstoffgas umfasst, ausgeführt wird.
  14. Verfahren nach Anspruch 13, wobei die Gasquelle ferner ein Trägergas umfasst, wobei ein Druck des Plasmaprozesses zwischen 133 Pa und 1070 Pa ist, eine Strömungsrate für das Sauerstoffgas zwischen 50 Standardkubikzentimeter pro Minute (sccm) und 5000 sccm ist und ein Verhältnis zwischen der Strömungsrate des Sauerstoffgases und einer Gesamtströmungsrate der Gasquelle zwischen 1% und 20% ist.
  15. Verfahren nach Anspruch 13 oder 14, wobei das Sauerstoffgas durch ein kapazitiv gekoppeltes Plasma-System, das durch eine Hochfrequenz-Energieversorgung angetrieben wird, zu Plasma aktiviert wird, wobei eine Leistung der Hochfrequenz-Energieversorgung zwischen 10 W und 1500 W ist.
  16. Verfahren nach Anspruch 10 oder 11, wobei das Bilden der ersten Oxidschicht (60N) einen anisotropen Plasmabehandlungsprozess umfasst.
  17. Halbleitervorrichtung, umfassend: eine FinFET-Vorrichtung (100), umfassend: eine Finne (58), die über einem Substrat (50) vorsteht; eine erste Oxidschicht (60N), die über einer oberen Oberfläche der Finne (58) und entlang Seitenwänden der Finne (58) angeordnet ist, wobei die erste Oxidschicht (60N) nicht konform ist, wobei die erste Oxidschicht (60N) über der oberen Oberfläche der ersten Finne (58) dicker ist als entlang den Seitenwänden der Finne (58); und eine zweite Oxidschicht (60C), die über der oberen Oberfläche der Finne (58) und entlang der Seitenwände der Finne (58) angeordnet ist, wobei die zweite Oxidschicht (60C) konform ist, wobei die zweite, konforme Oxidschicht (60C) zwischen der Finne (58) und der ersten, nicht konformen Oxidschicht (60N) liegt; eine erste Gate-Elektrode (72) über der Finne (58) und über der ersten Oxidschicht (60N).
  18. Halbleitervorrichtung nach Anspruch 17, wobei einen durchschnittliche Dicke der ersten Oxidschicht (60N) entlang den Seitenwänden der Finne (58) kleiner als 80% einer Dicke der ersten Oxidschicht (60N) über der oberen Oberfläche der Finne (58) ist.
  19. Halbleitervorrichtungen nach Anspruch 17 oder 18, ferner umfassend: eine zweite FinFET-Vorrichtung (200), wobei die zweite FinFET-Vorrichtung (200) umfasst: eine zweite Finne (58), die über dem Substrat (50) vorsteht; die zweite Oxidschicht (60) über einer oberen Oberfläche der zweiten Finne (58) und entlang Seitenwänden der zweiten Finne (58); und eine zweite Gate-Elektrode (72) über der zweiten Finne (58) und über der zweiten Oxidschicht (60).
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