KR102234118B1 - 비등각성 산화물 라이너 및 그 제조 방법 - Google Patents

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Abstract

방법은 기판 위로 돌출하는 핀을 형성하는 단계와, 핀의 상부면 위에 그리고 핀의 측벽을 따라 등각성 산화물층을 형성하는 단계와, 핀의 상부면 위에 그리고 핀의 측벽을 따라 비등각성 산화물층을 형성하는 이방성 산화물 퇴적 또는 이방성 플라즈마 처리를 수행하는 단계와, 핀 위에 게이트 전극을 형성하는 단계를 포함하고, 등각성 산화물층과 비등각성 산화물층은 핀과 게이트 전극 사이에 있다.

Description

비등각성 산화물 라이너 및 그 제조 방법{NON-CONFORMAL OXIDE LINER AND MANUFACTURING METHODS THEREOF}
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체 재료층, 전도성 재료층, 및 반도성 재료층을 순차적으로 퇴적하고 그 위에 회로 구성요소 및 소자를 형성하기 위해 리소그래피를 이용해 다양한 재료층을 패터닝함으로써 제작된다.
반도체 산업은 소정의 면적 내에 더 많은 구성요소를 집적시키기 위해 최소 피처(feature) 사이즈를 연속 삭감함으로써 다양한 전자 구성요소(예, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 해결되어야 하는 추가 문제가 발생한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 핀 전계효과트랜지스터(FinFET)의 3차원 뷰의 일례를 도시한다.
도 2, 3, 4, 5, 6, 7a는 일 실시형태에 따른 다양한 제조 단계에서의 FinFET 디바이스의 단면도이다.
도 7b는 도 7a의 일부분의 줌인뷰이다.
도 8a는 일 실시형태에 따른 비등각성 산화물층의 형성 방법의 타이밍도를 도시한다.
도 8b는 일 실시형태에 따른 비등각성 산화물층의 형성 방법의 타이밍도를 도시한다.
도 9a와 도 9b는 일 실시형태에 따른, 비등각성 산화물층의 형성 방법 및 도 9a의 방법에 의해 형성된 비등각성 산화물층의 단면도를 각각 도시한다.
도 10과 도 11은 일부 실시형태에 따른 등각성 산화물층의 형성 방법을 각각 도시한다.
도 12a와 도 12b는 일 실시형태에 따른, 비등각성 산화물층의 형성 방법 및 도 12a의 방법에 의해 형성된 비등각성 산화물층의 단면도를 각각 도시한다.
도 13은 일 실시형태에 따른 이방성 플라즈마 처리에 관한 도면을 도시한다.
도 14a와 도 14b는 일 실시형태에 따른, 비등각성 산화물층의 형성 방법 및 도 14a의 방법에 의해 형성된 비등각성 산화물층의 단면도를 각각 도시한다.
도 15a와 도 15b는 일 실시형태에 따른, 비등각성 산화물층의 형성 방법 및 도 15a의 방법에 의해 형성된 비등각성 산화물층의 단면도를 각각 도시한다.
도 16a, 16b, 17a, 17b, 18a, 18b, 18c, 18d, 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 및 24b는 일 실시형태에 따라, 추가 처리 단계에서의 도 7a의 FinFET 디바이스의 단면도이다.
도 25a와 도 25b는 일 실시형태에 따른 FinFET 디바이스의 단면도를 도시한다.
도 26은 일 실시형태에 따른 반도체 디바이스의 평면도를 도시한다.
도 27은 일부 실시형태에 따른 반도체 디바이스의 형성 방법의 흐름도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시형태에서 FinFET 디바이스의 핀의 상단면 위에 그리고 측벽을 따라 비등각성 유전체층, 예컨대 산화물(산화물 라이너라고도 할 수 있음)을 형성하는 공정을 제공한다. 특히, 비등각성 산화물층은 핀의 상단면 위에 있는 것이 핀의 측벽을 따르는 것보다 두껍다. 비등각성 산화물층의 더 두꺼운 상단부(예컨대, 핀의 상단면 위에 있는 부분)은 핀이 후속 에칭 공정 중에 손상되는 것을 보호하고, 비등각성 산화물층의 더 얇은 측벽부(예컨대, 핀(fin)의 측벽을 따르는 부분)은 FinFET의 집적 밀도를 높이게 하고 인접한 핀들 간의 갭 충전을 용이하게 한다. FinFET 디바이스 상에 있는 산화물층의 맥락에서 다양한 실시형태들을 설명하지만, 본 발명의 원리는 평면 디바이스 등의 다른 애플리케이션 또는 디바이스, 및 다른 재료에도 이용될 수 있다.
도 1은 일부 실시형태에 따른 FinFET의 3차원 뷰의 일례를 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 위에 핀(58)을 포함한다. 격리 영역(56)이 기판(50) 위에 그리고 핀(58)의 양 측면 상에 배치된다. 핀(58)이 격리 영역(56) 위로 그리고 인접한 격리 영역들(56)로부터 돌출한다. 격리 영역(56)이 기판(50)과는 분리된 것으로 설명/도시되지만, 본 명세서에서 사용하는 "기판"이란 용어는 단지 반도체 기판을 또는 격리 영역을 포함하는 반도체 기판을 칭하는데 사용될 수 있다. 게이트 유전체층(92)이 핀(58)의 측벽을 따라서 핀(58)의 상단면 위에 있고, 게이트 전극(94)이 게이트 유전체층(92) 위에 있다. 소스/드레인 영역(82)이 게이트 유전체층(92) 및 게이트 전극(94)에 대해 핀(58)의 양 측면 상에 배치된다. 도 1은 이후의 도면에서 사용되는 기준 단면도 도시하고 있다. 단면 A-A는 게이트 전극(94)의 종축을 따르고, 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향에 수직인 방향으로 있다. 단면 B-B는 단면 A-A에 수직이며, 핀(58)의 종축을 따르고, 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향으로 있다. 단면 C-C는 단면 A-A에 평행하고, FinFET의 소스/드레인 영역(82)을 통과하여 연장된다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
도 2-6, 7a, 및 16a-24b는 일 실시형태에 따른 다양한 제조 단계에서의 FinFET 디바이스의 단면도이다. 도 2 내지 도7은 다중 핀/FinFET을 제외하면 도 1에 도시한 기준 단면 A-A를 도시한다. 도 16a 내지 도 24b에서, 끝에 "a"가 지정된 도면은 도 1에 도시한 기준 단면 A-A를 따라 도시되고, 끝에 "b"가 지정된 도면은 다중 핀/FinFET을 제외하면 도 1에 도시한 유사한 기준 단면 B-B를 따라 도시된다. 도 18c와 도 18d는 다중 핀/FinFET을 제외하면 도 1에 도시한 기준 단면 C-C를 따라 도시된다.
도 2에서, 기판(50)이 제공된다. 반도체 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예, p타입 또는 n타입 도펀트로) 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘 기판이나 유리 기판과 같은 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 기판(50)의 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체, 또는 이들의 조합을 포함할 수 있다.
기판(50)은 영역(50B)과 영역(50C)을 갖는다. 영역(50B)은 예컨대 n타입 FinFET의 NMOS 트랜지스터와 같은 n타입 디바이스를 형성하기 위한 것일 수 있다. 영역(50C)은 예컨대 p타입 FinFET의 PMOS 트랜지스터와 같은 p타입 디바이스를 형성하기 위한 것일 수 있다. 영역(50B)은 영역(50C)과 물리적으로 분리될 수 있으며(디바이더(51)로 표시), 임의 개의 디바이스 피처(예컨대, 기타 능동 디바이스, 도핑된 영역, 격리 구조 등)이 영역(50B)과 영역(50C) 사이에 배치될 수 있다. 일부 실시형태에 있어서, 영역(50B)과 영역(50C) 둘 다는 동일한 유형의 디바이스를 형성하는데 사용될 수 있으며, 예컨대 양 영역은 n타입 디바이스 또는 p타입 디바이스용이다.
다음으로, 도 3에서, 핀(52)이 기판(50) 내에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시형태에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 RIE(reactive ion etching), NBE(neutral beam etching), 동류, 또는 이들의 조합 등의 임의의 조건에 맞는 에칭 공정일 수 있다. 에칭은 이방성일 수 있다.
핀(52)은 임의의 적절한 방법으로 패터닝될 수 있다. 예를 들어, 핀(52)은 이중 패터닝 또는 다중 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 다른 방식으로 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 형성된다. 그런 다음, 희생층은 제거되고, 잔여 스페이서가 이어서 핀 구조를 패터닝하는데 사용될 수 있다.
다음으로, 도 4에서, 절연 재료(54)가 기판(50) 위에 그리고 인접한 핀들(52) 사이에 형성된다. 절연 재료(54)는 실리콘 산화물 등의 산화물, 질화물, 동류 또는 이들의 조합일 수 있고, HDP-CVD(high density plasma chemical vapor deposition), FCVD(flowable CVD)(예컨대, 원격의 플라즈마 시스템 및 경화후(post curing)에 있어서, 산화물 등의 다른 재료로 개질시키기 위한 CVD 기반의 재료 퇴적), 동류, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료(54)가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 공정이 수행될 수 있다. 일 실시형태에서, 과량 절연 재료(54)가 핀(52)을 덮도록 절연 재료(54)가 형성된다.
다음으로 도 5를 참조하면, 평탄화 공정이 절연 재료(54)에 적용된다. 일부 실시형태에서, 평탄화 공정은 화학적 기계 연마(CMP), 에치백 공정, 이들의 조합 등을 포함한다. 평탄화 공정은 핀(52)을 노출시킨다. 핀(52)과 절연 재료(54)의 상단면은 평탄화 공정이 완료된 후에 같은 높이이다.
다음으로, 도 6에서, STI(Shallow Trench Isolation) 영역(56)을 형성하도록 절연 재료(54)가 리세싱된다. 절연 재료(54)는 영역(50B)에 그리고 영역(50C)에 있는 핀(58)이 인접한 STI 영역들(56)로부터 돌출하도록 리세싱된다(예컨대, 핀(52)의 부분이 STI 영역(56)의 상부면 위로 돌출한다). 또한, STI 영역(56)의 상단면은 도시한 바와 같은 편평한 표면, 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상단면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은 예컨대 절연 재료(54)의 재료에 대해 선택적인 것인, 조건에 맞는 에칭 공정을 이용해서 리세싱될 수 있다. 예를 들어, CERTAS® 에칭 또는 Applied Materials SICONI 툴 또는 dHF(dilute hydrofluoric) 산을 이용한 화학적 산화물 제거를 이용할 수 있다.
당업자라면 도 2 내지 도 6에 관하여 설명한 공정이 핀(58)의 형성 방법의 일례일 뿐임을 용이하게 이해할 것이다. 일부 실시형태에 있어서, 기판(50)의 상단면 위에 유전체층이 형성될 수 있고, 그 유전체층을 통과해 트렌치가 에칭될 수 있으며, 그 트렌치 내에 호모에피택셜 구조가 에피택셜 성장할 수 있고, 호모에피택셜 구조가 유전체층으로부터 돌출하여 핀을 형성하도록 유전체층이 리세싱될 수 있다. 일부 실시형태에서는, 헤테로에피택셜 구조가 핀(52)에 사용될 수도 있다. 예를 들어, 도 5의 핀(52)이 리세싱될 수 있고, 핀(52)과는 상이한 재료가 그 자리에서 에피택셜 성장할 수도 있다. 또 다른 실시형태에 있어서, 기판(50)의 상단면 위에 유전체층이 형성될 수 있고, 그 유전체층을 통과해 트렌치가 에칭될 수 있으며, 그 트렌치 내에 기판(50)과는 상이한 재료를 사용하여 헤테로에피택셜 구조가 에피택셜 성장할 수 있고, 헤테로에피택셜 구조가 유전체층으로부터 돌출하여 핀(58)을 형성하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장하는 일부 실시형태에 있어서, 성장한 재료는 성장 중에 인시추 도핑될 수 있는데, 이 경우 인시추 및 주입 도핑이 함께 사용될 수 있지만, 이전 및 이후의 주입을 피할 수 있다. 또한, PMOS 영역의 재료와는 상이한 재료를 NMOS 영역에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시형태에서, 핀(58)은 실리콘 게르마늄(SixGe1 -x, 여기서 x는 대략 0 내지 1의 범위 안에 있을 수 있음), 실리콘 탄화물, 순수하거나 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II -VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체의 형성에 사용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하나, 이들에 한정되지는 않는다.
또한 도 6에서, 적절한 웰(도시 생략)이 핀(58), 핀(52) 및/또는 기판(50)에 형성될 수 있다. 일부 실시형태에서는, P웰이 영역(50B)에 형성될 수 있고, N웰이 영역(50C)에 형성될 수 있다. 일부 실시형태에서는, P웰 또는 N웰이 영역(50B)과 영역(50C) 둘 다에 형성될 수 있다.
상이한 웰 타입을 갖는 실시형태에서는, 포토레지스트 또는 기타 마스크(도시 생략)를 사용하여 영역(50B)과 영역(50C)에 대해 상이한 주입 단계가 이루어질 수 있다. 예를 들어, 영역(50B) 내의 핀(58)과 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 영역(50C)을 노출하도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50C)에서 n타입 불순물 주입이 행해질 수 있고, 포토레지스트는 n타입 불순물이 NMOS 영역과 같은 영역(50B)에 주입되는 것을 실질적으로 막는 마스크로서 기능할 수 있다. n타입 불순물은 예컨대 약 1017 cm-3 내지 약 1018 cm-3의, 1018 cm-3 이하의 농도로 영역에 주입된 인, 비소 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거된다.
영역(50C)의 주입 공정에 이어서, 영역(50C) 내의 핀(58)과 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 영역(50B)을 노출하도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, 영역(50B)에서 p타입 불순물 주입이 행해지고, 포토레지스트는 p타입 불순물이 PMOS 영역과 같은 영역(50C)에 주입되는 것을 실질적으로 막는 마스크로서 기능할 수 있다. p타입 불순물은 예컨대 약 1017 cm-3 내지 약 1018 cm-3의, 1018 cm-3 이하의 농도로 영역에 주입된 붕소, BF2 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 공정 등에 의해 제거될 수 있다.
영역(50B)과 영역(50C)의 주입 공정 후에, 주입된 p타입 및 n타입 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장 재료는 성장 중에 인시추 도핑될 수 있는데, 이 경우 인시추 및 주입 도핑이 함께 사용될 수도 있지만, 주입을 피할 수 있다.
다음으로 도 7a를 참조하면, 핀(58) 상에, 예컨대 핀(58)의 상단면과 측벽 위에 더미 유전체층(60)이 형성된다. 도 7a(및 후속 도면들)에는 도시하지 않지만, 더미 유전체층(60)은 STI 영역(56) 위에도 형성될 수 있다. 예를 들어, 더미 유전체층(60)은 핀(58)부터 인접한 핀(58)까지 STI 영역(56)의 상부면을 따라 연속으로 연장될 수 있다. 더미 유전체층(60)은 실리콘 산화물, 게르마늄 산화물 등과 같은 산화물일 수 있지만, 실리콘 질화물과 같은 다른 적절한 재료도 사용될 수 있다. 도시하는 실시형태에서, 더미 유전체층(60)은 핀(58)의 재료의 산화물을 포함한다. 예를 들어, 핀(58)이 실리콘으로 형성되면, 더미 유전체층(60)은 실리콘 산화물로 형성된다. 도 7a에 도시하는 바와 같이, 더미 유전체층(60)는 비등각성 층(non-conformal layer)이다. 더미 유전체층(60)은 도 7a의 영역(53)의 줌인뷰(zoomed-in view)인 도 7b에 더 자세하게 도시되어 있다. 명확함을 위해, 도 7b에 영역(53) 내의 모든 피처가 도시되지 않음을 알아야 한다. 비등각성 더미 유전체층(60)을 형성하는 다양한 방법의 실시형태는 도 8, 9a, 9b, 10, 11, 12a, 12b, 13, 14a, 14b, 15a 및 15b를 참조하여 이하에서 설명한다.
도 7b를 참조하면, 핀(58)의 상단면 위에 배치된 더미 유전체층(60)의 부분(더미 유전체층(60)의 상단부라고 칭함)은 핀(58)의 측벽을 따라 배치된 더미 유전체층(60)의 부분(더미 유전체층(60)의 측벽이라고 칭함)보다 두껍다. 구체적으로, 더미 유전체층(60)은 도시하는 예에 있어서 핀(58)의 상단면 위에서 실질적으로 균일하고 두께(TT)를 갖는다. 두께(TT)는 약 2 nm 내지 약 10 nm의 범위 내일 수 있지만, 다른 치수도 가능하다. 핀(58)의 측벽을 따라 배치되는 더미 유전체층(60)은 두께(TT)보다 작은 평균 두께(예컨대, 도 7b에는 도시하지 않지만, 핀(58)의 측벽에 수직인 방향을 따라 측정)를 갖는다. 일부 실시형태에 있어서, 평균 두께는 두께(TT)의 약 80 % 미만이다. 평균 두께는 약 2 nm 내지 약 5 nm의 범위 내일 수 있지만, 다른 치수도 가능하다.
더미 유전체층(60)의 형성 동안, 예컨대 인접한 핀들(58) 간의 협소한 공간 때문에, 산화물(예컨대, 실리콘 산화물)이 핀(58)의 상단부에서보다 핀(58)의 바닥부에서 덜 형성될 수 있다. 그 결과, 핀(58)의 측벽을 따른 더미 유전체층(60)의 두께는 핀(58)의 상단부로부터 핀(58)의 바닥부쪽의 방향을 따라 약간 감소할 수 있다. 일부 실시형태에서, 핀(58)의 측벽을 따른 더미 유전체층(60)은 핀(58)의 상단면(58T)에서의 두께(TS1)와 핀(58)의 바닥부에서의 두께(TS2)를 가지며, 여기서 TS2는 TS1의 약 90 %보다 더 크다. 이하에서 자세하게 설명하겠지만, 더미 유전체층(60)은 단일 이방성 퇴적 공정에 의해 형성될 수도 있고(도 8a, 도 8b 및 관련 설명 참조) 또는 2개의 상이한 공정에 의해 형성될 수도 있다(도 9a 내지 도 15b 및 관련 설명 참조).
다시 도 7a를 참조하면, 더미 유전체층(60)이 형성된 후에, 더미 게이트층(62)이 더미 유전체층(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크층(64)이 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 재료일 수 있고, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 일 실시형태에서는, 비정질 실리콘이 퇴적되고 재결정화되어 폴리실리콘을 생성한다. 더미 게이트층(62)은 물리적 기상 증착(PVD), CVD, 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당업계에 공지되어 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(62)은 격리 영역의 에칭으로부터 높은 에칭 선택도를 가진 다른 재료로 이루어질 수도 있다. 마스크층(64)은 예컨대 SiN, SiON 등을 포함할 수 있다. 도시하는 예에서는, 단일 더미 게이트층(62)과 단일 마스크층(64)이 영역(50B)과 영역(50C)에 걸쳐 형성된다. 일부 실시형태에서는, 별도의 더미 게이트층이 영역(50B)과 영역(50C)에 형성될 수도 있고, 별도의 마스크층이 영역(50B)과 영역(50C)에 형성될 수도 있다.
도 8a는 일 실시형태에 따라 비등각성 산화물층(예컨대, 도 7b의 더미 유전체층(60))을 형성하는 플라즈마 강화 ALD(PEALD) 공정의 타이밍도를 도시한다. 도 8a의 타이밍도는 PEALD 플라즈마 공정의 1 사이클에 해당하며, PEALD 공정은 복수의 사이클을 포함한다. 다시 말해, 도 8a의 처리는 PEALD 공정 동안 수회(수 사이클) 행해진다. 대개 PEALD가 등각층을 형성하는데 사용되지만, 본 개시 방법은 퇴적 공정 파라미터를 제어함으로써, 도 7b에 도시하는 형상과 같은 특정 형상을 가진 비등각성 층(예컨대, 도 7b의 더미 유전체층(60))을 형성하는 것이 가능하다. 이에, 도 8a에 도시하는 PEALD 공정은 이방성 PEALD 공정 또는 이방성 퇴적 공정이라고도 칭해질 수 있다. 일부 실시형태에서는, 도 8a에 도시하는 이방성 PEALD 공정이 도 7b의 더미 유전체층(60)을 형성하기 위해 수행된다.
도 8a는 3개의 서브플롯을 포함하고, 모든 서브플롯의 시간(X축 방향)이 정렬되어 있다. 곡선(211)은 도 6의 FinFET 디바이스가 더미 유전체층(60)을 형성하기 위한 퇴적 챔버에 배치되는 경우에, PEALD 공정을 위한 전구체가 퇴적 챔버에 공급될 때의 시간을 나타낸다. 전구체의 유형은 형성될 산화물층에 종속될 수 있다. 예를 들어, 더미 유전체층(60)으로서 실리콘 산화막을 형성하기 위해, 전구체는 아미노 실란 가스와 같은 실리콘 전구체이다. 아미노 실란 가스의 예는 비스디에틸아미노실란(BDEAS) 및 디이소프로필아미노실란(DIPAS)을 포함한다. 마찬가지로, 더미 유전체층(60)으로서 게르마늄 산화물층을 형성하기 위해, 전구체는 게르마늄 전구체일 수 있다.
도 8a에 도시하는 바와 같이, 시간 T1에서 시작하여, 전구체(예컨대, 실리콘 전구체)가 퇴적 챔버에 공급되고, 시간 T2에서, 전구체가 정지된다. 시간 T1과 시간 T2 사이의 지속시간은 약 0.1초와 10초 사이일 수 있고, 전구체의 유량은 약 1000 sccm(standard cubic centimeters per minute)와 약 5000 sccm 사이일 수 있다. 시간 T1에서, 곡선(213)이 나타내는 바와 같이, 산소 가스와 캐리어 가스를 포함한 가스 소스(또한 묽은 가스라고도 함)도 퇴적 챔버에 공급된다. 캐리어 가스는 Ar, He, Kr 등과 같은 비활성 가스이거나 비활성 가스를 포함할 수 있으나, 이들에 한정되지 않는다. 가스 소스는 가스 소스가 정지되는 시간인 T3까지 퇴적 챔버에 공급된다. 시간 T1과 시간 T3 사이의 지속시간은 약 1초와 300초 사이일 수 있다. 도시하는 예에서는, 산소 가스의 유량은 약 50 sccm와 약 5000 sccm 사이이고, 산소 가스의 유량과, 산소 가스의 유량과 캐리어 가스의 유량의 합과의 비는 약 1 %와 약 99 % 사이이며, 예컨대 약 1 %와 약 20 %의 사이, 또는 약 1 %와 약 30 % 사이이다. 퇴적 챔버의 압력은 도시하는 실시형태에서는 약 1000 mTorr와 약 8000 mTorr 사이이다. 일부 실시형태에서, Si 전구체는 하부층(예컨대, 핀(58))과 본딩되는 모노층을 형성한다.
계속 도 8a를 참조하면, 시간 T4에서, 산소 가스는 예컨대 고주파(RF) 전원(power supply)에 의해 구동되는 용량성 결합 플라즈마(CCP) 시스템을 사용하여 플라즈마(예컨대, 산소 플라즈마)로 활성화된다. 시간 T1과 시간 T4 사이의 지속시간은 약 0.2초와 약 50초 사이일 수 있다. 일부 실시형태에서는, 산소 플라즈마가 예컨대 O2 또는 H2O의 산소 함유 시료(specimen)를 가진 주변 환경에서 생성되며, 이 경우 O2 또는 H2O는 가스 소스로부터 유래할 수 있다(예컨대, 가스 소스에 포함될 수 있다). 일부 실시형태에서, 산소 플라즈마는 전구체로부터 실리콘을 산화시켜 실리콘 산화물(예컨대, 도 7b의 핀(58) 위의 더미 유전층(60))을 형성한다. 곡선(215)은 산소 가스를 산소 플라즈마로 활성화시키기 위해 RF 전원이 턴온되는 지속시간(D)(예컨대, 시간 T4와 시간 T5 사이)을 나타낸다. 일부 실시형태에서, CCP 시스템의 RF 전원은 13.56 MHz의 주파수를 갖는다. 도시하는 예에서, RF 전원의 전력은 약 10 W와 약 1500 W 사이이고, RF 전원이 턴온되는 지속시간(예컨대, 시간 T4와 시간 T5 사이에서 연속으로 턴온되는 구간)은 약 0.05 초와 약 180 초 사이이다.
도 8b는 일 실시형태에 따라 비등각성 산화물층(예컨대, 도 7b의 더미 유전체층(60))을 형성하는 또 다른 PEALD 공정의 타이밍도를 도시한다. 도 8b에서의 유사한 참조 번호는 도 8a에서의 동일하거나 유사한 구성요소/공정을 나타내며, 이에 대한 상세 설명은 반복하지 않는다. 곡선(217)은 산소 플라즈마를 생성하기 위해 RF 전원이 턴온되는 시간을 나타낸다. 시구간(D)(예컨대, 시간 T4과 시간 T5의 사이) 동안 RF 전원이 연속으로 턴온되는 도 8a와 달리, 도 8b의 PEALD 공정에서의 RF 전원은 PEALD 공정의 매 사이클마다 반복적으로 턴온/턴오프된다. 곡선(217)의 각 펄스(예컨대, 시간 T6과 시간 T7의 사이, 시간 T8과 시간 T9의 사이, 그리고 시간 T10과 시간 T11의 사이)은 RF 전원이 턴온되어 산소 가스를 활성화하는 시구간을 나타내고, 펄스들 간의 각 갭(예컨대, 시간 T7과 시간 T8의 사이)은 RF 전원이 턴오프되는 시구간을 나타낸다. 펄스들 간의 각 갭은 예컨대 약 0.1초와 약 5 초 사이의 매우 짧은 지속시간을 가질 수 있다. 일부 실시형태에 있어서, RF 전원이 턴온될 때의 천이 시간 동안 PEALD 공정의 이방성 특성(예컨대, 핀(58) 위의 더미 유전체층(60)의 비등각성 퇴적)이 더 현저해져, 곡선(217)의 펄스(및 갭)가 비등각성 더미 유전체층(60)(예컨대, 더 두꺼운 상단부 및 더 얇은 측벽부)의 형상을 형성하는 것을 돕는다. 예시를 위해 곡선(217) 내의 펄스들 사이의 갭의 지속시간이 과장될 수 있음을 알아야 한다. 일부 실시형태에서, PEALD 공정의 매 사이클 동안에 RF 전원이 턴온되는 총 지속시간인 곡선(217) 내의 펄스들의 총 지속시간은 약 0.05 초 내지 약 180 초 사이이다. 일부 실시형태에서, 도 8b에 도시하는 이방성 PEALD 공정은 도 7b의 더미 유전체층(60)을 형성하기 위해 수행된다.
도 9a는 비등각성 산화물층(예컨대, 도 9b의 더미 유전체층(60))을 형성하는 다른 방법의 흐름도이고, 도 9b는 핀(58)과, 도 9a의 방법을 사용하여 핀(58) 위에 형성된 비등각성 산화물층의 단면도를 도시한다. 도 9a와 도 9b를 참조하면, 방법은 핀(58)의 상단면과 측벽 위에 등각성 산화물층(60C)을 형성는 등각성 산화물 퇴적 공정을 수행하는 단계를 포함한다. 등각성 산화물층(60C)을 형성하는 두 실시형태의 방법에 대해 도 10과 도 11을 참조하여 후술한다. 다음으로, 등각성 산화물층(60C) 위에 비등각성 산화물층(60N)을 형성하기 위해 이방성 산화물 퇴적 공정이 수행된다. 이방성 산화물 퇴적 공정은 예컨대 도 8a 또는 도 8b에 도시하는 PEALD 공정을 사용하여 수행될 수 있으므로, 이에 대한 상세는 반복 설명하지 않는다.
도 9b에 도시하는 바와 같이, 비등각성 산화물층(60N)은 핀(58)의 상단면 위에 두꺼운 상단부를 갖고, 핀(58)의 측벽을 따라 얇은 측벽부를 갖는다. 등각성 산화물층(60C)과 비등각성 산화물층(60N)을 일괄하여 더미 유전체층(60)이라고 칭한다. 더미 유전체층(60)의 형상 및 치수에 관한 상세는 도 7b를 참조하여 전술하였으므로, 여기에 반복 설명하지 않는다. 도 9b가 등각성 산화물층(60C)과 비등각성 산화물층(60N) 간의 계면을 도시하고 있지만, 이 계면은 예시를 위한 것일뿐, 더미 유전체층(60)에서 관찰할 수 없음을 알아야 한다.
도 10은 등각성 산화물층(예컨대, 도 9b의 등각성 산화물층(60C))을 형성하는 PEALD 공정의 1 사이클에서의 처리를 도시한다. 도 10에 나타내는 PEALD 공정은 도 8a의 PEALD 공정과 유사하지만, 형성된 산화물층의 프로파일을 제어하기 위해 공정 조건에 사용된 파라미터는 상이하다. 도 10에서, 곡선(221)은 퇴적 챔버에 전구체가 공급되는 시간을 나타내고, 곡선(223)은 퇴적 챔버에 가스 소스가 공급되는 시간을 나타내며, 곡선(225)은 산소 가스를 산소 플라즈마로 활성화시키기 위해 RF 전원이 턴온되는 시간을 나타낸다. 전구체와 가스 소스의 성분은 도 8a의 것과 동일하거나 유사하므로, 그에 대한 상세는 반복 설명하지 않는다. 예시하는 실시형태에서는, 등각성 산화물층(60C)을 형성하기 위해 도 10에 도시한 처리가 수회(수 사이클) 수행된다.
일부 실시형태에서, 도 10의 PEALD 공정은 RF 전원에 의해 구동되는 CCP 시스템을 사용하는데, RF 전원은 13.56 Mhz의 주파수와, 약 10 W와 약 500 W 사이의 전력을 갖는다. RF 전원은 PEALD 공정의 매 사이클에서 약 1 초와 약 10 초 사이의 지속시간(예컨대, 곡선(225)의 단일 펄스의 구간) 동안 턴온된다. 도 10의 PEALD 공정의 압력은 약 3000 torr와 약 8000 torr 사이일 수 있다. 산소 가스의 유량은 약 2000 sccm와 약 5000 sccm 사이이고, 산소 가스의 유량과, 산소 가스의 유량과 캐리어 가스의 유량의 합과의 비는 약 20 %보다 높으며, 예컨대 약 20 %와 약 90 %의 사이, 또는 약 20 %와 약 80 %의 사이이다. 전술한 공정 조건으로, 도 10의 PEALD 공정은 도 9b에 도시하는 바와 같이, 핀(58)의 상단면과 측벽 위에 등각성 산화물층(60C)을 형성한다. 이에, 도 10에 도시하는 PEALD 공정은 등방성 PEALD 공정 또는 등방성 퇴적 공정이라고도 칭해진다.
도 11은 등각성 산화물층(예컨대, 도 9b의 등각성 산화물층(60C))을 형성하는 다른 방법의 실시형태를 도시한다. 도 11의 예에서는, 핀(58)의 상단면과 측벽 위에 등각성 산화물층(60C)(예컨대, 열산화물층)을 형성하기 위해 열산화 공정이 수행된다. 도 11에 도시하는 열산화 공정은 도 9b의 등각성 산화물층(60C)을 형성하기 위해 수회(수 사이클) 수행될 수 있다. 열산화 공정은 예컨대 ISSG(in-situ steam generation) 공정 또는 RTO(rapid thermal oxidization) 공정일 수 있다.
도 12a는 비등각성 산화물층(예컨대, 도 12b의 더미 유전체층(60))을 형성하는 방법의 흐름도이고, 도 12b는 핀(58)과, 도 12a의 방법을 사용하여 핀(58) 위에 형성된 비등각성 산화물층의 단면도를 도시한다. 도 12a와 도 12b를 참조하면, 방법은 두 단계를 포함하는데, 제1 단계는 핀(58)의 상단면과 측벽 위에 등각성 산화물층(60C)을 형성하는 등각성 산화물 퇴적 공정을 수행하는 단계를 포함한다. 등각성 산화물층(60C)은 예컨대 도 10에 도시한 등각성 PEALD 퇴적 공정 또는 도 11에 도시한 열산화 공정을 이용하여 형성될 수 있으므로, 이에 대한 상세는 반복 설명하지 않는다. 다음으로, 핀(58)의 외측부를 산화물층(60N2)으로 개질시키는 이방성 플라즈마 처리 공정이 수행되며, 여기서 핀(58)의 외측부는 핀(58)의 상부면과 측벽에 근접한 핀(58)의 부분을 칭한다. 일부 실시형태에 있어서, 이방성 플라즈마 처리 공정에 사용되는 플라즈마(예컨대, 산소 플라즈마)가 등각성 산화물층(60C)을 통과하고 핀(58)의 재료(예컨대, 실리콘)과 반응하여 산화물층(60N2)(예컨대, 실리콘 산화물)을 형성한다. 도 12b의 점선은 이방성 플라즈마 처리 공정 후에 핀(58)과 개질된 산화물층(60N2) 간의 계면을 나타내며, 여기서 계면은 점선으로 표시하는 바와 같은 직선을 포함할 수도 포함하지 않을 수도 있다.
이방성 플라즈마 처리 공정의 이방성 때문에, 핀(58)의 상단부는 핀(58)의 측벽부보다는 산화물로 개질될 가능성이 더 높고, 그에 따라, 핀(58)의 상단면에 근접한 산화물층(60N2)의 부분은 핀(58)의 측벽에 근접한 산화물층(60N2)의 부분보다 더 두껍다. 따라서, 산화물층(60N2)은 비등각성 산화물층이다. 비등각성 산화물층(60N2)과 등각성 산화물층(60C)을 일괄하여 더미 유전체층(60)이라고 칭한다. 더미 유전체층(60)의 형상 및 치수에 관한 상세는 도 7b를 참조하여 전술하였으므로, 여기에 반복 설명하지 않는다. 도 12b가 등각성 산화물층(60C)과 비등각성 산화물층(60N2) 간의 계면을 도시하고 있지만, 이 계면은 예시를 위한 것일뿐, 더미 유전체층(60)에서 관찰할 수 없음을 알아야 한다.
도 13은 일부 실시형태에 있어서 도 12a의 이방성 플라즈마 처리 공정의 1 사이클을 나타낸다. 다시 말해, 도 13의 처리는 이방성 플라즈마 처리 공정 동안 수회(수 사이클) 행해진다. 도 13의 처리에서는 퇴적 챔버에 전구체가 공급되지 않는다. 도 8a의 가스 소스와 동일하거나 유사한 소스 가스가 도 8a와 유사한 시구간 동안 퇴적 챔버에 공급된다. 가스 소스가 퇴적 챔버에 공급되는 동안에, 일부 실시형태에 있어서, RF 전원에 의해 구동되는 CCP 시스템을 사용하여 가스 소스 중의 산소 가스가 산소 플라즈마로 활성화된다. 일부 실시형태에 있어서, 도 8a에 도시한 이방성 PEALD 퇴적 공정과 비교해서, 이방성 플라즈마 처리 공정의 공정 조건은 전구체가 퇴적 챔버에 공급되지 않는 점을 제외하면, 도 8a의 것과 동일하다.
도 14a는 비등각성 산화물층(예컨대, 도 14b의 더미 유전체층(60))을 형성하는 방법의 흐름도이고, 도 14b는 핀(58)과, 도 14a의 방법을 사용하여 핀(58) 위에 형성된 비등각성 산화물층의 단면도를 도시한다. 도 14a와 도 14b를 참조하면, 방법은 핀(58)의 상단면 위에 그리고 측벽을 따라 비등각성 산화물층(60N)을 형성하는 이방성 산화물 퇴적 공정을 수행하는 단계를 포함한다. 이방성 산화물 퇴적 공정은 예컨대 도 8a 또는 도 8b에 도시하는 PEALD 공정을 사용하여 수행될 수 있다. 다음으로, 비등각성 산화물층(60N) 위에 등각성 산화물층(60C)이 형성된다. 등각성 산화물층(60C)은 예컨대 도 10에 도시한 등각성 PEALD 퇴적 공정 또는 도 11에 도시한 열산화 공정을 이용하여 형성될 수 있다. 등각성 산화물층(60C)과 비등각성 산화물층(60N)을 일괄하여 더미 유전체층(60)이라고 칭한다. 더미 유전체층(60)의 형상 및 치수에 관한 상세는 도 7b를 참조하여 전술하였으므로, 여기에 반복 설명하지 않는다. 도 14b가 등각성 산화물층(60C)과 비등각성 산화물층(60N) 간의 계면을 도시하고 있지만, 이 계면은 예시를 위한 것일뿐, 더미 유전체층(60)에서 관찰할 수 없음을 알아야 한다.
도 15a는 비등각성 산화물층(예컨대, 도 15b의 더미 유전체층(60))을 형성하는 방법의 흐름도이고, 도 15b는 핀(58)과, 도 15a의 방법을 사용하여 핀(58) 위에 형성된 비등각성 산화물층의 단면도를 도시한다. 도 15a와 도 15b를 참조하면, 방법은 핀(58)의 외측부를 비등각성 산화물층(60N2)로 개질시키는 이방성 산화물 처리 공정을 수행하는 단계를 포함하고, 여기서 비등각성 산화물층(60N2)은 이방성 산화물 처리 공정 후에 핀(58)의 상단면 위에 그리고 측벽을 따라 배치된다. 이방성 산화물 처리 공정은 도 13에 도시하는 이방성 산화물 처리 공정을 이용하여 수행될 수 있다. 다음으로, 비등각성 산화물층(60N2) 위에 등각성 산화물층(60C)이 형성된다. 등각성 산화물층(60C)은 예컨대 도 10에 도시한 등각성 PEALD 퇴적 공정 또는 도 11에 도시한 열산화 공정을 이용하여 형성될 수 있다. 등각성 산화물층(60C)과 비등각성 산화물층(60N2)을 일괄하여 더미 유전체층(60)이라고 칭한다. 더미 유전체층(60)의 형상 및 치수에 관한 상세는 도 7b를 참조하여 전술하였으므로, 여기에 반복 설명하지 않는다. 도 15b가 등각성 산화물층(60C)과 비등각성 산화물층(60N2) 간의 계면을 도시하고 있지만, 이 계면은 예시를 위한 것일뿐, 더미 유전체층(60)에서 관찰할 수 없음을 알아야 한다.
비등각성 더미 유전체층(60)의 다양한 형성 방법의 실시형태에 대해 전술하였다. 이방성 더미 유전체층(60)은 두꺼운 상단부와 얇은 측벽부를 갖는데, 여기서 두꺼운 상단부는 핀(58)이 대체 게이트 공정 중의 후속 에칭 처리에서 손상되는 것을 보호하고, 얇은 측벽부는 고밀도 집적을 위해 FinFET이 서로 가깝게 배치되게 하고/하거나 인접한 핀들(58) 간의 갭 충전을 더 용이하게 하는데, 이점은 피처 사이즈가 발전된 제조 처리 노드에서 계속해서 축소됨에 따라 특히 유리하다.
도 9b, 12b, 14b 및 15b에 도시하는 비등각 더미 유전체층(60) 각각은 2개의 산화물층(예컨대, 도 9b의 60C과 60N, 도 12b의 60C와 60N2)을 포함한다. 다른 실시형태에서, 도 9b, 12b, 14b 및 15b의 비등각성 더미 유전체층(60)의 2개 층 중 하나(60C)는 실리콘 질화물, 실리콘 산질화물 등의 산화물과는 상이한 재료로 형성되고, 이 경우 비등각성 더미 유전체층(60)의 2개 층 사이에는 계면이 있다. 이러한 변형 및 다른 변형도 본 개시내용의 범위에 포함되는 것이 전적으로 의도된다.
도 16a 내지 도 24b는 도 7a의 처리에 이어서 FinFET 디바이스를 제조할 때의 다양한 추가 단계들을 도시한다. 도 16a 내지 도 24b는 영역(50B)과 영역(50C) 중 어느 한쪽에 있는 피처를 도시한다. 예를 들어, 도 16a 내지 도 24b에 도시한 구조는 영역(50B)과 영역(50C) 둘 다에 적용 가능하다. 영역(50B)과 영역(50C)의 구조의 차이점(있다면)은 각각의 도면에 부기된 텍스트에 기술되어 있다.
도 16a와 도 16b에서는, 마스크(74)를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 이용하여 마스크층(64)이 패터닝될 수 있다. 그런 다음 마스크(74)의 패턴이 조건에 맞는 에칭 기술에 의해 더미 게이트층(62) 및 더미 유전체층(60)에 전사되어 더미 게이트(72)를 형성할 수 있다. 더미 게이트(72)는 핀(58)의 각각의 채널 영역을 덮는다. 마스크(74)의 패턴은 각 더미 게이트(72)를 인접한 더미 게이트들로부터 물리적으로 분리하는데 사용될 수 있다. 또한 더미 게이트(72)는 각각의 에피택셜 핀(52/58)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다.
또한 도 16a와 도 16b에서, 게이트 시일 스페이서(80)가 더미 게이트(72), 마스크(74), 및/또는 핀(58)의 노출 표면 상에 형성될 수 있다. 열산화 또는 퇴적에 이어지는 이방성 에칭이 게이트 시일 스페이서(80)를 형성할 수 있다.
게이트 시일 스페이서(80)의 형성 후에, 저농도 도핑된 소스/드레인(LDD) 영역(명시적으로 도시하지 않음)을 위한 주입이 수행될 수 있다. 도 6에서 전술한 주입과 마찬가지로, 상이한 디바이스 타입을 가진 실시형태에서는, 영역(50B)을 노출하면서 포토레지스트 등의 마스크가 영역(50B) 위에 형성될 수 있고, 영역(50C)의 노출된 핀(58)에 적절한 타입(예컨대, n타입 또는 p타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. 후속하여, 영역(50B)을 노출하면서 포토레지스트 등의 마스크가 영역(50B) 위에 형성되고, 영역(50B)의 노출된 핀(58)에 적절한 타입의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. n타입 불순물은 전술한 바와 같은 n타입 불순물들 중 임의의 것일 수 있고, p타입 불순물은 전술한 바와 같은 p타입 불순물들 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1016 cm-3의 불순물 농도를 가질 수 있다. 주입된 불순물을 활성화시키기 위해 어닐이 이용될 수 있다.
다음으로, 도 17a와 도 17b에서, 더미 게이트(72)와 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 상에 게이트 스페이서(86)가 형성된다. 게이트 스페이서(86)는 재료를 등각으로 퇴적하고 후속하여 그 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 재료는 실리콘 질화물, SiCN, 이들의 조합 또는 동류일 수 있다.
다음으로, 도 18a와 도 18b에서, 에피택셜 소스/드레인 영역(82)이 핀(58)에 형성된다. 에피택셜 소스/드레인 영역(82)은 각 더미 게이트(72)가 에피택셜 소스/드레인 영역(82)의 각각의 인접한 쌍 사이에 배치되도록 핀(58)에 형성된다. 일부 실시형태에 있어서, 에피택셜 소스/드레인 영역(82)은 핀(52)으로 연장될 수 있다. 일부 실시형태에서, 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)이 최종 FinFET 디바이스의 후속 형성되는 게이트를 단락시키지 않도록 적절한 측방향 거리만큼 에피택셜 소스/드레인 영역(82)을 더미 게이트(72)로부터 분리시키는데 이용된다.
영역(50B), 예컨대 NMOS 영역 내의 에피택셜 소스/드레인 영역(82)은 영역(50C), 예컨대 PMOS 영역을 마스킹하고 핀(58)에 오목부를 형성하도록 영역(50B)에 핀(58)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그런 다음, 영역(50B)의 에피택셜 소스/드레인 영역(82)이 그 오목부 내에 에피택셜 성장한다. 에피택셜 소스/드레인 영역(82)은 예컨대 n타입 FinFET에 맞는 적절한 재료 등의, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(58)이 실리콘이면, 영역(50B) 내의 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP 등을 포함할 수 있다. 영역(50B) 내의 에피택셜 소스/드레인 영역(82)은 핀(58)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
영역(50C), 예컨대 PMOS 영역 내의 에피택셜 소스/드레인 영역(82)은 영역(50B), 예컨대 NMOS 영역을 마스킹하고 핀(58)에 오목부를 형성하도록 영역(50C)에 핀(58)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그런 다음, 영역(50C)의 에피택셜 소스/드레인 영역(82)이 그 오목부 내에 에피택셜 성장한다. 에피택셜 소스/드레인 영역(82)은 예컨대 p타입 FinFET에 맞는 적절한 재료 등의, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(58)이 실리콘이면, 영역(50C) 내의 에피택셜 소스/드레인 영역(82)은 SiGe, SiGeB, Ge, GeSn 등을 포함할 수 있다. 영역(50C) 내의 에피택셜 소스/드레인 영역(82)도 핀(58)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(82) 및/또는 핀(58)은 전술한 저농도 도핑된 도핑된 소스/드레인 영역을 형성하기 위한 공정과 마찬가지로, 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐이 행해진다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n타입 및/또는 p타입 불순물은 전술한 불순물들 중의 임의의 것일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)은 성장 중에 인시츄 도핑될 수도 있다.
영역(50B)과 영역(50C)에 에피택셜 소스/드레인 영역(82)을 형성하는데 사용되는 에피택셜 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부면은 핀(58)의 측벽을 지나 측방향 외측으로 확장하는 패싯을 갖는다. 일부 실시형태에서, 이들 패싯은 도 18c에 도시하는 바와 같이 동일한 FinFET 디바이스의 인접한 소스/드레인 영역들(82)을 병합시킨다. 다른 실시형태에서, 인접한 소스/드레인 영역들(82)은 도 18d에 도시하는 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다.
다음으로, 도 19a 및 도 19b에서, 층간 유전체층(ILD)(88)이 도 18a 및 도 18b에 도시하는 구조 위에 퇴적된다. ILD(88)은 유전체 재료 또는 반도체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD 등의 임의의 적절한 방법으로 퇴적될 수 있다. 유전체 재료는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 반도체 재료는 비정질 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0과 1 사이일 수 있음), 순수한 게르마늄 등을 포함할 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연 또는 반도체 재료도 사용할 수 있다. 일부 실시형태에서, 도시하지 않는 CESL(contact etch stop layer)이 ILD(88)과 에피택셜 소스/드레인 영역(82), 마스크(74), 및 게이트 스페이서(86) 사이에 배치된다.
다음으로, 도 20a와 도 20b에서, ILD(88)의 상단면을 더미 게이트(72)의 상단면과 같은 높이를 갖게 하도록 CMP 등의 평탄화 공정이 행해질 수 있다. 또한 평탄화 공정은 더미 게이트(72) 상의 마스크(74)와, 마스크(74)의 측벽을 따른 게이트 시일 스페이서(80)와 게이트 스페이서(86)의 부분을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(72), 게이트 시일 스페이서(80), 게이트 스페이서(86), 및 ILD(88)의 상단면들은 같은 높이이다. 따라서, 더미 게이트(72)의 상단면이 ILD(88)를 통해 노출된다.
도 21a와 도 21b에서, 더미 게이트(72)와 더미 게이트(72) 바로 밑에 있는 더미 유전체층(60)의 부분이 에칭 단계에서 제거되어 오목부(90)를 형성한다. 일부 실시형태에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 ILD(88) 또는 게이트 스페이서(86)는 에칭하지 않고 더미 게이트(72)를 선택적으로 에칭하는 반응 가스를 이용한 건식 에칭 공정을 포함할 수 있다. 오목부(90)를 에칭하여 각각의 핀(58)의 채널 영역을 노출한다. 각 채널 영역은 인접한 에피택셜 소스/드레인 영역(82) 쌍 사이에 배치된다. 제거 중에, 더미 게이트(72)가 에칭될 때에, 더미 게이트 유전체층(60)은 에칭 정지층으로서 이용될 수 있다. 그런 다음, 더미 유전체층(60)은 더미 게이트(72)의 제거 후에, 제거될 수 있다. 오목부(90)를 형성하는 에칭 공정은 오목부(90)에 의해 노출된 핀(58)의 상단을 과도하게 에칭하여 손상시킬 수 있다. 일부 실시형태에서, 비등각성 더미 유전체층(60)의 더 두꺼운 상단부가 오버 에칭의 발생을 방지 또는 감소시켜, 반도체 제조 공정의 수율을 향상시킨다.
다음으로, 도 22a 및 도 22b에서, 게이트 유전체층(92) 및 게이트 전극(94)은 대체 게이트를 위해 형성된다. 게이트 유전체층(92)은 예컨대 핀(58)의 상단면과 측벽 상에서 그리고 게이트 시일 스페이서(80)/게이트 스페이서(86)의 측벽 상에서, 오목부(90)에 등각으로 퇴적된다. 또한 게이트 유전체층(92)은 ILD(88)의 상단면 상에 형성될 수 있다. 일부 실시형태에 따르면, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시형태에서, 게이트 유전체층(92)은 하이-k 유전체 재료이고, 이들 실시형태에서, 게이트 유전체층(92)은 약 7.0보다 높은 k값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, Pb 및 이들의 조합의 실리케이트 또는 금속 산화물을 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 MBD(molecular-beam deposition), ALD(atomic layer deposition), PECVD 등을 포함할 수 있다.
게이트 전극(94)이 게이트 유전체층(92) 위에 각각 퇴적되어 오목부(90)의 잔여부를 충전한다. 게이트 전극(94)은 TiN, TaN, TaC, Co, Ru, Al 등의 금속 함유 재료, 이들의 조합, 또는 이들의 다층일 수 있다. 예를 들어, 단일 게이트 전극(94)가 도시되지만, 임의 개의 일함수 조정층이 오목부(90)에 퇴적될 수 있다. 게이트 전극(94)의 충전 후에, ILD(88)의 상단면 위에 있는, 게이트 유전체층(92)의 과잉 부분 및 게이트 전극(94)의 재료를 제거하기 위해 CMP 등의 평탄화 공정이 수행될 수 있다. 이에, 게이트 전극(94) 및 게이트 유전체층(92)의 재료의 잔여부가 최종 FinFET 디바이스의 대체 게이트를 형성한다. 게이트 전극(94)과 게이트 유전체층(92)을 일괄하여 게이트 구조 또는 게이트 스택이라고 칭할 수 있다. 게이트 스택은 핀(58)의 채널 영역의 측벽을 따라 연장될 수 있다.
영역(50B)과 영역(50C) 내의 게이트 유전체층(91)의 형성은 각 영역 내의 게이트 유전체층(92)이 동일한 재료로 형성되도록 동시에 이루어질 수도 있고, 각 영역 내의 게이트 전극(94)이 동일한 재료로 형성되도록 각 게이트 전극(94)의 형성이 동시에 이루어질 수도 있다. 일부 실시형태에서는, 각 영역 내의 게이트 유전체층(92)이 별개의 공정에 의해 형성되어 게이트 유전체층(92)은 상이한 재료일 수 있고, 각 영역 내의 게이트 전극(94)이 별개의 공정에 의해 형성되어 게이트 전극(94)은 상이한 재료일 수 있다. 별개의 공정을 이용할 때에 적절한 영역을 마스킹하고 에칭하는데 다양한 마스킹 단계를 사용할 수 있다.
다음으로, 도 23a와 도 23b에서, ILD(108)이 ILD(88) 위에 퇴적된다. 일 실시형태에서는, ILD(108)이 유동성 CVD 방법에 의해 형성되는 유동성 막이다. 일부 실시형태에서, ILD(108)은 PSG, BSG, BPSG, USG 등의 유전체 재료로 형성될 수 있고, CVD 및 PECVD 등의 임의의 적절한 방법으로 퇴적될 수 있다.
다음으로, 도 24a와 도 24b에서, 컨택(110 및 112)이 ILD(108) 및/또는 ILD(88)을 통해 형성되어 FinFET 디바이스(100)를 형성한다. 일부 실시형태에서, 컨택(112)이 형성되기 전에 에피택셜 소스/드레인 영역(82)과 컨택(112) 사이의 계면에 각각 실리사이드를 형성하기 위해 어닐 공정이 수행될 수 있다. 컨택(110)은 게이트 전극(94)에 전기적으로 연결되고, 컨택(112)은 에피택셜 소스/드레인 영역(82)에 전기적으로 연결된다. 도 24a와 도 24b는 동일한 단면에 있는 컨택(110 및 112)을 도시하지만, 다른 실시형태에서는 컨택(110 및 112)이 상이한 단면에 배치될 수도 있다. 또한, 도 24a 및 도 24b에서의 컨택(110 및 112)의 위치는 예시일 뿐이며, 어떤 식으로도 제한하려는 의도는 없다. 예를 들어, 컨택(110)은 도시하는 바와 같이 핀(52)과 수직으로 정렬될 수도 또는 게이트 전극(94) 상의 상이한 위치에 배치될 수도 있다. 또한, 컨택(112)은 컨택(110)의 형성 전에, 컨택(110)의 형성과 동시에, 또는 컨택(110)의 형성 후에 형성될 수 있다.
도 21a 내지 도 24b는 도 20a와 도 20b에 도시한 채널 영역 및 더미 게이트(72) 위에 배치된 비등각성 더미 유전체층(60)이 등각성 유전체층(92) 및 게이트 전극(94)으로 각각 대체되는 대체 게이트 공정을 도시한다. 다른 실시형태에서, 예컨대 도 25a와 도 25b에 도시하는 게이트 퍼스트 공정에서는, 대체 게이트 공정이 수행되지 않는다. 대신에, 도 25a와 도 25b에 도시하는 바와 같이, ILD(88 및 108)는 도 20a와 도 20b에 도시하는 구조 위에 형성되고, 컨택(110 및 112)은 ILD(108 및/또는 88)에 형성되어 더미 게이트(72) 및 에피택셜 소스/드레인 영역(82)과 전기적으로 연결된다. 따라서, 도 25a와 도 25b의 예에서, 비등각성 더미 유전체층(60)과 더미 게이트(72)는 형성되는 최종 FinFET 디바이스(200)에 남아 있고, 각각 최종 FinFET 디바이스(200)의 게이트 유전체층 및 게이트 전극으로서 기능한다.
도 26은 반도체 디바이스(300)(예컨대, 반도체 다이)의 평면도를 도시한다. 도 26의 실시형태에서, 등각성 게이트 유전체층(92)을 가진 하나 이상의 FinFET 디바이스(100)(도 24a와 도 24b에 도시)가 반도체 디바이스(300)의 제1 영역(310)에 형성되고, 비등각성 게이트 유전체층(60)을 가진 하나 이상의 FinFET 디바이스(200)(도 25a와 도 25b에 도시)가 반도체 디바이스(300)의 제2 영역(310)에 형성된다. 다시 말해, 반도체 디바이스(300)는 동일한 기판(50) 상에, 등각성 유전체층(92)을 가진 FinFET 디바이스(100)와 비등각성 게이트 유전체층(60)을 가진 FinFET 디바이스(200)를 갖는다. FinFET 디바이스(100)는 낮은 게이트 저항과 고속의 스위칭 속도를 가질 수 있고(예컨대, 금속 게이트가 형성되기 때문에), FinFET 디바이스(200)는 처리 단계가 적기 때문에 생산 비용이 낮을 수 있다. 이에, 디바이스 성능과 디바이스 비용 간의 균형을 달성하기 위해 동일한 반도체 상의 상이한 영역에 양 타입의 FinFET 디바이스(예컨대, 100 및 200)를 형성하는 것이 유리할 수 있다.
실시형태들은 다양한 효과를 달성할 수 있다. 예를 들어, 비등각성 더미 유전체층(60)은 핀(58) 위에 두꺼운 상단부와 핀(58)의 측벽을 따른 얇은 측벽부를 갖는다. 두꺼운 상단부는 핀(58)이 대체 게이트 공정의 후속 에칭 처리 시에 손상되는 것을 보호하고, 얇은 측벽부는 FinFET의 집적 밀도를 높일 수 있으며 얇은 측벽부에 의해 제공되는 공간이 넓어지기 때문에 인접한 핀들(58) 간의 갭 충전을 용이하게 한다. 이러한 점은 디바이스 사이즈가 발전된 제조 처리 노드에서 계속해서 축소됨에 따라 특히 유리하다.
도 27은 일부 실시형태에 따른 반도체 디바이스의 제조 방법의 흐름도를 도시한다. 도 27에 나타내는 방법 실시형태는 다수의 가능한 방법 실시형태 중 일례일 뿐임을 이해해야 한다. 당업자라면 다수의 변형, 대안, 및 변경이 있을 수 있음을 알 것이다. 예를 들어, 도 27에 나타내는 다양한 단계들은 추가, 제거, 대체, 재배열 및 반복될 수 있다.
도 27을 참조하면, 블록 1010에서, 기판 위로 핀이 돌출하여 형성된다. 블록 1210에서, 핀의 상부면 위에 그리고 핀의 측벽을 따라 등각성 산화물층이 형성된다. 블록 1030에서, 핀의 상부면 위에 그리고 핀의 측벽을 따라 비등각성 산화물층을 형성하는 이방성 산화물 퇴적 또는 이방성 플라즈마 처리가 행해진다. 블록 1040에서, 핀 위에 게이트 전극이 형성되고, 여기서 등각성 산화물층과 비등각성 산화물층은 핀과 게이트 전극 사이에 있다.
일 실시형태에서, 방법은 기판 위로 돌출하는 핀을 형성하는 단계와, 핀의 상부면 위에 그리고 핀의 측벽을 따라 등각성 산화물층을 형성하는 단계와, 핀의 상부면 위에 그리고 핀의 측벽을 따라 비등각성 산화물층을 형성하는 이방성 산화물 퇴적 또는 이방성 플라즈마 처리를 수행하는 단계와, 핀 위에 게이트 전극을 형성하는 단계를 포함하고, 등각성 산화물층과 비등각성 산화물층은 핀과 게이트 전극 사이에 있다. 일 실시형태에서, 핀의 상부면 위에 배치된 비등각성 산화물층은 핀의 측벽을 따라 배치된 비등각성 산화물층보다 두껍다. 일 실시형태에서, 이방성 산화물 퇴적 또는 이방성 플라즈마 처리는 등각성 산화물층을 형성하기 전에 수행된다. 일 실시형태에서, 이방성 산화물 퇴적 또는 이방성 플라즈마 처리는 등각성 산화물층을 형성한 후에 수행된다. 일 실시형태에서, 이방성 산화물 퇴적은 플라즈마 공정이고, 플라즈마 공정은 복수의 사이클을 포함하며, 플라즈마 공정은 실리콘을 포함한 전구체를 이용하여 그리고 산소 가스를 포함한 가스 소스를 이용하여 수행된다. 일 실시형태에서, 산소 가스는 고주파(RF) 전원에 의해 구동되는 용량성 결합 플라즈마(CCP, capacitively coupled plasma) 시스템에 의해 플라즈마로 활성화되고, RF 전원의 전력은 약 10 W와 약 1500 W 사이이다. 일 실시형태에서, RF 전원은 플라즈마 공정의 매 사이클마다 반복적으로 턴온 및 턴오프된다. 일 실시형태에서, RF 전원은 플라즈마 공정의 매 사이클마다 약 0.05초와 약 180초 사이의 지속시간 동안 연속으로 턴온된다. 일 실시형태에서, 가스 소스는 캐리어 가스를 더 포함하고, 플라즈마 공정의 압력은 약 1000 mTorr와 약 8000 mTorr 사이이며, 산소 가스의 유량은 약 50 sccm(standard cubic centimeter per minute)와 약 5000 sccm 사이이고, 산소 가스의 유량과 가스 소스의 총 유량과의 비는 약 1 %와 약 20 % 사이이다. 일 실시형태에서, 이방성 플라즈마 처리는 핀의 외측부를 비등각성 산화물층으로 개질시키고, 개질된 비등각성 산화물층은 핀의 측벽을 따른 것보다 핀의 상부면에서 더 두껍다. 일 실시형태에서, 이방성 플라즈마 처리는 복수의 사이클을 포함하며, 산소 가스와 캐리어 가스를 포함한 가스 소스를 사용하여 수행되고, 산소 가스는 이방성 플라즈마 처리의 매 사이클마다 약 0.05초와 약 180초 사이의 기간 동안 플라즈마로 활성화되며, 이방성 플라즈마 처리의 전력은 약 10 W와 약 1500 W 사이이다. 일 실시형태에서, 이방성 플라즈마 처리의 압력은 약 1000 mTorr와 약 8000 mTorr 사이이며, 산소 가스의 유량은 약 50 sccm(standard cubic centimeter per minute)과 약 5000 sccm 사이이고, 산소 가스의 유량과 가스 소스의 총 유량과의 비는 약 1 %와 약 20 % 사이이다.
일 실시형태에서, 방법은 핀을 형성하는 단계와, 핀의 상단면 위에 그리고 핀의 측벽 위에 제1 산화물층을 형성하는 단계로서, 상기 제1 산화물층은 비등각성이고, 핀의 상단면 위의 제1 산화물층은 제1 두께를 갖고, 핀의 측벽을 따른 제1 산화물층은 제2 두께를 가지며, 제1 두께는 제2 두께보다 큰 것인 상기 제1 산화물층 형성 단계와, 상기 핀 위에 그리고 제1 산화물층 위에 게이트 전극을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 방법은, 제1 산화물층을 형성한 후에 그리고 게이트 전극을 형성하기 전에, 제1 산화물층 위에 제2 산화물층을 형성하는 단계를 더 포함하고, 제2 산화물층은 등각성이다. 일 실시형태에서, 상기 방법은, 제1 산화물층을 형성하기 전에, 핀 위에 제2 산화물층을 형성하는 단계를 더 포함하고, 제2 산화물층은 등각성이며, 제2 산화물층은 핀과 제1 산화물층 사이에 있다. 일 실시형태에서, 제1 산화물층을 형성하는 단계는 이방성 플라즈마 강화 원자층 퇴적(ALD) 공정을 수행하는 단계를 포함한다. 일 실시형태에서, 제1 산화물층을 형성하는 단계는 이방성 플라즈마 처리 공정을 수행하는 단계를 포함한다.
일 실시형태에서, 반도체 디바이스는 제1 핀 전계효과트랜지스터(FinFET) 디바이스를 포함한다. 제1 FinFET 디바이스는 기판 위로 돌출하는 제1 핀과, 제1 핀의 상단면 위에 그리고 제1 핀의 측벽을 따라 배치되는 제1 산화물층으로서, 제1 산화물층은 비등각성이고, 제1 산화물층은 제1 핀의 측벽을 따른 것보다 제1 핀의 상단면 위에서 더 두꺼운 것인 상기 제1 산화물층과, 상기 제1 핀 위에 그리고 상기 제1 산화물층 위에 제1 게이트 전극을 포함한다. 일 실시형태에서, 제1 핀의 측벽을 따른 제1 산화물층의 평균 두께는 제1 핀의 상단면 위의 제1 산화물층의 두께의 80 % 미만이다. 일 실시형태에서, 반도체 디바이스는 제2 FinFET 디바이스를 더 포함하고, 상기 제2 FinFET 디바이스는, 기판 위로 돌출하는 제2 핀과, 상기 제2 핀의 상단면 위에 그리고 상기 제2 핀의 측벽을 따라 배치되는 등각성의 제2 산화물층과, 제2 핀 위의 그리고 제2 산화물층 위의 제2 게이트 전극을 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
기판 위로 돌출하는 핀(fin)을 형성하는 단계와,
상기 핀의 상부면 위에 그리고 상기 핀의 측벽을 따라 등각성(conformal) 산화물층을 형성하는 단계와,
상기 핀의 상부면 위에 그리고 상기 핀의 측벽을 따라 비등각성 산화물층을 형성하는 이방성 산화물 퇴적 또는 이방성 플라즈마 처리를 수행하는 단계와,
상기 핀 위에 게이트 전극을 형성하는 단계를 포함하고, 상기 등각성 산화물층과 상기 비등각성 산화물층은 상기 핀과 상기 게이트 전극 사이에 있는 것인 방법.
2. 제1항에 있어서, 상기 핀의 상부면 위에 배치된 비등각성 산화물층은 상기 핀의 측벽을 따라 배치된 비등각성 산화물층보다 두꺼운 것인 방법.
3. 제1항에 있어서, 상기 이방성 산화물 퇴적 또는 이방성 플라즈마 처리는 상기 등각성 산화물층을 형성하기 전에 수행되는 것인 방법.
4. 제1항에 있어서, 상기 이방성 산화물 퇴적 또는 이방성 플라즈마 처리는 상기 등각성 산화물층을 형성한 후에 수행되는 것인 방법.
5. 제1항에 있어서, 상기 이방성 산화물 퇴적은 플라즈마 공정이고, 상기 플라즈마 공정은 복수의 사이클을 포함하며, 상기 플라즈마 공정은 실리콘을 포함한 전구체를 이용하여 그리고 산소 가스를 포함한 가스 소스를 이용하여 수행되는 것인 방법.
6. 제5항에 있어서, 상기 산소 가스는 고주파(RF) 전원에 의해 구동되는 용량성 결합 플라즈마(CCP) 시스템에 의해 플라즈마로 활성화되고, 상기 RF 전원의 전력은 약 10 W와 약 1500 W 사이인 것인 방법.
7. 제6항에 있어서, 상기 RF 전원은 상기 플라즈마 공정의 매 사이클마다 반복해서 턴온 및 턴온프되는 것인 방법.
8. 제6항에 있어서, 상기 RF 전원은 상기 플라즈마 공정의 매 사이클마다 약 0.05초와 약 180초 사이의 지속시간 동안 연속으로 턴온되는 것인 방법.
9. 제8항에 있어서, 상기 가스 소스는 캐리어 가스를 더 포함하고, 상기 플라즈마 공정의 압력은 약 1000 mTorr와 약 8000 mTorr 사이이며, 상기 산소 가스의 유량은 약 50 sccm(standard cubic centimeter per minute)와 약 5000 sccm 사이이고, 상기 산소 가스의 유량과 상기 가스 소스의 총 유량과의 비는 약 1 %와 약 20 % 사이인 것인 방법.
10. 제1항에 있어서, 상기 이방성 플라즈마 처리는 상기 핀의 외측부를 비등각성 산화물층으로 개질시키고, 개질된 비등각성 산화물층은 상기 핀의 측벽을 따른 것보다 상기 핀의 상부면에서 더 두꺼운 것인 방법.
11. 제10항에 있어서, 상기 이방성 플라즈마 처리는 복수의 사이클을 포함하며, 산소 가스와 캐리어 가스를 포함한 가스 소스를 사용하여 수행되고, 상기 산소 가스는 상기 이방성 플라즈마 처리의 매 사이클마다 약 0.05초와 약 180초 사이의 기간 동안 플라즈마로 활성화되며, 상기 이방성 플라즈마 처리의 전력은 약 10 W와 약 1500 W 사이인 것인 방법.
12. 제11항에 있어서, 상기 이방성 플라즈마 처리의 압력은 약 1000 mTorr와 약 8000 mTorr 사이이며, 상기 산소 가스의 유량은 약 50 sccm(standard cubic centimeter per minute)과 약 5000 sccm 사이이고, 상기 산소 가스의 유량과 상기 가스 소스의 총 유량과의 비는 약 1 %와 약 20 % 사이인 것인 방법.
13. 방법에 있어서,
핀을 형성하는 단계와,
상기 핀의 상단면 위에 그리고 상기 핀의 측벽 위에 제1 산화물층을 형성하는 단계로서, 상기 제1 산화물층은 비등각성이며, 상기 핀의 상단면 위의 제1 산화물층은 제1 두께를 갖고, 상기 핀의 측벽을 따른 제1 산화물층은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 큰 것인, 상기 제1 산화물층 형성 단계와,
상기 핀 위에 그리고 상기 제1 산화물층 위에 게이트 전극을 형성하는 단계를 포함하는 방법.
14. 제13항에 있어서, 상기 제1 산화물층을 형성한 후에 그리고 상기 게이트 전극을 형성하기 전에, 상기 제1 산화물층 위에 제2 산화물층을 형성하는 단계를 더 포함하고, 상기 제2 산화물층은 등각성인 것인 방법.
15. 제13항에 있어서, 상기 제1 산화물층을 형성하기 전에, 상기 핀 위에 제2 산화물층을 형성하는 단계를 더 포함하고, 상기 제2 산화물층은 등각성이며, 상기 제2 산화물층은 상기 핀과 상기 제1 산화물층 사이에 있는 것인 방법.
16. 제13항에 있어서, 상기 제1 산화물층을 형성하는 단계는 이방성 플라즈마 강화 원자층 퇴적(ALD) 공정을 수행하는 단계를 포함하는 것인 방법.
17. 제13항에 있어서, 상기 제1 산화물층을 형성하는 단계는 이방성 플라즈마 처리 공정을 수행하는 단계를 포함하는 것인 방법.
18. 반도체 디바이스에 있어서,
제1 FinFET(fin field effect transistor) 디바이스를 포함하고, 상기 제1 FinFET 디바이스는,
기판 위로 돌출하는 제1 핀과,
상기 제1 핀의 상단면 위에 그리고 상기 제1 핀의 측벽을 따라 배치되는 제1 산화물층으로서, 상기 제1 산화물층은 비등각성이며, 상기 제1 산화물층은 상기 제1 핀의 측벽을 따른 것보다 상기 제1 핀의 상단면 위에서 더 두꺼운 것인, 상기 제1 산화물층과,
상기 제1 핀 위에 그리고 상기 제1 산화물층 위에 제1 게이트 전극을 포함하는 것인 반도체 디바이스.
19. 제18항에 있어서, 상기 제1 핀의 측벽을 따른 제1 산화물층의 평균 두께는, 상기 제1 핀의 상단면 위의 제1 산화물층의 두께의 80 % 미만인 것인 반도체 디바이스.
20. 제18항에 있어서, 제2 FinFET 디바이스를 더 포함하고, 상기 제2 FinFET 디바이스는,
상기 기판 위로 돌출하는 제2 핀과,
상기 제2 핀의 상단면 위에 그리고 상기 제2 핀의 측벽을 따라 배치되는 등각성의 제2 산화물층과,
상기 제2 핀 위에 그리고 상기 제2 산화물층 위에 있는 제2 게이트 전극을 포함하는 것인 반도체 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위로 돌출하는 핀(fin)을 형성하는 단계와,
    상기 핀의 상부면 위에 그리고 상기 핀의 측벽을 따라 등각성(conformal) 산화물층을 형성하는 단계와,
    상기 핀의 상부면 위에 그리고 상기 핀의 측벽을 따라 비등각성 산화물층을 형성하는 이방성 산화물 퇴적 또는 이방성 플라즈마 처리를 수행하는 단계 - 상기 이방성 산화물 퇴적은 플라즈마 공정이고, 상기 플라즈마 공정은 복수의 사이클을 포함하며, 상기 플라즈마 공정은 실리콘을 포함한 전구체를 이용하여 그리고 산소 가스를 포함한 가스 소스를 이용하여 수행됨 -;와,
    상기 핀 위에 게이트 전극을 형성하는 단계
    를 포함하고, 상기 등각성 산화물층과 상기 비등각성 산화물층은 상기 핀과 상기 게이트 전극 사이에 있는 것인 방법.
  2. 제1항에 있어서, 상기 핀의 상부면 위에 배치된 비등각성 산화물층은 상기 핀의 측벽을 따라 배치된 비등각성 산화물층보다 두꺼운 것인 방법.
  3. 제1항에 있어서, 상기 이방성 산화물 퇴적 또는 이방성 플라즈마 처리는 상기 등각성 산화물층을 형성하기 전에 수행되는 것인 방법.
  4. 제1항에 있어서, 상기 이방성 산화물 퇴적 또는 이방성 플라즈마 처리는 상기 등각성 산화물층을 형성한 후에 수행되는 것인 방법.
  5. 삭제
  6. 제1항에 있어서, 상기 이방성 플라즈마 처리는 상기 핀의 외측부를 비등각성 산화물층으로 개질시키고, 개질된 비등각성 산화물층은 상기 핀의 측벽을 따른 것보다 상기 핀의 상부면에서 더 두꺼운 것인 방법.
  7. 방법에 있어서,
    핀을 형성하는 단계와,
    상기 핀의 대향하는 측에 격리 영역을 형성하는 단계와,
    상기 핀의 상단면 위에 그리고 상기 핀의 측벽을 따라 제1 산화물층을 형성하는 단계로서, 상기 제1 산화물층은 비등각성이고 상기 핀의 상단면으로부터 상기 격리 영역까지 연속적으로 연장하며, 상기 핀의 상단면 위의 제1 산화물층은 제1 두께를 갖고, 상기 핀의 측벽을 따른 제1 산화물층은 제2 두께를 가지며, 상기 제1 두께는 상기 제2 두께보다 큰 것인, 상기 제1 산화물층 형성 단계,
    상기 상단면 위에 그리고 상기 핀의 측벽을 따라 제2 산화물층을 형성하는 단계로서, 상기 제2 산화물층은 등각성(conformal)이며, 상기 상단면 위에 그리고 상기 핀의 측벽을 따라 동일한 두께를 가지고, 상기 제2 산화물층은 상기 핀의 측벽을 따라 상기 핀의 상단면으로부터 상기 격리 영역으로 연속적으로 연장하는 제1 부분을 포함하고, 상기 제2 산화물층의 상기 제1 부분은 상기 제1 산화물층에 물리적으로 접촉하는 것인, 상기 제2 산화물층 형성 단계와,
    상기 핀 위에 그리고 상기 제1 산화물층 위에 게이트 전극을 형성하는 단계
    를 포함하는 방법.
  8. 반도체 디바이스에 있어서,
    제1 FinFET(fin field effect transistor) 디바이스
    를 포함하고,
    상기 제1 FinFET 디바이스는,
    기판 위로 돌출하는 제1 핀과,
    상기 제1 핀의 대향하는 측 상의 격리 영역과,
    상기 제1 핀의 상단면 위에 그리고 상기 제1 핀의 측벽을 따라 배치되는 제1 산화물층으로서, 상기 제1 산화물층은 비등각성이고 상기 핀의 상단면으로부터 상기 격리 영역으로 연속적으로 연장하며, 상기 제1 산화물층은 상기 제1 핀의 측벽을 따른 것보다 상기 제1 핀의 상단면 위에서 더 두꺼운 것인, 상기 제1 산화물층,
    상기 제1 핀의 상단면 위에 그리고 상기 제1 핀의 측벽을 따라 형성되는 제2 산화물층으로서, 상기 제2 산화물층은 등각성이며, 상기 제1 산화물층의 상단면 위 그리고 상기 제1 핀의 측벽을 따라 동일한 두께를 가지고, 상기 제2 산화물층은 상기 제1 핀의 측벽을 따라 상기 제1 핀의 상기 상단면으로부터 상기 격리 영역으로 연속적으로 연장하는 제1 부분을 포함하고, 상기 제2 산화물층의 상기 제1 부분은 상기 제1 산화물층에 물리적으로 접촉하는 것인, 상기 제2 산화물층과,
    상기 제1 핀 위에 그리고 상기 제1 산화물층 위에 제1 게이트 전극을 포함하는 것인 반도체 디바이스.
  9. 제8항에 있어서, 상기 제1 핀의 측벽을 따른 제1 산화물층의 평균 두께는, 상기 제1 핀의 상단면 위의 제1 산화물층의 두께의 80 % 미만인 것인 반도체 디바이스.
  10. 제8항에 있어서, 제2 FinFET 디바이스를 더 포함하고,
    상기 제2 FinFET 디바이스는,
    상기 기판 위로 돌출하는 제2 핀과,
    상기 제2 핀의 상단면 위에 그리고 상기 제2 핀의 측벽을 따라 배치되는 등각성의 제2 산화물층과,
    상기 제2 핀 위의 그리고 상기 제2 산화물층 위의 제2 게이트 전극을 포함하는 것인 반도체 디바이스.
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