CN110504169B - 非共形氧化物衬垫及其制造方法 - Google Patents

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Abstract

本公开涉及非共形氧化物衬垫及其制造方法。提供了一种方法，包括：形成突出于衬底上方的鳍；在鳍的上表面上方并且沿着鳍的侧壁形成共形氧化物层；执行各向异性氧化物沉积或各向异性等离子体处理以在鳍的上表面上方并且沿着鳍的侧壁形成非共形氧化物层；以及在鳍的上方形成栅极电极，共形氧化物层和非共形氧化物层位于鳍和栅极电极之间。

Description

非共形氧化物衬垫及其制造方法
技术领域
本公开涉及一种非共形氧化物衬垫及其制造方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上顺序地沉积绝缘层或电介质层、导电层和半导体层的材料，并使用光刻将各个材料层图案化以在其上形成电路组件和元件来进行制造。
半导体工业继续通过不断减小最小特征尺寸来提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成在给定区域中。然而，随着最小特征尺寸的减小，还出现应该解决的其他问题。
发明内容
本公开的实施例提供了一种方法，包括：形成突出于衬底上方的鳍；在鳍的上表面上方并且沿着鳍的侧壁形成共形氧化物层；执行各向异性氧化物沉积或各向异性等离子体处理以在鳍的上表面上方并且沿着鳍的侧壁形成非共形氧化物层；以及在鳍的上方形成栅极电极，共形氧化物层和非共形氧化物层位于鳍和栅极电极之间。
本公开的实施例还提供了一种方法，包括：形成鳍；在鳍的顶表面上方和侧壁上方形成第一氧化物层，其中，第一氧化物层是非共形的，其中，鳍的顶表面上方的第一氧化物层具有第一厚度，并且沿着鳍的侧壁的第一氧化物层具有第二厚度，其中，第一厚度大于第二厚度；以及在鳍上方和第一氧化物层上方形成栅极电极。
本公开的实施例还提供了一种半导体器件，包括：第一鳍式场效应晶体管(FinFET)器件，包括：第一鳍，第一鳍突出于衬底上方；第一氧化物层，第一氧化物层被布置在第一鳍的顶表面上方并且沿着第一鳍的侧壁，其中，第一氧化物层是非共形的，其中，第一氧化物层在第一鳍的顶表面上方比沿着第一鳍的侧壁更厚；以及第一栅极电极，第一栅极电极位于第一鳍上方和第一氧化物层上方。
附图说明
在结合附图阅读下面的具体实施方式时，可以从下面的具体实施方式中最佳地理解本公开的各个方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的三维视图中的鳍式场效应晶体管(FinFET)的示例。
图2、3、4、5、6、7A是根据实施例的FinFET器件在制造的各个阶段的截面图。
图7B是图7A的一部分的放大视图。
图8A示出了根据实施例的用于形成非共形氧化物层的方法的时序图。
图8B示出了根据实施例的用于形成非共形氧化物层的方法的时序图。
图9A和图9B分别示出了根据实施例的用于形成非共形氧化物层的方法以及由图9A的方法形成的非共形氧化物层的横截面图。
图10和图11各自示出了根据一些实施例的用于形成共形氧化物层的方法。
图12A和图12B分别示出了根据实施例的用于形成非共形氧化物层的方法以及由图12A的方法形成的非共形氧化物层的横截面图。
图13示出了根据实施例的各向异性等离子体处理的图示。
图14A和图14B分别示出了根据实施例的用于形成非共形氧化物层的方法以及由图14A的方法形成的非共形氧化物层的横截面图。
图15A和图15B分别示出了根据实施例的用于形成非共形氧化物层的方法以及由图15A的方法形成的非共形氧化物层的横截面图。
图16A、16B、17A、17B、18A、18B、18C、18D、19A、19B、20A、20B、21A、21B、22A、22B、23A、23B、24A和24B是根据实施例的图7A的FinFET器件在附加处理阶段的截面图。
图25A和图25B示出了实施例中的FinFET器件的截面图。
图26示出了实施例中的半导体器件的顶视图。
图27是一些实施例中用于形成半导体结构的方法的流程图
具体实施方式
下面的公开内容提供了用于实施本发明的不同特征的许多不同实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之间形成附加特征以使得第一特征和第二特征可以不直接接触的实施例。
此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另一个(一些)要素或特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可能被相应地解释。
各种实施例提供了用于在FinFET器件的顶表面上方并且沿着FinFET器件的鳍的侧壁形成非共形电介质层(例如，氧化物层(也可以被称为氧化物衬垫))的工艺。具体地，非共形氧化物层沿着鳍的侧壁比鳍的顶表面更厚。非共形氧化物层的较厚顶部部分(例如，在鳍的顶表面上方的部分)在后续刻蚀工艺期间保护鳍不被损坏，而非共形氧化物层的较薄侧壁部分(例如，沿着鳍的侧壁的部分)允许FinFET的更高集成密度以及相邻鳍之间的间隙的更容易的填充。尽管在FinFET器件上的氧化物层的上下文中描述了各种实施例，但本发明的原理可以用于其他应用或器件(例如，平面器件)和其他材料。
图1示出了根据一些实施例的三维视图中的FinFET的示例。FinFET包括在衬底50(例如，半导体衬底)上方的鳍58。隔离区域56被布置在衬底50上方并且在鳍58的相对侧上。鳍58在相邻隔离区域56上并且在相邻隔离区域56之间突出。尽管隔离区域56被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可以用于仅指代半导体衬底或包括隔离区域的半导体衬底。栅极电介质层92沿着侧壁并在鳍58的顶表面上方，并且栅极电极94在栅极电介质层92上方。源极/漏极区域82相对于栅极电介质层92和栅极电极94被布置在鳍58的相对侧上。图1进一步示出了在后面的附图中使用的参考横截面。横截面A-A沿着栅极电极94的纵向轴线，并且在例如与FinFET的源极/漏极区域82之间的电流流动的方向相垂直的方向上。横截面B-B垂直于横截面A-A，并且沿着鳍58的纵向轴线并在例如FinFET的源极/漏极区域82之间的电流流动的方向上。横截面C-C与横截面A-A平行并延伸穿过FinFET的源极/漏极区域82。为了清楚起见，后面的附图涉及这些参考横截面。
图2-6、图7A以及图16A-24B是根据实施例的FinFET器件在制造的各个阶段的截面图。图2至图7示出了图1所示的参考横截面A-A，除了多个鳍/FinFET。在图16A至图24B中，沿图1中所示的参考横截面A-A示出了以“A”标记结尾的图，并且沿图1所示的类似横截面B-B示出以“B”标记结尾的图，除了多个鳍/FinFET。沿图1所示的参考横截面C-C示出了图18C和图18D，除了多个鳍/FinFET。
在图2中，提供了衬底50。衬底50可以是半导体衬底(例如，块半导体)、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用p型或n型掺杂剂)或者不被掺杂。衬底50可以是晶片，例如，硅晶片。通常，SOI衬底是形成在绝缘体层上的一层半导体材料。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层被提供在衬底上，衬底典型地为硅衬底或玻璃衬底。也可以使用诸如多层衬底或梯度衬底之类的其他衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合。
衬底50具有区域50B和区域50C。区域50B可以用于形成n型器件，例如，诸如n型FinFET之类的NMOS晶体管。区域50C可以用于形成p型器件，例如，诸如p型FinFET之类的PMOS晶体管。区域50B可以与区域50C物理地分离(如分隔器51所示)，并且可以在区域50B和区域50C之间布置任何数目的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。在一些实施例中，区域50B和区域50C二者都用于形成相同类型的器件，例如，两个区域都用于n型器件或p型器件。
接下来，在图3中，在衬底50中形成鳍52。鳍52是半导体带。在一些实施例中，可以通过在衬底50中刻蚀沟槽来在衬底50中形成鳍52。刻蚀可以是任何可接受的刻蚀工艺，例如，反应离子刻蚀(RIE)、中性束刻蚀(NBE)等、或其组合。刻蚀可以是各向异性的。
鳍52可以通过任何合适的方法来进行图案化。例如，鳍52可以使用一种或多种光刻工艺(包括双图案化或多图案化工艺)来进行图案化。通常，双图案化或多图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单一直接光刻工艺可以获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺沿经图案化的牺牲层形成间隔件。然后移除牺牲层，然后可以使用其余的间隔件来对鳍进行图案化。
接下来，在图4中，在衬底50上方并且在相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物，例如，氧化硅、氮化物等、或其组合，并且可以通过高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一材料，例如，氧化物)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料54被形成为使得过量的绝缘材料54覆盖鳍52。
接下来参考图5，将平坦化工艺应用于绝缘材料54。在一些实施例中，平坦化工艺包括化学机械抛光(CMP)、回刻蚀工艺、其组合等。平坦化工艺暴露出鳍52。鳍52和绝缘材料54的顶表面在平坦化工艺完成之后处于水平。
接下来，在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷以使得区域50B和区域50C中的鳍58(例如，鳍52的突出于STI区域56的较上表面的部分)从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有如图所示的平坦表面、凸表面、凹表面(例如，碟形表面)、或其组合。STI区域56的顶表面可以通过适当的刻蚀而形成为平坦的、凸起的和/或凹陷的。STI区域56可以使用可接受的刻蚀工艺(例如，对于绝缘材料54的材料有选择性的工艺)来进行凹陷。例如，使用
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刻蚀或应用材料SICONI工具或稀氢氟酸(dHF)酸可以移除的化学氧化物可以被使用。
本领域的普通技术人员将容易理解，关于图2至图6所描述的工艺仅是可以如何形成鳍58的一个示例。在一些实施例中，可以在衬底50的顶表面上方形成电介质层；可以通过电介质层来刻蚀沟槽；同质外延结构可以在沟槽中外延生长；并且电介质层可以被凹陷以使得同质外延结构从电介质层突出以形成鳍。在一些实施例中，异质外延结构可以用于鳍52。例如，图5中的鳍52可以被凹陷，并且与鳍52不同的材料可以在它们位置中外延生长。在又一实施例中，可以在衬底50的顶表面上方形成电介质层；可以通过电介质层来刻蚀沟槽；异质外延结构可以使用不同于衬底50的材料来在沟槽中外延生长；并且电介质层可以被凹陷以使得异质外延结构从电介质层突出以形成鳍58。在其中同质外延结构或异质外延结构外延生长的一些实施例中，生长材料可以在生长期间原位掺杂，这可以避免预先和随后的注入，尽管原位掺杂和注入掺杂可以被一起使用。更进一步地，在NMOS区域中外延生长在与PMOS区域中的材料不同的材料可能是有利的。在各种实施例中，鳍58可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等来形成。例如，可用于形成III-V化合物半导体的材料包括但不限于InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
进一步在图6中，可以在鳍58、鳍52、和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在区域50B中形成P阱，并且可以在区域50C中形成N阱。在一些实施例中，在区域50B和区域50C两者中形成P阱或N阱。
在具有不同阱类型的实施例中，用于区域50B和区域50C的不同注入步骤可以使用光刻胶或其他掩模(未示出)来实现。例如，可以在区域50B中的鳍58和STI区56上方形成光刻胶。光刻胶被图案化以暴露衬底50的区域50C，例如，PMOS区域。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，则在区域50C中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质被注入区域50B，例如，NMOS区域。n型杂质可以是以等于或小于1018cm-3(例如，在约1017cm-3和约1018cm-3之间)的浓度被注入到区域中的磷、砷等。在注入之后，例如通过可接受的灰化过程来移除光刻胶。
在注入区域50C之后，在区域50C中的鳍58和STI区域56上方形成光刻胶。光刻胶被图案化以暴露衬底50的区域50B，例如，NMOS区域。光刻胶可以通过使用旋涂技术来形成并且可以使用可接受的光刻技术来进行图案化。一旦光刻胶被图案化，则在区域50B中执行p型杂质注入，并且光刻胶可以用作掩模以基本上防止p型杂质被注入区域50C，例如，PMOS区域。p型杂质可以是以等于或小于1018cm-3(例如，在约1017cm-3和约1018cm-3之间)的浓度被注入到区域中的硼、BF2等。在注入之后，例如通过可接受的灰化过程来移除光刻胶。
在注入区域50B和区域50C之后，可以执行退火以激活被注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长过程中被原位掺杂，这可以避免注入，尽管原位掺杂和注入掺杂可以被一起使用。
接下来参考图7A，在鳍58上形成虚设电介质层60，例如，在鳍58的顶表面和侧壁上方。尽管在图7A(和随后的附图)中未示出，但虚设电介质层60也可以被形成在STI区域56上方。例如，虚设电介质层60可以沿着STI区域56的上表面从鳍58连续延伸到相邻鳍58。虚设电介质层60可以包括氧化物，例如，氧化硅、氧化锗等，但也可以使用其他适当的材料，例如，氮化硅。在图示的实施例中，虚设电介质层60包括鳍58的材料的氧化物。例如，如果鳍58由硅形成，则虚设电介质层60由氧化硅形成。如图7A所示，虚设电介质层60是非共形层。图7B中示出了虚设电介质层60的更多细节，图7B是图7A中的区域53的放大视图。注意，为了清楚起见，图7B并未示出区域53内的所有特征。下文参考图8、9A、9B、10、11、12A、12B、13、14A、14B、15A和15B讨论了用于形成非共形虚设电介质层60的各种实施例方法。
参考图7B，虚设电介质层60被布置在鳍58的顶表面上方的部分(称为虚设电介质层60的顶部部分)比虚设电介质层60沿着鳍58的侧壁的部分(称为虚设电介质层60的侧壁部分)更厚。具体地，在图示示例中，虚设电介质层60在鳍58的顶表面上方基本均匀并且具有厚度TT。厚度TT可以在例如约2nm和约10nm之间的范围内，但其他尺寸也是可能的。沿鳍58的侧壁布置的虚设电介质层60具有比厚度TT更小的平均厚度(例如，沿垂直于鳍58的侧壁的方向测量，图7B中未示出)。在一些实施例中，平均厚度小于厚度TT的约80％。平均厚度可以在例如2nm和约5nm之间的范围内，但其他尺寸也是可能的。
在虚设电介质层60的形成期间，在鳍58的底部可以形成比在鳍58的顶部更少的氧化物(例如，氧化硅)，例如，由于相邻的鳍58之间的狭窄空间。结果，虚设电介质层60沿鳍58的侧壁的厚度沿着从鳍58的顶部朝向鳍58的底部的方向可能略微减小。在一些实施例中，虚设电介质层60沿鳍58的侧壁在鳍58的顶表面58T处具有厚度TS1，并且在鳍58的底部具有厚度TS2，其中，TS2大于TS1的约90％。如将在下文中详细讨论的，可以通过单个各向异性沉积工艺(参见图8A、图8B及其讨论)，或者可以通过两个不同的工艺(参见图9A-15B及其讨论)来形成虚设电介质层60。
参考回图7A，在形成虚设电介质层60之后，在虚设电介质层60上方形成虚设栅极层62，并且在虚设栅极层62上方形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60上方，并然后例如通过CMP来进行平坦化。掩模层64可以被沉积在虚设栅极层62上方。虚设栅极层62可以是导电材料并且可以从包括多晶的硅(多晶硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组中选择。在一个实施例中，非晶硅被沉积并被重结晶以产生多晶硅。虚设极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积或本领域已知并用于沉积导电材料的其他技术来进行沉积。虚设栅极层62可以由对于隔离区域的刻蚀具有高刻蚀选择性的其他材料制成。掩模层64可以包括例如SiN、SiON等。在图示示例中，跨区域50B和区域50C形成单个虚设栅极层62和单个掩模层64。在一些实施例中，可以在区域50B和区域50C中形成分离的虚设栅极层，并且可以在区域50B和区域50C中形成分离的掩模层。
图8A示出了根据实施例的用于形成非共形氧化物层(例如，图7B的虚设电介质层60)的等离子体增强型ALD(PEALD)工艺的时序图。图8A的时序图对应于PEALD等离子体工艺的循环，其中，PEALD工艺包括多个循环。换句话说，图8A的工艺在PEALD工艺期间执行多次(循环)。尽管PEALD通常被用于形成共形层，但通过控制沉积工艺参数，目前公开的方法能够形成具有指定形状(例如，图7B所示的形状)的非共形层(例如，图7B的虚设电介质层60)。因此，图8A所示的PEALD工艺也可以被称为各向异性PEALD工艺或各向异性沉积工艺。在一些实施例中，执行图8A所示的各向异性PEALD工艺以形成图7B的虚设电介质层60。
图8A包括三个子图，并且所有子图的时间(沿X轴)对齐。曲线211示出了将用于PEALD工艺的前体供应到沉积室的时间，其中，图6的FinFET器件被放置在用于形成虚设电介质层60的沉积室中。前体的类型可以取决于将被形成的氧化物层。例如，为了形成硅氧化物层作为虚设电介质层60，前体是硅前体，例如，氨基硅烷气体。氨基硅烷气体的实例包括双二乙基氨基硅烷(BDEAS)和二异丙基氨基硅烷(DIPAS)。类似地，为了形成锗氧化物层作为虚设电介质层60，前体可以是锗前体。
如图8A所示，在时间T1处开始，将前体(例如，硅前体)供应到沉积室；并且在时间T2处，停止前体。时间T1与时间T2之间的持续时间可以在约0.1秒与10秒之间，并且前体的流量可以在约1000标准立方厘米每分钟(sccm)与约5000sccm之间。在时间T1处，包含氧气和载气(也可以称为稀薄气体，dilute gas)的气体源也被供应到沉积室，如曲线213所示。载气可以是或可以包括但不限于诸如Ar、He、Kr等之类的内部气体。气体源被供应到沉积室直至时间T3，此时停止气体源。时间T1与时间T3之间的持续时间可以在约1秒与300秒之间。在图示示例中，氧气的流量在约50sccm至约5000sccm之间，并且氧气的流量与氧气的流量和载气的流量的总和之间的比率在约1％和约99％之间，例如，在约1％和约20％之间，或在约1％和约30％之间。在图示实施例中，沉积室的压力在约1000毫托与约8000毫托之间。在一些实施例中，Si前体形成与下层(例如，鳍58)相结合的单层。
仍参考图8A，在时间T4处，使用例如由射频(RF)电源驱动的电容耦合等离子体(CCP)系统将氧气激活成等离子体(例如，氧等离子体)。时间T1与时间T4之间的持续时间可以在约0.2秒与50秒之间。在一些实施例中，在具有含氧样品(例如，O2或H2O)的环境中产生氧气等离子体，其中，O2或H2O可以来自(例如，被包括在)气体源中。在一些实施例中，氧等离子体将来自前体的硅进行氧化以形成氧化硅(例如，图7B中在鳍58上方的虚设电介质层60)。曲线215示出了RF电源被接通以将氧气激活成等离子体的持续时间D(例如，在时间T4和时间T5之间)。在一些实施例中，CCP系统的RF电源具有13.56MHz的频率。在图示示例中，RF电源的功率在约10W和约1500W之间，并且RF电源被接通(例如，在时间T4和时间T5之间连续接通)的持续时间在约0.05秒和约180秒之间。
图8B示出了根据实施例的用于形成非共形氧化物层(例如，图7B的虚设电介质层60)的另一PEALD工艺的时序图。图8B中的类似数字指代与图8A中相同或相似的组件/工艺，因此细节不再重复。曲线217示出了接通RF电源以生成氧等离子体的时间。不同于其中RF电源持续接通一段时间D(例如，在时间T4与时间T5之间)的图8A，图8B的PEALD工艺中的RF电源在PEALD工艺的每个循环中反复接通和关闭。曲线217中的每个脉冲(例如，时间T6与时间T7之间、时间T8与时间T9之间、以及时间T10与T11之间)指示RF电源被接通以激活氧气的时间段，并且脉冲之间的每个间隙(例如，时间T7与时间T8之间)指示RF电源关闭的时间段。脉冲之间的每个间隙可以具有非常短的持续时间，例如，在约0.1秒与约5秒之间。在一些实施例中，在RF电源接通的转化时间期间，PEALD工艺的各向异性特性(例如，虚设电介质层60在鳍58上方的非共形沉积)更加明显，因此在曲线217中具有多个脉冲(和间隙)有助于形成非共形虚设电介质层60的形状(例如，较厚的顶部部分和较薄的侧壁部分)。注意，曲线217中的脉冲之间的间隙的持续时间可能为了说明的目的而被夸大。在一些实施例中，曲线217中的脉冲的总持续时间(即RF电源在PEALD工艺的每个循环期间接通的总持续时间)在约0.05秒至约180秒之间。在一些实施例中，执行图8B所示的各向异性PEALD工艺以形成图7B的虚设电介质层60。
图9A是形成非共形氧化物层(例如，图9B的虚设电介质层60)的另一方法的流程图，并且图9B图示了鳍58和使用图9A的方法在鳍58上方形成的非共形氧化物层60的横截面图。参考图9A和图9B，该方法包括执行共形氧化物沉积工艺以在鳍58的顶表面和侧壁上方形成共形氧化物层60C。下文参考图10和图11讨论了用于形成共形氧化物层60C的两个实施例方法。接下来，执行各向异性氧化物沉积工艺以在共形氧化物层60C上方形成非共形氧化物层60N。可以使用例如图8A或图8B所示的PEALD工艺来执行各向异性氧化物沉积工艺，因此细节不再重复。
如图9B所示，非共形氧化物层60N在鳍58的顶表面上方具有较厚的顶部部分，并且沿着鳍58的侧壁具有较薄的侧壁部分。共形氧化物层60C和非共形氧化物层60N被统称为虚设电介质层60。关于虚设电介质层60的形状和尺寸的细节在上面参考图7B进行了讨论，因此这里不再重复。注意，虽然图9B示出了共形氧化物层60C和非共形氧化物层60N之间的界面，但该界面可能是出于说明的目的并且在虚设电介质层60中可能观察不到。
图10示出了用于形成共形氧化物层(例如，图9B中的共形氧化物层60C)的PEALD工艺的循环中的处理。图10所示的PEALD工艺类似于图8A的PEALD工艺，但具有不同的工艺条件参数以控制所形成的氧化物层的轮廓。在图10中，曲线221示出了前体被供应到沉积室的时间，曲线223示出了气体源被供应到沉积室的时间，并且曲线225示出了RF电源被接通到将氧气激活成氧等离子体的时间。前体和气体源的组分可以与图8A中的组分相同或相似，因此细节不再重复。在所示实施例中，图10所示的处理被执行多次(循环)以形成共形氧化物层60C。
在一些实施例中，图10的PEALD工艺使用由RF电源驱动的CCP系统，该RF电源具有13.56MHz的频率以及约10W与约500W之间的功率。RF电源在PEALD工艺的每个循环中被接通在约1秒和约10秒之间的持续时间(例如，曲线225的单个脉冲的持续时间)。图10的PEALD工艺的压力可以在约3000毫托至约8000毫托之间。氧气的流量在约2000sccm至约5000sccm之间，并且氧气的流量与氧气的流量和载气的流量的总和之间的比率高于约20％，例如，约20％至约90％之间，或约20％至约80％之间。利用上述工艺条件，图10的PEALD工艺在鳍58的顶表面和侧壁上方形成共形氧化物层60C，如图9B所示。因此，图10的PEALD工艺也被称为各向同性PEALD沉积工艺或各向同性沉积工艺。
图11示出了用于形成共形氧化物层(例如，图9B中的共形氧化物层60C)的另一实施例方法。在图11的示例中，执行热氧化工艺以在鳍58的顶表面和侧壁上方形成共形氧化物层60C(例如，热氧化物层)。图11所示的热氧化工艺可以被执行多次(循环)以形成图9B的共形氧化物层60C。作为示例，热氧化工艺可以是原位蒸汽生成(ISSG)工艺或快速热氧化(RTO)工艺。
图12A示出了用于形成非共形氧化物层(例如，图12B的虚设电介质层60)的方法的流程图，并且图12B示出了鳍58和使用图12A的方法在鳍58上方形成的非共形氧化物层60的横截面图。参考图12A和图12B，该方法包括两个步骤，其中，第一步骤包括执行共形氧化物沉积工艺以在鳍58的顶表面和侧壁上方形成共形氧化物层60C。可以使用例如图10所示的共形PEALD沉积工艺或图11中所示的热氧化工艺来形成共形氧化物层60C，因此细节不再重复。接下来，执行各向异性等离子体处理工艺以将鳍58的外部部分转化为氧化物层60N2，其中，鳍58的外部部分指的是靠近鳍58的上表面和侧壁的鳍58的部分。在一些实施例中，在各向异性等离子体处理工艺中使用的等离子体(例如，氧等离子体)穿过共形氧化物层60C，并且与鳍58的材料(例如，硅)反应以形成氧化物层60N2(例如，氧化硅)。图12B中的虚线指示在各向异性等离子体处理工艺之后鳍58和所转化的氧化物层60N2之间的界面，其中，该界面可以包括或可以不包括如虚线所示的直线。
由于各向异性等离子体处理工艺的各向异性，鳍58的顶部部分比鳍58的侧壁部分更可能被转化为氧化物，并且因此，氧化物层60N2的靠近鳍58的顶表面的部分比氧化物层60N2的靠近鳍58的侧壁的部分更厚。因此，氧化物层60N2是非共形氧化物层。非共形氧化物层60N2和共形氧化物层60C被统称为虚设电介质层60。关于虚设电介质层60的形状和尺寸的细节在上面参考图7B进行了讨论，因此这里不再重复。注意，虽然图12B示出了共形氧化物层60C和非共形氧化物层60N2之间的界面，但该界面可能是出于说明的目的并且在虚设电介质层60中可能观察不到。
图13示出了一些实施例中的图12A的各向异性等离子体处理工艺的循环。换句话说，图13的处理在各向异性等离子体处理工艺期间被执行多次(循环)。在图13的处理中，没有前体被供应到沉积室。与图8A的气体源相同或相似的源气体被供应到沉积室类似于图8A的一段时间。在一些实施例中，当气体源被供应到沉积室时，使用由RF电源驱动的CCP系统将气体源中的氧气激活成氧等离子体。在一些实施例中，与图8A所示的各向异性PEALD沉积工艺相比，各向异性等离子体处理工艺的工艺条件与图8A的工艺条件相同，除了没有前体被供应到沉积室。
图14A示出了形成非共形氧化物层(例如，图14B的虚设电介质层60)的方法的流程图，并且图14B示出了鳍58和使用图14A的方法在鳍58上方形成的非共形氧化物层60的横截面图。参考图14A和图14B，该方法包括执行各向异性氧化物沉积工艺以在鳍58的顶表面上方以及沿着鳍58的侧壁形成非共形氧化物层60N。可以使用例如图8A或图8B所示的PEALD工艺来执行各向异性氧化物沉积工艺。接下来，在非共形氧化物层60N上方形成共形氧化物层60C。共形氧化物层60C可以使用例如图10所示的共形PEALD沉积工艺或图11所示的热氧化工艺来形成。共形氧化物层60C和非共形氧化物层60N被统称为虚设电介质层60。关于虚设电介质层60的形状和尺寸的细节在上面参考图7B进行了讨论，因此这里不再重复。注意，虽然图14B示出了共形氧化物层60C和非共形氧化物层60N之间的界面，但该界面可能是出于说明的目的并且在虚设电介质层60中可能观察不到。
图15A示出了形成非共形氧化物层(例如，图15B的虚设电介质层60)的方法的流程图，并且图15B示出了鳍58和使用图15A的方法在鳍58上方形成的非共形氧化物层的横截面图。参考图15A和图15B，该方法包括执行各向异性氧化物处理工艺以将鳍58的外部部分转化为非共形氧化物层60N2，其中，非共形氧化物层60N2在向各异性氧化物处理工艺之后被布置在鳍58的顶表面上方并沿着鳍58的侧壁。可以使用图13所示的各向异性氧化物处理工艺来执行各向异性氧化物处理工艺。接下来，在非共形氧化物层60N2上方形成共形氧化物层60C。可以使用例如图10所示的共形PEALD沉积工艺或图11所示的热氧化工艺来形成共形氧化物层60C。共形氧化物层60C和非共形氧化物层60N2被统称为虚设电介质层60。关于虚设电介质层60的形状和尺寸的细节在上面参考图7B进行了讨论，因此这里不再重复。注意，虽然图15B示出了共形氧化物层60C和非共形氧化物层60N2之间的界面，但该界面可能是出于说明的目的并且在虚设电介质层60中可能观察不到。
上面讨论了用于形成非共形虚设电介质层60的各种实施例方法。非共形虚设电介质层60具有厚顶部部分和薄侧壁部分，其中，厚顶部部分保护鳍58在替换栅极工艺中的后续刻蚀处理中免受损害，并且薄侧壁部允许FinFET被布置为彼此更加接近以获得更高的集成密度，和/或允许相邻鳍58之间的间隙的更容易填充，这随着特征尺寸在先进的制造工艺节点中持续缩小是特别有利的。
图9B、图12B、图14B和图15B所示的非共形虚设电介质层60各自包括两层氧化物(例如，图9B中的60C和60N、图12B中的60C和60N2)。在其他实施例中，图9B、图12B、图14B和图15B中的非共形虚设电介质层60的两个层之一(例如，60C)由与氧化物不同的材料形成，例如，氮化硅、氮氧化硅等，在这种情况下，在非共形虚设电介质层60的两个层之间存在界面。这些和其他变化完全旨在被包括在本公开的范围之内。
图16A至图24B示出了在图7A中的处理之后制造FinFET器件的各种附加步骤。图16A至图24B示出了区域50B和区域50C中的任一区域中的特征。例如，图16A至图24B所示的结构可以适用于区域50B和区域50C二者。区域50B和区域50C的结构中的差异(如果有的话)在结合每个附图的文字中被描述。
在图16A和图16B中，可以使用可接受的光刻和刻蚀技术来图案化掩模层64以形成掩模74。掩模74的图案然后可以通过可接受的刻蚀技术被转化到虚设栅极层62和虚设电介质层60以形成虚设栅极72。虚设栅极72覆盖鳍58的各个沟道区。掩模74的图案可以被用来物理地将每个虚设栅极72与相邻的虚设栅极分离。虚设栅极72还可以具有基本上垂直于各个外延鳍52/58的纵向方向的纵向。
进一步在图16A和图16B中，可以在虚设栅极72、掩模74、和/或鳍58的暴露的表面上方形成栅极密封间隔件80。跟随有各向异性刻蚀的热氧化或沉积可以形成栅极密封间隔件80。
在形成栅极密封间隔件80之后，可以执行针对轻微掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在区域50B上方形成掩模(例如，光刻胶)并同时暴露区域50C，并且适当类型(例如，n型或p型)的杂质可以被注入区域50C中的暴露的鳍58中。然后可以移除掩模。随后，可以在区域50C上方形成掩模(例如，光刻胶)并同时暴露区域50B，并且适当类型的杂质可以被注入区域50B中的暴露的鳍58中。然后可以移除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻微掺杂源极/漏极区域可以具有从约1015cm-3至约1016cm-3的杂质浓度。可以使用退火来激活所注入的杂质。
接下来，在图17A和图17B中，沿虚设栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。可以通过共形沉积材料并随后各向异性刻蚀该材料来形成栅极间隔件86。栅极间隔件86的材料可以是氮化硅、SiCN、其组合等。
接下来，在图18A和图18B中，在鳍58中形成外延源极/漏极区域82。外延源极/漏极区域82在鳍58中被形成为使得每个虚设栅极72被布置在外延源极/漏极区域82的各个相邻对之间。在一些实施例中，外延源极/漏极区域82可以延伸到鳍52中。在一些实施例中，栅极间隔件86被用于将外延源极/漏极区域82和虚设栅极72分离适当的横向距离，以使得外延源极/漏极区域82不会使得所得到的FinFET器件的随后形成的栅极短路。
区域50B(例如，NMOS区域)中的外延源极/漏极区域82可以通过掩蔽区域50C(例如，PMOS区域)并刻蚀区域50B中的鳍58的源极/漏极区域以在鳍58中形成凹陷来形成。然后，区域50B中的外延源极/漏极区域82在凹陷中外延生长。外延源极/漏极区域82可以包括例如适用于n型FinFET的任何可接受的材料。例如，如果鳍58是硅，则区域50B中的外延源极/漏极区域82可以包括硅、SiC、SiCP、SiP等。区域50B中的外延源极/漏极区域82可以具有从鳍58的相应表面凸起的表面并且可以具有小平面。
区域50C(例如，PMOS区域)中的外延源极/漏极区域82可以通过掩蔽区域50B(例如，NMOS区域)并刻蚀区域50C中的鳍58的源极/漏极区域以在鳍58中形成凹陷来形成。然后，区域50C中的外延源极/漏极区域82在凹陷中外延生长。外延源极/漏极区域82可以包括例如适用于p型FinFET的任何可接受的材料。例如，如果鳍58是硅，则区域50C中的外延源极/漏极区域82可以包括SiGe、SiGeB、Ge、GeSn等。区域50C中的外延源极/漏极区域82也可以具有从鳍58的相应表面凸起的表面并且可以具有小平面。
外延源极/漏极区域82和/或鳍58可以注入掺杂剂以形成源极/漏极区域，类似于先前所讨论的用于形成轻微掺杂源极/漏极区域的工艺，然后是退火。源极/漏极区域可以具有约1019cm-3与约1021cm-3之间的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，外延源极/漏极区域82可以在生长期间原位掺杂。
作为用于在区域50B和区域50C中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍58的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET器件的相邻源极/漏极区域82合并，如图18C所示。在其他实施例中，相邻的源极/漏极区域82在外延工艺完成之后保持分离，如图18D所示。
接下来，在图19A和图19B中，在图18A和图18B所示的结构上方沉积夹层电介质层(ILD)88。ILD 88可以由电介质材料或半导体材料形成，并且可以通过诸如CVD、等离子体增强型CVD(PECVD)、或FCVD之类的任何合适的方法来沉积。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。半导体材料可以包括非晶硅、硅锗(SixGe1-x，其中x可以在约0和1之间)、纯锗等。可以使用通过任何可接受的工艺形成的其他绝缘或半导体材料。在一些实施例中，未示出的接触刻蚀停止层(CESL)被布置在ILD 88与外延源极/漏极区域82、掩模74和栅极间隔件86之间。
接下来，在图20A和图20B中，可以执行诸如CMP之类的平坦化工艺以使得ILD 88的顶表面与虚设栅极72的顶表面齐平。平坦化工艺还可以移除虚设栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极密封间隔件80、栅极间隔件86、以及ILD 88的顶表面是齐平的。相应地，虚设栅极72的顶表面通过ILD 88暴露。
在图21A和图21B中，虚设栅极72和虚设电介质层6直接位于暴露的虚设栅极72下方的部分在(一个或多个)刻蚀步骤中被移除，以便形成凹陷90。在一些实施例中，通过各向异性干法刻蚀工艺移除虚设栅极72。例如，刻蚀工艺可以包括使用(一种或多种)反应气体的干法刻蚀工艺，其选择性地刻蚀虚设栅极72而不刻蚀ILD 88或栅极间隔件86。每个凹陷90暴露相应的鳍58的沟道区。每个沟道区被布置在外延源极/漏极区域82的相邻对之间。在移除期间，虚设电介质层60在虚设栅极72被刻蚀时可以用作刻蚀停止层。然后可以在移除虚设栅极72之后移除虚设电介质层60。用于形成凹陷90的刻蚀工艺可能过度刻蚀并损坏由凹陷90暴露的鳍58的顶部。在一些实施例中，非共形虚设电介质层60的较厚顶部部分防止或减少过度刻蚀的发生，从而提高了半导体制造工艺的成品率。
接下来，在图22A和图22B中，形成用于替换栅极的栅极电介质层92和栅极电极94。栅极电介质层92被共形地沉积在凹陷90中，例如，在鳍58的顶表面和侧壁上以及在栅极密封间隔件80/栅极间隔件86的侧壁上。还可以在ILD 88的顶表面上形成栅极电介质层92。根据一些实施例，栅极电介质层92包括氧化硅、氮化硅、或其多个层。在一些实施例中，栅极电介质层92是高k电介质材料，并且在这些实施例中，栅极电介质层92可具有大于约7.0的k值，并且可以包括Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金属氧化物或硅酸盐及其组合。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。
栅极电极94分别被沉积在栅极电介质层92上方并填充凹陷90的其余部分。栅极电极94可以是含金属材料，例如，TiN、TaN、TaC、Co、Ru、Al、其组合或其多个层。例如，尽管示出了单个栅极电极94，但可以在凹陷90中沉积任何数目的功函数调谐层。在填充栅极电极94之后，可以执行诸如CMP之类的平坦化工艺以移除栅极电介质层92的多余部分和栅极电极94的材料，这些多余部分位于ILD 88的顶表面上方。栅极电极94和栅极电介质层92的材料的其余部分由此形成所得到的FinFET器件的替代栅极。栅极电极94和栅极电介质层92可以被统称为栅极结构或栅极堆叠。栅极堆叠可以沿着鳍58的沟道区的侧壁延伸。
在区域50B和区域50C中形成栅极电介质层92可以同时发生以使得每个区域中的栅极电介质层92由相同的材料形成，并且栅极电极94的形成可以同时发生以使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成以使得栅极电介质层92可以是不同的材料，并且每个区域中的栅极电极94可以通过不同的工艺形成以使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
接下来，在图23A和图23B中，ILD 108被沉积在ILD 88上方。在实施例中，ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，ILD 108由诸如PSG、BSG、BPSG、USG等之类的电介质材料形成，并且可以通过诸如CVD和PECVD之类的任何适当的方法来沉积。
接下来，在图24A和图24B中，通过ILD 108和/或ILD 88形成触点110和112以形成FinFET器件100。在一些实施例中，可以在形成触点112之前执行退火工艺以在外延源极/漏极区域82和触点112之间形成硅酸盐。触点110被电连接到栅极电极94，并且触点112被电连接到外延源极/漏极区域82。图24A和图24B示出了同一横截面中的触点110和112；然而，在其他实施例中，触点110和112可被设置在不同的横截面中。此外，图24A和图24B中触点110和112的位置仅是说明性的，并且不意图以任何方式进行限制。例如，触点110可以如图所示与鳍52垂直对齐，或者可被布置在栅极电极94上的不同位置处。此外，可以在形成触点110的之前、同时或之后形成触点112。
图21A-图24B示出了替代栅极工艺，其中，图20A和图20B所示的被布置在沟道区上方的非共形电介质层60以及虚设栅极72分别被共形栅极电介质层92和栅极电极94替代。在其他实施例中，例如，在如图25A和图25B所示的栅极第一工艺中，不执行替代栅极工艺。相反，如图25A和图25B所示，ILD 88和108被形成在图20A和图20B所示的结构上方，并且触点110和112被形成在ILD 108和/或88中以便与虚设栅极72和外延源极/漏极区域82电连接。因此，在图25A和图25B的示例中，非共形虚设电介质层60和虚设栅极72保留在所形成的最终FinFET器件200中，并分别用作所形成的最终FinFET器件200的栅极电介质层和栅极电极。
图26示出了半导体器件300(例如，半导体模具)的顶视图。在图26的实施例中，具有共形栅极电介质层92的一个或多个FinFET器件100(如图24A和图24B所示)被形成在半导体器件300的第一区域310中，并且具有非共形栅极电介质层60的一个或多个FinFET器件200(如图25A和图25B所示)被形成在半导体器件300的第二区域320中。换句话说，半导体器件300在同一衬底50上包括具有共形栅极电介质层92的FinFET器件100和具有非共形栅极电介质层60的FinFET器件200。FinFET器件100可以具有较低的栅极电阻和较快的开关速度(例如，由于所形成的金属栅极)，并且FinFET器件200可以由于较少的处理步骤而具有较低的生产成本。因此，在同一半导体模具的不同区域中形成两种类型的FinFET器件(例如，100和200)以实现器件性能和器件成本之间的平衡可能是有利的。
实施例可以实现各种优势。例如，非共形虚设电介质层60在鳍58上方具有厚顶部部分以及沿鳍58的侧壁的薄侧壁部分。厚顶部部分保护鳍58在替代栅极工艺的后续刻蚀工艺中免受损害，并且薄侧壁部分允许FinFET的更高集成密度，并且由于薄侧壁部分提供的更大空间而允许相邻的鳍58之间的更容易的间隙填充。这随着设备尺寸在先进的制造工艺节点中持续缩小是特别有利的。
图27示出了根据一些实施例的制造半导体结构的方法的流程图。应理解，图27所示的实施例方法仅是许多可能的实施例方法的示例。本领域的普通技术人员将认识到许多变化、替代和修改。例如，可以添加、移除、替换、重新排列和重复图27所示的各种步骤。
参考图27，在框1010处，形成突出于衬底上方的鳍。在框1020处，在鳍的上表面上方并沿着鳍的侧壁形成共形氧化物层。在框1030处，执行各向异性氧化物沉积或各向异性等离子体处理以在鳍的上表面上方并沿鳍的侧壁形成非共形氧化物层。在框1040中，在鳍的上方形成栅极电极，其中，共形氧化物层和非共形氧化物层位于鳍和栅极电极之间。
在实施例中，一种方法包括：形成突出于衬底上方的鳍；在鳍的上表面上方并沿着鳍的侧壁形成共形氧化物层；执行各向异性氧化物沉积或各向异性等离子体处理以在鳍的上表面上方并沿鳍的侧壁形成非共形氧化物层；以及在鳍的上方形成栅极电极，共形氧化物层和非共形氧化物层位于鳍和栅极电极之间。在实施例中，被布置在鳍的上表面上方的非共形氧化物层比沿鳍的侧壁布置的非共形氧化物层更厚。在实施例中，各向异性氧化物沉积或各向异性等离子体处理在形成共形氧化物层之前被执行。在实施例中，各向异性氧化物沉积或各向异性等离子体处理在形成共形氧化物层之后被执行。在实施例中，各向异性氧化物沉积是等离子体工艺，其中，等离子体工艺包括多个循环，并且其中，等离子体工艺使用包括硅的前体并且使用包括氧气的气体源来执行。在实施例中，氧气通过由射频(RF)电源驱动的电容耦合等离子体(CCP)系统被激活成等离子体，其中，RF电源的功率在约10W和约1500W之间。在实施例中，RF电源在等离子体工艺的每个循环中被反复接通和关闭。在实施例中，RF电源在等离子体工艺的每个循环中被持续接通约0.05秒和约180秒之间的持续时间。在实施例中，气体源还包括载气，其中，等离子体工艺的压力在约1000毫托和约8000毫托之间，氧气的流量在约50标准立方厘米每分钟(sccm)和约5000sccm之间，并且氧气的流量与气体源的总流量之间的比率在约1％与约20％之间。在实施例中，各向异性等离子体处理将鳍的外部部分转化成非共形氧化物层，其中，所转化的非共形氧化物层在鳍的上表面处比沿着鳍的侧壁更厚。在实施例中，各向异性等离子体处理包括多个循环并且使用包括氧气和载气的气体源来执行，氧气在各向异性等离子体处理的每个循环中针对约0.05秒和约180秒之间的时间段被激活成等离子体，并且各向异性等离子体处理的功率在约10W和约1500W之间。在实施例中，各向异性等离子体处理的压力在约1000毫托和约8000毫托之间，氧气的流量在约50标准立方厘米每分钟(sccm)和约5000sccm之间，并且氧气的流量与气体源的总流量之间的比率在约1％和约20％之间。
在实施例中，一种方法包括：形成鳍；在鳍的顶表面上方和侧壁上方形成第一氧化物层，其中，第一氧化物层是非共形的，其中，鳍的顶表面上方的第一氧化物层具有第一厚度，并且沿着鳍的侧壁的第一氧化物层具有第二厚度，其中，第一厚度大于第二厚度；以及在鳍上方和第一氧化物层上方形成栅极电极。在实施例中，该方法还包括：在形成第一氧化物层之后并且在形成栅极电极之前，在第一氧化物层上方形成第二氧化物层，该第二氧化物层是共形的。在实施例中，该方法还包括：在形成第一氧化物层之前，在鳍上方形成第二氧化物层，第二氧化物层是共形的，第二氧化物层位于鳍和第一氧化物层之间。在实施例中，形成第一氧化物层包括执行各向异性等离子体增强型原子层沉积(ALD)工艺。在实施例中，形成第一氧化物层包括执行各向异性等离子体处理工艺。
在实施例中，一种半导体器件包括第一鳍式场效应晶体管(FinFET)器件。该第一FinFET器件包括：第一鳍，该第一鳍突出于衬底上方；第一氧化物层，该第一氧化物层被布置在第一鳍的顶表面上方并且沿着第一鳍的侧壁，其中，第一氧化物层是非共形的，其中，第一氧化物层在第一鳍的顶表面上方比沿着第一鳍的侧壁更厚；以及第一栅极电极，该第一栅极电极在第一鳍上方和第一氧化物层上方。在实施例中，第一氧化物层沿第一鳍的侧壁的平均厚度小于第一氧化物层在第一鳍的顶表面上方的厚度的80％。在实施例中，半导体器件还包括第二FinFET器件，其中，第二FinFET器件包括：第二鳍，该第二鳍突出于衬底上方；第二氧化物层，该第二氧化物层被布置在第二鳍的顶表面上方并且沿着第二鳍的侧壁，其中，第二氧化物层是共形的；以及第二栅极电极，该第二栅极电极在第二鳍上方和第二氧化物层上方。
上文概述了一些实施例的特征，以使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当明白，他们可以容易地使用本公开作为基础来设计或修改其他处理和结构，以实施与本文所介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应当意识到，这些等同构造并不脱离本公开的精神和范围，并且他们可能在不脱离本公开的精神和范围的情况下进行各种改动、替代和变更。
示例1是一种用于制造非共形氧化物衬垫的方法，包括：形成突出于衬底上方的鳍；在所述鳍的上表面上方并且沿着所述鳍的侧壁形成共形氧化物层；执行各向异性氧化物沉积或各向异性等离子体处理以在所述鳍的上表面上方并且沿着所述鳍的侧壁形成非共形氧化物层；以及在所述鳍的上方形成栅极电极，所述共形氧化物层和所述非共形氧化物层位于所述鳍和所述栅极电极之间。
示例2包括根据示例1所述的方法，其中，在所述鳍的上表面上方布置的所述非共形氧化物层比沿着所述鳍的侧壁布置的所述非共形氧化物层更厚。
示例3包括根据示例1所述的方法，其中，所述各向异性氧化物沉积或所述各向异性等离子体处理在形成所述共形氧化物层之前被执行。
示例4包括根据示例1所述的方法，其中，所述各向异性氧化物沉积或所述各向异性等离子体处理在形成所述共形氧化物层之后被执行。
示例5包括根据示例1所述的方法，其中，所述各向异性氧化物沉积是等离子体工艺，其中，所述等离子体工艺包括多个循环，并且其中，所述等离子体工艺使用包括硅的前体并且使用包括氧气的气体源来执行。
示例6包括根据示例5所述的方法，其中，所述氧气通过由射频RF电源驱动的电容耦合等离子体CCP系统被激活成等离子体，其中，所述RF电源的功率在10W和1500W之间。
示例7包括根据示例6所述的方法，其中，所述RF电源在所述等离子体工艺的每个循环中被反复接通和关闭。
示例8包括根据示例6所述的方法，其中，所述RF电源在所述等离子体工艺的每个循环中被持续接通0.05秒和180秒之间的持续时间。
示例9包括根据示例8所述的方法，其中，所述气体源还包括载气，其中，所述等离子体工艺的压力在1000毫托和8000毫托之间，所述氧气的流量在50标准立方厘米每分钟sccm和5000sccm之间，并且所述氧气的流量与所述气体源的总流量之间的比率在1％与20％之间。
示例10包括根据示例1所述的方法，其中，所述各向异性等离子体处理将所述鳍的外部部分转化成所述非共形氧化物层，其中，转化的非共形氧化物层在所述鳍的上表面处比沿着所述鳍的侧壁更厚。
示例11包括根据示例10所述的方法，其中，所述各向异性等离子体处理包括多个循环并且使用包括氧气和载气的气体源来执行，所述氧气在所述各向异性等离子体处理的每个循环中针对0.05秒和180秒之间的时间段被激活成等离子体，并且所述各向异性等离子体处理的功率在10W和1500W之间。
示例12包括根据示例11所述的方法，其中，所述各向异性等离子体处理的压力在1000毫托和8000毫托之间，所述氧气的流量在50标准立方厘米每分钟sccm和5000sccm之间，并且所述氧气的流量与所述气体源的总流量之间的比率在1％和20％之间。
示例13是一种用于制造非共形氧化物衬垫的方法，包括：形成鳍；在所述鳍的顶表面上方和侧壁上方形成第一氧化物层，其中，所述第一氧化物层是非共形的，其中，所述鳍的顶表面上方的所述第一氧化物层具有第一厚度，并且沿着所述鳍的侧壁的所述第一氧化物层具有第二厚度，其中，所述第一厚度大于所述第二厚度；以及在所述鳍上方和所述第一氧化物层上方形成栅极电极。
示例14包括根据示例13所述的方法，还包括：在形成所述第一氧化物层之后并且在形成所述栅极电极之前，在所述第一氧化物层上方形成第二氧化物层，所述第二氧化物层是共形的。
示例15包括根据示例13所述的方法，还包括：在形成所述第一氧化物层之前，在所述鳍上方形成第二氧化物层，所述第二氧化物层是共形的，所述第二氧化物层位于所述鳍和所述第一氧化物层之间。
示例16包括根据示例13所述的方法，其中，形成所述第一氧化物层包括执行各向异性等离子体增强型原子层沉积ALD工艺。
示例17包括根据示例13所述的方法，其中，形成所述第一氧化物层包括执行各向异性等离子体处理工艺。
示例18是一种半导体器件，包括：第一鳍式场效应晶体管FinFET器件，包括：第一鳍，所述第一鳍突出于衬底上方；第一氧化物层，所述第一氧化物层被布置在所述第一鳍的顶表面上方并且沿着所述第一鳍的侧壁，其中，所述第一氧化物层是非共形的，其中，所述第一氧化物层在所述第一鳍的顶表面上方比沿着所述第一鳍的侧壁更厚；以及第一栅极电极，所述第一栅极电极位于所述第一鳍上方和所述第一氧化物层上方。
示例19包括根据示例18所述的半导体器件，其中，所述第一氧化物层沿着所述第一鳍的侧壁的平均厚度小于所述第一氧化物层在所述第一鳍的顶表面上方的厚度的80％。
示例20包括根据包括示例18所述的半导体器件，还包括第二FinFET器件，其中，所述第二FinFET器件包括：第二鳍，所述第二鳍突出于所述衬底上方；第二氧化物层，所述第二氧化物层被布置在所述第二鳍的顶表面上方并且沿着所述第二鳍的侧壁，其中，所述第二氧化物层是共形的；以及第二栅极电极，所述第二栅极电极位于所述第二鳍上方和所述第二氧化物层上方。

Claims (19)

1.一种用于制造非共形氧化物衬垫的方法，包括：
形成突出于衬底上方的鳍；
在所述鳍的上表面上方并且沿着所述鳍的侧壁形成共形氧化物层；
执行各向异性氧化物沉积或各向异性等离子体处理以在所述鳍的上表面上方并且沿着所述鳍的侧壁形成非共形氧化物层，其中，所述各向异性氧化物沉积是等离子体工艺，其中，所述等离子体工艺包括多个循环，并且其中，所述等离子体工艺使用包括硅的前体并且使用包括氧气的气体源来执行；以及
在所述鳍的上方形成栅极电极，所述共形氧化物层和所述非共形氧化物层位于所述鳍和所述栅极电极之间。
2.根据权利要求1所述的方法，其中，在所述鳍的上表面上方布置的所述非共形氧化物层比沿着所述鳍的侧壁布置的所述非共形氧化物层更厚。
3.根据权利要求1所述的方法，其中，所述各向异性氧化物沉积或所述各向异性等离子体处理在形成所述共形氧化物层之前被执行。
4.根据权利要求1所述的方法，其中，所述各向异性氧化物沉积或所述各向异性等离子体处理在形成所述共形氧化物层之后被执行。
5.根据权利要求1所述的方法，其中，所述氧气通过由射频RF电源驱动的电容耦合等离子体CCP系统被激活成等离子体，其中，所述RF电源的功率在10W和1500W之间。
6.根据权利要求5所述的方法，其中，所述RF电源在所述等离子体工艺的每个循环中被反复接通和关闭。
7.根据权利要求5所述的方法，其中，所述RF电源在所述等离子体工艺的每个循环中被持续接通0.05秒和180秒之间的持续时间。
8.根据权利要求7所述的方法，其中，所述气体源还包括载气，其中，所述等离子体工艺的压力在1000毫托和8000毫托之间，所述氧气的流量在50标准立方厘米每分钟sccm和5000sccm之间，并且所述氧气的流量与所述气体源的总流量之间的比率在1％与20％之间。
9.根据权利要求1所述的方法，其中，所述各向异性等离子体处理将所述鳍的外部部分转化成所述非共形氧化物层，其中，转化的非共形氧化物层在所述鳍的上表面处比沿着所述鳍的侧壁更厚。
10.根据权利要求9所述的方法，其中，所述各向异性等离子体处理包括多个循环并且使用包括氧气和载气的气体源来执行，所述氧气在所述各向异性等离子体处理的每个循环中针对0.05秒和180秒之间的时间段被激活成等离子体，并且所述各向异性等离子体处理的功率在10W和1500W之间。
11.根据权利要求10所述的方法，其中，所述各向异性等离子体处理的压力在1000毫托和8000毫托之间，所述氧气的流量在50标准立方厘米每分钟sccm和5000sccm之间，并且所述氧气的流量与所述气体源的总流量之间的比率在1％和20％之间。
12.一种用于制造非共形氧化物衬垫的方法，包括：
形成鳍；
在所述鳍的相反侧上形成隔离区域；
在所述鳍的顶表面上方和侧壁上方形成第一氧化物层，其中，所述第一氧化物层是非共形的并且从所述鳍的顶表面连续延伸到所述隔离区域，其中，所述鳍的顶表面上方的所述第一氧化物层具有第一厚度，并且沿着所述鳍的侧壁的所述第一氧化物层具有第二厚度，其中，所述第一厚度大于所述第二厚度；
在所述鳍的顶表面上方并且沿着所述鳍的侧壁形成第二氧化物层，其中，所述第二氧化物层是共形的，其中，所述第二氧化物层在所述鳍的顶表面上方并且沿着所述鳍的侧壁具有相同的厚度，其中，所述第二氧化物层包括沿着所述鳍的侧壁从所述鳍的顶表面连续延伸到所述隔离区域的第一部分，所述第二氧化物层的第一部分实体接触所述第一氧化物层；以及
在所述鳍上方和所述第一氧化物层上方形成栅极电极。
13.根据权利要求12所述的方法，还包括：在形成所述第一氧化物层之后并且在形成所述栅极电极之前，在所述第一氧化物层上方形成第二氧化物层，所述第二氧化物层是共形的。
14.根据权利要求12所述的方法，还包括：在形成所述第一氧化物层之前，在所述鳍上方形成第二氧化物层，所述第二氧化物层是共形的，所述第二氧化物层位于所述鳍和所述第一氧化物层之间。
15.根据权利要求12所述的方法，其中，形成所述第一氧化物层包括执行各向异性等离子体增强型原子层沉积ALD工艺。
16.根据权利要求12所述的方法，其中，形成所述第一氧化物层包括执行各向异性等离子体处理工艺。
17.一种半导体器件，包括：
第一鳍式场效应晶体管FinFET器件，包括：
第一鳍，所述第一鳍突出于衬底上方；
隔离区域，所述隔离区域在所述第一鳍的相反侧上；
第一氧化物层，所述第一氧化物层被布置在所述第一鳍的顶表面上方并且沿着所述第一鳍的侧壁，其中，所述第一氧化物层是非共形的并且从所述第一鳍的顶表面连续延伸到所述隔离区域，其中，所述第一氧化物层在所述第一鳍的顶表面上方比沿着所述第一鳍的侧壁更厚；
第二氧化物层，所述第二氧化物层位于所述第一鳍的顶表面上方并且沿着所述第一鳍的侧壁，其中，所述第二氧化物层是共形的，其中，所述第二氧化物层在所述第一鳍的顶表面上方并且沿着所述第一鳍的侧壁具有相同的厚度，其中，所述第二氧化物层包括沿着所述第一鳍的侧壁从所述第一鳍的顶表面连续延伸到所述隔离区域的第一部分，所述第二氧化物层的第一部分实体接触所述第一氧化物层；以及
第一栅极电极，所述第一栅极电极位于所述第一鳍上方和所述第一氧化物层上方。
18.根据权利要求17所述的半导体器件，其中，所述第一氧化物层沿着所述第一鳍的侧壁的平均厚度小于所述第一氧化物层在所述第一鳍的顶表面上方的厚度的80％。
19.根据权利要求17所述的半导体器件，还包括第二FinFET器件，其中，所述第二FinFET器件包括：
第二鳍，所述第二鳍突出于所述衬底上方；
第二氧化物层，所述第二氧化物层被布置在所述第二鳍的顶表面上方并且沿着所述第二鳍的侧壁，其中，所述第二氧化物层是共形的；以及
第二栅极电极，所述第二栅极电极位于所述第二鳍上方和所述第二氧化物层上方。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112928164B (zh) * 2019-12-05 2023-10-17 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210257462A1 (en) * 2020-02-19 2021-08-19 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-Germanium Fins and Methods of Processing the Same in Field-Effect Transistors
KR20220054482A (ko) * 2020-10-23 2022-05-03 삼성전자주식회사 반도체 장치
US20230008494A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistor devices and methods of forming same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101106159A (zh) * 2006-07-10 2008-01-16 台湾积体电路制造股份有限公司 多栅极电晶体及其制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713335B2 (en) * 2002-08-22 2004-03-30 Chartered Semiconductor Manufacturing Ltd. Method of self-aligning a damascene gate structure to isolation regions
KR100634372B1 (ko) 2004-06-04 2006-10-16 삼성전자주식회사 반도체 소자들 및 그 형성 방법들
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
US7608549B2 (en) 2005-03-15 2009-10-27 Asm America, Inc. Method of forming non-conformal layers
KR100657824B1 (ko) 2005-12-27 2006-12-14 주식회사 하이닉스반도체 핀 트랜지스터 및 그 제조 방법
KR101511933B1 (ko) 2008-10-31 2015-04-16 삼성전자주식회사 핀 전계 효과 트랜지스터의 제조방법
BR112015029842B1 (pt) 2013-06-26 2021-12-21 Intel Corporation Estrutura semicondutora e método para fabricar uma estrutura semicondutora
US9812336B2 (en) 2013-10-29 2017-11-07 Globalfoundries Inc. FinFET semiconductor structures and methods of fabricating same
US9257558B2 (en) 2014-07-10 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device with gate oxide layer
US9786765B2 (en) * 2016-02-16 2017-10-10 Globalfoundries Inc. FINFET having notched fins and method of forming same
US10685873B2 (en) 2016-06-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer for semiconductor devices
US10347745B2 (en) * 2016-09-19 2019-07-09 Globalfoundries Inc. Methods of forming bottom and top source/drain regions on a vertical transistor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101106159A (zh) * 2006-07-10 2008-01-16 台湾积体电路制造股份有限公司 多栅极电晶体及其制造方法

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