CN101106159A - 多栅极电晶体及其制造方法 - Google Patents

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Abstract

一种鳍式场效电晶体或是其他型式的多栅极电晶体。该电晶体具有一半导体基材以及一半导体鳍片。该半导体基材具有一第一晶格常数。该半导体鳍片由该半导体基材延伸而出，并具有一第二晶格常数、一顶面以及两相对的侧壁面。该第二晶格常数相异于该第一晶格常数。该电晶体更包括有一栅极介电层以及一栅极电极。栅极介电层覆盖于该顶面以及两侧壁面的至少一部份上。栅极电极覆盖于该栅极介电层的至少一部份上。藉由半导体基材与半导体鳍片两者间晶格不匹配感应产生通道中的应变。并可藉由材料的选择来调整此一应变量。

Description

多栅极电晶体及其制造方法
技术领域
本发明涉及一种多栅极电晶体结构，特别是涉及一种具有应变通道区域的多栅极电晶体结构。
背景技术
在半导体元件中，多栅极结构是一种已知的且其应用逐渐增加的结构，主要因为多栅极结构在元件中所具有的特点，例如可量测性(scalability)、改善驱动电流以及开关速率等。已经提出的多栅极结构元件，如双栅极电晶体、三栅极电晶体、Omega电晶体以及鳍式场效电晶体等，接受程度越来越高。
典型的多栅极结构是形成于绝缘层覆硅(SOI)基材上，这是因为多栅极电晶体一般会形成于高台(mesa)或岛型(island)结构上。这些高台或岛型结构具有较佳且高度的电气绝缘性以减少串音杂讯，而绝缘层覆硅(SOI)基材则可容易地达成此一制程目的。
近来，在一场讨论“超大型积体电路技术的科技论文摘要”的研讨会中，Park等人在”Fabrication of Body-Tied FinFETs(Omega MOSFETs)UsingBulk Si Wafers，2003”一文中，提出所谓的基体联结(body-tied)型多栅极结构。Park等人揭露了一种形成于块硅(bulk silicon)上的多栅极结构。块硅制程相较于比较昂贵的绝缘层覆硅制程，其优点就是成本上的节省。此外，联结电晶体本体到块硅上也提供较好的散热以及接地效果，因此，有助于杂讯的抑制。
虽然现有的元件已经适度的改善了平面型电晶体的缺失。然而，仍然需要寻求在元件效能上更进一步的提升改善，本发明即揭露了这样的提升改善。
发明内容
本发明的主要目的在于，克服现有技术存在的缺陷，而提供一种新的多栅极电晶体及其制造方法，所要解决的技术问题是使其元件效能上更进一步的提升改善，从而更加适于实用。
本发明提供了一种鳍式场效电晶体，该电晶体包括有一半导体基材以及一半导体鳍片。半导体基材具有一第一晶格常数；半导体鳍片由半导体基材延伸而出，并具有一第二晶格常数，第二晶格常数并相异于第一晶格常数。半导体鳍片更具有一顶面与两侧壁面。该电晶体更包括有一栅极介电层与一栅极电极，栅极介电层覆盖于该顶面与两侧壁面的至少一部份，栅极电极覆盖于栅极介电层的少一部份。
本发明提供了一种积体电路，该积体电路包括一半导体基材与一绝缘层。半导体基材具有一上表面，该上表面具有第一晶格常数。绝缘层设于该半导体基材的上表面上。多数个岛体(Islands)，该些岛体由该半导体基材的上表面延伸而出，并具有一第二晶格常数，该第二晶格常数相异于该第一晶格常数，该些岛体并延伸超过该绝缘层的一上表面。该积体电路更包括至少一多栅极场效电晶体元件，多栅极元件包括有一栅极介电层与一栅极电极，栅极介电层设于该些岛体的至少一部份上；栅极电极设于该栅极介电层上。
本发明提供了一种电晶体的制造方法，该方法包括有提供一基材，基材具有一上表面，上表面并具有一第一晶格常数，上表面上并形成设有一绝缘层。绝缘层上形成设有一开口以暴露一部份的上表面。再以磊晶方式于开口中的上表面上成长一延伸体。延伸体具有第二晶格常数，第二晶格常数并相异于第一晶格常数。该方法进一步包括有在延伸体上形成一掺杂区，在延伸体上的至少一部份上形成一栅极介电层，在栅极介电层上形成一栅极电极。
因此，本发明具有调整多栅极电晶体中通道的应变量的功效，藉由下层与由该下层延伸的岛体间的界面产生的应力，达到调整通道的应变量的功效。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1a-图1e绘示依据本发明多栅极电晶体的第一较佳实施例的制造步骤示意图。
图2a-图2f绘示依据本发明多栅极电晶体的第二较佳实施例的制造步骤示意图。
图3a-图3f绘示依据本发明多栅极电晶体的第三较佳实施例的制造步骤示意图。
图4a-图4e绘示一积体电路的一第一较佳实施例的制造步骤示意图，积体电路包括依据本发明电晶体的实施例。
图5a-图5e绘示一积体电路的一第二较佳实施例的制造步骤示意图，积体电路包括依据本发明电晶体的实施例。
图6绘示一积体电路的示意图，该积体电路包括有依据本发明的多栅极电晶体以及一平面型电晶体。
图7绘示鳍式电晶体结构，用以说明鳍片上应变的分布情形。
1：硅晶圆            14：栅极介电层
2：基材              14a：栅极氧化层
3：缓冲层            14b：栅极氧化层
4：氧化物层          16：栅极电极
5：松弛硅锗层        16a：栅极电极
6：氮化物层          16b：栅极电极
8：沟渠              20：鳍片
8a：沟渠             25：应变线
8b：沟渠             30：光阻
9：缓冲层            32：源极/漏极区域
10：鳍片             34：源极/漏极区域
10a：鳍片            36：深沟渠
10b：硅锗鳍片        40：碳化硅鳍片
11：松弛碳化硅层     42：多栅极电晶体
12：硅披盖层(牺牲层) 44：平面型电晶体元件
12a：硅披盖层        48：平面型元件
12b：硅披盖层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的多栅极电晶体及其制造方法其具体实施方式、结构、特征及其功效，详细说明如后。
下述的揭露，探讨了本较佳实施例的制造与使用的细节。然而，本发明提供了许多具有应用性的发明概念，这些发明概念可以被具体实现成不同的特定内容。这些所被讨论的具体实施例仅仅只用于说明本发明特定的制造与使用方式，并非用以限定本发明所请求保护的范围。
请参照图1a，图1a绘示依据本发明的基体联结型具应变鳍式元件在制程中的中间结构。尽管这些实施例是用于说明鳍式场效电晶体，对于本领域一般技术人员，应可认知本发明同样也可以被应用于其他多栅极元件上。在图1a所绘示的步骤中，一氧化物层4与一氮化物层6形成于一基材2上，其中，氮化物层6形成于氧化物层4的上方。于实施例中，该基材2是一现有的块硅晶圆(bulk silicon wafer)。
较佳的，该氧化物层4可使用化学气相沉积(CVD)、热氧化法(thermaloxidation)或是其他现有的氧化物沉积方法形成。该氧化物层4的厚度可为至少50埃(，angstrom)，而更较佳的，厚度界于约100埃到约300埃范围之间。
该氮化物层6可使用现有的沉积方法形成，如化学气相沉积、电浆辅助化学气相沉积(PECVD)以及类似的方法。在实施例中，该氧化物层4与该氮化物层6两者合起来的厚度可于约500埃到约1000埃之间的范围，依照实际需求的鳍片高度来决定两者合起来的厚度。在该氧化物层4的厚度界于约100埃到约300埃之间的实施例中，该氮化物层6的厚度将界于约200埃到约400埃之间(用于高度500埃的鳍片)以及约700埃到约900埃之间(用于高度1000埃的鳍片)。
如图1a中所绘示，使用现有微影制程中的一光阻层(图中未示)对该氧化物层4与该氮化物层6进行图案化(patterned)程序。该氧化物层4使用非等向性(anisotropic)蚀刻，如电浆蚀刻。随后，该氮化物层6使用非等向性蚀刻，如现有的干蚀刻技术。该氧化物层4与该氮化物层6的图案化与蚀刻程序会形成一沟渠(trench)8，并使位于下层的基材2上表面暴露出来。为了简要说明起见，图中仅绘示出一个沟渠8，对于本领域一般技术人员应可认之在现有的晶圆上所制作的积体电路中，包括有多数个个(事实上为百万个以上)这类沟渠。
如图1b所示，接着，将硅锗(SiGe)材料以磊晶成长(epitaxially grown)方式形成于基材2暴露的表面上，并填充满沟渠8。这些以磊晶成长方式形成的硅锗(SiGe)材料将会于最后的鳍式场效电晶体中形成鳍片10，详细如以下揭露所述。对于本领域一般技术人员而言，使用各种不同的方法与制程来形成以磊晶成长方式成长的硅锗鳍片10，将会是容易的并且是设计上的选择事项。例如，典型的硅锗合金形成方法，可在温度摄氏500到700度之间，压力约为10到200托尔(torrs)的条件下，藉由流量约20标准立方公分(sccm)的二氯硅烷(SiH2Cl2)、50到150sccm的百分的一氢稀释锗(GeH4)分解(decomposition)反应形成。较佳的，鳍片10可被成长到高度约为500埃到1000埃之间，而这也是为何该氧化物层4与该氮化物层6两者合起来较佳的厚度可于约500埃到约1000埃范围之间的理由。在图示中，鳍片10的高度被成长到实质上与该氮化物层6顶面相同的同一平面。在其他实施例中，鳍片10的高度可被成长到些微高于该氮化物层6的顶面，在此一状况下，必须注意此晶膜成长不要朝侧向延伸到该氮化物层6顶面的上方。在其他另外的实施例中，鳍片10晶膜可成长到直到到达沟渠8的顶部前停止。这些都是可藉由一般实验所建立的设计选择。
在硅锗鳍片10与基材2相接的界面，发生了晶体晶格不匹配的情形。此一晶格不匹配造成了应力而使鳍片10产生应变。同时，此一晶格不匹配也会使基材2产生应变，但这个应变对本发明实施例的目的而言，显得还不具重大意义。正如此一技术领域中所已知的，应力改善了在结晶半导体元件中的电荷载子移动率(Charge carrier mobility)。尤其是，硅锗鳍片10与基材2之间的晶格不匹配，其结果便是在于硅锗鳍片10的双轴向压缩应变(bi-axial compressive strain)。压缩应变改善了p型元件中的电洞移动率(Holemobility)。相较于现有技术，这种在硅鳍片中对工程应变的能力，提供了一项具有意义的特点。
请参照图1c所示，可藉由干蚀刻或湿蚀刻除去该氮化物层6。而此一特定的蚀刻化学性质与制程是一种设计上的选择。在蚀刻制程的主要限制，便是在于氮化硅相对于下层的氧化硅层4具有较高的制程选择性。在除去该氮化物层6的过程中，必须确保氧化硅层4不会受到一点侵蚀。举例来说，可使用湿蚀刻，温度在摄氏约80到120度之间，利用磷盐酸(H3PO4)去除该氮化物层6。在去除该氮化物层6后，使得鳍片10的顶面与部分侧壁面会暴露出来。在这个阶段中，可以将合适的杂质植入(Implanted)鳍片10中。举例来说，可以将p型杂质或n型杂质掺杂入鳍片10中，以达到所需的正常杂质浓度。另外一种方式，可在鳍片10晶膜成长的过程中，藉由在鳍片10原位置加入合适的杂质来掺杂鳍片10。然后可于源极以及漏极区域植入杂质，这种做法如可使用现有已知的方式。
请参照图1c所示，在鳍片10暴露的表面上形成设有一牺牲层(或是硅披盖层)12，较佳的，牺牲层12是使用磊晶成长(epitaxially growth)方式形成。因为磊晶成长的硅将会形成于鳍片10暴露的表面上，但是不会在氧化物层4暴露的表面上，多硅(polysilicon)披盖层12的磊晶成长可以自行对准。在这个实施例中，需要10到20埃的栅极氧化层，牺牲层12可被成长到约5到10埃。
请参照图1d所示，藉由将牺牲层12暴露于一氧化环境(如蒸汽环境)中，可将牺牲层12转换为一氧化硅层14。牺牲层12结合氧后形成氧化硅层14(氧化硅层有时将会被参照为栅极介电层14)，氧化硅层14可在后续完成的鳍式场效电晶体中，扮演栅极介电材质。牺牲层12的一个特点，便是防止硅锗鳍片10受到氧化。硅锗鳍片10的氧化会造成鳍片10中锗原子的重新分配，这种情形是不希望发生的。同时，在栅极介电材质中也不希望有锗杂质存在。
请参照图1e所示，一栅极电极16被形成于栅极介电层14上方并覆盖于该氧化物层4。在此一实施例中，栅极电极16包括有多晶硅(polysilicon)，并可在沉积原位被掺杂，或是在沉积原位不被掺杂并于后续再以离子植入或其他已知制程进行掺杂。
在另一个实施例中，栅极介电层14可由高介电常数(high k)材料形成，而不是二氧化硅。可被应用的材料如氧化铪(HfO2)、硅酸铪(HfSiO)，如铪、铝、锆、镧以及类似金属的金属氧化物或金属硅酸盐(metal silicates)。
相同的，在另一个实施例中，尤其当使用高介电常数材料时，栅极电极16可使用金属形成以代替多晶硅。其中一种范例说明性质的金属是TaC，当然，其他可被应用的材料包括金属(Ta，Ti，Ru，Mo，等)、金属合金、金属氮化物(TaN，TiN，Mo2N等)、金属碳化物(TaC等)以及可导电的金属氧化物(RuO2等)及类似物等。
请参照图2a到图2f图所示，绘示另一个范例说明性质的实施例。在此一实施例中，基材2包括了3个次元件(如图2a所示)。第一次元件是一硅晶圆1(典型上为一现有p型块硅晶圆)，硅晶圆1上形成有一缓冲层3(第二次元件)，而缓冲层3上形成有一松弛硅锗层(relaxed SiGe layer)5(第三次元件)。该松弛硅锗层5具有也许10到30百分比锗的浓度。缓冲层3，如其名称所隐含的意义，扮演了一种去缓冲或改善硅晶圆1与松弛硅锗层5之间晶格不匹配效应的角色。缓冲层3可藉由两个手段来达到此一目的。第一，在缓冲层3与硅晶圆1的界面具有本质上为零的锗浓度，亦即，在缓冲层3与硅晶圆1之间，基本上不会发生晶格不匹配的情形。第二，缓冲层3的锗浓度与松弛硅锗层5的锗浓度本质上相匹配，亦即，在缓冲层3与松弛硅锗层5之间，基本上不会发生晶格不匹配的情形。缓冲层3中的锗浓度由其底部(接近硅晶圆1的界面)往其顶部(接近松弛硅锗层5的界面)逐渐地增加。藉由这种浓度梯度变化的优点，实际上可消除或至少实质减少晶格不匹配的影响。如此，松弛硅锗层5即不会受到与硅晶圆1间晶格不匹配的影响。
在此一实施例中，缓冲层3是足够厚以使得发生在缓冲层3与松弛硅锗层5间界面的差排(dislocation)无法移动完全穿过该层。缓冲层3的厚度在约为5000埃到10000埃的范围之间。较佳的，松弛硅锗层5的厚度在约为2000埃到3000埃的范围之间。如图2a所示，最后的结构提供了一种虚拟硅锗基材，虚拟硅锗基材上可制作不同的元件。
请参照图2b所示，继续进行类似如参照图1a所绘示说明的方法。如同前述，形成氧化物层4与氮化物层6并进行图案化以形成沟渠8。在设计的考量中，在形成氧化物层4与氮化物层6以及后续制程时，应该要考虑制程的热预算(thermal budget)。这是因为当超过制程的热预算时，其结果可能会降低松弛硅锗层5的设计特性，在一些案例中，这些设计特性包括在松弛硅锗层5与硅鳍片20间应力发展的松弛(请参照图2c并将在下段讨论)。较佳的，制程温度保持不超过由约摄氏700度到800度的范围之间可以维持一个满意的热预算。在此实施例中，暴露于沟渠8底部的基材是松弛硅锗层5。为了简单说明起见，在图2d以及随后的图中，并未将硅晶圆1绘示出来。
请参照图2c，鳍片20是以磊晶成长方式形成于沟渠8底部暴露于的基材(硅锗层5)上并填满沟渠8。在此实施例中，其中，位于下层(层5)是硅锗层，鳍片20包括硅。藉此，在硅鳍片20与硅锗层5间的界面可再度建立一晶格不匹配关系。因为硅锗相较于硅具有较大的晶格常数，使得硅鳍片20上会产生一双轴向张力应变。张力应变有助于改善n型电晶体的电子载子移动率，所以本较佳实施例特别适合于n型电晶体。
请参照图2d所示，继续进行类似如参照图1c所绘示说明的制程，即去除氮化物层6。为了简单说明起见，在图2d以及随后的图中，并未将缓冲层3绘示出来。在这个实施例中，鳍片20上并不需要制作硅牺牲层。请参照图2e所示，栅极介电层14可直接被形成于硅鳍片20上，例如藉由热成长方式将栅极介电层14形成于硅鳍片20暴露的表面上。对于本领域一般技术人员而言，应该可以认知栅极介电层14成长的制程中，会消耗一部分的硅鳍片20。关于此点，可藉由鳍片20在高度与厚度表面上的设计，提供补偿硅鳍片20因形成栅极电极14所造成的消耗。
请参照图2f图所示，最后将栅极电极16形成于栅极介电层14上方并覆盖于该氧化物层4。如同前述参照图1e所作的说明，栅极电极16可包括多晶硅，或是在另一个实施方式中，包括金属、合金以及导电的氮化物或氧化物。相同的，如同前述参照图1e所作的说明，栅极介电层14可由高介电常数(high k)材料形成。可被应用的材料如氧化铪(HfO2)、硅酸铪(HfSiO)或其他已知的替代物。
请参照图3a到图3f所示，绘示另一个范例说明性质的实施例。如图3a所示，基材2包括有一硅晶圆1、一缓冲层9以及一松弛碳化硅(relaxed SiC)层11。在这个例子中，缓冲层9具有一碳浓度，碳浓度由接近底端(在与硅晶圆1的界面)为零，变化至与松弛碳化硅层11的碳浓度相同(在与松弛碳化硅层11的界面)。
请参照图3b所示，可使用前述的制程将氧化物层4与氮化物层6形成于碳化硅层11上。接着，使用前述的制程将氧化物层4与氮化物层6图案化以形成沟渠8。在这个实施例中，沟渠8会将位于下层的碳化硅层11暴露出来。请参照图3c所示，如同前述参照图2c时所述，以磊晶成长方式将硅填满沟渠8以形成鳍片20。在这个实施例中，鳍片20是被成长于位于下层的碳化硅层11上。已知碳化硅具有较硅小的晶格常数，亦即，在碳化硅层11与硅鳍片20的界面会产生一双轴向的压缩应力，其作用结果便是鳍片20中的压缩应变(compressive strain)。此种压缩应变增强了电洞移动率，因此，对于制作p型金属氧化半导体场效电晶体(MOSFET)时特别有益处。
请参照图3d所示，当去除氮化物层6后，会将硅鳍片20与位于下层的氧化物层4暴露出来。接着，将硅鳍片20暴露于一氧化环境中，部分的硅鳍片20(包括一部份的上表面与侧壁面)会氧化成氧化硅。请参照图3e所示，此一目的便是为了制作栅极介电层14。请参照图3f所示，栅极介电层14上方沉积设有多晶硅栅极电极16。如同前述的实施例中所述，栅极介电层14可选择使用高介电常数材料，而栅极电极16可选择包括金属、金属合金、金属氮化物及金属氧化物等。
应用前述的材料与制程，预期可达到的区域化应变，将在500(Mpa)到1000(Mpa)范围之间。然而，鳍片10、20的最大应变，如同一个潜在的设计限制，应会被认知发生在其与下层(如层2、层5或层11)的界面位置，而越远离界面位置，应变量越小。图7中绘示了此一现象，图7绘示图1e中元件的部分放大图。图7绘示了鳍片10，鳍片10上并加上应变线25。这些应变线25绘示了应变线间相对的应变量大小的示意图。线条较密集的区域(即线条间距小)绘示了高应变区域，线条较疏散的区域(即线条间距大)绘示了相对较低的应变区域。如同此一示意图所绘示，鳍片10所产生的应变大小(以及其他实施例类似的鳍片20)，在其与下层的界面为最大，并且随着与该界面的距离增加而稳定地减少。这种现象对鳍片10(以及类似的鳍片20)的高度产生一实际上的限制，在使用目前可用的制程与材料下，鳍片10的高度不能超过约500埃到1000埃之间。然而，这仅仅是目前实施例的实际限制条件。可预期的是，本发明将可应用新发展的制程与材料，因而，此一限制条件应当不能被考虑成限制本申请案或是本发明所教示内容的一个限制条件。
制作基材与鳍片的材料可应用不同的材料组合，依据设计所需的鳍片应变量，可应用的基材/鳍片的材料组合包括Si/SiGe、SiGe/Si、SiC/Si、Si/SiC以及其他组合等。这些组合并不受限于上述所列的材料。事实上，也可将第3族、第4族与第5族的元素加入硅晶格中以及改变可被应用的晶格常数。唯一的限制便是成本考量、制程简化程度、潜在的污染因素以及类似的因素等。
在这些实施例中，只有绘示出单一个硅鳍片10、20。对于本领域一般技术人员，将可认知在单一晶圆上(事实上为单一积体电路中)，将可能形成上百万个以上的鳍片。如同前述，部分的鳍片/基材组合产生压缩应变，因此，特别有利于改善在p型元件中的载子移动率；而其他的鳍片/基材组合在鳍片上产生拉伸应变，因此，特别有利于改善在n型元件中的载子移动率。所以，当应用不同的鳍片结构于不同电晶体型式(p型、n型)的单一积体电路中时，是具有其功效以及益处的，特别是应用于所谓的互补性氧化金属半导体(CMOS)制程技术中。
请参照图4a到图4e所示，绘示一种应用于CMOS元件的制造方法。图4a绘示了基材2上形成氧化物层4与氮化物层6。如同前述方式，形成沟渠8a、8b。为了简化说明起见，图示中仅绘示出2个沟渠。图中并未绘示其他如不同的井区域、绝缘结构、杂音隔绝环以及基材2上其他常有的特点等。经由光阻30的形成与进行图案化，使其中一第一沟渠8a被光阻30覆盖，一第二沟渠8b被暴露出来。请参照图4b所示，接着以磊晶成长方式将硅锗形成于第二沟渠8b底部被暴露出来硅基材2表面上，并填满第二沟渠8b以形成一硅锗鳍片10b。在此一时间点，硅锗鳍片10b可选择的植入n型杂质以形成源极以及漏极区域(图中未示)。这是因为当进行杂质植入时，第一鳍片10a尚未被形成且光阻30仍覆盖于沟渠8a，因此可不需要额外的光罩制程。
请参照图4b所示，接着去除光阻30，再重新涂布光阻并进行图形化，使得第二鳍片10b被新光阻覆盖，而沟渠8a被曝露出来。接着以磊晶成长方式将硅碳化物形成于第一沟渠8a底部被暴露出来硅基材2表面上，并填满第一沟渠8a以形成一鳍片10a。鳍片10a可植入适当的p型杂质以形成源极以及漏极区域。此一操作最好能在鳍片10b仍受到光阻30保护时进行。虽然，可以选择地调整相对的掺杂浓度以使鳍片10b中被掺杂入足够多的n型杂质，如此，即使在进行反向的p型掺杂后，鳍片10b的源极/漏极区域仍维持n型。请参照图4c所示，在去除光阻30之后，接着去除氮化物层4，以及形成硅披盖层12a、12b。
请参照图4d所示，接着将元件暴露于一氧化环境中去将硅披盖层12a、12b分别转换为栅极氧化层14a、14b。接着形成栅极电极16a、16b以及进行图案化。在这个实施例中，是于一个基材上形成有碳化硅鳍片与硅锗鳍片，以达到所需求的应变鳍片。另一种方式是，在硅或其他材料上，形成碳化硅或是硅锗虚拟基材以供工程应变的需求。这些分别选择的，材料是设计上以及一般实验的选择事项。
图4e绘示了图4d所示剖面结构的平面示意图。鳍片10a提供形成了一p型鳍式场效电晶体，鳍片10a具有分别植入其两端部的n型源极/漏极区域32。源极/漏极区域32间定义了一通道区域，同时栅极电极16a位于通道区域(沿着鳍片10a的顶面以及侧壁面)上方。同样的，鳍片10b提供形成了一n型鳍式场效电晶体，鳍片10b具有分别植入其两端部的p型源极/漏极区域34。源极/漏极区域34间定义了一通道区域，同时栅极电极16b位于通道区域(沿着鳍片10b的顶面以及侧壁面)上方。基于参照的观点，图1、图2、图3以及图4a-4d绘示沿图4e中A-A剖面线的剖面图。
请参照图5a到图5e所示，绘示一种所谓的分离晶圆法(split waferapproach)，于CMOS中整合p型应变鳍式场效电晶体与n型应变鳍式场效电晶体的方法。图5a绘示了一硅晶圆(基材)2，其具有一深沟渠36，深沟渠36可藉由非等向性蚀刻或是结合非等向性蚀刻与等向性蚀刻所制作而成。深沟渠36的位置与尺寸可以利用光阻30来定义。以磊晶方式可选择的在深沟渠36内暴露的基材表面上成长形成缓冲层3与硅锗层5。在缓冲层3磊晶成长的过程中，逐渐地加入锗，使缓冲层3的锗浓度，由零逐渐增加到硅锗层5中的锗的一般浓度。接着，维持此一锗浓度持续磊晶成长最后得到硅锗层5。
虽然，图示中将缓冲层3与硅锗层5绘示为有不同(即有区别性)的层体，但是对本领域一般技术人员应可清楚了解，事实上，这些层体间的界面可以是不用明确界定的或是整体不可区分的。
请参照图5c中所示，图5c绘示对基材2以及硅锗层5上的氧化物层4以及氧化物层4上的氮化物层6，进行形成与图案化以形成沟渠8。值得注意的是，部分沟渠8曝露了基材2，而其他沟渠8则曝露了硅锗层5。
经由适当的光罩与磊晶成长步骤，沟渠8中可以分别形成具有不同组合物的鳍片。请参照图5d所示，举例来说，硅锗鳍片10可以成长于基材2上，硅鳍片20可以成长于硅锗层5上。本领域一般技术人员将认可前述鳍片的形成方式，可藉由遮罩部分沟渠8，在其余暴露的沟渠8成长硅锗后；随后暴露前一步骤中所遮罩的沟渠8，并遮罩硅锗鳍片；最后于暴露的沟渠8中成长硅鳍片。请参照图5d所示，碳化硅鳍片40被藉由图示的方法绘示出来。这些碳化硅鳍片40的形成方式，是利用当形成其他鳍片时，遮罩住碳化硅鳍片所在的沟渠，同样的，当于对应的沟渠中磊晶成长碳化硅鳍片40时，其他鳍片(即硅锗鳍片10与硅鳍片20)是被遮罩住的。显然的，图5d中的鳍片10、20、40的位置与排列配置，仅仅为说明性质。相同的，缓冲层3与硅锗层5关于基材2的相对尺寸与位置，也仅仅为说明性质。实际上，不同尺寸与配置关系的沟渠都有可能被应用。而且，如图所绘示的，当硅晶圆上形成硅锗虚拟基材时，晶圆与基材材质的改变，对于本领域一般技术人员来说，是属于易见的。
为了使揭露更为完整，图5e绘示了图5d中的积体电路，该积体电路是使用前述参照图1到图4的叙述说明所述的制程，在去除氮化物层6，并分别形成栅极介电层14以及栅极电极16后的示意图。
请参照图6所示，在本发明又另一个实施例中，一单一积体电路同时应用基体联结应变鳍式场效电晶体以及平面型电晶体(planar transistor)两者。实施例中所述的基体联结应变通道多通道电晶体，其制造制程能完全与现有平面型电晶体CMOS制程相容。在整合的示意图中，平面型电晶体元件44可以应用氧化物层4当成其一氧化线性层或是内层介电层(ILD)的至少一部份。而作为范例说明的多栅极电晶体42，元件制作中也应用了氧化物层4。在另外一个实施例中(图中未示)，平面型元件48可使用氧化物层4作为其栅极氧化层。必须说明的是，为了能更清楚绘示实施例的特点，图6中并未绘示出实际元件中所具有的其他特点或元件。
本发明所揭露具有功效的实施例包括一种制造电晶体的方法。该方法包括有提供一基材，基材具有一上表面，上表面并具有一第一晶格常数，上表面上并形成设有一绝缘层。绝缘层上形成设有一开口以暴露一部份的上表面。再以磊晶方式于开口中的上表面上成长一延伸体。延伸体具有第二晶格常数，第二晶格常数并相异于第一晶格常数。该方法进一步包括有在延伸体上形成一掺杂区，在延伸体上的至少一部份上形成一栅极介电层，在栅极介电层上形成一栅极电极。在另一些实施例中，该方法包括有提供一基材，包括提供一晶圆。在晶圆上形成一缓冲层并在缓冲层上形成一半导体层，其中半导体层具有第一晶格常数。在基材上形成一绝缘层，形成方法可包括于基材的上表面上形成一氧化物层以及于氧化物层上形成一氮化物层。在延伸体上形成一掺杂区域，形成方法可包括以离子植入方式形成一第一源极/漏极区域以及一第二源极/漏极区域。在延伸体上形成一栅极介电层，形成方式可包括氧化延伸体的一部份。在另一些实施例中，在延伸体上形成形成一栅极介电层，形成方式可包括在延伸体的一部份上形成一半导体层以及氧化半导体层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (19)

1.一种多栅极电晶体，其特征在于至少包括：
一半导体基材，具有一第一晶格常数；
一半导体鳍片，自该半导体基材延伸而出，并具有一第二晶格常数，该第二晶格常数相异于该第一晶格常数，该半导体鳍片具有一顶面以及两相对侧壁面；
一栅极介电层，覆盖于该顶面以及该两侧壁面的至少一部份上；以及
一栅极电极，覆盖于该栅极介电层的至少一部份上。
2.根据权利要求1所述的电晶体，其特征在于进一步包括有：
一第一掺杂区域，设于半导体鳍片上邻近栅极电极的一第一侧；以及
一第二掺杂区域，设于半导体鳍片上邻近栅极电极的一第二侧。
3.根据权利要求1所述的电晶体，其特征在于其中所述的半导体基材包括有：
一第一半导体材料；
一缓冲层，设于该第一半导体材料上；以及
一第二半导体材料，设于该缓冲层上。
4.根据权利要求3所述的电晶体，其特征在于其中所述的第二半导体材料主要选自SiGe、SiC以及SiGeC所组成群组中的一材料。
5.根据权利要求1所述的电晶体，其特征在于其中所述的半导体鳍片主要选自Si、SiGe、SiC以及SiGeC所组成群组中的一材料。
6.根据权利要求1所述的电晶体，其特征在于其中所述的栅极介电层包括有至少一氧化物层。
7.根据权利要求1所述的电晶体，其特征在于其中所述的电晶体为一鳍式场效电晶体。
8.一种多栅极电晶体，其特征在于至少包括：
一半导体基材，具有一第一晶格常数的上表面；
一绝缘层，设于该半导体基材的上表面上；
多数个岛体，自该半导体基材的上表面延伸而出，并具有一第二晶格常数，该第二晶格常数相异于该第一晶格常数，该些岛体延伸超过该绝缘层的一上表面；以及
至少一多栅极元件，包括有：
一栅极介电层，设于该些岛体的至少一部份上；及
一栅极电极，设于该栅极介电层上。
9.根据权利要求8所述的电晶体，其特征在于其中所述的半导体基材包括有：
一第一材料；
一缓冲层，设于该第一材料上；以及
一半导体层，设于该缓冲层上并具有该第一晶格常数。
10.根据权利要求9所述的电晶体，其特征在于其中所述的半导体层主要选自SiGe、SiC以及SiGeC所组成群组中的一材料。
11.根据权利要求8所述的电晶体，其特征在于其中所述的些岛体主要选自SiGe、SiC以及SiGeC所组成群组中的一材料。
12.根据权利要求8所述的电晶体，其特征在于更进一步包括有：
一第一掺杂区域，设于所述岛体的至少其中一上；以及
一第二掺杂区域，设于所述岛体的至少其中一上；
其中，该第一掺杂区域与该第二掺杂区域之间形成一通道区域，且该栅极电极设于该通道区域的至少一部份上。
13.根据权利要求12所述的电晶体，其特征在于其中所述的掺杂区域包括p型杂质。
14.根据权利要求13所述的电晶体，其特征在于进一步包括有至少一平面型电晶体形成于基材的上表面上，该平面型电晶体包括有：
一第一掺杂区域，形成于该基材的至少一部份；
一第二掺杂区域，形成于该基材的至少一部份；
一平面型电晶体栅极介电层，形成于该基材的上表面上；以及
一平面型电晶体栅极电极，形成于该平面型电晶体栅极介电层上。
15.根据权利要求14所述的电晶体，其特征在于其中所述的平面型电晶体栅极介电层与该平面型电晶体栅极电极由相同的一材料层形成。
16.根据权利要求14所述的电晶体，其特征在于其中所述的材料层为连续的。
17.根据权利要求8所述的电晶体，其特征在于进一步包括有：
一具有第二晶格常数的区域，形成于半导体基材上，该第二晶格常数相异于第一晶格常数；
多数个第二岛体，自该区域的上表面延伸而出，并具有一第三晶格常数，该第三晶格常数相异于第二晶格常数，且这些第二岛体延伸超过该绝缘层的一上表面；以及
一第二多栅极元件，包括有：
一第二栅极介电层，设于该些第二岛体的至少一部份上；及
一第二栅极电极，设于第二该栅极介电层上。
18.一种多栅极电晶体的制造方法，其特征在于包括如下步骤：
提供一基材，其中该基材具有一第一晶格常数的上表面，该上表面上并设有一绝缘层；
形成一开口于该绝缘层上以暴露部份的该上表面；以及
以磊晶方式于该开口中的上表面上形成一延伸体，使该延伸体具有一第二晶格常数，该第二晶格常数相异于该第一晶格常数。
19.根据权利要求18所述的多栅极电晶体的制造方法，其特征在于进一步包括有：
形成一掺杂区在该延伸体上；
形成一栅极介电层在该延伸体上的至少一部份上；以及
形成一栅极电极在该栅极介电层上。
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