CN102456742A - 半导体器件以及制造半导体器件的方法 - Google Patents

半导体器件以及制造半导体器件的方法 Download PDF

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Abstract

本发明涉及半导体器件以及制造半导体器件的方法。本发明的半导体器件含有(110)晶面取向硅衬底、和在pMIS区中形成的p沟道型场效应晶体管。该p沟道型场效应晶体管包括：经由栅极绝缘膜布置的栅电极；和源极/漏极区，其在布置在硅衬底中的沟槽的内部布置在栅电极的相反两侧，并包括晶格常数大于Si的SiGe。该沟槽在位于栅电极侧的侧壁部分处具有(100)晶面取向第一斜面和与该第一斜面相交的(100)晶面取向第二斜面。对于该配置，在衬底的表面(110)晶面和(100)晶面之间形成的角度是45°，使得以相对较锐的角度形成第一斜面。这样就可以有效地将压缩应变施加于p沟道型MISFET的沟道区。

Description

半导体器件以及制造半导体器件的方法
交叉参考相关申请
通过引用将2010年10月22日提交的日本专利申请第2010-237309号包括说明书、附图和摘要的公开文本全部并入本申请中。
技术领域
本发明涉及半导体器件以及制造半导体器件的方法。更具体地说，本发明涉及可有效应用于含有MISFET的半导体器件的技术。
背景技术
当前，已经广泛进行了晶体管的小型化及其性能的提高。但是，就性能而言，只通过小型化来提高晶体管的性能存在使成本增加的问题。
在这样的情况下，已经不仅公开了通过小型化来提高晶体管的性能，而且公开了控制应力来提高晶体管性能的方法。
作为使用应力膜提高晶体管性能的方法之一，人们已研究了，例如，将SiGe应用于在Si衬底上形成的p沟道型MISFET的源极/漏极区来提高性能的技术。这样的技术公开在，例如，下面的专利文献1和2中。
并且，人们还研究了如下所谓DSL(双应力衬垫)的技术：在p沟道型MISFET上形成压缩应力膜，并且在n沟道型MISFET上形成拉伸应力膜，因此，将应力施加于两个MISFET的沟道来提高性能。
[专利文献1]
日本待审专利公开第2009-26795号
[专利文献2]
日本待审专利公开第2008-78347号
发明内容
本发明人已经对通过将SiGe应用于在Si衬底上形成的p沟道型MISFET(金属绝缘体半导体场效应晶体管)的源极/漏极区来提高晶体管性能的技术进行了研究。
但是，如下详述，在p沟道型MISFET的制造过程中，当使用晶面取向为(100)的衬底、并且在源极/漏极形成区中形成沟槽时，使(111)晶面在侧面暴露出来。这样的晶面与(100)晶面形成的角度相对较大。其结果是，即使使SiGe外延生长在沟槽的内部以形成源极/漏极区，施加于沟道的应力也减小了。
于是，为了更有效地对沟道施加应力，需要改进器件结构，以及研究实现器件配置的制造方法。
在这样的情况下，本发明的一个目的是提供能够改善半导体器件的特性的技术。
并且，本发明的另一个目的是提供能够改善半导体器件的特性的半导体器件的制造方法。
本发明的上述和其它目的以及新的特征可以从本说明书的描述以及附图中明显看出。
下面简述本申请中公开的发明中的代表性发明的总结。
在本申请中公开的发明当中，显示在代表性实施例中的半导体器件含有：(a)具有(110)晶面取向且包括第一半导体的衬底；以及(b)在所述衬底的第一区域中形成的p沟道型场效应晶体管。所述p沟道型场效应晶体管含有：(b1)经由栅极绝缘膜布置在所述第一区域上的栅电极；以及(b2)源极/漏极区，其在布置在所述衬底中的沟槽的内部布置在所述栅电极的相反两侧，并且包括晶格常数比所述第一半导体大的第二半导体。所述沟槽在位于栅电极侧的侧壁部分处具有：晶面取向为(100)的第一斜面；和与所述第一斜面相交的晶面取向为(100)的第二斜面。
在本申请中公开的发明当中，显示在代表性实施例中的半导体器件含有：(a)衬底，其含有晶面取向为(110)的第一区域和晶面取向为(100)的第二区域，并且包括第一半导体；(b)在所述衬底的所述第一区域中形成的p沟道型场效应晶体管；以及(c)在所述衬底的所述第二区域中形成的n沟道型场效应晶体管。(b)的所述p沟道型场效应晶体管含有：(b1)经由第一栅极绝缘膜布置在所述第一区域上的第一栅电极；以及(b2)第一源极/漏极区，其在布置在所述衬底中的沟槽的内部布置在所述第一栅电极的相反两侧，并且包括晶格常数比所述第一半导体大的第二半导体。(c)的所述n沟道型场效应晶体管含有：(c1)经由第二栅极绝缘膜布置在所述第二区域上的第二栅电极；以及(c2)第二源极/漏极区，其在所述衬底中布置在所述第二栅电极的相反两侧，并且包括第一半导体。所述沟槽在位于第一栅电极侧的侧壁部分处具有：晶面取向为(100)的第一斜面；和与所述第一斜面相交的晶面取向为(100)的第二斜面。
在本申请中公开的发明当中，显示在代表性实施例中的制造半导体器件方法包括如下步骤：(a)准备至少含有晶面取向为(110)的第一区域、并且包括第一半导体的衬底；以及(b)经由第一栅极绝缘膜在所述衬底的所述第一区域上形成第一栅电极。并且，所述方法进一步包括如下步骤：(c)在所述第一栅电极的相反两侧形成侧壁膜；以及(d)将所述侧壁膜作为掩模，在所述第一栅电极的相反两侧干法蚀刻所述衬底，从而在所述衬底中在所述第一栅电极的相反两侧形成第一沟槽。更进一步，所述方法包括如下步骤：(e)让所述第一沟槽经受各向异性湿法蚀刻，从而在位于第一栅电极侧的侧壁部分处形成第二沟槽，第二沟槽具有晶面取向为(100)的第一斜面和与所述第一斜面相交的晶面取向为(100)的第二斜面。而且，所述方法包括如下步骤：(f)从所述第一斜面和所述第二斜面外延生成晶格常数比所述第一半导体大的第二半导体，从而在所述第二沟槽中形成包括所述第二半导体的半导体区。
依照显示在本申请中公开的发明的如下代表性实施例中的半导体器件，可以改善半导体器件的特性。
并且，依照显示在本申请中公开的发明的如下代表性实施例中的制造半导体器件的方法，可以制造出特性极佳的半导体器件。
附图说明
图1是示出第一实施例的半导体器件的制造步骤的必要部分剖视图；
图2是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图1的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图3是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图2的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图4是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图3的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图5是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图4的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图6是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图5的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图7是例示第一实施例的半导体器件的制造步骤中的蚀刻步骤的剖视图；
图8是例示第一实施例的半导体器件的制造步骤中的蚀刻步骤的平面图；
图9是示意性地示出硅衬底1的晶面取向和栅电极GE2的沉积方向的平面图；
图10是例示第一实施例的半导体器件的制造步骤中的蚀刻步骤的剖视图，它是接在图7的蚀刻之后的第一蚀刻之后的剖视图；
图11是例示第一实施例的半导体器件的制造步骤中的蚀刻步骤的剖视图，它是接在图10的第一蚀刻之后的第二蚀刻之后的剖视图；
图12是示出硅衬底的蚀刻方向的视图；
图13是示出TMAH处理时间(s(秒))与沿着硅衬底的每个晶面取向的凹进量(nm)之间的关系的曲线图；
图14是示出比较例子的半导体器件的制造步骤中的蚀刻步骤的剖视图；
图15是例示比较例子的半导体器件的制造步骤中的蚀刻步骤的平面图；
图16是示出第一实施例的半导体器件的沟槽的形状和比较例子的半导体器件的沟槽的形状的剖视图；
图17是示出第一实施例的半导体器件和比较例子的半导体器件中的p沟道型MISFET中的空穴的迁移率的曲线图；
图18是示出第一实施例的半导体器件的另一种配置的必要部分剖视图；
图19是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图11的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图20是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图19的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图21是示出第一实施例的半导体器件的硅锗区的形状和比较例子的半导体器件的硅锗区的形状的剖视图；
图22是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图20的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图23是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图22的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图24是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图23的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图25是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图24的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图26是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图25的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图27是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图26的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图28是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图27的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图29是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图28的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图30是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图29的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图31是示出第一实施例的半导体器件的制造步骤的必要部分剖视图，它是接在图30的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图32是示出使用第一实施例的半导体器件的半导体芯片的配置例子的平面图；
图33是示出第一实施例的半导体器件(p沟道型MISFET Qp1)的剖面的照片(图形)；
图34是显示在图33中的照片(图形)的再现图；
图35是例示第二实施例的半导体器件的制造步骤中的蚀刻步骤的剖视图；
图36是例示第二实施例的半导体器件的制造步骤中的蚀刻步骤的剖视图，它是接在图35的制造步骤之后的制造步骤中的半导体器件的剖视图；
图37是示出第五实施例的应用例子1的半导体器件的制造步骤的必要部分剖视图；
图38是示出第五实施例的应用例子2的半导体器件的制造步骤的必要部分剖视图；
图39是示出第五实施例的应用例子3的半导体器件的制造步骤的必要部分剖视图；
图40是示出第五实施例的应用例子3的半导体器件的制造步骤的必要部分剖视图，它是接在图39的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图41是示出第五实施例的应用例子4的半导体器件的制造步骤的必要部分剖视图；
图42是示出第五实施例的应用例子4的半导体器件的制造步骤的必要部分剖视图，它是接在图41的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；
图43是示出第五实施例的应用例子4的半导体器件的制造步骤的必要部分剖视图，它是接在图42的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图；以及
图44是示出第五实施例的应用例子4的半导体器件的制造步骤的必要部分剖视图，它是接在图43的制造步骤之后的制造步骤期间半导体器件的必要部分剖视图。
具体实施方式
下面参照附图详细描述示出本发明的实施例。
在如下实施例中，为了方便起见，如果需要，可以用多个分部或分实施例来描述该实施例。但是，除非另有规定，这些分部或分实施例不是相互独立的，而是存在这样的关系，即一个分部或分实施例是另一个分部或分实施例的局部或全部的修改例子、应用例子、详细说明、补充说明等。并且，在如下实施例中，当提及元件的数目等(包括数目、数值、数量、范围等)时，元件的数目不局限于特定数目，而是可以大于或小于特定数目，除非另有规定，以及除了该数目原则上明显局限于特定数目的情况以及其它情况之外。
并且，在如下实施例中，构成元件(包括元件步骤等)未必是必要的，除非另有规定，以及除了它们原则上明显可以认为是必要的情况以及其它情况之外。类似地，在如下实施例中，当提及构成元件等的形状、位置关系等时，应该理解为它们包括与该形状等大致类似或相似的形状等，除非另有规定，除非原则上明显另有考虑，以及除了其它情况之外。这也适用于前述的数目等(包括数目、数值、数量、范围等)。
下面参考附图详细描述本发明的实施例。顺便说一下，在描述实施例的所有附图中，赋予具有相同功能的构件以相同或相关的符号和标号，并且省略对它们的重复描述。并且，在如下实施例中，原则上不重复对相同或相似部分的描述，除非特别需要。
并且，在要用在实施例中的附图中，为了易于理解附图起见，即使在剖视图中，也可能省略了阴影线。然而，为了易于理解附图起见，甚至可能在平面图中也添加了阴影线。
第一实施例
下面参照附图对本实施例的半导体器件的配置和制造方法作详细描述。图1～6，19，20，和22～31是每一个都示出本实施例的半导体器件的制造步骤的必要部分剖视图。图7，10，和11是每一个都例示本实施例的半导体器件的制造步骤中的蚀刻步骤的剖视图。图8是例示本实施例的半导体器件的制造步骤中的蚀刻步骤的平面图(顶视图)。图7对应于，例如，沿着图8的A-A的剖面。图9是示意性地示出硅衬底1的晶面取向、和栅电极GE2的沉积方向的平面图。图12是示出硅衬底1的蚀刻方向的视图。图13是示出TMAH处理时间(秒(s))与沿着硅衬底的每个晶面取向的凹进量(nm)之间的关系的曲线图。图14是示出比较例子的半导体器件的制造步骤中的蚀刻步骤的剖视图。图15是例示比较例子的半导体器件的制造步骤中的蚀刻步骤的平面图。图16是示出本实施例的半导体器件的沟槽g2的形状和比较例子的半导体器件的沟槽g2的形状的剖视图。图17是示出本实施例的半导体器件和比较例子的半导体器件中的p沟道型MISFET中的空穴的迁移率的曲线图。图18是示出本实施例的半导体器件的另一种配置的必要部分剖视图。图21是示出本实施例的半导体器件的硅锗区10的形状和比较例子的半导体器件的硅锗区10的形状的剖视图。图32是示出使用本实施例的半导体器件的半导体芯片的配置例子的平面图。图33是示出本实施例的半导体器件(p沟道型MISFET Qp1)的剖面的照片(图形)。图34是显示在图33中的照片(图形)的再现图。
[结构说明]
首先，参照作为本实施例中的半导体器件的制造步骤的最后步骤的剖视图的图31，对本实施例的半导体器件的特征配置加以描述。
如图31所示，本实施例的半导体器件含有布置在硅衬底(半导体衬底)1的nMIS区1A中的n沟道型MISFET Qn1、和布置在硅衬底1的pMIS区1B中的p沟道型MISFET Qp1。nMIS区1A和pMIS区1B分别是由元件隔离区2限定的有源区(活动)。
n沟道型MISFET Qn1具有经由栅极绝缘膜3布置在硅衬底1上的栅电极GE1、和在硅衬底1中布置在栅电极GE1的相反两侧的源极/漏极区。源极/漏极区中的每一个都包括n+型半导体区SD1和n-型半导体区EX1。
p沟道型MISFET Qp1具有经由栅极绝缘膜3布置在硅衬底1上的栅电极GE2、和在硅衬底1中布置在栅电极GE2相反两侧的源极/漏极区。源极/漏极区中的每一个都包括p+型半导体区SD2(10)和p-型半导体区EX2。
硅衬底1的晶面取向是(110)。并且，将形成p沟道型MISFETQp1的源极/漏极区的p+型半导体区SD2布置在硅锗区10中。
将硅锗区10布置在沟槽g2中。沟槽g2在栅电极GE2侧的侧面上有两个斜面。作为两个斜面之一的第一斜面是向下和沿着朝栅电极GE2的方向从硅衬底1的表面倾斜延伸的斜面。晶面取向是(100)晶面。然而，另一个的第二斜面是进一步向下和沿着与朝栅电极GE2的方向相反的方向(朝元件隔离区2的方向)从第一斜面的末端倾斜延伸的斜面。晶面取向是以90°角与上述(100)晶面相交的(100)晶面。两个斜面位于侧壁SW2的下面。
顺便说一下，沟槽g2的底面的晶面取向是(110)。并且，在沟槽g2与栅电极GE2侧相反的侧面上，使元件隔离区2的侧面暴露出来。
硅锗区10是从两个斜面的优选晶体生长所致的区域。这样的规定晶面被称为“小面(晶体惯态)晶面”。从这样的晶面的晶体生长可以称为“小面生长”。
换句话说，硅衬底1与硅锗区10之间的每个边界晶面在硅锗区10的侧面处变成(100)晶面，而在硅锗区10的底面处变成(110)晶面。
并且，在硅锗区10的上面，布置着金属硅化物层23。并且，在其上面，形成压缩应力膜(压缩衬垫膜)31。
因此，依照本实施例，使用晶面取向为(110)的硅衬底1。因此，在p沟道型MISFET Qp1中，可以允许将空穴的迁移率高的<110>用作沟道。这可以改善p沟道型MISFET Qp1的特性。
并且，将晶格常数比硅衬底1大的硅锗区10用作源极/漏极区。因此，如下详述，可以使压应变施加于p沟道型MISFET Qp1的沟道区。这可以改善p沟道型MISFET Qp1的特性。在本申请中，晶格常数表示形成晶体的单胞的侧边的长度。
并且，在硅衬底1的表面的(110)晶面与形成第一斜面的(100)晶面之间形成的角度是45°。然而，在硅衬底1的表面的(110)晶面与形成第二斜面的(100)晶面之间形成的角度是135°。其结果是，第一斜面和第二斜面以相对较锐的角度来到侧壁SW2的底侧。因此，可以增大要施加于p沟道型MISFET Qp1的沟道区的压应变。
并且，硅锗区10不太可能经历从作为其顶面的晶面取向的(110)晶面的晶体生长。这提高了硅锗区10与覆盖金属硅化物层23之间的平坦度。其结果是，可以使由压缩应力膜31引起的压缩应力有效地施加于p沟道型MISFET Qp1的源极/漏极区(SD1)。这可以改善p沟道型MISFET Qp1的特性。
[制造方法说明]
然后，参照图1～31，对本实施例的制造半导体器件的方法加以描述。另外，使半导体器件的配置更加清楚。
首先，如图1所示，准备硅衬底1作为半导体衬底(半导体晶片)。更具体地说，准备包括p型单晶硅的硅衬底1，该p型单晶硅具有，例如，大约1到10Ωcm的特定电阻率。硅衬底1的晶面取向是(110)。(110)的晶面取向意味着衬底1的表面是(110)晶面。
顺便说一下，(hkl)代表密勒(Miller)指数。(hkl)代表晶面，而<hkl>代表相对于(hkl)晶面的法线矢量。并且，(hkl)代表多个等效晶面。例如，(100)代表[100]、[010]、[001]、[-100]、[0-10]和[00-1]的六个晶面。并且，<hkl>代表多个等效方向。例如，<100>代表[100]、[010]、[001]、[-100]、[0-10]和[00-1]的六个方向。
硅衬底1含有作为形成n沟道型MISFET的区域的nMIS区(第二区域)1A、和作为形成p沟道型MISFET的区域的pMIS区(第一区域)1B。
然后，在硅衬底1的主表面中，形成元件隔离区2。例如，在硅衬底1中，形成围绕nMIS区1A和pMIS区1B的元件隔离沟槽。在元件隔离沟槽的内部，嵌入绝缘膜。其结果是，形成元件隔离区2(参见图8)。这样的元件隔离方法被称为STI(浅沟槽隔离)方法。除此之外，可以使用LOCOS(局部硅氧化)方法形成元件隔离区2。
然后，通过使用，例如，氢氟酸(HF)水溶液的湿法蚀刻，净化(清洁)硅衬底1的表面。然后，如图2所示，在硅衬底1的表面上，例如，通过热氧化方法形成薄氧化硅膜，作为栅极绝缘膜3。然后，在栅极绝缘膜3上，例如，使用CVD(化学气相沉积)方法形成膜厚为大约50到150nm的硅膜4，作为导电膜。作为硅膜4，例如，可以使用含杂质多晶硅膜(掺杂多晶硅薄膜)。可替代的是，在沉积期间，可以形成非晶硅膜，以便通过热处理使其成为多晶硅。作为热处理，例如，可以使用为形成源极/漏极区引入的杂质的激活退火。还有可替代的是，在形成不包含杂质的硅膜之后，可以通过离子注入方法注入杂质。
然后，在硅膜4上，形成氧化硅膜5作为绝缘膜。在氧化硅膜5上，形成氮化硅膜6作为绝缘膜。氧化硅膜5和氮化硅膜6可以使用，例如，CVD方法形成。氧化硅膜5的膜厚(沉积膜厚)可以设置为例如大约2到8nm。氮化硅膜6的膜厚(沉积膜厚)可以设置为例如大约10到60nm。
然后，如图3所示，在硅膜4、氧化硅膜5和氮化硅膜6的层合膜上，形成未示出的光致抗蚀剂膜。因此，进行曝光/显影(光刻)。其结果是，在规定区域(在本申请中，栅电极GE1和GE2形成区域)中，留下光致抗蚀剂膜。然后，将剩余光致抗蚀剂膜作为掩模，蚀刻层合膜，并除去光致抗蚀剂膜。下面，将这样以规定平面形状形成薄膜，并将薄膜作为掩模地进行蚀刻(有选择除去)，从而以所希望平面形状形成薄膜(图案)的步骤称为图案化。通过图案化步骤，在nMIS区1A中形成包括硅膜4的栅电极GE1，和在pMIS区1B中形成包括硅膜4的栅电极GE2。在栅电极GE1和GE2上，分别布置着每一个包括氧化硅膜5和氮化硅膜6的层合膜的帽绝缘膜CP。
然后，如图4所示，在硅衬底1的主表面上，包括在栅电极GE1和GE2的侧壁上，例如，形成氧化硅膜7作为绝缘膜。例如，通过热氧化方法形成膜厚为大约4到20nm的氧化硅膜7。氮化硅膜7可以通过CVD方法形成。在这种情况下，也在氮化硅膜6上形成氧化硅膜7。
然后，在氧化硅膜7和氮化硅膜6上，形成氮化硅膜8作为绝缘膜。例如，使用CVD方法堆叠具有像大约50nm的膜厚那样的形成如后所述的侧壁所必需的膜厚的氮化硅膜8。
然后，如图5所示，在氮化硅膜8上，涂上光致抗蚀剂膜。使光致抗蚀剂膜经受曝光和显影。其结果是，以覆盖nMIS区1A的方式留下光致抗蚀剂膜PR1。
然后，各向异性蚀刻(回蚀刻)pMIS区1B中的氮化硅膜8和氧化硅膜7。其结果是，在pMIS区1B中的栅电极GE2的每个侧壁部分处，形成包括氧化硅膜7和氮化硅膜8的侧壁(侧壁绝缘膜、侧壁间隔件)SW1。然后，除去光致抗蚀剂膜PR1。
然后，如图6所示，在pMIS区1B中，将栅电极GE2和侧壁SW1上的氮化硅膜6作为掩模进行蚀刻。其结果是，在栅电极GE2和侧壁SW1的合成图案的相反两侧的硅衬底1中，形成沟槽g2。该蚀刻通过两阶段蚀刻来进行。通过第一次蚀刻形成沟槽g1，然后，进一步进行第二次蚀刻以形成沟槽g2。
<第一和第二蚀刻步骤的说明>
下面，参照图7～18描述第一蚀刻步骤和第二蚀刻步骤。顺便说一下，在图6等中，元件隔离区2的表面和硅衬底1的表面被显示在相当位置上。但是，各种处理使它们之间的高度有差异。在图7等中，清楚地示出了高度的差异。
<1>第一次蚀刻之前每个组成部分的形状的说明
首先，参照图7和8，对侧壁(氧化硅膜7和氮化硅膜8)SW1、和用作蚀刻的掩模的栅电极GE2上的帽绝缘膜(包括氧化硅膜5和氮化硅膜6的层合膜)CP的形状加以描述。
如图7(剖视图)所示，侧壁SW1位于栅电极GE2的每个侧壁部分上。帽绝缘膜CP位于栅电极GE2的上面。于是，栅电极GE2被侧壁SW1和帽绝缘膜CP覆盖。将侧壁SW1和帽绝缘膜CP作为掩模地进行蚀刻。因此，蚀刻硅衬底1从侧壁SW1的每端暴露出来的部分。其结果是，形成沟槽(g1和g2)。
并且，如图8(平面图)所示，形成p沟道型MISFET Qp1的pMIS区1B是被元件隔离区2围绕的硅衬底1的暴露区(有源区)。在本申请中，将平面形状(从顶部看过去的形状或图案)显示成第一大致长方形区a。第一长方形的长边沿着x方向延伸，短边沿着y方向延伸。此外，从图9中可明显看出，在本申请中，x方向是<110>方向，y方向是<100>方向。顺便说一下，x方向的<110>方向是沟道长度的方向。也就是说，是当使p沟道型MISFET Qp1处在接通状态时，在源极与漏极之间通过的电流的方向。
栅电极GE2的平面形状是第二大致长方形形状，处在区域a的大致中心部分上。第二长方形的短边沿着x方向(<110>方向)延伸，长边沿着y方向(<100>方向)延伸。虽然第二长方形的长边以跨过区域a的方式延伸，但短边在元件隔离区2的上面延伸。并且，在栅电极GE2上的帽绝缘膜CP的平面形状也是第二大致长方形。
帽绝缘膜CP和侧壁SW1的合成平面形状是尺寸比第二长方形大的第三大致长方形。第三长方形的短边沿着x方向(<110>方向)延伸，长边沿着y方向(<100>方向)延伸。虽然第三长方形的长边以跨过区域a的方式延伸，但短边在元件隔离区2的上面延伸。
在第三长方形的相反两侧，分别布置着第四大致长方形e1和e2，作为硅衬底1的暴露区。在区域e1中，形成沟槽(g1，g2)。在区域e2中，也形成沟槽(g1，g2)。区域e1和e2在栅电极GE2侧的长边(端)沿着y方向(<100>方向)延伸。如后详述，沟槽g2的第一斜面向下和沿着朝栅电极GE2的方向从区域e1和e2在栅电极GE2侧的长边(端)倾斜延伸。
顺便说一下，图9示意性地示出了硅衬底1的晶面取向和栅电极GE2的沉积方向。不言而喻，栅电极GE2等每一个都被布置在相对于硅衬底1的尺寸非常微小的形状中。并且，显示在图8中的平面图只是一个例子。可以对有源区的形状和栅电极GE2的布局作各种改变。例如，有源区的形状可以是L形等。可替代的是，当为栅电极GE2布线以便与另一个MISFET的栅电极耦合时，栅电极GE2的平面形状可以包括沿着除了<100>方向之外的其它方向延伸的一些部分。
然后，对将前述形状的侧壁SW1和帽绝缘膜CP作为掩模蚀刻栅电极GE2和侧壁SW1的合成图案的相反两侧的硅衬底1(区域e1和e2)的步骤加以描述。
<2>第一蚀刻步骤的说明
首先进行第一次蚀刻。具体地说，如图10所示，在pMIS区1B中，从表面蚀刻栅电极GE2和侧壁SW1的合成图案相反两侧的硅衬底1到规定深度。其结果是，形成每个沟槽(衬底凹进部分、衬底后退部分)g1。第一次蚀刻是通过各向异性干法蚀刻进行的，从而将沟槽形状改变成大致盒状。例如，将沟槽的深度设置为大约30nm到50nm。等离子体气体的类型是，例如，HBr、CF4和O2的混合气体等离子体。压强是，例如，0.4Pa。通过第一次蚀刻，在沟槽g1的栅电极GE2侧，使第一侧面暴露出来。在元件隔离区2侧，使第二侧面暴露出来。在本申请中，作为第二侧面，使元件隔离区2的侧壁暴露出来。如上所述，硅衬底1的表面是(110)晶面。于是，在沟槽g1在栅电极GE2侧的第一侧面上，使硅衬底1的(110)晶面暴露出来。在底面上，使硅衬底1的(110)晶面暴露出来。
<3>第二蚀刻步骤的说明
然后进行第二次蚀刻。具体地说，如图11所示，使从每个沟槽g1的底面暴露出来的硅衬底1进一步后退大约30nm到50nm。在这个步骤中，如图12所示，从每个沟槽g1的第一侧面开始，沿着倾斜方向进行蚀刻。倾斜方向是<100>方向。
第二次蚀是通过各向异性湿法蚀刻进行的。各向异性湿法蚀刻代表当使用蚀刻剂(化学物品)进行蚀刻时，利用基于硅晶面的蚀刻速率差异使规定晶面暴露出来的蚀刻技术。作为蚀刻剂，例如，可以使用TMAH(四甲基氢氧化铵，N(CH3)4OH)型蚀刻剂。
例如，使用TMAH含量为2.38wt％(重量百分比)的超纯水稀释液，在23℃下进行各向异性湿法蚀刻。这样的蚀刻步骤可以提高(110)晶面的蚀刻速率。
顺便说一下，关于TMAH的浓度，可以使用25wt％或更小，更优选的是，3wt％或更小溶液。这样的溶液是优选的，因为在低浓度下特别显著地显示出各向异性。然而，作为蚀刻剂的溶剂，可以使用除水之外的其它溶剂。并且，可以适当加入添加剂。
图13是示出TMAH处理时间与沿着硅衬底1的每个晶面取向的凹进量(nm)之间的关系的曲线图。如图13所示，在硅晶中，蚀刻速率随晶面取向而变。对于所有(111)晶面、(100)晶面和(110)晶面，处理时间的延长导致凹进量(蚀刻量)的增大。但是，各种斜率是，(111)晶面为0.0419，(100)晶面为0.4182，和(110)晶面为0.901。这表明(110)晶面、(100)晶面和(111)晶面对蚀刻的敏感度按这个顺序下降。换句话说，它表明如下：关于蚀刻速率(凹进量/TMAH处理时间)，存在“(111)晶面的蚀刻速率＜＜(100)晶面的蚀刻速率＜＜(110)晶面的蚀刻速率”的关系。顺便说一下，图13中每条曲线的截距(40nm)代表第一次蚀刻中沟槽g1的深度。
于是，当将各向异性湿法蚀刻用作第二次蚀刻时，如图12所示，在作为硅衬底1的第一侧面的(110)晶面中，沿着第一方向和与第一方向相交的第二方向进行蚀刻。其结果是，使两个斜面暴露出来。也就是说，使沟槽g1的第一侧面后退了。因此，使形成栅电极GE2侧的沟槽g2的第一侧面的具有第一斜面和与第一斜面相交的第二斜面的侧面暴露出来。
具体地说，沿着<100>方向和沿着以90°角与该<100>方向相交的<100>方向进行蚀刻(参见图12)。这导致了具有(100)晶面和以90°角与该(100)晶面相交的(100)晶面的栅电极GE2侧的沟槽g2的第一侧面的形成。
对两个斜面的晶面取向作进一步详细描述。作为两个斜面之一的第一斜面是向下和沿着朝栅电极GE2的方向从硅衬底1的表面倾斜延伸的斜面。它的晶面取向是(100)晶面。然而，另一个的第二斜面是进一步向下和沿着与朝栅电极GE2的方向相反的方向(朝元件隔离区2的方向)从第一斜面的末端倾斜延伸的斜面。它的晶面取向是以90°角与上述(100)晶面相交的(100)晶面。两个斜面位于侧壁SW1的下面。
也就是说，在形成第一斜面的(100)晶面与硅衬底1的表面的(110)晶面之间形成的角度是45°。在形成第一斜面的(100)晶面与沟槽g1的第一侧面(与硅衬底1的表面垂直的(110)晶面)之间形成的角度是45°(参见图12)。然而，在形成第二斜面的(100)晶面与硅衬底1的表面的(110)晶面之间形成的角度是135°。在形成第二斜面的(100)晶面与沟槽g1的第一侧面(与硅衬底1的表面垂直的(110)晶面)之间形成的角度是135°(参见图12)。换句话说，第一斜面以45°的在其上面的角度与(110)晶面相交。第二斜面以45°的在其下面形成的角度与(110)晶面相交。
对于直到此刻详述的第一斜面和第二斜面的配置，第一斜面和第二斜面以相对较锐的角度来到侧壁SW1的底侧。由于这个原因，可以增大要施加于p沟道型MISFET Qp1的沟道区的压应变。顺便说一下，在如下描述(包括第二实施例之后的描述)中，可以将第一斜面和第二斜面的配置简称为“(100)晶面、和以90°角与该(100)晶面相交的(100)晶面”。
另一方面，尽管沟槽g2的底面相对于沟槽g1的底面后退了，但它的晶面取向仍然是(110)。顺便说一下，具有这样两个斜面的沟槽形状可以称为∑形状(西格马形状)。
因此，依照本实施例，可以以∑形状形成沟槽g2。于是，通过如后详述的硅锗在沟槽g2内部的外延生长，可以使压应变施加于p沟道型MISFET的沟道区。这样就可以改善工作特性。顺便说一下，在本申请中，第一斜面和第二斜面是利用TMAH溶液形成的。但是，这些晶面是微观原子水平上的(100)晶面。但是，在实际中，会整体出现微小位移，使得相对于理论角(例如，45°的形成角或135°的形成角)可能出现大约±3°的最大位移。
<4>SiGe应变技术的效果的说明
硅锗区10使压应变作用于(施加于)p沟道型MISFET Qp1的沟道区(正好在栅电极GE2下面的衬底区)。这可以提高空穴的迁移率(沟道区中的空穴的迁移率)(该技术称为SiGe应变技术)。其结果是，可以增大通过p沟道型MISFET Qp1的沟道的接通电流，从而可以实现更高速操作。
硅锗区10使压应力作用于沟道区。这主要由于硅锗(硅锗区10)的晶格常数大于硅(硅衬底1)的晶格常数的事实。
并且，当使用如上所述的SiGe应变技术时，最好是使用迁移率(空穴的迁移率)对应变的灵敏度高的<110>沟道。也就是说，沟道区因压缩应力而发生应变时空穴的迁移率的变化量沿着<110>方向比沿着其它方向高。于是，为了实现通过SiGe应变技术的迁移率提高和由此引起的接通电流增大，最好是使用<110>沟道。
在本申请中，<110>沟道对应于沟道区的栅极长度方向是硅衬底1的<110>方向(参见图9)的事实。因此，将p沟道型MISFET的沟道区设置成<110>沟道。这可以增强提高空穴迁移率的效果，从而可以增强增大接通电流的效果。
另一方面，最好是不将上述SiGe应变技术应用于n沟道型MISFET Qn1。这是由于如下事实。在n沟道型MISFET Qn1中，当压应变作用于沟道区时，相当大地降低了作为载流子的电子的迁移率。由于这个原因，用氮化硅膜8覆盖nMIS区1A(参见图6)，并且不形成沟槽g2。因此，如后所述，形成包括硅的源极/漏极区(n+型半导体区SD1)(参见图25)。
因此，将上述SiGe应变技术应用于p沟道型MISFET Qp1，而不将上述SiGe应变技术应用于n沟道型MISFET Qn1。其结果是，可以提高p沟道型MISFET Qp1的沟道区中的空穴的迁移率，而不降低n沟道型MISFET Qn1的沟道区中的电子的迁移率。因此，可以增大p沟道型MISFET Qp1的接通电流，而不减小n沟道型MISFETQn1的接通电流。
<5>由沟槽g2的第一侧面具有(100)晶面、和以90°角与该(100)晶面相交的(100)晶面事实引起的效果的说明
并且，在本实施例的情况下，在硅衬底1的表面(110)与(100)晶面之间形成的角度是45°。这导致了第一斜面以相对较锐的角度来到侧壁SW1的底侧。于是，可以使压应变更有效地施加于p沟道型MISFET的沟道区。
然后，与比较例子相比进一步详细描述该效果。图14是示出比较例子的半导体器件的制造步骤中的蚀刻步骤的剖视图。图15是例示比较例子的半导体器件的制造步骤中的蚀刻步骤的平面图。图14对应于，例如，沿着图15的A-A的剖面。图16是示出本实施例的半导体器件的沟槽g2的形状和比较例子的半导体器件的沟槽g2的形状的剖视图。
在显示在图14中的比较例子的半导体器件中，使用晶面取向为(100)的硅衬底1，通过与本实施例的那些相同的制造步骤形成栅电极GE2和侧壁SW1。在比较例子中，如图15所示，侧壁SW1和栅电极GE2在有源区中沿着<110>方向延伸。
在比较例子中，第一蚀刻步骤以与本实施例相同的方式进行。然后，作为第二蚀刻步骤，将稀释100倍的氨水(NH4OH)用作蚀刻剂，在50℃下进行湿法蚀刻。
在这种情况下，如图14所示，在栅电极GE2侧的沟槽g2的第一侧面上，形成(111)晶面、和与该(111)晶面相交的(111)晶面。顺便说一下，沟槽g2的底面的晶面取向是(100)。
因此，在比较例子的半导体器件的制造步骤中，在沟槽g2中，也形成两个斜面。但是，它的晶面取向是(111)晶面。(111)晶面是以大约54.7°与硅衬底1的表面(110)晶面相交的晶面。
于是，如图16所示，在比较例子的半导体器件(下图)中，与示出本实施例的半导体器件的上图相比，沿着沟槽g2的侧面的方向的凹进量小距离t。
因此，在本实施例中，可以将凹进量设置得较大。这可以增大施加于p沟道型MISFET的沟道区的压应变。图17示出了用作本实施例的半导体器件和没有Si(100)晶面的斜面的比较例子的半导体器件中的p沟道型MISFET Qp1中的空穴的迁移率的指标的系数。横坐标代表栅极长度(μm)，纵坐标代表晶体管驱动系数。如图17所示，已经证明，在本实施例的半导体器件中，与比较例子的半导体器件相比，迁移率提高了大约20％。
顺便说一下，在图11和16(上图)中，示出了在栅电极GE2侧的沟槽g2的第一侧面上，(100)晶面和与该(100)晶面相交的(100)晶面彼此垂直相交。但是，晶面的暴露未必在这样的理想状态下。特别是，在晶面之间的边界上，使晶面暴露出来的方式趋于发生变化。于是，当至少存在使(100)晶面和与该(100)晶面相交的(100)晶面在第一侧面中暴露出来的晶面时，以相对较锐的角度形成斜面。这就产生了效果。例如，如图18所示，在栅电极GE2侧的沟槽g2的第一侧面上，在作为(100)晶面的第一斜面与作为与该(100)晶面相交的(100)晶面的第二斜面之间的边界上，可以使(110)晶面暴露出来。
<SiGe的生长步骤的说明>
然后，如图19所示，在pMIS区1B中的沟槽g2中，外延生长(晶体生长)出硅锗(SiGe)。Si(硅衬底1)和SiGe在晶格常数上彼此类似。于是，在气体外延方法中只调整原料气体就能够沉积成连续晶体。硅锗一起生长直到由此填满沟槽g2的内部。因此，形成硅锗区(SiGe区、硅锗层、外延硅锗层)10。并且，在硅锗区10上面，连续外延生长出硅(Si)。如图20所示，形成硅区(硅层、外延硅层)11。通过改变原料气体(硅烷系气体和锗烷系气体)的流速比，硅锗区10可以包括，例如，60～80at％(原子百分比)Si和20～40at％Ge。也就是说，当将气体表达成Si1-xGex时，可以设置成0.2≤x≤0.4。
硅锗区10可以将，例如，硅烷系气体和锗烷系气体用作原料气体，通过外延生长形成。作为硅烷系气体，可以使用，例如，甲硅烷气体(SiH4)和二氯硅烷(SiH2Cl2)。而作为锗烷系气体，可以使用甲锗烷气体(GeH4)等。并且，通过调整锗烷系气体的供应量(流速)与硅烷系气体的供应量之比，可以改变硅锗区10中的Ge的浓度(比率、成分比)。可以形成厚度为，例如，大约40到100nm的硅锗区10。可以形成厚度为，例如，大约5到20nm的硅区11。在本申请中，利用包含在原料气体中的像氢化硼(B2H6)那样的p型掺杂气体(用于添加p型杂质的气体)进行沉积。其结果是，形成p型硅锗区10。因此，通过进行沉积使p型硅锗区10包含p型掺杂气体，可以不用离子注入而高精度地形成p沟道型MISFET Qp1的源极/漏极区。并且，在硅锗区10上形成硅区11。其结果是，可以精确地形成通过后面所述的自对准硅化(salicide)技术形成的硅化物。对于硅锗，其采用历史是短暂的，与其它技术的兼容性还没有很好地建立。对于任何硅，已经积累了许多在其表面上形成硅化物的技术，从而能够兼容性很好地形成硅化物。顺便说一下，在沉积了未掺杂硅锗区10之后，可以通过离子注入方法注入p型杂质离子。下面将描述该离子注入步骤。
下面将示出硅锗区10和硅区11的外延生长条件的一个例子。为了形成硅锗区10，例如，在反应室(腔)内，在700℃和1.33kPa气压下，与作为载气的具有23ccm的流速的盐酸(HCl)一起，分别以20sccm、15sccm和160sccm的流速引入二氯硅烷、甲锗烷气体、和氢化硼(B2H6)，作为原料气体。当硅锗在这样的条件下外延生长出来时，用原子百分比表示的Ge的数量是大约20％，而用原子百分比表示的Si的数量是大约80％。也就是说，当将硅锗表达成Si1-xGex时，x≈0.2。顺便说一下，1Pa＝1N/m2，sccm(标准cc/min)代表每分钟引入的气体量(cc＝cm3)。而为了形成硅区11，例如，在反应室(腔)内，在725℃和1.33kPa气压下，与作为载气的具有17ccm的流速的盐酸一起，以20sccm的流速引入二氯硅烷作为原料气体。
在本申请中，在本实施例中，晶体生长优先从沟槽g2的(100)晶面、和以90°角与该(100)晶面相交的(100)晶面开始。换句话说，对于晶体生长，建立了与蚀刻速率的关系((111)晶面的蚀刻速率＜＜(100)晶面的蚀刻速率＜＜(110)晶面的蚀刻速率)相反的关系。为了便于晶体生长，即，对于晶体生长的速率，存在“(111)晶面的晶体生长速率＞＞(100)晶面的晶体生长速率＞＞(110)晶面的晶体生长速率”的关系。于是，由于沟槽g2的底面是(110)晶面，所以晶体生长优先从沟槽g2的(100)晶面、和以90°角与该(100)晶面相交的(100)晶面开始。并且，作为晶体生长的结果，硅锗区10的表面变成(110)晶面。于是，不太可能沿着垂直方向从该表面生长出晶体。这导致了硅锗区10的表面的平坦度的提高。
图21是示出本实施例的半导体器件的硅锗区10的形状和比较例子的半导体器件的硅锗区10的形状的剖视图。如图21的右侧图所示，在比较例子中，当在沟槽g2的内部形成硅锗区10时，硅锗区10的表面变成趋于从中生长出晶体的(100)晶面。由于这个原因，总是既从该表面开始又沿着垂直方向生长出晶体。因此，硅锗区10的表面逐渐上升到高于硅衬底1的表面。将硅锗区10的表面相对于硅衬底1的表面的高度(上升量)称为H。因此，在比较例子中，硅锗区10的表面是凸起形状。
相反，在本实施例中，如上所述，提高了硅锗区10的表面的平坦度。也就是说，如图21的左侧图所示，在本实施例中，硅锗区10的表面变成不太可能从中生长出晶体的(110)晶面。由于这个原因，可以减小上升量。于是，如上所述，提高了硅锗区10的表面的平坦度。例如，可以在比栅极绝缘膜3的表面(顶面)低的位置上形成硅锗区10的表面(顶面)。
并且，类似地，对于在硅锗区10上生长的硅区11，不太可能从(100)晶面中生长出晶体。于是，类似地，对于硅区11，提高了平坦度。
其结果是，由后面所述的压缩应力膜(31)引起的应力变成更有可能施加于硅锗区10。这可以进一步改善p沟道型MISFET Qp1的性能。并且，也有助于沉积控制，从而能够在比栅极绝缘膜3的顶面低的位置处形成硅锗区10的顶面。
并且，图21中的比较例子中的凸起形状的高度(上升量)H可以随元件的密度而变(负载效应)。也就是说，在p沟道型MISFETQp1稀疏的区域中，由外延生长引起的原料气体的供应量增大。于是，上升量H趋于增大。另一方面，在p沟道型MISFET Qp1密集的区域中，供应的气体分散在多个元件之间。由于这个原因，使上升量H减小。因此，在比较例子的半导体器件中，硅锗区10的上升量H趋于发生变化，使外延生长的控制变得困难。
相反，在本实施例的半导体器件中，硅锗区10的表面变成不太可能生长出晶体的(110)晶面。这使外延生长能够自动停止，从而提高了外延生长的可控制性。并且，可以减小硅锗区10的上升量H的变化。顺便说一下，自动停止意味着，在沟槽g2中的硅锗区10被填满之后，从表面的外延生长的速率就降低了。但是，自动停止并不意味着外延生长的完全停止。
并且，类似地，对于在硅锗区10上生长的硅区11，不太可能从(100)晶面中生长出晶体。于是，类似地，对于硅区11，提高了外延生长的可控制性。并且，可以减小硅区11的表面高度(顶面高度)的变化。因此，对于任何区域中的p沟道型MISFET Qp1，可以较不变化地将由压缩应力膜(31)引起的压缩应力施加于p沟道型MISFETQp1的源极/漏极区SD1。
顺便说一下，在硅锗和硅的外延生长步骤中，除了沟槽g2之外的其它区域被氮化硅膜6、侧壁SW1、或氮化硅膜8覆盖着。由于这个原因，未形成硅锗区10(和覆盖硅区11)。因此，在pMIS区1B中形成，而不在nMIS区1A中形成硅锗区10(和覆盖硅区11)。
然后，通过热氧化方法等使硅区11的表面层部分氧化。其结果是，在硅区11的表面上，形成氧化硅膜(未示出)。该氧化硅膜起在如后所述除去氮化硅膜8期间防止硅区11或硅锗区10被蚀刻的蚀刻保护膜的作用。
然后，如图22所示，使用热磷酸等，蚀刻和除去nMIS区1A中的氮化硅膜8和pMIS区1B中的侧壁SW1的氮化硅膜8。在这个步骤中，也可以除去栅电极GE1和GE2上面的氮化硅膜6。
然后，通过蚀刻除去氧化硅膜7。在本申请中，进行各向异性蚀刻，以便在栅电极GE1和GE2的每个侧壁处留下氧化硅膜7。在蚀刻期间，也除去了栅电极GE1和GE2上面的每个氧化硅膜5。并且，也除去了硅区11的表面上的氧化硅膜。顺便说一下，可以使用湿法蚀刻完全除去氧化硅膜7。但是，在栅电极GE1和GE2的每个侧壁处可以留下氧化硅膜7。这样可以在后面所述的离子注入期间保护栅电极GE1和GE2。顺便说一下，可以省略氧化硅膜7的除去步骤，以便通过氧化硅膜7进行后面所述的离子注入。
然后，如图23所示，在nMIS区1A中的栅电极GE1的相反两侧的硅衬底1的每个部分中，形成n-型半导体区(n-型扩展区)EX1。而在pMIS区1B中的栅电极GE2相反两侧的硅衬底1的每个部分中，形成p-型半导体区(p-型扩展区)EX2。
n-型半导体区EX1是通过，例如，将栅电极GE1作为掩模而将n型杂质(例如，磷或砷)离子注入nMIS区1A中形成的。通过该步骤，与栅电极GE1对准地形成n-型半导体区EX1。而p-型半导体区EX2是通过，例如，将栅电极GE2作为掩模而将p型杂质(例如，硼)离子注pMIS区1B中形成的。通过该步骤，与栅电极GE2对准地形成p-型半导体区EX2。
然后，如图24所示，在硅衬底1的主表面上，例如，通过CVD方法沉积膜厚为大约10到40nm的氮化硅膜13作为绝缘膜。通过该步骤，将氮化硅膜13覆盖在栅电极GE1和GE2上。
然后，各向异性蚀刻(回蚀刻)氮化硅膜13。其结果是，在栅电极GE1和GE2的每个侧壁上，形成包括氮化硅膜13的侧壁(侧壁绝缘膜、侧壁间隔件)SW2(图25)。除了在栅电极GE1和GE2的每个侧壁上留下来作为侧壁SW2的部分之外，各向异性蚀刻(回蚀刻)除去氮化硅膜13的所有其它部分。并且，当在栅电极GE1和GE2上留下氮化硅膜6时，为了形成侧壁SW2，通过各向异性蚀刻步骤也除去氮化硅膜6。
然后，如图26所示，在栅电极GE1和侧壁SW2相反两侧的硅衬底1的每个部分中，形成n+型半导体区SD1。n+型半导体区SD1是通过将n型杂质(例如，磷或砷)离子注nMIS区1A中形成的。作为离子注入的条件，例如，以5到20keV的能量，并且以1E14到1E15cm-2的浓度注入磷。顺便说一下，1E14代表1014。在这个步骤中，栅电极GE1和在其侧壁上的侧壁SW2起离子注入禁止掩模的作用。由于这个原因，与栅电极GE1和侧壁SW2对准地形成n+型半导体区SD1。
顺便说一下，如上所述，当作为硅锗区10，沉积了未掺杂硅锗区10时，在硅锗区10和覆盖硅区11中形成p+型半导体区。p+型半导体区是通过将p型杂质(例如，硼)离子注pMIS区1B中形成的。作为离子注入的条件，例如，以0.5到2keV的能量，并且以1E15到1E16cm-2的浓度注入硼。在这个步骤中，栅电极GE2和在其侧壁上的侧壁SW2起离子注入禁止掩模的作用。由于这个原因，与栅电极GE2和侧壁SW2对准地形成p+型半导体区。
并且，如上所述，当作为硅锗区10，在引入p型杂质的同时形成硅锗区10时，区域10变成p+型半导体区SD2。可替代的是，当将p型杂质(例如，硼)注入硅锗区10和覆盖硅区11中时，在硅锗区10中，在p+型半导体区SD2与底下未掺杂区域之间出现边界。
在离子注入之后，进行激活引入的杂质的退火处理(激活退火、热处理)。例如，进行大约900到1000℃尖峰退火。这可以激活n-型半导体区EX1、p-型半导体区EX2、n+型半导体区SD1、和硅锗区10(p+型半导体区SD2)中的杂质。
通过直到此刻的步骤，形成了LDD(轻度掺杂漏极)结构的源极/漏极区。也就是说，n+型半导体区SD1和n-型半导体区EX1是起n沟道型MISFET Qn1的源极或漏极作用的n型半导体区(杂质扩散层)。形成了杂质浓度比n-型半导体区EX1高和结深比n-型半导体区EX1大的n+型半导体区SD1。而硅锗区10(p+型半导体区SD2)和p-型半导体区EX2是起p沟道型MISFET Qp1的源极或漏极作用的p型半导体区(杂质扩散层)。形成了杂质浓度比p-型半导体区EX2高和结深比p-型半导体区EX2大的硅锗区10(p+型半导体区SD2)。
并且，在这些步骤中，在除去侧壁SW1之后，新形成侧壁SW2。但是，可以省略侧壁SW2的形成步骤。例如，可以采用如下过程：在侧壁SW1的形成步骤之前，形成n-型半导体区EX1和p-型半导体区EX2；以及在侧壁SW1的形成步骤之后，形成n+型半导体区SD1。可替代的是，当形成未掺杂硅锗区10时，在侧壁SW1的形成步骤之后，形成硅锗区10，并且，进一步形成p+型半导体区SD2。
通过直到此刻的步骤，在nMIS区1A中，形成n沟道型MISFETQn1。而在pMIS区1B中，形成p沟道型MISFET Qp1。
然后，使用RCA清洗等，清洁硅衬底1的表面。RCA清洗代表相继进行氢氟酸清洗、氨/过氧化氢混合溶液清洗、和盐酸/过氧化氢混合溶液清洗，然后，利用超纯水进行清洗的一系列清洗步骤。并且，在RCA清洗之后，使用氢氟酸等，除去硅衬底1的表面上的自然氧化膜。自然氧化膜的除去步骤使栅电极GE1和GE2、n+型半导体区SD1和硅区11的表面暴露出来。
然后，通过自对准硅化(salicide)：自对准硅化技术，在栅电极GE1和GE2以及源极/漏极区(n+型半导体区SD1和硅区11)上，形成金属硅化物层(23a，23)。下面描述金属硅化物层(23a，23)的形成步骤。
首先，如图26所示，在硅衬底1的主表面上，包括在栅电极GE1和GE2、n+型半导体区SD1和硅区11上，例如，使用溅射方法沉积膜厚为大约7到30nm的镍合金膜21作为金属膜。镍合金膜21除了镍(Ni)之外，还包含从由如下组成的群组中选择的至少一种或更多种元素：Pt(铂)、Pd(钯)、Hf(铪)、V(钒)、Al(铝)、Er(铒)、Yb(镱)和Co(钴)。作为镍合金膜21，最好使用包含镍(Ni)和铂(Pt)的合金膜(NiPtx)。在这种情况下，Pt的成分比是，例如，大约3到7at％。
然后，让硅衬底1经受第一次热处理(退火处理)。通过第一次热处理，使形成栅电极GE1和GE2的硅膜4和镍合金膜21相互反应。并且，使形成n+型半导体区SD1和硅区11的单晶硅与镍合金膜21相互反应。其结果是，如图27所示，形成作为金属与半导体之间的反应层的金属硅化物层23a。第一次热处理最好是低温短时间退火。具体地说，作为第一次热处理，在在200到300℃的范围内的温度下，在氮气(N2)气氛中进行10-到120-秒热处理。顺便说一下，可以在将氮气与另一种惰性气体(例如，氩气(Ar)、氖气(Ne)、或氦气(He))混合的混合气体气氛中进行热处理。在已进行第一热处理的阶段，金属硅化物层23a是富金属硅化物层。也就是说，金属硅化物层23a是(Ni1-yMey)2Si相(0＜Y＜1，Z＞1)。Me代表包含在镍合金膜21中的除了Ni之外的金属元素。
然后，通过使用，例如，硫酸/过氧化氢混合物等的湿法蚀刻，除去镍合金膜21的未反应部分。蚀刻处理时间是，例如，大约30到60分钟。其结果是，如图27所示，在栅电极GE1和GE2、n+型半导体区SD1、和硅区11的表面上只留下金属硅化物层23a。
然后，让硅衬底1经受第二次热处理(退火处理)。通过进行第二次热处理，进一步进行硅化反应。如图28所示，金属硅化物层23a变成稳定金属硅化物(Ni1-yMeySi)层23，其中金属元素(Ni和Me的成分之和)与Si的成分比接近1∶1的化学计量比。要求将第二次热处理的热处理温度设置得至少比第一次热处理的热处理温度高。具体地说，作为第二次热处理，在400到600℃的范围内的温度下，在氮气(N2)气体气氛中进行30-秒或更短时间热处理。顺便说一下，可以在将氮气与另一种惰性气体(例如，氩气(Ar)、氖气(Ne)、或氦气(He))混合的混合气体气氛中进行热处理。
顺便说一下，对于在p沟道型MISFET Qp1的源极/漏极区(即，p+型半导体区SD2)上形成的金属硅化物层23，底下硅锗区10也对硅化反应有贡献。因此，金属硅化物层23可能在其中包含Ge。另一种情况是，只有硅区11的表面层部分对硅化反应有贡献。因此，可能在硅锗区10与金属硅化物层23之间留下薄硅区11。金属硅化物层23可以减小与后面所述的插塞PG的耦合电阻。顺便说一下，在上述过程中，通过两阶段热处理进行硅化。但是，例如，可以在大约450℃的温度下进行第一次热处理。因此，可以省略第二次热处理。
然后，如图29所示，在硅衬底1的整个主表面上，例如，使用等离子体CVD方法等形成膜厚为大约20到50nm的氮化硅膜作为压缩应力膜31。顺便说一下，在本申请中，为了改善p沟道型MISFET Qp1的性能，形成了压缩应力膜31。但是，可以形成拉伸应力膜来取代压缩应力膜31。在这种情况下，可以改善n沟道型MISFET Qn1的特性。
也就是说，当形成拉伸应力膜时，可以通过拉伸应力提高n沟道型MISFET Qn1的沟道区中的电子的迁移率。这样就可以增大n沟道型MISFET Qn1的接通电流。并且，当形成压缩应力膜时，压缩应力可以提高p沟道型MISFET Qp1的沟道区中的空穴的迁移率。这样就可以增大p沟道型MISFET Qp1的接通电流。
当使用，例如，甲硅烷(SiH4)、一氧化二氮(N2O)和氨(NH3)形成包括氮化硅膜的拉伸应力膜时，通过等离子体CVD在大约250℃到400℃的温度下沉积氮化硅膜。然后，在施加紫外线的同时，进行大约400℃到550℃热处理。另一种情况是，当使用，例如，硅烷(SiH4)、一氧化二氮(N2O)和氨(NH3)形成包括氮化硅膜的压缩应力膜时，通过等离子体CVD在大约350℃到500℃的温度下沉积氮化硅膜。
在本申请中，形成具有大约1到2GPa的压缩应力的氮化硅膜作为压缩应力膜31。1Pa＝1N/m2。在本申请中，在本实施例中，如上所述，提高了硅锗区10和覆盖硅区11的表面的平坦度。由于这个原因，趋于对其施加由压缩应力膜31引起的压缩应力。这可以进一步改善p沟道型MISFET的特性。
然后，在压缩应力膜31上，例如，通过CVD方法等沉积氧化硅作为层间绝缘膜32。然后，使用CMP(化学机械抛光)方法等使层间绝缘膜32的表面变平坦。
然后，如图30所示，有选择地除去n沟道型MISFET Qn1的源极/漏极区(n+型半导体区SD1)和p沟道型MISFET Qp1的源极/漏极区(硅锗区10(p+型半导体区SD2))上的层间绝缘膜32和压缩应力膜31。其结果是，形成接触孔(通孔、孔)CNT。例如，将压缩应力膜31作为蚀刻阻止膜，图案化层间绝缘膜32。然后，蚀刻压缩应力膜31。其结果是，形成接触孔CNT。
然后，在每个接触孔CNT中，形成导电膜，从而形成插塞(用于耦合的导电部分)PG。为了，例如，在包括接触孔CN的内部(在底部和侧壁上)的层间绝缘膜32上形成插塞PG，沉积阻挡导电膜(未示出)。然后，在阻挡导电膜上，沉积膜厚足以填满接触孔CNT的主导电膜。然后，通过CMP方法、回蚀刻方法等除去层间绝缘膜32上的主导电膜和阻挡导电膜的不必要部分。作为阻挡导电膜，可以使用，例如，钛膜、氮化钛膜或它们的层合膜等。作为主导电膜，可以使用钨膜等。
在n沟道型MISFET Qn1的源极/漏极区(n+型半导体区SD1)上形成的插塞PG与源极/漏极区的表面上的金属硅化物层23接触和电耦合。在p沟道型MISFET Qp1的源极/漏极区(p+型半导体区SD2)上形成的插塞也与源极/漏极区的表面上的金属硅化物层23接触和电耦合。并且，尽管未示出，但也可以在栅电极GE1和GE2上形成插塞PG。
然后，如图31所示，在层间绝缘膜32上(包括在插塞PG上)，依次形成阻止绝缘膜33和层间绝缘膜34。阻止绝缘膜33相对于层间绝缘膜34具有蚀刻选择性。例如，作为阻止绝缘膜33，可以使用氮化硅膜，而作为层间绝缘膜34，可以使用氧化硅膜。
然后，通过单镶嵌方法，形成第一层导线M1。在层间绝缘膜34上制作图案。然后，蚀刻阻止绝缘膜33。其结果是，形成布线沟槽。然后，在包括布线沟槽的内部的层间绝缘膜34上，形成阻挡导电膜(未示出)和种子层(未示出)。然后，使用电镀方法等，在种子层上，形成金属镀膜。然后，通过CMP方法除去除了布线沟槽之外的区域中的金属镀膜、种子层和阻挡导电层的部分。其结果是，形成第一层导线M1。作为阻挡导电膜，可以使用，例如，氮化钛膜、钽膜、或氮化钽膜。作为种子层，可以使用铜(Cu)的种子层。作为金属镀膜，可以使用铜镀膜。
导线M1通过插塞PG与n沟道型MISFET Qn1和p沟道型MISFET Qp1的源极/漏极区(SD1和SD2)、和栅电极GE1和GE2等电耦合。然后，通过双镶嵌方法等，形成第二或更高层导线。但是，在本申请中，省略了对它们的描述。并且，导线M1、和第二或更高层导线不局限于镶嵌导线，也可以通过图案化用于布线的导电膜而形成。作为用于布线的导电膜，例如，可以使用钨、铝(Al)等。
然后，在最上层导线上，形成保护膜等。然后，通过切割等切分(划分)硅衬底1。其结果是，形成多个半导体器件(半导体芯片)。
图32是示出使用本实施例的半导体器件的半导体芯片的配置例子的平面图。因此，通过这些步骤形成的半导体器件可以用作含有存储器和外围电路的半导体芯片。显示在图32中的半导体芯片SM1含有形成像SRAM(静态随机访问存储器)那样的存储器单元阵列的存储器区(存储电路区、存储器单元阵列区、或SRAM区)41、和形成除了存储器之外的电路(外围电路)的外围电路区42。外围电路区42包括形成逻辑电路的逻辑电路区42a。如果有必要，经由半导体芯片SM1的内部布线层(导线M1和更高层导线)在存储器区41与外围电路区42之间，以及在外围电路区42之间建立起电耦合。并且，在半导体芯片SM1的主表面(前表面)的外围部分上，沿着半导体芯片SM1的主表面的四边形成多个盘状电极(焊盘)PD。各个盘状电极PD经由半导体芯片SM1的内部布线层与存储器区41、外围电路区42等电耦合。顺便说一下，图32是平面图。但是，为了易于理解起见，将阴影线加在存储器区41和逻辑电路区42a上。
例如，可以使用p沟道型MISFET Qp1和n沟道型场效应晶体管Qn1配置SRAM存储器单元。另一种情况是，可以使用p沟道型MISFET Qp1和n沟道型块效应晶体管Qn1配置逻辑电路区42a中的逻辑电路。
例如，关于元件的密度，在存储器区41中密集地形成元件。另一种情况是，在逻辑电路区42a中，可以按照逻辑电路的布局出现元件的密集部分和稀疏部分。即使元件的密度发生变化，依照本实施例，也可以减小硅锗区10(参见图21)的上升量H的变化。
如直到此刻的详述，依照本实施例，可以改善半导体器件的特性。
图33是本发明人制作的半导体器件(p沟道型MISFET Qp1)原型的剖面照片。图34是该照片的再现图。如图33和34所示，在硅衬底1与硅锗区10之间的边界上，可以观察到作为第一斜面的(100)晶面、和作为第二斜面的以90°角以该(100)晶面相交的(100)晶面。并且，可以观察到硅锗区10的顶面形成在比栅极绝缘膜3的顶面位置低的位置上。并且，如上所述，在本实施例的半导体器件中，可以观察到迁移率比比较例子提高了大约20％(图17)。
顺便说一下，该步骤只是一个例子。不言而喻，可以作出各种修改。例如，在nMIS区1A中或在pMIS区1B中，可以形成阱。可替代的是，可以采用如下过程：将Al(铝)注入nMIS区1A中的金属硅化物层23中以便引起拉伸应力；这样就改善了n沟道型MISFETQn1的性能。还有可替代的是，为了通过阻挡膜保护镍合金膜21的顶部，可以进行硅化。并且，在本实施例中，使用了硅衬底1。但是，也可以使用其它半导体衬底，只要可以在其中形成沟槽g2就行。并且，对于硅锗区10和碳化硅区12，可以使用晶格常数与形成衬底的半导体材料不同的其它半导体材料。
第二实施例
在第一实施例中，通过经由第一次蚀刻和第二次蚀刻的两阶段蚀刻，形成所希望形状的沟槽g2。但是，在本实施例中，在第一次蚀刻之后，进行离子注入，然后进行第二次蚀刻。
图35和36每一个都是示出本实施例的半导体器件的制造步骤的剖视图。
首先，与第一实施例一样，准备晶面取向为(110)的硅衬底1。形成元件隔离区2、栅极绝缘膜3、栅电极GE1和GE2、侧壁SW1、和帽绝缘膜CP(参见图7和8)。
然后，将这些形状的侧壁SW1和帽绝缘膜CP作为掩模，进行第一次蚀刻。具体地说，在pMIS区1B中，从表面蚀刻栅电极(侧壁SW1)GE2相反两侧的硅衬底的每个部分到规定深度，从而形成沟槽g1。第一次蚀刻是通过各向异性干法蚀刻进行的，以便使沟槽形状是大致盒状。例如，将沟槽的深度设置在大约30nm到50nm上。通过第一次蚀刻，在沟槽g1的栅电极GE2侧，使第一侧面暴露出来。在元件隔离区2侧，使第二侧面暴露出来。在本申请中，作为第二侧面，使元件隔离区2的侧壁暴露出来。如上所述，硅衬底1的表面是(110)晶面。于是，在沟槽g1在栅电极GE2侧的第一侧面上，使硅衬底1的(110)晶面暴露出来，以及在底面上，使硅衬底1的(110)晶面暴露出来(参见图10)。
然后，如图35所示，在pMIS区1B中，将侧壁SW1和帽绝缘膜CP作为掩模，使硅衬底1经受Ge离子的离子注入。其结果是，将Ge离子注入底面和作为沟槽g1在栅电极GE2侧的侧面的第一侧面中。因此，形成损伤层。为了在第一侧面部分上形成厚度大的损伤层，可以进行倾斜离子注入。
然后，如图36所示，进行第二次蚀刻。其结果是，使从沟槽g1的第一侧壁和底面暴露出来的硅衬底1进一步后退，从而形成沟槽g2。第二次蚀刻是通过与第一实施例相同的各向异性湿法蚀刻进行的。该步骤形成具有(100)晶面、和以90°角与该(100)晶面相交的(100)晶面的沟槽g2。
然后，与第一实施例一样，在pMIS区1B中的沟槽g2中，外延生长出p型硅锗(SiGe)，以便形成硅锗区10(SD2)。并且，继续在硅锗区10上外延生长出硅(Si)，从而形成硅区11。
然后，与第一实施例一样，除去nMIS区1A中的氮化硅膜8、pMIS区1B中的侧壁SW1的氮化硅膜8、和栅电极GE1和GE2上的氮化硅膜6。因此，形成n-型半导体区EX1和p-型半导体区EX2(参见图23)。并且，形成侧壁SW2，然后，形成n+型半导体区SD1(参见图25)。随后的步骤与第一实施例相同，因此省略对它们的描述。
因此，除了描述在第一实施例中的效果之外，本实施例产生了如下效果。也就是说，通过Ge离子的离子注入形成了损伤层，因此趋于进行湿法蚀刻。因此，使(100)晶面、和以90°角与该(100)晶面相交的(100)晶面在较早阶段暴露出来。并且，暴露的晶面的面积也增大了。并且，还提高了在沟槽g2内部形成的硅锗区10的晶性，从而可以进一步改善p沟道型MISFET Qp1的特性。
顺便说一下，在形成损伤层的离子注入中，除了Ge离子之外，也可以注入Si离子。
第三实施例
在第一实施例中，硅锗区10包括60到80at％的Si和20到40at％的Ge。但是，在本实施例中，可以将硅锗区10的Ge浓度设置在25at％或更高上。顺便说一下，除了硅锗区10的配置(成分比)和制造方法之外，本实施例中的配置和制造方法与第一实施例相同。因此，省略对除了硅锗区10的配置和制造步骤之外的配置和制造步骤的描述。
如上所述，硅锗区10可以将，例如，硅烷系气体和锗烷系气体用作原料气体，通过外延生长形成。作为硅烷系气体，可以使用，例如，甲硅烷气体(SiH4)和二氯硅烷(SiH2Cl2)。而作为锗烷系气体，可以使用甲锗烷气体(GeH4)等。并且，通过调整锗烷系气体的供应量(流速)与硅烷系气体的供应量之比，可以改变硅锗区10中的Ge的浓度(比率、成分比)。于是，在外延生长期间，将锗烷系气体的供应量(流速)与硅烷系气体的供应量之比设置得较高。这样就可以提高硅锗区10中的Ge浓度。
顺便说一下，与第一实施例一样，可以形成厚度为，例如，大约40到100nm的硅锗区10。可以形成厚度为，例如，大约5到20nm的硅区11。在本申请中，利用包含在原料气体中的像氢化硼(B2H6)那样的p型掺杂气体(用于添加p型杂质的气体)进行沉积。其结果是，形成p型硅锗区10。顺便说一下，在沉积了未掺杂硅锗区10之后，可以通过离子注入方法注入p型杂质离子。
下面将示出本实施例中硅锗区10的外延生长条件的一个例子。为了形成硅锗区10，例如，在反应室(腔)内，在650℃和1.33kPa气压下，与作为载气的具有35ccm的流速的盐酸(HCl)一起，分别以20sccm，16sccm，和160sccm的流速引入二氯硅烷、甲锗烷气体、和氢化硼(B2H6)，作为原料气体。当硅锗在这样的条件下外延生长时，用原子百分比表示的Ge的数量是大约30％，而用原子百分比表示的Si的数量是大约70％。也就是说，当将硅锗表达成Si1-xGex时，x≈0.3。
此后，与第一实施例一样，继续在硅锗区10上外延生长出硅(Si)，从而形成硅区11。
因此，硅锗区10中的Ge浓度的增大导致了每个具有大晶格常数的格点的数量的增加。这样就导致了对p沟道型MISFET Qp1的沟道区的压缩应力增大。其结果是，可以进一步改善p沟道型MISFET Qp1的特性。硅锗区10中的Ge浓度最好设置在25at％或更高上。
第四实施例
在本实施例中，在硅锗的外延生长中，在其生长期间改变锗烷系气体的供应量(流速)与硅烷系气体的供应量之比。顺便说一下，除了硅锗区10的配置(成分比)和制造方法之外，本实施例中的配置和制造方法与第一实施例相同。因此，省略对除了硅锗区10的配置和制造步骤之外的配置和制造步骤的描述。
如上所述，硅锗区10可以将，例如，硅烷系气体和锗烷系气体用作原料气体，通过外延生长形成。作为硅烷系气体，可以使用，例如，甲硅烷气体(SiH4)和二氯硅烷(SiH2Cl2)。而作为锗烷系气体，可以使用甲锗烷气体(GeH4)等。并且，通过调整锗烷系气体的供应量(流速)与硅烷系气体的供应量之比，可以改变硅锗区10中的Ge的浓度(比率、成分比)。于是，在外延生长期间，改变锗烷系气体的供应量(流速)与硅烷系气体的供应量之比。这样就可以改变硅锗区10中的Ge浓度。例如，在生长的较早阶段，生长只受硅烷系气体影响(Si1-xGex，其中x是0)，并且，锗烷系气体的供应量与硅烷系气体的供应量之比逐渐增大。在生长的较晚阶段，调整硅烷系气体的供应量与锗烷系气体的供应量的流速比，以便Si1-xGex的x是大约0.4。在这种情况下，硅锗区10(Si1-xGex)中的x从0增大到0.4。
在本申请中，如上所述，在硅锗区10的外延生长中，晶体生长优先从要成为沟槽g2的侧面的(100)晶面、和以90°角与该(100)晶面相交的(100)晶面开始。于是，在沟槽g2的侧面(第一斜面和第二斜面、或侧壁部分)上，锗浓度低于其它区域的锗浓度。锗浓度沿着生长方向增大。
例如，Ge浓度随着沿着沟槽g2内部的方向、和进一步沿着沟槽g2的第二侧面方向(元件隔离区2的方向)从侧面(第一斜面和第二斜面、或侧壁部分)生长的过程而增大。并且，Ge浓度从沟槽g2的底面向顶面增大。但是，如上所述，在形成第一侧面的(100)晶面上比在形成沟槽g2的底面的(110)晶面上更有可能生长出晶体。由于这个原因，沿着横向(从第一侧面到第二侧面)的浓度梯度较大。顺便说一下，作为沟槽g2的第二侧面，可以不让元件隔离区2暴露出来，而是让硅衬底1暴露出来。在这种情况下，晶体生长也沿着沟槽g2内部的方向从第二侧面开始。
于是，在沟槽g2的侧面(第一斜面和第二斜面、或侧壁部分)上，如上所述，锗浓度低于其它区域的锗浓度。更具体地说，可以认为至少沟槽g2的侧面(第一斜面和第二斜面、或侧壁部分)处的硅锗区10在浓度上低于沟槽g2的第一侧面(在栅电极GE2侧)与第二侧面(在元件隔离区2侧)之间的中间部分上的表面处的硅锗区10。
因此，在逐渐增加锗烷系气体的供应量的比例的同时，进行硅锗的外延生长。其结果是，沟槽g2的第一侧壁和底面部分附近的晶体应变减小了。这样就可以减少晶体缺陷，并且可以提高沉积性能。另一方面，在硅锗区10中，Ge浓度从槽g2的侧壁附近开始逐渐增大。于是，晶格常数大的格点在数量上增加了，最后，Ge浓度变成大约40at％。这样就使由SiGe引起的应变增大了，从而可以增大对p沟道型MISFET Qp1的沟道区的压缩应力。
第五实施例
在第一实施例中，在具有所希望形状的沟槽g2中，形成硅锗区10。并且，在p沟道型MISFET Qp1上，形成压缩应力膜31。其结果是，改善了p沟道型MISFET Qp1的特性。但是，在本实施例中，对甚至改善n沟道型MISFET Qn1的特性的各种应用例子加以描述。图37～44每一个都是示出本实施例的半导体器件及其制造步骤的必要部分剖视图。图37对应于应用例子1；图38对应于应用例子2；图39和40对应于应用例子3；以及图41～44对应于应用例子4。顺便说一下，在本实施例中，也对与第一实施例的配置和制造步骤不同的配置和制造步骤作详细描述。
应用例子1
在显示在图37中的半导体器件中，作为n沟道型MISFET Qn1的栅极绝缘膜3a，使用高介电常数绝缘膜(高k绝缘膜)。作为形成栅电极GE1的导电膜，使用含有金属膜和布置在金属膜上的多晶硅(多晶硅膜)的层合导电膜4a。使用所谓的金属栅电极GE1。除了层合导电膜4a之外，可以使用金属化合物膜。
因此，通过将高介电常数绝缘膜用作栅极绝缘膜3a，可以增大n沟道型MISFET Qn1的电流量。并且，可以增大栅极绝缘膜3a的膜厚。这样就可以减小漏电流。并且，栅极绝缘膜(高介电常数绝缘膜)3a和金属栅电极GE1的组合抑制了禁止电子流动的声子振动。这样就进一步改善了n沟道型MISFET Qn1的驱动特性。
作为高介电常数绝缘膜3a，可以使用，例如，HfO2、HfSiON、La2O3、或Al2O3。并且，作为形成金属栅电极GE1的金属膜，可以使用，例如，Al、Ru、或W。可替代的是，可以使用像TiN或TaSiN那样，金属和氮的导电化合物或包括金属、半导体、和氮的导电化合物。并且，作为金属栅电极GE1，可以将金属膜或导电化合物用作单层。并且，金属栅电极GE1可以是导电化合物和设置在该导电化合物上的多晶硅的层合膜。
n沟道型MISFET Qn1的栅极绝缘膜(高介电常数绝缘膜)3a和金属栅电极GE1对形成方法没有限制，而是可以通过例如如下步骤形成。
与第一实施例一样，在硅衬底1中，形成薄氧化硅膜作为元件隔离区2和栅极绝缘膜3。然后，除去nMIS区1A中的氧化硅膜。只在nMIS区1A中形成高介电常数绝缘膜作为栅极绝缘膜3a。
然后，与第一实施例一样，在栅极绝缘膜3a上，形成硅膜4、氧化硅膜5、和氮化硅膜6作为导电膜。然后，对膜图案化，从而在pMIS区1B中形成栅电极GE2和帽绝缘膜CP。然后，仅在nMIS区1A中的栅极绝缘膜3a上形成作为层合导电膜4a的金属膜和设置在金属膜上的多晶硅、氧化硅膜5、和氮化硅膜6。然后，对膜图案化，导致包括层合导电膜4a和帽绝缘膜CP的金属栅电极GE1的形成。
此后，与第一实施例一样，在栅电极GE1和GE2的侧壁上，形成侧壁SW1。然后，在pMIS区1B中，进行详述在第一实施例中的两级蚀刻步骤，从而形成每个沟槽g2。在沟槽g2的内部，外延生长出p型硅锗，从而形成p型硅锗区10(SD2)。随后，继续在硅锗区10上外延生长出硅(Si)，从而形成硅区11。
然后，与第一实施例一样，除去侧壁SW1。在nMIS区1A中，形成n-型半导体区EX1。而在pMIS区中，形成p-型半导体区EX2。然后，在栅电极GE1和GE2的侧壁上，形成包括氮化硅膜13的侧壁SW2。然后，在硅衬底1在栅电极GE1和侧壁SW2相反两侧的部分中，形成n+型半导体区SD1。然后，与第一实施例一样，通过自对准硅化技术，在栅电极GE1和GE2以及源极/漏极区的表面上，形成金属硅化物层23。然后，在硅衬底1的整个主表面上，形成压缩应力膜31。然后，与第一实施例一样，形成层间绝缘膜32、插塞PG、阻止绝缘膜33、和层间绝缘膜34，以及第一层导线M1。
因此，除了第一实施例的效果之外，本实施例产生了如下效果。也就是说，如第一实施例所述，(110)的硅衬底1的使用可以提高p沟道型MISFET Qp1中的空穴的迁移率。但是，当使用(110)硅衬底1时，n沟道型MISFET Qn1中的电子的迁移率与使用(100)硅衬底的情况相比变得更低了。
但是，在本实施例的应用例子1中，作为n沟道型MISFET Qn1的栅极绝缘膜3a，使用了高介电常数绝缘膜。作为形成栅电极GE1的导电膜，使用了层合导电膜(金属膜和布置在金属膜上的多晶硅)4a。由于这个原因，如上所述，可以改善n沟道型MISFET Qn1的驱动特性。
因此，在本实施例中，可以改善p沟道型MISFET Qp1和n沟道型MISFET Qn1两者的特性。
顺便说一下，对于p沟道型MISFET Qp1的栅极绝缘膜3，可以使用高介电常数绝缘膜(高k绝缘膜)。对于栅电极GE2，可以使用金属栅电极。对于p沟道型MISFET Qp1的栅极绝缘膜3的高介电常数绝缘膜，可以使用与用于n沟道型MISFET Qn1的栅极绝缘膜3a的材料相同的材料，并且可以采用相同配置。而对于p沟道型MISFETQp1的栅电极GE2，可以使用与用于n沟道型MISFET Qn1的栅电极GE1的材料相同的材料，并且可以采用相同配置。可替代的是，对于n沟道型MISFET Qn1和p沟道型MISFET Qp1，可以分别使用不同高介电常数绝缘膜和栅电极材料，以便分别最佳地控制在沟道下面的半导体的逸出功。还有可替代的是，对于n沟道型MISFET Qn1和p沟道型MISFET Qp1，为了最佳地控制在沟道下面的半导体的逸出功，可以对高介电常数绝缘膜和栅电极分别采用不同配置。
因此，对于p沟道型MISFET Qp1的栅极绝缘膜3，使用高介电常数绝缘膜(高k绝缘膜)。对于栅电极GE2，使用金属栅电极。其结果是，可以进一步改善p沟道型MISFET Qp1的特性。
应用例子2
在显示在图38中的半导体器件中，n沟道型MISFET Qn1的源极/漏极区(n+型半导体区SD1和SD3)每一个被布置在碳化硅(SiC)区12上。对于这样的结构，使拉伸应力作用于(施加于)n沟道型MISFET Qn1的沟道区。这样就可以提高电子的迁移率(沟道区中的电子的迁移率)。其结果是，可以增大通过n沟道型MISFET Qn1的沟道的接通电流，从而可以实现更高速操作。碳化硅区12使拉伸应力作用于沟道区。这主要由于碳化硅区12的晶格常数小于硅(硅衬底1)的晶格常数的事实。
n沟道型MISFET Qn1的碳化硅区12对其形成方法没有限制，而是可以通过，例如，如下步骤形成。
与第一实施例一样，在硅衬底1中，形成元件隔离区2、栅极绝缘膜3、栅电极GE1和GE2、帽绝缘膜CP、和侧壁SW1。然后，在pMIS区中，进行详述在第一实施例中的两级蚀刻步骤，从而形成沟槽g2。在沟槽g2的内部，外延生长出p型硅锗，从而形成p型硅锗区10(SD2)。随后，继续在硅锗区10上外延生长出硅(Si)，从而形成硅区11(参见图22)。并且，在形成侧壁SW1之后，在nMIS区中，将侧壁SW1作为掩模，注入碳团(cluster carbon)。然后，使硅衬底1在侧壁SW1相反两侧的每个部分变成非晶的。然后，进行热处理，以便使变成非晶的区域重新晶化。这导致了在硅衬底1在侧壁SW1的相反两侧的每个部分中形成碳化硅区12。
然后，与第一实施例一样，在nMIS区1A中，形成每个n-型半导体区EX1。而在pMIS区1B中，形成每个p-型半导体区EX2。然后，在栅电极GE1和GE2的每个侧壁处，形成包括氮化硅膜13的侧壁SW2。然后，在碳化硅区12在栅电极GE1和侧壁SW2的相反两侧的每个部分中，形成n+型半导体区SD1。
此后，与第一实施例一样，通过自对准硅化技术，在栅电极GE1和GE2以及源极/漏极区(n+型半导体区SD1和p+型半导体区SD2)的表面上，形成金属硅化物层23a或23。然后，在硅衬底1的整个主表面上，形成压缩应力膜31。然后，与第一实施例一样，形成层间绝缘膜32、插塞PG、阻止绝缘膜33、和层间绝缘膜34，以及第一层导线M1。
因此，除了第一实施例的效果之外，本实施例产生了如下效果。也就是说，如第一实施例所述，(110)的硅衬底1的使用可以提高p沟道型MISFET Qp1中的空穴的迁移率。但是，当使用(110)硅衬底1时，n沟道型MISFET Qn1中的电子的迁移率与使用(100)硅衬底的情况相比变得更低了。
但是，在本实施例的应用例子2中，在碳化硅区12中形成n沟道型MISFET Qn1的源极/漏极区。由于这个原因，如上所述，可以使拉伸应力作用于n沟道型MISFET Qn1的沟道区。这样就可以改善n沟道型MISFET Qn1的驱动特性。
因此，在本实施例中，可以改善p沟道型MISFET Qp1和n沟道型MISFET Qn1两者的特性。
应用例子3
在显示在图39和40中的半导体器件中，在n沟道型MISFET Qn1的源极/漏极区上，形成拉伸应力膜(拉伸衬垫膜)52。在p沟道型MISFET Qp1的源极/漏极区上，形成压缩应力膜31。这样的结构可以称为双应力衬垫结构。
因此，除去nMIS区1A上的压缩应力膜31，并且形成拉伸应力膜52。这样就可以提高n沟道型MISFET Qn1中的电子的迁移率。其结果是，可以增大n沟道型MISFET Qn1的接通电流。
n沟道型MISFET Qn1上的拉伸应力膜52对其形成方法没有限制，而是可以通过，例如，如下步骤形成。
与第一实施例一样，在硅衬底1中，形成元件隔离区2。然后，在nMIS区1A中，形成n沟道型MISFET Qn1。在pMIS区1B中，形成p沟道型MISFET Qp1。然后，通过自对准硅化技术，在栅电极GE1和GE2和源极/漏极区的表面上，形成金属硅化物层23(参见图28)。然后，与第一实施例一样，在硅衬底1的整个主表面上，形成压缩应力膜31。然后，如图39所示，在压缩应力膜31上，形成绝缘膜51作为蚀刻阻止膜。要求绝缘膜51由与用于后面所述的拉伸应力膜52的材料不同的材料形成。例如，当后面形成的拉伸应力膜52是氮化硅膜时，作为绝缘膜51，最好是氧化硅膜。但是，除此之外，碳化硅膜、碳氮化硅膜、或氧氮化硅膜都可以用作绝缘膜51。绝缘膜51的膜厚(形成膜厚)是，例如，大约6到20nm。
然后，干法蚀刻并除去nMIS区1A中的绝缘膜51和底下的压缩应力膜31。然后，在硅衬底1的整个主表面上，形成拉伸应力膜52。拉伸应力膜52包括，例如，氮化硅，并且可以通过等离子体CVD方法等形成。可以将膜厚(沉积膜厚)设置为20到50nm。当使用，例如，甲硅烷(SiH4)、一氧化二氮(N2O)和氨(NH3)如此形成包括氮化硅膜的拉伸应力膜52时，通过等离子体CVD在大约250℃到400℃的温度下沉积氮化硅膜。然后，在施加紫外线的同时，进行大约400℃到550℃热处理。其结果是，可以形成包括氮化硅膜的拉伸应力膜。拉伸应力膜52的拉伸应力是，例如，大约1到2GPa。然后，如图40所示，将光致抗蚀剂膜PR3覆盖在nMIS区1A上。因此，干法蚀刻并除去pMIS区1B中的拉伸应力膜52。在干法蚀刻中，使绝缘膜51起蚀刻阻止膜的作用。
然后，除去光致抗蚀剂膜PR3。然后，与第一实施例一样，形成层间绝缘膜32、插塞PG、阻止绝缘膜33、和层间绝缘膜34，以及第一层导线M1。
因此，除了第一实施例的效果之外，本实施例产生了如下效果。也就是说，如第一实施例所述，(110)的硅衬底1的使用可以提高p沟道型MISFET Qp1中的空穴的迁移率。但是，当使用(110)硅衬底1时，n沟道型MISFET Qn1中的电子的迁移率与使用(100)硅衬底的情况相比变得更低了。
但是，在本实施例的应用例子3中，在n沟道型MISFET Qn1的源极/漏极区上，布置了拉伸应力膜52。由于这个原因，如上所述，可以提高电子的迁移率，从而可以增大接通电流。这样就可以改善n沟道型MISFET Qn1的驱动特性。
因此，在本实施例中，可以改善p沟道型MISFET Qp1和n沟道型MISFET Qn1两者的特性。
应用例子4
在本实施例的半导体器件中，使用了含有晶面取向为(100)的nMIS区1A、和晶面取向为(110)的pMIS区1B的硅衬底1a。因此，在晶面取向为(100)的nMIS区1A中，形成n沟道型MISFET Qn1。在晶面取向为(110)的pMIS区1B中，形成p沟道型MISFET Qp1(参见图44)。因此，在晶面取向为(100)的区域中形成n沟道型MISFET Qn1。其结果是，可以提高沟道区中的电子的迁移率，从而可以增大接通电流。
下面参照附图对制造本实施例的半导体器件的方法加以描述。首先，对在其主表面上具有不同晶面取向的硅衬底1a的形成方法加以描述。将晶面取向为(110)的硅衬底1b粘合在晶面取向为(100)的硅衬底1a的上面。因此，抛光硅衬底1b侧，从而减小硅衬底1b的厚度。下面将1b称为硅层。
然后，与第一实施例一样，形成元件隔离区2。例如，在硅衬底1a上面的硅层1b中，形成围绕nMIS区1A和pMIS区1B的元件隔离沟槽。在元件隔离沟槽的内部，嵌入绝缘膜，从而形成元件隔离区2。顺便说一下，元件隔离沟槽的深度优选大于硅层1b的厚度。
然后，如图42所示，将硅离子注入nMIS区1A中，以便使nMIS区1A中的硅层1b变成非晶的。然后，进行热处理，以便使变成非晶的区域重新晶化。在这个步骤中，底下硅衬底1a的晶面取向是(100)，因此，生长(重新晶化)晶面取向为(100)的硅层。于是，如图43所示，nMIS区1A中的硅层1b变成晶面取向为(100)的硅层。
然后，与第一实施例一样，在nMIS区1A中，形成n沟道型MISFET Qn1。在pMIS区1B中，形成p沟道型MISFET Qp1。并且，此后，如果需要，与第一实施例一样，形成金属硅化物层23、压缩应力膜31、层间绝缘膜32、插塞PG、阻止绝缘膜33、和层间绝缘膜34，以及第一层导线M1等。
因此，除了第一实施例的效果之外，本实施例产生了如下效果。也就是说，如第一实施例所述，(110)的硅衬底1的使用可以提高p沟道型MISFET Qp1中的空穴的迁移率。但是，当使用(110)硅衬底1时，n沟道型MISFET Qn1中的电子的迁移率与使用(100)硅衬底的情况相比变得更低了。
但是，在本实施例的应用例子4中，在(100)的硅层1c中，形成n沟道型MISFET Qn1。因此，如上所述，可以提高电子的迁移率，从而可以增大接通电流。其结果是，可以改善n沟道型MISFET Qn1的驱动特性。
因此，在本实施例中，可以改善p沟道型MISFET Qp1和n沟道型MISFET Qn1两者的特性。
应用例子5
在应用例子3中，采用了双应力衬垫结构。但是，在具有SRAM存储器区和外围电路区的半导体器件中，在外围电路区中，可以采用双应力衬垫结构(参见应用例子3)，而在SRAM存储器区中，可以形成拉伸应力膜(拉伸衬垫膜)。
具体地说，在显示在图32中的半导体芯片SM1中，在包括在其中形成的SRAM存储器单元阵列的存储器区41中，形成拉伸应力膜。SRAM包括耦合在双级环中的反相器。形成SRAM的反相器包括称为NMIS反相器和CMIS反相器的那些反相器。NMIS表示n沟道型MISFET，而CMIS表示互补MISFET。
NMIS反相器只包括n沟道型MISFET和高阻多晶硅。CMIS反相器含有n沟道型MISFET和p沟道型MISFET。使用NMIS反相器的那种可以称为4Tr2R配置，而使用CMIS反相器的那种可以称为6Tr配置。
在这样以在其中形成的6Tr配置包括SRAM存储器单元的存储器单元区41中，在n沟道型MISFET和p沟道型MISFET两者的MIS上，形成拉伸应力膜。不言而喻，在以在其中形成的4Tr2R配置包括存储器单元的存储器单元区41中，不形成p沟道型MISFET。因此，可以形成拉伸应力膜。
因此，在存储器单元区41中，也在p沟道型MISFET上面形成拉伸应力膜。其结果是，可以增大形成SRAM存储器单元的n沟道型MISFET Qn1的接通电流，并且可以减小SRAM存储器单元的待机漏电流。
另一方面，在显示在图32中的半导体芯片M1的外围电路区42中，采用详述在应用例子3中的双应力衬垫结构。
也就是说，在外围电路区42中形成的逻辑电路含有多个n沟道型MISFET和p沟道型MISFET。在每个外围电路区42中，在n沟道型MISFET的源极/漏极区上，形成拉伸应力膜，而在p沟道型MISFET的源极/漏极区上，形成压缩应力膜31(双应力衬垫结构，参见应用例子3中的图39和40)。因此，在每个外围电路区42中，采用双应力衬垫结构。这样就可以提高n沟道型MISFET的沟道区中的电子的迁移率。其结果是，可以增大n沟道型MISFET的接通电流。并且，可以提高p沟道型MISFET的沟道区中的空穴的迁移率，从而可以增大p沟道型MISFET的接通电流。
因此，在外围电路区42中，为了增大两种MISFT的驱动力，采用了双应力衬垫结构。在包括在其中形成的SRAM存储器单元阵列的存储器区41中，为了防止存储器单元的待机漏电流等，可以在两种MISFET上形成拉伸应力膜。
顺便说一下，应用例子1至5的配置和制造步骤可以适当组合在一起使用。例如，描述在第五实施例中的应用例子1至5的配置每一个都可以分别应用于第一至第四实施例。可替代的是，应用例子1至5的配置可以适当组合在一起应用于第一至第四实施例。
因此，本发明不局限于这些实施例，可以在不偏离本发明宗旨的范围内作出各种改变。
本发明可有效地应用于半导体器件及其制造技术。

Claims (25)

1.一种半导体器件，包含
(a)具有(110)晶面取向且包括第一半导体的衬底；以及
(b)在所述衬底的第一区域中形成的p沟道型场效应晶体管，其含有：(b1)经由栅极绝缘膜布置在所述第一区域上的栅电极；以及(b2)源极/漏极区，其在布置在所述衬底中的沟槽的内部布置在所述栅电极的相反两侧，并且包括晶格常数比所述第一半导体大的第二半导体，
所述沟槽在位于所述栅电极侧的侧壁部分处具有：晶面取向为(100)的第一斜面；和与所述第一斜面相交的晶面取向为(100)的第二斜面。
2.按照权利要求1所述的半导体器件，
其中，所述源极/漏极区的所述第二半导体含有从所述第一斜面和所述第二斜面外延生长出来的区域。
3.按照权利要求1所述的半导体器件，
其中，所述第一半导体是硅(Si)，并且
其中，所述第二半导体是硅锗(SiGe)。
4.按照权利要求1所述的半导体器件，
其中，所述第一半导体是硅(Si)，
其中，所述第二半导体是硅锗(SiGe)，并且
其中，所述硅锗的锗浓度是25at％或更高。
5.按照权利要求1所述的半导体器件，
其中，所述第一半导体是硅(Si)，
其中，所述第二半导体是硅锗(SiGe)，并且
其中，在所述源极/漏极区中，在所述沟槽的所述侧壁部分处所述硅锗的锗浓度低于其它区域的锗浓度。
6.按照权利要求1所述的半导体器件，
其中，包括所述第二半导体的所述源极/漏极区的顶面每一个是在比栅极绝缘膜的顶面低的位置处形成的。
7.按照权利要求1所述的半导体器件，
其中，在包括所述第二半导体的所述源极/漏极区上，形成所述第一半导体和金属的化合物层。
8.按照权利要求7所述的半导体器件，
其中，所述第一半导体是硅，并且
其中，所述化合物层是金属硅化物层。
9.按照权利要求6所述的半导体器件，
其中，在所述源极/漏极区上，布置着压缩应力膜。
10.按照权利要求1所述的半导体器件，
其中，所述沟槽是通过干法蚀刻所述衬底，然后各向异性湿法蚀刻所述衬底形成的。
11.按照权利要求1所述的半导体器件，
其中，侧壁膜被布置在所述栅电极的相反两侧，并且
其中，所述第一斜面和所述第二斜面位于所述侧壁膜的下面。
12.按照权利要求11所述的半导体器件，
其中，在所述栅电极的相反两侧的所述衬底中，以及在所述侧壁膜的下面，布置着浓度比所述源极/漏极区低的p型半导体区。
13.按照权利要求1所述的半导体器件，
包含在所述衬底的第二区域中形成并具有包括所述第一半导体的源极/漏极区的n沟道型场效应晶体管。
14.按照权利要求13所述的半导体器件，
其中，所述n沟道型场效应晶体管含有：布置在所述第二区域上的包括高介电常数绝缘膜的第二栅极绝缘膜；和布置在所述第二栅极绝缘膜上的包括金属或金属化合物的第二栅电极。
15.按照权利要求1所述的半导体器件，
包含n沟道型场效应晶体管，其具有在所述衬底的第二区域中形成的源极/漏极区，并且包括晶格常数比所述第一半导体小的第三半导体。
16.按照权利要求15所述的半导体器件，
其中，所述第一半导体是硅(Si)，
其中，所述第二半导体是硅锗(SiGe)，并且
其中，所述第三半导体是碳化硅(SiC)。
17.按照权利要求13所述的半导体器件，
其中，在所述n沟道型场效应晶体管的包括所述第一半导体的所述源极/漏极区上，布置着拉伸应力膜。
18.一种半导体器件，包含：
(a)衬底，其含有晶面取向为(110)的第一区域和晶面取向为(100)的第二区域，并且包括第一半导体；
(b)在所述衬底的所述第一区域中形成的p沟道型场效应晶体管，其含有：(b1)经由第一栅极绝缘膜布置在所述第一区域上的第一栅电极；以及(b2)第一源极/漏极区，其在布置在所述衬底中的沟槽的内部布置在所述第一栅电极的相反两侧，并且包括晶格常数比所述第一半导体大的第二半导体；以及
(c)在所述衬底的所述第二区域中形成的n沟道型场效应晶体管，其含有：(c1)经由第二栅极绝缘膜布置在所述第二区域上的第二栅电极；以及(c2)第二源极/漏极区，其在所述衬底中布置在所述第二栅电极的相反两侧，并且包括第一半导体，
所述沟槽在位于第一栅电极侧的侧壁部分处具有：晶面取向为(100)的第一斜面；和与所述第一斜面相交的晶面取向为(100)的第二斜面。
19.一种制造半导体器件的方法，包含如下步骤：
(a)准备至少含有晶面取向为(110)的第一区域、并且包括第一半导体的衬底；
(b)经由第一栅极绝缘膜在所述衬底的所述第一区域上形成第一栅电极；
(c)在所述第一栅电极的相反两侧形成侧壁膜；
(d)将所述侧壁膜作为掩模，在所述第一栅电极的相反两侧干法蚀刻所述衬底，从而在所述衬底中在所述第一栅电极的相反两侧形成第一沟槽；
(e)让所述第一沟槽经受各向异性湿法蚀刻，从而在位于第一栅电极侧的侧壁部分处形成第二沟槽，所述第二沟槽具有晶面取向为(100)的第一斜面和与所述第一斜面相交的晶面取向为(100)的第二斜面；以及
(f)从所述第一斜面和所述第二斜面外延生成晶格常数比所述第一半导体大的第二半导体，从而在所述第二沟槽中形成包括所述第二半导体的半导体区。
20.按照权利要求19所述的制造半导体器件的方法，
其中，所述第一半导体是硅(Si)，以及
其中，所述各向异性湿法蚀刻是使用含有四甲基氢氧化铵的溶液进行的。
21.按照权利要求19所述的制造半导体器件的方法，
其中，在要于所述步骤(d)之后执行的将离子注入所述第一沟槽的底面和侧面中的步骤之后，执行所述步骤(e)。
22.按照权利要求19所述的制造半导体器件的方法，
其中，所述衬底含有晶面取向为(100)的第二区域，
所述方法包含在所述第二区域中形成n沟道型场效应晶体管的步骤。
23.按照权利要求22所述的制造半导体器件的方法，
其中，所述形成n沟道型MISFET的步骤含有经由第二栅极绝缘膜在所述衬底的所述第二区域上形成第二栅电极的步骤、在所述第二栅电极的相反两侧形成包括所述第一半导体的源极/漏极区的步骤。
24.按照权利要求19所述的制造半导体器件的方法，
其中，所述第一半导体是硅(Si)，
其中，所述第二半导体是硅锗(SiGe)，并且
其中，所述步骤(f)的外延生长是将硅烷系气体和锗烷系气体作为原料气体进行的，并且是在在所述外延生长中增加锗烷系气体的供应量与硅烷系气体的供应量的比率的同时进行的。
25.按照权利要求1所述的半导体器件，
其中，作为与晶面取向是(110)晶面的晶面的法线方向等效的方向的<110>方向是所述p沟道型场效应晶体管的沟道的方向。
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