KR100940863B1 - 반도체 장치 형성 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명의 다양일 실시예는 (1) 경사 게르마늄 기판의 제 1 영역 상에 선택적으로 증착되어 선택적으로 증착된 실리콘 물질이 제 1 영역에서의 경사 실리콘 게르마늄 기판 물질의 격자 공간보다 작은 실리콘 물질 격자 공간에 의해서 유발된 인장 변형을 나타내는 실리콘 물질의 NMOS 채널, 및 (2) 기판의 제 2 영역 상에 선택적으로 증착되어 선택적으로 증착된 실리콘 게르마늄 물질이 제 2 영역에서의 경사 실리콘 게르마늄 기판 물질의 격자 공간보다 큰 선택적으로 증착된 실리콘 게르마늄 물질의 격자 공간에 의해서 유발된 압축성 변형을 나타내는 실리콘 게르마늄 물질의 PMOS 채널을 지니는 CMOS 장치에 관한 것이다.

Description

반도체 장치 형성 방법 및 반도체 장치{STRAINED TRANSISTOR INTEGRATION FOR CMOS}
본 발명은 회로 장치 및 회로 장치의 제조 및 구조에 관한 것이다.
기판(예, 반도체(예, 실리콘) 기판상의 집적회로(IC) 트랜지스터, 레지스터, 커패시터, 등)상의 회로 장치의 향상된 성능은 전형적으로 디자인, 제작, 및 이들 장치의 작동 동안에 고려되는 주요 인자이다. 예를 들어, 금속 산화막 반도체(metal oxide semiconductor: MOS) 트랜지스터 반도체 장치, 예컨대, 상보성 금속 산화막 반도체(CMOS)에 사용되는 반도체 장치의 디자인 및 제작 또는 성형 동안에, N-타입 MOS 장치(NMOS) 채널에서의 전자의 이동을 증가시키고 P-타입 MOS 장치(PMOS) 채널에서의 양으로 하전된 정공의 이동을 증가시키는 것이 종종 요구되고 있다.
본 발명의 실시예는 유사한 참조번호가 유사한 부재를 나타내는 첨부된 도면의 특징으로 예를 들어 예시하고 있는 것이며 이로써 제한하는 것이 아니다. 본원에 기재된 발명의 실시예에 대한 참조는 동일일 실시예에서 필수적인 것은 아니며 적어도 하나를 의미한다.
도 1은 반도체 기판 기재의 일부의 개략적인 단면도이다.
도 2는 기판상의 경사(graded) 실리콘 게르마늄 물질 층을 형성시킨 후의 도 1의 반도체 기판이다.
도 3은 경사 실리콘 게르마늄 물질의 영역들 사이에 전기적 절연 물질을 형성시킨 후의 도 2의 반도체 기판을 도시한다.
도 4는 경사 실리콘 게르마늄 물질의 제 1 영역 상에 실리콘 물질 층을 선택적으로 증착시킨 후의 도 1의 반도체 기판을 도시한다.
도 5는 경사 실리콘 게르마늄 물질의 제 2 영역 상에 실리콘 게르마늄 물질층을 선택적으로 증착시킨 후의 도 1의 반도체 기판을 도시하되, 본 도면에서 실리콘 게르마늄 물질은 제 2 영역에서의 단계별 실리콘 게르마늄 물질보다 더 높은 게르마늄 농도를 지닌다.
도 6은 선택적으로 증착된 실리콘과 선택적으로 증착된 게르마늄 물질 상에 고유전율의 물질 층을 형성시킨 후의 도 1의 반도체 기판을 도시한다.
도 7은 선택적으로 증착된 실리콘 물질에서의 NMOS 장치 및 선택적으로 증착된 실리콘 게르마늄 물질에서의 PMOS를 형성시킨 후의 도 1의 반도체 기판을 도시 한다.
도 1은 반도체 기판 기재의 일부에 대한 개략적인 단면도이다. 도 1에 도시된 바와 같이, 실리콘 기재(110)는 다수-결정 실리콘, 단일 결정 실리콘 또는 실리콘 기재 또는 기판, 예컨대, 실리콘 웨이퍼를 형성시키는 다양한 그 밖의 적합한 기술을 포함하거나, 이로부터 형성되거나 성장될 수 있다. 예를 들어, 실시예에 따르면, 기재(110)는 100Å 내지 1,000Å의 순수한 실리콘에 의한 두께 H0를 지니는 단일 결정 실리콘 기판 기재 물질을 성장시킴으로써 형성될 수 있다.
도 2는 기판 상에 경사 실리콘 게르마늄(SiGe) 물질 층을 형성시킨 후의 도 1의 반도체 기판이다. 도 2는 기판 기재(110)의 상부 상에 형성된 경사 실리콘 케르마늄의 기판 물질(120)을 나타낸다. 예를 들어, 기판 물질(120)은 챔버, 예컨대, 반도체 장치 제조 챔버에서 경사 완화된(relaxed) SiGe의 화학 기상 증착(CVD) 에피택셜(epitaxial) 성장에 의해서 형성된 경사 완화된 실리콘 합금 물질의 층일 수 있다. 더욱 특히, 그러한 CVD 성장은 기판 기재(110)를 챔버 내로 위치키시고, 챔버의 내부를 5 SLM(standard liter per minute: 분당 표준 리터) 내지 50 SLM의 수소 흐름(H2) 하에 500℃ 내지 1,000℃의 온도로 가열하고, 챔버를 10 토르 내지 200 토르(예, 대기압 또는 감압)의 압력으로 가압하고, 챔버 내로 실리콘 전구체(예, 본원에 기재된 실리콘 전구체)를 50 SCCM 내지 500 SCCM의 챔버내로의 유속으로 흘려보내고, 0 SCCM로부터 상부 표면(129)이 10% 내지 35%의 게르마늄 백분율을 지니게 하기에 충분한 최종 값으로 게르마늄 전구체의 흐름을 서서히 증가시킴으로써 수행될 수 있다. 더욱 특히, 게르마늄 전구체의 흐름은, 예를 들어, 1 마이크로 깊이당 10% 게르마늄 농도(예, 두께 H3의 깊이 마이크로미터당)의 경사 농도 변화율로, 예컨대, 하부 표면(121)에서의 0%의 초기 농도의 게르마늄으로부터, 예컨대, 상부 표면(129)에서의 20 내지 30% 최종 농도의 게르마늄으로 증가시키는 게르마늄 경사를 유도하기에 충분하게 증가될 수 있다. 실시예에 따르면, 기판 물질(120)은, 예컨대, 상부 표면(129)에서, 5 내지 20%의 최종 농도 게르마늄의 게르마늄 농도를 지닐 수 있다.
따라서, 실시예에 따르면, 경사 농도 변화율, 및/또는 경사 실리콘 게르마늄 물질의 두께는 하부 표면(121)에서 시작된 선택된 경사율로부터 초래되는 상부 표면(129)에서 선택된 최종 게르마늄 농도를 제공하도록 다양할 수 있다. 또한, 실시예에 따르면, 경사율은 기판 물질(120)에서 연속적인 경사 변화, 선형 경사 변화, 비선형 경사 변화, 및 단계식 경사 변화의 게르마늄 농도에 의해서 설정될 수 있다. 특히, 예를 들어, 게르마늄 전구체의 흐름이 증가하여, 경사율이 완만하면서 연속적으로 증가하거나, 경사율이 기판 물질(120)에서 1,000Å 내지 2,000Å 마다 1% 내지 2% 증가율의 급작스런 단계식 게르마늄 농도 경사 변화를 지닐 수 있다. 추가로, 실시예에 따르면, 게르마늄 전구체의 초기 흐름, 게르마늄 전구체의 흐름의 증가 및 게르마늄 전구체의 최종 흐름은 기판 물질(120)(예, 상부 표면(129))에서의 요구되는 최종 게르마늄 목적 농도, 형성 동안 이용되는 온도, 게르마늄 전구체의 농도에 따라 선택되고 광범위하게 변할 수 있다.
예를 들어, 일 실시예에서, 게르마늄 전구체는 게르만(GeH4)일 수 있으며 흐름이 시간에 따라 선형 또는 비선형으로 증가하여 선택된 경사 특징이 달성되게 할 수 있으며, 상부 표면(129)이 선택된 게르마늄 백분율을 지니게 하기에 충분한 최종 흐름 값으로 증가될 수 있다. 또한, 게르마늄 전구체는 H2에 희석된 게르만 전구체이거나, 100 SCCM 또는 그 미만의 최종 흐름으로 순수한 게르마늄이 증가될 수 있다. 실제로, 상부 표면(129)에서 100%까지 게르마늄이 되게 하는 실리콘 게르마늄의 완화된 경사 필름이 성장하도록 게르마늄 전구체의 흐름을 증가시키는 것이 가능하다.
유사하게, 실시예에 따르면, 기판 물질(120)은, 마이크로미터 깊이(예컨대, 두께 H3과 관련된 깊이)당 5% 내지 15%의 게르마늄 증가율로, 하부 표면(121)에서 0%로부터 상부 표면(129)에서 10% 내지 30%로 증가하는 경사 농도를 지니는 경사 완화된 실시콘 게르마늄 물질일 수 있다. 경사 완화된 실리콘 게르마늄은, 예컨대, Ge 경사 백분율이 증가(예, 완만한 및 단계식 경사를 통한 증가)하는 경우에도 SiGe 구조(기판 기재(110)과 기판 물질(120))에서 실리콘과 게르마늄의 정열이 비교적 거의 어긋나지 않는 "완화(relaxed)" 상태인 경사 실리콘 게르마늄을 포함한다.
또한, 실시예에 따르면, 경사 완화 실리콘 게르마늄을 형성시키는 것은 기판 물질(120)의 CVD 에피택셜 성장 동안에 50 SCCM 내지 100 SCCM의 HCl을 흘려보냄을 포함한다. 예를 들어, 충분한 양의 HCl이 기판 물질(120)의 형성 동안에 도입되어 상부 표면(129)의 편평도를 증가시키거나 개선시켜서, 완화 실리콘 게르마늄 성장 동안에 발생되는 소위 "크로스-헤치(cross-hatch)"를 감소시키거나 억제시킬 수 있다(예, 증착 동안에 실리콘 게르마늄 분자의 완화에 기여할 수 있는 상부 표면(129)내 또는 그 표면에서의 십자(crisscross) 응력 또는 격자 패턴을 감소시킴). 또한, 실시예에 따르면, 기판 물질(120)이 경사 실리콘 게르마늄으로 형성되는 바와 같이 상기되어 있지만, 기판 물질(120)은 CVD 에피택셜 성장, 초고진공(ultrahigh vacuum: UHV) CVD 에피택셜 성장, 및/또는 다양하고 적절한 실리콘 합금(예, 실리콘 게르마늄)의 분자 빔 에피택시(molecular beam epitaxy: MBE) 에피택셜 성장에 의해서 형성될 수 있다. 따라서, 예를 들어, 기판 물질(120)은 두께가 1 내지 3 마이크로미터인 실리콘 합금 물질의 경사 완화 층을 형성시키도록 다양하고 적절한 실리콘 합금 물질의 충분한 CVD, 예컨대, 두께가 2 마이크로미터인 두께 H3를 지니는 경사 기판 물질(120)을 형성시키도록 실리콘 게르마늄의 CVD에 의해서 형성될 수 있다. 또한, 기판 물질(120)은 적절한 층 전달/결합 기술, 예컨대, 기판 SiGe 온 인슐레이터(SiGe On Insulator: SGOI) 공정에 의해서 형성될 수 있으며, 이러한 공정에서, 완화 SiGe 기판은 적절한 공정으로 벌크 기판 상에 SiGe를 성장시키고, 이어서 완화 SiGe 상부 층을 다양한 기판(예, 실리콘 산화물 웨이퍼일 수 있는 기판 기재(110))에 전달하여 기판 물질(120)을 형성시킴으로써 제조될 수 있다. 기판 물질(120)이 비-경사 실리콘 합금 물질일 수 있다는 것이 또한 고려된다.
도 2는 또한 상부에 트랜지스터 장치 반도체 채널 물질을 증착시키기에 적합한 상부 층(129)의 제 1 영역(123) 및 제 2 영역(125)을 지니는 기판 물질(120)을 도시하고 있다. 예를 들어, 도 3은 경사 실리콘 게르마늄 물질의 영역들 사이에 전기적 절연 물질을 형성시킨 후의 도 2의 반도체 기판을 도시하고 있다. 도 3은 제 1 영역(123)과 제 2 영역(125) 사이의 쉘로우 트렌치 분리(shallow trench isolation: STI) 물질(130)을 도시하고 있다. 도 3이 제 1 영역(123)과 제 2 영역(125) 사이의 STI 물질(130)을 도시하고 있지만, CMOS 장치의 N-타입 웰로부터 CMOS 장치의 P-타입 웰을 분리시키기에 충분한 다양하고 적절한 전기 절연 물질이 고려되고 있다.
또한, 실시예에 따르면, 기판 물질(120)은 붕소와 알루미늄 중 하나로 제 1 영역(123)에서 도핑되어, 예컨대, CMOS 장치의 NMOS 트랜지스터를 위한, 양전하를 지니는 P-타입 웰 부위(122)를 형성시킬 수 있다. 유사하게, 기판 물질(120)은 인, 비소, 및/또는 안티몬으로 제 2 영역(125)에서 도핑되어, 예컨대, CMOS 장치의 PMOS 트랜지스터를 위한, 음전하를 지니는 N-타입 웰 부위(124)를 형성시킬 수 있다. 제 1 영역(123)과 제 2 영역(125)을 선택적으로 도핑하기 위해서, 마스크가 선택되지 않은 영역 상에 위치되어 선택되지 않은 영역 내로의 증착을 차단할 수 있다.
P-타입 웰 부위(122)와 N-타입 웰 부위(124)가 기판 물질(120)에 형성된 후에, 기판 물질(120)의 제 1 영역(123) 상에 제 1 회로 장치를 위한 제 1 채널로서 적합한 두께의 실리콘 물질 층이 형성되어 기판 물질(120)의 제 1 인터페이스 표면을 형성할 수 있다. 또한, 기판 물질(120)의 제 2 영역(125) 상에 제 2 회로 장치를 위한 제 2 채널로서 적합한 실리콘 게르마늄 물질 층이 형성되어 기판 물질(120)의 제 2 인터페이스 표면을 형성할 수 있다. 예를 들어, 도 4는 경사 실리콘 게르마늄 물질의 제 1 영역 상에 실리콘 물질 층의 선택적 증착 후의 도 1의 반도체 기판을 도시하고 있다. 도 4는 기판 물질(120)의 제 2 영역(125) 상에 형성된 제 1 유전 물질층(140)을 도시하고 있다. 실시예에 따르면, 제 1 유전 물질층(140)은 이산화실리콘(SiO2), 질화실리콘(Si3N4), 에칭 스탑(etch stop) 유전 물질, 또는 그 밖의 적합한 유전 물질을 포함한 에칭 스탑 및/또는 유전 물질과 같은 물질로 형성될 수 있다.
제 1 유전 물질층(140)을 형성시킨 후에, 제 1 층(150)이 기판 물질(120)의 제 1 영역(123) 상에 형성될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 제 1 층(150)은 인장 변형된 실리콘의 선택적 CVD 에피택셜 성장에 의해서 형성된 에피택셜 실리콘 물질 층, 예컨대, 제 1 영역(123)에서의 완화 경사 실리콘 게르마늄 기판 물질(120)의 격자 공간보다 더 작은 실리콘 물질의 격자 공간에 의해서 화살표 (152 및 154)의 방향으로 인장 변형되는 실리콘 층이다. 실리콘 층의 선택적 CVD 에피택셜 성장은 제 1 층(150)이 없는 구조물(400)을 챔버 내로 넣고, 5 SLM 내지 50 SLM 사이의 수소 흐름(H2) 하에 600 ℃ 내지 900 ℃의 온도로 챔버의 내부를 가열하고, 10 토르 내지 200 토르의 압력으로 챔버를 가압(예, 대기압 또는 감압으로 가압함으로써)하고, 챔버 내로 50 SCCM 내지 500 SCCM 유속으로 실리콘 전구체를 흘려보내서 두께가 10 ㎚ 내지 20 ㎚인 두께 H1을 지니는 에피택셜 실리콘 물질 층을 형성시킴을 포함할 수 있다. 예를 들어, 제 1 층(150)은 제 1 영역(123)에서 기판 물질(120)의 상부 표면(129)에 제 1 층(150)이 결합되는 경우에 형성되는 제 1 인터페이스에서 제 1 층(150)과 기판 물질(120) 사이의 전위(轉位), 부적격(misfit) 또는 나선식 전위를 피하기에 충분한 두께를 지닐 수 있다.
보다 구체적으로, 제 1 층(150)을 형성시키는 것은 디클로로실란(SiH2Cl2)을 흘려보내서 100Å 내지 1,000Å의 순수한 실리콘의 두께 H1을 지니는 실리콘 물질을 선택적으로 증착시키는 것을 포함할 수 있다. 또한, 제 1 층(150)의 형성은, 예컨대, 인장 변형 실리콘의 선택적 CVD 에페택셜 성장 동안 HCl을 흘려보냄으로써(예, 기판 물질(120)을 형성시키는 것과 관련하여 상기된 바와 같이), 50 SCCM 내지 500 SCCM의 HCl을 도입시키는 것을 포함할 수 있다. 또한, 실시예에 따르면, 제 1 층(150)이 CVD 에피택셜 성장에 의해서 형성되는 바와 같이 상기되어 있지만, 제 1 층(150)은 UHV CVD 에피택셜 성장, SGOI, 및/또는 MBE 에피택셜 성장, 예컨대, 본원에 기재된 성장을 포함한 그 밖의 적절한 공정에 의해서 형성되어 실리콘 층을 형성시킬 수 있다.
실시예에 따르면, 제 1 층(150)은 제 1 영역(123) 상에 형성되는 경우에 인장 변형이 있을 수 있는 다양한 그 밖의 적절한 실리콘 물질을 포함할 수 있다.
제 1 층(150)을 형성시킨 후에, 제 2 유전 물질 층이 제 1 층(150) 상에 형성되고, 이어서 제 2 회로 장치를 위한 제 2 채널로서 적합한 실리콘 게르마늄 물질의 층이 기판 물질(120)의 제 2 영역(125) 상에 형성될 수 있다. 예를 들어, 도 5는 경사 실리콘 게르마늄 물질의 제 2 영역 상에 실리콘 게르마늄 물질 층의 선택적 증착 후의 도 1의 반도체 기판을 나타내고 있으며, 여기서, 실리콘 게르마늄 물질은 제 2 영역에서 경사 실리콘 게르마늄 물질이 지니는 게르마늄의 농도보다 더 높은 게르마늄 농도를 지닌다. 도 5는 경사 실리콘 게르마늄 기판 물질(120)의 제 2 영역(125) 상에 형성된 제 2 회로 장치를 위한 제 2 채널로서 적합한 다른 제 2 층(160) 및 제 1 영역(123)에서 제 1 층(150) 전체에 순응적으로 형성된 제 2 유전 물질 층(142)을 도시하고 있다. 실시예에 따르면, 제 2 유전 물질 층(142)은, 예컨대, 제 1 유전 물질 층(140)에 대해서 상기된 바와 같이, 일정한 공정에 의해서 일정한 두께로 소정의 물질로 형성될 수 있다. 예를 들어, 제 2 유전 물질 층(142)은, 그 제 2 유전 물질 층(142)의 두께가 전체적으로 일관되고 제 1 층(150)의 표면의 형상에 순응하는 점에서 제 1 층(150)의 표면 상에 순응적으로 증착될 수 있다.
특히, 도 5는 제 2 층(160), 예컨대, 압축성 변형 실리콘 게르마늄의 선택된 CVD 에피택셜 성장에 의해서 형성될 수 있는 실리콘 합금 물질의 에피택셜 층을 도시하고 있다. 예를 들어, 제 2 층(160)은 제 2 층(160)이 없는 구조물(500)을 챔버에 넣고, 챔버 내부를 5 SLM 내지 50 SLM의 수소(H2) 흐름 하에서 500℃ 내지 800℃의 온도로 가열하고, 챔버를 10 토르 내지 200 토르의 압력으로 가압(예, 대기압 또는 감압으로 가압)하고, 챔버내로 50 SCCM 내지 500 SCCM의 유속으로 실리콘 전구체를 흘려보내고, 챔버 내로 100 SCCM까지의 유속(희석되지 않음)으로 게르마늄 전구체를 흘려보내서 제 2 층(160)이 20% 내지 60%의 게르마늄 백분율을 지니도록 함으로써 선택적인 CVD 에피택셜 성장으로 형성시킬 수 있다. 따라서, 제 2 층(160)은, 예컨대, 충분한 게르마늄과 함께 형성되어, 제 2 층(160)이 제 2 영역(125)에서 경사 실리콘 게르마늄 기판 물질(120)의 격자 공간보다 큰 실리콘 합금 물질의 에피택셜 층의 격자 공간에 기인하여 화살표(162 및 164) 방향으로 압축 변형되게 할 수 있다. 특히, 제 2 층(160)의 형성은 제 2 층(160)이 10 ㎚ 내지 20 ㎚ 두께의 두께 H2를 지니는 실리콘 게르마늄 물질의 에피택셜 층이 되도록 하는 속도로 게르마늄 전구체를 흘려보내는 것을 포함할 수 있다. 따라서, 제 2 층(160)은 제 2 층(160)이 제 2 영역(125)에서 기판 물질(120)의 상부표면(129)에 결합됨에 의해서 형성되는 제 2 인터페이스에서의 전위, 부적합, 또는 나선식 전위를 피하기에 충분한 두께를 지닐 수 있다.
제 2 층(160)을 형성시키기 위해서 실리콘 전구체를 흘려보내는 것은 전구체를 흘려보내고/거나 실리콘 전구체를 흘려보내는 것과 관련하여 상기된 바와 같은 유속으로 흘려보내서 기판 기재(110) 및 제 1 층(150)을 형성시킴을 포함할 수 있다. 더욱 특히, 예를 들어, 제 2 층(160)을 형성시키는 상기된 실리콘 전구체는 게르마늄 전구체의 흐름과 조합되는 경우에 실리콘 게르마늄 물질이 형성되어 100Å 내지 1,000Å의 실리콘 게르마늄 물질의 두께 H2를 지니는 제 2 층(160)을 제공하도록 하는 충분한 유속으로 흐른 디클로로실란(SiH2Cl2)일 수 있다. 유사하게, 제 2 층(16)을 형성시키는 것과 관련한 상기된 게르마늄 전구체의 흐름은 게르마늄 전구체를 흘려보내고/거나 게르마늄 전구체의 흐름과 관련하여 상기된 바와 같은 유속으로 게르마늄 전구체를 흘려보내서, 경사 실리콘 게르마늄 기판 물질(120)을 형성시킴을 포함한다. 특히, 예를 들어, 게르마늄 전구체를 흘려보내서 제 2 층(160)을 형성시키는 것은 제 2 층(160)이 선택된 게르마늄 백분율 및 선택된 두께를 지니게 하기에 충분하게 게르만(GeH4)을 흘려보냄(예, 도 2에서 경사 실리콘 게르마늄 기판 물질을 형성시키는 것과 관련하여 상기된 바와 같이 게르만을 흘려보냄으로써)을 포함할 수 있다.
또한, 제 2 층(160)을 형성시키는 것은 도 4에서 제 1 층(150)을 형성시키는 것과 관련하여 상기된 바와 같이 50 SCCM 내지 500 SCCM의 HCl을 도입시킴을 포함할 수 있다는 것이 고려되고 있다. 또한, 실시예에 따르면, 제 2 층(160)이 경사 실리콘 게르마늄으로 형성되는 바와 같이 상기되어 있지만, 제 2 층(160)은 다양하고 적절한 실리콘 합금(예, 실리콘 게르마늄)의 CVD 에피택셜 성장, UHV CVD 에피택셜 성장, SGOI, 및/또는 MBE 에피택셜 성장에 의해서 형성될 수 있다.
상기된 제 1 영역(123)과 제 2 영역(125)에서의 도핑에 추가로, 실시예에 따르면, "자체-정렬(self-aligned)" 방법, 예컨대, 추가의 마크킹이 없는 방법으로 도핑이 수행될 수 있다. 예를 들어, 도 4에 도시된 제 1 유전 물질(140)이 도 3의 웨이퍼(300)(예, 제 1 영역(123)과 제 2 영역(125)을 포함) 상에 증착될 수 있다. 이어서, 레지스트(예, 포토레지스트)가 스피닝되고 P-웰(122) 상에 노출된다. 레지스트가 이어서 제거되며 제 1 유전 물질(140)이 에칭되어 P-웰(122) 상에 제 1 영역(123)을 노출시킨다. 이어서, 이온 삽입이 수행되어 P-웰(122)를 도핑(예, 제 1 영역(123)을 도핑시키는 상기된 바와 같은 도핑 물질로)시킨다. 잉여 레지스트는 웨이퍼(300)로부터 스트리핑되며, 제 1 층(150)이 도 4에 도시된 바와 같이 선택적으로 증착된다. 또한 유사한 공정이 제 2 유전 물질(142)과 제 2 층(160)을 형성시키는 경우에 사용되어 제 2 영역(125)을 도핑(예, 제 2 영역(125)를 도핑시키는 상기된 바와 같은 도핑 물질로)시키고 도 5 에 도시된 구조물을 생성시킨다. 상기된 특정의 "자체-정렬" 도핑 공정이 역으로 수행될 수 있다는 것을 인지할 수 있을 것이다.
또한, 실시예에 따르면, 완화 실리콘 게르마늄 기판 물질(가령, 완만한 또는 단계식 경사를 통한 Ge 증가 백분율과 같은 Ge 증가 백분율을 지니는 기판 물질(120))에서 게르마늄의 백분율 또는 경사 농도의 증가, 및 경사 완화 실리콘 게르마늄 기판 물질과 채널 SiGe 사이의 인터페이스에서 게르마늄의 급격한 증가(예를 들어, 10% 내지 30%까지 기판 물질(120)보다 제 2 영역(125)에서 더 높은 Ge 백분율을 나타내는 제 2 층(160) 사이에서의 급격한 증가)에 관하여 특징이 있다. 따라서, 채널 SiGe 물질(예, 제 2 층(160))은 경사 완화 기판 물질 SiGe와 고유의 정렬을 형성할 수 있지만(예를 들어, 경사 기판 내에서, 예컨대 두께 H3을 따라, 고유의 정렬일 수 있는 기판 물질(120)의 제 2 영역(125)에서와 같이), 기판/채널 인터페이스에서 채널물질과 기판 물질 사이의 Ge 백분율의 점프로 인해서 압축 변형(162 및 164)을 나타내게 될 것이다(가령, 제 2 영역(125)이 제 2 층(160)과 접촉하는 경우와 같이). 또한, 제 2 층(160)을 형성시키는 상기된 설명이 실리콘 게르마늄의 층을 형성시키는데 집중되고 있지만, 실시예에 따르면 제 2 층(160)은 다양하고 적절한 실리콘 합금 물질로, 예컨대, 그러한 물질의 선택적 에피택셜 CVD에 의해서, 형성될 수 있다.
제 1 층(150) 및/또는 제 2 층(160)은 제 1 영역(123)과 제 2 영역(125) 사이의 전기적으로 분리된 영역들의 형성 후에 형성되어(예, STI 물질(130)을 형성시키기 전에), 전기적으로 분리된 영역을 형성시키는 고온 공정이 제 1 층(150)중의 인장 변형 및/또는 제 2 층(160) 중의 압축 변형의 선택된 두께를 감소시키거나 그러한 변형의 완화를 유도하는 인자가 되지 않을 것임이 인지된다. 또한, 제 1 영역(123) 및 제 2 영역(125) 상의 제 1 층(150) 및/또는 제 2 층(160)의 선택적 형성은, 제 1 층(150)의 충분한 안전성을 증가시키거나 제공하여, 제 1 영역(123)에서 선택된 백분율의 게르마늄으로 완화 경사 실리콘 게르마늄 기판 물질(120)의 버퍼(buffer)상에 인장 변형 증착을 가능하게 할 뿐만 아니라, 제 1 영역(123)에서의 게르마늄 백분율과 거의 동일하게 제 2 영역(125)에서 선택된 게르마늄 백분율을 지니는 완화 경사 실리콘 게르마늄 기판 물질 (120)의 버퍼상에 제 2 층(160)의 압축성 변형 증착을 가능하게 하기에 충분히 작도록 선택된 제 1 영역(123)의 크기 및 제 2 영역(125)의 크기를 포함할 수 있다는 것이 인지된다.
또한, 제 1 층(150)은 붕소 및/또는 알루미늄으로 도핑되어 양전하를 지니는 P-타입 채널 부위(예, 상기 제 1 유전 물질 층(140) 참조)를 형성시킬 수 있으며, 제 2 층(160)은 인, 비소, 및/또는 안티몬으로 도핑되어 음전하를 지니는 N-타입 채널 부위를 형성시킬 수 있다. 예를 들어, 제 1 층(150) 및/또는 제 2 층(160)은 제 1층(150) 및 또는 제 2 층(160)의 증착 동안에 상기된 도핑물을 도입하거나, 그러한 증착 후에 상기된 도핑물로 도핑시킴으로써 도핑될 수 있다. 따라서, 제 1 층(150) 및 제 2 층(160)은 충분한 양의 적절한 타입의 도핑물로 도핑되어, 예컨대, CMOS 회로를 위한, 예컨대, 각각 NMOS 및/또는 PMOS 장치에 대한, 각각 N-타입 재널 부위 및/또는 P-타입 채널 부위를 형성할 수 있다. 특히, 예를 들어, 제 1 층(150) 및/또는 제 2 층(160)은 채널 물질의 평방 센티미터 당 1.0x1017 내지 1.0x1018의 도핑 입자 사이로 도핑될 수 있다. 따라서, 그러한 도핑은 과도한 불순물 스케터링에 기인되는 경사 케리어 이동성을 생성시키는 도핑 입자의 양보다 적은 양으로 수행될 수 있다.
제 2 층(160)의 형성 후에, 제 3 유전 물질 층이 제 1 층(150) 및 다른 제 2 층(160)상에 형성될 수 있다. 예를 들어, 도 6은 선택적으로 증착된 실리콘 및 선택적으로 정착된 실리콘 게르마늄 물질 상에 고 유전율 물질 층의 형성 후의 도 1의 반도체 기판을 도시하고 있다. 도 6은 제 3 유전 물질 층(144), 예컨대, 두께가 2 내지 4 ㎚일 수 있으며 제 1 층(150) 및 제 2 층(160)상에 형성되는, 고유전율을 지니는 유전 물질(예, 3.9 및/또는 이산화실리콘(SiO2)의 K보다 더 크거나 그와 동일한 K를 지니는 "높은 K 유전 물질")의 층을 도시하고 있다. 제 3 유전 물질 층(144)은 원자층 증착기술(atomic layer deposition: ALD), 예컨대, 이산화실리콘 (Si02), 산화하프늄(HfO), 하프늄 실리케이트(HfSi04), 하프늄 디실리케이트(HfSi407), 지르코늄 옥사이드(ZrO), 지르코늄 실리케이트(ZrSi04), 탄탈 옥사이드(Ta2O5)의 ALD에 의해서 형성될 수 있다.
도 7은 선택적으로 증착된 실리콘 물질에 NMOS 장치 및 선택적으로 증착된 실리콘 게르마늄 물질에 PMOS를 형성시킨 후의 도 1의 반도체 기판을 도시하고 있다. 도 7은 P-타입 채널 부위(176)를 형성하도록 도핑된 제 1 층(150) 및 N-타입 채널 부위(186)를 형성하도록 도핑된 제 2 층(160)을 도시하고 있다. 도 7은 또한 제 1 층(150)상의 제 3 유전 물질 층(144)의 표면 상에 N-타입 게이트 전극(170)(예, 음전하를 지니는 N-타입 게이트 전극(170)), 및 N-타입 게이트 전극(170)에 인접한 제 1 층(150) 내의 N-타입 제 1 접합 부위(172) 및 제 2 접합 부위(174)(예, 음전하를 지니는 N-타입 제 1 접합 부위(172) 및 제 2 접합 부위(174))를 지니는 NMOS 장치(178)를 도시하고 있다. 도 7은 또한 N-타입 게이트 전극(170)의 표면 상에 형성된 NMOS 스페이서(712 및 714)를 도시하고 있다. 유사하게, 도 7은 또한 제 2 층(160)상의 제 3 유전 물질 층(144)의 표면상에 P-타입 게이트 전극(180)(예, 양전하를 지니는 P-타입 게이트 전극(180)), P-타입 게이트 전극(180)에 인접한 제 2 층(160)내의 P-타입 제 1 접합 부위(182) 및 P-타입 제 2 접합 부위(184)(예, 양전하를 지니는 P-타입 제 1 접합 부위(182) 및 제 2 접합 부위(184))를 지니는 PMOS 장치(188)을 도시하고 있다. 도 7은 또한 P-타입 게이트 전극(180)의 표면상에 형성된 PMOS 스페이서(412 및 414)를 도시하고 있다.
따라서, 실시예에 따르면, 제 1 층(150)은 기판 물질(120)의 제 1 영역(123) 상에 NMOS 장치(178)를 위한 P-타입 채널 부위(176)로서 적합하게 형성될 수 있으며, 그러한 제 1 층(150)은 기판의 제 1 인터페이스 표면을 한정하는 기판 물질의 기판 격자 공간과는 다른 제 1 격자 공간(예, 보다 작은)을 지니는 제 1 물질을 지닌다(예, 제 1 영역(123)에서). 유사하게, 제 2 층(160)은 기판 물질(120)의 다른 제 2 영역(125) 상에 PMOS 장치(188)를 위한 N-타입 채널 부위(186)로서 적합하게 형성될 수 있으며, 제 2 층(160)은 제 1 층의 제 1 격자 공간과 다르며 기판 물질의 기판 격자 공간과 다른 제 2 격자 공간(예, 기판 물질보다 더 큰 격자 공간을 지니는 제 2 격자 공간에 의해서)을 지닌 상이한 제 2 물질을 지니며, 제 2 층은 기판의 제 2 인터페이스 표면을 규정한다(예, 제 2 영역(125)에서). 놀랍게도, 제 1 층(150)의 제 1 격자 공간과 제 1 영역(123)에서의 기판 격자 공간 사이의 차이는 제 1 층(150)에서의 화살표 (152 및 154)의 방향으로 인장 변형을 유발시킬 수 있으며, 그러한 변형은 제 1 층(150)에서의 전자 이동성을 강화 또는 증가(예, 50, 75, 80 또는 85% 이상까지)시키기에 충분하다. 유사하게, 제 2 층(160)의 제 2 격자 공간과 제 2 영역(125)에서의 기판 격자 공간 사이의 차이는 제 2 층(160)에서의 화살표 (162 및 164)의 방향으로 압축성 변형을 유발시킬 수 있으며, 그러한 변형은 제 2 층(160)에서의 정공 이동성을 강화 또는 증가(예, 50, 80, 90, 100 또는 110% 이상까지)시키기에 충분하다.
또한, 제 1 층(150)에서의 인장 변형은 화살표(152 및 154) 방향으로, 및 관측자를 향하고 도 5-7에 도시된 제 1 층(150)의 단면 표면으로부터 멀어지는 화살표 방향으로 제 1 층(150)을 밖으로 스트레칭시키고 팽창시키도록 하는 이축(bi-axial) 인장 변형일 수 있다는 것을 인지할 수 있다. 유사하게, 제 2 층(160)에서의 압축성 변형은 화살표(162 및 164) 방향으로, 및 관측자로부터 멀어지고 도 5-7에 도시된 제 2 층(160)의 단면 표면을 향하는 화살표 방향으로 제 2 층(160)을 안쪽으로 수축시키거나 압착시키도록 하는 이축 압축성 변형일 수 있다는 것을 인지할 수 있다. 더욱 특히, 기판 물질(120)의 두께, 및 상부 표면(129)에서의 게르마늄의 농도, 제 1 층(150)의 두께, 제 2 층(160)의 두께 및 제 2 층(160)에서의 게르마늄의 백분율은 본원에 기재된 바와 같이 선택되어, 이차원 고유 인장 변형이 제 1 영역(123)에서의 제 1 층(150)의 결합부로부터 기판 물질(120)까지 제 1 층(150)에서 유도되게 할 수 있다(예, 제 1 층(150)의 물질이 제 1 영역(123)의 격자 공간보다 작은 격자 공간의 격자 정렬을 지니는 경우에도, 제 1 영역(123)에서 기판 물질(120)의 원자 구조로 줄을 서는 제 1 층(150)의 물질의 원자 구조에 의해서 유발된 고유 변형). 유사하게, 상기 선택은 이차원 고유 압축성 변형이 제 2 영역(125)에서의 제 2 층(160)의 결합부로부터 기판 물질(120)까지 제 2 층(160)에서 유도되게 선택될 수 있다(예, 제 2 층(160)의 물질이 제 2 영역(125)의 격자 공간보다 작은 격자 공간의 격자 정렬을 지니는 경우에도, 제 2 영역(125)에서의 기판 물질(120)의 원자 구조로 줄을 서는 제 2 층(160)의 물질의 원자 구조에 의해서 유발된 고유 변형).
결론적으로, Si1-xGex의 기판 물질, Si의 제 1 물질, 및 Si1-YGey의 제 2 물질의 경우에, 10X는 제 1 영역(123) 및 제 2 영역(125)에서의 경사 실리콘 게르마늄 기판 물질(120) 내의 게르마늄 백분율을 나타내고 10Y는 제 2 영역(125)에 근접한 제 2 층(160) 내의 게르마늄의 백분율을 나타내며, 여기서, X는 Y 보다 작을 수 있다. 예를 들어, X는 0.1 내지 0.3일 수 있으며, Y는 0.2 내지 0.6일 수 있다. 일부 실시예에서, Y는 X 보다 0.1 내지 0.3만큼 더 클 수 있다. 또한, 일 실시예에서, X는 0.2이고 Y는 0.5일 수 있다.
상기 명세서에서, 본 발명은 특정의 실시예를 참조로 기재되고 있다. 그러나, 다양한 변형 및 변화가 청구범위에 기재된 본 발명의 광범위한 사상 및 범위를 벗어나지 않으면서 이루어질 수 있다는 것이 명백하다. 따라서, 명세서 및 도면은 단지 예시하고자 하는 것이며 본 발명을 한정하고자 하는 것은 아니다.

Claims (32)

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  7. 반도체 장치를 형성하는 방법으로서,
    기판의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 제 1 층을 형성하되, 상기 제 1 층은 상기 기판의 제 1 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 작은 제 1 격자 공간을 지니는 제 1 Si 선택적으로 성장된 물질(a first Si selectively grown material)을 포함하는 단계와,
    상기 기판의 상이한 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 제 2 층을 형성하되, 상기 제 2 층은 상기 제 1 격자 공간보다 크며, 상기 기판의 제 2 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 큰 제 2 격자 공간을 지니는 상이한 제 2 SiGe 선택적으로 성장된 물질(a second SiGe selectively grown material)을 포함하는 단계와,
    실리콘 합금 물질의 충분한 화학 기상 증착에 의해 상기 기판 물질을 형성시켜 실리콘 합금 물질의 경사 완화 층을 형성하는 단계를 포함하는
    반도체 장치 형성 방법.
  8. 제 7 항에 있어서,
    상기 실리콘 합금 물질의 경사 완화 층을 형성하는 단계는,
    상기 기판을 5 slm(standard liter per minute: 분당 표준 리터) 내지 50 slm 사이의 수소(H2) 흐름 하에 500℃ 내지 1000℃의 온도로 가열하는 단계와,
    상기 기판을 10 토르 내지 200 토르의 압력으로 가압하는 단계와,
    실리콘 전구체를 50 sccm(standard cubic centimeter per minute: 분당 표준 입방 센티미터) 내지 500 sccm의 유속으로 흘려보내는 단계와,
    Ge 전구체의 흐름을 0 sccm에서, 상기 기판의 상기 제 1 인터페이스 표면 및 상기 제 2 인터페이스 표면이 10 % 내지 35%의 Ge 백분율을 지니게 하기에 충분한 최종 값으로 증가시키는 단계를 포함하는 경사 완화 SiGe의 화학 기상 증착(CVD) 에피택셜 성장을 포함하는
    반도체 장치 형성 방법.
  9. 제 8 항에 있어서,
    실리콘 전구체를 흘려보내는 단계가 100Å과 1000Å 사이의 두께의 순수한 Si를 지니는 기판 기재 물질을 증착시키도록 실란(SiH4), 디실란(Si2H6), 및 디클로로실란(SiH2Cl2)중 하나를 흘려보내는 단계를 포함하는
    반도체 장치 형성 방법.
  10. 제 8 항에 있어서,
    Ge 전구체의 흐름을 증가시키는 단계는 게르만(GeH4)의 흐름을 0 sccm에서 상기 기판의 상기 제 1 인터페이스 표면 및 상기 제 2 인터페이스 표면이 Ge의 백분율을 지니게 하기에 충분한 최종 값으로 증가시키는 단계를 포함하는
    반도체 장치 형성 방법.
  11. 제 7 항에 있어서,
    경사 완화 SiGe를 형성하는 단계는 SiGe의 화학 기상 증착(CVD) 에피택셜 성장 동안에 50 sccm와 100 sccm 사이에서 HCl을 흐르게 하는 단계를 포함하는
    반도체 장치 형성 방법.
  12. 반도체 장치를 형성하는 방법으로서,
    기판의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 제 1 층을 형성하되, 상기 제 1 층은 상기 기판의 제 1 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 작은 제 1 격자 공간을 지니는 제 1 Si 선택적으로 성장된 물질(a first Si selectively grown material)을 포함하는 단계와,
    상기 기판의 상이한 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 제 2 층을 형성하되, 상기 제 2 층은 상기 제 1 격자 공간보다 크며, 상기 기판의 제 2 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 큰 제 2 격자 공간을 지니는 상이한 제 2 SiGe 선택적으로 성장된 물질(a second SiGe selectively grown material)을 포함하는 단계를 포함하되,
    상기 제 1 층을 형성하는 단계는 상기 제 1 영역 상에 실리콘 물질의 에피택셜 층을 형성시키기에 충분한 실리콘 물질의 선택적 화학 기상 증착을 포함하는
    반도체 장치 형성 방법.
  13. 제 12 항에 있어서,
    상기 실리콘 물질의 에피택셜 층을 형성하는 단계는,
    상기 기판을 5 slm(standard liter per minute: 분당 표준 리터)과 50 slm 사이의 수소(H2) 흐름 하에 600℃ 내지 900℃의 온도로 가열하는 단계와,
    상기 기판을 10 토르 내지 200 토르의 압력으로 가압하는 단계와,
    실리콘 전구체를 50 sccm(standard cubic centimeter per minute: 분당 표준 입방 센티미터) 내지 500 sccm의 유속으로 흘려보내는 단계를 포함하는 인장 변형 Si의 선택적 화학 기상 증착(CVD) 에피택셜 성장을 포함하는
    반도체 장치 형성 방법.
  14. 제 13 항에 있어서,
    상기 실리콘 전구체를 흘려보내는 단계는 100Å와 1000Å사이의 두께의 순수한 Si를 지닌 실리콘 물질을 증착시키도록 디클로로실란(SiH2Cl2)를 흘려보내는 단계를 포함하는
    반도체 장치 형성 방법.
  15. 제 12 항에 있어서,
    상기 실리콘 물질의 에피택셜 층을 형성하는 단계는 인장 변형 Si의 화학 기상 증착 (CVD) 에피택셜 성장 동안에 50 sccm과 500 sccm 사이의 HCl을 흘려보내는 단계를 포함하는
    반도체 장치 형성 방법.
  16. 반도체 장치를 형성하는 방법으로서,
    기판의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 제 1 층을 형성하되, 상기 제 1 층은 상기 기판의 제 1 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 작은 제 1 격자 공간을 지니는 제 1 Si 선택적으로 성장된 물질(a first Si selectively grown material)을 포함하는 단계와,
    상기 기판의 상이한 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 제 2 층을 형성하되, 상기 제 2 층은 상기 제 1 격자 공간보다 크며, 상기 기판의 제 2 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 큰 제 2 격자 공간을 지니는 상이한 제 2 SiGe 선택적으로 성장된 물질(a second SiGe selectively grown material)을 포함하는 단계를 포함하되,
    상기 제 2 층을 형성하는 단계는 상기 제 2 영역 상에 실리콘 합금 물질의 에피택셜 층을 형성시키기에 충분한 실리콘 합금 물질의 선택적 화학 기상 증착을 포함하는
    반도체 장치 형성 방법.
  17. 제 16 항에 있어서,
    상기 실리콘 합금 물질의 에피택셜 층을 형성하는 단계는,
    상기 기판을 5 slm와 50 slm 사이의 수소(H2) 흐름 하에 500℃ 내지 800℃의 온도로 가열하는 단계와,
    상기 기판을 10 토르와 200 토르 사이의 압력으로 가압하는 단계와,
    실리콘 전구체를 50 sccm와 500 sccm 사이의 유속으로 흘려보내는 단계와,
    상기 제 2 층이 20%와 50% 사이의 Ge 백분율을 지니게 하도록 100 sccm의 유속으로 Ge 전구체를 흘려보내는 단계를 포함하는 압축성 변형 SiGe의 선택적 화학 기상 증착(CVD) 에피택셜 성장을 포함하는
    반도체 장치 형성 방법.
  18. 제 17 항에 있어서,
    상기 실리콘 전구체를 흘려보내는 단계는 100Å과 1000Å 사이의 두께를 지니는 SiGe 물질을 증착시키도록 디클로로실란(SiH2Cl2)를 흘려보내는 단계를 포함하는
    반도체 장치 형성 방법.
  19. 제 17 항에 있어서,
    상기 Ge 전구체를 흘려보내는 단계는 상기 제 2 층이 100Å과 1000Å 사이의 SiGe 물질의 두께를 지니게 하도록 GeH4를 흘려보내는 단계를 포함하는
    반도체 장치 형성 방법.
  20. 제 16 항에 있어서,
    상기 실리콘 합금 물질의 에피택셜 층을 형성하는 단계는 압축성 변형 SiGe의 화학 기상 증착(CVD) 에피택셜 성장 동안에 50 sccm과 500 sccm 사이의 HCl을 흘려보내는 단계를 포함하는
    반도체 장치 형성 방법.
  21. 반도체 장치를 형성하는 방법으로서,
    기판의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 제 1 층을 형성하되, 상기 제 1 층은 상기 기판의 제 1 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 작은 제 1 격자 공간을 지니는 제 1 Si 선택적으로 성장된 물질(a first Si selectively grown material)을 포함하는 단계와,
    상기 기판의 상이한 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 제 2 층을 형성하되, 상기 제 2 층은 상기 제 1 격자 공간보다 크며, 상기 기판의 제 2 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 큰 제 2 격자 공간을 지니는 상이한 제 2 SiGe 선택적으로 성장된 물질(a second SiGe selectively grown material)을 포함하는 단계를 포함하되,
    상기 제 1 층을 형성하기 전에 경사 SiGe 물질의 기판을 형성하는 단계와,
    상기 제 1 층을 형성하기 전에 상기 제 1 영역과 상기 제 2 영역 사이에 전기적 절연 물질을 형성하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  22. 제 21 항에 있어서,
    상기 제 1 영역에서의 상기 기판 물질을 붕소 및 알루미늄 중 하나로 도핑시켜 양전하를 지니는 P-타입 웰 부위를 형성하는 단계와,
    상기 제 2 영역에서의 기판 물질을 인, 비소, 및 안티몬 중 하나로 도핑시켜 음전하를 지니는 N-타입 웰 부위를 형성하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  23. 제 22 항에 있어서,
    상기 제 1 층을 형성하기 전에 상기 기판의 상이한 제 2 영역 상에 제 1 유전 물질 층을 형성하는 단계와,
    상기 상이한 제 2 층을 형성하기 전에 상기 제 1 층위에 제 2 유전 물질 층을 형성하는 단계와,
    상기 제 1 층 및 상기 상이한 제 2 층 위에 제 3 유전 물질 층을 형성하는 단계를 형성하는 단계를 더 포함하되,
    상기 제 3 유전 물질 층은 이산화실리콘 (Si02), 산화하프늄(HfO), 하프늄 실리케이트(HfSi04), 하프늄 디실리케이트(HfSi407), 지르코늄 옥사이드(ZrO), 지르코늄 실리케이트(ZrSi04), 탄탈 옥사이드(Ta2O5) 중 하나의 원자층 증착에 의해서 형성되는
    반도체 장치 형성 방법.
  24. 제 23 항에 있어서,
    상기 제 1 층을 붕소 및 알루미늄 중 하나로 도핑시켜 양전하를 지니는 P-타입 채널 부위를 형성하는 단계와,
    상기 제 2 층을 인, 비소 및 안티몬 중 하나로 도핑시켜 음전하를 지니는 N-타입 채널 부위를 형성하는 단계와,
    상기 제 1 층 상의 제 3 유전 물질 층의 표면 상에 N-타입 게이트 전극을 형성하는 단계와,
    상기 N-타입 게이트 전극에 인접한 상기 제 1 층에 N-타입 제 1 접합 부위 및 N-타입 제 2 접합 부위를 형성하는 단계와,
    상기 제 2 층 상의 상기 제 3 유전 물질 층의 표면 상에 P-타입 게이트 전극을 형성하는 단계와,
    상기 P-타입 게이트 전극에 인접한 상기 제 2 층 내에 P-타입 제 1 접합 부위 및 P-타입 제 2 접합 부위를 형성하는 단계를 더 포함하는
    반도체 장치 형성 방법.
  25. 반도체 장치를 형성하는 방법으로서,
    기판의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 제 1 층을 형성하되, 상기 제 1 층은 상기 기판의 제 1 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 작은 제 1 격자 공간을 지니는 제 1 Si 선택적으로 성장된 물질(a first Si selectively grown material)을 포함하는 단계와,
    상기 기판의 상이한 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 제 2 층을 형성하되, 상기 제 2 층은 상기 제 1 격자 공간보다 크며, 상기 기판의 제 2 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 큰 제 2 격자 공간을 지니는 상이한 제 2 SiGe 선택적으로 성장된 물질(a second SiGe selectively grown material)을 포함하는 단계와,
    벌크 기판 상에 제 1 두께의 SiGe 물질을 성장시키는 단계와,
    절연체 물질을 포함하는 기판 상에 완화 상부 두께의 SiGe 물질을 전달하는 단계에 의해 상기 기판 물질을 형성하는 단계를 포함하는
    반도체 장치 형성 방법.
  26. 경사 완화 실리콘 게르마늄 물질 기판의 제 1 인터페이스 표면을 정의하는 Si1-XGeX 물질의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 실리콘 물질 층을 포함하되,
    상기 실리콘 물질 층은 상기 제 1 인터페이스에서 Si1-XGeX 물질의 격자 공간보다 작은 실리콘 물질의 격자 공간에 의해서 유발된 인장 변형 하에 있는
    반도체 장치.
  27. 제 26 항에 있어서,
    경사 완화 실리콘 게르마늄 물질 기판의 제 2 인터페이스 표면을 정의하는 상기 Si1-XGeX 물질의 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 Si1-YGeY 물질 층을 더 포함하되,
    상기 Si1-YGeY 물질 층은 상기 제 2 인터페이스에서의 Si1-XGeX 물질의 격자 공간보다 큰 Si1-YGeY 물질의 격자 공간에 의해서 유발된 압축성 변형 하에 있으며, x<y인
    반도체 장치.
  28. 제 27 항에 있어서,
    상기 실리콘 물질 층은 10 ㎚와 20 ㎚ 사이의 두께의 실리콘 물질의 에피택셜 층이고, 상기 Si1-YGeY 물질 층은 10 ㎚와 20 ㎚ 사이의 두께의 Si1-YGeY 물질의 에피택셜 층인
    반도체 장치.
  29. 경사 완화 실리콘 게르마늄 물질 기판의 제 2 인터페이스 표면을 정의하는 Si1-XGeX 물질의 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 Si1-YGeY 물질 층을 포함하되,
    상기 Si1-YGeY 물질 층은 상기 제 2 인터페이스에서의 Si1-XGeX 물질의 격자 공간보다 큰 Si1-YGeY 물질의 격자 공간에 의해서 유발된 압축성 변형 하에 있으며, x<y인
    반도체 장치.
  30. 제 29 항에 있어서,
    X는 0.2이고 Y는 0.5인
    반도체 장치.
  31. 제 29 항에 있어서,
    경사 완화 실리콘 게르마늄 물질은 1 ㎛ 내지 3 ㎛ 두께 중 한 두께, 상기 제 1 및 제 2 인터페이스에서 0%에서 10%와 30% 사이로 증가하는 게르마늄 경사 농도, 및 ㎛ 깊이당 5% Ge와 15% Ge 사이로 증가하는 경사 농도율을 지니는
    반도체 장치.
  32. 반도체 장치를 형성하는 방법으로서,
    기판의 제 1 영역 상에 제 1 회로 장치를 위한 제 1 채널로서 사용되는 제 1 층을 형성하되, 상기 제 1 층은 상기 기판의 제 1 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 작은 제 1 격자 공간을 지니는 제 1 Si 선택적으로 성장된 물질(a first Si selectively grown material)을 포함하는 단계와,
    상기 기판의 상이한 제 2 영역 상에 제 2 회로 장치를 위한 제 2 채널로서 사용되는 제 2 층을 형성하되, 상기 제 2 층은 상기 제 1 격자 공간보다 크며, 상기 기판의 제 2 인터페이스 표면을 정의하는 기판 물질의 기판 격자 공간보다 큰 제 2 격자 공간을 지니는 상이한 제 2 SiGe 선택적으로 성장된 물질(a second SiGe selectively grown material)을 포함하는 단계를 포함하되,
    상기 선택된 제 2 층을 형성하기 이전에 상기 선택적 제 1 층 상에 유전체층을 형성하는 것을 더 포함하는 반도체 장치 형성 방법.
KR1020067012730A 2003-12-23 2004-12-13 반도체 장치 형성 방법 및 반도체 장치 KR100940863B1 (ko)

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US10/747,321 US7662689B2 (en) 2003-12-23 2003-12-23 Strained transistor integration for CMOS

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