JPH07115137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07115137A JPH07115137A JP5262103A JP26210393A JPH07115137A JP H07115137 A JPH07115137 A JP H07115137A JP 5262103 A JP5262103 A JP 5262103A JP 26210393 A JP26210393 A JP 26210393A JP H07115137 A JPH07115137 A JP H07115137A
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- film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 超微細相補型電界効果トランジスの作製にお
いて、製造工程数の増加を抑制し、且つ、重金属汚染の
極めて少ないクリーンなプロセスを提供する。 【構成】 エキシマレーザ光により、Ｓｉ基板上に厚さ
１ｎｍ以下の酸化膜をパターン状に形成する。それをマ
スクとして、Ｓｉ、ＳｉＧｅの選択成長、およびドーパ
ントの選択吸着現象を利用して、超微細相補型電界効果
トランジスのチャネル、ゲート電極、及びソース・ドレ
インを作製する。 【効果】 同一半導体基体内に導電型や膜厚の異なるＳ
ｉ膜や、イオン打込み法では不可能な急俊な不純物分布
を形成することが可能であり、しかも、工程数は従来法
に比べて減少する。更に、酸化、エピタキシャル成長、
酸化膜昇華を主に用いているために、有機ホトレジスト
やイオン打ち込みに伴って混入する重金属汚染が排除で
きる。
いて、製造工程数の増加を抑制し、且つ、重金属汚染の
極めて少ないクリーンなプロセスを提供する。 【構成】 エキシマレーザ光により、Ｓｉ基板上に厚さ
１ｎｍ以下の酸化膜をパターン状に形成する。それをマ
スクとして、Ｓｉ、ＳｉＧｅの選択成長、およびドーパ
ントの選択吸着現象を利用して、超微細相補型電界効果
トランジスのチャネル、ゲート電極、及びソース・ドレ
インを作製する。 【効果】 同一半導体基体内に導電型や膜厚の異なるＳ
ｉ膜や、イオン打込み法では不可能な急俊な不純物分布
を形成することが可能であり、しかも、工程数は従来法
に比べて減少する。更に、酸化、エピタキシャル成長、
酸化膜昇華を主に用いているために、有機ホトレジスト
やイオン打ち込みに伴って混入する重金属汚染が排除で
きる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に相補型電界効果トランジスタの製造方法に
関する。
に係り、特に相補型電界効果トランジスタの製造方法に
関する。
【０００２】
【従来の技術】Ｓｉ集積回路においては、微細化による
高集積化・低消費電力化が進行している。高集積化には
構造の簡単な金属−酸化膜−半導体型電界効果トランジ
スタ（Metal Oxide Semiconductor Feild Efect Transi
stor;ＭＯＳＦＥＴ）が適しており、低消費電力化に
は、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
を混載した相補型ＭＯＳＦＥＴが適している。ここで、
ゲート長がディープサブミクロンレベルのＭＯＳＦＥＴ
においては、ソース・ドレイン間でチャネル以外のとこ
ろに電流が流れるパンチスルーなどの、短チャネル効果
の抑制が大きな課題となっている。このため、現在、チ
ャネルの直下に基板と同じ導電型の不純物をイオン打ち
込みすることにより、パンチスルーストッパー層を形成
する方法がとられている。素子を微細化するに従いパン
チスルーストッパー層の深さを浅くしていく必要がある
が、イオン打込み法では不純物分布の拡がりを１０ｎｍ
以下に抑えることができないために基板表面の不純物濃
度が高くなり、キャリア移動度が低下するという問題が
ある。
高集積化・低消費電力化が進行している。高集積化には
構造の簡単な金属−酸化膜−半導体型電界効果トランジ
スタ（Metal Oxide Semiconductor Feild Efect Transi
stor;ＭＯＳＦＥＴ）が適しており、低消費電力化に
は、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴ
を混載した相補型ＭＯＳＦＥＴが適している。ここで、
ゲート長がディープサブミクロンレベルのＭＯＳＦＥＴ
においては、ソース・ドレイン間でチャネル以外のとこ
ろに電流が流れるパンチスルーなどの、短チャネル効果
の抑制が大きな課題となっている。このため、現在、チ
ャネルの直下に基板と同じ導電型の不純物をイオン打ち
込みすることにより、パンチスルーストッパー層を形成
する方法がとられている。素子を微細化するに従いパン
チスルーストッパー層の深さを浅くしていく必要がある
が、イオン打込み法では不純物分布の拡がりを１０ｎｍ
以下に抑えることができないために基板表面の不純物濃
度が高くなり、キャリア移動度が低下するという問題が
ある。
【０００３】そこで、エピタキシャル成長法を用いて、
高濃度ドープした基板上に低濃度ドープ層を形成する技
術が報告されており、更に高移動度が得られるＳｉＧｅ
／Ｓｉヘテロ構造を形成する技術もアイイーディーエム
テクニカルダイジェスト（１９９１）ｐ．２５（IEDM T
echnical Digest p.25(1991)）において報告されてい
る。
高濃度ドープした基板上に低濃度ドープ層を形成する技
術が報告されており、更に高移動度が得られるＳｉＧｅ
／Ｓｉヘテロ構造を形成する技術もアイイーディーエム
テクニカルダイジェスト（１９９１）ｐ．２５（IEDM T
echnical Digest p.25(1991)）において報告されてい
る。
【０００４】
【発明が解決しようとする課題】この技術を相補型ＭＯ
ＳＦＥＴに適用する場合を図１０を用いて考える。製造
方法は、まず、酸化膜１１で分離されたＳｉ基板１２上
に厚さ１０ｎｍ以上の酸化膜１０１を堆積し、レジスト
１０２を塗布する(H-1)、(H-2)。次に露光及び現像を行
ないｎチャネルＭＯＳＦＥＴの領域を開口する(H-3)。
レジスト１０２を剥離後、基板を洗浄し、選択エピタキ
シャル成長によりＳｉ膜１０３を形成する(H-4)。続い
てｐチャネルＭＯＳＦＥＴを形成する場合は、まず酸化
膜１０４を堆積する(H-5)。次にレジスト１０２を塗布
後、露光、現像によりｐチャネルＭＯＳＦＥＴの領域を
開口する(H-6)。レジスト１０２を剥離後、基板を洗浄
し、選択エピタキシャル成長によりＳｉ膜１０５を形成
する(H-7)。最後に酸化膜１０４を除去する(H-8)。この
ような工程を経て、前述したような急俊な不純物分布や
ヘテロ接合が形成できるが、酸化膜の形成や除去を繰り
返す必要があり、製造工程は複雑になる。
ＳＦＥＴに適用する場合を図１０を用いて考える。製造
方法は、まず、酸化膜１１で分離されたＳｉ基板１２上
に厚さ１０ｎｍ以上の酸化膜１０１を堆積し、レジスト
１０２を塗布する(H-1)、(H-2)。次に露光及び現像を行
ないｎチャネルＭＯＳＦＥＴの領域を開口する(H-3)。
レジスト１０２を剥離後、基板を洗浄し、選択エピタキ
シャル成長によりＳｉ膜１０３を形成する(H-4)。続い
てｐチャネルＭＯＳＦＥＴを形成する場合は、まず酸化
膜１０４を堆積する(H-5)。次にレジスト１０２を塗布
後、露光、現像によりｐチャネルＭＯＳＦＥＴの領域を
開口する(H-6)。レジスト１０２を剥離後、基板を洗浄
し、選択エピタキシャル成長によりＳｉ膜１０５を形成
する(H-7)。最後に酸化膜１０４を除去する(H-8)。この
ような工程を経て、前述したような急俊な不純物分布や
ヘテロ接合が形成できるが、酸化膜の形成や除去を繰り
返す必要があり、製造工程は複雑になる。
【０００５】上述したような方法を用いることで、イオ
ン打ち込み法では実現できない急俊な不純物分布やヘテ
ロ接合が形成でき、その結果、ゲート寸法の非常に小さ
なＭＯＳＦＥＴを正常動作させることが可能となる。し
かし、従来の製造方法では、工程数の増加は避けられな
い。この工程以外にもＭＯＳＦＥＴの微細化に伴い、製
造工程数が増加する傾向にあり、特徴のあるプロセスと
いえども製造工程数は増えないことが望ましい。そこ
で、本発明の目的は、エピタキシャル成長技術を用いな
がらも、製造工程数が増加しない、新しい結晶成長方法
を提供することにある。
ン打ち込み法では実現できない急俊な不純物分布やヘテ
ロ接合が形成でき、その結果、ゲート寸法の非常に小さ
なＭＯＳＦＥＴを正常動作させることが可能となる。し
かし、従来の製造方法では、工程数の増加は避けられな
い。この工程以外にもＭＯＳＦＥＴの微細化に伴い、製
造工程数が増加する傾向にあり、特徴のあるプロセスと
いえども製造工程数は増えないことが望ましい。そこ
で、本発明の目的は、エピタキシャル成長技術を用いな
がらも、製造工程数が増加しない、新しい結晶成長方法
を提供することにある。
【０００６】
【課題を解決するための手段】上記の課題を解決する方
法を図１を用いて説明する。まず、酸化膜１２で分離し
たＳｉ基板１１に、酸化性雰囲気中で、Ｓｉ表面にエキ
シマレーザ光１３を局所的に照射することにより、厚さ
１ｎｍ以下のＳｉ酸化膜１４を形成する(A-1)(A-2)。次
に、ＳｉＨ4，Ｓｉ2Ｈ6，ＳｉＨ2Ｃｌ2などのガスを用
いて酸化膜のない部分に選択的にＳｉ膜１５をエピタキ
シャル成長させる(A-3)。この後、真空中８００℃以上
で加熱することにより、１ｎｍ以下のＳｉ酸化膜は昇華
除去できる(A-3)。同様の操作を、導電型の異なるチャ
ネル領域についても繰り返して行なうことができる。
法を図１を用いて説明する。まず、酸化膜１２で分離し
たＳｉ基板１１に、酸化性雰囲気中で、Ｓｉ表面にエキ
シマレーザ光１３を局所的に照射することにより、厚さ
１ｎｍ以下のＳｉ酸化膜１４を形成する(A-1)(A-2)。次
に、ＳｉＨ4，Ｓｉ2Ｈ6，ＳｉＨ2Ｃｌ2などのガスを用
いて酸化膜のない部分に選択的にＳｉ膜１５をエピタキ
シャル成長させる(A-3)。この後、真空中８００℃以上
で加熱することにより、１ｎｍ以下のＳｉ酸化膜は昇華
除去できる(A-3)。同様の操作を、導電型の異なるチャ
ネル領域についても繰り返して行なうことができる。
【０００７】
【作用】この結果、同一半導体基体内に導電型や膜厚の
異なるＳｉ膜を形成することが可能であり、しかも、工
程数は従来法に比べて減少する。更に、酸化、エピタキ
シャル成長、酸化膜昇華のみを用いているために、有機
ホトレジストやイオン打ち込みに伴って混入する重金属
汚染が排除できる、極めてクリーンなプロセスである。
異なるＳｉ膜を形成することが可能であり、しかも、工
程数は従来法に比べて減少する。更に、酸化、エピタキ
シャル成長、酸化膜昇華のみを用いているために、有機
ホトレジストやイオン打ち込みに伴って混入する重金属
汚染が排除できる、極めてクリーンなプロセスである。
【０００８】
実施例１ エキシマレーザにより、Ｓｉ表面を局所的に酸化し、未
酸化部にＳｉを選択にエピタキシャル成長、及びドーパ
ントを選択的に吸着し、相補型ＭＯＳＦＥＴのチャネル
領域を作製した例について述べる。（図２） 酸化膜１２で分離されたＳｉ基板１１を、ガスソースＭ
ＢＥ(Molecular beamepitaxy)装置に導入した(B-1)。酸
化性ガスである酸素を反応室へ導入し、エキシマレーザ
光１３を、ｎチャネルＭＯＳＦＥＴ領域のＳｉ露出部に
照射した。レーザ光が照射された所に厚さ０．５ｎｍの
酸化膜１４が形成される。ここで、レーザ光照射部以外
のＳｉ露出部も０．３ｎｍ酸化されるが、これは超高真
空において基板を７５０℃で昇華することにより除去で
きる(B-2)。Ｎ型不純物であるアンチモン２１は、基板
温度を６００℃にすると、Ｓｉ露出部のみに選択的に吸
着させることができる。ここで、アンチモンはＭＯＳＦ
ＥＴのパンチスルーを抑制するために必要な１ｘ１０13
／ｃｍ2吸着した(B-3)。１００％Ｓｉ2Ｈ6ガスにより、
基板温度５５０℃でＳｉ露出部のみに選択エピタキシャ
ル成長し、半値幅が１０ｎｍ以下の急俊な不純物分布
（δドーピング）を有するＳｉ膜２２を形成した(B-
4)。エキシマレーザにより酸化した酸化膜１４を、超高
真空中で８００℃で加熱することにより昇華除去した(B
-5)。酸素を反応室へ導入し、エキシマレーザ光１３を
Ｓｉ膜２２へ照射し、酸化膜２３を形成した(B-6)。ｎ
チャネルＭＯＳＦＥＴ領域のＳｉ露出部に、メタホウ酸
ＨＢＯ2を用いて、基板温度７００℃で選択的にボロン
２４を吸着させた(B-7)。その上に１００％Ｓｉ2Ｈ6ガ
スを用いて、基板温度５５０℃で選択エピタキシャル成
長し、δドーピングしたＳｉ膜２５を形成した(B-8)。
次に酸化膜２３を８００℃で昇華除去した(B-9)。最後
にゲ−ト酸化膜２６及び拡散層２７、２８（２７はｐ
型、２８はｎ型である。）を形成した(B-10)。
酸化部にＳｉを選択にエピタキシャル成長、及びドーパ
ントを選択的に吸着し、相補型ＭＯＳＦＥＴのチャネル
領域を作製した例について述べる。（図２） 酸化膜１２で分離されたＳｉ基板１１を、ガスソースＭ
ＢＥ(Molecular beamepitaxy)装置に導入した(B-1)。酸
化性ガスである酸素を反応室へ導入し、エキシマレーザ
光１３を、ｎチャネルＭＯＳＦＥＴ領域のＳｉ露出部に
照射した。レーザ光が照射された所に厚さ０．５ｎｍの
酸化膜１４が形成される。ここで、レーザ光照射部以外
のＳｉ露出部も０．３ｎｍ酸化されるが、これは超高真
空において基板を７５０℃で昇華することにより除去で
きる(B-2)。Ｎ型不純物であるアンチモン２１は、基板
温度を６００℃にすると、Ｓｉ露出部のみに選択的に吸
着させることができる。ここで、アンチモンはＭＯＳＦ
ＥＴのパンチスルーを抑制するために必要な１ｘ１０13
／ｃｍ2吸着した(B-3)。１００％Ｓｉ2Ｈ6ガスにより、
基板温度５５０℃でＳｉ露出部のみに選択エピタキシャ
ル成長し、半値幅が１０ｎｍ以下の急俊な不純物分布
（δドーピング）を有するＳｉ膜２２を形成した(B-
4)。エキシマレーザにより酸化した酸化膜１４を、超高
真空中で８００℃で加熱することにより昇華除去した(B
-5)。酸素を反応室へ導入し、エキシマレーザ光１３を
Ｓｉ膜２２へ照射し、酸化膜２３を形成した(B-6)。ｎ
チャネルＭＯＳＦＥＴ領域のＳｉ露出部に、メタホウ酸
ＨＢＯ2を用いて、基板温度７００℃で選択的にボロン
２４を吸着させた(B-7)。その上に１００％Ｓｉ2Ｈ6ガ
スを用いて、基板温度５５０℃で選択エピタキシャル成
長し、δドーピングしたＳｉ膜２５を形成した(B-8)。
次に酸化膜２３を８００℃で昇華除去した(B-9)。最後
にゲ−ト酸化膜２６及び拡散層２７、２８（２７はｐ
型、２８はｎ型である。）を形成した(B-10)。
【０００９】以下通常のプロセスを用い、δドーピング
のような急俊な不純物分布を有する相補型ＭＯＳＦＥＴ
を、工程数を大幅に増やさずに、且つ、有機ホトレジス
トを利用しないために重金属汚染の少ないクリーンなプ
ロセスで作製できた。
のような急俊な不純物分布を有する相補型ＭＯＳＦＥＴ
を、工程数を大幅に増やさずに、且つ、有機ホトレジス
トを利用しないために重金属汚染の少ないクリーンなプ
ロセスで作製できた。
【００１０】実施例２ 次に、エキシマレーザにより、Ｓｉ表面を局所的に酸化
し、未酸化部にＳｉ及びＳｉＧｅ混晶を選択的にエピタ
キシャル成長することにより、相補型ＭＯＳＦＥＴのチ
ャネル領域を作製した例について述べる。（図３） 酸化膜１２で分離され、高濃度にドーピングされたＳｉ
基板３０へ、実施例１と同様に、エキシマレーザ光１３
を局所的に照射し、厚さ０．５ｎｍの酸化膜１４を形成
した(C-1)。１００％Ｓｉ2Ｈ6ガスにより、基板温度５
５０℃でＳｉ露出部のみに選択エピタキシャル成長し、
Ｓｉ膜３１を形成した(C-2)。超高真空中で８００℃で
加熱することにより、酸化膜１４を昇華除去した(C-
3)。Ｓｉ膜３１をエキシマレーザ光１３により、酸化膜
３２を形成した(C-4)。ｐチャネル領域のＳｉ露出部
に、ホールの移動度を高めるために、Ｓｉ2Ｈ6とＧｅＨ
4を用いてＳｉ0.7Ｇｅ0.3の混晶膜３３及びＳｉ膜３４
を基板温度６００℃で選択成長を行なった(C-5)。酸化
膜３２は、超高真空中で８００℃で昇華除去できるが、
８００℃では、Ｓｉ0.7Ｇｅ0.3／Ｓｉヘテロ界面が熱に
よりボケが生じてしまう。それを回避するために、原子
状水素の還元反応、あるいは水素プラズマのケミカルエ
ッチングを利用し酸化膜除去の低温化をはかった。その
結果、基板温度６００℃以下で酸化膜３２が除去できる
ことを確認した(C-6)。最後にゲ−ト酸化膜３５及び拡
散層３６、３７(３６はｎ型、３７はｐ型である。)を形
成した(C-7)。 この基板を用いて作成したＣＭＯＳ回
路は、ｐ型ＭＯＳＦＥＴの高速化により、従来の１．５
倍の高速性を示した。
し、未酸化部にＳｉ及びＳｉＧｅ混晶を選択的にエピタ
キシャル成長することにより、相補型ＭＯＳＦＥＴのチ
ャネル領域を作製した例について述べる。（図３） 酸化膜１２で分離され、高濃度にドーピングされたＳｉ
基板３０へ、実施例１と同様に、エキシマレーザ光１３
を局所的に照射し、厚さ０．５ｎｍの酸化膜１４を形成
した(C-1)。１００％Ｓｉ2Ｈ6ガスにより、基板温度５
５０℃でＳｉ露出部のみに選択エピタキシャル成長し、
Ｓｉ膜３１を形成した(C-2)。超高真空中で８００℃で
加熱することにより、酸化膜１４を昇華除去した(C-
3)。Ｓｉ膜３１をエキシマレーザ光１３により、酸化膜
３２を形成した(C-4)。ｐチャネル領域のＳｉ露出部
に、ホールの移動度を高めるために、Ｓｉ2Ｈ6とＧｅＨ
4を用いてＳｉ0.7Ｇｅ0.3の混晶膜３３及びＳｉ膜３４
を基板温度６００℃で選択成長を行なった(C-5)。酸化
膜３２は、超高真空中で８００℃で昇華除去できるが、
８００℃では、Ｓｉ0.7Ｇｅ0.3／Ｓｉヘテロ界面が熱に
よりボケが生じてしまう。それを回避するために、原子
状水素の還元反応、あるいは水素プラズマのケミカルエ
ッチングを利用し酸化膜除去の低温化をはかった。その
結果、基板温度６００℃以下で酸化膜３２が除去できる
ことを確認した(C-6)。最後にゲ−ト酸化膜３５及び拡
散層３６、３７(３６はｎ型、３７はｐ型である。)を形
成した(C-7)。 この基板を用いて作成したＣＭＯＳ回
路は、ｐ型ＭＯＳＦＥＴの高速化により、従来の１．５
倍の高速性を示した。
【００１１】実施例３ 次に、選択ドーピング法と固相エピタキシャル法によ
り、相補型電界効果トランジスタのチャネル領域、特に
パンチスルーストッパ層を作製した例について述べる。
（図４及び図５） 酸化膜１２で分離されたＳｉ基板１１へ、実施例１と同
様に、エキシマレーザ光１３を局所的に照射し、厚さ
０．５ｎｍの酸化膜１４をｎチャネルＭＯＳＦＥＴ領域
に形成した(D-1)。Ｓｉが露出しているｐチャネルＭＯ
ＳＦＥＴ領域にアンチモン４１を１ｘ１０13／ｃｍ2選
択吸着させる(D-2)。次に、Ｓｉ原子あるいはＳｉ2Ｈ6
を低温で成長することにより、基板全面に非晶質Ｓｉ
（ａ−Ｓｉ）膜４２を堆積した(D-3)。基板を６００℃
に加熱することにより、基板のＳｉ露出部と接している
ａ−Ｓｉのみが単結晶化し、結晶Ｓｉ（ｃ−Ｓｉ）膜４
３を形成した。ここで、酸化膜１２、１４上にあるａ−
Ｓｉ膜は、非晶質構造を保っている(D-4)。熱リン酸に
よるウエットエッチングにより非晶質Ｓｉ膜４２を選択
的にエッチングした。非晶質Ｓｉの選択エッチングは、
水素または塩素プラズマによるドライエッチング法でも
可能である(D-5)。酸化膜１４をフッ化水素水で除去し
た(D-6)。次に、ｃ−Ｓｉ膜４３にエキシマレーザを照
射して酸化膜４４を形成した(D-7)。基板温度６００℃
でＳｉ露出部にボロン４５を１ｘ１０13／ｃｍ2選択吸
着させた(D-8)。上記(D-3)と同じ方法でａ−Ｓｉ膜４６
を堆積した(D-9)。基板温度６００℃で結晶Ｓｉ（ｃ−
Ｓｉ）膜４７を形成した(D-10)。上記選択エッチング法
によりａ−Ｓｉ層４６を除去した(D-11)。その後酸化膜
４４を昇華した(D-12)。最後にゲ−ト酸化膜４８及び拡
散層４９０、４９１(４９０はｐ型、４９１はｎ型であ
る。)を形成した(D-13)。この方法では、ガスソースＭ
ＢＥ法を用いた選択エピタキシャル成長で問題となる、
酸化膜上での結晶核の偶発的な発生を回避することがで
きた。また、Ｓｉエピタキシャル成長中のアンチモンの
表面偏析も完全に抑制できた。
り、相補型電界効果トランジスタのチャネル領域、特に
パンチスルーストッパ層を作製した例について述べる。
（図４及び図５） 酸化膜１２で分離されたＳｉ基板１１へ、実施例１と同
様に、エキシマレーザ光１３を局所的に照射し、厚さ
０．５ｎｍの酸化膜１４をｎチャネルＭＯＳＦＥＴ領域
に形成した(D-1)。Ｓｉが露出しているｐチャネルＭＯ
ＳＦＥＴ領域にアンチモン４１を１ｘ１０13／ｃｍ2選
択吸着させる(D-2)。次に、Ｓｉ原子あるいはＳｉ2Ｈ6
を低温で成長することにより、基板全面に非晶質Ｓｉ
（ａ−Ｓｉ）膜４２を堆積した(D-3)。基板を６００℃
に加熱することにより、基板のＳｉ露出部と接している
ａ−Ｓｉのみが単結晶化し、結晶Ｓｉ（ｃ−Ｓｉ）膜４
３を形成した。ここで、酸化膜１２、１４上にあるａ−
Ｓｉ膜は、非晶質構造を保っている(D-4)。熱リン酸に
よるウエットエッチングにより非晶質Ｓｉ膜４２を選択
的にエッチングした。非晶質Ｓｉの選択エッチングは、
水素または塩素プラズマによるドライエッチング法でも
可能である(D-5)。酸化膜１４をフッ化水素水で除去し
た(D-6)。次に、ｃ−Ｓｉ膜４３にエキシマレーザを照
射して酸化膜４４を形成した(D-7)。基板温度６００℃
でＳｉ露出部にボロン４５を１ｘ１０13／ｃｍ2選択吸
着させた(D-8)。上記(D-3)と同じ方法でａ−Ｓｉ膜４６
を堆積した(D-9)。基板温度６００℃で結晶Ｓｉ（ｃ−
Ｓｉ）膜４７を形成した(D-10)。上記選択エッチング法
によりａ−Ｓｉ層４６を除去した(D-11)。その後酸化膜
４４を昇華した(D-12)。最後にゲ−ト酸化膜４８及び拡
散層４９０、４９１(４９０はｐ型、４９１はｎ型であ
る。)を形成した(D-13)。この方法では、ガスソースＭ
ＢＥ法を用いた選択エピタキシャル成長で問題となる、
酸化膜上での結晶核の偶発的な発生を回避することがで
きた。また、Ｓｉエピタキシャル成長中のアンチモンの
表面偏析も完全に抑制できた。
【００１２】実施例４ 次に、実施例１で述べた、選択エピタキシャル成長を用
いずに、Ｓｉ上に単結晶Ｓｉを、Ｓｉ酸化膜上に非晶質
Ｓｉを同時に成長する低温成長法により相補型電界効果
トランジスタのチャネル領域、特にパンチスルーストッ
パ層を作製した例について述べる。（図６） 酸化膜１２で分離されたＳｉ基板１１へ、実施例１と同
様に、エキシマレーザ光１３を局所的に照射し、厚さ
０．５ｎｍの酸化膜１４をｎチャネルＭＯＳＦＥＴ領域
に形成した(E-1)。Ｓｉが露出しているｐチャネルＭＯ
ＳＦＥＴ領域にアンチモン６１を１ｘ１０13／ｃｍ2選
択吸着させた(E-2)。次に固体ソースのＭＢＥ法によ
り、Ｓｉを基板温度２００℃で成長すると、Ｓｉ露出部
のみエピタキシャル成長(ｃ−Ｓｉ)膜６２が形成でき、
酸化膜上には非晶質Ｓｉ（ａ−Ｓｉ）膜６３が成長し
た。酸化膜上のａ−Ｓｉ膜は、ある膜厚以上になると多
結晶Ｓｉが成長した。この多結晶Ｓｉが成長するまでの
ａ−Ｓｉ膜の厚さを臨界膜厚と定義する。臨界膜厚とＳ
ｉ成長温度の関係を図７に示す。成長温度とともに臨界
膜厚は短くなっていくことがわかる。結晶Ｓｉと非晶質
Ｓｉとを同時に成長する方法は、ＳｉＨ2Ｆ2とＨ2の還
元反応を利用したリモートプラズマＣＶＤ法及び、Ｓｉ
2Ｈ6とＦ2の酸化反応を利用したＣＶＤ法においても実
現できる(E-3)。熱リン酸によるウエットエッチングに
より非晶質Ｓｉ膜６３を選択的にエッチングした(E-
4)。酸化膜１４を昇華により除去した(E-5)。ｃ−Ｓｉ
膜６２にエキシマレーザ光を照射して酸化膜６４を形成
した(E-6)。基板温度６００℃でＳｉ露出部にボロン６
５を１ｘ１０13／ｃｍ2選択吸着させた(E-7)。上記(E-
3)と同じ方法でｃ−Ｓｉ膜６６とａ−Ｓｉ膜６７を成長
させた(E-8)。熱リン酸によるウエットエッチングによ
り非晶質Ｓｉ膜６７を選択的にエッチングした(E-9)。
酸化膜６４を昇華により除去した(E-10)。最後にゲ−ト
酸化膜６８及び拡散層６９０、６９１(６９０はｐ型、
６９１はｎ型である。)を形成した(E-11)。このように
して、実施例３よりも工程数を削減することができた。
また、チャネル部の点欠陥の密度も、Ｓｉ基板と同レベ
ルまで低減できることを確認した。
いずに、Ｓｉ上に単結晶Ｓｉを、Ｓｉ酸化膜上に非晶質
Ｓｉを同時に成長する低温成長法により相補型電界効果
トランジスタのチャネル領域、特にパンチスルーストッ
パ層を作製した例について述べる。（図６） 酸化膜１２で分離されたＳｉ基板１１へ、実施例１と同
様に、エキシマレーザ光１３を局所的に照射し、厚さ
０．５ｎｍの酸化膜１４をｎチャネルＭＯＳＦＥＴ領域
に形成した(E-1)。Ｓｉが露出しているｐチャネルＭＯ
ＳＦＥＴ領域にアンチモン６１を１ｘ１０13／ｃｍ2選
択吸着させた(E-2)。次に固体ソースのＭＢＥ法によ
り、Ｓｉを基板温度２００℃で成長すると、Ｓｉ露出部
のみエピタキシャル成長(ｃ−Ｓｉ)膜６２が形成でき、
酸化膜上には非晶質Ｓｉ（ａ−Ｓｉ）膜６３が成長し
た。酸化膜上のａ−Ｓｉ膜は、ある膜厚以上になると多
結晶Ｓｉが成長した。この多結晶Ｓｉが成長するまでの
ａ−Ｓｉ膜の厚さを臨界膜厚と定義する。臨界膜厚とＳ
ｉ成長温度の関係を図７に示す。成長温度とともに臨界
膜厚は短くなっていくことがわかる。結晶Ｓｉと非晶質
Ｓｉとを同時に成長する方法は、ＳｉＨ2Ｆ2とＨ2の還
元反応を利用したリモートプラズマＣＶＤ法及び、Ｓｉ
2Ｈ6とＦ2の酸化反応を利用したＣＶＤ法においても実
現できる(E-3)。熱リン酸によるウエットエッチングに
より非晶質Ｓｉ膜６３を選択的にエッチングした(E-
4)。酸化膜１４を昇華により除去した(E-5)。ｃ−Ｓｉ
膜６２にエキシマレーザ光を照射して酸化膜６４を形成
した(E-6)。基板温度６００℃でＳｉ露出部にボロン６
５を１ｘ１０13／ｃｍ2選択吸着させた(E-7)。上記(E-
3)と同じ方法でｃ−Ｓｉ膜６６とａ−Ｓｉ膜６７を成長
させた(E-8)。熱リン酸によるウエットエッチングによ
り非晶質Ｓｉ膜６７を選択的にエッチングした(E-9)。
酸化膜６４を昇華により除去した(E-10)。最後にゲ−ト
酸化膜６８及び拡散層６９０、６９１(６９０はｐ型、
６９１はｎ型である。)を形成した(E-11)。このように
して、実施例３よりも工程数を削減することができた。
また、チャネル部の点欠陥の密度も、Ｓｉ基板と同レベ
ルまで低減できることを確認した。
【００１３】実施例５ エキシマレーザにより、Ｓｉ表面を局所的に酸化し、未
酸化部にＳｉを選択にエピタキシャル成長、及びドーパ
ントを選択的に吸着し、相補型ＭＯＳＦＥＴの多結晶Ｓ
ｉゲート電極を作製した例について述べる。（図８） 実施例１と同様に酸化膜で分離されたＳｉ基板１１をゲ
ート酸化し、酸化膜８１を形成した(F-1)。その上に厚
さ０．５ｎｍのＳｉ膜８２を堆積した(F-2)。ｎチャネ
ルＭＯＳＦＥＴの領域を除き、エキシマレーザで酸化膜
８３を形成した(F-3)。ｎチャネルＭＯＳＦＥＴ領域の
未酸化部上に、選択エピタキシャル成長条件で、ｎ型に
高濃度ドーピング（１ｘ１０20／ｃｍ2）したＳｉ膜８
４を成長した(F-4)。次に、エキシマレーザで形成した
Ｓｉ酸化膜８３を超高真空中で昇華除去した(F-5)。ｎ
型に高濃度ド−ピングしたＳｉ膜８４をエキシマレーザ
で酸化し、酸化膜８５を形成した。ここで、Ｓｉ膜８７
は、Ｓｉ膜８２を酸化し、酸化膜８３を除去した残りの
層である(F-6)。ｐチャネルＭＯＳＦＥＴ領域の未酸化
部上に、選択エピタキシャル成長条件で、ｐ型に高濃度
ドーピングしたＳｉ膜８６を成長した(F-7)。次に、エ
キシマレーザで形成したＳｉ酸化膜８５を超高真空中で
昇華除去した(F-8)。この後、微細加工を行いゲート電
極を形成した(F-9)。このようにして、相補型ＭＯＳＦ
ＥＴにおいて、チャネルと同じ導電型のゲート電極が形
成でき、ｎ型、ｐ型ともに表面チャネル型となり、短チ
ャネル効果が抑制できた。
酸化部にＳｉを選択にエピタキシャル成長、及びドーパ
ントを選択的に吸着し、相補型ＭＯＳＦＥＴの多結晶Ｓ
ｉゲート電極を作製した例について述べる。（図８） 実施例１と同様に酸化膜で分離されたＳｉ基板１１をゲ
ート酸化し、酸化膜８１を形成した(F-1)。その上に厚
さ０．５ｎｍのＳｉ膜８２を堆積した(F-2)。ｎチャネ
ルＭＯＳＦＥＴの領域を除き、エキシマレーザで酸化膜
８３を形成した(F-3)。ｎチャネルＭＯＳＦＥＴ領域の
未酸化部上に、選択エピタキシャル成長条件で、ｎ型に
高濃度ドーピング（１ｘ１０20／ｃｍ2）したＳｉ膜８
４を成長した(F-4)。次に、エキシマレーザで形成した
Ｓｉ酸化膜８３を超高真空中で昇華除去した(F-5)。ｎ
型に高濃度ド−ピングしたＳｉ膜８４をエキシマレーザ
で酸化し、酸化膜８５を形成した。ここで、Ｓｉ膜８７
は、Ｓｉ膜８２を酸化し、酸化膜８３を除去した残りの
層である(F-6)。ｐチャネルＭＯＳＦＥＴ領域の未酸化
部上に、選択エピタキシャル成長条件で、ｐ型に高濃度
ドーピングしたＳｉ膜８６を成長した(F-7)。次に、エ
キシマレーザで形成したＳｉ酸化膜８５を超高真空中で
昇華除去した(F-8)。この後、微細加工を行いゲート電
極を形成した(F-9)。このようにして、相補型ＭＯＳＦ
ＥＴにおいて、チャネルと同じ導電型のゲート電極が形
成でき、ｎ型、ｐ型ともに表面チャネル型となり、短チ
ャネル効果が抑制できた。
【００１４】実施例６ エキシマレーザにより、Ｓｉ表面を局所的に酸化し、未
酸化部にＳｉを選択にエピタキシャル成長、及びドーパ
ントを選択的に吸着し、相補型ＭＯＳＦＥＴのソース、
ドレインを作製した例について述べる。（図９） 酸化膜１２で素子分離されたＳｉ基板１１に、ゲート酸
化膜９１、ゲート電極９２、酸化膜９３および側壁窒化
膜９４を形成した(G-1)。ｎチャネルＭＯＳＦＥＴ領域
にエキシマレーザを照射することにより、酸化膜９５を
形成した(G-2)。ｐチャネルＭＯＳＦＥＴ領域のＳｉ露
出部に、選択成長によりｐ型に高濃度ドーピングしたＳ
ｉ膜９６を形成した(G-3)。酸化膜９５を除去し(G-4)、
ｐチャネルＭＯＳＦＥＴ領域にエキシマレーザを照射す
ることにより、酸化膜９７を形成した(G-5)。これまで
と同様に、ｎチャネルＭＯＳＦＥＴ領域のＳｉ露出部
に、選択成長によりｎ型に高濃度ドーピングしたＳｉ膜
９８を形成した(G-6)。最後に酸化膜９７を除去した(G-
7)。このようにして、従来のイオン打ち込み法でドーピ
ングしたものより低抵抗の、ソース・ドレインを有する
相補型ＭＯＳＦＥＴが、従来のホトレジストを用いずに
作成することができた。
酸化部にＳｉを選択にエピタキシャル成長、及びドーパ
ントを選択的に吸着し、相補型ＭＯＳＦＥＴのソース、
ドレインを作製した例について述べる。（図９） 酸化膜１２で素子分離されたＳｉ基板１１に、ゲート酸
化膜９１、ゲート電極９２、酸化膜９３および側壁窒化
膜９４を形成した(G-1)。ｎチャネルＭＯＳＦＥＴ領域
にエキシマレーザを照射することにより、酸化膜９５を
形成した(G-2)。ｐチャネルＭＯＳＦＥＴ領域のＳｉ露
出部に、選択成長によりｐ型に高濃度ドーピングしたＳ
ｉ膜９６を形成した(G-3)。酸化膜９５を除去し(G-4)、
ｐチャネルＭＯＳＦＥＴ領域にエキシマレーザを照射す
ることにより、酸化膜９７を形成した(G-5)。これまで
と同様に、ｎチャネルＭＯＳＦＥＴ領域のＳｉ露出部
に、選択成長によりｎ型に高濃度ドーピングしたＳｉ膜
９８を形成した(G-6)。最後に酸化膜９７を除去した(G-
7)。このようにして、従来のイオン打ち込み法でドーピ
ングしたものより低抵抗の、ソース・ドレインを有する
相補型ＭＯＳＦＥＴが、従来のホトレジストを用いずに
作成することができた。
【００１５】以上の実施例ではＳｉ表面を局所的に酸化
するためにエキシマレーザを用いているが、他のレーザ
ービームあるいは紫外線、Ｘ線、電子線などのエネルギ
ー線を用いて酸化を行ってもよい。
するためにエキシマレーザを用いているが、他のレーザ
ービームあるいは紫外線、Ｘ線、電子線などのエネルギ
ー線を用いて酸化を行ってもよい。
【００１６】
【発明の効果】本発明によれば、均一あるいは急峻な不
純物分布を有する超微細相補型電界効果トランジスタ
を、製造工程数を増やさず、また、重金属の汚染の少な
いクリーンなプロセスで作製することができる。
純物分布を有する超微細相補型電界効果トランジスタ
を、製造工程数を増やさず、また、重金属の汚染の少な
いクリーンなプロセスで作製することができる。
【００１７】
【図１】本発明の原理図である。
【図２】選択エピタキシャル成長およびドーパントの選
択吸着現象を用いた相補型ＭＯＳＦＥＴのプロセスフロ
ーである。
択吸着現象を用いた相補型ＭＯＳＦＥＴのプロセスフロ
ーである。
【図３】選択エピタキシャル成長を用いた相補型ＭＯＳ
ＦＥＴのプロセスフローである。
ＦＥＴのプロセスフローである。
【図４】固相エピタキシャル成長を用いた相補型ＭＯＳ
ＦＥＴのプロセスフローである。
ＦＥＴのプロセスフローである。
【図５】固相エピタキシャル成長を用いた相補型ＭＯＳ
ＦＥＴのプロセスフローである。
ＦＥＴのプロセスフローである。
【図６】低温ＭＢＥ成長法を用いた相補型ＭＯＳＦＥＴ
のプロセスフローである。
のプロセスフローである。
【図７】Ｓｉ成長温度と臨界膜厚の関係である。
【図８】ポリＳｉ電極のプロセスフローである。
【図９】積み上げ拡散層のプロセスフローである。
【図１０】従来技術を相補型ＭＯＳＦＥＴに適用した場
合に考えられるプロセスフローである。
合に考えられるプロセスフローである。
１１−−Ｓｉ基板、１２−−素子分離酸化膜、１３−−
エキシマレーザ光 １４−−厚さ１ｎｍ以下の酸化膜 ２１−−アンチモン原子、２２−−Ｓｉエピタキシャル
成長膜 ２３−−厚さ１ｎｍ以下の酸化膜、２４−−ボロン原子 ２５−−Ｓｉエピタキシャル成長膜 ２６−−ゲ−ト酸化膜、２７−−ｐ型拡散層、２８−−
ｎ型拡散層 ３０−−高濃度にドーピングされたＳｉ基板 ３１−−Ｓｉエピタキシャル成長膜、３２−−厚さ１ｎ
ｍ以下の酸化膜 ３３−−Ｓｉ0.7Ｇｅ0.3混晶膜、３４−−Ｓｉエピタキ
シャル成長膜 ３５−−ゲ−ト酸化膜、３６−−ｎ型拡散層、３７−−
ｐ型拡散層 ４１−−アンチモン原子、４２−−非晶質Ｓｉ膜 ４３−−固相エピタキシャル成長したＳｉ膜、４４−−
厚さ１ｎｍ以下の酸化膜 ４５−−ボロン原子、４６−−非晶質Ｓｉ膜 ４７−−固相エピタキシャル成長したＳｉ膜 ４８−−ゲ−ト酸化膜、４９０−−ｐ型拡散層、４９１
−−ｎ型拡散層 ６１−−アンチモン原子、６２−−低温ＭＢＥ成長した
Ｓｉ膜 ６３−−非晶質Ｓｉ膜、６４−−厚さ１ｎｍ以下の酸化
膜、６５−−ボロン原子 ６６−−低温ＭＢＥ成長したＳｉ膜、６７−−非晶質Ｓ
ｉ膜 ６８−−ゲ−ト酸化膜、６９０−−ｐ型拡散層、６９１
−−ｎ型拡散層 ８１−−ゲ−ト酸化膜、８２−−０．５ｎｍ以下のＳｉ
膜 ８３−−厚さ１ｎｍ以下の酸化膜 ８４−−ｎ型に高濃度ドーピングされた多結晶Ｓｉ膜 ８５−−厚さ１ｎｍ以下の酸化膜 ８６−−ｐ型に高濃度ドーピングされた多結晶Ｓｉ膜ゲ
ート電極 ７７−−Ｓｉ膜 ９１−−ゲート酸化膜 ９２−−高濃度ドーピングされた多結晶Ｓｉゲート電極 ９３−−酸化膜、９４−−側壁窒化膜 ９５−−厚さ１ｎｍ以下の酸化膜 ９６−−ｎ型に高濃度ドーピングされたエピタキシャル
成長Ｓｉ膜 ９７−−厚さ１ｎｍ以下の酸化膜 ９８−−ｐ型に高濃度ドーピングされたエピタキシャル
成長Ｓｉ膜 １０１−−酸化膜、１０２−−レジスト １０３−−ｎ型にドーピングされたＳｉ膜 １０４−−酸化膜、１０５−−ｐ型にドーピングされた
Ｓｉ膜。
エキシマレーザ光 １４−−厚さ１ｎｍ以下の酸化膜 ２１−−アンチモン原子、２２−−Ｓｉエピタキシャル
成長膜 ２３−−厚さ１ｎｍ以下の酸化膜、２４−−ボロン原子 ２５−−Ｓｉエピタキシャル成長膜 ２６−−ゲ−ト酸化膜、２７−−ｐ型拡散層、２８−−
ｎ型拡散層 ３０−−高濃度にドーピングされたＳｉ基板 ３１−−Ｓｉエピタキシャル成長膜、３２−−厚さ１ｎ
ｍ以下の酸化膜 ３３−−Ｓｉ0.7Ｇｅ0.3混晶膜、３４−−Ｓｉエピタキ
シャル成長膜 ３５−−ゲ−ト酸化膜、３６−−ｎ型拡散層、３７−−
ｐ型拡散層 ４１−−アンチモン原子、４２−−非晶質Ｓｉ膜 ４３−−固相エピタキシャル成長したＳｉ膜、４４−−
厚さ１ｎｍ以下の酸化膜 ４５−−ボロン原子、４６−−非晶質Ｓｉ膜 ４７−−固相エピタキシャル成長したＳｉ膜 ４８−−ゲ−ト酸化膜、４９０−−ｐ型拡散層、４９１
−−ｎ型拡散層 ６１−−アンチモン原子、６２−−低温ＭＢＥ成長した
Ｓｉ膜 ６３−−非晶質Ｓｉ膜、６４−−厚さ１ｎｍ以下の酸化
膜、６５−−ボロン原子 ６６−−低温ＭＢＥ成長したＳｉ膜、６７−−非晶質Ｓ
ｉ膜 ６８−−ゲ−ト酸化膜、６９０−−ｐ型拡散層、６９１
−−ｎ型拡散層 ８１−−ゲ−ト酸化膜、８２−−０．５ｎｍ以下のＳｉ
膜 ８３−−厚さ１ｎｍ以下の酸化膜 ８４−−ｎ型に高濃度ドーピングされた多結晶Ｓｉ膜 ８５−−厚さ１ｎｍ以下の酸化膜 ８６−−ｐ型に高濃度ドーピングされた多結晶Ｓｉ膜ゲ
ート電極 ７７−−Ｓｉ膜 ９１−−ゲート酸化膜 ９２−−高濃度ドーピングされた多結晶Ｓｉゲート電極 ９３−−酸化膜、９４−−側壁窒化膜 ９５−−厚さ１ｎｍ以下の酸化膜 ９６−−ｎ型に高濃度ドーピングされたエピタキシャル
成長Ｓｉ膜 ９７−−厚さ１ｎｍ以下の酸化膜 ９８−−ｐ型に高濃度ドーピングされたエピタキシャル
成長Ｓｉ膜 １０１−−酸化膜、１０２−−レジスト １０３−−ｎ型にドーピングされたＳｉ膜 １０４−−酸化膜、１０５−−ｐ型にドーピングされた
Ｓｉ膜。
Claims (5)
- 【請求項１】Ｓｉ基板上にエネルギー線を局所的に照射
することによりＳｉ酸化膜をパターン状に形成する第１
の工程と、上記第１の工程の後、ＳｉもしくはＳｉＧｅ
からなる半導体薄膜を選択的に成長させる第２の工程
と、上記第２の工程の後に上記Ｓｉ酸化膜を真空中で加
熱することにより除去する第３の工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】Ｓｉ基板上にエネルギー線を局所的に照射
することによりＳｉ酸化膜をパターン状に形成する第１
の工程と、上記第１の工程の後、ＳｉもしくはＳｉＧｅ
からなる半導体薄膜を選択的に成長させる第２の工程
と、上記第２の工程の後に上記Ｓｉ酸化膜を原子状水素
で還元除去する第３の工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】基板の主表面の第１の領域に第１の導電型
のＭＯＳトランジスタを形成し、上記主表面の第２の領
域に第２の導電型のＭＯＳトランジスタを形成する半導
体装置の製造方法において、上記第１の領域にエネルギ
ー線を照射することによりＳｉ酸化膜を形成する第１の
工程と、上記第１の工程の後、ＳｉもしくはＳｉＧｅか
らなる半導体薄膜を選択的に成長させる第２の工程と、
上記第２の工程の後に上記Ｓｉ酸化膜を原子状水素で還
元除去する第３の工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項４】Ｓｉ酸化膜で分離された半導体基体におい
て、Ｓｉ上に単結晶Ｓｉを、Ｓｉ酸化膜上に非晶質Ｓｉ
を同時に成長させ、その後、非晶質Ｓｉのみを選択的に
除去する工程を有することを特徴とする半導体装置の製
造方法。 - 【請求項５】請求項１記載の半導体装置の製造方法にお
いて、厚さ１ｎｍ以下のＳｉ酸化膜をパターン状に形成
したＳｉ基板もしくはＳｉ膜上に、不純物を選択的に吸
着させた後に、ＳｉあるいはＳｉＧｅ混晶等の半導体薄
膜を成長する工程を有することを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262103A JPH07115137A (ja) | 1993-10-20 | 1993-10-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262103A JPH07115137A (ja) | 1993-10-20 | 1993-10-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115137A true JPH07115137A (ja) | 1995-05-02 |
Family
ID=17371084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262103A Pending JPH07115137A (ja) | 1993-10-20 | 1993-10-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115137A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342291B1 (ko) * | 1998-08-10 | 2002-06-27 | 포만 제프리 엘 | 산화물 형성 방법 |
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
| JP2007515808A (ja) * | 2003-12-23 | 2007-06-14 | インテル・コーポレーション | Ｃｍｏｓ用歪トランジスタの集積化 |
| JP2009503871A (ja) * | 2005-07-26 | 2009-01-29 | アンバーウェーブ システムズ コーポレイション | 代替活性エリア材料の集積回路への組み込みのための解決策 |
-
1993
- 1993-10-20 JP JP5262103A patent/JPH07115137A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342291B1 (ko) * | 1998-08-10 | 2002-06-27 | 포만 제프리 엘 | 산화물 형성 방법 |
| JP2007515808A (ja) * | 2003-12-23 | 2007-06-14 | インテル・コーポレーション | Ｃｍｏｓ用歪トランジスタの集積化 |
| JP2011142325A (ja) * | 2003-12-23 | 2011-07-21 | Intel Corp | Ｃｍｏｓ用歪トランジスタの集積化 |
| US8373154B2 (en) | 2003-12-23 | 2013-02-12 | Intel Corporation | Strained transistor integration for CMOS |
| US8748869B2 (en) | 2003-12-23 | 2014-06-10 | Intel Corporation | Strained transistor integration for CMOS |
| JP2009503871A (ja) * | 2005-07-26 | 2009-01-29 | アンバーウェーブ システムズ コーポレイション | 代替活性エリア材料の集積回路への組み込みのための解決策 |
| KR101329388B1 (ko) * | 2005-07-26 | 2013-11-14 | 앰버웨이브 시스템즈 코포레이션 | 다른 액티브 영역 물질의 집적회로 집적을 위한 솔루션 |
| JP2006332687A (ja) * | 2006-07-10 | 2006-12-07 | Fujitsu Ltd | Ｃｍｏｓ半導体装置 |
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