CN116314018A - 一种半导体集成器件及其制作方法 - Google Patents

一种半导体集成器件及其制作方法 Download PDF

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Abstract

本发明公开了一种半导体集成器件及其制作方法，属于半导体技术领域。所述半导体集成器件包括：衬底，所述衬底包括第一区域和第二区域；硅锗单晶层，设置在所述第一区域和所述第二区域上；第一掺杂区，设置在所述第二区域内，所述第一掺杂区由所述硅锗单晶层远离所述衬底表面的一侧，向所述衬底内延伸；第二掺杂区，设置在所述第一区域内，且所述第二掺杂区覆盖所述硅锗单晶层；外延层，设置在所述第一区域的所述硅锗单晶层上；栅极介质层，设置在所述外延层和所述硅锗单晶层上；多个栅极结构，设置在所述栅极介质层上；重掺杂区，设置在所述栅极结构的两侧。通过本发明提供的一种半导体集成器件及其制作方法，提高半导体集成器件的均匀性和良率。

Description

一种半导体集成器件及其制作方法
技术领域
本发明属于半导体技术领域，特别涉及一种半导体集成器件及其制作方法。
背景技术
互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）是包括P型金属-氧化物-半导体晶体管（Positive Metal-Oxide-Semiconductor Field-Effect Transistor，PMOS）和N型金属-氧化物-半导体晶体管（Negative MOS，NMOS）的互补型MOS集成电路，具有静态功耗低、输入阻抗高、抗干扰性强、效率高以及电源电压范围宽等优点。CMOS被广泛用于计算机、相机或手机等重要的电子设备芯片中。而随着晶体管的特征尺寸的缩小，随机掺杂涨落（Random Doping Fluctuation，RDF）效应所造成的阈值电压波动越来越大，从而影响CMOS器件的均匀性和良率。
发明内容
本发明的目的在于提供一种半导体集成器件及其制作方法，能够提高载流子的迁移率，同时抑制随机掺杂涨落所造成的阈值电压波动，从而提高半导体集成器件的均匀性和良率。
为解决上述技术问题，本发明是通过以下技术方案实现的。
本发明提供一种半导体集成器件，其至少包括：
衬底，所述衬底包括第一区域和第二区域；
硅锗单晶层，设置在所述第一区域和所述第二区域上；
第一掺杂区，设置在所述第二区域内，且所述第一掺杂区由所述硅锗单晶层远离所述衬底表面的一侧，向所述衬底内延伸；
第二掺杂区，设置在所述第一区域内，且所述第二掺杂区覆盖所述硅锗单晶层；
外延层，设置在所述第一区域的所述硅锗单晶层上；
栅极介质层，设置在所述外延层和所述硅锗单晶层上；
多个栅极结构，设置在所述栅极介质层上；以及
重掺杂区，设置在所述栅极结构的两侧。
在本发明一实施例中，所述第二掺杂区的掺杂深度大于或等于所述硅锗单晶层的厚度。
在本发明一实施例中，所述硅锗单晶层中，锗的含量为10%~20%。
在本发明一实施例中，所述栅极介质层为氮掺杂的氧化硅层，且氮原子在所述栅极介质层中的掺杂量为硅原子量的25%~35%。
在本发明一实施例中，所述重掺杂区的深度大于所述第一掺杂区和/或所述第二掺杂区的深度。
在本发明一实施例中，所述第二掺杂区的掺杂深度小于所述第一掺杂区的掺杂深度。
在本发明一实施例中，在所述栅极介质层与所述硅锗单晶层的界面处，锗离子浓度大于所述硅锗单晶层中的锗离子的浓度。
本发明还提供一种半导体集成器件的制作方法，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述第一区域和所述第二区域上形成硅锗单晶层；
在所述第二区域内形成第一掺杂区，且所述第一掺杂区由所述硅锗单晶层远离所述衬底表面的一侧，向所述衬底内延伸；
在所述第一区域内形成第二掺杂区，且所述第二掺杂区覆盖所述硅锗单晶层；
在所述第一区域的所述硅锗单晶层上形成外延层；
在所述外延层和所述硅锗单晶层上形成栅极介质层；
在所述栅极介质层上形成多个栅极结构；以及
在所述栅极结构的两侧形成重掺杂区。
在本发明一实施例中，所述制作方法还包括：
在所述衬底内形成浅沟槽隔离结构，在形成所述隔离结构后，所述衬底上设置有垫氧化层；
以所述垫氧化层为离子注入缓冲层，在所述衬底内形成沟道掺杂区；
在衬底上形成第一图案化光阻层，所述第一图案化光阻层暴露所述第二区域；
以所述第一图案化光阻层为掩膜，在所述第二区域内形成所述第一掺杂区；
去除所述第一图案化光阻层，在衬底上形成第二图案化光阻层，所述第二图案化光阻层暴露所述第一区域；以及
以第二图案化光阻层，在所述第一区域内形成所述第二掺杂区。
在本发明一实施例中，所述硅锗单晶层的形成步骤包括：
在形成所述第二掺杂区后，以所述第二图案化光阻层为掩膜，去除所述第一区域的所述垫氧化层；
去除所述第二图案化光阻层；以及
将所述衬底进行退火处理，所述沟道掺杂区中的掺杂离子与衬底反应，形成所述硅锗单晶层。
综上所述，本发明提供一种半导体集成器件及其制作方法，提高PMOS晶体管沟道区域的空穴迁移率，以提高PMOS晶体管的性能。提高NMOS晶体管沟道区域的电子迁移率，以提高NMOS晶体管的性能。可以抑制随机掺杂涨落所造成的阈值电压波动，从而提高半导体集成器件的均匀性和良率。同时可以提高载流子的迁移率，从而可以提高半导体集成器件的开关速度。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中衬底及第一光阻层分布示意图。
图2为一实施例中浅沟槽隔离结构示意图。
图3为一实施例中沟道掺杂区分布示意图。
图4为一实施例中第一掺杂区分布示意图。
图5为一实施例中第二掺杂区分布示意图。
图6为一实施例中去除第一区域的垫氧化层的示意图。
图7为一实施例中形成硅锗单晶层的示意图。
图8为一实施例中外延层的分布示意图。
图9为一实施例中去除第二区域的垫氧化层的示意图。
图10为一实施例中栅极介质层的示意图。
图11为一实施例中栅极材料层的示意图。
图12为一实施例中栅极结构示意图。
图13为一实施例中侧墙结构的示意图。
图14为一实施例中半导体集成器件的示意图。
标号说明：
10、衬底；100、第一区域；200、第二区域；101、第一栅极结构；102、第二栅极结构；11、垫氧化层；12、垫氮化层；13、第一光阻层；131、第一开口；14、浅沟槽隔离结构；15、沟道掺杂区；151、硅锗单晶层；16、第一图案化光阻层；17、第一掺杂区；18、第二图案化光阻层；19、第二掺杂区；20、外延层；21、栅极介质层；201、栅极材料层；22、侧墙结构；23、第一重掺杂区；24、第二重掺杂区。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
本发明提供一种半导体集成器件及其制作方法，形成的半导体集成器件能够同时提高PMOS晶体管和NMOS晶体的性能，提高半导体集成器件的良率。同时可以提高载流子迁移率，从而可以提高CMOS器件的开关速度。获得的半导体集成器件满足不同领域的使用需求。
请参阅图1所示，在本发明一实施例中，首先提供衬底10，且衬底10可以为任意适于形成半导体集成器件的材料，例如为硅片、碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）、硅锗（GeSi）或蓝宝石等基板，还包括这些半导体构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等。本发明并不限制衬底10的种类和厚度，在本实施例中，衬底10例如选择硅片进行阐述，且衬底10例如为P型硅片。其中，衬底10上设置不同种类的半导体器件，以提高生产效率，降低生产成本。在本实施例中，例如以衬底10上的一个PMOS晶体管和一个NMOS晶体管为例，对半导体集成器件的制作过程进行阐述。
请参阅图1所示，在本发明一实施例中，衬底10包括第一区域100和第二区域200，其中，第一区域100用于形成NMOS晶体管，第二区域200用于形成PMOS晶体管。在衬底10上形成垫氧化层11，垫氧化层11例如为致密的氧化硅等材料，例如可以通过热氧化法、原位水汽生长法（In-Situ Steam Generation，ISSG）或化学气相沉积法（Chemical VaporDeposition，CVD）等方法在衬底10上形成垫氧化层11。在本实施例中，例如通过热氧化法形成垫氧化层11，具体的，将衬底10放入温度例如为900℃~1150℃的炉管内，向炉管内通入氧气，衬底10与氧气在高温下反应，生成致密的垫氧化层11，且垫氧化层11的厚度例如为10nm~30nm。在垫氧化层11形成后，在垫氧化层11上形成垫氮化层12，垫氮化层12例如为氮化硅或氮化硅和氧化硅的混合层等，在本实施例中，垫氮化层12例如为氮化硅。其中，垫氮化层12例如可以通过低压化学气相淀积法（Low Pressure Chemical Vapor Deposition，LPCVD）或等离子体增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法形成。在一些实施例中，垫氮化层12的厚度例如为50nm~150nm。
请参阅图1所示，在本发明一实施例中，在形成垫氮化层12后，在垫氮化层12上形成第一光阻层13。通过曝光和显影等工艺，在第一光阻层13上形成多个第一开口131，第一开口131用于定位浅沟槽隔离结构的位置。然后，以第一光阻层13为掩膜，利用干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合等刻蚀方式定量地去除第一开口131内的垫氮化层12、垫氧化层11和部分衬底10，得到浅沟槽。在本实施例中，例如采用干法刻蚀形成沟槽，且刻蚀的气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种的组合，或它们和氧气（O2）的组合。刻蚀完成后，去除第一光阻层13，且第一光阻层13例如通过氧等离子去除或湿法去除。
请参阅图1至图2所示，在本发明一实施例中，在形成浅沟槽后，在浅沟槽内沉积隔离介质，隔离介质例如通过高密度等离子体化学气相淀积（High Density Plasma CVD，HDP-CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等方式沉积。其中，隔离介质例如为氧化硅等绝缘物质。在隔离介质沉积完成后，例如通过化学机械抛光（Chemical Mechanical Polishing，CMP）等平坦化工艺，将隔离介质和垫氮化层12的顶部位于同一平面，形成多个浅沟槽隔离结构14。在形成浅沟槽隔离结构14后，去除衬底10上的垫氮化层12，且垫氮化层12例如通过湿法工艺去除，且湿法刻蚀溶液例如为热磷酸等。去除垫氮化层12后，在浅沟槽隔离结构14和垫氧化层11之间形成台阶。通过设置多个浅沟槽隔离结构14，以隔离不同半导体集成器件，减少半导体集成器件间的相互干扰。
请参阅图2至图3所示，在本发明一实施例中，在浅沟槽隔离结构14制备完成后，以垫氧化层11为离子注入缓冲层，对衬底10进行第一离子注入，以形成沟道掺杂区15。其中，沟道掺杂区15形成在第一区域100和第二区域200内，且沟道掺杂区15靠近衬底10的表面设置。在本实施例中，形成沟道掺杂区15的第一离子例如为锗（Ge）等，且第一离子的注入能量例如为20KeV~30KeV，第一离子的注入剂量例如为5×1015atoms/cm2~1×1016atoms/cm2，沟道掺杂区15的掺杂深度例如为5nm~15nm。
请参阅图3至图4所示，在本发明一实施例中，在形成沟道掺杂区15后，在衬底10上形成第一图案化光阻层16，其中，第一图案化光阻层16覆盖第一区域100，暴露出第二区域200上的垫氧化层11。然后，以第一图案化光阻层16为掩膜，以垫氧化层11为离子注入缓冲层，对第二区域200的衬底进行第二离子注入，形成第一掺杂区17。其中，第一掺杂区17位于沟道掺杂区15的下方，即第一掺杂区17的侧边与沟道掺杂区15远离衬底表面的侧边重合，第一掺杂区17由第一掺杂区17和沟道掺杂区15的交界处向衬底10内延伸。在本实施例中，形成第一掺杂区17的第二离子例如为磷（P）、砷（As）或锡（Sn）等N型杂质，且第二离子的注入能量例如为10KeV~20KeV，第二离子的注入剂量例如为1×1013atoms/cm2~1×1014atoms/cm2，第一掺杂区17的掺杂深度例如为10nm~25nm。在形成第一掺杂区17后，去除第一图案化光阻层16，且第一图案化光阻层16例如通过氧等离子去除或湿法去除。
请参阅图4至图5所示，在本发明一实施例中，在形成第一掺杂区17后，在衬底10上形成第二图案化光阻层18，其中，第二图案化光阻层18覆盖第二区域200，暴露出第一区域100上的垫氧化层11。然后，以第二图案化光阻层18为掩膜，以垫氧化层11为离子注入缓冲层，对第一区域100的衬底进行第三离子注入，形成第二掺杂区19。其中，第二掺杂区19由衬底10的表面向衬底10内延伸，且第二掺杂区19延伸至沟道掺杂区15的下方，即第二掺杂区19的掺杂深度大于或等于沟道掺杂区15的掺杂深度。在本实施例中，形成第二掺杂区19的第三离子例如为硼（B）或氟化硼离子（BF2 +）等P型杂质，且第三离子的注入能量例如为5KeV~15KeV，第三离子的注入剂量例如为1×1014atoms/cm2~1×1015atoms/cm2，第二掺杂区19的掺杂深度例如为5nm~20nm，且第二掺杂区19的掺杂深度小于第一掺杂区17的掺杂深度。通过形成第一掺杂区17和第二掺杂区19，并对第一掺杂区17和第二掺杂区19的形成条件进行限定，能够降低最终所形成的NMOS晶体管和PMOS晶体管的沟道表面掺杂浓度，从而降低随机掺杂涨落所造成的阈值电压波动。
请参阅图5至图6所示，在本发明一实施例中，在形成第二掺杂区19后，以第二图案化光阻层18为掩膜，去除第一区域100上的垫氧化层11。在本实施例中，例如采用湿法刻蚀去除垫氧化层11，且湿法刻蚀液例如选用氢氟酸或缓冲氧化物刻蚀液（Buffered OxideEtch，BOE）等，在常温下进行刻蚀。在其他实施例中，也可采用其他刻蚀方式，根据具体的制作要求进行选择。在去除部分垫氧化层11后，去除第二图案化光阻层18，且第二图案化光阻层18例如通过氧等离子去除或湿法去除。通过在形成第二掺杂区19后，以第二图案化光阻层18为掩膜，去除部分垫氧化层11，能够节约一道光阻，减低成本，提高生产效率。
请参阅图6至图7所示，在本发明一实施例中，在去除部分垫氧化层11后，对衬底10进行退火处理。其中，退火温度例如为700℃~900℃，退火时间例如为10min~30min，且退火过程中是在在氢气（H2）氛围下进行。在退火过程中，沟道掺杂区15中的第一离子与衬底10中的硅发生反应，即衬底10的表面的硅衬底发生转变。在本实施例中，例如沟道掺杂区15中的锗与硅发生反应，生成硅锗单晶层151（SixGe1-x），其中，x的取值范围例如0.8~0.9，即硅锗单晶层151中，锗的含量例如为10%~20%。且在退火过程中，生成的硅锗单晶层151的厚度和沟道掺杂区15的深度相等，即硅锗单晶层151的厚度例如为5nm~15nm，即沟道掺杂区15在退火过程中体积不发生变化，因此，硅锗单晶层151和第一掺杂区17和第二掺杂区19的相对位置关系，与沟道掺杂区15和第一掺杂区17和第二掺杂区19的相对位置关系相同。硅锗单晶层151的空穴迁移率大于硅衬底的空穴迁移率，因此，能够提升PMOS的性能。同时，退火能够修复制作过程中产生的晶格缺陷，激活第一掺杂区17和第二掺杂区19中的掺杂离子，且在氢气条件下，能够防止第一区域100的衬底10表面生长出新的氧化层。
请参阅图7至图8所示，在本发明一实施例中，在退火后，在第一区域100的衬底10表面形成外延层20，且外延层20例如为单晶硅层，外延层20的厚度例如为5nm~15nm。具体的，外延层20例如通过择性外延生长法形成，其中，外延生长气体源例如为四氯化硅（SiCl4）、三氯氢硅（SiHCl3）或二氯甲硅烷（SiH2Cl2）等中的一种或几种混合，又例如为二氯甲硅烷，二氯甲硅烷的流量例如为200sccm~500sccm，外延生长的温度例如为700℃~900℃。在形成外延层20的过程中，因第二区域200表面垫氧化层11的存在，外延层只在第一区域100上形成。由于外延层20的晶格常数小于外延层20下方的硅锗单晶层151的晶格常数，因此在外延层20中存在张应力，以提高电子迁移率，从而提高NMOS晶体管的性能。
请参阅图8至图9所示，在本发明一实施例中，在第一区域100上形成外延层20后，去除第二区域200上的垫氧化层11，其中，垫氧化层11例如通过湿法刻蚀去除，且湿法刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）等。通过湿法刻蚀，能够减少对衬底10表面的刻蚀损伤，提高半导体集成器件的质量。
请参阅图9至图10所示，在本发明一实施例中，在去除第二区域200上的垫氧化层11后，在外延层20和硅锗单晶层151上形成栅极介质层21。其中，栅极介质层21例如为氧化硅层，栅极介质层21的厚度例如为5nm~10nm，栅极介质层21例如通过热氧化或原位水汽生长法等方法形成，在本实施例中，例如通过原位水汽生长法形成氧化硅层，具体的，将衬底10放入温度例如为900℃~1100℃的炉管内，向炉管内通入混有少量氢气的氧气，氢气和氧气生产氧自由基、水分子以及OH基团，与衬底10在高温下反应，生成致密的氧化硅层。然后对氧化硅层进行掺杂处理，例如采用解耦等离子体氮化（Decoupled Plasma Nitridation，DNP）进行掺氮处理，然后采用高温退火工艺进行氮化后热退火处理（Post NitridationAnnel，PNA），以稳定氮掺杂及修复氧化硅层中的等离子体损伤，形成栅极介质层21。其中，氮原子在栅极介质层21中的掺杂量例如为硅原子量的25%~35%，退火温度例如为1000℃~1100℃。通过本方法获得的栅极介质层21具有较高的介电常数，以提高半导体器件的性能。
请参阅图10所示，在本发明一实施例中，在形成栅极介质层21的过程中，在原位水汽生长法形成氧化层的过程中，第一区域100上的外延层20中的硅与氧自由基、水分子以及OH基团反应，形成氧化硅层。第二区域200上的硅锗单晶层151中的硅与氧自由基、水分子以及OH基团反应，形成氧化硅层，硅锗单晶层151中的硅不断被消耗，而锗离子不参与反应，被消耗的硅锗单晶层151中的锗会在栅极介质层21与剩余的硅锗单晶层151的界面处富集，即第二区域200的有源区表面的锗浓度提高，进一步提升空穴迁移率，提高PMOS晶体管的性能。
请参阅图10至图12所示，在本发明一实施例中，在形成栅极介质层21后，在栅极介质层21上形成栅极材料层201。其中，栅极材料层201的材料例如为多晶硅或金属材料等，且多晶硅为掺杂多晶硅或未掺杂的多晶硅，金属材料可以为镁、铝、镍、铜、金、银、TiAl基合金、碳化钛、碳化钽或硅化钨等，也可以是几种材料的合金。在本实施例中，栅极材料层201的材料例如为未掺杂的多晶硅。在形成栅极材料层201后，在栅极材料层201上形成图案化的光阻层（图中未显示），以图案化的光阻层为掩膜，例如采用干法刻蚀刻蚀栅极材料层201，形成栅极结构，在刻蚀栅极材料层201后，更换刻蚀气体，刻蚀栅极结构以外区域的栅极介质层21。其中，栅极结构包括第一栅极结构101和第二栅极结构102，第一栅极结构101设置在第一区域100上，第二栅极结构102设置在第二区域200上，以形成不同类型的晶体管。
请参阅图12至图13所示，在本发明一实施例中，在形成栅极结构后，在栅极结构两侧形成侧墙结构22。具体的，在衬底10上形成侧墙介质层（图中未显示），侧墙介质层覆盖栅极结构、外延层20和硅锗单晶层151，其中，侧墙介质层的材料例如为氧化硅、氮化硅或氧化硅和氮化硅的叠层等。形成侧墙介质层之后，例如可采用干法刻蚀等刻蚀工艺去除位于栅极结构、部分外延层20和部分硅锗单晶层151上的侧墙介质层，以形成侧墙结构22。且侧墙结构22的高度与栅极结构的高度相同，以防止栅极结构漏电。
请参阅图13至图14所示，在本发明一实施例中，在形成侧墙结构22后，在栅极结构两侧的形成重掺杂区。具体的，在第一区域100内，在第一栅极结构101两侧形成第一重掺杂区23，且第一重掺杂区23由外延层20的表面延伸衬底10内，即第一重掺杂区23的深度大于外延层20和第二掺杂区19的总深度。在第二区域200内，在第二栅极结构102两侧形成第二重掺杂区24，且第二重掺杂区24由硅锗单晶层151的表面延伸衬底10内，即第二重掺杂区24的深度大于硅锗单晶层151和第一掺杂区17的总深度。在本实施例中，第一重掺杂区23的掺杂离子例如为磷（P）或砷（As）等N型杂质，以作为NMOS晶体管的源极和漏极，且第一掺杂离子的注入能量例如为30KeV~60KeV，注入剂量例如为3×1015atoms/cm2~5×1015atoms/cm2，第一重掺杂区23的掺杂深度例如为40nm~60nm。第二重掺杂区24的掺杂离子例如为硼（B）或氟化硼离子（BF2 +）等P型杂质，且注入能量例如为20KeV~60KeV，注入剂量例如为2×1015atoms/cm2~3×1015atoms/cm2，第二重掺杂区24的掺杂深度例如为40nm~60nm。
综上所述，本发明提供一种半导体集成器件及其制作方法，通过对全部衬底区域进行锗离子注入，并且在随后沟道退火过程中转变为硅锗单晶层，具有高空穴迁移率，提高PMOS晶体管的性能。通过在第一区域形成为掺杂的外延层，能够在外延层中引入张应力，从而提高电子迁移率，提高NMOS晶体管的性能。通过对栅极介质层的处理，提高栅极介质层的介电常数，以提高半导体器件的性能。通过对PMOS晶体管和NMOS晶体管的沟道区域进行设置，可以抑制随机掺杂涨落所造成的阈值电压波动，从而提高半导体集成器件的均匀性和良率。同时可以提高载流子的迁移率，从而可以提高半导体集成器件的开关速度。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体集成器件，其特征在于，包括：
衬底，所述衬底包括第一区域和第二区域；
硅锗单晶层，设置在所述第一区域和所述第二区域上；
第一掺杂区，设置在所述第二区域内，且所述第一掺杂区由所述硅锗单晶层远离所述衬底表面的一侧，向所述衬底内延伸；
第二掺杂区，设置在所述第一区域内，且所述第二掺杂区覆盖所述硅锗单晶层；
外延层，设置在所述第一区域的所述硅锗单晶层上；
栅极介质层，设置在所述外延层和所述硅锗单晶层上；
多个栅极结构，设置在所述栅极介质层上；以及
重掺杂区，设置在所述栅极结构的两侧。
2.根据权利要求1所述的半导体集成器件，其特征在于，所述第二掺杂区的掺杂深度大于或等于所述硅锗单晶层的厚度。
3.根据权利要求1所述的半导体集成器件，其特征在于，所述硅锗单晶层中，锗的含量为10%~20%。
4.根据权利要求1所述的半导体集成器件，其特征在于，所述栅极介质层为氮掺杂的氧化硅层，且氮原子在所述栅极介质层中的掺杂量为硅原子量的25%~35%。
5.根据权利要求1所述的半导体集成器件，其特征在于，所述重掺杂区的深度大于所述第一掺杂区和/或所述第二掺杂区的深度。
6.根据权利要求1所述的半导体集成器件，其特征在于，所述第二掺杂区的掺杂深度小于所述第一掺杂区的掺杂深度。
7.根据权利要求1所述的半导体集成器件，其特征在于，在所述栅极介质层与所述硅锗单晶层的界面处，锗离子浓度大于所述硅锗单晶层中的锗离子的浓度。
8.一种半导体集成器件的制作方法，其特征在于，包括：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述第一区域和所述第二区域上形成硅锗单晶层；
在所述第二区域内形成第一掺杂区，且所述第一掺杂区由所述硅锗单晶层远离所述衬底表面的一侧，向所述衬底内延伸；
在所述第一区域内形成第二掺杂区，且所述第二掺杂区覆盖所述硅锗单晶层；
在所述第一区域的所述硅锗单晶层上形成外延层；
在所述外延层和所述硅锗单晶层上形成栅极介质层；
在所述栅极介质层上形成多个栅极结构；以及
在所述栅极结构的两侧形成重掺杂区。
9.根据权利要求8所述的半导体集成器件的制作方法，其特征在于，所述制作方法还包括：
在所述衬底内形成浅沟槽隔离结构，在形成所述隔离结构后，所述衬底上设置有垫氧化层；
以所述垫氧化层为离子注入缓冲层，在所述衬底内形成沟道掺杂区；
在衬底上形成第一图案化光阻层，所述第一图案化光阻层暴露所述第二区域；
以所述第一图案化光阻层为掩膜，在所述第二区域内形成所述第一掺杂区；
去除所述第一图案化光阻层，在衬底上形成第二图案化光阻层，所述第二图案化光阻层暴露所述第一区域；以及
以第二图案化光阻层，在所述第一区域内形成所述第二掺杂区。
10.根据权利要求9所述的半导体集成器件的制作方法，其特征在于，所述硅锗单晶层的形成步骤包括：
在形成所述第二掺杂区后，以所述第二图案化光阻层为掩膜，去除所述第一区域的所述垫氧化层；
去除所述第二图案化光阻层；以及
将所述衬底进行退火处理，所述沟道掺杂区中的掺杂离子与衬底反应，形成所述硅锗单晶层。
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