CN117577586A - 半导体结构及其制备方法 - Google Patents
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Abstract
本申请涉及一种半导体结构及其制备方法。该半导体结构的制备方法包括：提供衬底，包括依次相邻的第一区域、第二区域及第三区域；于衬底表面同步形成第一台阶及第二台阶；于衬底表面同步形成第一沟槽、第二沟槽及第三沟槽，其中第一沟槽距离衬底表面的深度大于第二沟槽距离衬底表面的深度，且第二沟槽距离衬底表面的深度大于第三沟槽距离衬底表面的深度；形成第一隔离结构、第二隔离结构及第三隔离结构，第一隔离结构至少填充第一沟槽，第二隔离结构至少填充第二沟槽，第三隔离结构至少填充第三沟槽。该半导体结构的制备方法可以满足不同区域的隔离需求，同时减少工艺流程，节约成本。
Description
技术领域
本申请涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
目前，在半导体结构中可以包括多种工作电压的半导体器件，例如高压器件和低压器件，在高压器件和低压器件中都可以存在PMOS器件和NMOS器件，通过浅沟槽隔离（Shallow Trench Isolation，简称STI）结构使相邻器件相互绝缘。
然而，由于高压器件的工作电压比低压器件的工作电压要高，为了达到良好的隔离效果，在形成不同区域的浅沟槽隔离时，需要增加额外的工艺流程，导致工艺流程繁琐，增加了成本。
发明内容
基于此，本申请提供了一种半导体结构及其制备方法，可以满足不同区域的隔离需求，同时减少工艺流程，节约成本。
根据一些实施例，本申请一方面提供了一种半导体结构的制备方法，包括：
提供衬底；所述衬底包括依次相邻的第一区域、第二区域及第三区域；
于所述衬底表面同步形成第一台阶及第二台阶；其中，所述第一台阶使所述第一区域的表面低于所述第二区域的表面，所述第二台阶使所述第二区域的表面低于所述第三区域的表面；
于所述衬底表面同步形成第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域，所述第二沟槽位于所述第二区域和/或所述第二区域与所述第一区域的交界处，所述第三沟槽位于所述第三区域和/或所述第三区域与所述第二区域的交界处；所述第一沟槽距离所述衬底表面的深度大于所述第二沟槽距离所述衬底表面的深度，且所述第二沟槽距离所述衬底表面的深度大于所述第三沟槽距离所述衬底表面的深度；
形成第一隔离结构、第二隔离结构及第三隔离结构；其中，所述第一隔离结构至少填充所述第一沟槽，所述第二隔离结构至少填充所述第二沟槽，所述第三隔离结构至少填充所述第三沟槽。
在一些实施例中，所述第一隔离结构、所述第二隔离结构及所述第三隔离结构同步形成。
在一些实施例中，所述第一隔离结构、所述第二隔离结构及所述第三隔离结构的顶面相平齐。
在一些实施例中，同步形成所述第一隔离结构、所述第二隔离结构及所述第三隔离结构之前，所述半导体结构的制备方法还包括：
于所述第一沟槽的侧壁和底部形成第一线氧化层，于所述第二沟槽的侧壁和底部形成第二线氧化层，于所述第三沟槽的侧壁和底部形成第三线氧化层；所述第一线氧化层、所述第二线氧化层及所述第三线氧化层同步形成。
在一些实施例中，所述于所述衬底表面同步形成第一沟槽、第二沟槽及第三沟槽，包括：
于所述衬底表面形成衬底氧化材料层；所述衬底氧化材料层的厚度与所述第二台阶的高度相同；
对所述衬底氧化材料层进行图形化以形成图形化衬底氧化层，基于所述图形化衬底氧化层刻蚀所述衬底以形成所述第一沟槽、所述第二沟槽及所述第三沟槽；
所述形成第一隔离结构、第二隔离结构及第三隔离结构，包括：
形成隔离材料层；所述隔离材料层填充所述第一沟槽、所述第二沟槽及所述第三沟槽，且覆盖所述图形化衬底氧化层；
去除部分高度的所述隔离材料层，并去除位于所述第三区域的部分所述图形化衬底氧化层；保留的所述隔离材料层的顶面与所述第三区域的顶面相平齐；
其中，位于所述第三区域和/或所述第三区域与所述第二区域交界处的所述隔离材料层作为所述第三隔离结构；位于所述第二区域和/或所述第二区域与所述第一区域交界处的所述隔离材料层作为所述第二隔离结构，位于所述第一区域的所述隔离材料层作为所述第一隔离结构。
在一些实施例中，相邻所述第一隔离结构或所述第一隔离结构与所述第二隔离结构在所述第一区域界定出第一有源区；相邻所述第二隔离结构或所述第二隔离结构与所述第三隔离结构在所述第二区域界定出第二有源区；相邻所述第三隔离结构在所述第三区域界定出第三有源区；
所述形成第一隔离结构、第二隔离结构及第三隔离结构之后，所述半导体结构的制备方法还包括：
于所述第一有源区、所述第二有源区及所述第三有源区上分别形成第一栅介质层、第二栅介质层及第三栅介质层；所述第一栅介质层、所述第二栅介质层及所述第三栅介质层同步形成；
于所述第一栅介质层、所述第二栅介质层及所述第三栅介质层上分别形成第一导电层、第二导电层及第三导电层；所述第一导电层、所述第二导电层及所述第三导电层同步形成。
在一些实施例中，所述第一栅介质层、所述第二栅介质层及所述第三栅介质层的顶面相平齐。
在一些实施例中，所述图形化衬底氧化层与所述第一线氧化层及所述第二线氧化层一体连接。
在一些实施例中，所述第一栅介质层包括自下而上依次形成的所述衬底氧化层位于所述第一区域的部分、所述第一线氧化层、所述隔离材料层位于所述第一区域的部分以及第一栅介质材料层位于所述第一区域的部分；
所述第二栅介质层包括自下而上依次形成的所述衬底氧化层位于所述第二区域的部分、所述第二线氧化层以及所述第一栅介质材料层位于所述第二区域的部分。
根据一些实施例，本申请另一方面还提供一种半导体结构，包括衬底、第一隔离结构、第二隔离结构及第三隔离结构；其中，
所述衬底包括依次相邻的第一区域、第二区域及第三区域；其中，所述第一区域的表面低于所述第二区域的表面，且所述第二区域的表面低于所述第三区域的表面；
所述衬底表面具有第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域，所述第二沟槽位于所述第二区域和/或所述第二区域与所述第一区域的交界处，所述第三沟槽位于所述第三区域和/或所述第三区域与所述第二区域的交界处；所述第一沟槽距离所述衬底表面的深度大于所述第二沟槽距离所述衬底表面的深度，且所述第二沟槽距离所述衬底表面的深度大于所述第三沟槽距离所述衬底表面的深度；所述第一沟槽、所述第二沟槽及所述第三沟槽采用同步工艺而形成；
所述第一隔离结构至少填充所述第一沟槽；所述第二隔离结构至少填充所述第二沟槽；所述第三隔离结构至少填充所述第三沟槽。
本申请提供的半导体结构及其制备方法，可以/至少具有以下优点：
在本申请实施例中，在衬底表面同步形成第一台阶及第二台阶，在不额外增加工艺的情况下使第一区域的表面低于第二区域的表面，同时使第二区域的表面低于第三区域的表面；在衬底表面同步形成位于第一区域的第一沟槽、位于第二区域和/或第二区域与第一区域交界处的第二沟槽以及位于第三区域和/或第三区域与第二区域交界处的第三沟槽，并对应地形成填充第一沟槽的第一隔离结构、填充第二沟槽的第二隔离结构以及填充第三沟槽的第三隔离结构，在不额外增加工艺的情况下同时满足第一区域、第二区域和第三区域的不同深度的隔离需求。如此，能够简化工艺流程，从而降低生产成本。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一些实施例提供的半导体结构的制备方法的流程示意图；
图2为本申请一些实施例提供的半导体结构的制备方法中步骤S400之后的流程示意图；
图3为本申请一些实施例提供的半导体结构的制备方法中步骤S300的流程示意图；
图4为本申请一些实施例提供的半导体结构的制备方法中步骤S400的流程示意图；
图5为本申请一些实施例提供的半导体结构的制备方法中提供衬底后所得结构的截面结构示意图；
图6为本申请一些实施例提供的半导体结构的制备方法中形成第一图形化光刻胶层后所得结构的截面结构示意图；
图7为本申请一些实施例提供的半导体结构的制备方法中形成第二图形化光刻胶层后所得结构的截面结构示意图；
图8为本申请一些实施例提供的半导体结构的制备方法中形成第一图形化掩膜层后所得结构的截面结构示意图；
图9为本申请一些实施例提供的半导体结构的制备方法中形成第二台阶后所得结构的截面结构示意图；
图10为本申请一些实施例提供的半导体结构的制备方法中去除第四图形化光刻胶层后所得结构的截面结构示意图；
图11为本申请一些实施例提供的半导体结构的制备方法中去除剩余的第一图形化掩膜层和垫氧层后所得结构的截面结构示意图；
图12为本申请一些实施例提供的半导体结构的制备方法中形成掩膜叠层和第五图形化光刻胶层后所得结构的截面结构示意图；
图13为本申请一些实施例提供的半导体结构的制备方法中形成第一沟槽、第二沟槽及第三沟槽后所得结构的截面结构示意图；
图14为本申请一些实施例提供的半导体结构的制备方法中去除保留的第一氮化硅层后所得结构的截面结构示意图；
图15为本申请一些实施例提供的半导体结构的制备方法中形成第八P阱、第九P阱和第十P阱后所得结构的截面结构示意图；
图16为本申请一些实施例提供的半导体结构的制备方法中形成隔离材料层后所得结构的截面结构示意图；
图17为本申请一些实施例提供的半导体结构的制备方法中形成第一隔离结构、第二隔离结构及第三隔离结构后所得结构的截面结构示意图；
图18为本申请一些实施例提供的半导体结构的制备方法中形成牺牲层和第六图形化光刻胶层后所得结构的截面结构示意图；
图19为本申请一些实施例提供的半导体结构的制备方法中形成第七图形化光刻胶层后所得结构的截面结构示意图；
图20为本申请一些实施例提供的半导体结构的制备方法中形成第一导电层、第二导电层及第三导电层后所得结构的截面结构示意图；
图21为本申请一些实施例提供的半导体结构的制备方法中形成第一栅极氧化层侧墙、第二栅极氧化层侧墙和第三栅极氧化层侧墙后所得结构的截面结构示意图。
附图标记说明：
1、衬底；21、第一图形化掩膜层；31、衬底氧化材料层；32、图形化衬底氧化层；33、掩膜叠层；331、第一氮化硅层；332、第一非晶碳层；333、氮氧化硅层；334、第一氧化物层；34、第一线氧化层；35、第二线氧化层；36、第三线氧化层；4、隔离材料层；41、第一隔离结构；42、第二隔离结构；43、第三隔离结构；511'、第一栅极介质材料层；512'、第二栅极介质材料层；511、第一栅介质层；512、第二栅介质层；513、第三栅介质层；52、导电材料层；52'、P型掺杂多晶硅层；521、第一导电层；522、第二导电层；523、第三导电层；53、牺牲层；54、第二氮化硅层；55、第二非晶碳层；56、ARC层；57、第二氧化物层；58、BARC层；591、第一栅极氧化层侧墙；592、第二栅极氧化层侧墙；593、第三栅极氧化层侧墙；
HV、第一区域；MV、第二区域；LV、第三区域；11、垫氧层；DNW1、第一N型深阱；DNW2、第二N型深阱；DNW3、第三N型深阱；DNW、深N阱；PW1、第一P阱；PW2、第二P阱；PW3、第三P阱；PW4、第四P阱；PW1'、第五P阱；PW2'、第六P阱；PW3'、第七P阱；PW1"、第八P阱；PW2"、第九P阱；PW3"、第十P阱；PR1、第一图形化光刻胶层；PR2、第二图形化光刻胶层；PR3、第三图形化光刻胶层；PR4、第四图形化光刻胶层；PR5、第五图形化光刻胶层；PR6、第六图形化光刻胶层；PR7、第七图形化光刻胶层；T1、第一沟槽；T2、第二沟槽；T3、第三沟槽。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的首选实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“于...上”或“相邻...”其它元件或层时，其可以直接地位于其它元件或层上或与之相邻，或者可以存在居间的元件或层。应当明白，尽管可使用术语第一、 第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一区域称为第二区域，且类似地，可以将第二区域称为第一区域；第一区域与第二区域为不同的区域。
空间关系术语例如“于...上”在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“于...上”的元件或特征将取向为在其它元件或特征“下”。因此，示例性术语“于...上”可包括上和下两个取向。此外，器件也可以包括另外地取向（譬如，旋转90度或其它取向），并且在此使用的空间描述语相应地被解释。在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
目前，由于高压器件的工作电压比低压器件的工作电压要高，为了达到良好的隔离效果，在形成不同深度的浅沟槽隔离时，需要增加额外的工艺流程，导致工艺流程繁琐，增加了成本。
有鉴于此，本申请提供一种半导体结构及其制备方法，可以满足不同区域的隔离需求，同时减少工艺流程，节约成本。其详细内容将在后续实施例中得以阐述。
一方面，本申请提供一种半导体结构的制备方法。
请参阅图1，在一些实施例中，该制备方法具体可以包括如下的步骤：
S100：提供衬底；衬底包括依次相邻的第一区域、第二区域及第三区域。
S200：于衬底表面同步形成第一台阶及第二台阶；其中，第一台阶使第一区域的表面低于第二区域的表面，第二台阶使第二区域的表面低于第三区域的表面。
S300：于衬底表面同步形成第一沟槽、第二沟槽及第三沟槽；其中，第一沟槽位于第一区域，第二沟槽位于第二区域和/或第二区域与第一区域的交界处，第三沟槽位于第三区域和/或第三区域与第二区域的交界处；第一沟槽距离衬底表面的深度大于第二沟槽距离衬底表面的深度，且第二沟槽距离衬底表面的深度大于第三沟槽距离衬底表面的深度。
S400：形成第一隔离结构、第二隔离结构及第三隔离结构；其中，第一隔离结构至少填充第一沟槽，第二隔离结构至少填充第二沟槽，第三隔离结构至少填充第三沟槽。
在上述实施例提供的制备方法中，在衬底表面同步形成第一台阶及第二台阶，在不额外增加工艺的情况下使第一区域的表面低于第二区域的表面，同时使第二区域的表面低于第三区域的表面；在衬底表面同步形成位于第一区域的第一沟槽、位于第二区域和/或第二区域与第一区域交界处的第二沟槽以及位于第三区域和/或第三区域与第二区域交界处的第三沟槽，并对应地形成填充第一沟槽的第一隔离结构、填充第二沟槽的第二隔离结构以及填充第三沟槽的第三隔离结构，在不额外增加工艺的情况下同时满足第一区域、第二区域和第三区域的不同深度的隔离需求。如此，能够简化工艺流程，从而降低生产成本。
请参阅图2，在一些实施例中，相邻第一隔离结构或第一隔离结构与第二隔离结构在第一区域界定出第一有源区；相邻第二隔离结构或第二隔离结构与第三隔离结构在第二区域界定出第二有源区；相邻第三隔离结构在第三区域界定出第三有源区；作为示例，该制备方法在前述步骤S400之后还可以包括如下的步骤：
S510：于第一有源区、第二有源区及第三有源区上分别形成第一栅介质层、第二栅介质层及第三栅介质层；第一栅介质层、第二栅介质层及第三栅介质层同步形成。
S520：于第一栅介质层、第二栅介质层及第三栅介质层上分别形成第一导电层、第二导电层及第三导电层；第一导电层、第二导电层及第三导电层同步形成。
请参阅图3，在一些实施例中，步骤S300具体可以包括如下的步骤：
S310：于衬底表面形成衬底氧化材料层；衬底氧化材料层的厚度与第二台阶的高度相同。
S320：对衬底氧化材料层进行图形化以形成图形化衬底氧化层，基于图形化衬底氧化层刻蚀衬底以形成第一沟槽、第二沟槽及第三沟槽。
请参阅图4，在一些实施例中，步骤S400具体可以包括如下的步骤：
S410：形成隔离材料层；隔离材料层填充第一沟槽、第二沟槽及第三沟槽，且覆盖图形化衬底氧化层。
S420：去除部分高度的隔离材料层，并去除位于第三区域的部分图形化衬底氧化层；保留的隔离材料层的顶面与第三区域的顶面相平齐；其中，位于第三区域和/或第三区域与第二区域的交界处的隔离材料层作为第三隔离结构；位于第二区域和/或第二区域与第一区域的交界处的隔离材料层作为第二隔离结构，位于第一区域上的隔离材料层作为第一隔离结构。
应该理解的是，虽然图1至图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1至图4中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
为了更清楚的说明上述一些实施例中的制备方法，以下请结合图5至图21理解本申请的一些实施例。
在步骤S100中，如图5所示，提供衬底1。衬底1具体可以包括依次相邻的第一区域、第二区域和第三区域。
本申请实施例对于衬底1的构成材料并不做具体限定。作为示例，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底等。
本申请实施例对于衬底1的厚度亦不做具体限定。作为示例，衬底1的厚度可以为525μm~775μm；譬如，衬底1的厚度可以为525μm、675μm、725μm或775μm等等。
作为示例，第一区域可以为高压区域，第二区域可以为中压区域且第三区域可以为低压区域；或者，第一区域可以为中压区域，第二区域可以为低压区域且第三区域可以为高压区域。在本申请实施例中，以第一区域HV为高压区域，第二区域MV为中压区域且第三区域LV为低压区域进行示例性说明。
示例性的，如图5所示，第一区域HV可以包括相邻的高压NMOS区（HV NMOS）和高压PMOS区（HV PMOS）；第二区域MV可以包括相邻的中压NMOS区（MV NMOS）和中压PMOS区（MVPMOS）；第三区域LV可以包括相邻的低压NMOS区（LV NMOS）和低压PMOS区（LV PMOS）。
作为示例，如图5所示，可以在衬底1的表面形成垫氧层（Pad OX）11。垫氧层11可以例如通过炉管生长于衬底1的表面。垫氧层11能够有效减小后续制程中可能形成于衬底1上方的层结构与衬底1之间的应力，起到缓冲作用；还能够避免衬底1表面被污染，起到保护作用。示例性的，垫氧层11的厚度可以为45Å~65Å；譬如，垫氧层11可以为45Å、50Å、55Å、60Å或65Å等等。
作为示例，可以在衬底1表面上的预设区域形成套刻（Overlay，简称OVL）对准标记，以备于后续制程中进行套刻精度检测（OVL Check）。
以下请参阅图6理解，在一些实施例中，可以先提供一衬底1，并在衬底1表面形成第一图形化光刻胶层PR1。第一图形化光刻胶层PR1可以暴露出衬底1的部分表面；作为示例，第一图形化光刻胶层PR1可以暴露出第二区域MV、第三区域LV以及部分的第一区域HV。示例性的，第一图形化光刻胶层PR1可以暴露出第二区域MV、第三区域LV以及第一区域HV中的高压PMOS区。
接着利用离子注入工艺，对该衬底1被暴露出的部分进行离子注入，而后经高温推阱后，可以形成由下至上依次叠置且掺杂浓度依次递减的第一深阱、第二深阱和第三深阱。在本申请实施例中，以利用N型离子注入工艺，对该衬底1被暴露出的部分进行N型离子注入，并经高温推阱形成由下至上依次叠置且掺杂浓度依次递减的第一N型深阱（Deep N-Well）DNW1、第二N型深阱DNW2和第三N型深阱DNW3进行示例性说明。为了便于理解，以下以第一N型深阱DNW1、第二N型深阱DNW2和第三N型深阱DNW3共同构成深N阱DNW为例进行描述。
作为示例，如图7所示，还可以在衬底1表面形成第二图形化光刻胶层PR2。示例性的，第二图形化光刻胶层PR2可以暴露出第一区域HV中的高压NMOS区（HV NMOS）。
接着利用P型离子注入工艺，对该衬底1被暴露出的高压NMOS区（HV NMOS）进行P型离子注入，并经高温推阱形成由下至上依次叠置且掺杂浓度依次递减的第一P阱PW1、第二P阱PW2、第三P阱PW3和第四P阱PW4。
在步骤S200中，如图8至图9所示，于衬底1表面同步形成第一台阶及第二台阶。其中，第一台阶可以使第一区域HV的表面低于第二区域MV的表面，第二台阶则可以使第二区域MV的表面低于第三区域LV的表面。
作为示例，可以采用如下的步骤在衬底1表面同步形成第一台阶及第二台阶。
形成掩膜材料层；示例性的，掩膜材料层可以包括但不仅限于氧化硅（SiO2）层、氮化硅（SiN）层、氮氧化硅（SiON）层及碳氮化硅（SiCN）层中的至少一种。
如图8所示，对掩膜材料层进行刻蚀，以形成第一图形化掩膜层21；第一图形化掩膜层21可以暴露出第一区域HV的表面；具体的，可以先于掩膜材料层的上表面形成第三图形化光刻胶层PR3，第三图形化光刻胶层PR3在衬底1上的正投影可以暴露出第一区域HV的表面；而后基于第三图形化光刻胶层PR3对掩膜材料层进行刻蚀，以形成第一图形化掩膜层21。
基于第一图形化掩膜层21，对衬底1的第一区域HV进行刻蚀，以形成第一台阶，使第一区域HV的表面低于第二区域MV的表面。示例性的，在形成第一台阶之后，去除第三图形化光刻胶层PR3。
接着，如图9所示，于第一区域HV的表面形成第四图形化光刻胶层PR4，第四图形化光刻胶层PR4在衬底1上的正投影可以暴露出第二区域MV的表面；而后基于第四图形化光刻胶层PR4对第一图形化掩膜层21和垫氧层11进行刻蚀，并进一步使用第四图形化光刻胶层PR4以及保留的第一图形化掩膜层21和垫氧层11作为掩膜对第二区域MV进行刻蚀，以形成第二台阶，使第二区域MV的表面低于第三区域LV的表面。
作为示例，如图10所示，可以在形成第二台阶之后，去除第四图形化光刻胶层PR4。而后，如图11所示，去除剩余的第一图形化掩膜层21和垫氧层11。
请结合图11理解，本申请实施例对于第一台阶的高度h1并不做具体限定。作为示例，第一台阶的高度h1可以为1200Å~1600Å；譬如，第一台阶h1的高度可以为1200Å、1300Å、1400Å、1500Å或1600Å等等。本申请实施例对于第二台阶的高度h2亦不做具体限定。作为示例，第二台阶的高度h2可以为100Å~500Å；譬如，第二台阶的高度h2可以为100Å、200Å、300Å、400Å或500Å等等。
在步骤S300中，如图12至图13所示，于衬底1表面同步形成第一沟槽T1、第二沟槽T2及第三沟槽T3。其中，第一沟槽T1位于第一区域HV，第二沟槽T2位于第二区域MV和/或第二区域MV与第一区域HV的交界处，第三沟槽T3位于第三区域LV和/或第三区域LV与第二区域MV的交界处。
作为示例，如图13所示，第一沟槽T1的底面低于第二沟槽T2的底面，且第二沟槽T2的底面低于第三沟槽T3的底面。
在一些实施例中，步骤S300于衬底1表面同步形成第一沟槽T1、第二沟槽T2及第三沟槽T3，具体可以表现为如下的步骤S310~S320。
在步骤S310中，如图12所示，于衬底1表面形成衬底氧化材料层31。作为示例，衬底氧化材料层31的厚度可以与第二台阶的高度相同。
在步骤S320中，如图13所示，对衬底氧化材料层31进行图形化以形成图形化衬底氧化层32，基于图形化衬底氧化层32刻蚀衬底1以形成第一沟槽T1、第二沟槽T2及第三沟槽T3。
作为示例，步骤S320中可以采用如下的步骤形成图形化衬底氧化层32，比如：
如图12所示，于衬底氧化材料层31的上表面由下至上依次形成掩膜叠层33和第五图形化光刻胶层PR5；示例性的，掩膜叠层33可以包括由下至上依次叠置的第一氮化硅层331、第一非晶碳（Amorphous Carbon Layer，简称ACL，也称α-碳层）层332、氮氧化硅层333和第一氧化物（OX）层334。其中，可以通过对准、曝光和显影工艺在第五图形化光刻胶层PR5形成间隔排布的多个光刻胶图案，以暴露出氧化物层334的部分表面，从而定义出第一沟槽T1、第二沟槽T2及第三沟槽T3的位置和形状。
如图13所示，基于第五图形化光刻胶层PR5对掩膜叠层33进行刻蚀，将光刻胶图案转移至掩膜叠层33，保留的掩膜叠层33作为图形化掩膜叠层。而后，基于图形化掩膜叠层对衬底氧化材料层31进行刻蚀，进一步将光刻胶图案转移至衬底氧化材料层31，保留的衬底氧化材料层31作为图形化衬底氧化层32。
示例性的，如图13所示，在形成图形化衬底氧化层32之后，可以先去除图形化掩膜叠层中保留的氧化物层、氮氧化硅层和非晶碳；之后，如图14所示，去除保留的第一氮化硅层331'。
以下请结合图15理解，作为示例，在形成第一沟槽T1、第二沟槽T2及第三沟槽T3之后，该制备方法还可以包括如下的步骤：
对于第一区域HV，向衬底1的高压NMOS区（HV NMOS）注入N型掺杂剂，以形成N型漂移区N-Drift；示例性的，N型漂移区N-Drift可以用于作为半导体结构的耐压区。向衬底1的高压PMOS区（HV PMOS）注入P型掺杂剂，以形成P型漂移区P-Drift。
对于第二区域MV，利用P型离子注入工艺，对该衬底1的中压NMOS区（MV NMOS）进行P型离子注入，并经高温推阱形成由下至上依次叠置且掺杂浓度依次递增的第五P阱PW1'、第六P阱PW2'、第七P阱PW3'；此外，还可进一步通过注入N型掺杂剂，以形成N型轻掺杂区NLDD。利用N型离子注入工艺，对该衬底1的中压PMOS区（MV PMOS）进行N型离子注入，并经高温推阱形成由下至上依次叠置且掺杂浓度依次递增的第一N阱NW1'、第二N阱NW2'和第三N阱NW3'；此外，还可进一步通过注入掺杂剂，以形成轻掺杂区LDD。
对于第三区域LV，利用N型离子注入工艺，对该衬底1的低压PMOS区（LV PMOS）进行N型离子注入，并经高温推阱形成由下至上依次叠置且掺杂浓度依次递增的第四P阱NW1、第五P阱NW2、第六P阱NW3和第七P阱NW4。利用P型离子注入工艺，对该衬底1的低压NMOS区（LVNMOS）进行P型离子注入，并经高温推阱形成由下至上依次叠置且掺杂浓度依次递增的第八P阱PW1"、第九P阱PW2"、第十P阱PW3"。
需要注意的是，为能够更清楚地凸显本申请的核心思想，在以下的图16至图21中省略了第一区域HV、第二区域MV和第三区域LV中各漂移区、P阱、N阱以及轻掺杂区的标示，第一区域HV、第二区域MV和第三区域LV中可能包含的漂移区、P阱、N阱以及轻掺杂区可参见前述一些实施例以及图15的相关描述。
请参阅图16，在一些实施例中，在执行步骤S400之前，还可以在第一沟槽T1的侧壁和底部形成第一线氧化层34，在第二沟槽T2的侧壁和底部形成第二线氧化层35，并在第三沟槽T3的侧壁和底部形成第三线氧化层36。需要注意的是，第一线氧化层34、第二线氧化层35及第三线氧化层36同步形成。
在上述实施例提供的制备方法中，通过形成第一线氧化层34、第二线氧化层35和第三线氧化层36，避免了后续制程中形成的第一隔离结构、第二隔离结构和第三隔离结构与各有源区直接接触，减少半导体结构中的漏电路径（Path）；如此，有利于减少半导体结构中的漏电流，提升半导体结构的电学性能以及使用可靠性。
本申请实施例对于第一线氧化层34、第二线氧化层35及第三线氧化层36的材质并不做具体限定。作为示例，第一线氧化层34、第二线氧化层35及第三线氧化层36的材质可以与图形化衬底氧化层32的材质相同或相近。
示例性的，第一线氧化层34和第二线氧化层35可以与图形化衬底氧化层32的材质相同；也即，图形化衬底氧化层32可以与第一线氧化层34及第二线氧化层35一体连接。
在步骤S400中，如图16至图17所示，形成第一隔离结构41、第二隔离结构42及第三隔离结构43。其中，第一隔离结构41至少填充第一沟槽T1，第二隔离结构42至少填充第二沟槽T2，第三隔离结构43至少填充第三沟槽T3。
在一些实施例中，第一隔离结构41、第二隔离结构42及第三隔离结构43同步形成。
上述实施例提供的制备方法，能够在不增加额外工艺的情况下，同时形成第一隔离结构41、第二隔离结构42和第三隔离结构43，以同时满足第一区域HV、第二区域MV和第三区域LV的不同深度的隔离需求。如此，能够进一步简化工艺流程，从而降低生产成本。
在一些实施例中，如图17所示出的，第一隔离结构41、第二隔离结构42及第三隔离结构43的顶面相平齐。
由于第一区域HV的表面低于第二区域MV的表面，第二区域MV的表面低于第三区域LV的表面，又第一隔离结构41、第二隔离结构42及第三隔离结构43的顶面相平齐；可以理解，在上述实施例提供的制备方法中，第一隔离结构41、第二隔离结构42和第三隔离结构43在垂直于衬底1的方向上具有不同的深度。具体的，请结合图17理解，在垂直于衬底1的方向上，第一隔离结构41距离衬底1表面的深度大于第二隔离结构42距离衬底1表面的深度，且第二隔离结构42距离衬底1表面的深度大于第三隔离结构43距离衬底1表面的深度。
在一些实施例中，步骤S400中形成第一隔离结构41、第二隔离结构42及第三隔离结构43，具体可以表现为如下的步骤S410~S420。
在步骤S410中，如图16所示，形成隔离材料层4。具体的，隔离材料层4可以填充第一沟槽T1、第二沟槽T2及第三沟槽T3，且覆盖图形化衬底氧化层32。
在步骤S420中，如图17所示，去除部分高度的隔离材料层4，并去除位于第三区域LV的部分图形化衬底氧化层32，以使保留的隔离材料层4的顶面与第三区域LV的顶面相平齐。其中，位于第三区域LV和/或第三区域LV与第二区域MV交界处的隔离材料层4作为第三隔离结构43；位于第二区域MV和/或第二区域MV与第一区域HV交界处的隔离材料层4作为第二隔离结构42，位于第一区域HV上的隔离材料层4作为第一隔离结构41。
为了便于描述，在本申请实施例中，定义相邻第一隔离结构41或第一隔离结构41与第二隔离结构42在第一区域HV界定出第一有源区，相邻第二隔离结构42或第二隔离结构42与第三隔离结构43在第二区域MV界定出第二有源区，相邻第三隔离结构43在第三区域LV界定出第三有源区。
请参阅图18至图21，在一些实施例中，在步骤S400形成第一隔离结构41、第二隔离结构42及第三隔离结构43之后，该半导体结构的制备方法还包括如下的步骤S510~S520：
在步骤S510中，于第一有源区、第二有源区及第三有源区上分别形成第一栅介质层511、第二栅介质层512及第三栅介质层513；第一栅介质层511、第二栅介质层512及第三栅介质层513同步形成。
作为示例，第一栅介质层511、第二栅介质层512及第三栅介质层513的顶面相平齐。
在步骤S520中，于第一栅介质层511、第二栅介质层512及第三栅介质层513上分别形成第一导电层521、第二导电层522及第三导电层523；第一导电层521、第二导电层522及第三导电层523同步形成。
在上述实施例提供的制备方法中，同时形成第一栅介质层511、第二栅介质层512和第三栅介质层513，如此可以避免额外增加工艺，有利于进一步简化工艺流程，从而降低生产成本。
作为示例，第一导电层521可以作为位于第一区域HV的第一栅极，第二导电层522可以作为位于第二区域MV的第二栅极，第三导电层523可以作为位于第三区域LV的第三栅极。
作为示例，可以采用如下的步骤形成第一栅介质层511、第二栅介质层512和第三栅介质层513，以及第一导电层521、第二导电层522和第三导电层523，比如：
如图18所示，于衬底1、第一隔离结构41、第二隔离结构42及第三隔离结构43上形成第一栅介质材料层511'及第二栅介质材料层512'；具体的，第一栅介质材料层511'位于第一区域HV和第二区域MV，第二栅介质材料层512'则形成于第三区域LV。
在本申请实施例中，可以通过炉管热制程在第三区域LV热氧化生长第二栅介质材料层512'，将第一区域HV和第二区域MV前端工艺中形成的衬底氧化层32和隔离材料层4致密化，提升第一区域HV和第二区域MV栅介质层的质量。此外，还可以通过所述炉管热制程在隔离材料层4上生长第一栅介质材料层511'。因此，使用上述制备方法只需一次炉管制程即可在第一区域HV、第二区域MV和第三区域LV上形成同一水平高度的栅介质层，有利于简化工艺流程，从而降低生产成本。
在上述制备方法中，第一区域HV的第一栅介质层511可以包括自下而上依次形成的衬底氧化层32（位于第一区域HV的部分）、第一线氧化层34（形成第一线氧化层34时同步形成于衬底氧化层32上方，其厚度大小约40Å，在附图中未示出）、隔离材料层4（位于第一区域HV的部分）以及第一栅介质材料层511'（位于第一区域HV的部分）。
第二区域MV的第二栅介质层512可以包括自下而上依次形成的衬底氧化层32（位于第二区域MV的部分）、第二线氧化层35（形成第二线氧化层35时同步形成于衬底氧化层32上方，其厚度大小约40 Å，在附图中未示出）、少量或者无隔离材料层4（衬底氧化材料层31的厚度可以与第二台阶的高度相同）以及第一栅介质材料层511'（位于第二区域MV的部分）。
第三区域LV的第三栅介质层513可以包括第二栅介质材料层512'。
如图18所示，于第一栅介质材料层511'及第二栅介质材料层512'的上表面形成导电材料层52。示例性的，导电材料层52的材质可以包括但不仅限于多晶硅（Poly）；在本申请实施例中，以导电材料层52的材质包括多晶硅进行示例性说明。可选的，导电材料层52的厚度可以为700Å~900Å；譬如，导电材料层52的厚度可以为700Å、750Å、800Å、850Å或900Å等等。
如图18所示，于导电材料层52的上表面形成由下至上依次叠置的牺牲层53和第六图形化光刻胶层PR6，牺牲层53和第六图形化光刻胶层PR6可以暴露出位于低压PMOS区（LVPMOS）上方的导电材料层52的上表面。而后并基于牺牲层53和第六图形化光刻胶层PR6对导电材料层52暴露出的部分进行P型离子注入（P+imp），以形成P型掺杂多晶硅层52'。
如图19所示，去除第六图形化光刻胶层PR6，采用沉积（Deposition，简称Depo）工艺于牺牲层53的上表面由下至上依次沉积第二氮化硅层54、第二非晶碳层55、抗反射涂布（Anti-reflective Coating，简称ARC）层56、第二氧化物层57和底部抗反射涂布（BottomAnti-reflective Coating，简称BARC）层58。于第二氮化硅层54、第二非晶碳层55、ARC层56、第二氧化物层57和BARC层58上形成第七图形化光刻胶层PR7。示例性的，可以通过对准、曝光和显影工艺在第七图形化光刻胶层PR7形成间隔排布的多个光刻胶图案，以暴露出BARC层58的部分表面。示例性的，第二氮化硅层54的材质可以为Si3N4，第二氮化硅层54的厚度可以例如250Å~450Å；譬如，第二氮化硅层54的厚度可以为250Å、300Å、350Å、400Å或450Å等等。示例性的，第二非晶碳层55的厚度可以例如1000Å~1200Å；譬如，第二非晶碳层55的厚度可以为1000Å、1050Å、1100Å、1150Å或1200Å等等。示例性的，ARC层56的厚度可以例如280Å~360Å；譬如，ARC层56的厚度可以为280Å、300Å、320Å、340Å或360Å等等。示例性的，第二氧化物层57的厚度可以例如40Å~100Å；譬如，第二氧化物层57的厚度可以为40Å、45Å、50Å、75Å或100Å等等。示例性的，BARC层58的厚度可以例如180Å~260Å；譬如，BARC层58的厚度可以为180Å、200Å、220Å、240Å或260Å等等。示例性的，第七图形化光刻胶层PR7的厚度可以例如1100Å~1300Å；譬如，第七图形化光刻胶层PR7的厚度可以为1100Å、1150Å、1200Å、1250Å或1300Å等等。
如图20所示，基于第七图形化光刻胶层PR7对BARC层58、第二氧化物层57、ARC层56、第二非晶碳层55、第二氮化硅层54、牺牲层53、导电材料层52、第一栅介质材料层511'以及第二栅介质材料层512'进行刻蚀，将光刻胶图案转移至BARC层58、第二氧化物层57、ARC层56、第二非晶碳层55、第二氮化硅层54、牺牲层53和导电材料层52。
如图21所示，在将光刻胶图案转移至BARC层58、第二氧化物层57、ARC层56、第二非晶碳层55、第二氮化硅层54和导电材料层52之后，该制备方法还可以包括如下的步骤：去除第七图形化光刻胶层PR7以及剩余的BARC层58、第二氧化物层57、ARC层56、第二非晶碳层55、第二氮化硅层54。
在上述步骤中，保留的导电材料层52作为第一导电层521、第二导电层522和第三导电层523；具体的，第一导电层521位于第一栅介质层511上，第二导电层522位于第二栅介质层512上，第三导电层523位于第三栅介质层513上。
作为示例，请继续参阅图21，在形成第一导电层521、第二导电层522和第三导电层523之后，该制备方法还可以包括如下的步骤：于第一导电层521和第一栅介质层511的侧壁形成第一栅极氧化层侧墙591，于第二导电层522和第二栅介质层512的侧壁形成第二栅极氧化层侧墙592，于第三导电层523和第三栅介质层513的侧壁形成第三栅极氧化层侧墙593。
另一方面，本申请还提供一种半导体结构。该半导体结构采用如上一些实施例提供的半导体结构的制备方法得到，因此前述制备方法所具有的技术优势，该半导体结构也均具备。可以理解，本申请实施例中的方法实施例与结构实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本申请的技术内容。
作为示例，如图17所示，该半导体结构具体可以包括衬底1、第一隔离结构41、第二隔离结构42及第三隔离结构43。
衬底1包括依次相邻的第一区域HV、第二区域MV及第三区域LV；其中，第一区域HV的表面低于第二区域MV的表面，且第二区域MV的表面低于第三区域LV的表面。请结合图14理解，衬底1表面具有第一沟槽T1、第二沟槽T2及第三沟槽T3；其中，第一沟槽T1位于第一区域HV，第二沟槽T2位于第二区域MV和/或第二区域MV与第一区域HV的交界处，第三沟槽T3位于第三区域LV和/或第三区域LV与第二区域MV的交界处。第一隔离结构41至少填充第一沟槽T1；第二隔离结构42至少填充第二沟槽T2；第三隔离结构43至少填充第三沟槽T3；第一沟槽T1、第二沟槽T2及第三沟槽T3采用同步工艺形成；具体的，第一沟槽T1、第二沟槽T2及第三沟槽T3采用同步刻蚀工艺同时形成。
其中，第一沟槽T1距离衬底1表面的深度大于第二沟槽T2距离衬底1表面的深度，且第二沟槽T2距离衬底1表面的深度大于第三沟槽T3距离衬底1表面的深度。
在上述实施例提供的半导体结构中，第一区域HV的表面低于第二区域MV的表面，同时使第二区域MV的表面低于第三区域LV的表面；在衬底1表面具有位于第一区域HV的第一沟槽T1、位于第二区域MV的第二沟槽T2以及位于第三区域LV和/或第三区域LV与第二区域MV交界处的第三沟槽T3，且第一沟槽T1、第二沟槽T2以及第三沟槽T3采用同步工艺形成，并对应地形成填充第一沟槽T1的第一隔离结构41、填充第二沟槽T2的第二隔离结构42以及填充第三沟槽T3的第三隔离结构43，从而能够在不额外增加工艺的情况下同时满足第一区域HV、第二区域MV和第三区域LV的不同深度的隔离需求。该半导体结构所需工艺流程较为简单，有利于降低生产成本。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；所述衬底包括依次相邻的第一区域、第二区域及第三区域；
于所述衬底表面同步形成第一台阶及第二台阶；其中，所述第一台阶使所述第一区域的表面低于所述第二区域的表面，所述第二台阶使所述第二区域的表面低于所述第三区域的表面；
于所述衬底表面同步形成第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域，所述第二沟槽位于所述第二区域和/或所述第二区域与所述第一区域的交界处，所述第三沟槽位于所述第三区域和/或所述第三区域与所述第二区域的交界处；所述第一沟槽距离所述衬底表面的深度大于所述第二沟槽距离所述衬底表面的深度，且所述第二沟槽距离所述衬底表面的深度大于所述第三沟槽距离所述衬底表面的深度；
形成第一隔离结构、第二隔离结构及第三隔离结构；其中，所述第一隔离结构至少填充所述第一沟槽，所述第二隔离结构至少填充所述第二沟槽，所述第三隔离结构至少填充所述第三沟槽。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一隔离结构、所述第二隔离结构及所述第三隔离结构同步形成。
3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一隔离结构、所述第二隔离结构及所述第三隔离结构的顶面相平齐。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，同步形成所述第一隔离结构、所述第二隔离结构及所述第三隔离结构之前，所述半导体结构的制备方法还包括：
于所述第一沟槽的侧壁和底部形成第一线氧化层，于所述第二沟槽的侧壁和底部形成第二线氧化层，于所述第三沟槽的侧壁和底部形成第三线氧化层；所述第一线氧化层、所述第二线氧化层及所述第三线氧化层同步形成。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，所述于所述衬底表面同步形成第一沟槽、第二沟槽及第三沟槽，包括：
于所述衬底表面形成衬底氧化材料层；所述衬底氧化材料层的厚度与所述第二台阶的高度相同；
对所述衬底氧化材料层进行图形化以形成图形化衬底氧化层，基于所述图形化衬底氧化层刻蚀所述衬底以形成所述第一沟槽、所述第二沟槽及所述第三沟槽；
所述形成第一隔离结构、第二隔离结构及第三隔离结构，包括：
形成隔离材料层；所述隔离材料层填充所述第一沟槽、所述第二沟槽及所述第三沟槽，且覆盖所述图形化衬底氧化层；
去除部分高度的所述隔离材料层，并去除位于所述第三区域的部分所述图形化衬底氧化层；保留的所述隔离材料层的顶面与所述第三区域的顶面相平齐；
其中，位于所述第三区域和/或所述第三区域与所述第二区域交界处的所述隔离材料层作为所述第三隔离结构；位于所述第二区域和/或所述第二区域与所述第一区域交界处的所述隔离材料层作为所述第二隔离结构，位于所述第一区域的所述隔离材料层作为所述第一隔离结构。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，相邻所述第一隔离结构或所述第一隔离结构与所述第二隔离结构在所述第一区域界定出第一有源区；相邻所述第二隔离结构或所述第二隔离结构与所述第三隔离结构在所述第二区域界定出第二有源区；相邻所述第三隔离结构在所述第三区域界定出第三有源区；
所述形成第一隔离结构、第二隔离结构及第三隔离结构之后，所述半导体结构的制备方法还包括：
于所述第一有源区、所述第二有源区及所述第三有源区上分别形成第一栅介质层、第二栅介质层及第三栅介质层；所述第一栅介质层、所述第二栅介质层及所述第三栅介质层同步形成；
于所述第一栅介质层、所述第二栅介质层及所述第三栅介质层上分别形成第一导电层、第二导电层及第三导电层；所述第一导电层、所述第二导电层及所述第三导电层同步形成。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述第一栅介质层、所述第二栅介质层及所述第三栅介质层的顶面相平齐。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述图形化衬底氧化层与所述第一线氧化层及所述第二线氧化层一体连接。
9.根据权利要求7所述的半导体结构的制备方法，其特征在于，
所述第一栅介质层包括自下而上依次形成的所述衬底氧化层位于所述第一区域的部分、所述第一线氧化层、所述隔离材料层位于所述第一区域的部分以及第一栅介质材料层位于所述第一区域的部分；
所述第二栅介质层包括自下而上依次形成的所述衬底氧化层位于所述第二区域的部分、所述第二线氧化层以及所述第一栅介质材料层位于所述第二区域的部分。
10.一种半导体结构，其特征在于，包括衬底、第一隔离结构、第二隔离结构及第三隔离结构；其中，
所述衬底包括依次相邻的第一区域、第二区域及第三区域；其中，所述第一区域的表面低于所述第二区域的表面，且所述第二区域的表面低于所述第三区域的表面；
所述衬底表面具有第一沟槽、第二沟槽及第三沟槽；其中，所述第一沟槽位于所述第一区域，所述第二沟槽位于所述第二区域和/或所述第二区域与所述第一区域的交界处，所述第三沟槽位于所述第三区域和/或所述第三区域与所述第二区域的交界处；所述第一沟槽距离所述衬底表面的深度大于所述第二沟槽距离所述衬底表面的深度，且所述第二沟槽距离所述衬底表面的深度大于所述第三沟槽距离所述衬底表面的深度；所述第一沟槽、所述第二沟槽及所述第三沟槽采用同步工艺而形成；
所述第一隔离结构至少填充所述第一沟槽；所述第二隔离结构至少填充所述第二沟槽；所述第三隔离结构至少填充所述第三沟槽。
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