CN110838485B - 半导体结构和形成集成电路的方法 - Google Patents

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Abstract

本发明提供了半导体结构的一个实施例。该半导体结构包括：半导体衬底，具有并排设置的n型掺杂阱(N阱)和p型掺杂阱(P阱)；第一鳍有源区，从半导体衬底的N阱突出；第二鳍有源区，从半导体衬底的P阱突出；第一隔离部件，形成在N阱和P阱上并且横向接触第一鳍有源区和第二鳍有源区，第一隔离部件具有第一宽度；以及第二隔离部件，插入在N阱和P阱之间，第二隔离部件具有小于第一宽度的第二宽度。本发明的实施例还涉及形成集成电路的方法。

Description

半导体结构和形成集成电路的方法
技术领域
本发明的实施例涉及半导体结构和形成集成电路的方法。
背景技术
在集成电路中，嵌入式静态随机存取存储器(SRAM)器件已成为高速通信、图像处理和片上系统(SOC)产品的流行存储单元。由于两个交叉耦合的反相器的SRAM器件形成有场效应晶体管，各个晶体管之间的电耦合和SRAM器件的其他部件引入了寄生双极结晶体管。当不期望地导通那些寄生双极结晶体管时，发生闩锁，这伴随着电流浪涌。这导致高功耗、器件性能下降甚至数据丢失。对于其他电路，诸如逻辑电路，闩锁效应也涉及相同的问题。因此，需要一种具有闩锁抑制的集成电路的结构和方法，该集成电路具有增强的电路性能和可靠性。
发明内容
本发明的实施例提供了一种半导体结构，包括：半导体衬底，具有并排设置的n型掺杂阱(N阱)和p型掺杂阱(P阱)；第一鳍有源区，从所述半导体衬底的所述n型掺杂阱突出；第二鳍有源区，从所述半导体衬底的所述p型掺杂阱突出；第一隔离部件，形成在所述n型掺杂阱和所述p型掺杂阱上并且横向接触所述第一鳍有源区和所述第二鳍有源区，所述第一隔离部件具有第一宽度；以及第二隔离部件，插入在所述n型掺杂阱和所述p型掺杂阱之间，所述第二隔离部件具有小于所述第一宽度的第二宽度。
本发明的另一实施例提供了一种形成集成电路的方法，所述方法包括：在半导体衬底上形成第一隔离部件；在所述第一隔离部件下方形成具有公共边缘的n型掺杂阱(N阱)和p型掺杂阱(P阱)；以及形成与所述公共边缘对准并且插入在所述n型掺杂阱和所述p型掺杂阱之间的第二隔离部件。
本发明的又一实施例提供了一种形成集成电路的方法，所述方法包括：接收具有反相器的所述集成电路的设计布局，所述反相器包括共用栅极的n型场效应晶体管和p型场效应晶体管；修改所述设计布局，使得所述反相器的所述栅极的端部与n型掺杂阱(N阱)和p型掺杂阱(P阱)的公共边缘对准；以及根据修改的设计布局制造所述集成电路。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是在一些实施例中根据本发明的各个方面构造的静态随机存取存储器(SRAM)器件的示意图。
图2是在一些实施例中根据本发明的各个方面构造的图1的SRAM器件的顶视图。
图3是在一些实施例中根据本发明的各个方面构造的图2的SRAM器件中的寄生双极结晶体管的示意图。
图4是在一些实施例中制造根据本发明的各个方面构造的半导体结构的方法的流程图。
图5A是在一些实施例中根据本发明的各个方面构造的通过图4的方法制造的半导体结构的顶视图。
图5B是在一些实施例中根据本发明的各个方面构造的沿着虚线AA’的图5A的半导体结构的部分的截面图。
图5C是在一些实施例中根据本发明的各个方面构造的沿着虚线BB’的图5A的半导体结构的部分的截面图。
图6是根据一些实施例的制造图5A和图5B的半导体结构的方法的流程图。
图7是在一些实施例中根据本发明的各个方面构造的通过图4的方法制造的半导体结构的顶视图。
图8A是在一些实施例中根据本发明的各个方面构造的沿着虚线CC’的图7的半导体结构的部分的截面图。
图8B是在一些实施例中根据本发明的各个方面构造的沿着虚线DD’的图7的半导体结构的部分的截面图。
图9是在一些实施例中制造根据本发明的各个方面构造的半导体结构的方法的流程图。
图10是在一些实施例中制造根据本发明的各个方面构造的半导体结构的方法的流程图。
图11A和图11B是根据各个实施例构造的半导体结构的栅极堆叠件的截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然这些仅是示例而不旨在限制。此外，在各个示例中，本发明可以重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
本发明提供了一种具有闩锁抑制的集成电路结构及其制造方法。在各个实施例中，该方法包括修改电路布局、制造或它们的组合。下面的详细描述提供SRAM器件作为具有闩锁抑制的相应结构和方法的一个实施例。然而，本发明不限于SRAM器件，并且适用于具有闩锁问题的其他电路。例如，公开内容适用于任何集成电路，诸如具有反相器(因此具有闩锁效应)的逻辑电路。
图1是根据一些实施例的根据本发明的各个方面构造的SRAM器件100的部分的示意图。SRAM器件100形成有场效应晶体管(FET)，诸如鳍式场效应晶体管(FinFET)或平面场效应晶体管。SRAM器件100包括交叉耦合的第一和第二反相器。第一反相器包括形成有p型场效应晶体管(pFET，称为PU-1)的第一上拉器件和形成有n型场效应晶体管(nFET，称为PD-1)的第一下拉器件。第二反相器包括形成有pFET(称为PU-2)的第二上拉器件和形成有nFET(称为PD-2)的第二下拉器件。具体地，PU-1和PD-1的漏极电连接到第一节点(“节点-1”)。PU-2和PD-2的漏极电连接到第二节点(“节点-2”)。PU-1和PD-1的栅极电连接并且耦合到第二节点。PU-2和PD-2的栅极电连接并且耦合到第一节点。PU-1和PU-2的源极电连接到高电源线(“Vcc”)。PD-1和PD-2的源极电连接到互补电源线(“Vss”)。SRAM器件100还包括连接到第一节点的第一传输门(“PG-1”)，作为第一端口(“端口-1”)的一部分，和连接到第二节点的第二传输门(“PG-2”)，作为第二端口(“端口-2”)的一部分以用于读取和写入。SRAM器件100可以包括附加器件，诸如附加的下拉器件、上拉器件和传输门器件。
图2是根据一些实施例构造的SRAM器件200的顶视图。SRAM器件200是SRAM器件100的一个实施例。SRAM器件200包括多个场效应晶体管。SRAM器件200形成在半导体衬底上，该半导体衬底具有用于在其上形成pFET的n型阱(N阱或“NW”)202和用于在其上形成nFET的p型阱(P阱或“PW”)204。在一些实施例中，P阱204是围绕N阱202的连续p型掺杂区域。在一些其他实施例中，P阱204包括在N阱202的两个相对侧上的两个段。SRAM器件200包括分别形成在N阱和P阱中的半导体衬底上的各个有源区，诸如鳍有源区。在本实施例中，SRAM器件200包括设置在N阱202内的鳍有源区206和208以及设置在P阱204内的鳍有源区210和212。SRAM器件200还包括分别形成在N阱202和P阱204上的有源区214和有源区216，以向N阱202和p阱204提供电偏压。
SRAM器件200包括形成在有源区上并且配置有用于nFET和pFET的有源区的各个栅极。在该示例中，SRAM器件200包括栅极堆叠件220、222、224和226。特别地，栅极堆叠件220与栅极226对准，并且栅极堆叠件222与栅极堆叠件224对准。栅极堆叠件220配置为PD-1和PU-1的连续栅极；栅极堆叠件222配置为PD-2和PU-2的连续栅极；栅极堆叠件224作为第一传输门(“PG-1”)着陆在有源区210上；并且栅极226作为第二传输门(“PG-2”)着陆在有源区212上。传输门是用于在存储器件中进行数据读取和写入的结构，并且不应与术语栅极混淆，栅极是场效应晶体管的组件。
进一步形成并配置各种接触件以耦合源极、漏极和栅极以形成可以作为存储器单元保持、写入和读取数据的SRAM器件200。在该示例中，SRAM器件200包括各种接触件230A-230H、234和236。具体地，接触件234作为N阱拾取器连接到有源区214，使得可以将电偏压施加到P阱。接触件236作为P阱拾取器连接到有源区216，使得可以将电偏压施加到P阱204。SRAM器件200还可以包括使栅极与漏极接触的对接接触件242和244，如图2所示。
图3是根据一些实施例构造的SRAM器件200的寄生双极结晶体管(PBJT)结构300的示意图。PBJT结构300形成在图2中以虚线包围的SRAM器件200的部分246中。PBJT结构300包括第一BJT(“BJT-1”)302和第二BJT(“BJT-2”)304。第一BJT 302包括偏置到高压电源线Vcc的PU-2的源极(P+掺杂)306；N阱202；以及连接到P阱拾取器236的P阱204，形成PNP双极晶体管302。第二BJT 304包括偏置到低压电源线Vss的PD-1的源极(N+掺杂)308；P阱204；以及连接到N阱拾取器234的N阱202，形成NPN双极晶体管304。当第一和第二BJT 302和304都不合需要地导通时，在电流浪涌时发生闩锁。电流浪涌可能导致功耗、性能下降甚至SRAM器件200的数据丢失。通常，P阱204和P阱拾取器236包括一定的电阻(“Pwell R”)312；并且N阱202和N阱拾取器234也包括一定的电阻(“Nwell R”)314。寄生BJT在下面进一步说明。
以PN结316为例。PN结316包括作为P+掺杂区的PU-2的源极306和作为N型掺杂区的N阱202。仅在PN结316导通之后才能导通第一BJT302。在正常操作条件下，源极306和N阱202都被偏置到高电源线Vcc。然而，如虚线箭头线(“N+NW泄漏”)所示，存在通过第二BJT 304从源极308到N阱202的电流泄漏。电流泄漏导致N阱202的电阻314上的电压降(“Vnw”)，这进一步导致源极306和N阱202之间的电压差。当该电压差大于相应的阈值电压时，PN结316导通。
类似地，另一PN结318包括作为p型掺杂区的P阱204和作为N+掺杂区的PD-1的源极308。仅在PN结318导通之后才能导通第二BJT 304。在正常操作条件下，源极308和P阱204都被偏置到低电源线Vss。然而，如虚线箭头线(“P+PW泄漏”)所示，存在通过第一BJT 302从源极306到P阱204的泄漏。该电流泄漏导致P阱204的电阻312上的电压降(“Vpw”)，这进一步导致源极308和P阱204之间的电压差。当该电压差大于相应的阈值电压时，PN结318导通。
当第一BJT 302和第二BJT 304都导通时，在电流浪涌的情况下发生闩锁事件。在实验和上述分析的支持下，闩锁效应的两个来源被识别为：阱电阻和电流泄漏。本发明提供了减少电流泄漏的方法和相应的隔离结构。具体地，本发明提供了具有介电隔离的方法和结构，以减少N阱202和P阱204之间的泄漏，从而消除闩锁效应。
图4是用于形成具有一个或多个SRAM器件或具有一个或多个反相器的其他电路的半导体结构的方法400的流程图。图5A是半导体结构500的顶视图；图5B是半导体结构500的沿虚线AA’的部分的截面图；并且图5C是根据一些实施例构造的沿着虚线BB’的半导体结构500的截面图。图7是半导体结构700的顶视图；图8A是半导体结构700的沿虚线CC’的部分的截面图；并且图8B是根据一些其他实施例构造的沿着虚线DD’的半导体结构700的截面图。以半导体结构500和700作为不同实施例详细描述方法400。
方法400包括框402，提供诸如硅晶圆或任何其他合适的半导体衬底的半导体衬底512。方法400进行到操作404，在半导体衬底512上形成鳍有源区(诸如图5B中所示的鳍有源区206、210和212)。在操作404中，鳍有源区的形成包括通过光刻工艺和蚀刻图案化半导体衬底512以在其中形成各种沟槽和由沟槽围绕的鳍有源区，来图案化半导体衬底512。方法400还包括操作406以形成浅沟槽隔离(STI)部件514。STI部件514包括填充在沟槽中的一种或多种介电材料以提供隔离功能。在一些实施例中，STI部件514的形成包括通过适当的沉积技术(诸如化学气相沉积-CVD、高密度等离子体CVD-HDPCVD或高高宽比工艺-HARP)用一种或多种介电材料(诸如氧化硅)填充沟槽的沉积；然后进行抛光，诸如化学机械抛光(CMP)；以及蚀刻到凹槽，使得鳍有源区突出在STI部件514之上。在一些其它实施例中，形成鳍有源区和STI部件的操作404和406可以包括通过光刻工艺/蚀刻将半导体衬底图案化，以形成沟槽；用一种或多种介电材料填充沟槽；CMP；以及用一种或多种半导体材料(诸如硅和/或硅锗)外延生长以形成鳍有源区和STI部件。
方法400还包括操作408以形成各种掺杂阱，诸如STI部件514下面的半导体衬底512中的n型掺杂阱(N阱)202和p型掺杂阱(P阱)204。在一些实施例中，N阱202包括诸如磷的掺杂物质，并且P阱204包括诸如硼的掺杂物质。N阱202和P阱204的形成包括通过光刻工艺和蚀刻进行图案化以形成硬掩模以及进行离子注入以将适当的掺杂物质引入半导体衬底512。硬掩模可以包括氧化硅、氮化硅或其他合适的材料。在一个实施例中，通过沉积、光刻工艺和蚀刻在半导体结构500上形成第一硬掩模，以覆盖P阱204的区域并且暴露N阱202的区域；施加离子注入工艺以引入n型掺杂剂，以形成N阱202；通过蚀刻去除第一硬掩模；然后，通过沉积、光刻工艺和蚀刻在半导体结构500上形成第二硬掩模，以覆盖N阱202的区域并且暴露P阱204的区域；施加另一种离子注入工艺以引入p型掺杂剂以形成N阱202；以及通过蚀刻去除第二硬掩模。
方法400还包括操作410以形成与N阱202和P阱204的公共边缘对准并且插入在N阱202和P阱204之间的深隔离部件(半导体结构500中的502或者半导体结构700中的702)，以有效地隔离相应的相邻N阱202和P阱204。深隔离部件沿着N阱202和P阱204的公共边缘至少部分地嵌入半导体衬底中。深隔离部件的底面位于N阱202和P阱204的顶面下方。此外，深隔离部件至少从N阱202和P阱204的顶面垂直延伸至N阱202和P阱204的底面下方。与STI部件514相比，深隔离部件至少包括设置在STI部件514的底面下方并且嵌入在半导体衬底512中的部分。特别地，STI部件514具有第一宽度W1，并且深隔离部件具有小于第一宽度W1的第二宽度W2，如图5C所示。在本实施例中，STI部件514从一个鳍有源区(诸如210)的侧壁横向跨越到另一个鳍有源区(诸如206)的侧壁。深隔离部件远离鳍有源区。
在一些实施例中(诸如与半导体结构500相关联的实施例)，操作410包括形成深沟槽隔离(DTI)特征502的工艺412，作为插入在相邻N阱202和P阱204之间的深隔离部件，如图5A、图5B和图5C所示。在一些实施例中，通过类似于形成STI部件514的工序的工序形成DTI部件502。例如，DTI部件502的形成包括图案化以形成与相邻N阱和P阱的公共边缘对准的深沟槽；以及沉积以用一种或多种介电材料填充沟槽。在一些实施例中，共同形成STI部件514和DTI部件502。在这种情况下，在操作404和406期间形成沟槽和鳍有源区，施加两个图案化工艺(每个包括光刻工艺和蚀刻)以分别形成浅沟槽和深沟槽(首先深沟槽和之后浅沟槽，反之亦然)；通过沉积将一种或多种介电材料填充到深沟槽和浅沟槽中，以形成STI部件514和DTI部件502；和CMP工艺以平坦化顶面。可以施加蚀刻工艺来使STI部件514和DTI部件502的介电材料凹进，从而形成鳍有源区。在一些示例中，DTI部件502在N阱202和P阱204的底面下方垂直延伸，以确保有效的隔离功能。在图5C中，H1表示N阱202和P阱204的高度，而H2表示延伸超出N阱202和P阱204的DTI部件502的部分的高度。在本实施例中，DTI部件502完全垂直延伸穿过N阱202和P阱204，并进一步在N阱202和P阱204的底面下方延伸另外的高度H2。在一些实施例中，H1和H2的比率H2/H1大于0.2或介于0.2和0.5之间。
为了促进与半导体结构500相关联的实施例，方法400还包括形成一个或多个栅极切割部件504以切割栅极堆叠件的工艺。栅极切割部件504是介电部件并且形成为通过双(或多)图案化工序将长栅极堆叠件切割成两个或多个栅极堆叠件(诸如图5C中的栅极堆叠件220和226)。栅极切割部件504的形成类似于栅极切割部件702的形成，将对其进行详细描述。栅极切割部件504完全垂直地延伸穿过栅极堆叠件并且可以进一步延伸超出(以有效地切割栅极堆叠件)，诸如侵入STI部件514。在一些实施例中，H3和H4的比率H4/H3大于0.2或介于0.2和0.5之间。
在与半导体结构700相关联的可选实施例中，深隔离部件由工艺414形成。在这些实施例中，操作410包括工艺414以形成栅极切割部件702作为插入在相邻的N阱和P阱之间的深隔离部件。因此，这种隔离部件是如图7和图8A至图8B所示的栅极切割部件702。对栅极切割部件702进行修改以用于隔离目的。对于各种FET，通过双图案化形成相应的栅极，其中利用第一图案化工艺形成长栅极，并且利用第二图案化工艺形成介电部件以切割具有改进的栅极端的长栅极。这些介电部件称为栅极切割部件。通常，这些栅极切割部件是浅的并且不与N阱和P阱的界面对准，诸如图5A至图5C中所示的那些504。工艺414包括修改集成电路的设计布局，使得栅极切割部件偏移以与N阱202和P阱204的界面对准。如图8A至图8B所示，工艺414还包括形成更深入到N阱202和P阱204的界面的栅极切割部件以有效地彼此隔离。栅极切割部件702包括一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、低k介电材料、其他合适的介电材料或它们的组合。栅极切割部件702的形成包括沉积硬掩模和图案化硬掩模(通过光刻工艺和蚀刻)以形成具有开口的图案化的硬掩模，该开口与相邻的N阱202和P阱204之间的界面对准；使用图案化的硬掩模作为蚀刻掩模蚀刻栅极，并进一步蚀刻到半导体衬底中以形成切入N阱和P阱的界面的沟槽；以及将介电材料填充到沟槽中以形成修改的栅极切割部件702，以隔离相邻的N阱和P阱。在这种情况下，栅极切割部件702具有在N阱202和P阱204的顶面下方的底面，甚至在N阱202和P阱204的底面下方。在进一步的实施例中，栅极切割部件702垂直延伸穿过栅极堆叠件(图8B中的220和226)、STI部件514和N阱202以及P阱204。栅极切割部件702垂直穿过N阱202和P阱204的公共边缘，并且突出在STI部件514之上以切割栅极堆叠件。栅极切割部件702完全垂直地延伸穿过栅极堆叠件并且可以进一步延伸超出(以有效地切割栅极堆叠件)，诸如侵入上面的层间介电(ILD)层。在如图8B所示的一些实施例中，栅极切割部件702的整个高度是H5+H6+H7。在公式中，H5代表阱高、STI高度和栅极高度的总和；H6表示栅极堆叠件之上的栅极切割部件702的部分的高度；并且H7表示在N阱202和P阱204下方的栅极切割部件702的部分的高度。在一些示例中，比率H6/H5大于0.05或在0.05和0.2之间。在一些实例中，比率H7/H5大于0.05或介于0.05和0.1之间。
方法400还可以在上述操作之前、期间或之后包括其他操作416。例如，方法400包括形成源极和漏极(也称为源极和漏极部件)516，如图6和图8A至图8B所示。通过蚀刻形成源极和漏极部件516以使源极/漏极区凹进；并且在凹进的源极/漏极区中外延生长源极和漏极部件516。
栅极堆叠件(诸如220)包括介电材料的栅极介电层和位于栅极介电层上的导电材料的栅电极。在一些实施例中，栅极介电层包括氧化硅，并且栅电极包括掺杂的多晶硅。在可选实施例中，栅极介电层包括高k介电材料，并且栅电极包括金属或金属合金，因此被称为高k金属栅极(HKMG)。方法400还包括通过栅极替换工序形成栅极堆叠件(诸如220和226)的工序。在这种情况下，在栅极替换中，通过沉积和图案化形成伪栅极，然后通过蚀刻使源极和漏极区凹进来形成源极和漏极，以及外延生长半导体材料；沉积并抛光(诸如CMP)ILD层；去除伪栅极以形成栅极沟槽；然后，诸如通过沉积和CMP，在栅极沟槽中填充栅极介电材料和栅电极材料。根据各个实施例，参考图11A和图11B进一步描述这种形成的栅极堆叠件。
图11A是通过栅极替换工序(也称为后栅极工艺)形成的栅极堆叠件1100的截面图。在后栅极工艺中，在后期仅替换栅电极，而在形成伪栅极期间沉积栅极介电层，并且在栅极替换工艺之后保留栅极介电层。栅极堆叠件1100包括栅极介电层1102和栅电极1104。在各种示例中，栅极介电层1102包括高k介电材料，并且栅电极1104包括金属或金属合金。在一些示例中，栅极介电层1102和栅电极1104的每个可以包括多个子层。高k介电材料可包括金属氧化物、金属氮化物，诸如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的介电材料。栅极介电层1102可以另外包括插入在高k介电材料层和沟道之间的界面层。界面层可包括氧化硅、氮化硅、氮氧化硅和/或其他合适的材料。通过合适的方法沉积界面层，诸如原子层沉积(ALD)、CVD、臭氧氧化等。通过合适的技术(诸如ALD、CVD、金属有机CVD(MOCVD)、物理气相沉积(PVD)、热氧化、其组合)和/或其他合适的技术将高k介电层沉积在界面层上。
栅电极1104可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Ru、Co或任何合适的导电材料。在一些实施例中，不同的金属材料用于具有相应功函数的nFET和pFET器件，以增强器件性能。在一些实施例中，栅电极1104可以包括多种导电材料，诸如覆盖层1104-1、阻挡层1104-2、功函金属层1104-3、另一阻挡层1104-4和填充金属层1104-5或其子集。在进一步的实施例中，覆盖层1104-1包括氮化钛、氮化钽或其他合适的材料。阻挡层1104-2包括氮化钛、氮化钽或其他合适的材料。功函金属层1104-3包括具有适当功函数的金属或金属合金的导电层，使得增强相应的FET的器件性能。对于pFET和nFET，功函(WF)金属层1104-3的组分不同，分别称为p型WF金属和n型WF金属。特别地，n型WF金属是具有第一功函数的金属，使得相关联的nFET的阈值电压降低。n型WF金属接近硅导带能量(Ec)或更低的功函数，使电子逸出更容易。例如，n型WF金属具有约4.2eV或更低的功函数。p型WF金属是具有第二功函数的金属，使得相关联的pFET的阈值电压降低。p型WF金属接近硅价带能量(Ev)或更高的功函数，向核提供强电子键合能。例如，p型功函金属具有约5.2eV或更高的WF。在一些实施例中，n型WF金属包括钽(Ta)。在其他实施例中，n型WF金属包括钛铝(TiAl)、氮化钛铝(TiAlN)或它们的组合。在其他实施例中，n金属包括Ta、TiAl、TiAlN、氮化钨(WN)或它们的组合。在一些实施例中，p型WF金属包括氮化钛(TiN)或氮化钽(TaN)。在其他实施例中，p金属包括TiN、TaN、氮化钨(WN)、钛铝(TiAl)或它们的组合。功函金属通过合适的技术沉积，诸如PVD。n型WF金属或p型WF金属可以包括各种金属基膜作为堆叠件，以优化器件性能和处理兼容性。阻挡层1104-4包括氮化钛、氮化钽或其他合适的材料，通过诸如ALD的适当沉积技术形成。在各个实施例中，填充金属层1104-5包括铝、钨、铜或其他合适的金属。通过合适的技术沉积填充金属层1104-5，诸如PVD或镀。在进一步的实施例中，栅电极1104中的各个膜是U形的并且向上延伸到栅堆叠1100的顶面，如图11A所示。
在可选实施例中，通过后高k工艺形成栅极堆叠件，其中在完全去除伪栅极之后形成栅极介电层1102和栅电极1104，诸如在图11B中的截面图示出的栅极堆叠件1106。在本实施例中，栅极介电层1102和栅电极1104中的各个膜是U形的并且延伸到栅极堆叠件1106的顶面。
回到图4，根据各个实施例，形成栅极切割部件504或702的工艺414可以在形成伪栅极之前、在形成伪栅极之后、在去除伪栅极之后但在HKMG的填充之前或HKMG的形成之后实现。
图6是根据一些实施例的用于制造半导体结构500的方法600的流程图，该半导体结构500具有插入在相邻N阱和P阱之间的鳍型晶体管和深隔离部件。参考图5A至图5B进一步描述方法600。方法600的一些操作类似于方法400的操作，这里不再重复。方法600开始于框402，提供半导体衬底512。方法600包括操作404以形成鳍有源区(例如，206、210和212)；形成深隔离部件的操作，深隔离部件是DTI部件502；以及形成STI部件514的操作406；形成N阱202和P阱204的操作408。特别地，每个DTI部件502插入在相邻的N阱202和P阱204之间。在本示例中，DTI部件502具有与STI部件514的底面共面的顶面。方法600还包括操作602，以在鳍有源区上形成伪栅极堆叠件；以及形成源极/漏极部件516的操作604，诸如通过蚀刻以使源极/漏极区凹进以及在凹槽中外延生长半导体材料。方法600还包括通过双(或多)图案化用金属栅极堆叠件替换伪栅极堆叠件的工序。特别地，方法600包括通过沉积和抛光形成层间介电(ILD)层的操作606；去除伪栅极堆叠件的操作608，在ILD层中产生栅极沟槽；以及操作610，通过沉积和图案化形成一个或多个栅极切割部件504(其中图案化还包括光刻工艺和蚀刻)；操作612，通过包括沉积和CMP的工艺形成金属栅极堆叠件(例如，220和226)；以及执行其他制造工艺的操作416，诸如形成包括接触件、通孔部件和金属线的互连结构。如上所述。栅极切割部件504不一定与相邻的N阱202和P阱204之间的界面对准；并且不一定很深，因为那些仅用于将长栅极堆叠件切割成短栅极堆叠件。
图9是用于制造半导体结构的方法900的流程图，该半导体结构具有插入在相邻N阱和P阱之间的鳍型晶体管和隔离部件。参考图7、图8A、图8B和图9描述方法900。方法900是方法400的一个实施例，通过对准和延伸栅极切割部件以用作掺杂阱的隔离部件。方法900开始于操作402，提供半导体衬底512。方法900包括操作404以在半导体衬底512上形成鳍有源区；以及通过在半导体衬底512上形成浅沟槽隔离部件514的操作406。
方法900还包括操作408以形成N阱202和P阱204；操作602以在鳍有源区上形成伪栅极堆叠件；以及操作604以形成源极/漏极部件516。方法900还包括通过双(或多)图案化用金属栅极堆叠件替换伪栅极堆叠件的工序。特别地，方法900包括用于形成ILD层的操作606，诸如通过沉积和CMP；去除伪栅极堆叠件的操作608，在ILD层中产生栅极沟槽；和操作610，通过沉积和图案化形成一个或多个栅极切割部件702；操作612，通过包括沉积和CMP的工艺形成金属栅极堆叠件(例如，220和226)；以及执行其他制造工艺的操作416，诸如形成包括接触件、通孔部件和金属线的互连结构。如上所述。栅极切割部件702与相邻的N阱202和P阱204之间的界面对准；并且延伸穿过STI部件514和相邻的N阱202和P阱204的界面，因为这些栅极切割部件除了将长栅极堆叠件切割为短栅极堆叠件之外还用于隔离相邻的N阱和P阱。
在一些实施例中，栅极堆叠件包括用于栅电极的金属和用于栅极介电材料的高k介电材料。在栅极堆叠件包括金属和高k介电材料的一些实施例中，栅极堆叠件可以通过后栅极工艺或后高k工艺形成。
在上述方法中，伪栅极可以是多晶硅栅极。多晶硅栅极的形成包括沉积栅极材料(在本示例中包括多晶硅)；以及通过光刻工艺和蚀刻来图案化栅极材料。栅极硬掩模层可以形成在栅极材料层上，并且在栅极形成期间用作蚀刻掩模。栅极硬掩模层可以包括任何合适的材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或它们的组合。在一个实施例中，栅极硬掩模包括多个膜，诸如氧化硅和氮化硅。在一些实施例中，形成栅极的图案化工艺包括通过光刻工艺形成图案化的光刻胶层；使用图案化的光刻胶层作为蚀刻掩模蚀刻硬掩模层；以及使用图案化的硬掩模层作为蚀刻掩模，蚀刻栅极材料以形成栅极。
一个或多个栅极侧壁部件(或栅极间隔件)形成在栅极的侧壁上。栅极间隔件可以用于偏移随后形成的源极/漏极部件，并且可以用于设计或修改源极/漏极结构轮廓。栅极间隔件可以包括任何合适的介电材料，诸如半导体氧化物、半导体氮化物、半导体碳化物、半导体氮氧化物、其他合适的介电材料和/或它们的组合。栅极间隔件可以具有多个膜，诸如两个膜(氧化硅膜和氮化硅膜)或三个膜(氧化硅膜；氮化硅膜；和氧化硅膜)。栅极间隔件的形成包括沉积和各向异性蚀刻，诸如干蚀刻。
操作604可以包括蚀刻以使源/漏区凹进；以及利用合适的半导体材料(诸如硅、硅锗或其他合适的半导体材料)外延生长源极/漏极部件。源极/漏极部件可以通过选择性外延生长形成，用于具有增强的载流子迁移率和器件性能的应变效应。栅极和栅极间隔件将源极/漏极部件约束到源极/漏极区。在一些实施例中，源极/漏极部件通过一个或多个外延或外延的(epi)工艺形成，由此Si部件、SiGe部件、SiC部件和/或其他合适的部件在鳍有源区上以晶态生长。可选地，施加蚀刻工艺以在外延生长之前使源极/漏极区凹进。合适的外延工艺包括CVD沉积技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。源极/漏极部件可以在外延工艺期间通过引入掺杂物质掺杂，所述掺杂物质包括：p型掺杂剂，诸如硼或BF2；n型掺杂剂，诸如磷或砷；和/或其他合适的掺杂剂，包括它们的组合。如果未原位掺杂源极/漏极部件，执行注入工艺(即，结注入工艺)以将相应的掺杂剂引入源极/漏极部件中。在示例性实施例中，nFET中的源极/漏极部件包括掺杂有磷的SiC或Si，而pFET中的那些包括掺杂有硼的Ge或SiGe。在一些其他实施例中，凸起的源极/漏极部件包括多于一个的半导体材料层。例如，硅锗层外延生长在源极/漏极区内的衬底上，并且在硅锗层上外延生长硅层。之后可以执行一个或多个退火工艺以激活源极/漏极部件。合适的退火工艺包括快速热退火(RTA)、激光退火工艺、其他合适的退火技术或它们的组合。
图10是用于制造半导体结构的方法1000的流程图，该半导体结构具有插入在相邻N阱和P阱之间的鳍型晶体管和隔离部件。方法1000包括框1002，提供半导体衬底。半导体衬底包括硅。在一些其他实施例中，衬底包括锗、硅锗或其他合适的半导体材料。衬底可以可选地由以下材料制成：一些其他合适的元素半导体，诸如金刚石或锗；合适的化合物半导体，诸如碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷化镓砷或磷化镓铟。半导体衬底还包括各种掺杂区，诸如n阱和p阱。在一个实施例中，半导体衬底包括外延(或epi)半导体层。在另一实施例中，半导体衬底包括用于隔离的掩埋介电材料层，该掩埋介电材料层通过适当的技术形成，诸如称为注氧隔离(SIMOX)的技术。在一些实施例中，衬底可以是绝缘体上的半导体，诸如绝缘体上硅(SOI)。
方法1000进行到操作1004以形成鳍有源区和操作1006以在半导体衬底上形成隔离部件。通过图案化半导体衬底形成鳍有源区，并且通过用介电材料填充沟槽来形成隔离部件。
在一些实施例中，形成隔离部件的操作1006包括1006A以形成STI部件和1006B以形成与N阱和P阱的公共边缘对准并且插入N阱和P阱之间以用于隔离的DTI部件，如图5B所示。
在一些实施例中，通过蚀刻形成沟槽，用介电材料填充沟槽并且抛光以去除过量的介电材料并使顶面平坦化来形成STI部件。当隔离部件包括STI部件和DTI部件时，该形成包括形成浅沟槽的第一图案化；形成深沟槽的第二图案化；用介电材料填充沟槽并抛光以去除过量的介电材料并使顶面平坦化。通过软掩模或硬掩模的开口对半导体衬底执行一个或多个蚀刻工艺，通过光刻图案化和蚀刻形成该开口。
下面根据一些实施例进一步描述隔离部件的形成。在本示例中，硬掩模沉积在衬底上并通过光刻工艺图案化。硬掩模层包括诸如半导体氧化物、半导体氮化物、半导体氮氧化物和/或半导体碳化物的电介质，并且在示例性实施例中，硬掩模层包括氧化硅膜和氮化硅膜。可以通过热生长、原子层沉积(ALD)、化学气相沉积(CVD)、高密度等离子体CVD(HDP-CVD)、其他合适的沉积工艺来形成硬掩模层。
可以在硬掩模层上形成用于限定鳍结构的光刻胶层(或抗蚀剂)。示例性光刻胶层包括光敏材料，该光敏材料在暴露于光(诸如紫外(UV)光、深UV(DUV)光或极紫外(EUV)光)时使该层经历性质变化。该性质变化可用于通过所述的显影工艺选择性地去除光刻胶层的曝光或未曝光部分。形成图案化的光刻胶层的该工序也称为光刻图案化。在一个实施例中，通过光刻工艺图案化光刻胶层以留下设置在半导体结构上方的光刻胶材料的部分。在图案化光刻胶之后，对SRAM器件200执行蚀刻工艺以打开硬掩模层，从而将图案从光刻胶层转移到硬掩模层。在图案化硬掩模层之后，可以去除剩余的光刻胶层。示例性光刻工艺包括旋涂光刻胶层，软烘烤光刻胶层，掩模对准，曝光，曝光后烘烤，显影光刻胶层，冲洗和干燥(例如，硬烘烤)。可选地，可以通过诸如无掩模光刻、电子束写入和离子束写入的其他方法来实现、补充或替换光刻工艺。图案化硬掩模层的蚀刻工艺可以包括湿蚀刻、干蚀刻或它们的组合。
然后，可以遵循蚀刻工艺来蚀刻未被图案化的硬掩模层覆盖的衬底部分。图案化的硬掩模层在蚀刻工艺期间用作蚀刻掩模以图案化衬底。蚀刻工艺可以包括任何合适的蚀刻技术，诸如干蚀刻、湿蚀刻和/或其他蚀刻方法(例如，反应离子蚀刻(RIE))。在蚀刻工艺之后，具有鳍有源区的鳍结构被限定在衬底上并且从衬底延伸。在沟槽中填充一种或多种介电材料以形成STI部件。合适的填充介电材料包括半导体氧化物、半导体氮化物、半导体氮氧化物、氟化硅酸盐玻璃(FSG)、低K介电材料和/或它们的组合。在各种示例性实施例中，使用HDP-CVD工艺、次大气压CVD(SACVD)工艺、高高宽比工艺(HARP)、可流动CVD(FCVD)和/或旋涂工艺来沉积介电材料。介电材料的沉积之后可以进行化学机械抛光/平坦化(CMP)工艺以去除过量的介电材料并使半导体结构的顶面平坦化。
形成鳍有源区的操作1004还可包括使隔离部件凹进，使得鳍有源区从隔离部件之上突出。凹进工艺采用一个或多个蚀刻步骤(诸如干蚀刻、湿蚀刻或它们的组合)来选择性地回蚀刻隔离部件。例如，当隔离部件是氧化硅时，可以使用采用氢氟酸的湿蚀刻工艺来蚀刻。
参考图10的框1008，可以将各种掺杂工艺施加于半导体衬底以形成N阱和P阱。可以通过相应的离子注入在半导体衬底中形成各种掺杂阱，如图4的操作408中所述。
参考图10的框1010，在鳍有源区上形成栅极。在一些实施例中，操作1010包括双图案化工艺，双图案化工艺进一步包括工艺1010A(第一光刻工艺和蚀刻)以形成长栅极和然后的工艺1010B(第二光刻工艺和蚀刻)以形成栅极切割部件，栅极切割部件将长栅极切割成短栅极。特别地，如图8A和图8B所示，在工艺1010B中，形成栅极切割部件以与N阱和P阱的公共边缘对准并且形成为较深以插入N阱和P阱之间以用于有效隔离。在这种情况下，方法1000还包括操作1012，通过接收集成电路的设计布局(类似于图9的操作902)；和操作1014，通过修改集成电路的设计布局，使得栅极的端部偏移以与相邻的N阱和P阱的公共边缘对准，类似于图9的操作904。因此，基于集成电路的修改的设计布局，之后进行从1002到其他制造操作的各种操作。具体地，根据修改的设计布局实现形成栅极切割部件的工艺1010B。
方法1000还包括类似于图9的操作912的操作1016以形成源极和漏极部件。操作1016包括蚀刻以使源极/漏极区凹进并且在凹进的源极/漏极区上外延生长一种或多种半导体材料，以形成具有应变效应的源极和漏极部件，以增强迁移率和器件速度。
方法1000进行到操作1018以在半导体衬底上形成层间介电(ILD)层。ILD层包括氧化硅、低k介电材料、其他合适的介电材料或它们的组合。根据一些示例，操作1018包括沉积和CMP。
在一些实施例中，在操作1010期间形成的栅极是多晶硅栅极，并且通过操作1020由金属和高k介电材料的栅极(也称为金属栅极)代替。操作1020包括蚀刻以去除多晶硅栅极或以其他方式形成的伪栅极，在ILD层中产生沟槽；沉积栅极材料以填充沟槽；和CMP以从ILD层去除过量的栅极材料。在可选实施例中，将形成栅极切割部件的操作施加到金属栅极并且在操作1020之后实现。在这种情况下，长金属栅极代替长多晶硅栅极，然后栅极切割部件切穿长金属栅极。
方法1000还包括用于形成第二ILD层的操作1022和用于在第二ILD层中形成各种接触件的操作1024。该方法还可以包括形成集成电路的其他制造工艺，诸如形成互连结构以将各种部件(掺杂阱、栅极、源极和漏极部件)耦合成功能电路(诸如SRAM阵列或逻辑电路或具有嵌入式SRAM阵列的逻辑电路)的操作。
本发明提供了方法和通过该方法制造的集成电路结构，以在相邻的掺杂阱之间提供有效隔离，使得抑制闩锁效应。集成电路结构包括在相邻的N阱和P阱上着陆的STI部件以及插入N阱和P阱的公共边缘的深隔离部件，以有效地隔离相应的N阱和P阱。深隔离的宽度小于STI部件的宽度，并且远离鳍有源区。深隔离部件是深沟槽隔离部件或修改的栅极切割部件。集成电路结构包括SRAM器件或SRAM阵列或其他合适的电路，诸如逻辑电路或具有反相器的其他电路。
通过实施所公开的方法和结构，抑制了闩锁效应。如上所述，闩锁效应是由电流泄漏和掺杂阱的电阻引起的。深隔离部件可以有效地隔离相邻的N阱和P阱，通过消除或减少电流泄漏来抑制闩锁效应。另外，可以增加掺杂阱的掺杂浓度以降低阱的电阻而不影响电流泄漏，这进一步抑制了闩锁效应。
因此，根据一些实施例，本发明提供了半导体结构。该半导体结构包括：半导体衬底，具有并排设置的n型掺杂阱(N阱)和p型掺杂阱(P阱)；第一鳍有源区，从半导体衬底的N阱突出；第二鳍有源区，从半导体衬底的P阱突出；第一隔离部件，形成在N阱和P阱上并且横向接触第一鳍有源区和第二鳍有源区，第一隔离部件具有第一宽度；以及第二隔离部件，插入在N阱和P阱之间，第二隔离部件具有小于第一宽度的第二宽度。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离(STI)部件，并且所述第二隔离部件是深沟槽隔离(DTI)部件。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离(STI)部件，并且所述第二隔离部件是深沟槽隔离(DTI)部件，其中，所述第二隔离部件的顶面接触所述第一隔离部件的底面。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件，其中，所述栅极切割部件垂直延伸穿过所述浅沟槽隔离部件。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件，其中，所述栅极切割部件垂直延伸穿过所述浅沟槽隔离部件，其中，所述p型掺杂阱是设置在所述n型掺杂阱的第一侧上的第一p型掺杂阱，所述半导体结构还包括：第二p型掺杂阱，设置在所述n型掺杂阱的第二侧上，所述第二侧与所述第一侧相对；第三鳍有源区，从所述半导体衬底的所述第二p型掺杂阱突出；以及栅极，设置在所述n型掺杂阱和所述第二p型掺杂阱上并且从所述第一鳍有源区延伸到所述第三鳍有源区。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件，其中，所述栅极切割部件垂直延伸穿过所述浅沟槽隔离部件，其中，所述p型掺杂阱是设置在所述n型掺杂阱的第一侧上的第一p型掺杂阱，所述半导体结构还包括：第二p型掺杂阱，设置在所述n型掺杂阱的第二侧上，所述第二侧与所述第一侧相对；第三鳍有源区，从所述半导体衬底的所述第二p型掺杂阱突出；以及栅极，设置在所述n型掺杂阱和所述第二p型掺杂阱上并且从所述第一鳍有源区延伸到所述第三鳍有源区，其中，所述栅极切割部件横向接触所述栅极的端部。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件，其中，所述栅极切割部件垂直延伸穿过所述浅沟槽隔离部件，其中，所述p型掺杂阱是设置在所述n型掺杂阱的第一侧上的第一p型掺杂阱，所述半导体结构还包括：第二p型掺杂阱，设置在所述n型掺杂阱的第二侧上，所述第二侧与所述第一侧相对；第三鳍有源区，从所述半导体衬底的所述第二p型掺杂阱突出；以及栅极，设置在所述n型掺杂阱和所述第二p型掺杂阱上并且从所述第一鳍有源区延伸到所述第三鳍有源区，其中，所述栅极切割部件横向接触所述栅极的端部，还包括具有n型场效应晶体管(nFET)和p型场效应晶体管(pFET)的反相器，其中，所述栅极、所述第一鳍有源区和所述第三鳍有源区是所述n型场效应晶体管和所述p型场效应晶体管的部分。
在上述半导体结构中，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件，其中，所述栅极切割部件垂直延伸穿过所述浅沟槽隔离部件，其中，所述p型掺杂阱是设置在所述n型掺杂阱的第一侧上的第一p型掺杂阱，所述半导体结构还包括：第二p型掺杂阱，设置在所述n型掺杂阱的第二侧上，所述第二侧与所述第一侧相对；第三鳍有源区，从所述半导体衬底的所述第二p型掺杂阱突出；以及栅极，设置在所述n型掺杂阱和所述第二p型掺杂阱上并且从所述第一鳍有源区延伸到所述第三鳍有源区，其中，所述栅极切割部件横向接触所述栅极的端部，还包括具有n型场效应晶体管(nFET)和p型场效应晶体管(pFET)的反相器，其中，所述栅极、所述第一鳍有源区和所述第三鳍有源区是所述n型场效应晶体管和所述p型场效应晶体管的部分，其中，所述栅极是第一栅极，所述半导体结构还包括与所述第一栅极对准的第二栅极，所述第二栅极的一端横向接触所述栅极切割部件。
根据一些其他实施例，本发明提供了形成半导体结构的方法。该方法包括在半导体衬底上形成第一隔离部件；在第一隔离部件下方形成具有公共边缘的n型掺杂阱(N阱)和p型掺杂阱(P阱)；以及形成与公共边缘对准并且插入N阱和P阱之间的第二隔离部件。
在上述方法中，其中，形成所述第二隔离部件包括：形成具有宽度并且横向接触所述n型掺杂阱和所述p型掺杂阱的所述第二隔离部件，所述第二隔离部件的宽度小于所述第一隔离部件的宽度。
在上述方法中，其中，形成所述第二隔离部件包括：形成具有宽度并且横向接触所述n型掺杂阱和所述p型掺杂阱的所述第二隔离部件，所述第二隔离部件的宽度小于所述第一隔离部件的宽度，还包括：形成从所述n型掺杂阱突出的第一鳍有源区和从所述p型掺杂阱突出的第二鳍有源区，其中，形成所述第一隔离部件包括形成横向接触所述第一鳍有源区和所述第二鳍有源区的所述第一隔离部件；并且形成所述第二隔离部件包括形成远离所述第一鳍有源区和所述第二鳍有源区的所述第二隔离部件。
在上述方法中，其中，形成所述第二隔离部件包括：形成具有宽度并且横向接触所述n型掺杂阱和所述p型掺杂阱的所述第二隔离部件，所述第二隔离部件的宽度小于所述第一隔离部件的宽度，还包括：形成从所述n型掺杂阱突出的第一鳍有源区和从所述p型掺杂阱突出的第二鳍有源区，其中，形成所述第一隔离部件包括形成横向接触所述第一鳍有源区和所述第二鳍有源区的所述第一隔离部件；并且形成所述第二隔离部件包括形成远离所述第一鳍有源区和所述第二鳍有源区的所述第二隔离部件，其中，形成所述第一隔离部件包括形成浅沟槽隔离(STI)部件；并且形成所述第二隔离部件包括形成深沟槽隔离(DTI)部件。
在上述方法中，其中，形成所述第二隔离部件包括：形成具有宽度并且横向接触所述n型掺杂阱和所述p型掺杂阱的所述第二隔离部件，所述第二隔离部件的宽度小于所述第一隔离部件的宽度，还包括：形成从所述n型掺杂阱突出的第一鳍有源区和从所述p型掺杂阱突出的第二鳍有源区，其中，形成所述第一隔离部件包括形成横向接触所述第一鳍有源区和所述第二鳍有源区的所述第一隔离部件；并且形成所述第二隔离部件包括形成远离所述第一鳍有源区和所述第二鳍有源区的所述第二隔离部件，还包括：接收具有反相器的所述集成电路的设计布局，所述反相器具有n型场效应晶体管(nFET)和p型场效应晶体管(pFET)；修改所述设计布局，使得在形成所述第一隔离部件之前，所述反相器的栅极的端部偏移到所述公共边缘；形成从所述n型掺杂阱延伸到所述p型掺杂阱的所述栅极；以及形成栅极切割部件，所述栅极切割部件切穿所述栅极，与所述公共边缘对准，并且插入在所述n型掺杂阱和所述p型掺杂阱之间。
在上述方法中，其中，形成所述第二隔离部件包括：形成具有宽度并且横向接触所述n型掺杂阱和所述p型掺杂阱的所述第二隔离部件，所述第二隔离部件的宽度小于所述第一隔离部件的宽度，还包括：形成从所述n型掺杂阱突出的第一鳍有源区和从所述p型掺杂阱突出的第二鳍有源区，其中，形成所述第一隔离部件包括形成横向接触所述第一鳍有源区和所述第二鳍有源区的所述第一隔离部件；并且形成所述第二隔离部件包括形成远离所述第一鳍有源区和所述第二鳍有源区的所述第二隔离部件，还包括：接收具有反相器的所述集成电路的设计布局，所述反相器具有n型场效应晶体管(nFET)和p型场效应晶体管(pFET)；修改所述设计布局，使得在形成所述第一隔离部件之前，所述反相器的栅极的端部偏移到所述公共边缘；形成从所述n型掺杂阱延伸到所述p型掺杂阱的所述栅极；以及形成栅极切割部件，所述栅极切割部件切穿所述栅极，与所述公共边缘对准，并且插入在所述n型掺杂阱和所述p型掺杂阱之间，其中，形成所述栅极切割部件包括：在所述栅极上形成图案化的掩模，所述图案化的掩模具有与所述公共边缘垂直对准的开口；通过所述图案化的掩模的开口对所述栅极、所述第一隔离部件和所述半导体衬底执行蚀刻工艺，产生沟槽，所述沟槽垂直延伸穿过所述栅极和所述第一隔离部件，并且暴露所述n型掺杂阱和所述p型掺杂阱的侧壁；以及将介电材料填充到所述沟槽中以形成插入在所述n型掺杂阱和所述p型掺杂阱之间的所述第二隔离部件。
根据一些实施例，本发明提供了一种形成集成电路结构的方法。该方法包括接收具有反相器的集成电路的设计布局，该反相器包括共用栅极的n型场效应晶体管和p型场效应晶体管；修改设计布局，使得反相器的栅极的一端与n型掺杂阱(N阱)和p型掺杂阱(P阱)的公共边缘对准；以及根据修改的设计布局制造集成电路。
在上述方法中，其中，所述集成电路的制造包括：在半导体衬底上形成隔离部件；在所述隔离部件下方形成具有所述公共边缘的所述n型掺杂阱和所述p型掺杂阱；形成从所述n型掺杂阱延伸到所述p型掺杂阱的栅极；以及形成栅极切割部件，所述栅极切割部件与所述公共边缘对准，切穿所述栅极，并且插入在所述n型掺杂阱和所述p型掺杂阱之间。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体结构，包括：
半导体衬底，具有并排设置的n型掺杂阱(N阱)和p型掺杂阱(P阱)；
第一鳍有源区，从所述半导体衬底的所述n型掺杂阱突出；
第二鳍有源区，从所述半导体衬底的所述p型掺杂阱突出；
第一隔离部件，形成在所述n型掺杂阱和所述p型掺杂阱上并且横向接触所述第一鳍有源区和所述第二鳍有源区，所述第一隔离部件具有第一宽度；以及
第二隔离部件，插入在所述n型掺杂阱和所述p型掺杂阱之间，所述第二隔离部件具有小于所述第一宽度的第二宽度，其中所述第二隔离部件垂直延伸穿过所述n型掺杂阱和所述p型掺杂阱的公共边缘。
2.根据权利要求1所述的半导体结构，其中，所述第一隔离部件具有底面，所述底面接触所述n型掺杂阱的顶面和所述p型掺杂阱的顶面。
3.根据权利要求2所述的半导体结构，其中，所述第二隔离部件的底面位于所述第一隔离部件的底面下方。
4.根据权利要求3所述的半导体结构，其中，所述第二隔离部件与所述第一鳍有源区和所述第二鳍有源区的侧壁间隔开。
5.根据权利要求4所述的半导体结构，其中，所述第一隔离部件是浅沟槽隔离(STI)部件，并且所述第二隔离部件是深沟槽隔离(DTI)部件。
6.根据权利要求5所述的半导体结构，其中，所述第二隔离部件的顶面接触所述第一隔离部件的底面。
7.根据权利要求4所述的半导体结构，其中，所述第一隔离部件是浅沟槽隔离部件，并且所述第二隔离部件是栅极切割部件。
8.根据权利要求7所述的半导体结构，其中，所述栅极切割部件垂直延伸穿过所述浅沟槽隔离部件。
9.根据权利要求8所述的半导体结构，其中，所述p型掺杂阱是设置在所述n型掺杂阱的第一侧上的第一p型掺杂阱，所述半导体结构还包括：
第二p型掺杂阱，设置在所述n型掺杂阱的第二侧上，所述第二侧与所述第一侧相对；
第三鳍有源区，从所述半导体衬底的所述第二p型掺杂阱突出；以及
栅极，设置在所述n型掺杂阱和所述第二p型掺杂阱上并且从所述第一鳍有源区延伸到所述第三鳍有源区。
10.根据权利要求9所述的半导体结构，其中，所述栅极切割部件横向接触所述栅极的端部。
11.根据权利要求10所述的半导体结构，还包括具有n型场效应晶体管(nFET)和p型场效应晶体管(pFET)的反相器，其中，所述栅极、所述第一鳍有源区和所述第三鳍有源区是所述n型场效应晶体管和所述p型场效应晶体管的部分。
12.根据权利要求11所述的半导体结构，其中，所述栅极是第一栅极，所述半导体结构还包括与所述第一栅极对准的第二栅极，所述第二栅极的一端横向接触所述栅极切割部件。
13.一种形成集成电路的方法，所述方法包括：
在半导体衬底上形成第一隔离部件；
在所述第一隔离部件下方形成具有公共边缘的n型掺杂阱(N阱)和p型掺杂阱(P阱)；以及
形成接触所述第一隔离部件的第二隔离部件，其中所述第二隔离部件与所述公共边缘对准并且插入在所述n型掺杂阱和所述p型掺杂阱之间，并且其中所述第二隔离部件的底面低于所述n型掺杂阱的底面和所述p型掺杂阱的底面。
14.根据权利要求13所述的方法，其中，形成所述第二隔离部件包括：形成具有宽度并且横向接触所述n型掺杂阱和所述p型掺杂阱的所述第二隔离部件，所述第二隔离部件的宽度小于所述第一隔离部件的宽度。
15.根据权利要求14所述的方法，还包括：
形成从所述n型掺杂阱突出的第一鳍有源区和从所述p型掺杂阱突出的第二鳍有源区，其中，
形成所述第一隔离部件包括形成横向接触所述第一鳍有源区和所述第二鳍有源区的所述第一隔离部件；并且
形成所述第二隔离部件包括形成远离所述第一鳍有源区和所述第二鳍有源区的所述第二隔离部件。
16.根据权利要求15所述的方法，其中，
形成所述第一隔离部件包括形成浅沟槽隔离(STI)部件；并且
形成所述第二隔离部件包括形成深沟槽隔离(DTI)部件。
17.根据权利要求15所述的方法，还包括：
接收具有反相器的所述集成电路的设计布局，所述反相器具有n型场效应晶体管(nFET)和p型场效应晶体管(pFET)；
修改所述设计布局，使得在形成所述第一隔离部件之前，所述反相器的栅极的端部偏移到所述公共边缘；
形成从所述n型掺杂阱延伸到所述p型掺杂阱的所述栅极；以及
形成栅极切割部件，所述栅极切割部件切穿所述栅极，与所述公共边缘对准，并且插入在所述n型掺杂阱和所述p型掺杂阱之间。
18.根据权利要求17所述的方法，其中，形成所述栅极切割部件包括：
在所述栅极上形成图案化的掩模，所述图案化的掩模具有与所述公共边缘垂直对准的开口；
通过所述图案化的掩模的开口对所述栅极、所述第一隔离部件和所述半导体衬底执行蚀刻工艺，产生沟槽，所述沟槽垂直延伸穿过所述栅极和所述第一隔离部件，并且暴露所述n型掺杂阱和所述p型掺杂阱的侧壁；以及
将介电材料填充到所述沟槽中以形成插入在所述n型掺杂阱和所述p型掺杂阱之间的所述第二隔离部件。
19.一种形成集成电路的方法，所述方法包括：
接收具有反相器的所述集成电路的设计布局，所述反相器包括共用栅极的n型场效应晶体管和p型场效应晶体管；
修改所述设计布局，使得所述反相器的所述栅极的端部与n型掺杂阱(N阱)和p型掺杂阱(P阱)的公共边缘对准；以及
根据修改的设计布局制造所述集成电路，其中，制造所述集成电路包括：
形成栅极切割部件，所述栅极切割部件延伸穿过所述栅极并且穿过所述n型掺杂阱和所述p型掺杂阱的公共边缘，并且插入在所述n型掺杂阱和所述p型掺杂阱之间。
20.根据权利要求19所述的方法，其中，所述集成电路的制造包括：
在半导体衬底上形成隔离部件；
在所述隔离部件下方形成具有所述公共边缘的所述n型掺杂阱和所述p型掺杂阱；以及
形成从所述n型掺杂阱延伸到所述p型掺杂阱的栅极。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538814B2 (en) * 2021-01-29 2022-12-27 Samsung Electronics Co., Ltd. Static random access memory of 3D stacked devices

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026124A (zh) * 2006-02-23 2007-08-29 国际商业机器公司 用于制造半导体器件结构的方法和由此方法形成的器件结构
CN102315219A (zh) * 2010-07-08 2012-01-11 夏普株式会社 半导体器件及其制造方法
CN103151071A (zh) * 2011-12-06 2013-06-12 台湾积体电路制造股份有限公司 用于finfet单元的方法和装置
CN103715261A (zh) * 2012-10-04 2014-04-09 国际商业机器公司 半导体合金鳍片场效应晶体管及其形成方法
US20160247728A1 (en) * 2015-02-23 2016-08-25 Junggun YOU Method of fabricating semiconductor device

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW594912B (en) 2002-11-22 2004-06-21 Taiwan Semiconductor Mfg Fabrication method of shallow and deep trench isolation structure
US7141468B2 (en) * 2003-10-27 2006-11-28 Texas Instruments Incorporated Application of different isolation schemes for logic and embedded memory
US8093107B1 (en) 2005-06-22 2012-01-10 T-Ram Semiconductor, Inc. Thyristor semiconductor memory and method of manufacture
US7635899B2 (en) * 2007-01-11 2009-12-22 International Business Machines Corporation Structure and method to form improved isolation in a semiconductor device
WO2009116015A1 (en) * 2008-03-20 2009-09-24 Nxp B.V. Finfet transistor with high-voltage capability and cmos-compatible method for fabricating the same
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
WO2014131459A1 (en) * 2013-02-28 2014-09-04 Commissariat à l'énergie atomique et aux énergies alternatives Low leakage dual sti integrated circuit including fdsoi transistors
US9184089B2 (en) * 2013-10-04 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanism of forming a trench structure
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
KR20160112105A (ko) * 2015-03-18 2016-09-28 삼성전자주식회사 STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102352157B1 (ko) * 2015-09-01 2022-01-17 삼성전자주식회사 집적회로 소자
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10079301B2 (en) * 2016-11-01 2018-09-18 Zeno Semiconductor, Inc. Memory device comprising an electrically floating body transistor and methods of using
US11062963B2 (en) 2018-08-15 2021-07-13 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and process of integrated circuit having latch-up suppression

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101026124A (zh) * 2006-02-23 2007-08-29 国际商业机器公司 用于制造半导体器件结构的方法和由此方法形成的器件结构
CN102315219A (zh) * 2010-07-08 2012-01-11 夏普株式会社 半导体器件及其制造方法
CN103151071A (zh) * 2011-12-06 2013-06-12 台湾积体电路制造股份有限公司 用于finfet单元的方法和装置
CN103715261A (zh) * 2012-10-04 2014-04-09 国际商业机器公司 半导体合金鳍片场效应晶体管及其形成方法
US20160247728A1 (en) * 2015-02-23 2016-08-25 Junggun YOU Method of fabricating semiconductor device

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